drivers/net/wireless/rt2x00/rt2800.h

   1 /*
   2         Copyright (C) 2004 - 2010 Ivo van Doorn <IvDoorn@gmail.com>
   3         Copyright (C) 2010 Willow Garage <http://www.willowgarage.com>
   4         Copyright (C) 2009 Alban Browaeys <prahal@yahoo.com>
   5         Copyright (C) 2009 Felix Fietkau <nbd@openwrt.org>
   6         Copyright (C) 2009 Luis Correia <luis.f.correia@gmail.com>
   7         Copyright (C) 2009 Mattias Nissler <mattias.nissler@gmx.de>
   8         Copyright (C) 2009 Mark Asselstine <asselsm@gmail.com>
   9         Copyright (C) 2009 Xose Vazquez Perez <xose.vazquez@gmail.com>
  10         Copyright (C) 2009 Bart Zolnierkiewicz <bzolnier@gmail.com>
  11         <http://rt2x00.serialmonkey.com>
  12
  13         This program is free software; you can redistribute it and/or modify
  14         it under the terms of the GNU General Public License as published by
  15         the Free Software Foundation; either version 2 of the License, or
  16         (at your option) any later version.
  17
  18         This program is distributed in the hope that it will be useful,
  19         but WITHOUT ANY WARRANTY; without even the implied warranty of
  20         MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
  21         GNU General Public License for more details.
  22
  23         You should have received a copy of the GNU General Public License
  24         along with this program; if not, write to the
  25         Free Software Foundation, Inc.,
  26         59 Temple Place - Suite 330, Boston, MA 02111-1307, USA.
  27  */
  28
  29 /*
  30         Module: rt2800
  31         Abstract: Data structures and registers for the rt2800 modules.
  32         Supported chipsets: RT2800E, RT2800ED & RT2800U.
  33  */
  34
  35 #ifndef RT2800_H
  36 #define RT2800_H
  37
  38 /*
  39  * RF chip defines.
  40  *
  41  * RF2820 2.4G 2T3R
  42  * RF2850 2.4G/5G 2T3R
  43  * RF2720 2.4G 1T2R
  44  * RF2750 2.4G/5G 1T2R
  45  * RF3020 2.4G 1T1R
  46  * RF2020 2.4G B/G
  47  * RF3021 2.4G 1T2R
  48  * RF3022 2.4G 2T2R
  49  * RF3052 2.4G 2T2R
  50  */
  51 #define RF2820                          0x0001
  52 #define RF2850                          0x0002
  53 #define RF2720                          0x0003
  54 #define RF2750                          0x0004
  55 #define RF3020                          0x0005
  56 #define RF2020                          0x0006
  57 #define RF3021                          0x0007
  58 #define RF3022                          0x0008
  59 #define RF3052                          0x0009
  60 #define RF3320                          0x000b
  61
  62 /*
  63  * Chipset revisions.
  64  */
  65 #define REV_RT2860C                     0x0100
  66 #define REV_RT2860D                     0x0101
  67 #define REV_RT2872E                     0x0200
  68 #define REV_RT3070E                     0x0200
  69 #define REV_RT3070F                     0x0201
  70 #define REV_RT3071E                     0x0211
  71 #define REV_RT3090E                     0x0211
  72 #define REV_RT3390E                     0x0211
  73
  74 /*
  75  * Signal information.
  76  * Default offset is required for RSSI <-> dBm conversion.
  77  */
  78 #define DEFAULT_RSSI_OFFSET             120
  79
  80 /*
  81  * Register layout information.
  82  */
  83 #define CSR_REG_BASE                    0x1000
  84 #define CSR_REG_SIZE                    0x0800
  85 #define EEPROM_BASE                     0x0000
  86 #define EEPROM_SIZE                     0x0110
  87 #define BBP_BASE                        0x0000
  88 #define BBP_SIZE                        0x0080
  89 #define RF_BASE                         0x0004
  90 #define RF_SIZE                         0x0010
  91
  92 /*
  93  * Number of TX queues.
  94  */
  95 #define NUM_TX_QUEUES                   4
  96
  97 /*
  98  * Registers.
  99  */
 100
 101 /*
 102  * E2PROM_CSR: PCI EEPROM control register.
 103  * RELOAD: Write 1 to reload eeprom content.
 104  * TYPE: 0: 93c46, 1:93c66.
 105  * LOAD_STATUS: 1:loading, 0:done.
 106  */
 107 #define E2PROM_CSR                      0x0004
 108 #define E2PROM_CSR_DATA_CLOCK           FIELD32(0x00000001)
 109 #define E2PROM_CSR_CHIP_SELECT          FIELD32(0x00000002)
 110 #define E2PROM_CSR_DATA_IN              FIELD32(0x00000004)
 111 #define E2PROM_CSR_DATA_OUT             FIELD32(0x00000008)
 112 #define E2PROM_CSR_TYPE                 FIELD32(0x00000030)
 113 #define E2PROM_CSR_LOAD_STATUS          FIELD32(0x00000040)
 114 #define E2PROM_CSR_RELOAD               FIELD32(0x00000080)
 115
 116 /*
 117  * OPT_14: Unknown register used by rt3xxx devices.
 118  */
 119 #define OPT_14_CSR                      0x0114
 120 #define OPT_14_CSR_BIT0                 FIELD32(0x00000001)
 121
 122 /*
 123  * INT_SOURCE_CSR: Interrupt source register.
 124  * Write one to clear corresponding bit.
 125  * TX_FIFO_STATUS: FIFO Statistics is full, sw should read TX_STA_FIFO
 126  */
 127 #define INT_SOURCE_CSR                  0x0200
 128 #define INT_SOURCE_CSR_RXDELAYINT       FIELD32(0x00000001)
 129 #define INT_SOURCE_CSR_TXDELAYINT       FIELD32(0x00000002)
 130 #define INT_SOURCE_CSR_RX_DONE          FIELD32(0x00000004)
 131 #define INT_SOURCE_CSR_AC0_DMA_DONE     FIELD32(0x00000008)
 132 #define INT_SOURCE_CSR_AC1_DMA_DONE     FIELD32(0x00000010)
 133 #define INT_SOURCE_CSR_AC2_DMA_DONE     FIELD32(0x00000020)
 134 #define INT_SOURCE_CSR_AC3_DMA_DONE     FIELD32(0x00000040)
 135 #define INT_SOURCE_CSR_HCCA_DMA_DONE    FIELD32(0x00000080)
 136 #define INT_SOURCE_CSR_MGMT_DMA_DONE    FIELD32(0x00000100)
 137 #define INT_SOURCE_CSR_MCU_COMMAND      FIELD32(0x00000200)
 138 #define INT_SOURCE_CSR_RXTX_COHERENT    FIELD32(0x00000400)
 139 #define INT_SOURCE_CSR_TBTT             FIELD32(0x00000800)
 140 #define INT_SOURCE_CSR_PRE_TBTT         FIELD32(0x00001000)
 141 #define INT_SOURCE_CSR_TX_FIFO_STATUS   FIELD32(0x00002000)
 142 #define INT_SOURCE_CSR_AUTO_WAKEUP      FIELD32(0x00004000)
 143 #define INT_SOURCE_CSR_GPTIMER          FIELD32(0x00008000)
 144 #define INT_SOURCE_CSR_RX_COHERENT      FIELD32(0x00010000)
 145 #define INT_SOURCE_CSR_TX_COHERENT      FIELD32(0x00020000)
 146
 147 /*
 148  * INT_MASK_CSR: Interrupt MASK register. 1: the interrupt is mask OFF.
 149  */
 150 #define INT_MASK_CSR                    0x0204
 151 #define INT_MASK_CSR_RXDELAYINT         FIELD32(0x00000001)
 152 #define INT_MASK_CSR_TXDELAYINT         FIELD32(0x00000002)
 153 #define INT_MASK_CSR_RX_DONE            FIELD32(0x00000004)
 154 #define INT_MASK_CSR_AC0_DMA_DONE       FIELD32(0x00000008)
 155 #define INT_MASK_CSR_AC1_DMA_DONE       FIELD32(0x00000010)
 156 #define INT_MASK_CSR_AC2_DMA_DONE       FIELD32(0x00000020)
 157 #define INT_MASK_CSR_AC3_DMA_DONE       FIELD32(0x00000040)
 158 #define INT_MASK_CSR_HCCA_DMA_DONE      FIELD32(0x00000080)
 159 #define INT_MASK_CSR_MGMT_DMA_DONE      FIELD32(0x00000100)
 160 #define INT_MASK_CSR_MCU_COMMAND        FIELD32(0x00000200)
 161 #define INT_MASK_CSR_RXTX_COHERENT      FIELD32(0x00000400)
 162 #define INT_MASK_CSR_TBTT               FIELD32(0x00000800)
 163 #define INT_MASK_CSR_PRE_TBTT           FIELD32(0x00001000)
 164 #define INT_MASK_CSR_TX_FIFO_STATUS     FIELD32(0x00002000)
 165 #define INT_MASK_CSR_AUTO_WAKEUP        FIELD32(0x00004000)
 166 #define INT_MASK_CSR_GPTIMER            FIELD32(0x00008000)
 167 #define INT_MASK_CSR_RX_COHERENT        FIELD32(0x00010000)
 168 #define INT_MASK_CSR_TX_COHERENT        FIELD32(0x00020000)
 169
 170 /*
 171  * WPDMA_GLO_CFG
 172  */
 173 #define WPDMA_GLO_CFG                   0x0208
 174 #define WPDMA_GLO_CFG_ENABLE_TX_DMA     FIELD32(0x00000001)
 175 #define WPDMA_GLO_CFG_TX_DMA_BUSY       FIELD32(0x00000002)
 176 #define WPDMA_GLO_CFG_ENABLE_RX_DMA     FIELD32(0x00000004)
 177 #define WPDMA_GLO_CFG_RX_DMA_BUSY       FIELD32(0x00000008)
 178 #define WPDMA_GLO_CFG_WP_DMA_BURST_SIZE FIELD32(0x00000030)
 179 #define WPDMA_GLO_CFG_TX_WRITEBACK_DONE FIELD32(0x00000040)
 180 #define WPDMA_GLO_CFG_BIG_ENDIAN        FIELD32(0x00000080)
 181 #define WPDMA_GLO_CFG_RX_HDR_SCATTER    FIELD32(0x0000ff00)
 182 #define WPDMA_GLO_CFG_HDR_SEG_LEN       FIELD32(0xffff0000)
 183
 184 /*
 185  * WPDMA_RST_IDX
 186  */
 187 #define WPDMA_RST_IDX                   0x020c
 188 #define WPDMA_RST_IDX_DTX_IDX0          FIELD32(0x00000001)
 189 #define WPDMA_RST_IDX_DTX_IDX1          FIELD32(0x00000002)
 190 #define WPDMA_RST_IDX_DTX_IDX2          FIELD32(0x00000004)
 191 #define WPDMA_RST_IDX_DTX_IDX3          FIELD32(0x00000008)
 192 #define WPDMA_RST_IDX_DTX_IDX4          FIELD32(0x00000010)
 193 #define WPDMA_RST_IDX_DTX_IDX5          FIELD32(0x00000020)
 194 #define WPDMA_RST_IDX_DRX_IDX0          FIELD32(0x00010000)
 195
 196 /*
 197  * DELAY_INT_CFG
 198  */
 199 #define DELAY_INT_CFG                   0x0210
 200 #define DELAY_INT_CFG_RXMAX_PTIME       FIELD32(0x000000ff)
 201 #define DELAY_INT_CFG_RXMAX_PINT        FIELD32(0x00007f00)
 202 #define DELAY_INT_CFG_RXDLY_INT_EN      FIELD32(0x00008000)
 203 #define DELAY_INT_CFG_TXMAX_PTIME       FIELD32(0x00ff0000)
 204 #define DELAY_INT_CFG_TXMAX_PINT        FIELD32(0x7f000000)
 205 #define DELAY_INT_CFG_TXDLY_INT_EN      FIELD32(0x80000000)
 206
 207 /*
 208  * WMM_AIFSN_CFG: Aifsn for each EDCA AC
 209  * AIFSN0: AC_BE
 210  * AIFSN1: AC_BK
 211  * AIFSN2: AC_VI
 212  * AIFSN3: AC_VO
 213  */
 214 #define WMM_AIFSN_CFG                   0x0214
 215 #define WMM_AIFSN_CFG_AIFSN0            FIELD32(0x0000000f)
 216 #define WMM_AIFSN_CFG_AIFSN1            FIELD32(0x000000f0)
 217 #define WMM_AIFSN_CFG_AIFSN2            FIELD32(0x00000f00)
 218 #define WMM_AIFSN_CFG_AIFSN3            FIELD32(0x0000f000)
 219
 220 /*
 221  * WMM_CWMIN_CSR: CWmin for each EDCA AC
 222  * CWMIN0: AC_BE
 223  * CWMIN1: AC_BK
 224  * CWMIN2: AC_VI
 225  * CWMIN3: AC_VO
 226  */
 227 #define WMM_CWMIN_CFG                   0x0218
 228 #define WMM_CWMIN_CFG_CWMIN0            FIELD32(0x0000000f)
 229 #define WMM_CWMIN_CFG_CWMIN1            FIELD32(0x000000f0)
 230 #define WMM_CWMIN_CFG_CWMIN2            FIELD32(0x00000f00)
 231 #define WMM_CWMIN_CFG_CWMIN3            FIELD32(0x0000f000)
 232
 233 /*
 234  * WMM_CWMAX_CSR: CWmax for each EDCA AC
 235  * CWMAX0: AC_BE
 236  * CWMAX1: AC_BK
 237  * CWMAX2: AC_VI
 238  * CWMAX3: AC_VO
 239  */
 240 #define WMM_CWMAX_CFG                   0x021c
 241 #define WMM_CWMAX_CFG_CWMAX0            FIELD32(0x0000000f)
 242 #define WMM_CWMAX_CFG_CWMAX1            FIELD32(0x000000f0)
 243 #define WMM_CWMAX_CFG_CWMAX2            FIELD32(0x00000f00)
 244 #define WMM_CWMAX_CFG_CWMAX3            FIELD32(0x0000f000)
 245
 246 /*
 247  * AC_TXOP0: AC_BK/AC_BE TXOP register
 248  * AC0TXOP: AC_BK in unit of 32us
 249  * AC1TXOP: AC_BE in unit of 32us
 250  */
 251 #define WMM_TXOP0_CFG                   0x0220
 252 #define WMM_TXOP0_CFG_AC0TXOP           FIELD32(0x0000ffff)
 253 #define WMM_TXOP0_CFG_AC1TXOP           FIELD32(0xffff0000)
 254
 255 /*
 256  * AC_TXOP1: AC_VO/AC_VI TXOP register
 257  * AC2TXOP: AC_VI in unit of 32us
 258  * AC3TXOP: AC_VO in unit of 32us
 259  */
 260 #define WMM_TXOP1_CFG                   0x0224
 261 #define WMM_TXOP1_CFG_AC2TXOP           FIELD32(0x0000ffff)
 262 #define WMM_TXOP1_CFG_AC3TXOP           FIELD32(0xffff0000)
 263
 264 /*
 265  * GPIO_CTRL_CFG:
 266  */
 267 #define GPIO_CTRL_CFG                   0x0228
 268 #define GPIO_CTRL_CFG_BIT0              FIELD32(0x00000001)
 269 #define GPIO_CTRL_CFG_BIT1              FIELD32(0x00000002)
 270 #define GPIO_CTRL_CFG_BIT2              FIELD32(0x00000004)
 271 #define GPIO_CTRL_CFG_BIT3              FIELD32(0x00000008)
 272 #define GPIO_CTRL_CFG_BIT4              FIELD32(0x00000010)
 273 #define GPIO_CTRL_CFG_BIT5              FIELD32(0x00000020)
 274 #define GPIO_CTRL_CFG_BIT6              FIELD32(0x00000040)
 275 #define GPIO_CTRL_CFG_BIT7              FIELD32(0x00000080)
 276 #define GPIO_CTRL_CFG_BIT8              FIELD32(0x00000100)
 277
 278 /*
 279  * MCU_CMD_CFG
 280  */
 281 #define MCU_CMD_CFG                     0x022c
 282
 283 /*
 284  * AC_BK register offsets
 285  */
 286 #define TX_BASE_PTR0                    0x0230
 287 #define TX_MAX_CNT0                     0x0234
 288 #define TX_CTX_IDX0                     0x0238
 289 #define TX_DTX_IDX0                     0x023c
 290
 291 /*
 292  * AC_BE register offsets
 293  */
 294 #define TX_BASE_PTR1                    0x0240
 295 #define TX_MAX_CNT1                     0x0244
 296 #define TX_CTX_IDX1                     0x0248
 297 #define TX_DTX_IDX1                     0x024c
 298
 299 /*
 300  * AC_VI register offsets
 301  */
 302 #define TX_BASE_PTR2                    0x0250
 303 #define TX_MAX_CNT2                     0x0254
 304 #define TX_CTX_IDX2                     0x0258
 305 #define TX_DTX_IDX2                     0x025c
 306
 307 /*
 308  * AC_VO register offsets
 309  */
 310 #define TX_BASE_PTR3                    0x0260
 311 #define TX_MAX_CNT3                     0x0264
 312 #define TX_CTX_IDX3                     0x0268
 313 #define TX_DTX_IDX3                     0x026c
 314
 315 /*
 316  * HCCA register offsets
 317  */
 318 #define TX_BASE_PTR4                    0x0270
 319 #define TX_MAX_CNT4                     0x0274
 320 #define TX_CTX_IDX4                     0x0278
 321 #define TX_DTX_IDX4                     0x027c
 322
 323 /*
 324  * MGMT register offsets
 325  */
 326 #define TX_BASE_PTR5                    0x0280
 327 #define TX_MAX_CNT5                     0x0284
 328 #define TX_CTX_IDX5                     0x0288
 329 #define TX_DTX_IDX5                     0x028c
 330
 331 /*
 332  * RX register offsets
 333  */
 334 #define RX_BASE_PTR                     0x0290
 335 #define RX_MAX_CNT                      0x0294
 336 #define RX_CRX_IDX                      0x0298
 337 #define RX_DRX_IDX                      0x029c
 338
 339 /*
 340  * USB_DMA_CFG
 341  * RX_BULK_AGG_TIMEOUT: Rx Bulk Aggregation TimeOut in unit of 33ns.
 342  * RX_BULK_AGG_LIMIT: Rx Bulk Aggregation Limit in unit of 256 bytes.
 343  * PHY_CLEAR: phy watch dog enable.
 344  * TX_CLEAR: Clear USB DMA TX path.
 345  * TXOP_HALT: Halt TXOP count down when TX buffer is full.
 346  * RX_BULK_AGG_EN: Enable Rx Bulk Aggregation.
 347  * RX_BULK_EN: Enable USB DMA Rx.
 348  * TX_BULK_EN: Enable USB DMA Tx.
 349  * EP_OUT_VALID: OUT endpoint data valid.
 350  * RX_BUSY: USB DMA RX FSM busy.
 351  * TX_BUSY: USB DMA TX FSM busy.
 352  */
 353 #define USB_DMA_CFG                     0x02a0
 354 #define USB_DMA_CFG_RX_BULK_AGG_TIMEOUT FIELD32(0x000000ff)
 355 #define USB_DMA_CFG_RX_BULK_AGG_LIMIT   FIELD32(0x0000ff00)
 356 #define USB_DMA_CFG_PHY_CLEAR           FIELD32(0x00010000)
 357 #define USB_DMA_CFG_TX_CLEAR            FIELD32(0x00080000)
 358 #define USB_DMA_CFG_TXOP_HALT           FIELD32(0x00100000)
 359 #define USB_DMA_CFG_RX_BULK_AGG_EN      FIELD32(0x00200000)
 360 #define USB_DMA_CFG_RX_BULK_EN          FIELD32(0x00400000)
 361 #define USB_DMA_CFG_TX_BULK_EN          FIELD32(0x00800000)
 362 #define USB_DMA_CFG_EP_OUT_VALID        FIELD32(0x3f000000)
 363 #define USB_DMA_CFG_RX_BUSY             FIELD32(0x40000000)
 364 #define USB_DMA_CFG_TX_BUSY             FIELD32(0x80000000)
 365
 366 /*
 367  * US_CYC_CNT
 368  */
 369 #define US_CYC_CNT                      0x02a4
 370 #define US_CYC_CNT_CLOCK_CYCLE          FIELD32(0x000000ff)
 371
 372 /*
 373  * PBF_SYS_CTRL
 374  * HOST_RAM_WRITE: enable Host program ram write selection
 375  */
 376 #define PBF_SYS_CTRL                    0x0400
 377 #define PBF_SYS_CTRL_READY              FIELD32(0x00000080)
 378 #define PBF_SYS_CTRL_HOST_RAM_WRITE     FIELD32(0x00010000)
 379
 380 /*
 381  * HOST-MCU shared memory
 382  */
 383 #define HOST_CMD_CSR                    0x0404
 384 #define HOST_CMD_CSR_HOST_COMMAND       FIELD32(0x000000ff)
 385
 386 /*
 387  * PBF registers
 388  * Most are for debug. Driver doesn't touch PBF register.
 389  */
 390 #define PBF_CFG                         0x0408
 391 #define PBF_MAX_PCNT                    0x040c
 392 #define PBF_CTRL                        0x0410
 393 #define PBF_INT_STA                     0x0414
 394 #define PBF_INT_ENA                     0x0418
 395
 396 /*
 397  * BCN_OFFSET0:
 398  */
 399 #define BCN_OFFSET0                     0x042c
 400 #define BCN_OFFSET0_BCN0                FIELD32(0x000000ff)
 401 #define BCN_OFFSET0_BCN1                FIELD32(0x0000ff00)
 402 #define BCN_OFFSET0_BCN2                FIELD32(0x00ff0000)
 403 #define BCN_OFFSET0_BCN3                FIELD32(0xff000000)
 404
 405 /*
 406  * BCN_OFFSET1:
 407  */
 408 #define BCN_OFFSET1                     0x0430
 409 #define BCN_OFFSET1_BCN4                FIELD32(0x000000ff)
 410 #define BCN_OFFSET1_BCN5                FIELD32(0x0000ff00)
 411 #define BCN_OFFSET1_BCN6                FIELD32(0x00ff0000)
 412 #define BCN_OFFSET1_BCN7                FIELD32(0xff000000)
 413
 414 /*
 415  * TXRXQ_PCNT: PBF register
 416  * PCNT_TX0Q: Page count for TX hardware queue 0
 417  * PCNT_TX1Q: Page count for TX hardware queue 1
 418  * PCNT_TX2Q: Page count for TX hardware queue 2
 419  * PCNT_RX0Q: Page count for RX hardware queue
 420  */
 421 #define TXRXQ_PCNT                      0x0438
 422 #define TXRXQ_PCNT_TX0Q                 FIELD32(0x000000ff)
 423 #define TXRXQ_PCNT_TX1Q                 FIELD32(0x0000ff00)
 424 #define TXRXQ_PCNT_TX2Q                 FIELD32(0x00ff0000)
 425 #define TXRXQ_PCNT_RX0Q                 FIELD32(0xff000000)
 426
 427 /*
 428  * PBF register
 429  * Debug. Driver doesn't touch PBF register.
 430  */
 431 #define PBF_DBG                         0x043c
 432
 433 /*
 434  * RF registers
 435  */
 436 #define RF_CSR_CFG                      0x0500
 437 #define RF_CSR_CFG_DATA                 FIELD32(0x000000ff)
 438 #define RF_CSR_CFG_REGNUM               FIELD32(0x00001f00)
 439 #define RF_CSR_CFG_WRITE                FIELD32(0x00010000)
 440 #define RF_CSR_CFG_BUSY                 FIELD32(0x00020000)
 441
 442 /*
 443  * EFUSE_CSR: RT30x0 EEPROM
 444  */
 445 #define EFUSE_CTRL                      0x0580
 446 #define EFUSE_CTRL_ADDRESS_IN           FIELD32(0x03fe0000)
 447 #define EFUSE_CTRL_MODE                 FIELD32(0x000000c0)
 448 #define EFUSE_CTRL_KICK                 FIELD32(0x40000000)
 449 #define EFUSE_CTRL_PRESENT              FIELD32(0x80000000)
 450
 451 /*
 452  * EFUSE_DATA0
 453  */
 454 #define EFUSE_DATA0                     0x0590
 455
 456 /*
 457  * EFUSE_DATA1
 458  */
 459 #define EFUSE_DATA1                     0x0594
 460
 461 /*
 462  * EFUSE_DATA2
 463  */
 464 #define EFUSE_DATA2                     0x0598
 465
 466 /*
 467  * EFUSE_DATA3
 468  */
 469 #define EFUSE_DATA3                     0x059c
 470
 471 /*
 472  * LDO_CFG0
 473  */
 474 #define LDO_CFG0                        0x05d4
 475 #define LDO_CFG0_DELAY3                 FIELD32(0x000000ff)
 476 #define LDO_CFG0_DELAY2                 FIELD32(0x0000ff00)
 477 #define LDO_CFG0_DELAY1                 FIELD32(0x00ff0000)
 478 #define LDO_CFG0_BGSEL                  FIELD32(0x03000000)
 479 #define LDO_CFG0_LDO_CORE_VLEVEL        FIELD32(0x1c000000)
 480 #define LD0_CFG0_LDO25_LEVEL            FIELD32(0x60000000)
 481 #define LDO_CFG0_LDO25_LARGEA           FIELD32(0x80000000)
 482
 483 /*
 484  * GPIO_SWITCH
 485  */
 486 #define GPIO_SWITCH                     0x05dc
 487 #define GPIO_SWITCH_0                   FIELD32(0x00000001)
 488 #define GPIO_SWITCH_1                   FIELD32(0x00000002)
 489 #define GPIO_SWITCH_2                   FIELD32(0x00000004)
 490 #define GPIO_SWITCH_3                   FIELD32(0x00000008)
 491 #define GPIO_SWITCH_4                   FIELD32(0x00000010)
 492 #define GPIO_SWITCH_5                   FIELD32(0x00000020)
 493 #define GPIO_SWITCH_6                   FIELD32(0x00000040)
 494 #define GPIO_SWITCH_7                   FIELD32(0x00000080)
 495
 496 /*
 497  * MAC Control/Status Registers(CSR).
 498  * Some values are set in TU, whereas 1 TU == 1024 us.
 499  */
 500
 501 /*
 502  * MAC_CSR0: ASIC revision number.
 503  * ASIC_REV: 0
 504  * ASIC_VER: 2860 or 2870
 505  */
 506 #define MAC_CSR0                        0x1000
 507 #define MAC_CSR0_REVISION               FIELD32(0x0000ffff)
 508 #define MAC_CSR0_CHIPSET                FIELD32(0xffff0000)
 509
 510 /*
 511  * MAC_SYS_CTRL:
 512  */
 513 #define MAC_SYS_CTRL                    0x1004
 514 #define MAC_SYS_CTRL_RESET_CSR          FIELD32(0x00000001)
 515 #define MAC_SYS_CTRL_RESET_BBP          FIELD32(0x00000002)
 516 #define MAC_SYS_CTRL_ENABLE_TX          FIELD32(0x00000004)
 517 #define MAC_SYS_CTRL_ENABLE_RX          FIELD32(0x00000008)
 518 #define MAC_SYS_CTRL_CONTINUOUS_TX      FIELD32(0x00000010)
 519 #define MAC_SYS_CTRL_LOOPBACK           FIELD32(0x00000020)
 520 #define MAC_SYS_CTRL_WLAN_HALT          FIELD32(0x00000040)
 521 #define MAC_SYS_CTRL_RX_TIMESTAMP       FIELD32(0x00000080)
 522
 523 /*
 524  * MAC_ADDR_DW0: STA MAC register 0
 525  */
 526 #define MAC_ADDR_DW0                    0x1008
 527 #define MAC_ADDR_DW0_BYTE0              FIELD32(0x000000ff)
 528 #define MAC_ADDR_DW0_BYTE1              FIELD32(0x0000ff00)
 529 #define MAC_ADDR_DW0_BYTE2              FIELD32(0x00ff0000)
 530 #define MAC_ADDR_DW0_BYTE3              FIELD32(0xff000000)
 531
 532 /*
 533  * MAC_ADDR_DW1: STA MAC register 1
 534  * UNICAST_TO_ME_MASK:
 535  * Used to mask off bits from byte 5 of the MAC address
 536  * to determine the UNICAST_TO_ME bit for RX frames.
 537  * The full mask is complemented by BSS_ID_MASK:
 538  *    MASK = BSS_ID_MASK & UNICAST_TO_ME_MASK
 539  */
 540 #define MAC_ADDR_DW1                    0x100c
 541 #define MAC_ADDR_DW1_BYTE4              FIELD32(0x000000ff)
 542 #define MAC_ADDR_DW1_BYTE5              FIELD32(0x0000ff00)
 543 #define MAC_ADDR_DW1_UNICAST_TO_ME_MASK FIELD32(0x00ff0000)
 544
 545 /*
 546  * MAC_BSSID_DW0: BSSID register 0
 547  */
 548 #define MAC_BSSID_DW0                   0x1010
 549 #define MAC_BSSID_DW0_BYTE0             FIELD32(0x000000ff)
 550 #define MAC_BSSID_DW0_BYTE1             FIELD32(0x0000ff00)
 551 #define MAC_BSSID_DW0_BYTE2             FIELD32(0x00ff0000)
 552 #define MAC_BSSID_DW0_BYTE3             FIELD32(0xff000000)
 553
 554 /*
 555  * MAC_BSSID_DW1: BSSID register 1
 556  * BSS_ID_MASK:
 557  *     0: 1-BSSID mode (BSS index = 0)
 558  *     1: 2-BSSID mode (BSS index: Byte5, bit 0)
 559  *     2: 4-BSSID mode (BSS index: byte5, bit 0 - 1)
 560  *     3: 8-BSSID mode (BSS index: byte5, bit 0 - 2)
 561  * This mask is used to mask off bits 0, 1 and 2 of byte 5 of the
 562  * BSSID. This will make sure that those bits will be ignored
 563  * when determining the MY_BSS of RX frames.
 564  */
 565 #define MAC_BSSID_DW1                   0x1014
 566 #define MAC_BSSID_DW1_BYTE4             FIELD32(0x000000ff)
 567 #define MAC_BSSID_DW1_BYTE5             FIELD32(0x0000ff00)
 568 #define MAC_BSSID_DW1_BSS_ID_MASK       FIELD32(0x00030000)
 569 #define MAC_BSSID_DW1_BSS_BCN_NUM       FIELD32(0x001c0000)
 570
 571 /*
 572  * MAX_LEN_CFG: Maximum frame length register.
 573  * MAX_MPDU: rt2860b max 16k bytes
 574  * MAX_PSDU: Maximum PSDU length
 575  *      (power factor) 0:2^13, 1:2^14, 2:2^15, 3:2^16
 576  */
 577 #define MAX_LEN_CFG                     0x1018
 578 #define MAX_LEN_CFG_MAX_MPDU            FIELD32(0x00000fff)
 579 #define MAX_LEN_CFG_MAX_PSDU            FIELD32(0x00003000)
 580 #define MAX_LEN_CFG_MIN_PSDU            FIELD32(0x0000c000)
 581 #define MAX_LEN_CFG_MIN_MPDU            FIELD32(0x000f0000)
 582
 583 /*
 584  * BBP_CSR_CFG: BBP serial control register
 585  * VALUE: Register value to program into BBP
 586  * REG_NUM: Selected BBP register
 587  * READ_CONTROL: 0 write BBP, 1 read BBP
 588  * BUSY: ASIC is busy executing BBP commands
 589  * BBP_PAR_DUR: 0 4 MAC clocks, 1 8 MAC clocks
 590  * BBP_RW_MODE: 0 serial, 1 paralell
 591  */
 592 #define BBP_CSR_CFG                     0x101c
 593 #define BBP_CSR_CFG_VALUE               FIELD32(0x000000ff)
 594 #define BBP_CSR_CFG_REGNUM              FIELD32(0x0000ff00)
 595 #define BBP_CSR_CFG_READ_CONTROL        FIELD32(0x00010000)
 596 #define BBP_CSR_CFG_BUSY                FIELD32(0x00020000)
 597 #define BBP_CSR_CFG_BBP_PAR_DUR         FIELD32(0x00040000)
 598 #define BBP_CSR_CFG_BBP_RW_MODE         FIELD32(0x00080000)
 599
 600 /*
 601  * RF_CSR_CFG0: RF control register
 602  * REGID_AND_VALUE: Register value to program into RF
 603  * BITWIDTH: Selected RF register
 604  * STANDBYMODE: 0 high when standby, 1 low when standby
 605  * SEL: 0 RF_LE0 activate, 1 RF_LE1 activate
 606  * BUSY: ASIC is busy executing RF commands
 607  */
 608 #define RF_CSR_CFG0                     0x1020
 609 #define RF_CSR_CFG0_REGID_AND_VALUE     FIELD32(0x00ffffff)
 610 #define RF_CSR_CFG0_BITWIDTH            FIELD32(0x1f000000)
 611 #define RF_CSR_CFG0_REG_VALUE_BW        FIELD32(0x1fffffff)
 612 #define RF_CSR_CFG0_STANDBYMODE         FIELD32(0x20000000)
 613 #define RF_CSR_CFG0_SEL                 FIELD32(0x40000000)
 614 #define RF_CSR_CFG0_BUSY                FIELD32(0x80000000)
 615
 616 /*
 617  * RF_CSR_CFG1: RF control register
 618  * REGID_AND_VALUE: Register value to program into RF
 619  * RFGAP: Gap between BB_CONTROL_RF and RF_LE
 620  *        0: 3 system clock cycle (37.5usec)
 621  *        1: 5 system clock cycle (62.5usec)
 622  */
 623 #define RF_CSR_CFG1                     0x1024
 624 #define RF_CSR_CFG1_REGID_AND_VALUE     FIELD32(0x00ffffff)
 625 #define RF_CSR_CFG1_RFGAP               FIELD32(0x1f000000)
 626
 627 /*
 628  * RF_CSR_CFG2: RF control register
 629  * VALUE: Register value to program into RF
 630  */
 631 #define RF_CSR_CFG2                     0x1028
 632 #define RF_CSR_CFG2_VALUE               FIELD32(0x00ffffff)
 633
 634 /*
 635  * LED_CFG: LED control
 636  * color LED's:
 637  *   0: off
 638  *   1: blinking upon TX2
 639  *   2: periodic slow blinking
 640  *   3: always on
 641  * LED polarity:
 642  *   0: active low
 643  *   1: active high
 644  */
 645 #define LED_CFG                         0x102c
 646 #define LED_CFG_ON_PERIOD               FIELD32(0x000000ff)
 647 #define LED_CFG_OFF_PERIOD              FIELD32(0x0000ff00)
 648 #define LED_CFG_SLOW_BLINK_PERIOD       FIELD32(0x003f0000)
 649 #define LED_CFG_R_LED_MODE              FIELD32(0x03000000)
 650 #define LED_CFG_G_LED_MODE              FIELD32(0x0c000000)
 651 #define LED_CFG_Y_LED_MODE              FIELD32(0x30000000)
 652 #define LED_CFG_LED_POLAR               FIELD32(0x40000000)
 653
 654 /*
 655  * AMPDU_BA_WINSIZE: Force BlockAck window size
 656  * FORCE_WINSIZE_ENABLE:
 657  *   0: Disable forcing of BlockAck window size
 658  *   1: Enable forcing of BlockAck window size, overwrites values BlockAck
 659  *      window size values in the TXWI
 660  * FORCE_WINSIZE: BlockAck window size
 661  */
 662 #define AMPDU_BA_WINSIZE                0x1040
 663 #define AMPDU_BA_WINSIZE_FORCE_WINSIZE_ENABLE FIELD32(0x00000020)
 664 #define AMPDU_BA_WINSIZE_FORCE_WINSIZE  FIELD32(0x0000001f)
 665
 666 /*
 667  * XIFS_TIME_CFG: MAC timing
 668  * CCKM_SIFS_TIME: unit 1us. Applied after CCK RX/TX
 669  * OFDM_SIFS_TIME: unit 1us. Applied after OFDM RX/TX
 670  * OFDM_XIFS_TIME: unit 1us. Applied after OFDM RX
 671  *      when MAC doesn't reference BBP signal BBRXEND
 672  * EIFS: unit 1us
 673  * BB_RXEND_ENABLE: reference RXEND signal to begin XIFS defer
 674  *
 675  */
 676 #define XIFS_TIME_CFG                   0x1100
 677 #define XIFS_TIME_CFG_CCKM_SIFS_TIME    FIELD32(0x000000ff)
 678 #define XIFS_TIME_CFG_OFDM_SIFS_TIME    FIELD32(0x0000ff00)
 679 #define XIFS_TIME_CFG_OFDM_XIFS_TIME    FIELD32(0x000f0000)
 680 #define XIFS_TIME_CFG_EIFS              FIELD32(0x1ff00000)
 681 #define XIFS_TIME_CFG_BB_RXEND_ENABLE   FIELD32(0x20000000)
 682
 683 /*
 684  * BKOFF_SLOT_CFG:
 685  */
 686 #define BKOFF_SLOT_CFG                  0x1104
 687 #define BKOFF_SLOT_CFG_SLOT_TIME        FIELD32(0x000000ff)
 688 #define BKOFF_SLOT_CFG_CC_DELAY_TIME    FIELD32(0x0000ff00)
 689
 690 /*
 691  * NAV_TIME_CFG:
 692  */
 693 #define NAV_TIME_CFG                    0x1108
 694 #define NAV_TIME_CFG_SIFS               FIELD32(0x000000ff)
 695 #define NAV_TIME_CFG_SLOT_TIME          FIELD32(0x0000ff00)
 696 #define NAV_TIME_CFG_EIFS               FIELD32(0x01ff0000)
 697 #define NAV_TIME_ZERO_SIFS              FIELD32(0x02000000)
 698
 699 /*
 700  * CH_TIME_CFG: count as channel busy
 701  */
 702 #define CH_TIME_CFG                     0x110c
 703
 704 /*
 705  * PBF_LIFE_TIMER: TX/RX MPDU timestamp timer (free run) Unit: 1us
 706  */
 707 #define PBF_LIFE_TIMER                  0x1110
 708
 709 /*
 710  * BCN_TIME_CFG:
 711  * BEACON_INTERVAL: in unit of 1/16 TU
 712  * TSF_TICKING: Enable TSF auto counting
 713  * TSF_SYNC: Enable TSF sync, 00: disable, 01: infra mode, 10: ad-hoc mode
 714  * BEACON_GEN: Enable beacon generator
 715  */
 716 #define BCN_TIME_CFG                    0x1114
 717 #define BCN_TIME_CFG_BEACON_INTERVAL    FIELD32(0x0000ffff)
 718 #define BCN_TIME_CFG_TSF_TICKING        FIELD32(0x00010000)
 719 #define BCN_TIME_CFG_TSF_SYNC           FIELD32(0x00060000)
 720 #define BCN_TIME_CFG_TBTT_ENABLE        FIELD32(0x00080000)
 721 #define BCN_TIME_CFG_BEACON_GEN         FIELD32(0x00100000)
 722 #define BCN_TIME_CFG_TX_TIME_COMPENSATE FIELD32(0xf0000000)
 723
 724 /*
 725  * TBTT_SYNC_CFG:
 726  * BCN_AIFSN: Beacon AIFSN after TBTT interrupt in slots
 727  * BCN_CWMIN: Beacon CWMin after TBTT interrupt in slots
 728  */
 729 #define TBTT_SYNC_CFG                   0x1118
 730 #define TBTT_SYNC_CFG_TBTT_ADJUST       FIELD32(0x000000ff)
 731 #define TBTT_SYNC_CFG_BCN_EXP_WIN       FIELD32(0x0000ff00)
 732 #define TBTT_SYNC_CFG_BCN_AIFSN         FIELD32(0x000f0000)
 733 #define TBTT_SYNC_CFG_BCN_CWMIN         FIELD32(0x00f00000)
 734
 735 /*
 736  * TSF_TIMER_DW0: Local lsb TSF timer, read-only
 737  */
 738 #define TSF_TIMER_DW0                   0x111c
 739 #define TSF_TIMER_DW0_LOW_WORD          FIELD32(0xffffffff)
 740
 741 /*
 742  * TSF_TIMER_DW1: Local msb TSF timer, read-only
 743  */
 744 #define TSF_TIMER_DW1                   0x1120
 745 #define TSF_TIMER_DW1_HIGH_WORD         FIELD32(0xffffffff)
 746
 747 /*
 748  * TBTT_TIMER: TImer remains till next TBTT, read-only
 749  */
 750 #define TBTT_TIMER                      0x1124
 751
 752 /*
 753  * INT_TIMER_CFG: timer configuration
 754  * PRE_TBTT_TIMER: leadtime to tbtt for pretbtt interrupt in units of 1/16 TU
 755  * GP_TIMER: period of general purpose timer in units of 1/16 TU
 756  */
 757 #define INT_TIMER_CFG                   0x1128
 758 #define INT_TIMER_CFG_PRE_TBTT_TIMER    FIELD32(0x0000ffff)
 759 #define INT_TIMER_CFG_GP_TIMER          FIELD32(0xffff0000)
 760
 761 /*
 762  * INT_TIMER_EN: GP-timer and pre-tbtt Int enable
 763  */
 764 #define INT_TIMER_EN                    0x112c
 765 #define INT_TIMER_EN_PRE_TBTT_TIMER     FIELD32(0x00000001)
 766 #define INT_TIMER_EN_GP_TIMER           FIELD32(0x00000002)
 767
 768 /*
 769  * CH_IDLE_STA: channel idle time (in us)
 770  */
 771 #define CH_IDLE_STA                     0x1130
 772
 773 /*
 774  * CH_BUSY_STA: channel busy time on primary channel (in us)
 775  */
 776 #define CH_BUSY_STA                     0x1134
 777
 778 /*
 779  * CH_BUSY_STA_SEC: channel busy time on secondary channel in HT40 mode (in us)
 780  */
 781 #define CH_BUSY_STA_SEC                 0x1138
 782
 783 /*
 784  * MAC_STATUS_CFG:
 785  * BBP_RF_BUSY: When set to 0, BBP and RF are stable.
 786  *      if 1 or higher one of the 2 registers is busy.
 787  */
 788 #define MAC_STATUS_CFG                  0x1200
 789 #define MAC_STATUS_CFG_BBP_RF_BUSY      FIELD32(0x00000003)
 790
 791 /*
 792  * PWR_PIN_CFG:
 793  */
 794 #define PWR_PIN_CFG                     0x1204
 795
 796 /*
 797  * AUTOWAKEUP_CFG: Manual power control / status register
 798  * TBCN_BEFORE_WAKE: ForceWake has high privilege than PutToSleep when both set
 799  * AUTOWAKE: 0:sleep, 1:awake
 800  */
 801 #define AUTOWAKEUP_CFG                  0x1208
 802 #define AUTOWAKEUP_CFG_AUTO_LEAD_TIME   FIELD32(0x000000ff)
 803 #define AUTOWAKEUP_CFG_TBCN_BEFORE_WAKE FIELD32(0x00007f00)
 804 #define AUTOWAKEUP_CFG_AUTOWAKE         FIELD32(0x00008000)
 805
 806 /*
 807  * EDCA_AC0_CFG:
 808  */
 809 #define EDCA_AC0_CFG                    0x1300
 810 #define EDCA_AC0_CFG_TX_OP              FIELD32(0x000000ff)
 811 #define EDCA_AC0_CFG_AIFSN              FIELD32(0x00000f00)
 812 #define EDCA_AC0_CFG_CWMIN              FIELD32(0x0000f000)
 813 #define EDCA_AC0_CFG_CWMAX              FIELD32(0x000f0000)
 814
 815 /*
 816  * EDCA_AC1_CFG:
 817  */
 818 #define EDCA_AC1_CFG                    0x1304
 819 #define EDCA_AC1_CFG_TX_OP              FIELD32(0x000000ff)
 820 #define EDCA_AC1_CFG_AIFSN              FIELD32(0x00000f00)
 821 #define EDCA_AC1_CFG_CWMIN              FIELD32(0x0000f000)
 822 #define EDCA_AC1_CFG_CWMAX              FIELD32(0x000f0000)
 823
 824 /*
 825  * EDCA_AC2_CFG:
 826  */
 827 #define EDCA_AC2_CFG                    0x1308
 828 #define EDCA_AC2_CFG_TX_OP              FIELD32(0x000000ff)
 829 #define EDCA_AC2_CFG_AIFSN              FIELD32(0x00000f00)
 830 #define EDCA_AC2_CFG_CWMIN              FIELD32(0x0000f000)
 831 #define EDCA_AC2_CFG_CWMAX              FIELD32(0x000f0000)
 832
 833 /*
 834  * EDCA_AC3_CFG:
 835  */
 836 #define EDCA_AC3_CFG                    0x130c
 837 #define EDCA_AC3_CFG_TX_OP              FIELD32(0x000000ff)
 838 #define EDCA_AC3_CFG_AIFSN              FIELD32(0x00000f00)
 839 #define EDCA_AC3_CFG_CWMIN              FIELD32(0x0000f000)
 840 #define EDCA_AC3_CFG_CWMAX              FIELD32(0x000f0000)
 841
 842 /*
 843  * EDCA_TID_AC_MAP:
 844  */
 845 #define EDCA_TID_AC_MAP                 0x1310
 846
 847 /*
 848  * TX_PWR_CFG:
 849  */
 850 #define TX_PWR_CFG_RATE0                FIELD32(0x0000000f)
 851 #define TX_PWR_CFG_RATE1                FIELD32(0x000000f0)
 852 #define TX_PWR_CFG_RATE2                FIELD32(0x00000f00)
 853 #define TX_PWR_CFG_RATE3                FIELD32(0x0000f000)
 854 #define TX_PWR_CFG_RATE4                FIELD32(0x000f0000)
 855 #define TX_PWR_CFG_RATE5                FIELD32(0x00f00000)
 856 #define TX_PWR_CFG_RATE6                FIELD32(0x0f000000)
 857 #define TX_PWR_CFG_RATE7                FIELD32(0xf0000000)
 858
 859 /*
 860  * TX_PWR_CFG_0:
 861  */
 862 #define TX_PWR_CFG_0                    0x1314
 863 #define TX_PWR_CFG_0_1MBS               FIELD32(0x0000000f)
 864 #define TX_PWR_CFG_0_2MBS               FIELD32(0x000000f0)
 865 #define TX_PWR_CFG_0_55MBS              FIELD32(0x00000f00)
 866 #define TX_PWR_CFG_0_11MBS              FIELD32(0x0000f000)
 867 #define TX_PWR_CFG_0_6MBS               FIELD32(0x000f0000)
 868 #define TX_PWR_CFG_0_9MBS               FIELD32(0x00f00000)
 869 #define TX_PWR_CFG_0_12MBS              FIELD32(0x0f000000)
 870 #define TX_PWR_CFG_0_18MBS              FIELD32(0xf0000000)
 871
 872 /*
 873  * TX_PWR_CFG_1:
 874  */
 875 #define TX_PWR_CFG_1                    0x1318
 876 #define TX_PWR_CFG_1_24MBS              FIELD32(0x0000000f)
 877 #define TX_PWR_CFG_1_36MBS              FIELD32(0x000000f0)
 878 #define TX_PWR_CFG_1_48MBS              FIELD32(0x00000f00)
 879 #define TX_PWR_CFG_1_54MBS              FIELD32(0x0000f000)
 880 #define TX_PWR_CFG_1_MCS0               FIELD32(0x000f0000)
 881 #define TX_PWR_CFG_1_MCS1               FIELD32(0x00f00000)
 882 #define TX_PWR_CFG_1_MCS2               FIELD32(0x0f000000)
 883 #define TX_PWR_CFG_1_MCS3               FIELD32(0xf0000000)
 884
 885 /*
 886  * TX_PWR_CFG_2:
 887  */
 888 #define TX_PWR_CFG_2                    0x131c
 889 #define TX_PWR_CFG_2_MCS4               FIELD32(0x0000000f)
 890 #define TX_PWR_CFG_2_MCS5               FIELD32(0x000000f0)
 891 #define TX_PWR_CFG_2_MCS6               FIELD32(0x00000f00)
 892 #define TX_PWR_CFG_2_MCS7               FIELD32(0x0000f000)
 893 #define TX_PWR_CFG_2_MCS8               FIELD32(0x000f0000)
 894 #define TX_PWR_CFG_2_MCS9               FIELD32(0x00f00000)
 895 #define TX_PWR_CFG_2_MCS10              FIELD32(0x0f000000)
 896 #define TX_PWR_CFG_2_MCS11              FIELD32(0xf0000000)
 897
 898 /*
 899  * TX_PWR_CFG_3:
 900  */
 901 #define TX_PWR_CFG_3                    0x1320
 902 #define TX_PWR_CFG_3_MCS12              FIELD32(0x0000000f)
 903 #define TX_PWR_CFG_3_MCS13              FIELD32(0x000000f0)
 904 #define TX_PWR_CFG_3_MCS14              FIELD32(0x00000f00)
 905 #define TX_PWR_CFG_3_MCS15              FIELD32(0x0000f000)
 906 #define TX_PWR_CFG_3_UKNOWN1            FIELD32(0x000f0000)
 907 #define TX_PWR_CFG_3_UKNOWN2            FIELD32(0x00f00000)
 908 #define TX_PWR_CFG_3_UKNOWN3            FIELD32(0x0f000000)
 909 #define TX_PWR_CFG_3_UKNOWN4            FIELD32(0xf0000000)
 910
 911 /*
 912  * TX_PWR_CFG_4:
 913  */
 914 #define TX_PWR_CFG_4                    0x1324
 915 #define TX_PWR_CFG_4_UKNOWN5            FIELD32(0x0000000f)
 916 #define TX_PWR_CFG_4_UKNOWN6            FIELD32(0x000000f0)
 917 #define TX_PWR_CFG_4_UKNOWN7            FIELD32(0x00000f00)
 918 #define TX_PWR_CFG_4_UKNOWN8            FIELD32(0x0000f000)
 919
 920 /*
 921  * TX_PIN_CFG:
 922  */
 923 #define TX_PIN_CFG                      0x1328
 924 #define TX_PIN_CFG_PA_PE_A0_EN          FIELD32(0x00000001)
 925 #define TX_PIN_CFG_PA_PE_G0_EN          FIELD32(0x00000002)
 926 #define TX_PIN_CFG_PA_PE_A1_EN          FIELD32(0x00000004)
 927 #define TX_PIN_CFG_PA_PE_G1_EN          FIELD32(0x00000008)
 928 #define TX_PIN_CFG_PA_PE_A0_POL         FIELD32(0x00000010)
 929 #define TX_PIN_CFG_PA_PE_G0_POL         FIELD32(0x00000020)
 930 #define TX_PIN_CFG_PA_PE_A1_POL         FIELD32(0x00000040)
 931 #define TX_PIN_CFG_PA_PE_G1_POL         FIELD32(0x00000080)
 932 #define TX_PIN_CFG_LNA_PE_A0_EN         FIELD32(0x00000100)
 933 #define TX_PIN_CFG_LNA_PE_G0_EN         FIELD32(0x00000200)
 934 #define TX_PIN_CFG_LNA_PE_A1_EN         FIELD32(0x00000400)
 935 #define TX_PIN_CFG_LNA_PE_G1_EN         FIELD32(0x00000800)
 936 #define TX_PIN_CFG_LNA_PE_A0_POL        FIELD32(0x00001000)
 937 #define TX_PIN_CFG_LNA_PE_G0_POL        FIELD32(0x00002000)
 938 #define TX_PIN_CFG_LNA_PE_A1_POL        FIELD32(0x00004000)
 939 #define TX_PIN_CFG_LNA_PE_G1_POL        FIELD32(0x00008000)
 940 #define TX_PIN_CFG_RFTR_EN              FIELD32(0x00010000)
 941 #define TX_PIN_CFG_RFTR_POL             FIELD32(0x00020000)
 942 #define TX_PIN_CFG_TRSW_EN              FIELD32(0x00040000)
 943 #define TX_PIN_CFG_TRSW_POL             FIELD32(0x00080000)
 944
 945 /*
 946  * TX_BAND_CFG: 0x1 use upper 20MHz, 0x0 use lower 20MHz
 947  */
 948 #define TX_BAND_CFG                     0x132c
 949 #define TX_BAND_CFG_HT40_MINUS          FIELD32(0x00000001)
 950 #define TX_BAND_CFG_A                   FIELD32(0x00000002)
 951 #define TX_BAND_CFG_BG                  FIELD32(0x00000004)
 952
 953 /*
 954  * TX_SW_CFG0:
 955  */
 956 #define TX_SW_CFG0                      0x1330
 957
 958 /*
 959  * TX_SW_CFG1:
 960  */
 961 #define TX_SW_CFG1                      0x1334
 962
 963 /*
 964  * TX_SW_CFG2:
 965  */
 966 #define TX_SW_CFG2                      0x1338
 967
 968 /*
 969  * TXOP_THRES_CFG:
 970  */
 971 #define TXOP_THRES_CFG                  0x133c
 972
 973 /*
 974  * TXOP_CTRL_CFG:
 975  * TIMEOUT_TRUN_EN: Enable/Disable TXOP timeout truncation
 976  * AC_TRUN_EN: Enable/Disable truncation for AC change
 977  * TXRATEGRP_TRUN_EN: Enable/Disable truncation for TX rate group change
 978  * USER_MODE_TRUN_EN: Enable/Disable truncation for user TXOP mode
 979  * MIMO_PS_TRUN_EN: Enable/Disable truncation for MIMO PS RTS/CTS
 980  * RESERVED_TRUN_EN: Reserved
 981  * LSIG_TXOP_EN: Enable/Disable L-SIG TXOP protection
 982  * EXT_CCA_EN: Enable/Disable extension channel CCA reference (Defer 40Mhz
 983  *             transmissions if extension CCA is clear).
 984  * EXT_CCA_DLY: Extension CCA signal delay time (unit: us)
 985  * EXT_CWMIN: CwMin for extension channel backoff
 986  *            0: Disabled
 987  *
 988  */
 989 #define TXOP_CTRL_CFG                   0x1340
 990 #define TXOP_CTRL_CFG_TIMEOUT_TRUN_EN   FIELD32(0x00000001)
 991 #define TXOP_CTRL_CFG_AC_TRUN_EN        FIELD32(0x00000002)
 992 #define TXOP_CTRL_CFG_TXRATEGRP_TRUN_EN FIELD32(0x00000004)
 993 #define TXOP_CTRL_CFG_USER_MODE_TRUN_EN FIELD32(0x00000008)
 994 #define TXOP_CTRL_CFG_MIMO_PS_TRUN_EN   FIELD32(0x00000010)
 995 #define TXOP_CTRL_CFG_RESERVED_TRUN_EN  FIELD32(0x00000020)
 996 #define TXOP_CTRL_CFG_LSIG_TXOP_EN      FIELD32(0x00000040)
 997 #define TXOP_CTRL_CFG_EXT_CCA_EN        FIELD32(0x00000080)
 998 #define TXOP_CTRL_CFG_EXT_CCA_DLY       FIELD32(0x0000ff00)
 999 #define TXOP_CTRL_CFG_EXT_CWMIN         FIELD32(0x000f0000)
1000
1001 /*
1002  * TX_RTS_CFG:
1003  * RTS_THRES: unit:byte
1004  * RTS_FBK_EN: enable rts rate fallback
1005  */
1006 #define TX_RTS_CFG                      0x1344
1007 #define TX_RTS_CFG_AUTO_RTS_RETRY_LIMIT FIELD32(0x000000ff)
1008 #define TX_RTS_CFG_RTS_THRES            FIELD32(0x00ffff00)
1009 #define TX_RTS_CFG_RTS_FBK_EN           FIELD32(0x01000000)
1010
1011 /*
1012  * TX_TIMEOUT_CFG:
1013  * MPDU_LIFETIME: expiration time = 2^(9+MPDU LIFE TIME) us
1014  * RX_ACK_TIMEOUT: unit:slot. Used for TX procedure
1015  * TX_OP_TIMEOUT: TXOP timeout value for TXOP truncation.
1016  *                it is recommended that:
1017  *                (SLOT_TIME) > (TX_OP_TIMEOUT) > (RX_ACK_TIMEOUT)
1018  */
1019 #define TX_TIMEOUT_CFG                  0x1348
1020 #define TX_TIMEOUT_CFG_MPDU_LIFETIME    FIELD32(0x000000f0)
1021 #define TX_TIMEOUT_CFG_RX_ACK_TIMEOUT   FIELD32(0x0000ff00)
1022 #define TX_TIMEOUT_CFG_TX_OP_TIMEOUT    FIELD32(0x00ff0000)
1023
1024 /*
1025  * TX_RTY_CFG:
1026  * SHORT_RTY_LIMIT: short retry limit
1027  * LONG_RTY_LIMIT: long retry limit
1028  * LONG_RTY_THRE: Long retry threshoold
1029  * NON_AGG_RTY_MODE: Non-Aggregate MPDU retry mode
1030  *                   0:expired by retry limit, 1: expired by mpdu life timer
1031  * AGG_RTY_MODE: Aggregate MPDU retry mode
1032  *               0:expired by retry limit, 1: expired by mpdu life timer
1033  * TX_AUTO_FB_ENABLE: Tx retry PHY rate auto fallback enable
1034  */
1035 #define TX_RTY_CFG                      0x134c
1036 #define TX_RTY_CFG_SHORT_RTY_LIMIT      FIELD32(0x000000ff)
1037 #define TX_RTY_CFG_LONG_RTY_LIMIT       FIELD32(0x0000ff00)
1038 #define TX_RTY_CFG_LONG_RTY_THRE        FIELD32(0x0fff0000)
1039 #define TX_RTY_CFG_NON_AGG_RTY_MODE     FIELD32(0x10000000)
1040 #define TX_RTY_CFG_AGG_RTY_MODE         FIELD32(0x20000000)
1041 #define TX_RTY_CFG_TX_AUTO_FB_ENABLE    FIELD32(0x40000000)
1042
1043 /*
1044  * TX_LINK_CFG:
1045  * REMOTE_MFB_LIFETIME: remote MFB life time. unit: 32us
1046  * MFB_ENABLE: TX apply remote MFB 1:enable
1047  * REMOTE_UMFS_ENABLE: remote unsolicit  MFB enable
1048  *                     0: not apply remote remote unsolicit (MFS=7)
1049  * TX_MRQ_EN: MCS request TX enable
1050  * TX_RDG_EN: RDG TX enable
1051  * TX_CF_ACK_EN: Piggyback CF-ACK enable
1052  * REMOTE_MFB: remote MCS feedback
1053  * REMOTE_MFS: remote MCS feedback sequence number
1054  */
1055 #define TX_LINK_CFG                     0x1350
1056 #define TX_LINK_CFG_REMOTE_MFB_LIFETIME FIELD32(0x000000ff)
1057 #define TX_LINK_CFG_MFB_ENABLE          FIELD32(0x00000100)
1058 #define TX_LINK_CFG_REMOTE_UMFS_ENABLE  FIELD32(0x00000200)
1059 #define TX_LINK_CFG_TX_MRQ_EN           FIELD32(0x00000400)
1060 #define TX_LINK_CFG_TX_RDG_EN           FIELD32(0x00000800)
1061 #define TX_LINK_CFG_TX_CF_ACK_EN        FIELD32(0x00001000)
1062 #define TX_LINK_CFG_REMOTE_MFB          FIELD32(0x00ff0000)
1063 #define TX_LINK_CFG_REMOTE_MFS          FIELD32(0xff000000)
1064
1065 /*
1066  * HT_FBK_CFG0:
1067  */
1068 #define HT_FBK_CFG0                     0x1354
1069 #define HT_FBK_CFG0_HTMCS0FBK           FIELD32(0x0000000f)
1070 #define HT_FBK_CFG0_HTMCS1FBK           FIELD32(0x000000f0)
1071 #define HT_FBK_CFG0_HTMCS2FBK           FIELD32(0x00000f00)
1072 #define HT_FBK_CFG0_HTMCS3FBK           FIELD32(0x0000f000)
1073 #define HT_FBK_CFG0_HTMCS4FBK           FIELD32(0x000f0000)
1074 #define HT_FBK_CFG0_HTMCS5FBK           FIELD32(0x00f00000)
1075 #define HT_FBK_CFG0_HTMCS6FBK           FIELD32(0x0f000000)
1076 #define HT_FBK_CFG0_HTMCS7FBK           FIELD32(0xf0000000)
1077
1078 /*
1079  * HT_FBK_CFG1:
1080  */
1081 #define HT_FBK_CFG1                     0x1358
1082 #define HT_FBK_CFG1_HTMCS8FBK           FIELD32(0x0000000f)
1083 #define HT_FBK_CFG1_HTMCS9FBK           FIELD32(0x000000f0)
1084 #define HT_FBK_CFG1_HTMCS10FBK          FIELD32(0x00000f00)
1085 #define HT_FBK_CFG1_HTMCS11FBK          FIELD32(0x0000f000)
1086 #define HT_FBK_CFG1_HTMCS12FBK          FIELD32(0x000f0000)
1087 #define HT_FBK_CFG1_HTMCS13FBK          FIELD32(0x00f00000)
1088 #define HT_FBK_CFG1_HTMCS14FBK          FIELD32(0x0f000000)
1089 #define HT_FBK_CFG1_HTMCS15FBK          FIELD32(0xf0000000)
1090
1091 /*
1092  * LG_FBK_CFG0:
1093  */
1094 #define LG_FBK_CFG0                     0x135c
1095 #define LG_FBK_CFG0_OFDMMCS0FBK         FIELD32(0x0000000f)
1096 #define LG_FBK_CFG0_OFDMMCS1FBK         FIELD32(0x000000f0)
1097 #define LG_FBK_CFG0_OFDMMCS2FBK         FIELD32(0x00000f00)
1098 #define LG_FBK_CFG0_OFDMMCS3FBK         FIELD32(0x0000f000)
1099 #define LG_FBK_CFG0_OFDMMCS4FBK         FIELD32(0x000f0000)
1100 #define LG_FBK_CFG0_OFDMMCS5FBK         FIELD32(0x00f00000)
1101 #define LG_FBK_CFG0_OFDMMCS6FBK         FIELD32(0x0f000000)
1102 #define LG_FBK_CFG0_OFDMMCS7FBK         FIELD32(0xf0000000)
1103
1104 /*
1105  * LG_FBK_CFG1:
1106  */
1107 #define LG_FBK_CFG1                     0x1360
1108 #define LG_FBK_CFG0_CCKMCS0FBK          FIELD32(0x0000000f)
1109 #define LG_FBK_CFG0_CCKMCS1FBK          FIELD32(0x000000f0)
1110 #define LG_FBK_CFG0_CCKMCS2FBK          FIELD32(0x00000f00)
1111 #define LG_FBK_CFG0_CCKMCS3FBK          FIELD32(0x0000f000)
1112
1113 /*
1114  * CCK_PROT_CFG: CCK Protection
1115  * PROTECT_RATE: Protection control frame rate for CCK TX(RTS/CTS/CFEnd)
1116  * PROTECT_CTRL: Protection control frame type for CCK TX
1117  *               0:none, 1:RTS/CTS, 2:CTS-to-self
1118  * PROTECT_NAV: TXOP protection type for CCK TX
1119  *              0:none, 1:ShortNAVprotect, 2:LongNAVProtect
1120  * TX_OP_ALLOW_CCK: CCK TXOP allowance, 0:disallow
1121  * TX_OP_ALLOW_OFDM: CCK TXOP allowance, 0:disallow
1122  * TX_OP_ALLOW_MM20: CCK TXOP allowance, 0:disallow
1123  * TX_OP_ALLOW_MM40: CCK TXOP allowance, 0:disallow
1124  * TX_OP_ALLOW_GF20: CCK TXOP allowance, 0:disallow
1125  * TX_OP_ALLOW_GF40: CCK TXOP allowance, 0:disallow
1126  * RTS_TH_EN: RTS threshold enable on CCK TX
1127  */
1128 #define CCK_PROT_CFG                    0x1364
1129 #define CCK_PROT_CFG_PROTECT_RATE       FIELD32(0x0000ffff)
1130 #define CCK_PROT_CFG_PROTECT_CTRL       FIELD32(0x00030000)
1131 #define CCK_PROT_CFG_PROTECT_NAV        FIELD32(0x000c0000)
1132 #define CCK_PROT_CFG_TX_OP_ALLOW_CCK    FIELD32(0x00100000)
1133 #define CCK_PROT_CFG_TX_OP_ALLOW_OFDM   FIELD32(0x00200000)
1134 #define CCK_PROT_CFG_TX_OP_ALLOW_MM20   FIELD32(0x00400000)
1135 #define CCK_PROT_CFG_TX_OP_ALLOW_MM40   FIELD32(0x00800000)
1136 #define CCK_PROT_CFG_TX_OP_ALLOW_GF20   FIELD32(0x01000000)
1137 #define CCK_PROT_CFG_TX_OP_ALLOW_GF40   FIELD32(0x02000000)
1138 #define CCK_PROT_CFG_RTS_TH_EN          FIELD32(0x04000000)
1139
1140 /*
1141  * OFDM_PROT_CFG: OFDM Protection
1142  */
1143 #define OFDM_PROT_CFG                   0x1368
1144 #define OFDM_PROT_CFG_PROTECT_RATE      FIELD32(0x0000ffff)
1145 #define OFDM_PROT_CFG_PROTECT_CTRL      FIELD32(0x00030000)
1146 #define OFDM_PROT_CFG_PROTECT_NAV       FIELD32(0x000c0000)
1147 #define OFDM_PROT_CFG_TX_OP_ALLOW_CCK   FIELD32(0x00100000)
1148 #define OFDM_PROT_CFG_TX_OP_ALLOW_OFDM  FIELD32(0x00200000)
1149 #define OFDM_PROT_CFG_TX_OP_ALLOW_MM20  FIELD32(0x00400000)
1150 #define OFDM_PROT_CFG_TX_OP_ALLOW_MM40  FIELD32(0x00800000)
1151 #define OFDM_PROT_CFG_TX_OP_ALLOW_GF20  FIELD32(0x01000000)
1152 #define OFDM_PROT_CFG_TX_OP_ALLOW_GF40  FIELD32(0x02000000)
1153 #define OFDM_PROT_CFG_RTS_TH_EN         FIELD32(0x04000000)
1154
1155 /*
1156  * MM20_PROT_CFG: MM20 Protection
1157  */
1158 #define MM20_PROT_CFG                   0x136c
1159 #define MM20_PROT_CFG_PROTECT_RATE      FIELD32(0x0000ffff)
1160 #define MM20_PROT_CFG_PROTECT_CTRL      FIELD32(0x00030000)
1161 #define MM20_PROT_CFG_PROTECT_NAV       FIELD32(0x000c0000)
1162 #define MM20_PROT_CFG_TX_OP_ALLOW_CCK   FIELD32(0x00100000)
1163 #define MM20_PROT_CFG_TX_OP_ALLOW_OFDM  FIELD32(0x00200000)
1164 #define MM20_PROT_CFG_TX_OP_ALLOW_MM20  FIELD32(0x00400000)
1165 #define MM20_PROT_CFG_TX_OP_ALLOW_MM40  FIELD32(0x00800000)
1166 #define MM20_PROT_CFG_TX_OP_ALLOW_GF20  FIELD32(0x01000000)
1167 #define MM20_PROT_CFG_TX_OP_ALLOW_GF40  FIELD32(0x02000000)
1168 #define MM20_PROT_CFG_RTS_TH_EN         FIELD32(0x04000000)
1169
1170 /*
1171  * MM40_PROT_CFG: MM40 Protection
1172  */
1173 #define MM40_PROT_CFG                   0x1370
1174 #define MM40_PROT_CFG_PROTECT_RATE      FIELD32(0x0000ffff)
1175 #define MM40_PROT_CFG_PROTECT_CTRL      FIELD32(0x00030000)
1176 #define MM40_PROT_CFG_PROTECT_NAV       FIELD32(0x000c0000)
1177 #define MM40_PROT_CFG_TX_OP_ALLOW_CCK   FIELD32(0x00100000)
1178 #define MM40_PROT_CFG_TX_OP_ALLOW_OFDM  FIELD32(0x00200000)
1179 #define MM40_PROT_CFG_TX_OP_ALLOW_MM20  FIELD32(0x00400000)
1180 #define MM40_PROT_CFG_TX_OP_ALLOW_MM40  FIELD32(0x00800000)
1181 #define MM40_PROT_CFG_TX_OP_ALLOW_GF20  FIELD32(0x01000000)
1182 #define MM40_PROT_CFG_TX_OP_ALLOW_GF40  FIELD32(0x02000000)
1183 #define MM40_PROT_CFG_RTS_TH_EN         FIELD32(0x04000000)
1184
1185 /*
1186  * GF20_PROT_CFG: GF20 Protection
1187  */
1188 #define GF20_PROT_CFG                   0x1374
1189 #define GF20_PROT_CFG_PROTECT_RATE      FIELD32(0x0000ffff)
1190 #define GF20_PROT_CFG_PROTECT_CTRL      FIELD32(0x00030000)
1191 #define GF20_PROT_CFG_PROTECT_NAV       FIELD32(0x000c0000)
1192 #define GF20_PROT_CFG_TX_OP_ALLOW_CCK   FIELD32(0x00100000)
1193 #define GF20_PROT_CFG_TX_OP_ALLOW_OFDM  FIELD32(0x00200000)
1194 #define GF20_PROT_CFG_TX_OP_ALLOW_MM20  FIELD32(0x00400000)
1195 #define GF20_PROT_CFG_TX_OP_ALLOW_MM40  FIELD32(0x00800000)
1196 #define GF20_PROT_CFG_TX_OP_ALLOW_GF20  FIELD32(0x01000000)
1197 #define GF20_PROT_CFG_TX_OP_ALLOW_GF40  FIELD32(0x02000000)
1198 #define GF20_PROT_CFG_RTS_TH_EN         FIELD32(0x04000000)
1199
1200 /*
1201  * GF40_PROT_CFG: GF40 Protection
1202  */
1203 #define GF40_PROT_CFG                   0x1378
1204 #define GF40_PROT_CFG_PROTECT_RATE      FIELD32(0x0000ffff)
1205 #define GF40_PROT_CFG_PROTECT_CTRL      FIELD32(0x00030000)
1206 #define GF40_PROT_CFG_PROTECT_NAV       FIELD32(0x000c0000)
1207 #define GF40_PROT_CFG_TX_OP_ALLOW_CCK   FIELD32(0x00100000)
1208 #define GF40_PROT_CFG_TX_OP_ALLOW_OFDM  FIELD32(0x00200000)
1209 #define GF40_PROT_CFG_TX_OP_ALLOW_MM20  FIELD32(0x00400000)
1210 #define GF40_PROT_CFG_TX_OP_ALLOW_MM40  FIELD32(0x00800000)
1211 #define GF40_PROT_CFG_TX_OP_ALLOW_GF20  FIELD32(0x01000000)
1212 #define GF40_PROT_CFG_TX_OP_ALLOW_GF40  FIELD32(0x02000000)
1213 #define GF40_PROT_CFG_RTS_TH_EN         FIELD32(0x04000000)
1214
1215 /*
1216  * EXP_CTS_TIME:
1217  */
1218 #define EXP_CTS_TIME                    0x137c
1219
1220 /*
1221  * EXP_ACK_TIME:
1222  */
1223 #define EXP_ACK_TIME                    0x1380
1224
1225 /*
1226  * RX_FILTER_CFG: RX configuration register.
1227  */
1228 #define RX_FILTER_CFG                   0x1400
1229 #define RX_FILTER_CFG_DROP_CRC_ERROR    FIELD32(0x00000001)
1230 #define RX_FILTER_CFG_DROP_PHY_ERROR    FIELD32(0x00000002)
1231 #define RX_FILTER_CFG_DROP_NOT_TO_ME    FIELD32(0x00000004)
1232 #define RX_FILTER_CFG_DROP_NOT_MY_BSSD  FIELD32(0x00000008)
1233 #define RX_FILTER_CFG_DROP_VER_ERROR    FIELD32(0x00000010)
1234 #define RX_FILTER_CFG_DROP_MULTICAST    FIELD32(0x00000020)
1235 #define RX_FILTER_CFG_DROP_BROADCAST    FIELD32(0x00000040)
1236 #define RX_FILTER_CFG_DROP_DUPLICATE    FIELD32(0x00000080)
1237 #define RX_FILTER_CFG_DROP_CF_END_ACK   FIELD32(0x00000100)
1238 #define RX_FILTER_CFG_DROP_CF_END       FIELD32(0x00000200)
1239 #define RX_FILTER_CFG_DROP_ACK          FIELD32(0x00000400)
1240 #define RX_FILTER_CFG_DROP_CTS          FIELD32(0x00000800)
1241 #define RX_FILTER_CFG_DROP_RTS          FIELD32(0x00001000)
1242 #define RX_FILTER_CFG_DROP_PSPOLL       FIELD32(0x00002000)
1243 #define RX_FILTER_CFG_DROP_BA           FIELD32(0x00004000)
1244 #define RX_FILTER_CFG_DROP_BAR          FIELD32(0x00008000)
1245 #define RX_FILTER_CFG_DROP_CNTL         FIELD32(0x00010000)
1246
1247 /*
1248  * AUTO_RSP_CFG:
1249  * AUTORESPONDER: 0: disable, 1: enable
1250  * BAC_ACK_POLICY: 0:long, 1:short preamble
1251  * CTS_40_MMODE: Response CTS 40MHz duplicate mode
1252  * CTS_40_MREF: Response CTS 40MHz duplicate mode
1253  * AR_PREAMBLE: Auto responder preamble 0:long, 1:short preamble
1254  * DUAL_CTS_EN: Power bit value in control frame
1255  * ACK_CTS_PSM_BIT:Power bit value in control frame
1256  */
1257 #define AUTO_RSP_CFG                    0x1404
1258 #define AUTO_RSP_CFG_AUTORESPONDER      FIELD32(0x00000001)
1259 #define AUTO_RSP_CFG_BAC_ACK_POLICY     FIELD32(0x00000002)
1260 #define AUTO_RSP_CFG_CTS_40_MMODE       FIELD32(0x00000004)
1261 #define AUTO_RSP_CFG_CTS_40_MREF        FIELD32(0x00000008)
1262 #define AUTO_RSP_CFG_AR_PREAMBLE        FIELD32(0x00000010)
1263 #define AUTO_RSP_CFG_DUAL_CTS_EN        FIELD32(0x00000040)
1264 #define AUTO_RSP_CFG_ACK_CTS_PSM_BIT    FIELD32(0x00000080)
1265
1266 /*
1267  * LEGACY_BASIC_RATE:
1268  */
1269 #define LEGACY_BASIC_RATE               0x1408
1270
1271 /*
1272  * HT_BASIC_RATE:
1273  */
1274 #define HT_BASIC_RATE                   0x140c
1275
1276 /*
1277  * HT_CTRL_CFG:
1278  */
1279 #define HT_CTRL_CFG                     0x1410
1280
1281 /*
1282  * SIFS_COST_CFG:
1283  */
1284 #define SIFS_COST_CFG                   0x1414
1285
1286 /*
1287  * RX_PARSER_CFG:
1288  * Set NAV for all received frames
1289  */
1290 #define RX_PARSER_CFG                   0x1418
1291
1292 /*
1293  * TX_SEC_CNT0:
1294  */
1295 #define TX_SEC_CNT0                     0x1500
1296
1297 /*
1298  * RX_SEC_CNT0:
1299  */
1300 #define RX_SEC_CNT0                     0x1504
1301
1302 /*
1303  * CCMP_FC_MUTE:
1304  */
1305 #define CCMP_FC_MUTE                    0x1508
1306
1307 /*
1308  * TXOP_HLDR_ADDR0:
1309  */
1310 #define TXOP_HLDR_ADDR0                 0x1600
1311
1312 /*
1313  * TXOP_HLDR_ADDR1:
1314  */
1315 #define TXOP_HLDR_ADDR1                 0x1604
1316
1317 /*
1318  * TXOP_HLDR_ET:
1319  */
1320 #define TXOP_HLDR_ET                    0x1608
1321
1322 /*
1323  * QOS_CFPOLL_RA_DW0:
1324  */
1325 #define QOS_CFPOLL_RA_DW0               0x160c
1326
1327 /*
1328  * QOS_CFPOLL_RA_DW1:
1329  */
1330 #define QOS_CFPOLL_RA_DW1               0x1610
1331
1332 /*
1333  * QOS_CFPOLL_QC:
1334  */
1335 #define QOS_CFPOLL_QC                   0x1614
1336
1337 /*
1338  * RX_STA_CNT0: RX PLCP error count & RX CRC error count
1339  */
1340 #define RX_STA_CNT0                     0x1700
1341 #define RX_STA_CNT0_CRC_ERR             FIELD32(0x0000ffff)
1342 #define RX_STA_CNT0_PHY_ERR             FIELD32(0xffff0000)
1343
1344 /*
1345  * RX_STA_CNT1: RX False CCA count & RX LONG frame count
1346  */
1347 #define RX_STA_CNT1                     0x1704
1348 #define RX_STA_CNT1_FALSE_CCA           FIELD32(0x0000ffff)
1349 #define RX_STA_CNT1_PLCP_ERR            FIELD32(0xffff0000)
1350
1351 /*
1352  * RX_STA_CNT2:
1353  */
1354 #define RX_STA_CNT2                     0x1708
1355 #define RX_STA_CNT2_RX_DUPLI_COUNT      FIELD32(0x0000ffff)
1356 #define RX_STA_CNT2_RX_FIFO_OVERFLOW    FIELD32(0xffff0000)
1357
1358 /*
1359  * TX_STA_CNT0: TX Beacon count
1360  */
1361 #define TX_STA_CNT0                     0x170c
1362 #define TX_STA_CNT0_TX_FAIL_COUNT       FIELD32(0x0000ffff)
1363 #define TX_STA_CNT0_TX_BEACON_COUNT     FIELD32(0xffff0000)
1364
1365 /*
1366  * TX_STA_CNT1: TX tx count
1367  */
1368 #define TX_STA_CNT1                     0x1710
1369 #define TX_STA_CNT1_TX_SUCCESS          FIELD32(0x0000ffff)
1370 #define TX_STA_CNT1_TX_RETRANSMIT       FIELD32(0xffff0000)
1371
1372 /*
1373  * TX_STA_CNT2: TX tx count
1374  */
1375 #define TX_STA_CNT2                     0x1714
1376 #define TX_STA_CNT2_TX_ZERO_LEN_COUNT   FIELD32(0x0000ffff)
1377 #define TX_STA_CNT2_TX_UNDER_FLOW_COUNT FIELD32(0xffff0000)
1378
1379 /*
1380  * TX_STA_FIFO: TX Result for specific PID status fifo register.
1381  *
1382  * This register is implemented as FIFO with 16 entries in the HW. Each
1383  * register read fetches the next tx result. If the FIFO is full because
1384  * it wasn't read fast enough after the according interrupt (TX_FIFO_STATUS)
1385  * triggered, the hw seems to simply drop further tx results.
1386  *
1387  * VALID: 1: this tx result is valid
1388  *        0: no valid tx result -> driver should stop reading
1389  * PID_TYPE: The PID latched from the PID field in the TXWI, can be used
1390  *           to match a frame with its tx result (even though the PID is
1391  *           only 4 bits wide).
1392  * PID_QUEUE: Part of PID_TYPE, this is the queue index number (0-3)
1393  * PID_ENTRY: Part of PID_TYPE, this is the queue entry index number (1-3)
1394  *            This identification number is calculated by ((idx % 3) + 1).
1395  * TX_SUCCESS: Indicates tx success (1) or failure (0)
1396  * TX_AGGRE: Indicates if the frame was part of an aggregate (1) or not (0)
1397  * TX_ACK_REQUIRED: Indicates if the frame needed to get ack'ed (1) or not (0)
1398  * WCID: The wireless client ID.
1399  * MCS: The tx rate used during the last transmission of this frame, be it
1400  *      successful or not.
1401  * PHYMODE: The phymode used for the transmission.
1402  */
1403 #define TX_STA_FIFO                     0x1718
1404 #define TX_STA_FIFO_VALID               FIELD32(0x00000001)
1405 #define TX_STA_FIFO_PID_TYPE            FIELD32(0x0000001e)
1406 #define TX_STA_FIFO_PID_QUEUE           FIELD32(0x00000006)
1407 #define TX_STA_FIFO_PID_ENTRY           FIELD32(0x00000018)
1408 #define TX_STA_FIFO_TX_SUCCESS          FIELD32(0x00000020)
1409 #define TX_STA_FIFO_TX_AGGRE            FIELD32(0x00000040)
1410 #define TX_STA_FIFO_TX_ACK_REQUIRED     FIELD32(0x00000080)
1411 #define TX_STA_FIFO_WCID                FIELD32(0x0000ff00)
1412 #define TX_STA_FIFO_SUCCESS_RATE        FIELD32(0xffff0000)
1413 #define TX_STA_FIFO_MCS                 FIELD32(0x007f0000)
1414 #define TX_STA_FIFO_PHYMODE             FIELD32(0xc0000000)
1415
1416 /*
1417  * TX_AGG_CNT: Debug counter
1418  */
1419 #define TX_AGG_CNT                      0x171c
1420 #define TX_AGG_CNT_NON_AGG_TX_COUNT     FIELD32(0x0000ffff)
1421 #define TX_AGG_CNT_AGG_TX_COUNT         FIELD32(0xffff0000)
1422
1423 /*
1424  * TX_AGG_CNT0:
1425  */
1426 #define TX_AGG_CNT0                     0x1720
1427 #define TX_AGG_CNT0_AGG_SIZE_1_COUNT    FIELD32(0x0000ffff)
1428 #define TX_AGG_CNT0_AGG_SIZE_2_COUNT    FIELD32(0xffff0000)
1429
1430 /*
1431  * TX_AGG_CNT1:
1432  */
1433 #define TX_AGG_CNT1                     0x1724
1434 #define TX_AGG_CNT1_AGG_SIZE_3_COUNT    FIELD32(0x0000ffff)
1435 #define TX_AGG_CNT1_AGG_SIZE_4_COUNT    FIELD32(0xffff0000)
1436
1437 /*
1438  * TX_AGG_CNT2:
1439  */
1440 #define TX_AGG_CNT2                     0x1728
1441 #define TX_AGG_CNT2_AGG_SIZE_5_COUNT    FIELD32(0x0000ffff)
1442 #define TX_AGG_CNT2_AGG_SIZE_6_COUNT    FIELD32(0xffff0000)
1443
1444 /*
1445  * TX_AGG_CNT3:
1446  */
1447 #define TX_AGG_CNT3                     0x172c
1448 #define TX_AGG_CNT3_AGG_SIZE_7_COUNT    FIELD32(0x0000ffff)
1449 #define TX_AGG_CNT3_AGG_SIZE_8_COUNT    FIELD32(0xffff0000)
1450
1451 /*
1452  * TX_AGG_CNT4:
1453  */
1454 #define TX_AGG_CNT4                     0x1730
1455 #define TX_AGG_CNT4_AGG_SIZE_9_COUNT    FIELD32(0x0000ffff)
1456 #define TX_AGG_CNT4_AGG_SIZE_10_COUNT   FIELD32(0xffff0000)
1457
1458 /*
1459  * TX_AGG_CNT5:
1460  */
1461 #define TX_AGG_CNT5                     0x1734
1462 #define TX_AGG_CNT5_AGG_SIZE_11_COUNT   FIELD32(0x0000ffff)
1463 #define TX_AGG_CNT5_AGG_SIZE_12_COUNT   FIELD32(0xffff0000)
1464
1465 /*
1466  * TX_AGG_CNT6:
1467  */
1468 #define TX_AGG_CNT6                     0x1738
1469 #define TX_AGG_CNT6_AGG_SIZE_13_COUNT   FIELD32(0x0000ffff)
1470 #define TX_AGG_CNT6_AGG_SIZE_14_COUNT   FIELD32(0xffff0000)
1471
1472 /*
1473  * TX_AGG_CNT7:
1474  */
1475 #define TX_AGG_CNT7                     0x173c
1476 #define TX_AGG_CNT7_AGG_SIZE_15_COUNT   FIELD32(0x0000ffff)
1477 #define TX_AGG_CNT7_AGG_SIZE_16_COUNT   FIELD32(0xffff0000)
1478
1479 /*
1480  * MPDU_DENSITY_CNT:
1481  * TX_ZERO_DEL: TX zero length delimiter count
1482  * RX_ZERO_DEL: RX zero length delimiter count
1483  */
1484 #define MPDU_DENSITY_CNT                0x1740
1485 #define MPDU_DENSITY_CNT_TX_ZERO_DEL    FIELD32(0x0000ffff)
1486 #define MPDU_DENSITY_CNT_RX_ZERO_DEL    FIELD32(0xffff0000)
1487
1488 /*
1489  * Security key table memory.
1490  *
1491  * The pairwise key table shares some memory with the beacon frame
1492  * buffers 6 and 7. That basically means that when beacon 6 & 7
1493  * are used we should only use the reduced pairwise key table which
1494  * has a maximum of 222 entries.
1495  *
1496  * ---------------------------------------------
1497  * |0x4000 | Pairwise Key   | Reduced Pairwise |
1498  * |       | Table          | Key Table        |
1499  * |       | Size: 256 * 32 | Size: 222 * 32   |
1500  * |0x5BC0 |                |-------------------
1501  * |       |                | Beacon 6         |
1502  * |0x5DC0 |                |-------------------
1503  * |       |                | Beacon 7         |
1504  * |0x5FC0 |                |-------------------
1505  * |0x5FFF |                |
1506  * --------------------------
1507  *
1508  * MAC_WCID_BASE: 8-bytes (use only 6 bytes) * 256 entry
1509  * PAIRWISE_KEY_TABLE_BASE: 32-byte * 256 entry
1510  * MAC_IVEIV_TABLE_BASE: 8-byte * 256-entry
1511  * MAC_WCID_ATTRIBUTE_BASE: 4-byte * 256-entry
1512  * SHARED_KEY_TABLE_BASE: 32-byte * 16-entry
1513  * SHARED_KEY_MODE_BASE: 4-byte * 16-entry
1514  */
1515 #define MAC_WCID_BASE                   0x1800
1516 #define PAIRWISE_KEY_TABLE_BASE         0x4000
1517 #define MAC_IVEIV_TABLE_BASE            0x6000
1518 #define MAC_WCID_ATTRIBUTE_BASE         0x6800
1519 #define SHARED_KEY_TABLE_BASE           0x6c00
1520 #define SHARED_KEY_MODE_BASE            0x7000
1521
1522 #define MAC_WCID_ENTRY(__idx) \
1523         (MAC_WCID_BASE + ((__idx) * sizeof(struct mac_wcid_entry)))
1524 #define PAIRWISE_KEY_ENTRY(__idx) \
1525         (PAIRWISE_KEY_TABLE_BASE + ((__idx) * sizeof(struct hw_key_entry)))
1526 #define MAC_IVEIV_ENTRY(__idx) \
1527         (MAC_IVEIV_TABLE_BASE + ((__idx) * sizeof(struct mac_iveiv_entry)))
1528 #define MAC_WCID_ATTR_ENTRY(__idx) \
1529         (MAC_WCID_ATTRIBUTE_BASE + ((__idx) * sizeof(u32)))
1530 #define SHARED_KEY_ENTRY(__idx) \
1531         (SHARED_KEY_TABLE_BASE + ((__idx) * sizeof(struct hw_key_entry)))
1532 #define SHARED_KEY_MODE_ENTRY(__idx) \
1533         (SHARED_KEY_MODE_BASE + ((__idx) * sizeof(u32)))
1534
1535 struct mac_wcid_entry {
1536         u8 mac[6];
1537         u8 reserved[2];
1538 } __packed;
1539
1540 struct hw_key_entry {
1541         u8 key[16];
1542         u8 tx_mic[8];
1543         u8 rx_mic[8];
1544 } __packed;
1545
1546 struct mac_iveiv_entry {
1547         u8 iv[8];
1548 } __packed;
1549
1550 /*
1551  * MAC_WCID_ATTRIBUTE:
1552  */
1553 #define MAC_WCID_ATTRIBUTE_KEYTAB       FIELD32(0x00000001)
1554 #define MAC_WCID_ATTRIBUTE_CIPHER       FIELD32(0x0000000e)
1555 #define MAC_WCID_ATTRIBUTE_BSS_IDX      FIELD32(0x00000070)
1556 #define MAC_WCID_ATTRIBUTE_RX_WIUDF     FIELD32(0x00000380)
1557 #define MAC_WCID_ATTRIBUTE_CIPHER_EXT   FIELD32(0x00000400)
1558 #define MAC_WCID_ATTRIBUTE_BSS_IDX_EXT  FIELD32(0x00000800)
1559 #define MAC_WCID_ATTRIBUTE_WAPI_MCBC    FIELD32(0x00008000)
1560 #define MAC_WCID_ATTRIBUTE_WAPI_KEY_IDX FIELD32(0xff000000)
1561
1562 /*
1563  * SHARED_KEY_MODE:
1564  */
1565 #define SHARED_KEY_MODE_BSS0_KEY0       FIELD32(0x00000007)
1566 #define SHARED_KEY_MODE_BSS0_KEY1       FIELD32(0x00000070)
1567 #define SHARED_KEY_MODE_BSS0_KEY2       FIELD32(0x00000700)
1568 #define SHARED_KEY_MODE_BSS0_KEY3       FIELD32(0x00007000)
1569 #define SHARED_KEY_MODE_BSS1_KEY0       FIELD32(0x00070000)
1570 #define SHARED_KEY_MODE_BSS1_KEY1       FIELD32(0x00700000)
1571 #define SHARED_KEY_MODE_BSS1_KEY2       FIELD32(0x07000000)
1572 #define SHARED_KEY_MODE_BSS1_KEY3       FIELD32(0x70000000)
1573
1574 /*
1575  * HOST-MCU communication
1576  */
1577
1578 /*
1579  * H2M_MAILBOX_CSR: Host-to-MCU Mailbox.
1580  */
1581 #define H2M_MAILBOX_CSR                 0x7010
1582 #define H2M_MAILBOX_CSR_ARG0            FIELD32(0x000000ff)
1583 #define H2M_MAILBOX_CSR_ARG1            FIELD32(0x0000ff00)
1584 #define H2M_MAILBOX_CSR_CMD_TOKEN       FIELD32(0x00ff0000)
1585 #define H2M_MAILBOX_CSR_OWNER           FIELD32(0xff000000)
1586
1587 /*
1588  * H2M_MAILBOX_CID:
1589  */
1590 #define H2M_MAILBOX_CID                 0x7014
1591 #define H2M_MAILBOX_CID_CMD0            FIELD32(0x000000ff)
1592 #define H2M_MAILBOX_CID_CMD1            FIELD32(0x0000ff00)
1593 #define H2M_MAILBOX_CID_CMD2            FIELD32(0x00ff0000)
1594 #define H2M_MAILBOX_CID_CMD3            FIELD32(0xff000000)
1595
1596 /*
1597  * H2M_MAILBOX_STATUS:
1598  */
1599 #define H2M_MAILBOX_STATUS              0x701c
1600
1601 /*
1602  * H2M_INT_SRC:
1603  */
1604 #define H2M_INT_SRC                     0x7024
1605
1606 /*
1607  * H2M_BBP_AGENT:
1608  */
1609 #define H2M_BBP_AGENT                   0x7028
1610
1611 /*
1612  * MCU_LEDCS: LED control for MCU Mailbox.
1613  */
1614 #define MCU_LEDCS_LED_MODE              FIELD8(0x1f)
1615 #define MCU_LEDCS_POLARITY              FIELD8(0x01)
1616
1617 /*
1618  * HW_CS_CTS_BASE:
1619  * Carrier-sense CTS frame base address.
1620  * It's where mac stores carrier-sense frame for carrier-sense function.
1621  */
1622 #define HW_CS_CTS_BASE                  0x7700
1623
1624 /*
1625  * HW_DFS_CTS_BASE:
1626  * DFS CTS frame base address. It's where mac stores CTS frame for DFS.
1627  */
1628 #define HW_DFS_CTS_BASE                 0x7780
1629
1630 /*
1631  * TXRX control registers - base address 0x3000
1632  */
1633
1634 /*
1635  * TXRX_CSR1:
1636  * rt2860b  UNKNOWN reg use R/O Reg Addr 0x77d0 first..
1637  */
1638 #define TXRX_CSR1                       0x77d0
1639
1640 /*
1641  * HW_DEBUG_SETTING_BASE:
1642  * since NULL frame won't be that long (256 byte)
1643  * We steal 16 tail bytes to save debugging settings
1644  */
1645 #define HW_DEBUG_SETTING_BASE           0x77f0
1646 #define HW_DEBUG_SETTING_BASE2          0x7770
1647
1648 /*
1649  * HW_BEACON_BASE
1650  * In order to support maximum 8 MBSS and its maximum length
1651  * is 512 bytes for each beacon
1652  * Three section discontinue memory segments will be used.
1653  * 1. The original region for BCN 0~3
1654  * 2. Extract memory from FCE table for BCN 4~5
1655  * 3. Extract memory from Pair-wise key table for BCN 6~7
1656  *    It occupied those memory of wcid 238~253 for BCN 6
1657  *    and wcid 222~237 for BCN 7 (see Security key table memory
1658  *    for more info).
1659  *
1660  * IMPORTANT NOTE: Not sure why legacy driver does this,
1661  * but HW_BEACON_BASE7 is 0x0200 bytes below HW_BEACON_BASE6.
1662  */
1663 #define HW_BEACON_BASE0                 0x7800
1664 #define HW_BEACON_BASE1                 0x7a00
1665 #define HW_BEACON_BASE2                 0x7c00
1666 #define HW_BEACON_BASE3                 0x7e00
1667 #define HW_BEACON_BASE4                 0x7200
1668 #define HW_BEACON_BASE5                 0x7400
1669 #define HW_BEACON_BASE6                 0x5dc0
1670 #define HW_BEACON_BASE7                 0x5bc0
1671
1672 #define HW_BEACON_OFFSET(__index) \
1673         (((__index) < 4) ? (HW_BEACON_BASE0 + (__index * 0x0200)) : \
1674           (((__index) < 6) ? (HW_BEACON_BASE4 + ((__index - 4) * 0x0200)) : \
1675           (HW_BEACON_BASE6 - ((__index - 6) * 0x0200))))
1676
1677 /*
1678  * BBP registers.
1679  * The wordsize of the BBP is 8 bits.
1680  */
1681
1682 /*
1683  * BBP 1: TX Antenna & Power
1684  * POWER: 0 - normal, 1 - drop tx power by 6dBm, 2 - drop tx power by 12dBm,
1685  *      3 - increase tx power by 6dBm
1686  */
1687 #define BBP1_TX_POWER                   FIELD8(0x07)
1688 #define BBP1_TX_ANTENNA                 FIELD8(0x18)
1689
1690 /*
1691  * BBP 3: RX Antenna
1692  */
1693 #define BBP3_RX_ANTENNA                 FIELD8(0x18)
1694 #define BBP3_HT40_MINUS                 FIELD8(0x20)
1695
1696 /*
1697  * BBP 4: Bandwidth
1698  */
1699 #define BBP4_TX_BF                      FIELD8(0x01)
1700 #define BBP4_BANDWIDTH                  FIELD8(0x18)
1701
1702 /*
1703  * BBP 138: Unknown
1704  */
1705 #define BBP138_RX_ADC1                  FIELD8(0x02)
1706 #define BBP138_RX_ADC2                  FIELD8(0x04)
1707 #define BBP138_TX_DAC1                  FIELD8(0x20)
1708 #define BBP138_TX_DAC2                  FIELD8(0x40)
1709
1710 /*
1711  * RFCSR registers
1712  * The wordsize of the RFCSR is 8 bits.
1713  */
1714
1715 /*
1716  * RFCSR 1:
1717  */
1718 #define RFCSR1_RF_BLOCK_EN              FIELD8(0x01)
1719 #define RFCSR1_RX0_PD                   FIELD8(0x04)
1720 #define RFCSR1_TX0_PD                   FIELD8(0x08)
1721 #define RFCSR1_RX1_PD                   FIELD8(0x10)
1722 #define RFCSR1_TX1_PD                   FIELD8(0x20)
1723
1724 /*
1725  * RFCSR 6:
1726  */
1727 #define RFCSR6_R1                       FIELD8(0x03)
1728 #define RFCSR6_R2                       FIELD8(0x40)
1729
1730 /*
1731  * RFCSR 7:
1732  */
1733 #define RFCSR7_RF_TUNING                FIELD8(0x01)
1734
1735 /*
1736  * RFCSR 12:
1737  */
1738 #define RFCSR12_TX_POWER                FIELD8(0x1f)
1739
1740 /*
1741  * RFCSR 13:
1742  */
1743 #define RFCSR13_TX_POWER                FIELD8(0x1f)
1744
1745 /*
1746  * RFCSR 15:
1747  */
1748 #define RFCSR15_TX_LO2_EN               FIELD8(0x08)
1749
1750 /*
1751  * RFCSR 17:
1752  */
1753 #define RFCSR17_TXMIXER_GAIN            FIELD8(0x07)
1754 #define RFCSR17_TX_LO1_EN               FIELD8(0x08)
1755 #define RFCSR17_R                       FIELD8(0x20)
1756
1757 /*
1758  * RFCSR 20:
1759  */
1760 #define RFCSR20_RX_LO1_EN               FIELD8(0x08)
1761
1762 /*
1763  * RFCSR 21:
1764  */
1765 #define RFCSR21_RX_LO2_EN               FIELD8(0x08)
1766
1767 /*
1768  * RFCSR 22:
1769  */
1770 #define RFCSR22_BASEBAND_LOOPBACK       FIELD8(0x01)
1771
1772 /*
1773  * RFCSR 23:
1774  */
1775 #define RFCSR23_FREQ_OFFSET             FIELD8(0x7f)
1776
1777 /*
1778  * RFCSR 27:
1779  */
1780 #define RFCSR27_R1                      FIELD8(0x03)
1781 #define RFCSR27_R2                      FIELD8(0x04)
1782 #define RFCSR27_R3                      FIELD8(0x30)
1783 #define RFCSR27_R4                      FIELD8(0x40)
1784
1785 /*
1786  * RFCSR 30:
1787  */
1788 #define RFCSR30_RF_CALIBRATION          FIELD8(0x80)
1789
1790 /*
1791  * RF registers
1792  */
1793
1794 /*
1795  * RF 2
1796  */
1797 #define RF2_ANTENNA_RX2                 FIELD32(0x00000040)
1798 #define RF2_ANTENNA_TX1                 FIELD32(0x00004000)
1799 #define RF2_ANTENNA_RX1                 FIELD32(0x00020000)
1800
1801 /*
1802  * RF 3
1803  */
1804 #define RF3_TXPOWER_G                   FIELD32(0x00003e00)
1805 #define RF3_TXPOWER_A_7DBM_BOOST        FIELD32(0x00000200)
1806 #define RF3_TXPOWER_A                   FIELD32(0x00003c00)
1807
1808 /*
1809  * RF 4
1810  */
1811 #define RF4_TXPOWER_G                   FIELD32(0x000007c0)
1812 #define RF4_TXPOWER_A_7DBM_BOOST        FIELD32(0x00000040)
1813 #define RF4_TXPOWER_A                   FIELD32(0x00000780)
1814 #define RF4_FREQ_OFFSET                 FIELD32(0x001f8000)
1815 #define RF4_HT40                        FIELD32(0x00200000)
1816
1817 /*
1818  * EEPROM content.
1819  * The wordsize of the EEPROM is 16 bits.
1820  */
1821
1822 /*
1823  * EEPROM Version
1824  */
1825 #define EEPROM_VERSION                  0x0001
1826 #define EEPROM_VERSION_FAE              FIELD16(0x00ff)
1827 #define EEPROM_VERSION_VERSION          FIELD16(0xff00)
1828
1829 /*
1830  * HW MAC address.
1831  */
1832 #define EEPROM_MAC_ADDR_0               0x0002
1833 #define EEPROM_MAC_ADDR_BYTE0           FIELD16(0x00ff)
1834 #define EEPROM_MAC_ADDR_BYTE1           FIELD16(0xff00)
1835 #define EEPROM_MAC_ADDR_1               0x0003
1836 #define EEPROM_MAC_ADDR_BYTE2           FIELD16(0x00ff)
1837 #define EEPROM_MAC_ADDR_BYTE3           FIELD16(0xff00)
1838 #define EEPROM_MAC_ADDR_2               0x0004
1839 #define EEPROM_MAC_ADDR_BYTE4           FIELD16(0x00ff)
1840 #define EEPROM_MAC_ADDR_BYTE5           FIELD16(0xff00)
1841
1842 /*
1843  * EEPROM ANTENNA config
1844  * RXPATH: 1: 1R, 2: 2R, 3: 3R
1845  * TXPATH: 1: 1T, 2: 2T
1846  */
1847 #define EEPROM_ANTENNA                  0x001a
1848 #define EEPROM_ANTENNA_RXPATH           FIELD16(0x000f)
1849 #define EEPROM_ANTENNA_TXPATH           FIELD16(0x00f0)
1850 #define EEPROM_ANTENNA_RF_TYPE          FIELD16(0x0f00)
1851
1852 /*
1853  * EEPROM NIC config
1854  * CARDBUS_ACCEL: 0 - enable, 1 - disable
1855  */
1856 #define EEPROM_NIC                      0x001b
1857 #define EEPROM_NIC_HW_RADIO             FIELD16(0x0001)
1858 #define EEPROM_NIC_DYNAMIC_TX_AGC       FIELD16(0x0002)
1859 #define EEPROM_NIC_EXTERNAL_LNA_BG      FIELD16(0x0004)
1860 #define EEPROM_NIC_EXTERNAL_LNA_A       FIELD16(0x0008)
1861 #define EEPROM_NIC_CARDBUS_ACCEL        FIELD16(0x0010)
1862 #define EEPROM_NIC_BW40M_SB_BG          FIELD16(0x0020)
1863 #define EEPROM_NIC_BW40M_SB_A           FIELD16(0x0040)
1864 #define EEPROM_NIC_WPS_PBC              FIELD16(0x0080)
1865 #define EEPROM_NIC_BW40M_BG             FIELD16(0x0100)
1866 #define EEPROM_NIC_BW40M_A              FIELD16(0x0200)
1867 #define EEPROM_NIC_ANT_DIVERSITY        FIELD16(0x0800)
1868 #define EEPROM_NIC_DAC_TEST             FIELD16(0x8000)
1869
1870 /*
1871  * EEPROM frequency
1872  */
1873 #define EEPROM_FREQ                     0x001d
1874 #define EEPROM_FREQ_OFFSET              FIELD16(0x00ff)
1875 #define EEPROM_FREQ_LED_MODE            FIELD16(0x7f00)
1876 #define EEPROM_FREQ_LED_POLARITY        FIELD16(0x1000)
1877
1878 /*
1879  * EEPROM LED
1880  * POLARITY_RDY_G: Polarity RDY_G setting.
1881  * POLARITY_RDY_A: Polarity RDY_A setting.
1882  * POLARITY_ACT: Polarity ACT setting.
1883  * POLARITY_GPIO_0: Polarity GPIO0 setting.
1884  * POLARITY_GPIO_1: Polarity GPIO1 setting.
1885  * POLARITY_GPIO_2: Polarity GPIO2 setting.
1886  * POLARITY_GPIO_3: Polarity GPIO3 setting.
1887  * POLARITY_GPIO_4: Polarity GPIO4 setting.
1888  * LED_MODE: Led mode.
1889  */
1890 #define EEPROM_LED1                     0x001e
1891 #define EEPROM_LED2                     0x001f
1892 #define EEPROM_LED3                     0x0020
1893 #define EEPROM_LED_POLARITY_RDY_BG      FIELD16(0x0001)
1894 #define EEPROM_LED_POLARITY_RDY_A       FIELD16(0x0002)
1895 #define EEPROM_LED_POLARITY_ACT         FIELD16(0x0004)
1896 #define EEPROM_LED_POLARITY_GPIO_0      FIELD16(0x0008)
1897 #define EEPROM_LED_POLARITY_GPIO_1      FIELD16(0x0010)
1898 #define EEPROM_LED_POLARITY_GPIO_2      FIELD16(0x0020)
1899 #define EEPROM_LED_POLARITY_GPIO_3      FIELD16(0x0040)
1900 #define EEPROM_LED_POLARITY_GPIO_4      FIELD16(0x0080)
1901 #define EEPROM_LED_LED_MODE             FIELD16(0x1f00)
1902
1903 /*
1904  * EEPROM LNA
1905  */
1906 #define EEPROM_LNA                      0x0022
1907 #define EEPROM_LNA_BG                   FIELD16(0x00ff)
1908 #define EEPROM_LNA_A0                   FIELD16(0xff00)
1909
1910 /*
1911  * EEPROM RSSI BG offset
1912  */
1913 #define EEPROM_RSSI_BG                  0x0023
1914 #define EEPROM_RSSI_BG_OFFSET0          FIELD16(0x00ff)
1915 #define EEPROM_RSSI_BG_OFFSET1          FIELD16(0xff00)
1916
1917 /*
1918  * EEPROM RSSI BG2 offset
1919  */
1920 #define EEPROM_RSSI_BG2                 0x0024
1921 #define EEPROM_RSSI_BG2_OFFSET2         FIELD16(0x00ff)
1922 #define EEPROM_RSSI_BG2_LNA_A1          FIELD16(0xff00)
1923
1924 /*
1925  * EEPROM TXMIXER GAIN BG offset (note overlaps with EEPROM RSSI BG2).
1926  */
1927 #define EEPROM_TXMIXER_GAIN_BG          0x0024
1928 #define EEPROM_TXMIXER_GAIN_BG_VAL      FIELD16(0x0007)
1929
1930 /*
1931  * EEPROM RSSI A offset
1932  */
1933 #define EEPROM_RSSI_A                   0x0025
1934 #define EEPROM_RSSI_A_OFFSET0           FIELD16(0x00ff)
1935 #define EEPROM_RSSI_A_OFFSET1           FIELD16(0xff00)
1936
1937 /*
1938  * EEPROM RSSI A2 offset
1939  */
1940 #define EEPROM_RSSI_A2                  0x0026
1941 #define EEPROM_RSSI_A2_OFFSET2          FIELD16(0x00ff)
1942 #define EEPROM_RSSI_A2_LNA_A2           FIELD16(0xff00)
1943
1944 /*
1945  * EEPROM Maximum TX power values
1946  */
1947 #define EEPROM_MAX_TX_POWER             0x0027
1948 #define EEPROM_MAX_TX_POWER_24GHZ       FIELD16(0x00ff)
1949 #define EEPROM_MAX_TX_POWER_5GHZ        FIELD16(0xff00)
1950
1951 /*
1952  * EEPROM TXpower delta: 20MHZ AND 40 MHZ use different power.
1953  *      This is delta in 40MHZ.
1954  * VALUE: Tx Power dalta value (MAX=4)
1955  * TYPE: 1: Plus the delta value, 0: minus the delta value
1956  * TXPOWER: Enable:
1957  */
1958 #define EEPROM_TXPOWER_DELTA            0x0028
1959 #define EEPROM_TXPOWER_DELTA_VALUE      FIELD16(0x003f)
1960 #define EEPROM_TXPOWER_DELTA_TYPE       FIELD16(0x0040)
1961 #define EEPROM_TXPOWER_DELTA_TXPOWER    FIELD16(0x0080)
1962
1963 /*
1964  * EEPROM TXPOWER 802.11BG
1965  */
1966 #define EEPROM_TXPOWER_BG1              0x0029
1967 #define EEPROM_TXPOWER_BG2              0x0030
1968 #define EEPROM_TXPOWER_BG_SIZE          7
1969 #define EEPROM_TXPOWER_BG_1             FIELD16(0x00ff)
1970 #define EEPROM_TXPOWER_BG_2             FIELD16(0xff00)
1971
1972 /*
1973  * EEPROM TXPOWER 802.11A
1974  */
1975 #define EEPROM_TXPOWER_A1               0x003c
1976 #define EEPROM_TXPOWER_A2               0x0053
1977 #define EEPROM_TXPOWER_A_SIZE           6
1978 #define EEPROM_TXPOWER_A_1              FIELD16(0x00ff)
1979 #define EEPROM_TXPOWER_A_2              FIELD16(0xff00)
1980
1981 /*
1982  * EEPROM TXPOWER by rate: tx power per tx rate for HT20 mode
1983  */
1984 #define EEPROM_TXPOWER_BYRATE           0x006f
1985 #define EEPROM_TXPOWER_BYRATE_SIZE      9
1986
1987 #define EEPROM_TXPOWER_BYRATE_RATE0     FIELD16(0x000f)
1988 #define EEPROM_TXPOWER_BYRATE_RATE1     FIELD16(0x00f0)
1989 #define EEPROM_TXPOWER_BYRATE_RATE2     FIELD16(0x0f00)
1990 #define EEPROM_TXPOWER_BYRATE_RATE3     FIELD16(0xf000)
1991
1992 /*
1993  * EEPROM BBP.
1994  */
1995 #define EEPROM_BBP_START                0x0078
1996 #define EEPROM_BBP_SIZE                 16
1997 #define EEPROM_BBP_VALUE                FIELD16(0x00ff)
1998 #define EEPROM_BBP_REG_ID               FIELD16(0xff00)
1999
2000 /*
2001  * MCU mailbox commands.
2002  */
2003 #define MCU_SLEEP                       0x30
2004 #define MCU_WAKEUP                      0x31
2005 #define MCU_RADIO_OFF                   0x35
2006 #define MCU_CURRENT                     0x36
2007 #define MCU_LED                         0x50
2008 #define MCU_LED_STRENGTH                0x51
2009 #define MCU_LED_1                       0x52
2010 #define MCU_LED_2                       0x53
2011 #define MCU_LED_3                       0x54
2012 #define MCU_RADAR                       0x60
2013 #define MCU_BOOT_SIGNAL                 0x72
2014 #define MCU_BBP_SIGNAL                  0x80
2015 #define MCU_POWER_SAVE                  0x83
2016
2017 /*
2018  * MCU mailbox tokens
2019  */
2020 #define TOKEN_WAKUP                     3
2021
2022 /*
2023  * DMA descriptor defines.
2024  */
2025 #define TXWI_DESC_SIZE                  (4 * sizeof(__le32))
2026 #define RXWI_DESC_SIZE                  (4 * sizeof(__le32))
2027
2028 /*
2029  * TX WI structure
2030  */
2031
2032 /*
2033  * Word0
2034  * FRAG: 1 To inform TKIP engine this is a fragment.
2035  * MIMO_PS: The remote peer is in dynamic MIMO-PS mode
2036  * TX_OP: 0:HT TXOP rule , 1:PIFS TX ,2:Backoff, 3:sifs
2037  * BW: Channel bandwidth 0:20MHz, 1:40 MHz (for legacy rates this will
2038  *     duplicate the frame to both channels).
2039  * STBC: 1: STBC support MCS =0-7, 2,3 : RESERVED
2040  * AMPDU: 1: this frame is eligible for AMPDU aggregation, the hw will
2041  *        aggregate consecutive frames with the same RA and QoS TID. If
2042  *        a frame A with the same RA and QoS TID but AMPDU=0 is queued
2043  *        directly after a frame B with AMPDU=1, frame A might still
2044  *        get aggregated into the AMPDU started by frame B. So, setting
2045  *        AMPDU to 0 does _not_ necessarily mean the frame is sent as
2046  *        MPDU, it can still end up in an AMPDU if the previous frame
2047  *        was tagged as AMPDU.
2048  */
2049 #define TXWI_W0_FRAG                    FIELD32(0x00000001)
2050 #define TXWI_W0_MIMO_PS                 FIELD32(0x00000002)
2051 #define TXWI_W0_CF_ACK                  FIELD32(0x00000004)
2052 #define TXWI_W0_TS                      FIELD32(0x00000008)
2053 #define TXWI_W0_AMPDU                   FIELD32(0x00000010)
2054 #define TXWI_W0_MPDU_DENSITY            FIELD32(0x000000e0)
2055 #define TXWI_W0_TX_OP                   FIELD32(0x00000300)
2056 #define TXWI_W0_MCS                     FIELD32(0x007f0000)
2057 #define TXWI_W0_BW                      FIELD32(0x00800000)
2058 #define TXWI_W0_SHORT_GI                FIELD32(0x01000000)
2059 #define TXWI_W0_STBC                    FIELD32(0x06000000)
2060 #define TXWI_W0_IFS                     FIELD32(0x08000000)
2061 #define TXWI_W0_PHYMODE                 FIELD32(0xc0000000)
2062
2063 /*
2064  * Word1
2065  * ACK: 0: No Ack needed, 1: Ack needed
2066  * NSEQ: 0: Don't assign hw sequence number, 1: Assign hw sequence number
2067  * BW_WIN_SIZE: BA windows size of the recipient
2068  * WIRELESS_CLI_ID: Client ID for WCID table access
2069  * MPDU_TOTAL_BYTE_COUNT: Length of 802.11 frame
2070  * PACKETID: Will be latched into the TX_STA_FIFO register once the according
2071  *           frame was processed. If multiple frames are aggregated together
2072  *           (AMPDU==1) the reported tx status will always contain the packet
2073  *           id of the first frame. 0: Don't report tx status for this frame.
2074  * PACKETID_QUEUE: Part of PACKETID, This is the queue index (0-3)
2075  * PACKETID_ENTRY: Part of PACKETID, THis is the queue entry index (1-3)
2076  *                 This identification number is calculated by ((idx % 3) + 1).
2077  *                 The (+1) is required to prevent PACKETID to become 0.
2078  */
2079 #define TXWI_W1_ACK                     FIELD32(0x00000001)
2080 #define TXWI_W1_NSEQ                    FIELD32(0x00000002)
2081 #define TXWI_W1_BW_WIN_SIZE             FIELD32(0x000000fc)
2082 #define TXWI_W1_WIRELESS_CLI_ID         FIELD32(0x0000ff00)
2083 #define TXWI_W1_MPDU_TOTAL_BYTE_COUNT   FIELD32(0x0fff0000)
2084 #define TXWI_W1_PACKETID                FIELD32(0xf0000000)
2085 #define TXWI_W1_PACKETID_QUEUE          FIELD32(0x30000000)
2086 #define TXWI_W1_PACKETID_ENTRY          FIELD32(0xc0000000)
2087
2088 /*
2089  * Word2
2090  */
2091 #define TXWI_W2_IV                      FIELD32(0xffffffff)
2092
2093 /*
2094  * Word3
2095  */
2096 #define TXWI_W3_EIV                     FIELD32(0xffffffff)
2097
2098 /*
2099  * RX WI structure
2100  */
2101
2102 /*
2103  * Word0
2104  */
2105 #define RXWI_W0_WIRELESS_CLI_ID         FIELD32(0x000000ff)
2106 #define RXWI_W0_KEY_INDEX               FIELD32(0x00000300)
2107 #define RXWI_W0_BSSID                   FIELD32(0x00001c00)
2108 #define RXWI_W0_UDF                     FIELD32(0x0000e000)
2109 #define RXWI_W0_MPDU_TOTAL_BYTE_COUNT   FIELD32(0x0fff0000)
2110 #define RXWI_W0_TID                     FIELD32(0xf0000000)
2111
2112 /*
2113  * Word1
2114  */
2115 #define RXWI_W1_FRAG                    FIELD32(0x0000000f)
2116 #define RXWI_W1_SEQUENCE                FIELD32(0x0000fff0)
2117 #define RXWI_W1_MCS                     FIELD32(0x007f0000)
2118 #define RXWI_W1_BW                      FIELD32(0x00800000)
2119 #define RXWI_W1_SHORT_GI                FIELD32(0x01000000)
2120 #define RXWI_W1_STBC                    FIELD32(0x06000000)
2121 #define RXWI_W1_PHYMODE                 FIELD32(0xc0000000)
2122
2123 /*
2124  * Word2
2125  */
2126 #define RXWI_W2_RSSI0                   FIELD32(0x000000ff)
2127 #define RXWI_W2_RSSI1                   FIELD32(0x0000ff00)
2128 #define RXWI_W2_RSSI2                   FIELD32(0x00ff0000)
2129
2130 /*
2131  * Word3
2132  */
2133 #define RXWI_W3_SNR0                    FIELD32(0x000000ff)
2134 #define RXWI_W3_SNR1                    FIELD32(0x0000ff00)
2135
2136 /*
2137  * Macros for converting txpower from EEPROM to mac80211 value
2138  * and from mac80211 value to register value.
2139  */
2140 #define MIN_G_TXPOWER   0
2141 #define MIN_A_TXPOWER   -7
2142 #define MAX_G_TXPOWER   31
2143 #define MAX_A_TXPOWER   15
2144 #define DEFAULT_TXPOWER 5
2145
2146 #define TXPOWER_G_FROM_DEV(__txpower) \
2147         ((__txpower) > MAX_G_TXPOWER) ? DEFAULT_TXPOWER : (__txpower)
2148
2149 #define TXPOWER_G_TO_DEV(__txpower) \
2150         clamp_t(char, __txpower, MIN_G_TXPOWER, MAX_G_TXPOWER)
2151
2152 #define TXPOWER_A_FROM_DEV(__txpower) \
2153         ((__txpower) > MAX_A_TXPOWER) ? DEFAULT_TXPOWER : (__txpower)
2154
2155 #define TXPOWER_A_TO_DEV(__txpower) \
2156         clamp_t(char, __txpower, MIN_A_TXPOWER, MAX_A_TXPOWER)
2157
2158 #endif /* RT2800_H */