drivers/net/wireless/brcm80211/brcmsmac/aiutils.c

   1 /*
   2  * Copyright (c) 2010 Broadcom Corporation
   3  *
   4  * Permission to use, copy, modify, and/or distribute this software for any
   5  * purpose with or without fee is hereby granted, provided that the above
   6  * copyright notice and this permission notice appear in all copies.
   7  *
   8  * THE SOFTWARE IS PROVIDED "AS IS" AND THE AUTHOR DISCLAIMS ALL WARRANTIES
   9  * WITH REGARD TO THIS SOFTWARE INCLUDING ALL IMPLIED WARRANTIES OF
  10  * MERCHANTABILITY AND FITNESS. IN NO EVENT SHALL THE AUTHOR BE LIABLE FOR ANY
  11  * SPECIAL, DIRECT, INDIRECT, OR CONSEQUENTIAL DAMAGES OR ANY DAMAGES
  12  * WHATSOEVER RESULTING FROM LOSS OF USE, DATA OR PROFITS, WHETHER IN AN ACTION
  13  * OF CONTRACT, NEGLIGENCE OR OTHER TORTIOUS ACTION, ARISING OUT OF OR IN
  14  * CONNECTION WITH THE USE OR PERFORMANCE OF THIS SOFTWARE.
  15  *
  16  * File contents: support functions for PCI/PCIe
  17  */
  18
  19 #define pr_fmt(fmt) KBUILD_MODNAME ": " fmt
  20
  21 #include <linux/delay.h>
  22 #include <linux/pci.h>
  23
  24 #include <defs.h>
  25 #include <chipcommon.h>
  26 #include <brcmu_utils.h>
  27 #include <brcm_hw_ids.h>
  28 #include <soc.h>
  29 #include "types.h"
  30 #include "pub.h"
  31 #include "pmu.h"
  32 #include "nicpci.h"
  33 #include "aiutils.h"
  34
  35 /* slow_clk_ctl */
  36  /* slow clock source mask */
  37 #define SCC_SS_MASK             0x00000007
  38  /* source of slow clock is LPO */
  39 #define SCC_SS_LPO              0x00000000
  40  /* source of slow clock is crystal */
  41 #define SCC_SS_XTAL             0x00000001
  42  /* source of slow clock is PCI */
  43 #define SCC_SS_PCI              0x00000002
  44  /* LPOFreqSel, 1: 160Khz, 0: 32KHz */
  45 #define SCC_LF                  0x00000200
  46  /* LPOPowerDown, 1: LPO is disabled, 0: LPO is enabled */
  47 #define SCC_LP                  0x00000400
  48  /* ForceSlowClk, 1: sb/cores running on slow clock, 0: power logic control */
  49 #define SCC_FS                  0x00000800
  50  /* IgnorePllOffReq, 1/0:
  51   *  power logic ignores/honors PLL clock disable requests from core
  52   */
  53 #define SCC_IP                  0x00001000
  54  /* XtalControlEn, 1/0:
  55   *  power logic does/doesn't disable crystal when appropriate
  56   */
  57 #define SCC_XC                  0x00002000
  58  /* XtalPU (RO), 1/0: crystal running/disabled */
  59 #define SCC_XP                  0x00004000
  60  /* ClockDivider (SlowClk = 1/(4+divisor)) */
  61 #define SCC_CD_MASK             0xffff0000
  62 #define SCC_CD_SHIFT            16
  63
  64 /* system_clk_ctl */
  65  /* ILPen: Enable Idle Low Power */
  66 #define SYCC_IE                 0x00000001
  67  /* ALPen: Enable Active Low Power */
  68 #define SYCC_AE                 0x00000002
  69  /* ForcePLLOn */
  70 #define SYCC_FP                 0x00000004
  71  /* Force ALP (or HT if ALPen is not set */
  72 #define SYCC_AR                 0x00000008
  73  /* Force HT */
  74 #define SYCC_HR                 0x00000010
  75  /* ClkDiv  (ILP = 1/(4 * (divisor + 1)) */
  76 #define SYCC_CD_MASK            0xffff0000
  77 #define SYCC_CD_SHIFT           16
  78
  79 #define CST4329_SPROM_OTP_SEL_MASK      0x00000003
  80  /* OTP is powered up, use def. CIS, no SPROM */
  81 #define CST4329_DEFCIS_SEL              0
  82  /* OTP is powered up, SPROM is present */
  83 #define CST4329_SPROM_SEL               1
  84  /* OTP is powered up, no SPROM */
  85 #define CST4329_OTP_SEL                 2
  86  /* OTP is powered down, SPROM is present */
  87 #define CST4329_OTP_PWRDN               3
  88
  89 #define CST4329_SPI_SDIO_MODE_MASK      0x00000004
  90 #define CST4329_SPI_SDIO_MODE_SHIFT     2
  91
  92 /* 43224 chip-specific ChipControl register bits */
  93 #define CCTRL43224_GPIO_TOGGLE          0x8000
  94  /* 12 mA drive strength */
  95 #define CCTRL_43224A0_12MA_LED_DRIVE    0x00F000F0
  96  /* 12 mA drive strength for later 43224s */
  97 #define CCTRL_43224B0_12MA_LED_DRIVE    0xF0
  98
  99 /* 43236 Chip specific ChipStatus register bits */
 100 #define CST43236_SFLASH_MASK            0x00000040
 101 #define CST43236_OTP_MASK               0x00000080
 102 #define CST43236_HSIC_MASK              0x00000100      /* USB/HSIC */
 103 #define CST43236_BP_CLK                 0x00000200      /* 120/96Mbps */
 104 #define CST43236_BOOT_MASK              0x00001800
 105 #define CST43236_BOOT_SHIFT             11
 106 #define CST43236_BOOT_FROM_SRAM         0 /* boot from SRAM, ARM in reset */
 107 #define CST43236_BOOT_FROM_ROM          1 /* boot from ROM */
 108 #define CST43236_BOOT_FROM_FLASH        2 /* boot from FLASH */
 109 #define CST43236_BOOT_FROM_INVALID      3
 110
 111 /* 4331 chip-specific ChipControl register bits */
 112  /* 0 disable */
 113 #define CCTRL4331_BT_COEXIST            (1<<0)
 114  /* 0 SECI is disabled (JTAG functional) */
 115 #define CCTRL4331_SECI                  (1<<1)
 116  /* 0 disable */
 117 #define CCTRL4331_EXT_LNA               (1<<2)
 118  /* sprom/gpio13-15 mux */
 119 #define CCTRL4331_SPROM_GPIO13_15       (1<<3)
 120  /* 0 ext pa disable, 1 ext pa enabled */
 121 #define CCTRL4331_EXTPA_EN              (1<<4)
 122  /* set drive out GPIO_CLK on sprom_cs pin */
 123 #define CCTRL4331_GPIOCLK_ON_SPROMCS    (1<<5)
 124  /* use sprom_cs pin as PCIE mdio interface */
 125 #define CCTRL4331_PCIE_MDIO_ON_SPROMCS  (1<<6)
 126  /* aband extpa will be at gpio2/5 and sprom_dout */
 127 #define CCTRL4331_EXTPA_ON_GPIO2_5      (1<<7)
 128  /* override core control on pipe_AuxClkEnable */
 129 #define CCTRL4331_OVR_PIPEAUXCLKEN      (1<<8)
 130  /* override core control on pipe_AuxPowerDown */
 131 #define CCTRL4331_OVR_PIPEAUXPWRDOWN    (1<<9)
 132  /* pcie_auxclkenable */
 133 #define CCTRL4331_PCIE_AUXCLKEN         (1<<10)
 134  /* pcie_pipe_pllpowerdown */
 135 #define CCTRL4331_PCIE_PIPE_PLLDOWN     (1<<11)
 136  /* enable bt_shd0 at gpio4 */
 137 #define CCTRL4331_BT_SHD0_ON_GPIO4      (1<<16)
 138  /* enable bt_shd1 at gpio5 */
 139 #define CCTRL4331_BT_SHD1_ON_GPIO5      (1<<17)
 140
 141 /* 4331 Chip specific ChipStatus register bits */
 142  /* crystal frequency 20/40Mhz */
 143 #define CST4331_XTAL_FREQ               0x00000001
 144 #define CST4331_SPROM_PRESENT           0x00000002
 145 #define CST4331_OTP_PRESENT             0x00000004
 146 #define CST4331_LDO_RF                  0x00000008
 147 #define CST4331_LDO_PAR                 0x00000010
 148
 149 /* 4319 chip-specific ChipStatus register bits */
 150 #define CST4319_SPI_CPULESSUSB          0x00000001
 151 #define CST4319_SPI_CLK_POL             0x00000002
 152 #define CST4319_SPI_CLK_PH              0x00000008
 153  /* gpio [7:6], SDIO CIS selection */
 154 #define CST4319_SPROM_OTP_SEL_MASK      0x000000c0
 155 #define CST4319_SPROM_OTP_SEL_SHIFT     6
 156  /* use default CIS, OTP is powered up */
 157 #define CST4319_DEFCIS_SEL              0x00000000
 158  /* use SPROM, OTP is powered up */
 159 #define CST4319_SPROM_SEL               0x00000040
 160  /* use OTP, OTP is powered up */
 161 #define CST4319_OTP_SEL                 0x00000080
 162  /* use SPROM, OTP is powered down */
 163 #define CST4319_OTP_PWRDN               0x000000c0
 164  /* gpio [8], sdio/usb mode */
 165 #define CST4319_SDIO_USB_MODE           0x00000100
 166 #define CST4319_REMAP_SEL_MASK          0x00000600
 167 #define CST4319_ILPDIV_EN               0x00000800
 168 #define CST4319_XTAL_PD_POL             0x00001000
 169 #define CST4319_LPO_SEL                 0x00002000
 170 #define CST4319_RES_INIT_MODE           0x0000c000
 171  /* PALDO is configured with external PNP */
 172 #define CST4319_PALDO_EXTPNP            0x00010000
 173 #define CST4319_CBUCK_MODE_MASK         0x00060000
 174 #define CST4319_CBUCK_MODE_BURST        0x00020000
 175 #define CST4319_CBUCK_MODE_LPBURST      0x00060000
 176 #define CST4319_RCAL_VALID              0x01000000
 177 #define CST4319_RCAL_VALUE_MASK         0x3e000000
 178 #define CST4319_RCAL_VALUE_SHIFT        25
 179
 180 /* 4336 chip-specific ChipStatus register bits */
 181 #define CST4336_SPI_MODE_MASK           0x00000001
 182 #define CST4336_SPROM_PRESENT           0x00000002
 183 #define CST4336_OTP_PRESENT             0x00000004
 184 #define CST4336_ARMREMAP_0              0x00000008
 185 #define CST4336_ILPDIV_EN_MASK          0x00000010
 186 #define CST4336_ILPDIV_EN_SHIFT         4
 187 #define CST4336_XTAL_PD_POL_MASK        0x00000020
 188 #define CST4336_XTAL_PD_POL_SHIFT       5
 189 #define CST4336_LPO_SEL_MASK            0x00000040
 190 #define CST4336_LPO_SEL_SHIFT           6
 191 #define CST4336_RES_INIT_MODE_MASK      0x00000180
 192 #define CST4336_RES_INIT_MODE_SHIFT     7
 193 #define CST4336_CBUCK_MODE_MASK         0x00000600
 194 #define CST4336_CBUCK_MODE_SHIFT        9
 195
 196 /* 4313 chip-specific ChipStatus register bits */
 197 #define CST4313_SPROM_PRESENT                   1
 198 #define CST4313_OTP_PRESENT                     2
 199 #define CST4313_SPROM_OTP_SEL_MASK              0x00000002
 200 #define CST4313_SPROM_OTP_SEL_SHIFT             0
 201
 202 /* 4313 Chip specific ChipControl register bits */
 203  /* 12 mA drive strengh for later 4313 */
 204 #define CCTRL_4313_12MA_LED_DRIVE    0x00000007
 205
 206 /* Manufacturer Ids */
 207 #define MFGID_ARM               0x43b
 208 #define MFGID_BRCM              0x4bf
 209 #define MFGID_MIPS              0x4a7
 210
 211 /* Enumeration ROM registers */
 212 #define ER_EROMENTRY            0x000
 213 #define ER_REMAPCONTROL         0xe00
 214 #define ER_REMAPSELECT          0xe04
 215 #define ER_MASTERSELECT         0xe10
 216 #define ER_ITCR                 0xf00
 217 #define ER_ITIP                 0xf04
 218
 219 /* Erom entries */
 220 #define ER_TAG                  0xe
 221 #define ER_TAG1                 0x6
 222 #define ER_VALID                1
 223 #define ER_CI                   0
 224 #define ER_MP                   2
 225 #define ER_ADD                  4
 226 #define ER_END                  0xe
 227 #define ER_BAD                  0xffffffff
 228
 229 /* EROM CompIdentA */
 230 #define CIA_MFG_MASK            0xfff00000
 231 #define CIA_MFG_SHIFT           20
 232 #define CIA_CID_MASK            0x000fff00
 233 #define CIA_CID_SHIFT           8
 234 #define CIA_CCL_MASK            0x000000f0
 235 #define CIA_CCL_SHIFT           4
 236
 237 /* EROM CompIdentB */
 238 #define CIB_REV_MASK            0xff000000
 239 #define CIB_REV_SHIFT           24
 240 #define CIB_NSW_MASK            0x00f80000
 241 #define CIB_NSW_SHIFT           19
 242 #define CIB_NMW_MASK            0x0007c000
 243 #define CIB_NMW_SHIFT           14
 244 #define CIB_NSP_MASK            0x00003e00
 245 #define CIB_NSP_SHIFT           9
 246 #define CIB_NMP_MASK            0x000001f0
 247 #define CIB_NMP_SHIFT           4
 248
 249 /* EROM AddrDesc */
 250 #define AD_ADDR_MASK            0xfffff000
 251 #define AD_SP_MASK              0x00000f00
 252 #define AD_SP_SHIFT             8
 253 #define AD_ST_MASK              0x000000c0
 254 #define AD_ST_SHIFT             6
 255 #define AD_ST_SLAVE             0x00000000
 256 #define AD_ST_BRIDGE            0x00000040
 257 #define AD_ST_SWRAP             0x00000080
 258 #define AD_ST_MWRAP             0x000000c0
 259 #define AD_SZ_MASK              0x00000030
 260 #define AD_SZ_SHIFT             4
 261 #define AD_SZ_4K                0x00000000
 262 #define AD_SZ_8K                0x00000010
 263 #define AD_SZ_16K               0x00000020
 264 #define AD_SZ_SZD               0x00000030
 265 #define AD_AG32                 0x00000008
 266 #define AD_ADDR_ALIGN           0x00000fff
 267 #define AD_SZ_BASE              0x00001000      /* 4KB */
 268
 269 /* EROM SizeDesc */
 270 #define SD_SZ_MASK              0xfffff000
 271 #define SD_SG32                 0x00000008
 272 #define SD_SZ_ALIGN             0x00000fff
 273
 274 /* PCI config space bit 4 for 4306c0 slow clock source */
 275 #define PCI_CFG_GPIO_SCS        0x10
 276 /* PCI config space GPIO 14 for Xtal power-up */
 277 #define PCI_CFG_GPIO_XTAL       0x40
 278 /* PCI config space GPIO 15 for PLL power-down */
 279 #define PCI_CFG_GPIO_PLL        0x80
 280
 281 /* power control defines */
 282 #define PLL_DELAY               150     /* us pll on delay */
 283 #define FREF_DELAY              200     /* us fref change delay */
 284 #define XTAL_ON_DELAY           1000    /* us crystal power-on delay */
 285
 286 /* resetctrl */
 287 #define AIRC_RESET              1
 288
 289 #define NOREV           -1      /* Invalid rev */
 290
 291 /* GPIO Based LED powersave defines */
 292 #define DEFAULT_GPIO_ONTIME     10      /* Default: 10% on */
 293 #define DEFAULT_GPIO_OFFTIME    90      /* Default: 10% on */
 294
 295 /* When Srom support present, fields in sromcontrol */
 296 #define SRC_START               0x80000000
 297 #define SRC_BUSY                0x80000000
 298 #define SRC_OPCODE              0x60000000
 299 #define SRC_OP_READ             0x00000000
 300 #define SRC_OP_WRITE            0x20000000
 301 #define SRC_OP_WRDIS            0x40000000
 302 #define SRC_OP_WREN             0x60000000
 303 #define SRC_OTPSEL              0x00000010
 304 #define SRC_LOCK                0x00000008
 305 #define SRC_SIZE_MASK           0x00000006
 306 #define SRC_SIZE_1K             0x00000000
 307 #define SRC_SIZE_4K             0x00000002
 308 #define SRC_SIZE_16K            0x00000004
 309 #define SRC_SIZE_SHIFT          1
 310 #define SRC_PRESENT             0x00000001
 311
 312 /* External PA enable mask */
 313 #define GPIO_CTRL_EPA_EN_MASK 0x40
 314
 315 #define DEFAULT_GPIOTIMERVAL \
 316         ((DEFAULT_GPIO_ONTIME << GPIO_ONTIME_SHIFT) | DEFAULT_GPIO_OFFTIME)
 317
 318 #define BADIDX          (SI_MAXCORES + 1)
 319
 320 #define IS_SIM(chippkg) \
 321         ((chippkg == HDLSIM_PKG_ID) || (chippkg == HWSIM_PKG_ID))
 322
 323 #define PCI(sih)        (ai_get_buscoretype(sih) == PCI_CORE_ID)
 324 #define PCIE(sih)       (ai_get_buscoretype(sih) == PCIE_CORE_ID)
 325
 326 #define PCI_FORCEHT(sih) (PCIE(sih) && (ai_get_chip_id(sih) == BCM4716_CHIP_ID))
 327
 328 #ifdef DEBUG
 329 #define SI_MSG(fmt, ...)        pr_debug(fmt, ##__VA_ARGS__)
 330 #else
 331 #define SI_MSG(fmt, ...)        no_printk(fmt, ##__VA_ARGS__)
 332 #endif                          /* DEBUG */
 333
 334 #define GOODCOREADDR(x, b) \
 335         (((x) >= (b)) && ((x) < ((b) + SI_MAXCORES * SI_CORE_SIZE)) && \
 336                 IS_ALIGNED((x), SI_CORE_SIZE))
 337
 338 struct aidmp {
 339         u32 oobselina30;        /* 0x000 */
 340         u32 oobselina74;        /* 0x004 */
 341         u32 PAD[6];
 342         u32 oobselinb30;        /* 0x020 */
 343         u32 oobselinb74;        /* 0x024 */
 344         u32 PAD[6];
 345         u32 oobselinc30;        /* 0x040 */
 346         u32 oobselinc74;        /* 0x044 */
 347         u32 PAD[6];
 348         u32 oobselind30;        /* 0x060 */
 349         u32 oobselind74;        /* 0x064 */
 350         u32 PAD[38];
 351         u32 oobselouta30;       /* 0x100 */
 352         u32 oobselouta74;       /* 0x104 */
 353         u32 PAD[6];
 354         u32 oobseloutb30;       /* 0x120 */
 355         u32 oobseloutb74;       /* 0x124 */
 356         u32 PAD[6];
 357         u32 oobseloutc30;       /* 0x140 */
 358         u32 oobseloutc74;       /* 0x144 */
 359         u32 PAD[6];
 360         u32 oobseloutd30;       /* 0x160 */
 361         u32 oobseloutd74;       /* 0x164 */
 362         u32 PAD[38];
 363         u32 oobsynca;   /* 0x200 */
 364         u32 oobseloutaen;       /* 0x204 */
 365         u32 PAD[6];
 366         u32 oobsyncb;   /* 0x220 */
 367         u32 oobseloutben;       /* 0x224 */
 368         u32 PAD[6];
 369         u32 oobsyncc;   /* 0x240 */
 370         u32 oobseloutcen;       /* 0x244 */
 371         u32 PAD[6];
 372         u32 oobsyncd;   /* 0x260 */
 373         u32 oobseloutden;       /* 0x264 */
 374         u32 PAD[38];
 375         u32 oobaextwidth;       /* 0x300 */
 376         u32 oobainwidth;        /* 0x304 */
 377         u32 oobaoutwidth;       /* 0x308 */
 378         u32 PAD[5];
 379         u32 oobbextwidth;       /* 0x320 */
 380         u32 oobbinwidth;        /* 0x324 */
 381         u32 oobboutwidth;       /* 0x328 */
 382         u32 PAD[5];
 383         u32 oobcextwidth;       /* 0x340 */
 384         u32 oobcinwidth;        /* 0x344 */
 385         u32 oobcoutwidth;       /* 0x348 */
 386         u32 PAD[5];
 387         u32 oobdextwidth;       /* 0x360 */
 388         u32 oobdinwidth;        /* 0x364 */
 389         u32 oobdoutwidth;       /* 0x368 */
 390         u32 PAD[37];
 391         u32 ioctrlset;  /* 0x400 */
 392         u32 ioctrlclear;        /* 0x404 */
 393         u32 ioctrl;             /* 0x408 */
 394         u32 PAD[61];
 395         u32 iostatus;   /* 0x500 */
 396         u32 PAD[127];
 397         u32 ioctrlwidth;        /* 0x700 */
 398         u32 iostatuswidth;      /* 0x704 */
 399         u32 PAD[62];
 400         u32 resetctrl;  /* 0x800 */
 401         u32 resetstatus;        /* 0x804 */
 402         u32 resetreadid;        /* 0x808 */
 403         u32 resetwriteid;       /* 0x80c */
 404         u32 PAD[60];
 405         u32 errlogctrl; /* 0x900 */
 406         u32 errlogdone; /* 0x904 */
 407         u32 errlogstatus;       /* 0x908 */
 408         u32 errlogaddrlo;       /* 0x90c */
 409         u32 errlogaddrhi;       /* 0x910 */
 410         u32 errlogid;   /* 0x914 */
 411         u32 errloguser; /* 0x918 */
 412         u32 errlogflags;        /* 0x91c */
 413         u32 PAD[56];
 414         u32 intstatus;  /* 0xa00 */
 415         u32 PAD[127];
 416         u32 config;             /* 0xe00 */
 417         u32 PAD[63];
 418         u32 itcr;               /* 0xf00 */
 419         u32 PAD[3];
 420         u32 itipooba;   /* 0xf10 */
 421         u32 itipoobb;   /* 0xf14 */
 422         u32 itipoobc;   /* 0xf18 */
 423         u32 itipoobd;   /* 0xf1c */
 424         u32 PAD[4];
 425         u32 itipoobaout;        /* 0xf30 */
 426         u32 itipoobbout;        /* 0xf34 */
 427         u32 itipoobcout;        /* 0xf38 */
 428         u32 itipoobdout;        /* 0xf3c */
 429         u32 PAD[4];
 430         u32 itopooba;   /* 0xf50 */
 431         u32 itopoobb;   /* 0xf54 */
 432         u32 itopoobc;   /* 0xf58 */
 433         u32 itopoobd;   /* 0xf5c */
 434         u32 PAD[4];
 435         u32 itopoobain; /* 0xf70 */
 436         u32 itopoobbin; /* 0xf74 */
 437         u32 itopoobcin; /* 0xf78 */
 438         u32 itopoobdin; /* 0xf7c */
 439         u32 PAD[4];
 440         u32 itopreset;  /* 0xf90 */
 441         u32 PAD[15];
 442         u32 peripherialid4;     /* 0xfd0 */
 443         u32 peripherialid5;     /* 0xfd4 */
 444         u32 peripherialid6;     /* 0xfd8 */
 445         u32 peripherialid7;     /* 0xfdc */
 446         u32 peripherialid0;     /* 0xfe0 */
 447         u32 peripherialid1;     /* 0xfe4 */
 448         u32 peripherialid2;     /* 0xfe8 */
 449         u32 peripherialid3;     /* 0xfec */
 450         u32 componentid0;       /* 0xff0 */
 451         u32 componentid1;       /* 0xff4 */
 452         u32 componentid2;       /* 0xff8 */
 453         u32 componentid3;       /* 0xffc */
 454 };
 455
 456 /* return true if PCIE capability exists in the pci config space */
 457 static bool ai_ispcie(struct si_info *sii)
 458 {
 459         u8 cap_ptr;
 460
 461         cap_ptr =
 462             pcicore_find_pci_capability(sii->pcibus, PCI_CAP_ID_EXP, NULL,
 463                                         NULL);
 464         if (!cap_ptr)
 465                 return false;
 466
 467         return true;
 468 }
 469
 470 static bool ai_buscore_prep(struct si_info *sii)
 471 {
 472         /* kludge to enable the clock on the 4306 which lacks a slowclock */
 473         if (!ai_ispcie(sii))
 474                 ai_clkctl_xtal(&sii->pub, XTAL | PLL, ON);
 475         return true;
 476 }
 477
 478 static bool
 479 ai_buscore_setup(struct si_info *sii, struct bcma_device *cc)
 480 {
 481         struct bcma_device *pci = NULL;
 482         struct bcma_device *pcie = NULL;
 483         struct bcma_device *core;
 484
 485
 486         /* no cores found, bail out */
 487         if (cc->bus->nr_cores == 0)
 488                 return false;
 489
 490         /* get chipcommon rev */
 491         sii->pub.ccrev = cc->id.rev;
 492
 493         /* get chipcommon chipstatus */
 494         if (ai_get_ccrev(&sii->pub) >= 11)
 495                 sii->chipst = bcma_read32(cc, CHIPCREGOFFS(chipstatus));
 496
 497         /* get chipcommon capabilites */
 498         sii->pub.cccaps = bcma_read32(cc, CHIPCREGOFFS(capabilities));
 499
 500         /* get pmu rev and caps */
 501         if (ai_get_cccaps(&sii->pub) & CC_CAP_PMU) {
 502                 sii->pub.pmucaps = bcma_read32(cc,
 503                                                CHIPCREGOFFS(pmucapabilities));
 504                 sii->pub.pmurev = sii->pub.pmucaps & PCAP_REV_MASK;
 505         }
 506
 507         /* figure out buscore */
 508         list_for_each_entry(core, &cc->bus->cores, list) {
 509                 uint cid, crev;
 510
 511                 cid = core->id.id;
 512                 crev = core->id.rev;
 513
 514                 if (cid == PCI_CORE_ID) {
 515                         pci = core;
 516                 } else if (cid == PCIE_CORE_ID) {
 517                         pcie = core;
 518                 }
 519         }
 520
 521         if (pci && pcie) {
 522                 if (ai_ispcie(sii))
 523                         pci = NULL;
 524                 else
 525                         pcie = NULL;
 526         }
 527         if (pci) {
 528                 sii->buscore = pci;
 529         } else if (pcie) {
 530                 sii->buscore = pcie;
 531         }
 532
 533         /* fixup necessary chip/core configurations */
 534         if (!sii->pch) {
 535                 sii->pch = pcicore_init(&sii->pub, sii->icbus->drv_pci.core);
 536                 if (sii->pch == NULL)
 537                         return false;
 538         }
 539         if (ai_pci_fixcfg(&sii->pub))
 540                 return false;
 541
 542         return true;
 543 }
 544
 545 /*
 546  * get boardtype and boardrev
 547  */
 548 static __used void ai_nvram_process(struct si_info *sii)
 549 {
 550         uint w = 0;
 551
 552         /* do a pci config read to get subsystem id and subvendor id */
 553         pci_read_config_dword(sii->pcibus, PCI_SUBSYSTEM_VENDOR_ID, &w);
 554
 555         sii->pub.boardvendor = w & 0xffff;
 556         sii->pub.boardtype = (w >> 16) & 0xffff;
 557 }
 558
 559 static struct si_info *ai_doattach(struct si_info *sii,
 560                                    struct bcma_bus *pbus)
 561 {
 562         struct si_pub *sih = &sii->pub;
 563         u32 w, savewin;
 564         struct bcma_device *cc;
 565         uint socitype;
 566         struct ssb_sprom *sprom = &pbus->sprom;
 567
 568         savewin = 0;
 569
 570         sii->icbus = pbus;
 571         sii->pcibus = pbus->host_pci;
 572
 573         /* switch to Chipcommon core */
 574         cc = pbus->drv_cc.core;
 575
 576         /* bus/core/clk setup for register access */
 577         if (!ai_buscore_prep(sii))
 578                 return NULL;
 579
 580         /*
 581          * ChipID recognition.
 582          *   We assume we can read chipid at offset 0 from the regs arg.
 583          *   If we add other chiptypes (or if we need to support old sdio
 584          *   hosts w/o chipcommon), some way of recognizing them needs to
 585          *   be added here.
 586          */
 587         w = bcma_read32(cc, CHIPCREGOFFS(chipid));
 588         socitype = (w & CID_TYPE_MASK) >> CID_TYPE_SHIFT;
 589         /* Might as wll fill in chip id rev & pkg */
 590         sih->chip = w & CID_ID_MASK;
 591         sih->chiprev = (w & CID_REV_MASK) >> CID_REV_SHIFT;
 592         sih->chippkg = (w & CID_PKG_MASK) >> CID_PKG_SHIFT;
 593
 594         /* scan for cores */
 595         if (socitype != SOCI_AI)
 596                 return NULL;
 597
 598         SI_MSG("Found chip type AI (0x%08x)\n", w);
 599         if (!ai_buscore_setup(sii, cc))
 600                 goto exit;
 601
 602         ai_nvram_process(sii);
 603
 604         /* === NVRAM, clock is ready === */
 605         bcma_write32(cc, CHIPCREGOFFS(gpiopullup), 0);
 606         bcma_write32(cc, CHIPCREGOFFS(gpiopulldown), 0);
 607
 608         /* PMU specific initializations */
 609         if (ai_get_cccaps(sih) & CC_CAP_PMU) {
 610                 si_pmu_init(sih);
 611                 (void)si_pmu_measure_alpclk(sih);
 612                 si_pmu_res_init(sih);
 613         }
 614
 615         /* setup the GPIO based LED powersave register */
 616         w = (sprom->leddc_on_time << BCMA_CC_GPIOTIMER_ONTIME_SHIFT) |
 617                  (sprom->leddc_off_time << BCMA_CC_GPIOTIMER_OFFTIME_SHIFT);
 618         if (w == 0)
 619                 w = DEFAULT_GPIOTIMERVAL;
 620         ai_cc_reg(sih, offsetof(struct chipcregs, gpiotimerval),
 621                   ~0, w);
 622
 623         if (PCIE(sih))
 624                 pcicore_attach(sii->pch, SI_DOATTACH);
 625
 626         if (ai_get_chip_id(sih) == BCM43224_CHIP_ID) {
 627                 /*
 628                  * enable 12 mA drive strenth for 43224 and
 629                  * set chipControl register bit 15
 630                  */
 631                 if (ai_get_chiprev(sih) == 0) {
 632                         SI_MSG("Applying 43224A0 WARs\n");
 633                         ai_cc_reg(sih, offsetof(struct chipcregs, chipcontrol),
 634                                   CCTRL43224_GPIO_TOGGLE,
 635                                   CCTRL43224_GPIO_TOGGLE);
 636                         si_pmu_chipcontrol(sih, 0, CCTRL_43224A0_12MA_LED_DRIVE,
 637                                            CCTRL_43224A0_12MA_LED_DRIVE);
 638                 }
 639                 if (ai_get_chiprev(sih) >= 1) {
 640                         SI_MSG("Applying 43224B0+ WARs\n");
 641                         si_pmu_chipcontrol(sih, 0, CCTRL_43224B0_12MA_LED_DRIVE,
 642                                            CCTRL_43224B0_12MA_LED_DRIVE);
 643                 }
 644         }
 645
 646         if (ai_get_chip_id(sih) == BCM4313_CHIP_ID) {
 647                 /*
 648                  * enable 12 mA drive strenth for 4313 and
 649                  * set chipControl register bit 1
 650                  */
 651                 SI_MSG("Applying 4313 WARs\n");
 652                 si_pmu_chipcontrol(sih, 0, CCTRL_4313_12MA_LED_DRIVE,
 653                                    CCTRL_4313_12MA_LED_DRIVE);
 654         }
 655
 656         return sii;
 657
 658  exit:
 659         if (sii->pch)
 660                 pcicore_deinit(sii->pch);
 661         sii->pch = NULL;
 662
 663         return NULL;
 664 }
 665
 666 /*
 667  * Allocate a si handle and do the attach.
 668  */
 669 struct si_pub *
 670 ai_attach(struct bcma_bus *pbus)
 671 {
 672         struct si_info *sii;
 673
 674         /* alloc struct si_info */
 675         sii = kzalloc(sizeof(struct si_info), GFP_ATOMIC);
 676         if (sii == NULL)
 677                 return NULL;
 678
 679         if (ai_doattach(sii, pbus) == NULL) {
 680                 kfree(sii);
 681                 return NULL;
 682         }
 683
 684         return (struct si_pub *) sii;
 685 }
 686
 687 /* may be called with core in reset */
 688 void ai_detach(struct si_pub *sih)
 689 {
 690         struct si_info *sii;
 691
 692         struct si_pub *si_local = NULL;
 693         memcpy(&si_local, &sih, sizeof(struct si_pub **));
 694
 695         sii = (struct si_info *)sih;
 696
 697         if (sii == NULL)
 698                 return;
 699
 700         if (sii->pch)
 701                 pcicore_deinit(sii->pch);
 702         sii->pch = NULL;
 703
 704         kfree(sii);
 705 }
 706
 707 /* return index of coreid or BADIDX if not found */
 708 struct bcma_device *ai_findcore(struct si_pub *sih, u16 coreid, u16 coreunit)
 709 {
 710         struct bcma_device *core;
 711         struct si_info *sii;
 712         uint found;
 713
 714         sii = (struct si_info *)sih;
 715
 716         found = 0;
 717
 718         list_for_each_entry(core, &sii->icbus->cores, list)
 719                 if (core->id.id == coreid) {
 720                         if (found == coreunit)
 721                                 return core;
 722                         found++;
 723                 }
 724
 725         return NULL;
 726 }
 727
 728 /*
 729  * read/modify chipcommon core register.
 730  */
 731 uint ai_cc_reg(struct si_pub *sih, uint regoff, u32 mask, u32 val)
 732 {
 733         struct bcma_device *cc;
 734         u32 w;
 735         struct si_info *sii;
 736
 737         sii = (struct si_info *)sih;
 738         cc = sii->icbus->drv_cc.core;
 739
 740         /* mask and set */
 741         if (mask || val) {
 742                 bcma_maskset32(cc, regoff, ~mask, val);
 743         }
 744
 745         /* readback */
 746         w = bcma_read32(cc, regoff);
 747
 748         return w;
 749 }
 750
 751 /* return the slow clock source - LPO, XTAL, or PCI */
 752 static uint ai_slowclk_src(struct si_pub *sih, struct bcma_device *cc)
 753 {
 754         struct si_info *sii;
 755         u32 val;
 756
 757         sii = (struct si_info *)sih;
 758         if (ai_get_ccrev(&sii->pub) < 6) {
 759                 pci_read_config_dword(sii->pcibus, PCI_GPIO_OUT,
 760                                       &val);
 761                 if (val & PCI_CFG_GPIO_SCS)
 762                         return SCC_SS_PCI;
 763                 return SCC_SS_XTAL;
 764         } else if (ai_get_ccrev(&sii->pub) < 10) {
 765                 return bcma_read32(cc, CHIPCREGOFFS(slow_clk_ctl)) &
 766                        SCC_SS_MASK;
 767         } else                  /* Insta-clock */
 768                 return SCC_SS_XTAL;
 769 }
 770
 771 /*
 772 * return the ILP (slowclock) min or max frequency
 773 * precondition: we've established the chip has dynamic clk control
 774 */
 775 static uint ai_slowclk_freq(struct si_pub *sih, bool max_freq,
 776                             struct bcma_device *cc)
 777 {
 778         u32 slowclk;
 779         uint div;
 780
 781         slowclk = ai_slowclk_src(sih, cc);
 782         if (ai_get_ccrev(sih) < 6) {
 783                 if (slowclk == SCC_SS_PCI)
 784                         return max_freq ? (PCIMAXFREQ / 64)
 785                                 : (PCIMINFREQ / 64);
 786                 else
 787                         return max_freq ? (XTALMAXFREQ / 32)
 788                                 : (XTALMINFREQ / 32);
 789         } else if (ai_get_ccrev(sih) < 10) {
 790                 div = 4 *
 791                     (((bcma_read32(cc, CHIPCREGOFFS(slow_clk_ctl)) &
 792                       SCC_CD_MASK) >> SCC_CD_SHIFT) + 1);
 793                 if (slowclk == SCC_SS_LPO)
 794                         return max_freq ? LPOMAXFREQ : LPOMINFREQ;
 795                 else if (slowclk == SCC_SS_XTAL)
 796                         return max_freq ? (XTALMAXFREQ / div)
 797                                 : (XTALMINFREQ / div);
 798                 else if (slowclk == SCC_SS_PCI)
 799                         return max_freq ? (PCIMAXFREQ / div)
 800                                 : (PCIMINFREQ / div);
 801         } else {
 802                 /* Chipc rev 10 is InstaClock */
 803                 div = bcma_read32(cc, CHIPCREGOFFS(system_clk_ctl));
 804                 div = 4 * ((div >> SYCC_CD_SHIFT) + 1);
 805                 return max_freq ? XTALMAXFREQ : (XTALMINFREQ / div);
 806         }
 807         return 0;
 808 }
 809
 810 static void
 811 ai_clkctl_setdelay(struct si_pub *sih, struct bcma_device *cc)
 812 {
 813         uint slowmaxfreq, pll_delay, slowclk;
 814         uint pll_on_delay, fref_sel_delay;
 815
 816         pll_delay = PLL_DELAY;
 817
 818         /*
 819          * If the slow clock is not sourced by the xtal then
 820          * add the xtal_on_delay since the xtal will also be
 821          * powered down by dynamic clk control logic.
 822          */
 823
 824         slowclk = ai_slowclk_src(sih, cc);
 825         if (slowclk != SCC_SS_XTAL)
 826                 pll_delay += XTAL_ON_DELAY;
 827
 828         /* Starting with 4318 it is ILP that is used for the delays */
 829         slowmaxfreq =
 830             ai_slowclk_freq(sih,
 831                             (ai_get_ccrev(sih) >= 10) ? false : true, cc);
 832
 833         pll_on_delay = ((slowmaxfreq * pll_delay) + 999999) / 1000000;
 834         fref_sel_delay = ((slowmaxfreq * FREF_DELAY) + 999999) / 1000000;
 835
 836         bcma_write32(cc, CHIPCREGOFFS(pll_on_delay), pll_on_delay);
 837         bcma_write32(cc, CHIPCREGOFFS(fref_sel_delay), fref_sel_delay);
 838 }
 839
 840 /* initialize power control delay registers */
 841 void ai_clkctl_init(struct si_pub *sih)
 842 {
 843         struct bcma_device *cc;
 844
 845         if (!(ai_get_cccaps(sih) & CC_CAP_PWR_CTL))
 846                 return;
 847
 848         cc = ai_findcore(sih, BCMA_CORE_CHIPCOMMON, 0);
 849         if (cc == NULL)
 850                 return;
 851
 852         /* set all Instaclk chip ILP to 1 MHz */
 853         if (ai_get_ccrev(sih) >= 10)
 854                 bcma_maskset32(cc, CHIPCREGOFFS(system_clk_ctl), SYCC_CD_MASK,
 855                                (ILP_DIV_1MHZ << SYCC_CD_SHIFT));
 856
 857         ai_clkctl_setdelay(sih, cc);
 858 }
 859
 860 /*
 861  * return the value suitable for writing to the
 862  * dot11 core FAST_PWRUP_DELAY register
 863  */
 864 u16 ai_clkctl_fast_pwrup_delay(struct si_pub *sih)
 865 {
 866         struct si_info *sii;
 867         struct bcma_device *cc;
 868         uint slowminfreq;
 869         u16 fpdelay;
 870
 871         sii = (struct si_info *)sih;
 872         if (ai_get_cccaps(sih) & CC_CAP_PMU) {
 873                 fpdelay = si_pmu_fast_pwrup_delay(sih);
 874                 return fpdelay;
 875         }
 876
 877         if (!(ai_get_cccaps(sih) & CC_CAP_PWR_CTL))
 878                 return 0;
 879
 880         fpdelay = 0;
 881         cc = ai_findcore(sih, CC_CORE_ID, 0);
 882         if (cc) {
 883                 slowminfreq = ai_slowclk_freq(sih, false, cc);
 884                 fpdelay = (((bcma_read32(cc, CHIPCREGOFFS(pll_on_delay)) + 2)
 885                             * 1000000) + (slowminfreq - 1)) / slowminfreq;
 886         }
 887         return fpdelay;
 888 }
 889
 890 /* turn primary xtal and/or pll off/on */
 891 int ai_clkctl_xtal(struct si_pub *sih, uint what, bool on)
 892 {
 893         struct si_info *sii;
 894         u32 in, out, outen;
 895
 896         sii = (struct si_info *)sih;
 897
 898         /* pcie core doesn't have any mapping to control the xtal pu */
 899         if (PCIE(sih))
 900                 return -1;
 901
 902         pci_read_config_dword(sii->pcibus, PCI_GPIO_IN, &in);
 903         pci_read_config_dword(sii->pcibus, PCI_GPIO_OUT, &out);
 904         pci_read_config_dword(sii->pcibus, PCI_GPIO_OUTEN, &outen);
 905
 906         /*
 907          * Avoid glitching the clock if GPRS is already using it.
 908          * We can't actually read the state of the PLLPD so we infer it
 909          * by the value of XTAL_PU which *is* readable via gpioin.
 910          */
 911         if (on && (in & PCI_CFG_GPIO_XTAL))
 912                 return 0;
 913
 914         if (what & XTAL)
 915                 outen |= PCI_CFG_GPIO_XTAL;
 916         if (what & PLL)
 917                 outen |= PCI_CFG_GPIO_PLL;
 918
 919         if (on) {
 920                 /* turn primary xtal on */
 921                 if (what & XTAL) {
 922                         out |= PCI_CFG_GPIO_XTAL;
 923                         if (what & PLL)
 924                                 out |= PCI_CFG_GPIO_PLL;
 925                         pci_write_config_dword(sii->pcibus,
 926                                                PCI_GPIO_OUT, out);
 927                         pci_write_config_dword(sii->pcibus,
 928                                                PCI_GPIO_OUTEN, outen);
 929                         udelay(XTAL_ON_DELAY);
 930                 }
 931
 932                 /* turn pll on */
 933                 if (what & PLL) {
 934                         out &= ~PCI_CFG_GPIO_PLL;
 935                         pci_write_config_dword(sii->pcibus,
 936                                                PCI_GPIO_OUT, out);
 937                         mdelay(2);
 938                 }
 939         } else {
 940                 if (what & XTAL)
 941                         out &= ~PCI_CFG_GPIO_XTAL;
 942                 if (what & PLL)
 943                         out |= PCI_CFG_GPIO_PLL;
 944                 pci_write_config_dword(sii->pcibus,
 945                                        PCI_GPIO_OUT, out);
 946                 pci_write_config_dword(sii->pcibus,
 947                                        PCI_GPIO_OUTEN, outen);
 948         }
 949
 950         return 0;
 951 }
 952
 953 /* clk control mechanism through chipcommon, no policy checking */
 954 static bool _ai_clkctl_cc(struct si_info *sii, uint mode)
 955 {
 956         struct bcma_device *cc;
 957         u32 scc;
 958
 959         /* chipcommon cores prior to rev6 don't support dynamic clock control */
 960         if (ai_get_ccrev(&sii->pub) < 6)
 961                 return false;
 962
 963         cc = ai_findcore(&sii->pub, BCMA_CORE_CHIPCOMMON, 0);
 964
 965         if (!(ai_get_cccaps(&sii->pub) & CC_CAP_PWR_CTL) &&
 966             (ai_get_ccrev(&sii->pub) < 20))
 967                 return mode == CLK_FAST;
 968
 969         switch (mode) {
 970         case CLK_FAST:          /* FORCEHT, fast (pll) clock */
 971                 if (ai_get_ccrev(&sii->pub) < 10) {
 972                         /*
 973                          * don't forget to force xtal back
 974                          * on before we clear SCC_DYN_XTAL..
 975                          */
 976                         ai_clkctl_xtal(&sii->pub, XTAL, ON);
 977                         bcma_maskset32(cc, CHIPCREGOFFS(slow_clk_ctl),
 978                                        (SCC_XC | SCC_FS | SCC_IP), SCC_IP);
 979                 } else if (ai_get_ccrev(&sii->pub) < 20) {
 980                         bcma_set32(cc, CHIPCREGOFFS(system_clk_ctl), SYCC_HR);
 981                 } else {
 982                         bcma_set32(cc, CHIPCREGOFFS(clk_ctl_st), CCS_FORCEHT);
 983                 }
 984
 985                 /* wait for the PLL */
 986                 if (ai_get_cccaps(&sii->pub) & CC_CAP_PMU) {
 987                         u32 htavail = CCS_HTAVAIL;
 988                         SPINWAIT(((bcma_read32(cc, CHIPCREGOFFS(clk_ctl_st)) &
 989                                    htavail) == 0), PMU_MAX_TRANSITION_DLY);
 990                 } else {
 991                         udelay(PLL_DELAY);
 992                 }
 993                 break;
 994
 995         case CLK_DYNAMIC:       /* enable dynamic clock control */
 996                 if (ai_get_ccrev(&sii->pub) < 10) {
 997                         scc = bcma_read32(cc, CHIPCREGOFFS(slow_clk_ctl));
 998                         scc &= ~(SCC_FS | SCC_IP | SCC_XC);
 999                         if ((scc & SCC_SS_MASK) != SCC_SS_XTAL)
1000                                 scc |= SCC_XC;
1001                         bcma_write32(cc, CHIPCREGOFFS(slow_clk_ctl), scc);
1002
1003                         /*
1004                          * for dynamic control, we have to
1005                          * release our xtal_pu "force on"
1006                          */
1007                         if (scc & SCC_XC)
1008                                 ai_clkctl_xtal(&sii->pub, XTAL, OFF);
1009                 } else if (ai_get_ccrev(&sii->pub) < 20) {
1010                         /* Instaclock */
1011                         bcma_mask32(cc, CHIPCREGOFFS(system_clk_ctl), ~SYCC_HR);
1012                 } else {
1013                         bcma_mask32(cc, CHIPCREGOFFS(clk_ctl_st), ~CCS_FORCEHT);
1014                 }
1015                 break;
1016
1017         default:
1018                 break;
1019         }
1020
1021         return mode == CLK_FAST;
1022 }
1023
1024 /*
1025  *  clock control policy function throught chipcommon
1026  *
1027  *    set dynamic clk control mode (forceslow, forcefast, dynamic)
1028  *    returns true if we are forcing fast clock
1029  *    this is a wrapper over the next internal function
1030  *      to allow flexible policy settings for outside caller
1031  */
1032 bool ai_clkctl_cc(struct si_pub *sih, uint mode)
1033 {
1034         struct si_info *sii;
1035
1036         sii = (struct si_info *)sih;
1037
1038         /* chipcommon cores prior to rev6 don't support dynamic clock control */
1039         if (ai_get_ccrev(sih) < 6)
1040                 return false;
1041
1042         if (PCI_FORCEHT(sih))
1043                 return mode == CLK_FAST;
1044
1045         return _ai_clkctl_cc(sii, mode);
1046 }
1047
1048 void ai_pci_up(struct si_pub *sih)
1049 {
1050         struct si_info *sii;
1051
1052         sii = (struct si_info *)sih;
1053
1054         if (PCI_FORCEHT(sih))
1055                 _ai_clkctl_cc(sii, CLK_FAST);
1056
1057         if (PCIE(sih))
1058                 pcicore_up(sii->pch, SI_PCIUP);
1059
1060 }
1061
1062 /* Unconfigure and/or apply various WARs when system is going to sleep mode */
1063 void ai_pci_sleep(struct si_pub *sih)
1064 {
1065         struct si_info *sii;
1066
1067         sii = (struct si_info *)sih;
1068
1069         pcicore_sleep(sii->pch);
1070 }
1071
1072 /* Unconfigure and/or apply various WARs when going down */
1073 void ai_pci_down(struct si_pub *sih)
1074 {
1075         struct si_info *sii;
1076
1077         sii = (struct si_info *)sih;
1078
1079         /* release FORCEHT since chip is going to "down" state */
1080         if (PCI_FORCEHT(sih))
1081                 _ai_clkctl_cc(sii, CLK_DYNAMIC);
1082
1083         pcicore_down(sii->pch, SI_PCIDOWN);
1084 }
1085
1086 /*
1087  * Configure the pci core for pci client (NIC) action
1088  * coremask is the bitvec of cores by index to be enabled.
1089  */
1090 void ai_pci_setup(struct si_pub *sih, uint coremask)
1091 {
1092         struct si_info *sii;
1093         u32 w;
1094
1095         sii = (struct si_info *)sih;
1096
1097         /*
1098          * Enable sb->pci interrupts.  Assume
1099          * PCI rev 2.3 support was added in pci core rev 6 and things changed..
1100          */
1101         if (PCIE(sih) || (PCI(sih) && (ai_get_buscorerev(sih) >= 6))) {
1102                 /* pci config write to set this core bit in PCIIntMask */
1103                 pci_read_config_dword(sii->pcibus, PCI_INT_MASK, &w);
1104                 w |= (coremask << PCI_SBIM_SHIFT);
1105                 pci_write_config_dword(sii->pcibus, PCI_INT_MASK, w);
1106         }
1107
1108         if (PCI(sih)) {
1109                 pcicore_pci_setup(sii->pch);
1110         }
1111 }
1112
1113 /*
1114  * Fixup SROMless PCI device's configuration.
1115  * The current core may be changed upon return.
1116  */
1117 int ai_pci_fixcfg(struct si_pub *sih)
1118 {
1119         struct si_info *sii = (struct si_info *)sih;
1120
1121         /* Fixup PI in SROM shadow area to enable the correct PCI core access */
1122         /* check 'pi' is correct and fix it if not */
1123         pcicore_fixcfg(sii->pch);
1124         pcicore_hwup(sii->pch);
1125         return 0;
1126 }
1127
1128 /* mask&set gpiocontrol bits */
1129 u32 ai_gpiocontrol(struct si_pub *sih, u32 mask, u32 val, u8 priority)
1130 {
1131         uint regoff;
1132
1133         regoff = offsetof(struct chipcregs, gpiocontrol);
1134         return ai_cc_reg(sih, regoff, mask, val);
1135 }
1136
1137 void ai_chipcontrl_epa4331(struct si_pub *sih, bool on)
1138 {
1139         struct bcma_device *cc;
1140         u32 val;
1141
1142         cc = ai_findcore(sih, CC_CORE_ID, 0);
1143
1144         if (on) {
1145                 if (ai_get_chippkg(sih) == 9 || ai_get_chippkg(sih) == 0xb)
1146                         /* Ext PA Controls for 4331 12x9 Package */
1147                         bcma_set32(cc, CHIPCREGOFFS(chipcontrol),
1148                                    CCTRL4331_EXTPA_EN |
1149                                    CCTRL4331_EXTPA_ON_GPIO2_5);
1150                 else
1151                         /* Ext PA Controls for 4331 12x12 Package */
1152                         bcma_set32(cc, CHIPCREGOFFS(chipcontrol),
1153                                    CCTRL4331_EXTPA_EN);
1154         } else {
1155                 val &= ~(CCTRL4331_EXTPA_EN | CCTRL4331_EXTPA_ON_GPIO2_5);
1156                 bcma_mask32(cc, CHIPCREGOFFS(chipcontrol),
1157                             ~(CCTRL4331_EXTPA_EN | CCTRL4331_EXTPA_ON_GPIO2_5));
1158         }
1159 }
1160
1161 /* Enable BT-COEX & Ex-PA for 4313 */
1162 void ai_epa_4313war(struct si_pub *sih)
1163 {
1164         struct bcma_device *cc;
1165
1166         cc = ai_findcore(sih, CC_CORE_ID, 0);
1167
1168         /* EPA Fix */
1169         bcma_set32(cc, CHIPCREGOFFS(gpiocontrol), GPIO_CTRL_EPA_EN_MASK);
1170 }
1171
1172 /* check if the device is removed */
1173 bool ai_deviceremoved(struct si_pub *sih)
1174 {
1175         u32 w;
1176         struct si_info *sii;
1177
1178         sii = (struct si_info *)sih;
1179
1180         pci_read_config_dword(sii->pcibus, PCI_VENDOR_ID, &w);
1181         if ((w & 0xFFFF) != PCI_VENDOR_ID_BROADCOM)
1182                 return true;
1183
1184         return false;
1185 }
1186
1187 uint ai_get_buscoretype(struct si_pub *sih)
1188 {
1189         struct si_info *sii = (struct si_info *)sih;
1190         return sii->buscore->id.id;
1191 }
1192
1193 uint ai_get_buscorerev(struct si_pub *sih)
1194 {
1195         struct si_info *sii = (struct si_info *)sih;
1196         return sii->buscore->id.rev;
1197 }