drivers/net/sky2.h

   1 /*
   2  * Definitions for the new Marvell Yukon 2 driver.
   3  */
   4 #ifndef _SKY2_H
   5 #define _SKY2_H
   6
   7 #define ETH_JUMBO_MTU           9000    /* Maximum MTU supported */
   8
   9 /* PCI config registers */
  10 enum {
  11         PCI_DEV_REG1    = 0x40,
  12         PCI_DEV_REG2    = 0x44,
  13         PCI_DEV_STATUS  = 0x7c,
  14         PCI_DEV_REG3    = 0x80,
  15         PCI_DEV_REG4    = 0x84,
  16         PCI_DEV_REG5    = 0x88,
  17         PCI_CFG_REG_0   = 0x90,
  18         PCI_CFG_REG_1   = 0x94,
  19
  20         PSM_CONFIG_REG0  = 0x98,
  21         PSM_CONFIG_REG1  = 0x9C,
  22         PSM_CONFIG_REG2  = 0x160,
  23         PSM_CONFIG_REG3  = 0x164,
  24         PSM_CONFIG_REG4  = 0x168,
  25
  26 };
  27
  28 /* Yukon-2 */
  29 enum pci_dev_reg_1 {
  30         PCI_Y2_PIG_ENA   = 1<<31, /* Enable Plug-in-Go (YUKON-2) */
  31         PCI_Y2_DLL_DIS   = 1<<30, /* Disable PCI DLL (YUKON-2) */
  32         PCI_SW_PWR_ON_RST= 1<<30, /* SW Power on Reset (Yukon-EX) */
  33         PCI_Y2_PHY2_COMA = 1<<29, /* Set PHY 2 to Coma Mode (YUKON-2) */
  34         PCI_Y2_PHY1_COMA = 1<<28, /* Set PHY 1 to Coma Mode (YUKON-2) */
  35         PCI_Y2_PHY2_POWD = 1<<27, /* Set PHY 2 to Power Down (YUKON-2) */
  36         PCI_Y2_PHY1_POWD = 1<<26, /* Set PHY 1 to Power Down (YUKON-2) */
  37         PCI_Y2_PME_LEGACY= 1<<15, /* PCI Express legacy power management mode */
  38
  39         PCI_PHY_LNK_TIM_MSK= 3L<<8,/* Bit  9.. 8:       GPHY Link Trigger Timer */
  40         PCI_ENA_L1_EVENT = 1<<7, /* Enable PEX L1 Event */
  41         PCI_ENA_GPHY_LNK = 1<<6, /* Enable PEX L1 on GPHY Link down */
  42         PCI_FORCE_PEX_L1 = 1<<5, /* Force to PEX L1 */
  43 };
  44
  45 enum pci_dev_reg_2 {
  46         PCI_VPD_WR_THR  = 0xffL<<24,    /* Bit 31..24:  VPD Write Threshold */
  47         PCI_DEV_SEL     = 0x7fL<<17,    /* Bit 23..17:  EEPROM Device Select */
  48         PCI_VPD_ROM_SZ  = 7L<<14,       /* Bit 16..14:  VPD ROM Size    */
  49
  50         PCI_PATCH_DIR   = 0xfL<<8,      /* Bit 11.. 8:  Ext Patches dir 3..0 */
  51         PCI_EXT_PATCHS  = 0xfL<<4,      /* Bit  7.. 4:  Extended Patches 3..0 */
  52         PCI_EN_DUMMY_RD = 1<<3,         /* Enable Dummy Read */
  53         PCI_REV_DESC    = 1<<2,         /* Reverse Desc. Bytes */
  54
  55         PCI_USEDATA64   = 1<<0,         /* Use 64Bit Data bus ext */
  56 };
  57
  58 /*      PCI_OUR_REG_3           32 bit  Our Register 3 (Yukon-ECU only) */
  59 enum pci_dev_reg_3 {
  60         P_CLK_ASF_REGS_DIS      = 1<<18,/* Disable Clock ASF (Yukon-Ext.) */
  61         P_CLK_COR_REGS_D0_DIS   = 1<<17,/* Disable Clock Core Regs D0 */
  62         P_CLK_MACSEC_DIS        = 1<<17,/* Disable Clock MACSec (Yukon-Ext.) */
  63         P_CLK_PCI_REGS_D0_DIS   = 1<<16,/* Disable Clock PCI  Regs D0 */
  64         P_CLK_COR_YTB_ARB_DIS   = 1<<15,/* Disable Clock YTB  Arbiter */
  65         P_CLK_MAC_LNK1_D3_DIS   = 1<<14,/* Disable Clock MAC  Link1 D3 */
  66         P_CLK_COR_LNK1_D0_DIS   = 1<<13,/* Disable Clock Core Link1 D0 */
  67         P_CLK_MAC_LNK1_D0_DIS   = 1<<12,/* Disable Clock MAC  Link1 D0 */
  68         P_CLK_COR_LNK1_D3_DIS   = 1<<11,/* Disable Clock Core Link1 D3 */
  69         P_CLK_PCI_MST_ARB_DIS   = 1<<10,/* Disable Clock PCI  Master Arb. */
  70         P_CLK_COR_REGS_D3_DIS   = 1<<9, /* Disable Clock Core Regs D3 */
  71         P_CLK_PCI_REGS_D3_DIS   = 1<<8, /* Disable Clock PCI  Regs D3 */
  72         P_CLK_REF_LNK1_GM_DIS   = 1<<7, /* Disable Clock Ref. Link1 GMAC */
  73         P_CLK_COR_LNK1_GM_DIS   = 1<<6, /* Disable Clock Core Link1 GMAC */
  74         P_CLK_PCI_COMMON_DIS    = 1<<5, /* Disable Clock PCI  Common */
  75         P_CLK_COR_COMMON_DIS    = 1<<4, /* Disable Clock Core Common */
  76         P_CLK_PCI_LNK1_BMU_DIS  = 1<<3, /* Disable Clock PCI  Link1 BMU */
  77         P_CLK_COR_LNK1_BMU_DIS  = 1<<2, /* Disable Clock Core Link1 BMU */
  78         P_CLK_PCI_LNK1_BIU_DIS  = 1<<1, /* Disable Clock PCI  Link1 BIU */
  79         P_CLK_COR_LNK1_BIU_DIS  = 1<<0, /* Disable Clock Core Link1 BIU */
  80         PCIE_OUR3_WOL_D3_COLD_SET = P_CLK_ASF_REGS_DIS |
  81                                     P_CLK_COR_REGS_D0_DIS |
  82                                     P_CLK_COR_LNK1_D0_DIS |
  83                                     P_CLK_MAC_LNK1_D0_DIS |
  84                                     P_CLK_PCI_MST_ARB_DIS |
  85                                     P_CLK_COR_COMMON_DIS |
  86                                     P_CLK_COR_LNK1_BMU_DIS,
  87 };
  88
  89 /*      PCI_OUR_REG_4           32 bit  Our Register 4 (Yukon-ECU only) */
  90 enum pci_dev_reg_4 {
  91                                 /* (Link Training & Status State Machine) */
  92         P_PEX_LTSSM_STAT_MSK    = 0x7fL<<25,    /* Bit 31..25:  PEX LTSSM Mask */
  93 #define P_PEX_LTSSM_STAT(x)     ((x << 25) & P_PEX_LTSSM_STAT_MSK)
  94         P_PEX_LTSSM_L1_STAT     = 0x34,
  95         P_PEX_LTSSM_DET_STAT    = 0x01,
  96         P_TIMER_VALUE_MSK       = 0xffL<<16,    /* Bit 23..16:  Timer Value Mask */
  97                                         /* (Active State Power Management) */
  98         P_FORCE_ASPM_REQUEST    = 1<<15, /* Force ASPM Request (A1 only) */
  99         P_ASPM_GPHY_LINK_DOWN   = 1<<14, /* GPHY Link Down (A1 only) */
 100         P_ASPM_INT_FIFO_EMPTY   = 1<<13, /* Internal FIFO Empty (A1 only) */
 101         P_ASPM_CLKRUN_REQUEST   = 1<<12, /* CLKRUN Request (A1 only) */
 102
 103         P_ASPM_FORCE_CLKREQ_ENA = 1<<4, /* Force CLKREQ Enable (A1b only) */
 104         P_ASPM_CLKREQ_PAD_CTL   = 1<<3, /* CLKREQ PAD Control (A1 only) */
 105         P_ASPM_A1_MODE_SELECT   = 1<<2, /* A1 Mode Select (A1 only) */
 106         P_CLK_GATE_PEX_UNIT_ENA = 1<<1, /* Enable Gate PEX Unit Clock */
 107         P_CLK_GATE_ROOT_COR_ENA = 1<<0, /* Enable Gate Root Core Clock */
 108         P_ASPM_CONTROL_MSK      = P_FORCE_ASPM_REQUEST | P_ASPM_GPHY_LINK_DOWN
 109                                   | P_ASPM_CLKRUN_REQUEST | P_ASPM_INT_FIFO_EMPTY,
 110 };
 111
 112 /*      PCI_OUR_REG_5           32 bit  Our Register 5 (Yukon-ECU only) */
 113 enum pci_dev_reg_5 {
 114                                         /* Bit 31..27:  for A3 & later */
 115         P_CTL_DIV_CORE_CLK_ENA  = 1<<31, /* Divide Core Clock Enable */
 116         P_CTL_SRESET_VMAIN_AV   = 1<<30, /* Soft Reset for Vmain_av De-Glitch */
 117         P_CTL_BYPASS_VMAIN_AV   = 1<<29, /* Bypass En. for Vmain_av De-Glitch */
 118         P_CTL_TIM_VMAIN_AV_MSK  = 3<<27, /* Bit 28..27: Timer Vmain_av Mask */
 119                                          /* Bit 26..16: Release Clock on Event */
 120         P_REL_PCIE_RST_DE_ASS   = 1<<26, /* PCIe Reset De-Asserted */
 121         P_REL_GPHY_REC_PACKET   = 1<<25, /* GPHY Received Packet */
 122         P_REL_INT_FIFO_N_EMPTY  = 1<<24, /* Internal FIFO Not Empty */
 123         P_REL_MAIN_PWR_AVAIL    = 1<<23, /* Main Power Available */
 124         P_REL_CLKRUN_REQ_REL    = 1<<22, /* CLKRUN Request Release */
 125         P_REL_PCIE_RESET_ASS    = 1<<21, /* PCIe Reset Asserted */
 126         P_REL_PME_ASSERTED      = 1<<20, /* PME Asserted */
 127         P_REL_PCIE_EXIT_L1_ST   = 1<<19, /* PCIe Exit L1 State */
 128         P_REL_LOADER_NOT_FIN    = 1<<18, /* EPROM Loader Not Finished */
 129         P_REL_PCIE_RX_EX_IDLE   = 1<<17, /* PCIe Rx Exit Electrical Idle State */
 130         P_REL_GPHY_LINK_UP      = 1<<16, /* GPHY Link Up */
 131
 132                                         /* Bit 10.. 0: Mask for Gate Clock */
 133         P_GAT_PCIE_RST_ASSERTED = 1<<10,/* PCIe Reset Asserted */
 134         P_GAT_GPHY_N_REC_PACKET = 1<<9, /* GPHY Not Received Packet */
 135         P_GAT_INT_FIFO_EMPTY    = 1<<8, /* Internal FIFO Empty */
 136         P_GAT_MAIN_PWR_N_AVAIL  = 1<<7, /* Main Power Not Available */
 137         P_GAT_CLKRUN_REQ_REL    = 1<<6, /* CLKRUN Not Requested */
 138         P_GAT_PCIE_RESET_ASS    = 1<<5, /* PCIe Reset Asserted */
 139         P_GAT_PME_DE_ASSERTED   = 1<<4, /* PME De-Asserted */
 140         P_GAT_PCIE_ENTER_L1_ST  = 1<<3, /* PCIe Enter L1 State */
 141         P_GAT_LOADER_FINISHED   = 1<<2, /* EPROM Loader Finished */
 142         P_GAT_PCIE_RX_EL_IDLE   = 1<<1, /* PCIe Rx Electrical Idle State */
 143         P_GAT_GPHY_LINK_DOWN    = 1<<0, /* GPHY Link Down */
 144
 145         PCIE_OUR5_EVENT_CLK_D3_SET = P_REL_GPHY_REC_PACKET |
 146                                      P_REL_INT_FIFO_N_EMPTY |
 147                                      P_REL_PCIE_EXIT_L1_ST |
 148                                      P_REL_PCIE_RX_EX_IDLE |
 149                                      P_GAT_GPHY_N_REC_PACKET |
 150                                      P_GAT_INT_FIFO_EMPTY |
 151                                      P_GAT_PCIE_ENTER_L1_ST |
 152                                      P_GAT_PCIE_RX_EL_IDLE,
 153 };
 154
 155 /*      PCI_CFG_REG_1                   32 bit  Config Register 1 (Yukon-Ext only) */
 156 enum pci_cfg_reg1 {
 157         P_CF1_DIS_REL_EVT_RST   = 1<<24, /* Dis. Rel. Event during PCIE reset */
 158                                                                                 /* Bit 23..21: Release Clock on Event */
 159         P_CF1_REL_LDR_NOT_FIN   = 1<<23, /* EEPROM Loader Not Finished */
 160         P_CF1_REL_VMAIN_AVLBL   = 1<<22, /* Vmain available */
 161         P_CF1_REL_PCIE_RESET    = 1<<21, /* PCI-E reset */
 162                                                                                 /* Bit 20..18: Gate Clock on Event */
 163         P_CF1_GAT_LDR_NOT_FIN   = 1<<20, /* EEPROM Loader Finished */
 164         P_CF1_GAT_PCIE_RX_IDLE  = 1<<19, /* PCI-E Rx Electrical idle */
 165         P_CF1_GAT_PCIE_RESET    = 1<<18, /* PCI-E Reset */
 166         P_CF1_PRST_PHY_CLKREQ   = 1<<17, /* Enable PCI-E rst & PM2PHY gen. CLKREQ */
 167         P_CF1_PCIE_RST_CLKREQ   = 1<<16, /* Enable PCI-E rst generate CLKREQ */
 168
 169         P_CF1_ENA_CFG_LDR_DONE  = 1<<8, /* Enable core level Config loader done */
 170
 171         P_CF1_ENA_TXBMU_RD_IDLE = 1<<1, /* Enable TX BMU Read  IDLE for ASPM */
 172         P_CF1_ENA_TXBMU_WR_IDLE = 1<<0, /* Enable TX BMU Write IDLE for ASPM */
 173
 174         PCIE_CFG1_EVENT_CLK_D3_SET = P_CF1_DIS_REL_EVT_RST |
 175                                         P_CF1_REL_LDR_NOT_FIN |
 176                                         P_CF1_REL_VMAIN_AVLBL |
 177                                         P_CF1_REL_PCIE_RESET |
 178                                         P_CF1_GAT_LDR_NOT_FIN |
 179                                         P_CF1_GAT_PCIE_RESET |
 180                                         P_CF1_PRST_PHY_CLKREQ |
 181                                         P_CF1_ENA_CFG_LDR_DONE |
 182                                         P_CF1_ENA_TXBMU_RD_IDLE |
 183                                         P_CF1_ENA_TXBMU_WR_IDLE,
 184 };
 185
 186 /* Yukon-Optima */
 187 enum {
 188         PSM_CONFIG_REG1_AC_PRESENT_STATUS = 1<<31,   /* AC Present Status */
 189
 190         PSM_CONFIG_REG1_PTP_CLK_SEL       = 1<<29,   /* PTP Clock Select */
 191         PSM_CONFIG_REG1_PTP_MODE          = 1<<28,   /* PTP Mode */
 192
 193         PSM_CONFIG_REG1_MUX_PHY_LINK      = 1<<27,   /* PHY Energy Detect Event */
 194
 195         PSM_CONFIG_REG1_EN_PIN63_AC_PRESENT = 1<<26,  /* Enable LED_DUPLEX for ac_present */
 196         PSM_CONFIG_REG1_EN_PCIE_TIMER     = 1<<25,    /* Enable PCIe Timer */
 197         PSM_CONFIG_REG1_EN_SPU_TIMER      = 1<<24,    /* Enable SPU Timer */
 198         PSM_CONFIG_REG1_POLARITY_AC_PRESENT = 1<<23,  /* AC Present Polarity */
 199
 200         PSM_CONFIG_REG1_EN_AC_PRESENT     = 1<<21,    /* Enable AC Present */
 201
 202         PSM_CONFIG_REG1_EN_GPHY_INT_PSM = 1<<20,      /* Enable GPHY INT for PSM */
 203         PSM_CONFIG_REG1_DIS_PSM_TIMER   = 1<<19,      /* Disable PSM Timer */
 204 };
 205
 206 /* Yukon-Supreme */
 207 enum {
 208         PSM_CONFIG_REG1_GPHY_ENERGY_STS = 1<<31, /* GPHY Energy Detect Status */
 209
 210         PSM_CONFIG_REG1_UART_MODE_MSK   = 3<<29, /* UART_Mode */
 211         PSM_CONFIG_REG1_CLK_RUN_ASF     = 1<<28, /* Enable Clock Free Running for ASF Subsystem */
 212         PSM_CONFIG_REG1_UART_CLK_DISABLE= 1<<27, /* Disable UART clock */
 213         PSM_CONFIG_REG1_VAUX_ONE        = 1<<26, /* Tie internal Vaux to 1'b1 */
 214         PSM_CONFIG_REG1_UART_FC_RI_VAL  = 1<<25, /* Default value for UART_RI_n */
 215         PSM_CONFIG_REG1_UART_FC_DCD_VAL = 1<<24, /* Default value for UART_DCD_n */
 216         PSM_CONFIG_REG1_UART_FC_DSR_VAL = 1<<23, /* Default value for UART_DSR_n */
 217         PSM_CONFIG_REG1_UART_FC_CTS_VAL = 1<<22, /* Default value for UART_CTS_n */
 218         PSM_CONFIG_REG1_LATCH_VAUX      = 1<<21, /* Enable Latch current Vaux_avlbl */
 219         PSM_CONFIG_REG1_FORCE_TESTMODE_INPUT= 1<<20, /* Force Testmode pin as input PAD */
 220         PSM_CONFIG_REG1_UART_RST        = 1<<19, /* UART_RST */
 221         PSM_CONFIG_REG1_PSM_PCIE_L1_POL = 1<<18, /* PCIE L1 Event Polarity for PSM */
 222         PSM_CONFIG_REG1_TIMER_STAT      = 1<<17, /* PSM Timer Status */
 223         PSM_CONFIG_REG1_GPHY_INT        = 1<<16, /* GPHY INT Status */
 224         PSM_CONFIG_REG1_FORCE_TESTMODE_ZERO= 1<<15, /* Force internal Testmode as 1'b0 */
 225         PSM_CONFIG_REG1_EN_INT_ASPM_CLKREQ = 1<<14, /* ENABLE INT for CLKRUN on ASPM and CLKREQ */
 226         PSM_CONFIG_REG1_EN_SND_TASK_ASPM_CLKREQ = 1<<13, /* ENABLE Snd_task for CLKRUN on ASPM and CLKREQ */
 227         PSM_CONFIG_REG1_DIS_CLK_GATE_SND_TASK   = 1<<12, /* Disable CLK_GATE control snd_task */
 228         PSM_CONFIG_REG1_DIS_FF_CHIAN_SND_INTA   = 1<<11, /* Disable flip-flop chain for sndmsg_inta */
 229
 230         PSM_CONFIG_REG1_DIS_LOADER      = 1<<9, /* Disable Loader SM after PSM Goes back to IDLE */
 231         PSM_CONFIG_REG1_DO_PWDN         = 1<<8, /* Do Power Down, Start PSM Scheme */
 232         PSM_CONFIG_REG1_DIS_PIG         = 1<<7, /* Disable Plug-in-Go SM after PSM Goes back to IDLE */
 233         PSM_CONFIG_REG1_DIS_PERST       = 1<<6, /* Disable Internal PCIe Reset after PSM Goes back to IDLE */
 234         PSM_CONFIG_REG1_EN_REG18_PD     = 1<<5, /* Enable REG18 Power Down for PSM */
 235         PSM_CONFIG_REG1_EN_PSM_LOAD     = 1<<4, /* Disable EEPROM Loader after PSM Goes back to IDLE */
 236         PSM_CONFIG_REG1_EN_PSM_HOT_RST  = 1<<3, /* Enable PCIe Hot Reset for PSM */
 237         PSM_CONFIG_REG1_EN_PSM_PERST    = 1<<2, /* Enable PCIe Reset Event for PSM */
 238         PSM_CONFIG_REG1_EN_PSM_PCIE_L1  = 1<<1, /* Enable PCIe L1 Event for PSM */
 239         PSM_CONFIG_REG1_EN_PSM          = 1<<0, /* Enable PSM Scheme */
 240 };
 241
 242 /*      PSM_CONFIG_REG4                         0x0168  PSM Config Register 4 */
 243 enum {
 244                                                 /* PHY Link Detect Timer */
 245         PSM_CONFIG_REG4_TIMER_PHY_LINK_DETECT_MSK = 0xf<<4,
 246         PSM_CONFIG_REG4_TIMER_PHY_LINK_DETECT_BASE = 4,
 247
 248         PSM_CONFIG_REG4_DEBUG_TIMER         = 1<<1, /* Debug Timer */
 249         PSM_CONFIG_REG4_RST_PHY_LINK_DETECT = 1<<0, /* Reset GPHY Link Detect */
 250 };
 251
 252
 253 #define PCI_STATUS_ERROR_BITS (PCI_STATUS_DETECTED_PARITY | \
 254                                PCI_STATUS_SIG_SYSTEM_ERROR | \
 255                                PCI_STATUS_REC_MASTER_ABORT | \
 256                                PCI_STATUS_REC_TARGET_ABORT | \
 257                                PCI_STATUS_PARITY)
 258
 259 enum csr_regs {
 260         B0_RAP          = 0x0000,
 261         B0_CTST         = 0x0004,
 262
 263         B0_POWER_CTRL   = 0x0007,
 264         B0_ISRC         = 0x0008,
 265         B0_IMSK         = 0x000c,
 266         B0_HWE_ISRC     = 0x0010,
 267         B0_HWE_IMSK     = 0x0014,
 268
 269         /* Special ISR registers (Yukon-2 only) */
 270         B0_Y2_SP_ISRC2  = 0x001c,
 271         B0_Y2_SP_ISRC3  = 0x0020,
 272         B0_Y2_SP_EISR   = 0x0024,
 273         B0_Y2_SP_LISR   = 0x0028,
 274         B0_Y2_SP_ICR    = 0x002c,
 275
 276         B2_MAC_1        = 0x0100,
 277         B2_MAC_2        = 0x0108,
 278         B2_MAC_3        = 0x0110,
 279         B2_CONN_TYP     = 0x0118,
 280         B2_PMD_TYP      = 0x0119,
 281         B2_MAC_CFG      = 0x011a,
 282         B2_CHIP_ID      = 0x011b,
 283         B2_E_0          = 0x011c,
 284
 285         B2_Y2_CLK_GATE  = 0x011d,
 286         B2_Y2_HW_RES    = 0x011e,
 287         B2_E_3          = 0x011f,
 288         B2_Y2_CLK_CTRL  = 0x0120,
 289
 290         B2_TI_INI       = 0x0130,
 291         B2_TI_VAL       = 0x0134,
 292         B2_TI_CTRL      = 0x0138,
 293         B2_TI_TEST      = 0x0139,
 294
 295         B2_TST_CTRL1    = 0x0158,
 296         B2_TST_CTRL2    = 0x0159,
 297         B2_GP_IO        = 0x015c,
 298
 299         B2_I2C_CTRL     = 0x0160,
 300         B2_I2C_DATA     = 0x0164,
 301         B2_I2C_IRQ      = 0x0168,
 302         B2_I2C_SW       = 0x016c,
 303
 304         Y2_PEX_PHY_DATA = 0x0170,
 305         Y2_PEX_PHY_ADDR = 0x0172,
 306
 307         B3_RAM_ADDR     = 0x0180,
 308         B3_RAM_DATA_LO  = 0x0184,
 309         B3_RAM_DATA_HI  = 0x0188,
 310
 311 /* RAM Interface Registers */
 312 /* Yukon-2: use RAM_BUFFER() to access the RAM buffer */
 313 /*
 314  * The HW-Spec. calls this registers Timeout Value 0..11. But this names are
 315  * not usable in SW. Please notice these are NOT real timeouts, these are
 316  * the number of qWords transferred continuously.
 317  */
 318 #define RAM_BUFFER(port, reg)   (reg | (port <<6))
 319
 320         B3_RI_WTO_R1    = 0x0190,
 321         B3_RI_WTO_XA1   = 0x0191,
 322         B3_RI_WTO_XS1   = 0x0192,
 323         B3_RI_RTO_R1    = 0x0193,
 324         B3_RI_RTO_XA1   = 0x0194,
 325         B3_RI_RTO_XS1   = 0x0195,
 326         B3_RI_WTO_R2    = 0x0196,
 327         B3_RI_WTO_XA2   = 0x0197,
 328         B3_RI_WTO_XS2   = 0x0198,
 329         B3_RI_RTO_R2    = 0x0199,
 330         B3_RI_RTO_XA2   = 0x019a,
 331         B3_RI_RTO_XS2   = 0x019b,
 332         B3_RI_TO_VAL    = 0x019c,
 333         B3_RI_CTRL      = 0x01a0,
 334         B3_RI_TEST      = 0x01a2,
 335         B3_MA_TOINI_RX1 = 0x01b0,
 336         B3_MA_TOINI_RX2 = 0x01b1,
 337         B3_MA_TOINI_TX1 = 0x01b2,
 338         B3_MA_TOINI_TX2 = 0x01b3,
 339         B3_MA_TOVAL_RX1 = 0x01b4,
 340         B3_MA_TOVAL_RX2 = 0x01b5,
 341         B3_MA_TOVAL_TX1 = 0x01b6,
 342         B3_MA_TOVAL_TX2 = 0x01b7,
 343         B3_MA_TO_CTRL   = 0x01b8,
 344         B3_MA_TO_TEST   = 0x01ba,
 345         B3_MA_RCINI_RX1 = 0x01c0,
 346         B3_MA_RCINI_RX2 = 0x01c1,
 347         B3_MA_RCINI_TX1 = 0x01c2,
 348         B3_MA_RCINI_TX2 = 0x01c3,
 349         B3_MA_RCVAL_RX1 = 0x01c4,
 350         B3_MA_RCVAL_RX2 = 0x01c5,
 351         B3_MA_RCVAL_TX1 = 0x01c6,
 352         B3_MA_RCVAL_TX2 = 0x01c7,
 353         B3_MA_RC_CTRL   = 0x01c8,
 354         B3_MA_RC_TEST   = 0x01ca,
 355         B3_PA_TOINI_RX1 = 0x01d0,
 356         B3_PA_TOINI_RX2 = 0x01d4,
 357         B3_PA_TOINI_TX1 = 0x01d8,
 358         B3_PA_TOINI_TX2 = 0x01dc,
 359         B3_PA_TOVAL_RX1 = 0x01e0,
 360         B3_PA_TOVAL_RX2 = 0x01e4,
 361         B3_PA_TOVAL_TX1 = 0x01e8,
 362         B3_PA_TOVAL_TX2 = 0x01ec,
 363         B3_PA_CTRL      = 0x01f0,
 364         B3_PA_TEST      = 0x01f2,
 365
 366         Y2_CFG_SPC      = 0x1c00,       /* PCI config space region */
 367         Y2_CFG_AER      = 0x1d00,       /* PCI Advanced Error Report region */
 368 };
 369
 370 /*      B0_CTST                 24 bit  Control/Status register */
 371 enum {
 372         Y2_VMAIN_AVAIL  = 1<<17,/* VMAIN available (YUKON-2 only) */
 373         Y2_VAUX_AVAIL   = 1<<16,/* VAUX available (YUKON-2 only) */
 374         Y2_HW_WOL_ON    = 1<<15,/* HW WOL On  (Yukon-EC Ultra A1 only) */
 375         Y2_HW_WOL_OFF   = 1<<14,/* HW WOL On  (Yukon-EC Ultra A1 only) */
 376         Y2_ASF_ENABLE   = 1<<13,/* ASF Unit Enable (YUKON-2 only) */
 377         Y2_ASF_DISABLE  = 1<<12,/* ASF Unit Disable (YUKON-2 only) */
 378         Y2_CLK_RUN_ENA  = 1<<11,/* CLK_RUN Enable  (YUKON-2 only) */
 379         Y2_CLK_RUN_DIS  = 1<<10,/* CLK_RUN Disable (YUKON-2 only) */
 380         Y2_LED_STAT_ON  = 1<<9, /* Status LED On  (YUKON-2 only) */
 381         Y2_LED_STAT_OFF = 1<<8, /* Status LED Off (YUKON-2 only) */
 382
 383         CS_ST_SW_IRQ    = 1<<7, /* Set IRQ SW Request */
 384         CS_CL_SW_IRQ    = 1<<6, /* Clear IRQ SW Request */
 385         CS_STOP_DONE    = 1<<5, /* Stop Master is finished */
 386         CS_STOP_MAST    = 1<<4, /* Command Bit to stop the master */
 387         CS_MRST_CLR     = 1<<3, /* Clear Master reset   */
 388         CS_MRST_SET     = 1<<2, /* Set Master reset     */
 389         CS_RST_CLR      = 1<<1, /* Clear Software reset */
 390         CS_RST_SET      = 1,    /* Set   Software reset */
 391 };
 392
 393 /*      B0_POWER_CTRL    8 Bit  Power Control reg (YUKON only) */
 394 enum {
 395         PC_VAUX_ENA     = 1<<7, /* Switch VAUX Enable  */
 396         PC_VAUX_DIS     = 1<<6, /* Switch VAUX Disable */
 397         PC_VCC_ENA      = 1<<5, /* Switch VCC Enable  */
 398         PC_VCC_DIS      = 1<<4, /* Switch VCC Disable */
 399         PC_VAUX_ON      = 1<<3, /* Switch VAUX On  */
 400         PC_VAUX_OFF     = 1<<2, /* Switch VAUX Off */
 401         PC_VCC_ON       = 1<<1, /* Switch VCC On  */
 402         PC_VCC_OFF      = 1<<0, /* Switch VCC Off */
 403 };
 404
 405 /*      B2_IRQM_MSK     32 bit  IRQ Moderation Mask */
 406
 407 /*      B0_Y2_SP_ISRC2  32 bit  Special Interrupt Source Reg 2 */
 408 /*      B0_Y2_SP_ISRC3  32 bit  Special Interrupt Source Reg 3 */
 409 /*      B0_Y2_SP_EISR   32 bit  Enter ISR Reg */
 410 /*      B0_Y2_SP_LISR   32 bit  Leave ISR Reg */
 411 enum {
 412         Y2_IS_HW_ERR    = 1<<31,        /* Interrupt HW Error */
 413         Y2_IS_STAT_BMU  = 1<<30,        /* Status BMU Interrupt */
 414         Y2_IS_ASF       = 1<<29,        /* ASF subsystem Interrupt */
 415
 416         Y2_IS_POLL_CHK  = 1<<27,        /* Check IRQ from polling unit */
 417         Y2_IS_TWSI_RDY  = 1<<26,        /* IRQ on end of TWSI Tx */
 418         Y2_IS_IRQ_SW    = 1<<25,        /* SW forced IRQ        */
 419         Y2_IS_TIMINT    = 1<<24,        /* IRQ from Timer       */
 420
 421         Y2_IS_IRQ_PHY2  = 1<<12,        /* Interrupt from PHY 2 */
 422         Y2_IS_IRQ_MAC2  = 1<<11,        /* Interrupt from MAC 2 */
 423         Y2_IS_CHK_RX2   = 1<<10,        /* Descriptor error Rx 2 */
 424         Y2_IS_CHK_TXS2  = 1<<9,         /* Descriptor error TXS 2 */
 425         Y2_IS_CHK_TXA2  = 1<<8,         /* Descriptor error TXA 2 */
 426
 427         Y2_IS_PSM_ACK   = 1<<7,         /* PSM Acknowledge (Yukon-Optima only) */
 428         Y2_IS_PTP_TIST  = 1<<6,         /* PTP Time Stamp (Yukon-Optima only) */
 429         Y2_IS_PHY_QLNK  = 1<<5,         /* PHY Quick Link (Yukon-Optima only) */
 430
 431         Y2_IS_IRQ_PHY1  = 1<<4,         /* Interrupt from PHY 1 */
 432         Y2_IS_IRQ_MAC1  = 1<<3,         /* Interrupt from MAC 1 */
 433         Y2_IS_CHK_RX1   = 1<<2,         /* Descriptor error Rx 1 */
 434         Y2_IS_CHK_TXS1  = 1<<1,         /* Descriptor error TXS 1 */
 435         Y2_IS_CHK_TXA1  = 1<<0,         /* Descriptor error TXA 1 */
 436
 437         Y2_IS_BASE      = Y2_IS_HW_ERR | Y2_IS_STAT_BMU,
 438         Y2_IS_PORT_1    = Y2_IS_IRQ_PHY1 | Y2_IS_IRQ_MAC1
 439                           | Y2_IS_CHK_TXA1 | Y2_IS_CHK_RX1,
 440         Y2_IS_PORT_2    = Y2_IS_IRQ_PHY2 | Y2_IS_IRQ_MAC2
 441                           | Y2_IS_CHK_TXA2 | Y2_IS_CHK_RX2,
 442         Y2_IS_ERROR     = Y2_IS_HW_ERR |
 443                           Y2_IS_IRQ_MAC1 | Y2_IS_CHK_TXA1 | Y2_IS_CHK_RX1 |
 444                           Y2_IS_IRQ_MAC2 | Y2_IS_CHK_TXA2 | Y2_IS_CHK_RX2,
 445 };
 446
 447 /*      B2_IRQM_HWE_MSK 32 bit  IRQ Moderation HW Error Mask */
 448 enum {
 449         IS_ERR_MSK      = 0x00003fff,/*                 All Error bits */
 450
 451         IS_IRQ_TIST_OV  = 1<<13, /* Time Stamp Timer Overflow (YUKON only) */
 452         IS_IRQ_SENSOR   = 1<<12, /* IRQ from Sensor (YUKON only) */
 453         IS_IRQ_MST_ERR  = 1<<11, /* IRQ master error detected */
 454         IS_IRQ_STAT     = 1<<10, /* IRQ status exception */
 455         IS_NO_STAT_M1   = 1<<9, /* No Rx Status from MAC 1 */
 456         IS_NO_STAT_M2   = 1<<8, /* No Rx Status from MAC 2 */
 457         IS_NO_TIST_M1   = 1<<7, /* No Time Stamp from MAC 1 */
 458         IS_NO_TIST_M2   = 1<<6, /* No Time Stamp from MAC 2 */
 459         IS_RAM_RD_PAR   = 1<<5, /* RAM Read  Parity Error */
 460         IS_RAM_WR_PAR   = 1<<4, /* RAM Write Parity Error */
 461         IS_M1_PAR_ERR   = 1<<3, /* MAC 1 Parity Error */
 462         IS_M2_PAR_ERR   = 1<<2, /* MAC 2 Parity Error */
 463         IS_R1_PAR_ERR   = 1<<1, /* Queue R1 Parity Error */
 464         IS_R2_PAR_ERR   = 1<<0, /* Queue R2 Parity Error */
 465 };
 466
 467 /* Hardware error interrupt mask for Yukon 2 */
 468 enum {
 469         Y2_IS_TIST_OV   = 1<<29,/* Time Stamp Timer overflow interrupt */
 470         Y2_IS_SENSOR    = 1<<28, /* Sensor interrupt */
 471         Y2_IS_MST_ERR   = 1<<27, /* Master error interrupt */
 472         Y2_IS_IRQ_STAT  = 1<<26, /* Status exception interrupt */
 473         Y2_IS_PCI_EXP   = 1<<25, /* PCI-Express interrupt */
 474         Y2_IS_PCI_NEXP  = 1<<24, /* PCI-Express error similar to PCI error */
 475                                                 /* Link 2 */
 476         Y2_IS_PAR_RD2   = 1<<13, /* Read RAM parity error interrupt */
 477         Y2_IS_PAR_WR2   = 1<<12, /* Write RAM parity error interrupt */
 478         Y2_IS_PAR_MAC2  = 1<<11, /* MAC hardware fault interrupt */
 479         Y2_IS_PAR_RX2   = 1<<10, /* Parity Error Rx Queue 2 */
 480         Y2_IS_TCP_TXS2  = 1<<9, /* TCP length mismatch sync Tx queue IRQ */
 481         Y2_IS_TCP_TXA2  = 1<<8, /* TCP length mismatch async Tx queue IRQ */
 482                                                 /* Link 1 */
 483         Y2_IS_PAR_RD1   = 1<<5, /* Read RAM parity error interrupt */
 484         Y2_IS_PAR_WR1   = 1<<4, /* Write RAM parity error interrupt */
 485         Y2_IS_PAR_MAC1  = 1<<3, /* MAC hardware fault interrupt */
 486         Y2_IS_PAR_RX1   = 1<<2, /* Parity Error Rx Queue 1 */
 487         Y2_IS_TCP_TXS1  = 1<<1, /* TCP length mismatch sync Tx queue IRQ */
 488         Y2_IS_TCP_TXA1  = 1<<0, /* TCP length mismatch async Tx queue IRQ */
 489
 490         Y2_HWE_L1_MASK  = Y2_IS_PAR_RD1 | Y2_IS_PAR_WR1 | Y2_IS_PAR_MAC1 |
 491                           Y2_IS_PAR_RX1 | Y2_IS_TCP_TXS1| Y2_IS_TCP_TXA1,
 492         Y2_HWE_L2_MASK  = Y2_IS_PAR_RD2 | Y2_IS_PAR_WR2 | Y2_IS_PAR_MAC2 |
 493                           Y2_IS_PAR_RX2 | Y2_IS_TCP_TXS2| Y2_IS_TCP_TXA2,
 494
 495         Y2_HWE_ALL_MASK = Y2_IS_TIST_OV | Y2_IS_MST_ERR | Y2_IS_IRQ_STAT |
 496                           Y2_HWE_L1_MASK | Y2_HWE_L2_MASK,
 497 };
 498
 499 /*      B28_DPT_CTRL     8 bit  Descriptor Poll Timer Ctrl Reg */
 500 enum {
 501         DPT_START       = 1<<1,
 502         DPT_STOP        = 1<<0,
 503 };
 504
 505 /*      B2_TST_CTRL1     8 bit  Test Control Register 1 */
 506 enum {
 507         TST_FRC_DPERR_MR = 1<<7, /* force DATAPERR on MST RD */
 508         TST_FRC_DPERR_MW = 1<<6, /* force DATAPERR on MST WR */
 509         TST_FRC_DPERR_TR = 1<<5, /* force DATAPERR on TRG RD */
 510         TST_FRC_DPERR_TW = 1<<4, /* force DATAPERR on TRG WR */
 511         TST_FRC_APERR_M  = 1<<3, /* force ADDRPERR on MST */
 512         TST_FRC_APERR_T  = 1<<2, /* force ADDRPERR on TRG */
 513         TST_CFG_WRITE_ON = 1<<1, /* Enable  Config Reg WR */
 514         TST_CFG_WRITE_OFF= 1<<0, /* Disable Config Reg WR */
 515 };
 516
 517 /*      B2_GPIO */
 518 enum {
 519         GLB_GPIO_CLK_DEB_ENA = 1<<31,   /* Clock Debug Enable */
 520         GLB_GPIO_CLK_DBG_MSK = 0xf<<26, /* Clock Debug */
 521
 522         GLB_GPIO_INT_RST_D3_DIS = 1<<15, /* Disable Internal Reset After D3 to D0 */
 523         GLB_GPIO_LED_PAD_SPEED_UP = 1<<14, /* LED PAD Speed Up */
 524         GLB_GPIO_STAT_RACE_DIS  = 1<<13, /* Status Race Disable */
 525         GLB_GPIO_TEST_SEL_MSK   = 3<<11, /* Testmode Select */
 526         GLB_GPIO_TEST_SEL_BASE  = 1<<11,
 527         GLB_GPIO_RAND_ENA       = 1<<10, /* Random Enable */
 528         GLB_GPIO_RAND_BIT_1     = 1<<9,  /* Random Bit 1 */
 529 };
 530
 531 /*      B2_MAC_CFG               8 bit  MAC Configuration / Chip Revision */
 532 enum {
 533         CFG_CHIP_R_MSK    = 0xf<<4,     /* Bit 7.. 4: Chip Revision */
 534                                         /* Bit 3.. 2:   reserved */
 535         CFG_DIS_M2_CLK    = 1<<1,       /* Disable Clock for 2nd MAC */
 536         CFG_SNG_MAC       = 1<<0,       /* MAC Config: 0=2 MACs / 1=1 MAC*/
 537 };
 538
 539 /*      B2_CHIP_ID               8 bit  Chip Identification Number */
 540 enum {
 541         CHIP_ID_YUKON_XL   = 0xb3, /* YUKON-2 XL */
 542         CHIP_ID_YUKON_EC_U = 0xb4, /* YUKON-2 EC Ultra */
 543         CHIP_ID_YUKON_EX   = 0xb5, /* YUKON-2 Extreme */
 544         CHIP_ID_YUKON_EC   = 0xb6, /* YUKON-2 EC */
 545         CHIP_ID_YUKON_FE   = 0xb7, /* YUKON-2 FE */
 546         CHIP_ID_YUKON_FE_P = 0xb8, /* YUKON-2 FE+ */
 547         CHIP_ID_YUKON_SUPR = 0xb9, /* YUKON-2 Supreme */
 548         CHIP_ID_YUKON_UL_2 = 0xba, /* YUKON-2 Ultra 2 */
 549         CHIP_ID_YUKON_OPT  = 0xbc, /* YUKON-2 Optima */
 550 };
 551 enum yukon_ec_rev {
 552         CHIP_REV_YU_EC_A1    = 0,  /* Chip Rev. for Yukon-EC A1/A0 */
 553         CHIP_REV_YU_EC_A2    = 1,  /* Chip Rev. for Yukon-EC A2 */
 554         CHIP_REV_YU_EC_A3    = 2,  /* Chip Rev. for Yukon-EC A3 */
 555 };
 556 enum yukon_ec_u_rev {
 557         CHIP_REV_YU_EC_U_A0  = 1,
 558         CHIP_REV_YU_EC_U_A1  = 2,
 559         CHIP_REV_YU_EC_U_B0  = 3,
 560         CHIP_REV_YU_EC_U_B1  = 5,
 561 };
 562 enum yukon_fe_rev {
 563         CHIP_REV_YU_FE_A1    = 1,
 564         CHIP_REV_YU_FE_A2    = 2,
 565 };
 566 enum yukon_fe_p_rev {
 567         CHIP_REV_YU_FE2_A0   = 0,
 568 };
 569 enum yukon_ex_rev {
 570         CHIP_REV_YU_EX_A0    = 1,
 571         CHIP_REV_YU_EX_B0    = 2,
 572 };
 573 enum yukon_supr_rev {
 574         CHIP_REV_YU_SU_A0    = 0,
 575         CHIP_REV_YU_SU_B0    = 1,
 576         CHIP_REV_YU_SU_B1    = 3,
 577 };
 578
 579
 580 /*      B2_Y2_CLK_GATE   8 bit  Clock Gating (Yukon-2 only) */
 581 enum {
 582         Y2_STATUS_LNK2_INAC     = 1<<7, /* Status Link 2 inactive (0 = active) */
 583         Y2_CLK_GAT_LNK2_DIS     = 1<<6, /* Disable clock gating Link 2 */
 584         Y2_COR_CLK_LNK2_DIS     = 1<<5, /* Disable Core clock Link 2 */
 585         Y2_PCI_CLK_LNK2_DIS     = 1<<4, /* Disable PCI clock Link 2 */
 586         Y2_STATUS_LNK1_INAC     = 1<<3, /* Status Link 1 inactive (0 = active) */
 587         Y2_CLK_GAT_LNK1_DIS     = 1<<2, /* Disable clock gating Link 1 */
 588         Y2_COR_CLK_LNK1_DIS     = 1<<1, /* Disable Core clock Link 1 */
 589         Y2_PCI_CLK_LNK1_DIS     = 1<<0, /* Disable PCI clock Link 1 */
 590 };
 591
 592 /*      B2_Y2_HW_RES    8 bit   HW Resources (Yukon-2 only) */
 593 enum {
 594         CFG_LED_MODE_MSK        = 7<<2, /* Bit  4.. 2:  LED Mode Mask */
 595         CFG_LINK_2_AVAIL        = 1<<1, /* Link 2 available */
 596         CFG_LINK_1_AVAIL        = 1<<0, /* Link 1 available */
 597 };
 598 #define CFG_LED_MODE(x)         (((x) & CFG_LED_MODE_MSK) >> 2)
 599 #define CFG_DUAL_MAC_MSK        (CFG_LINK_2_AVAIL | CFG_LINK_1_AVAIL)
 600
 601
 602 /* B2_Y2_CLK_CTRL       32 bit  Clock Frequency Control Register (Yukon-2/EC) */
 603 enum {
 604         Y2_CLK_DIV_VAL_MSK      = 0xff<<16,/* Bit 23..16: Clock Divisor Value */
 605 #define Y2_CLK_DIV_VAL(x)       (((x)<<16) & Y2_CLK_DIV_VAL_MSK)
 606         Y2_CLK_DIV_VAL2_MSK     = 7<<21,   /* Bit 23..21: Clock Divisor Value */
 607         Y2_CLK_SELECT2_MSK      = 0x1f<<16,/* Bit 20..16: Clock Select */
 608 #define Y2_CLK_DIV_VAL_2(x)     (((x)<<21) & Y2_CLK_DIV_VAL2_MSK)
 609 #define Y2_CLK_SEL_VAL_2(x)     (((x)<<16) & Y2_CLK_SELECT2_MSK)
 610         Y2_CLK_DIV_ENA          = 1<<1, /* Enable  Core Clock Division */
 611         Y2_CLK_DIV_DIS          = 1<<0, /* Disable Core Clock Division */
 612 };
 613
 614 /*      B2_TI_CTRL               8 bit  Timer control */
 615 /*      B2_IRQM_CTRL     8 bit  IRQ Moderation Timer Control */
 616 enum {
 617         TIM_START       = 1<<2, /* Start Timer */
 618         TIM_STOP        = 1<<1, /* Stop  Timer */
 619         TIM_CLR_IRQ     = 1<<0, /* Clear Timer IRQ (!IRQM) */
 620 };
 621
 622 /*      B2_TI_TEST               8 Bit  Timer Test */
 623 /*      B2_IRQM_TEST     8 bit  IRQ Moderation Timer Test */
 624 /*      B28_DPT_TST              8 bit  Descriptor Poll Timer Test Reg */
 625 enum {
 626         TIM_T_ON        = 1<<2, /* Test mode on */
 627         TIM_T_OFF       = 1<<1, /* Test mode off */
 628         TIM_T_STEP      = 1<<0, /* Test step */
 629 };
 630
 631 /*      Y2_PEX_PHY_ADDR/DATA            PEX PHY address and data reg  (Yukon-2 only) */
 632 enum {
 633         PEX_RD_ACCESS   = 1<<31, /* Access Mode Read = 1, Write = 0 */
 634         PEX_DB_ACCESS   = 1<<30, /* Access to debug register */
 635 };
 636
 637 /*      B3_RAM_ADDR             32 bit  RAM Address, to read or write */
 638                                         /* Bit 31..19:  reserved */
 639 #define RAM_ADR_RAN     0x0007ffffL     /* Bit 18.. 0:  RAM Address Range */
 640 /* RAM Interface Registers */
 641
 642 /*      B3_RI_CTRL              16 bit  RAM Interface Control Register */
 643 enum {
 644         RI_CLR_RD_PERR  = 1<<9, /* Clear IRQ RAM Read Parity Err */
 645         RI_CLR_WR_PERR  = 1<<8, /* Clear IRQ RAM Write Parity Err*/
 646
 647         RI_RST_CLR      = 1<<1, /* Clear RAM Interface Reset */
 648         RI_RST_SET      = 1<<0, /* Set   RAM Interface Reset */
 649 };
 650
 651 #define SK_RI_TO_53     36              /* RAM interface timeout */
 652
 653
 654 /* Port related registers FIFO, and Arbiter */
 655 #define SK_REG(port,reg)        (((port)<<7)+(reg))
 656
 657 /* Transmit Arbiter Registers MAC 1 and 2, use SK_REG() to access */
 658 /*      TXA_ITI_INI             32 bit  Tx Arb Interval Timer Init Val */
 659 /*      TXA_ITI_VAL             32 bit  Tx Arb Interval Timer Value */
 660 /*      TXA_LIM_INI             32 bit  Tx Arb Limit Counter Init Val */
 661 /*      TXA_LIM_VAL             32 bit  Tx Arb Limit Counter Value */
 662
 663 #define TXA_MAX_VAL     0x00ffffffUL    /* Bit 23.. 0:  Max TXA Timer/Cnt Val */
 664
 665 /*      TXA_CTRL                 8 bit  Tx Arbiter Control Register */
 666 enum {
 667         TXA_ENA_FSYNC   = 1<<7, /* Enable  force of sync Tx queue */
 668         TXA_DIS_FSYNC   = 1<<6, /* Disable force of sync Tx queue */
 669         TXA_ENA_ALLOC   = 1<<5, /* Enable  alloc of free bandwidth */
 670         TXA_DIS_ALLOC   = 1<<4, /* Disable alloc of free bandwidth */
 671         TXA_START_RC    = 1<<3, /* Start sync Rate Control */
 672         TXA_STOP_RC     = 1<<2, /* Stop  sync Rate Control */
 673         TXA_ENA_ARB     = 1<<1, /* Enable  Tx Arbiter */
 674         TXA_DIS_ARB     = 1<<0, /* Disable Tx Arbiter */
 675 };
 676
 677 /*
 678  *      Bank 4 - 5
 679  */
 680 /* Transmit Arbiter Registers MAC 1 and 2, use SK_REG() to access */
 681 enum {
 682         TXA_ITI_INI     = 0x0200,/* 32 bit      Tx Arb Interval Timer Init Val*/
 683         TXA_ITI_VAL     = 0x0204,/* 32 bit      Tx Arb Interval Timer Value */
 684         TXA_LIM_INI     = 0x0208,/* 32 bit      Tx Arb Limit Counter Init Val */
 685         TXA_LIM_VAL     = 0x020c,/* 32 bit      Tx Arb Limit Counter Value */
 686         TXA_CTRL        = 0x0210,/*  8 bit      Tx Arbiter Control Register */
 687         TXA_TEST        = 0x0211,/*  8 bit      Tx Arbiter Test Register */
 688         TXA_STAT        = 0x0212,/*  8 bit      Tx Arbiter Status Register */
 689 };
 690
 691
 692 enum {
 693         B6_EXT_REG      = 0x0300,/* External registers (GENESIS only) */
 694         B7_CFG_SPC      = 0x0380,/* copy of the Configuration register */
 695         B8_RQ1_REGS     = 0x0400,/* Receive Queue 1 */
 696         B8_RQ2_REGS     = 0x0480,/* Receive Queue 2 */
 697         B8_TS1_REGS     = 0x0600,/* Transmit sync queue 1 */
 698         B8_TA1_REGS     = 0x0680,/* Transmit async queue 1 */
 699         B8_TS2_REGS     = 0x0700,/* Transmit sync queue 2 */
 700         B8_TA2_REGS     = 0x0780,/* Transmit sync queue 2 */
 701         B16_RAM_REGS    = 0x0800,/* RAM Buffer Registers */
 702 };
 703
 704 /* Queue Register Offsets, use Q_ADDR() to access */
 705 enum {
 706         B8_Q_REGS = 0x0400, /* base of Queue registers */
 707         Q_D     = 0x00, /* 8*32 bit     Current Descriptor */
 708         Q_VLAN  = 0x20, /* 16 bit       Current VLAN Tag */
 709         Q_DONE  = 0x24, /* 16 bit       Done Index */
 710         Q_AC_L  = 0x28, /* 32 bit       Current Address Counter Low dWord */
 711         Q_AC_H  = 0x2c, /* 32 bit       Current Address Counter High dWord */
 712         Q_BC    = 0x30, /* 32 bit       Current Byte Counter */
 713         Q_CSR   = 0x34, /* 32 bit       BMU Control/Status Register */
 714         Q_TEST  = 0x38, /* 32 bit       Test/Control Register */
 715
 716 /* Yukon-2 */
 717         Q_WM    = 0x40, /* 16 bit       FIFO Watermark */
 718         Q_AL    = 0x42, /*  8 bit       FIFO Alignment */
 719         Q_RSP   = 0x44, /* 16 bit       FIFO Read Shadow Pointer */
 720         Q_RSL   = 0x46, /*  8 bit       FIFO Read Shadow Level */
 721         Q_RP    = 0x48, /*  8 bit       FIFO Read Pointer */
 722         Q_RL    = 0x4a, /*  8 bit       FIFO Read Level */
 723         Q_WP    = 0x4c, /*  8 bit       FIFO Write Pointer */
 724         Q_WSP   = 0x4d, /*  8 bit       FIFO Write Shadow Pointer */
 725         Q_WL    = 0x4e, /*  8 bit       FIFO Write Level */
 726         Q_WSL   = 0x4f, /*  8 bit       FIFO Write Shadow Level */
 727 };
 728 #define Q_ADDR(reg, offs) (B8_Q_REGS + (reg) + (offs))
 729
 730 /*      Q_TEST                          32 bit  Test Register */
 731 enum {
 732         /* Transmit */
 733         F_TX_CHK_AUTO_OFF = 1<<31, /* Tx checksum auto calc off (Yukon EX) */
 734         F_TX_CHK_AUTO_ON  = 1<<30, /* Tx checksum auto calc off (Yukon EX) */
 735
 736         /* Receive */
 737         F_M_RX_RAM_DIS  = 1<<24, /* MAC Rx RAM Read Port disable */
 738
 739         /* Hardware testbits not used */
 740 };
 741
 742 /* Queue Prefetch Unit Offsets, use Y2_QADDR() to address (Yukon-2 only)*/
 743 enum {
 744         Y2_B8_PREF_REGS         = 0x0450,
 745
 746         PREF_UNIT_CTRL          = 0x00, /* 32 bit       Control register */
 747         PREF_UNIT_LAST_IDX      = 0x04, /* 16 bit       Last Index */
 748         PREF_UNIT_ADDR_LO       = 0x08, /* 32 bit       List start addr, low part */
 749         PREF_UNIT_ADDR_HI       = 0x0c, /* 32 bit       List start addr, high part*/
 750         PREF_UNIT_GET_IDX       = 0x10, /* 16 bit       Get Index */
 751         PREF_UNIT_PUT_IDX       = 0x14, /* 16 bit       Put Index */
 752         PREF_UNIT_FIFO_WP       = 0x20, /*  8 bit       FIFO write pointer */
 753         PREF_UNIT_FIFO_RP       = 0x24, /*  8 bit       FIFO read pointer */
 754         PREF_UNIT_FIFO_WM       = 0x28, /*  8 bit       FIFO watermark */
 755         PREF_UNIT_FIFO_LEV      = 0x2c, /*  8 bit       FIFO level */
 756
 757         PREF_UNIT_MASK_IDX      = 0x0fff,
 758 };
 759 #define Y2_QADDR(q,reg)         (Y2_B8_PREF_REGS + (q) + (reg))
 760
 761 /* RAM Buffer Register Offsets */
 762 enum {
 763
 764         RB_START        = 0x00,/* 32 bit        RAM Buffer Start Address */
 765         RB_END  = 0x04,/* 32 bit        RAM Buffer End Address */
 766         RB_WP   = 0x08,/* 32 bit        RAM Buffer Write Pointer */
 767         RB_RP   = 0x0c,/* 32 bit        RAM Buffer Read Pointer */
 768         RB_RX_UTPP      = 0x10,/* 32 bit        Rx Upper Threshold, Pause Packet */
 769         RB_RX_LTPP      = 0x14,/* 32 bit        Rx Lower Threshold, Pause Packet */
 770         RB_RX_UTHP      = 0x18,/* 32 bit        Rx Upper Threshold, High Prio */
 771         RB_RX_LTHP      = 0x1c,/* 32 bit        Rx Lower Threshold, High Prio */
 772         /* 0x10 - 0x1f: reserved at Tx RAM Buffer Registers */
 773         RB_PC   = 0x20,/* 32 bit        RAM Buffer Packet Counter */
 774         RB_LEV  = 0x24,/* 32 bit        RAM Buffer Level Register */
 775         RB_CTRL = 0x28,/* 32 bit        RAM Buffer Control Register */
 776         RB_TST1 = 0x29,/*  8 bit        RAM Buffer Test Register 1 */
 777         RB_TST2 = 0x2a,/*  8 bit        RAM Buffer Test Register 2 */
 778 };
 779
 780 /* Receive and Transmit Queues */
 781 enum {
 782         Q_R1    = 0x0000,       /* Receive Queue 1 */
 783         Q_R2    = 0x0080,       /* Receive Queue 2 */
 784         Q_XS1   = 0x0200,       /* Synchronous Transmit Queue 1 */
 785         Q_XA1   = 0x0280,       /* Asynchronous Transmit Queue 1 */
 786         Q_XS2   = 0x0300,       /* Synchronous Transmit Queue 2 */
 787         Q_XA2   = 0x0380,       /* Asynchronous Transmit Queue 2 */
 788 };
 789
 790 /* Different PHY Types */
 791 enum {
 792         PHY_ADDR_MARV   = 0,
 793 };
 794
 795 #define RB_ADDR(offs, queue) ((u16) B16_RAM_REGS + (queue) + (offs))
 796
 797
 798 enum {
 799         LNK_SYNC_INI    = 0x0c30,/* 32 bit      Link Sync Cnt Init Value */
 800         LNK_SYNC_VAL    = 0x0c34,/* 32 bit      Link Sync Cnt Current Value */
 801         LNK_SYNC_CTRL   = 0x0c38,/*  8 bit      Link Sync Cnt Control Register */
 802         LNK_SYNC_TST    = 0x0c39,/*  8 bit      Link Sync Cnt Test Register */
 803
 804         LNK_LED_REG     = 0x0c3c,/*  8 bit      Link LED Register */
 805
 806 /* Receive GMAC FIFO (YUKON and Yukon-2) */
 807
 808         RX_GMF_EA       = 0x0c40,/* 32 bit      Rx GMAC FIFO End Address */
 809         RX_GMF_AF_THR   = 0x0c44,/* 32 bit      Rx GMAC FIFO Almost Full Thresh. */
 810         RX_GMF_CTRL_T   = 0x0c48,/* 32 bit      Rx GMAC FIFO Control/Test */
 811         RX_GMF_FL_MSK   = 0x0c4c,/* 32 bit      Rx GMAC FIFO Flush Mask */
 812         RX_GMF_FL_THR   = 0x0c50,/* 16 bit      Rx GMAC FIFO Flush Threshold */
 813         RX_GMF_FL_CTRL  = 0x0c52,/* 16 bit      Rx GMAC FIFO Flush Control */
 814         RX_GMF_TR_THR   = 0x0c54,/* 32 bit      Rx Truncation Threshold (Yukon-2) */
 815         RX_GMF_UP_THR   = 0x0c58,/* 16 bit      Rx Upper Pause Thr (Yukon-EC_U) */
 816         RX_GMF_LP_THR   = 0x0c5a,/* 16 bit      Rx Lower Pause Thr (Yukon-EC_U) */
 817         RX_GMF_VLAN     = 0x0c5c,/* 32 bit      Rx VLAN Type Register (Yukon-2) */
 818         RX_GMF_WP       = 0x0c60,/* 32 bit      Rx GMAC FIFO Write Pointer */
 819
 820         RX_GMF_WLEV     = 0x0c68,/* 32 bit      Rx GMAC FIFO Write Level */
 821
 822         RX_GMF_RP       = 0x0c70,/* 32 bit      Rx GMAC FIFO Read Pointer */
 823
 824         RX_GMF_RLEV     = 0x0c78,/* 32 bit      Rx GMAC FIFO Read Level */
 825 };
 826
 827
 828 /*      Q_BC                    32 bit  Current Byte Counter */
 829
 830 /* BMU Control Status Registers */
 831 /*      B0_R1_CSR               32 bit  BMU Ctrl/Stat Rx Queue 1 */
 832 /*      B0_R2_CSR               32 bit  BMU Ctrl/Stat Rx Queue 2 */
 833 /*      B0_XA1_CSR              32 bit  BMU Ctrl/Stat Sync Tx Queue 1 */
 834 /*      B0_XS1_CSR              32 bit  BMU Ctrl/Stat Async Tx Queue 1 */
 835 /*      B0_XA2_CSR              32 bit  BMU Ctrl/Stat Sync Tx Queue 2 */
 836 /*      B0_XS2_CSR              32 bit  BMU Ctrl/Stat Async Tx Queue 2 */
 837 /*      Q_CSR                   32 bit  BMU Control/Status Register */
 838
 839 /* Rx BMU Control / Status Registers (Yukon-2) */
 840 enum {
 841         BMU_IDLE        = 1<<31, /* BMU Idle State */
 842         BMU_RX_TCP_PKT  = 1<<30, /* Rx TCP Packet (when RSS Hash enabled) */
 843         BMU_RX_IP_PKT   = 1<<29, /* Rx IP  Packet (when RSS Hash enabled) */
 844
 845         BMU_ENA_RX_RSS_HASH = 1<<15, /* Enable  Rx RSS Hash */
 846         BMU_DIS_RX_RSS_HASH = 1<<14, /* Disable Rx RSS Hash */
 847         BMU_ENA_RX_CHKSUM = 1<<13, /* Enable  Rx TCP/IP Checksum Check */
 848         BMU_DIS_RX_CHKSUM = 1<<12, /* Disable Rx TCP/IP Checksum Check */
 849         BMU_CLR_IRQ_PAR = 1<<11, /* Clear IRQ on Parity errors (Rx) */
 850         BMU_CLR_IRQ_TCP = 1<<11, /* Clear IRQ on TCP segment. error (Tx) */
 851         BMU_CLR_IRQ_CHK = 1<<10, /* Clear IRQ Check */
 852         BMU_STOP        = 1<<9, /* Stop  Rx/Tx Queue */
 853         BMU_START       = 1<<8, /* Start Rx/Tx Queue */
 854         BMU_FIFO_OP_ON  = 1<<7, /* FIFO Operational On */
 855         BMU_FIFO_OP_OFF = 1<<6, /* FIFO Operational Off */
 856         BMU_FIFO_ENA    = 1<<5, /* Enable FIFO */
 857         BMU_FIFO_RST    = 1<<4, /* Reset  FIFO */
 858         BMU_OP_ON       = 1<<3, /* BMU Operational On */
 859         BMU_OP_OFF      = 1<<2, /* BMU Operational Off */
 860         BMU_RST_CLR     = 1<<1, /* Clear BMU Reset (Enable) */
 861         BMU_RST_SET     = 1<<0, /* Set   BMU Reset */
 862
 863         BMU_CLR_RESET   = BMU_FIFO_RST | BMU_OP_OFF | BMU_RST_CLR,
 864         BMU_OPER_INIT   = BMU_CLR_IRQ_PAR | BMU_CLR_IRQ_CHK | BMU_START |
 865                           BMU_FIFO_ENA | BMU_OP_ON,
 866
 867         BMU_WM_DEFAULT = 0x600,
 868         BMU_WM_PEX     = 0x80,
 869 };
 870
 871 /* Tx BMU Control / Status Registers (Yukon-2) */
 872                                                                 /* Bit 31: same as for Rx */
 873 enum {
 874         BMU_TX_IPIDINCR_ON      = 1<<13, /* Enable  IP ID Increment */
 875         BMU_TX_IPIDINCR_OFF     = 1<<12, /* Disable IP ID Increment */
 876         BMU_TX_CLR_IRQ_TCP      = 1<<11, /* Clear IRQ on TCP segment length mismatch */
 877 };
 878
 879 /*      TBMU_TEST                       0x06B8  Transmit BMU Test Register */
 880 enum {
 881         TBMU_TEST_BMU_TX_CHK_AUTO_OFF           = 1<<31, /* BMU Tx Checksum Auto Calculation Disable */
 882         TBMU_TEST_BMU_TX_CHK_AUTO_ON            = 1<<30, /* BMU Tx Checksum Auto Calculation Enable */
 883         TBMU_TEST_HOME_ADD_PAD_FIX1_EN          = 1<<29, /* Home Address Paddiing FIX1 Enable */
 884         TBMU_TEST_HOME_ADD_PAD_FIX1_DIS         = 1<<28, /* Home Address Paddiing FIX1 Disable */
 885         TBMU_TEST_ROUTING_ADD_FIX_EN            = 1<<27, /* Routing Address Fix Enable */
 886         TBMU_TEST_ROUTING_ADD_FIX_DIS           = 1<<26, /* Routing Address Fix Disable */
 887         TBMU_TEST_HOME_ADD_FIX_EN               = 1<<25, /* Home address checksum fix enable */
 888         TBMU_TEST_HOME_ADD_FIX_DIS              = 1<<24, /* Home address checksum fix disable */
 889
 890         TBMU_TEST_TEST_RSPTR_ON                 = 1<<22, /* Testmode Shadow Read Ptr On */
 891         TBMU_TEST_TEST_RSPTR_OFF                = 1<<21, /* Testmode Shadow Read Ptr Off */
 892         TBMU_TEST_TESTSTEP_RSPTR                = 1<<20, /* Teststep Shadow Read Ptr */
 893
 894         TBMU_TEST_TEST_RPTR_ON                  = 1<<18, /* Testmode Read Ptr On */
 895         TBMU_TEST_TEST_RPTR_OFF                 = 1<<17, /* Testmode Read Ptr Off */
 896         TBMU_TEST_TESTSTEP_RPTR                 = 1<<16, /* Teststep Read Ptr */
 897
 898         TBMU_TEST_TEST_WSPTR_ON                 = 1<<14, /* Testmode Shadow Write Ptr On */
 899         TBMU_TEST_TEST_WSPTR_OFF                = 1<<13, /* Testmode Shadow Write Ptr Off */
 900         TBMU_TEST_TESTSTEP_WSPTR                = 1<<12, /* Teststep Shadow Write Ptr */
 901
 902         TBMU_TEST_TEST_WPTR_ON                  = 1<<10, /* Testmode Write Ptr On */
 903         TBMU_TEST_TEST_WPTR_OFF                 = 1<<9, /* Testmode Write Ptr Off */
 904         TBMU_TEST_TESTSTEP_WPTR                 = 1<<8,                 /* Teststep Write Ptr */
 905
 906         TBMU_TEST_TEST_REQ_NB_ON                = 1<<6, /* Testmode Req Nbytes/Addr On */
 907         TBMU_TEST_TEST_REQ_NB_OFF               = 1<<5, /* Testmode Req Nbytes/Addr Off */
 908         TBMU_TEST_TESTSTEP_REQ_NB               = 1<<4, /* Teststep Req Nbytes/Addr */
 909
 910         TBMU_TEST_TEST_DONE_IDX_ON              = 1<<2, /* Testmode Done Index On */
 911         TBMU_TEST_TEST_DONE_IDX_OFF             = 1<<1, /* Testmode Done Index Off */
 912         TBMU_TEST_TESTSTEP_DONE_IDX             = 1<<0, /* Teststep Done Index */
 913 };
 914
 915 /* Queue Prefetch Unit Offsets, use Y2_QADDR() to address (Yukon-2 only)*/
 916 /* PREF_UNIT_CTRL       32 bit  Prefetch Control register */
 917 enum {
 918         PREF_UNIT_OP_ON         = 1<<3, /* prefetch unit operational */
 919         PREF_UNIT_OP_OFF        = 1<<2, /* prefetch unit not operational */
 920         PREF_UNIT_RST_CLR       = 1<<1, /* Clear Prefetch Unit Reset */
 921         PREF_UNIT_RST_SET       = 1<<0, /* Set   Prefetch Unit Reset */
 922 };
 923
 924 /* RAM Buffer Register Offsets, use RB_ADDR(Queue, Offs) to access */
 925 /*      RB_START                32 bit  RAM Buffer Start Address */
 926 /*      RB_END                  32 bit  RAM Buffer End Address */
 927 /*      RB_WP                   32 bit  RAM Buffer Write Pointer */
 928 /*      RB_RP                   32 bit  RAM Buffer Read Pointer */
 929 /*      RB_RX_UTPP              32 bit  Rx Upper Threshold, Pause Pack */
 930 /*      RB_RX_LTPP              32 bit  Rx Lower Threshold, Pause Pack */
 931 /*      RB_RX_UTHP              32 bit  Rx Upper Threshold, High Prio */
 932 /*      RB_RX_LTHP              32 bit  Rx Lower Threshold, High Prio */
 933 /*      RB_PC                   32 bit  RAM Buffer Packet Counter */
 934 /*      RB_LEV                  32 bit  RAM Buffer Level Register */
 935
 936 #define RB_MSK  0x0007ffff      /* Bit 18.. 0:  RAM Buffer Pointer Bits */
 937 /*      RB_TST2                  8 bit  RAM Buffer Test Register 2 */
 938 /*      RB_TST1                  8 bit  RAM Buffer Test Register 1 */
 939
 940 /*      RB_CTRL                  8 bit  RAM Buffer Control Register */
 941 enum {
 942         RB_ENA_STFWD    = 1<<5, /* Enable  Store & Forward */
 943         RB_DIS_STFWD    = 1<<4, /* Disable Store & Forward */
 944         RB_ENA_OP_MD    = 1<<3, /* Enable  Operation Mode */
 945         RB_DIS_OP_MD    = 1<<2, /* Disable Operation Mode */
 946         RB_RST_CLR      = 1<<1, /* Clear RAM Buf STM Reset */
 947         RB_RST_SET      = 1<<0, /* Set   RAM Buf STM Reset */
 948 };
 949
 950
 951 /* Transmit GMAC FIFO (YUKON only) */
 952 enum {
 953         TX_GMF_EA       = 0x0d40,/* 32 bit      Tx GMAC FIFO End Address */
 954         TX_GMF_AE_THR   = 0x0d44,/* 32 bit      Tx GMAC FIFO Almost Empty Thresh.*/
 955         TX_GMF_CTRL_T   = 0x0d48,/* 32 bit      Tx GMAC FIFO Control/Test */
 956
 957         TX_GMF_WP       = 0x0d60,/* 32 bit      Tx GMAC FIFO Write Pointer */
 958         TX_GMF_WSP      = 0x0d64,/* 32 bit      Tx GMAC FIFO Write Shadow Ptr. */
 959         TX_GMF_WLEV     = 0x0d68,/* 32 bit      Tx GMAC FIFO Write Level */
 960
 961         TX_GMF_RP       = 0x0d70,/* 32 bit      Tx GMAC FIFO Read Pointer */
 962         TX_GMF_RSTP     = 0x0d74,/* 32 bit      Tx GMAC FIFO Restart Pointer */
 963         TX_GMF_RLEV     = 0x0d78,/* 32 bit      Tx GMAC FIFO Read Level */
 964
 965         /* Threshold values for Yukon-EC Ultra and Extreme */
 966         ECU_AE_THR      = 0x0070, /* Almost Empty Threshold */
 967         ECU_TXFF_LEV    = 0x01a0, /* Tx BMU FIFO Level */
 968         ECU_JUMBO_WM    = 0x0080, /* Jumbo Mode Watermark */
 969 };
 970
 971 /* Descriptor Poll Timer Registers */
 972 enum {
 973         B28_DPT_INI     = 0x0e00,/* 24 bit      Descriptor Poll Timer Init Val */
 974         B28_DPT_VAL     = 0x0e04,/* 24 bit      Descriptor Poll Timer Curr Val */
 975         B28_DPT_CTRL    = 0x0e08,/*  8 bit      Descriptor Poll Timer Ctrl Reg */
 976
 977         B28_DPT_TST     = 0x0e0a,/*  8 bit      Descriptor Poll Timer Test Reg */
 978 };
 979
 980 /* Time Stamp Timer Registers (YUKON only) */
 981 enum {
 982         GMAC_TI_ST_VAL  = 0x0e14,/* 32 bit      Time Stamp Timer Curr Val */
 983         GMAC_TI_ST_CTRL = 0x0e18,/*  8 bit      Time Stamp Timer Ctrl Reg */
 984         GMAC_TI_ST_TST  = 0x0e1a,/*  8 bit      Time Stamp Timer Test Reg */
 985 };
 986
 987 /* Polling Unit Registers (Yukon-2 only) */
 988 enum {
 989         POLL_CTRL       = 0x0e20, /* 32 bit     Polling Unit Control Reg */
 990         POLL_LAST_IDX   = 0x0e24,/* 16 bit      Polling Unit List Last Index */
 991
 992         POLL_LIST_ADDR_LO= 0x0e28,/* 32 bit     Poll. List Start Addr (low) */
 993         POLL_LIST_ADDR_HI= 0x0e2c,/* 32 bit     Poll. List Start Addr (high) */
 994 };
 995
 996 enum {
 997         SMB_CFG          = 0x0e40, /* 32 bit    SMBus Config Register */
 998         SMB_CSR          = 0x0e44, /* 32 bit    SMBus Control/Status Register */
 999 };
1000
1001 enum {
1002         CPU_WDOG         = 0x0e48, /* 32 bit    Watchdog Register  */
1003         CPU_CNTR         = 0x0e4C, /* 32 bit    Counter Register  */
1004         CPU_TIM          = 0x0e50,/* 32 bit     Timer Compare Register  */
1005         CPU_AHB_ADDR     = 0x0e54, /* 32 bit    CPU AHB Debug  Register  */
1006         CPU_AHB_WDATA    = 0x0e58, /* 32 bit    CPU AHB Debug  Register  */
1007         CPU_AHB_RDATA    = 0x0e5C, /* 32 bit    CPU AHB Debug  Register  */
1008         HCU_MAP_BASE     = 0x0e60, /* 32 bit    Reset Mapping Base */
1009         CPU_AHB_CTRL     = 0x0e64, /* 32 bit    CPU AHB Debug  Register  */
1010         HCU_CCSR         = 0x0e68, /* 32 bit    CPU Control and Status Register */
1011         HCU_HCSR         = 0x0e6C, /* 32 bit    Host Control and Status Register */
1012 };
1013
1014 /* ASF Subsystem Registers (Yukon-2 only) */
1015 enum {
1016         B28_Y2_SMB_CONFIG  = 0x0e40,/* 32 bit   ASF SMBus Config Register */
1017         B28_Y2_SMB_CSD_REG = 0x0e44,/* 32 bit   ASF SMB Control/Status/Data */
1018         B28_Y2_ASF_IRQ_V_BASE=0x0e60,/* 32 bit  ASF IRQ Vector Base */
1019
1020         B28_Y2_ASF_STAT_CMD= 0x0e68,/* 32 bit   ASF Status and Command Reg */
1021         B28_Y2_ASF_HOST_COM= 0x0e6c,/* 32 bit   ASF Host Communication Reg */
1022         B28_Y2_DATA_REG_1  = 0x0e70,/* 32 bit   ASF/Host Data Register 1 */
1023         B28_Y2_DATA_REG_2  = 0x0e74,/* 32 bit   ASF/Host Data Register 2 */
1024         B28_Y2_DATA_REG_3  = 0x0e78,/* 32 bit   ASF/Host Data Register 3 */
1025         B28_Y2_DATA_REG_4  = 0x0e7c,/* 32 bit   ASF/Host Data Register 4 */
1026 };
1027
1028 /* Status BMU Registers (Yukon-2 only)*/
1029 enum {
1030         STAT_CTRL       = 0x0e80,/* 32 bit      Status BMU Control Reg */
1031         STAT_LAST_IDX   = 0x0e84,/* 16 bit      Status BMU Last Index */
1032
1033         STAT_LIST_ADDR_LO= 0x0e88,/* 32 bit     Status List Start Addr (low) */
1034         STAT_LIST_ADDR_HI= 0x0e8c,/* 32 bit     Status List Start Addr (high) */
1035         STAT_TXA1_RIDX  = 0x0e90,/* 16 bit      Status TxA1 Report Index Reg */
1036         STAT_TXS1_RIDX  = 0x0e92,/* 16 bit      Status TxS1 Report Index Reg */
1037         STAT_TXA2_RIDX  = 0x0e94,/* 16 bit      Status TxA2 Report Index Reg */
1038         STAT_TXS2_RIDX  = 0x0e96,/* 16 bit      Status TxS2 Report Index Reg */
1039         STAT_TX_IDX_TH  = 0x0e98,/* 16 bit      Status Tx Index Threshold Reg */
1040         STAT_PUT_IDX    = 0x0e9c,/* 16 bit      Status Put Index Reg */
1041
1042 /* FIFO Control/Status Registers (Yukon-2 only)*/
1043         STAT_FIFO_WP    = 0x0ea0,/*  8 bit      Status FIFO Write Pointer Reg */
1044         STAT_FIFO_RP    = 0x0ea4,/*  8 bit      Status FIFO Read Pointer Reg */
1045         STAT_FIFO_RSP   = 0x0ea6,/*  8 bit      Status FIFO Read Shadow Ptr */
1046         STAT_FIFO_LEVEL = 0x0ea8,/*  8 bit      Status FIFO Level Reg */
1047         STAT_FIFO_SHLVL = 0x0eaa,/*  8 bit      Status FIFO Shadow Level Reg */
1048         STAT_FIFO_WM    = 0x0eac,/*  8 bit      Status FIFO Watermark Reg */
1049         STAT_FIFO_ISR_WM= 0x0ead,/*  8 bit      Status FIFO ISR Watermark Reg */
1050
1051 /* Level and ISR Timer Registers (Yukon-2 only)*/
1052         STAT_LEV_TIMER_INI= 0x0eb0,/* 32 bit    Level Timer Init. Value Reg */
1053         STAT_LEV_TIMER_CNT= 0x0eb4,/* 32 bit    Level Timer Counter Reg */
1054         STAT_LEV_TIMER_CTRL= 0x0eb8,/*  8 bit   Level Timer Control Reg */
1055         STAT_LEV_TIMER_TEST= 0x0eb9,/*  8 bit   Level Timer Test Reg */
1056         STAT_TX_TIMER_INI  = 0x0ec0,/* 32 bit   Tx Timer Init. Value Reg */
1057         STAT_TX_TIMER_CNT  = 0x0ec4,/* 32 bit   Tx Timer Counter Reg */
1058         STAT_TX_TIMER_CTRL = 0x0ec8,/*  8 bit   Tx Timer Control Reg */
1059         STAT_TX_TIMER_TEST = 0x0ec9,/*  8 bit   Tx Timer Test Reg */
1060         STAT_ISR_TIMER_INI = 0x0ed0,/* 32 bit   ISR Timer Init. Value Reg */
1061         STAT_ISR_TIMER_CNT = 0x0ed4,/* 32 bit   ISR Timer Counter Reg */
1062         STAT_ISR_TIMER_CTRL= 0x0ed8,/*  8 bit   ISR Timer Control Reg */
1063         STAT_ISR_TIMER_TEST= 0x0ed9,/*  8 bit   ISR Timer Test Reg */
1064 };
1065
1066 enum {
1067         LINKLED_OFF          = 0x01,
1068         LINKLED_ON           = 0x02,
1069         LINKLED_LINKSYNC_OFF = 0x04,
1070         LINKLED_LINKSYNC_ON  = 0x08,
1071         LINKLED_BLINK_OFF    = 0x10,
1072         LINKLED_BLINK_ON     = 0x20,
1073 };
1074
1075 /* GMAC and GPHY Control Registers (YUKON only) */
1076 enum {
1077         GMAC_CTRL       = 0x0f00,/* 32 bit      GMAC Control Reg */
1078         GPHY_CTRL       = 0x0f04,/* 32 bit      GPHY Control Reg */
1079         GMAC_IRQ_SRC    = 0x0f08,/*  8 bit      GMAC Interrupt Source Reg */
1080         GMAC_IRQ_MSK    = 0x0f0c,/*  8 bit      GMAC Interrupt Mask Reg */
1081         GMAC_LINK_CTRL  = 0x0f10,/* 16 bit      Link Control Reg */
1082
1083 /* Wake-up Frame Pattern Match Control Registers (YUKON only) */
1084         WOL_CTRL_STAT   = 0x0f20,/* 16 bit      WOL Control/Status Reg */
1085         WOL_MATCH_CTL   = 0x0f22,/*  8 bit      WOL Match Control Reg */
1086         WOL_MATCH_RES   = 0x0f23,/*  8 bit      WOL Match Result Reg */
1087         WOL_MAC_ADDR    = 0x0f24,/* 32 bit      WOL MAC Address */
1088         WOL_PATT_RPTR   = 0x0f2c,/*  8 bit      WOL Pattern Read Pointer */
1089
1090 /* WOL Pattern Length Registers (YUKON only) */
1091         WOL_PATT_LEN_LO = 0x0f30,/* 32 bit      WOL Pattern Length 3..0 */
1092         WOL_PATT_LEN_HI = 0x0f34,/* 24 bit      WOL Pattern Length 6..4 */
1093
1094 /* WOL Pattern Counter Registers (YUKON only) */
1095         WOL_PATT_CNT_0  = 0x0f38,/* 32 bit      WOL Pattern Counter 3..0 */
1096         WOL_PATT_CNT_4  = 0x0f3c,/* 24 bit      WOL Pattern Counter 6..4 */
1097 };
1098 #define WOL_REGS(port, x)       (x + (port)*0x80)
1099
1100 enum {
1101         WOL_PATT_RAM_1  = 0x1000,/*  WOL Pattern RAM Link 1 */
1102         WOL_PATT_RAM_2  = 0x1400,/*  WOL Pattern RAM Link 2 */
1103 };
1104 #define WOL_PATT_RAM_BASE(port) (WOL_PATT_RAM_1 + (port)*0x400)
1105
1106 enum {
1107         BASE_GMAC_1     = 0x2800,/* GMAC 1 registers */
1108         BASE_GMAC_2     = 0x3800,/* GMAC 2 registers */
1109 };
1110
1111 /*
1112  * Marvel-PHY Registers, indirect addressed over GMAC
1113  */
1114 enum {
1115         PHY_MARV_CTRL           = 0x00,/* 16 bit r/w    PHY Control Register */
1116         PHY_MARV_STAT           = 0x01,/* 16 bit r/o    PHY Status Register */
1117         PHY_MARV_ID0            = 0x02,/* 16 bit r/o    PHY ID0 Register */
1118         PHY_MARV_ID1            = 0x03,/* 16 bit r/o    PHY ID1 Register */
1119         PHY_MARV_AUNE_ADV       = 0x04,/* 16 bit r/w    Auto-Neg. Advertisement */
1120         PHY_MARV_AUNE_LP        = 0x05,/* 16 bit r/o    Link Part Ability Reg */
1121         PHY_MARV_AUNE_EXP       = 0x06,/* 16 bit r/o    Auto-Neg. Expansion Reg */
1122         PHY_MARV_NEPG           = 0x07,/* 16 bit r/w    Next Page Register */
1123         PHY_MARV_NEPG_LP        = 0x08,/* 16 bit r/o    Next Page Link Partner */
1124         /* Marvel-specific registers */
1125         PHY_MARV_1000T_CTRL     = 0x09,/* 16 bit r/w    1000Base-T Control Reg */
1126         PHY_MARV_1000T_STAT     = 0x0a,/* 16 bit r/o    1000Base-T Status Reg */
1127         PHY_MARV_EXT_STAT       = 0x0f,/* 16 bit r/o    Extended Status Reg */
1128         PHY_MARV_PHY_CTRL       = 0x10,/* 16 bit r/w    PHY Specific Ctrl Reg */
1129         PHY_MARV_PHY_STAT       = 0x11,/* 16 bit r/o    PHY Specific Stat Reg */
1130         PHY_MARV_INT_MASK       = 0x12,/* 16 bit r/w    Interrupt Mask Reg */
1131         PHY_MARV_INT_STAT       = 0x13,/* 16 bit r/o    Interrupt Status Reg */
1132         PHY_MARV_EXT_CTRL       = 0x14,/* 16 bit r/w    Ext. PHY Specific Ctrl */
1133         PHY_MARV_RXE_CNT        = 0x15,/* 16 bit r/w    Receive Error Counter */
1134         PHY_MARV_EXT_ADR        = 0x16,/* 16 bit r/w    Ext. Ad. for Cable Diag. */
1135         PHY_MARV_PORT_IRQ       = 0x17,/* 16 bit r/o    Port 0 IRQ (88E1111 only) */
1136         PHY_MARV_LED_CTRL       = 0x18,/* 16 bit r/w    LED Control Reg */
1137         PHY_MARV_LED_OVER       = 0x19,/* 16 bit r/w    Manual LED Override Reg */
1138         PHY_MARV_EXT_CTRL_2     = 0x1a,/* 16 bit r/w    Ext. PHY Specific Ctrl 2 */
1139         PHY_MARV_EXT_P_STAT     = 0x1b,/* 16 bit r/w    Ext. PHY Spec. Stat Reg */
1140         PHY_MARV_CABLE_DIAG     = 0x1c,/* 16 bit r/o    Cable Diagnostic Reg */
1141         PHY_MARV_PAGE_ADDR      = 0x1d,/* 16 bit r/w    Extended Page Address Reg */
1142         PHY_MARV_PAGE_DATA      = 0x1e,/* 16 bit r/w    Extended Page Data Reg */
1143
1144 /* for 10/100 Fast Ethernet PHY (88E3082 only) */
1145         PHY_MARV_FE_LED_PAR     = 0x16,/* 16 bit r/w    LED Parallel Select Reg. */
1146         PHY_MARV_FE_LED_SER     = 0x17,/* 16 bit r/w    LED Stream Select S. LED */
1147         PHY_MARV_FE_VCT_TX      = 0x1a,/* 16 bit r/w    VCT Reg. for TXP/N Pins */
1148         PHY_MARV_FE_VCT_RX      = 0x1b,/* 16 bit r/o    VCT Reg. for RXP/N Pins */
1149         PHY_MARV_FE_SPEC_2      = 0x1c,/* 16 bit r/w    Specific Control Reg. 2 */
1150 };
1151
1152 enum {
1153         PHY_CT_RESET    = 1<<15, /* Bit 15: (sc)        clear all PHY related regs */
1154         PHY_CT_LOOP     = 1<<14, /* Bit 14:     enable Loopback over PHY */
1155         PHY_CT_SPS_LSB  = 1<<13, /* Bit 13:     Speed select, lower bit */
1156         PHY_CT_ANE      = 1<<12, /* Bit 12:     Auto-Negotiation Enabled */
1157         PHY_CT_PDOWN    = 1<<11, /* Bit 11:     Power Down Mode */
1158         PHY_CT_ISOL     = 1<<10, /* Bit 10:     Isolate Mode */
1159         PHY_CT_RE_CFG   = 1<<9, /* Bit  9:      (sc) Restart Auto-Negotiation */
1160         PHY_CT_DUP_MD   = 1<<8, /* Bit  8:      Duplex Mode */
1161         PHY_CT_COL_TST  = 1<<7, /* Bit  7:      Collision Test enabled */
1162         PHY_CT_SPS_MSB  = 1<<6, /* Bit  6:      Speed select, upper bit */
1163 };
1164
1165 enum {
1166         PHY_CT_SP1000   = PHY_CT_SPS_MSB, /* enable speed of 1000 Mbps */
1167         PHY_CT_SP100    = PHY_CT_SPS_LSB, /* enable speed of  100 Mbps */
1168         PHY_CT_SP10     = 0,              /* enable speed of   10 Mbps */
1169 };
1170
1171 enum {
1172         PHY_ST_EXT_ST   = 1<<8, /* Bit  8:      Extended Status Present */
1173
1174         PHY_ST_PRE_SUP  = 1<<6, /* Bit  6:      Preamble Suppression */
1175         PHY_ST_AN_OVER  = 1<<5, /* Bit  5:      Auto-Negotiation Over */
1176         PHY_ST_REM_FLT  = 1<<4, /* Bit  4:      Remote Fault Condition Occured */
1177         PHY_ST_AN_CAP   = 1<<3, /* Bit  3:      Auto-Negotiation Capability */
1178         PHY_ST_LSYNC    = 1<<2, /* Bit  2:      Link Synchronized */
1179         PHY_ST_JAB_DET  = 1<<1, /* Bit  1:      Jabber Detected */
1180         PHY_ST_EXT_REG  = 1<<0, /* Bit  0:      Extended Register available */
1181 };
1182
1183 enum {
1184         PHY_I1_OUI_MSK  = 0x3f<<10, /* Bit 15..10:      Organization Unique ID */
1185         PHY_I1_MOD_NUM  = 0x3f<<4, /* Bit  9.. 4:       Model Number */
1186         PHY_I1_REV_MSK  = 0xf, /* Bit  3.. 0:   Revision Number */
1187 };
1188
1189 /* different Marvell PHY Ids */
1190 enum {
1191         PHY_MARV_ID0_VAL= 0x0141, /* Marvell Unique Identifier */
1192
1193         PHY_BCOM_ID1_A1 = 0x6041,
1194         PHY_BCOM_ID1_B2 = 0x6043,
1195         PHY_BCOM_ID1_C0 = 0x6044,
1196         PHY_BCOM_ID1_C5 = 0x6047,
1197
1198         PHY_MARV_ID1_B0 = 0x0C23, /* Yukon      (PHY 88E1011) */
1199         PHY_MARV_ID1_B2 = 0x0C25, /* Yukon-Plus (PHY 88E1011) */
1200         PHY_MARV_ID1_C2 = 0x0CC2, /* Yukon-EC   (PHY 88E1111) */
1201         PHY_MARV_ID1_Y2 = 0x0C91, /* Yukon-2    (PHY 88E1112) */
1202         PHY_MARV_ID1_FE = 0x0C83, /* Yukon-FE   (PHY 88E3082 Rev.A1) */
1203         PHY_MARV_ID1_ECU= 0x0CB0, /* Yukon-ECU  (PHY 88E1149 Rev.B2?) */
1204 };
1205
1206 /* Advertisement register bits */
1207 enum {
1208         PHY_AN_NXT_PG   = 1<<15, /* Bit 15:     Request Next Page */
1209         PHY_AN_ACK      = 1<<14, /* Bit 14:     (ro) Acknowledge Received */
1210         PHY_AN_RF       = 1<<13, /* Bit 13:     Remote Fault Bits */
1211
1212         PHY_AN_PAUSE_ASYM = 1<<11,/* Bit 11:    Try for asymmetric */
1213         PHY_AN_PAUSE_CAP = 1<<10, /* Bit 10:    Try for pause */
1214         PHY_AN_100BASE4 = 1<<9, /* Bit 9:       Try for 100mbps 4k packets */
1215         PHY_AN_100FULL  = 1<<8, /* Bit 8:       Try for 100mbps full-duplex */
1216         PHY_AN_100HALF  = 1<<7, /* Bit 7:       Try for 100mbps half-duplex */
1217         PHY_AN_10FULL   = 1<<6, /* Bit 6:       Try for 10mbps full-duplex */
1218         PHY_AN_10HALF   = 1<<5, /* Bit 5:       Try for 10mbps half-duplex */
1219         PHY_AN_CSMA     = 1<<0, /* Bit 0:       Only selector supported */
1220         PHY_AN_SEL      = 0x1f, /* Bit 4..0:    Selector Field, 00001=Ethernet*/
1221         PHY_AN_FULL     = PHY_AN_100FULL | PHY_AN_10FULL | PHY_AN_CSMA,
1222         PHY_AN_ALL      = PHY_AN_10HALF | PHY_AN_10FULL |
1223                           PHY_AN_100HALF | PHY_AN_100FULL,
1224 };
1225
1226 /*****  PHY_BCOM_1000T_STAT     16 bit r/o      1000Base-T Status Reg *****/
1227 /*****  PHY_MARV_1000T_STAT     16 bit r/o      1000Base-T Status Reg *****/
1228 enum {
1229         PHY_B_1000S_MSF = 1<<15, /* Bit 15:     Master/Slave Fault */
1230         PHY_B_1000S_MSR = 1<<14, /* Bit 14:     Master/Slave Result */
1231         PHY_B_1000S_LRS = 1<<13, /* Bit 13:     Local Receiver Status */
1232         PHY_B_1000S_RRS = 1<<12, /* Bit 12:     Remote Receiver Status */
1233         PHY_B_1000S_LP_FD       = 1<<11, /* Bit 11:     Link Partner can FD */
1234         PHY_B_1000S_LP_HD       = 1<<10, /* Bit 10:     Link Partner can HD */
1235                                                                         /* Bit  9..8:   reserved */
1236         PHY_B_1000S_IEC = 0xff, /* Bit  7..0:   Idle Error Count */
1237 };
1238
1239 /** Marvell-Specific */
1240 enum {
1241         PHY_M_AN_NXT_PG = 1<<15, /* Request Next Page */
1242         PHY_M_AN_ACK    = 1<<14, /* (ro)        Acknowledge Received */
1243         PHY_M_AN_RF     = 1<<13, /* Remote Fault */
1244
1245         PHY_M_AN_ASP    = 1<<11, /* Asymmetric Pause */
1246         PHY_M_AN_PC     = 1<<10, /* MAC Pause implemented */
1247         PHY_M_AN_100_T4 = 1<<9, /* Not cap. 100Base-T4 (always 0) */
1248         PHY_M_AN_100_FD = 1<<8, /* Advertise 100Base-TX Full Duplex */
1249         PHY_M_AN_100_HD = 1<<7, /* Advertise 100Base-TX Half Duplex */
1250         PHY_M_AN_10_FD  = 1<<6, /* Advertise 10Base-TX Full Duplex */
1251         PHY_M_AN_10_HD  = 1<<5, /* Advertise 10Base-TX Half Duplex */
1252         PHY_M_AN_SEL_MSK =0x1f<<4,      /* Bit  4.. 0: Selector Field Mask */
1253 };
1254
1255 /* special defines for FIBER (88E1011S only) */
1256 enum {
1257         PHY_M_AN_ASP_X  = 1<<8, /* Asymmetric Pause */
1258         PHY_M_AN_PC_X   = 1<<7, /* MAC Pause implemented */
1259         PHY_M_AN_1000X_AHD      = 1<<6, /* Advertise 10000Base-X Half Duplex */
1260         PHY_M_AN_1000X_AFD      = 1<<5, /* Advertise 10000Base-X Full Duplex */
1261 };
1262
1263 /* Pause Bits (PHY_M_AN_ASP_X and PHY_M_AN_PC_X) encoding */
1264 enum {
1265         PHY_M_P_NO_PAUSE_X      = 0<<7,/* Bit  8.. 7:   no Pause Mode */
1266         PHY_M_P_SYM_MD_X        = 1<<7, /* Bit  8.. 7:  symmetric Pause Mode */
1267         PHY_M_P_ASYM_MD_X       = 2<<7,/* Bit  8.. 7:   asymmetric Pause Mode */
1268         PHY_M_P_BOTH_MD_X       = 3<<7,/* Bit  8.. 7:   both Pause Mode */
1269 };
1270
1271 /*****  PHY_MARV_1000T_CTRL     16 bit r/w      1000Base-T Control Reg *****/
1272 enum {
1273         PHY_M_1000C_TEST        = 7<<13,/* Bit 15..13:  Test Modes */
1274         PHY_M_1000C_MSE = 1<<12, /* Manual Master/Slave Enable */
1275         PHY_M_1000C_MSC = 1<<11, /* M/S Configuration (1=Master) */
1276         PHY_M_1000C_MPD = 1<<10, /* Multi-Port Device */
1277         PHY_M_1000C_AFD = 1<<9, /* Advertise Full Duplex */
1278         PHY_M_1000C_AHD = 1<<8, /* Advertise Half Duplex */
1279 };
1280
1281 /*****  PHY_MARV_PHY_CTRL       16 bit r/w      PHY Specific Ctrl Reg *****/
1282 enum {
1283         PHY_M_PC_TX_FFD_MSK     = 3<<14,/* Bit 15..14: Tx FIFO Depth Mask */
1284         PHY_M_PC_RX_FFD_MSK     = 3<<12,/* Bit 13..12: Rx FIFO Depth Mask */
1285         PHY_M_PC_ASS_CRS_TX     = 1<<11, /* Assert CRS on Transmit */
1286         PHY_M_PC_FL_GOOD        = 1<<10, /* Force Link Good */
1287         PHY_M_PC_EN_DET_MSK     = 3<<8,/* Bit  9.. 8: Energy Detect Mask */
1288         PHY_M_PC_ENA_EXT_D      = 1<<7, /* Enable Ext. Distance (10BT) */
1289         PHY_M_PC_MDIX_MSK       = 3<<5,/* Bit  6.. 5: MDI/MDIX Config. Mask */
1290         PHY_M_PC_DIS_125CLK     = 1<<4, /* Disable 125 CLK */
1291         PHY_M_PC_MAC_POW_UP     = 1<<3, /* MAC Power up */
1292         PHY_M_PC_SQE_T_ENA      = 1<<2, /* SQE Test Enabled */
1293         PHY_M_PC_POL_R_DIS      = 1<<1, /* Polarity Reversal Disabled */
1294         PHY_M_PC_DIS_JABBER     = 1<<0, /* Disable Jabber */
1295 };
1296
1297 enum {
1298         PHY_M_PC_EN_DET         = 2<<8, /* Energy Detect (Mode 1) */
1299         PHY_M_PC_EN_DET_PLUS    = 3<<8, /* Energy Detect Plus (Mode 2) */
1300 };
1301
1302 #define PHY_M_PC_MDI_XMODE(x)   (((u16)(x)<<5) & PHY_M_PC_MDIX_MSK)
1303
1304 enum {
1305         PHY_M_PC_MAN_MDI        = 0, /* 00 = Manual MDI configuration */
1306         PHY_M_PC_MAN_MDIX       = 1, /* 01 = Manual MDIX configuration */
1307         PHY_M_PC_ENA_AUTO       = 3, /* 11 = Enable Automatic Crossover */
1308 };
1309
1310 /* for Yukon-EC Ultra Gigabit Ethernet PHY (88E1149 only) */
1311 enum {
1312         PHY_M_PC_COP_TX_DIS     = 1<<3, /* Copper Transmitter Disable */
1313         PHY_M_PC_POW_D_ENA      = 1<<2, /* Power Down Enable */
1314 };
1315
1316 /* for 10/100 Fast Ethernet PHY (88E3082 only) */
1317 enum {
1318         PHY_M_PC_ENA_DTE_DT     = 1<<15, /* Enable Data Terminal Equ. (DTE) Detect */
1319         PHY_M_PC_ENA_ENE_DT     = 1<<14, /* Enable Energy Detect (sense & pulse) */
1320         PHY_M_PC_DIS_NLP_CK     = 1<<13, /* Disable Normal Link Puls (NLP) Check */
1321         PHY_M_PC_ENA_LIP_NP     = 1<<12, /* Enable Link Partner Next Page Reg. */
1322         PHY_M_PC_DIS_NLP_GN     = 1<<11, /* Disable Normal Link Puls Generation */
1323
1324         PHY_M_PC_DIS_SCRAMB     = 1<<9, /* Disable Scrambler */
1325         PHY_M_PC_DIS_FEFI       = 1<<8, /* Disable Far End Fault Indic. (FEFI) */
1326
1327         PHY_M_PC_SH_TP_SEL      = 1<<6, /* Shielded Twisted Pair Select */
1328         PHY_M_PC_RX_FD_MSK      = 3<<2,/* Bit  3.. 2: Rx FIFO Depth Mask */
1329 };
1330
1331 /*****  PHY_MARV_PHY_STAT       16 bit r/o      PHY Specific Status Reg *****/
1332 enum {
1333         PHY_M_PS_SPEED_MSK      = 3<<14, /* Bit 15..14: Speed Mask */
1334         PHY_M_PS_SPEED_1000     = 1<<15, /*             10 = 1000 Mbps */
1335         PHY_M_PS_SPEED_100      = 1<<14, /*             01 =  100 Mbps */
1336         PHY_M_PS_SPEED_10       = 0,     /*             00 =   10 Mbps */
1337         PHY_M_PS_FULL_DUP       = 1<<13, /* Full Duplex */
1338         PHY_M_PS_PAGE_REC       = 1<<12, /* Page Received */
1339         PHY_M_PS_SPDUP_RES      = 1<<11, /* Speed & Duplex Resolved */
1340         PHY_M_PS_LINK_UP        = 1<<10, /* Link Up */
1341         PHY_M_PS_CABLE_MSK      = 7<<7,  /* Bit  9.. 7: Cable Length Mask */
1342         PHY_M_PS_MDI_X_STAT     = 1<<6,  /* MDI Crossover Stat (1=MDIX) */
1343         PHY_M_PS_DOWNS_STAT     = 1<<5,  /* Downshift Status (1=downsh.) */
1344         PHY_M_PS_ENDET_STAT     = 1<<4,  /* Energy Detect Status (1=act) */
1345         PHY_M_PS_TX_P_EN        = 1<<3,  /* Tx Pause Enabled */
1346         PHY_M_PS_RX_P_EN        = 1<<2,  /* Rx Pause Enabled */
1347         PHY_M_PS_POL_REV        = 1<<1,  /* Polarity Reversed */
1348         PHY_M_PS_JABBER         = 1<<0,  /* Jabber */
1349 };
1350
1351 #define PHY_M_PS_PAUSE_MSK      (PHY_M_PS_TX_P_EN | PHY_M_PS_RX_P_EN)
1352
1353 /* for 10/100 Fast Ethernet PHY (88E3082 only) */
1354 enum {
1355         PHY_M_PS_DTE_DETECT     = 1<<15, /* Data Terminal Equipment (DTE) Detected */
1356         PHY_M_PS_RES_SPEED      = 1<<14, /* Resolved Speed (1=100 Mbps, 0=10 Mbps */
1357 };
1358
1359 enum {
1360         PHY_M_IS_AN_ERROR       = 1<<15, /* Auto-Negotiation Error */
1361         PHY_M_IS_LSP_CHANGE     = 1<<14, /* Link Speed Changed */
1362         PHY_M_IS_DUP_CHANGE     = 1<<13, /* Duplex Mode Changed */
1363         PHY_M_IS_AN_PR          = 1<<12, /* Page Received */
1364         PHY_M_IS_AN_COMPL       = 1<<11, /* Auto-Negotiation Completed */
1365         PHY_M_IS_LST_CHANGE     = 1<<10, /* Link Status Changed */
1366         PHY_M_IS_SYMB_ERROR     = 1<<9, /* Symbol Error */
1367         PHY_M_IS_FALSE_CARR     = 1<<8, /* False Carrier */
1368         PHY_M_IS_FIFO_ERROR     = 1<<7, /* FIFO Overflow/Underrun Error */
1369         PHY_M_IS_MDI_CHANGE     = 1<<6, /* MDI Crossover Changed */
1370         PHY_M_IS_DOWNSH_DET     = 1<<5, /* Downshift Detected */
1371         PHY_M_IS_END_CHANGE     = 1<<4, /* Energy Detect Changed */
1372
1373         PHY_M_IS_DTE_CHANGE     = 1<<2, /* DTE Power Det. Status Changed */
1374         PHY_M_IS_POL_CHANGE     = 1<<1, /* Polarity Changed */
1375         PHY_M_IS_JABBER         = 1<<0, /* Jabber */
1376
1377         PHY_M_DEF_MSK           = PHY_M_IS_LSP_CHANGE | PHY_M_IS_LST_CHANGE
1378                                  | PHY_M_IS_DUP_CHANGE,
1379         PHY_M_AN_MSK           = PHY_M_IS_AN_ERROR | PHY_M_IS_AN_COMPL,
1380 };
1381
1382
1383 /*****  PHY_MARV_EXT_CTRL       16 bit r/w      Ext. PHY Specific Ctrl *****/
1384 enum {
1385         PHY_M_EC_ENA_BC_EXT = 1<<15, /* Enable Block Carr. Ext. (88E1111 only) */
1386         PHY_M_EC_ENA_LIN_LB = 1<<14, /* Enable Line Loopback (88E1111 only) */
1387
1388         PHY_M_EC_DIS_LINK_P = 1<<12, /* Disable Link Pulses (88E1111 only) */
1389         PHY_M_EC_M_DSC_MSK  = 3<<10, /* Bit 11..10:     Master Downshift Counter */
1390                                         /* (88E1011 only) */
1391         PHY_M_EC_S_DSC_MSK  = 3<<8,/* Bit  9.. 8:       Slave  Downshift Counter */
1392                                        /* (88E1011 only) */
1393         PHY_M_EC_M_DSC_MSK2 = 7<<9,/* Bit 11.. 9:       Master Downshift Counter */
1394                                         /* (88E1111 only) */
1395         PHY_M_EC_DOWN_S_ENA = 1<<8, /* Downshift Enable (88E1111 only) */
1396                                         /* !!! Errata in spec. (1 = disable) */
1397         PHY_M_EC_RX_TIM_CT  = 1<<7, /* RGMII Rx Timing Control*/
1398         PHY_M_EC_MAC_S_MSK  = 7<<4,/* Bit  6.. 4:       Def. MAC interface speed */
1399         PHY_M_EC_FIB_AN_ENA = 1<<3, /* Fiber Auto-Neg. Enable (88E1011S only) */
1400         PHY_M_EC_DTE_D_ENA  = 1<<2, /* DTE Detect Enable (88E1111 only) */
1401         PHY_M_EC_TX_TIM_CT  = 1<<1, /* RGMII Tx Timing Control */
1402         PHY_M_EC_TRANS_DIS  = 1<<0, /* Transmitter Disable (88E1111 only) */};
1403
1404 #define PHY_M_EC_M_DSC(x)       ((u16)(x)<<10 & PHY_M_EC_M_DSC_MSK)
1405                                         /* 00=1x; 01=2x; 10=3x; 11=4x */
1406 #define PHY_M_EC_S_DSC(x)       ((u16)(x)<<8 & PHY_M_EC_S_DSC_MSK)
1407                                         /* 00=dis; 01=1x; 10=2x; 11=3x */
1408 #define PHY_M_EC_DSC_2(x)       ((u16)(x)<<9 & PHY_M_EC_M_DSC_MSK2)
1409                                         /* 000=1x; 001=2x; 010=3x; 011=4x */
1410 #define PHY_M_EC_MAC_S(x)       ((u16)(x)<<4 & PHY_M_EC_MAC_S_MSK)
1411                                         /* 01X=0; 110=2.5; 111=25 (MHz) */
1412
1413 /* for Yukon-2 Gigabit Ethernet PHY (88E1112 only) */
1414 enum {
1415         PHY_M_PC_DIS_LINK_Pa    = 1<<15,/* Disable Link Pulses */
1416         PHY_M_PC_DSC_MSK        = 7<<12,/* Bit 14..12:  Downshift Counter */
1417         PHY_M_PC_DOWN_S_ENA     = 1<<11,/* Downshift Enable */
1418 };
1419 /* !!! Errata in spec. (1 = disable) */
1420
1421 #define PHY_M_PC_DSC(x)                 (((u16)(x)<<12) & PHY_M_PC_DSC_MSK)
1422                                                                                         /* 100=5x; 101=6x; 110=7x; 111=8x */
1423 enum {
1424         MAC_TX_CLK_0_MHZ        = 2,
1425         MAC_TX_CLK_2_5_MHZ      = 6,
1426         MAC_TX_CLK_25_MHZ       = 7,
1427 };
1428
1429 /*****  PHY_MARV_LED_CTRL       16 bit r/w      LED Control Reg *****/
1430 enum {
1431         PHY_M_LEDC_DIS_LED      = 1<<15, /* Disable LED */
1432         PHY_M_LEDC_PULS_MSK     = 7<<12,/* Bit 14..12: Pulse Stretch Mask */
1433         PHY_M_LEDC_F_INT        = 1<<11, /* Force Interrupt */
1434         PHY_M_LEDC_BL_R_MSK     = 7<<8,/* Bit 10.. 8: Blink Rate Mask */
1435         PHY_M_LEDC_DP_C_LSB     = 1<<7, /* Duplex Control (LSB, 88E1111 only) */
1436         PHY_M_LEDC_TX_C_LSB     = 1<<6, /* Tx Control (LSB, 88E1111 only) */
1437         PHY_M_LEDC_LK_C_MSK     = 7<<3,/* Bit  5.. 3: Link Control Mask */
1438                                         /* (88E1111 only) */
1439 };
1440
1441 enum {
1442         PHY_M_LEDC_LINK_MSK     = 3<<3,/* Bit  4.. 3: Link Control Mask */
1443                                                                         /* (88E1011 only) */
1444         PHY_M_LEDC_DP_CTRL      = 1<<2, /* Duplex Control */
1445         PHY_M_LEDC_DP_C_MSB     = 1<<2, /* Duplex Control (MSB, 88E1111 only) */
1446         PHY_M_LEDC_RX_CTRL      = 1<<1, /* Rx Activity / Link */
1447         PHY_M_LEDC_TX_CTRL      = 1<<0, /* Tx Activity / Link */
1448         PHY_M_LEDC_TX_C_MSB     = 1<<0, /* Tx Control (MSB, 88E1111 only) */
1449 };
1450
1451 #define PHY_M_LED_PULS_DUR(x)   (((u16)(x)<<12) & PHY_M_LEDC_PULS_MSK)
1452
1453 /*****  PHY_MARV_PHY_STAT (page 3)16 bit r/w    Polarity Control Reg. *****/
1454 enum {
1455         PHY_M_POLC_LS1M_MSK     = 0xf<<12, /* Bit 15..12: LOS,STAT1 Mix % Mask */
1456         PHY_M_POLC_IS0M_MSK     = 0xf<<8,  /* Bit 11.. 8: INIT,STAT0 Mix % Mask */
1457         PHY_M_POLC_LOS_MSK      = 0x3<<6,  /* Bit  7.. 6: LOS Pol. Ctrl. Mask */
1458         PHY_M_POLC_INIT_MSK     = 0x3<<4,  /* Bit  5.. 4: INIT Pol. Ctrl. Mask */
1459         PHY_M_POLC_STA1_MSK     = 0x3<<2,  /* Bit  3.. 2: STAT1 Pol. Ctrl. Mask */
1460         PHY_M_POLC_STA0_MSK     = 0x3,     /* Bit  1.. 0: STAT0 Pol. Ctrl. Mask */
1461 };
1462
1463 #define PHY_M_POLC_LS1_P_MIX(x) (((x)<<12) & PHY_M_POLC_LS1M_MSK)
1464 #define PHY_M_POLC_IS0_P_MIX(x) (((x)<<8) & PHY_M_POLC_IS0M_MSK)
1465 #define PHY_M_POLC_LOS_CTRL(x)  (((x)<<6) & PHY_M_POLC_LOS_MSK)
1466 #define PHY_M_POLC_INIT_CTRL(x) (((x)<<4) & PHY_M_POLC_INIT_MSK)
1467 #define PHY_M_POLC_STA1_CTRL(x) (((x)<<2) & PHY_M_POLC_STA1_MSK)
1468 #define PHY_M_POLC_STA0_CTRL(x) (((x)<<0) & PHY_M_POLC_STA0_MSK)
1469
1470 enum {
1471         PULS_NO_STR     = 0,/* no pulse stretching */
1472         PULS_21MS       = 1,/* 21 ms to 42 ms */
1473         PULS_42MS       = 2,/* 42 ms to 84 ms */
1474         PULS_84MS       = 3,/* 84 ms to 170 ms */
1475         PULS_170MS      = 4,/* 170 ms to 340 ms */
1476         PULS_340MS      = 5,/* 340 ms to 670 ms */
1477         PULS_670MS      = 6,/* 670 ms to 1.3 s */
1478         PULS_1300MS     = 7,/* 1.3 s to 2.7 s */
1479 };
1480
1481 #define PHY_M_LED_BLINK_RT(x)   (((u16)(x)<<8) & PHY_M_LEDC_BL_R_MSK)
1482
1483 enum {
1484         BLINK_42MS      = 0,/* 42 ms */
1485         BLINK_84MS      = 1,/* 84 ms */
1486         BLINK_170MS     = 2,/* 170 ms */
1487         BLINK_340MS     = 3,/* 340 ms */
1488         BLINK_670MS     = 4,/* 670 ms */
1489 };
1490
1491 /*****  PHY_MARV_LED_OVER       16 bit r/w      Manual LED Override Reg *****/
1492 #define PHY_M_LED_MO_SGMII(x)   ((x)<<14)       /* Bit 15..14:  SGMII AN Timer */
1493
1494 #define PHY_M_LED_MO_DUP(x)     ((x)<<10)       /* Bit 11..10:  Duplex */
1495 #define PHY_M_LED_MO_10(x)      ((x)<<8)        /* Bit  9.. 8:  Link 10 */
1496 #define PHY_M_LED_MO_100(x)     ((x)<<6)        /* Bit  7.. 6:  Link 100 */
1497 #define PHY_M_LED_MO_1000(x)    ((x)<<4)        /* Bit  5.. 4:  Link 1000 */
1498 #define PHY_M_LED_MO_RX(x)      ((x)<<2)        /* Bit  3.. 2:  Rx */
1499 #define PHY_M_LED_MO_TX(x)      ((x)<<0)        /* Bit  1.. 0:  Tx */
1500
1501 enum led_mode {
1502         MO_LED_NORM  = 0,
1503         MO_LED_BLINK = 1,
1504         MO_LED_OFF   = 2,
1505         MO_LED_ON    = 3,
1506 };
1507
1508 /*****  PHY_MARV_EXT_CTRL_2     16 bit r/w      Ext. PHY Specific Ctrl 2 *****/
1509 enum {
1510         PHY_M_EC2_FI_IMPED      = 1<<6, /* Fiber Input  Impedance */
1511         PHY_M_EC2_FO_IMPED      = 1<<5, /* Fiber Output Impedance */
1512         PHY_M_EC2_FO_M_CLK      = 1<<4, /* Fiber Mode Clock Enable */
1513         PHY_M_EC2_FO_BOOST      = 1<<3, /* Fiber Output Boost */
1514         PHY_M_EC2_FO_AM_MSK     = 7,/* Bit  2.. 0:      Fiber Output Amplitude */
1515 };
1516
1517 /*****  PHY_MARV_EXT_P_STAT 16 bit r/w  Ext. PHY Specific Status *****/
1518 enum {
1519         PHY_M_FC_AUTO_SEL       = 1<<15, /* Fiber/Copper Auto Sel. Dis. */
1520         PHY_M_FC_AN_REG_ACC     = 1<<14, /* Fiber/Copper AN Reg. Access */
1521         PHY_M_FC_RESOLUTION     = 1<<13, /* Fiber/Copper Resolution */
1522         PHY_M_SER_IF_AN_BP      = 1<<12, /* Ser. IF AN Bypass Enable */
1523         PHY_M_SER_IF_BP_ST      = 1<<11, /* Ser. IF AN Bypass Status */
1524         PHY_M_IRQ_POLARITY      = 1<<10, /* IRQ polarity */
1525         PHY_M_DIS_AUT_MED       = 1<<9, /* Disable Aut. Medium Reg. Selection */
1526         /* (88E1111 only) */
1527
1528         PHY_M_UNDOC1            = 1<<7, /* undocumented bit !! */
1529         PHY_M_DTE_POW_STAT      = 1<<4, /* DTE Power Status (88E1111 only) */
1530         PHY_M_MODE_MASK = 0xf, /* Bit  3.. 0: copy of HWCFG MODE[3:0] */
1531 };
1532
1533 /* for 10/100 Fast Ethernet PHY (88E3082 only) */
1534 /*****  PHY_MARV_FE_LED_PAR             16 bit r/w      LED Parallel Select Reg. *****/
1535                                                                         /* Bit 15..12: reserved (used internally) */
1536 enum {
1537         PHY_M_FELP_LED2_MSK = 0xf<<8,   /* Bit 11.. 8: LED2 Mask (LINK) */
1538         PHY_M_FELP_LED1_MSK = 0xf<<4,   /* Bit  7.. 4: LED1 Mask (ACT) */
1539         PHY_M_FELP_LED0_MSK = 0xf, /* Bit  3.. 0: LED0 Mask (SPEED) */
1540 };
1541
1542 #define PHY_M_FELP_LED2_CTRL(x) (((u16)(x)<<8) & PHY_M_FELP_LED2_MSK)
1543 #define PHY_M_FELP_LED1_CTRL(x) (((u16)(x)<<4) & PHY_M_FELP_LED1_MSK)
1544 #define PHY_M_FELP_LED0_CTRL(x) (((u16)(x)<<0) & PHY_M_FELP_LED0_MSK)
1545
1546 enum {
1547         LED_PAR_CTRL_COLX       = 0x00,
1548         LED_PAR_CTRL_ERROR      = 0x01,
1549         LED_PAR_CTRL_DUPLEX     = 0x02,
1550         LED_PAR_CTRL_DP_COL     = 0x03,
1551         LED_PAR_CTRL_SPEED      = 0x04,
1552         LED_PAR_CTRL_LINK       = 0x05,
1553         LED_PAR_CTRL_TX         = 0x06,
1554         LED_PAR_CTRL_RX         = 0x07,
1555         LED_PAR_CTRL_ACT        = 0x08,
1556         LED_PAR_CTRL_LNK_RX     = 0x09,
1557         LED_PAR_CTRL_LNK_AC     = 0x0a,
1558         LED_PAR_CTRL_ACT_BL     = 0x0b,
1559         LED_PAR_CTRL_TX_BL      = 0x0c,
1560         LED_PAR_CTRL_RX_BL      = 0x0d,
1561         LED_PAR_CTRL_COL_BL     = 0x0e,
1562         LED_PAR_CTRL_INACT      = 0x0f
1563 };
1564
1565 /*****,PHY_MARV_FE_SPEC_2               16 bit r/w      Specific Control Reg. 2 *****/
1566 enum {
1567         PHY_M_FESC_DIS_WAIT     = 1<<2, /* Disable TDR Waiting Period */
1568         PHY_M_FESC_ENA_MCLK     = 1<<1, /* Enable MAC Rx Clock in sleep mode */
1569         PHY_M_FESC_SEL_CL_A     = 1<<0, /* Select Class A driver (100B-TX) */
1570 };
1571
1572 /* for Yukon-2 Gigabit Ethernet PHY (88E1112 only) */
1573 /*****  PHY_MARV_PHY_CTRL (page 1)              16 bit r/w      Fiber Specific Ctrl *****/
1574 enum {
1575         PHY_M_FIB_FORCE_LNK     = 1<<10,/* Force Link Good */
1576         PHY_M_FIB_SIGD_POL      = 1<<9, /* SIGDET Polarity */
1577         PHY_M_FIB_TX_DIS        = 1<<3, /* Transmitter Disable */
1578 };
1579
1580 /* for Yukon-2 Gigabit Ethernet PHY (88E1112 only) */
1581 /*****  PHY_MARV_PHY_CTRL (page 2)              16 bit r/w      MAC Specific Ctrl *****/
1582 enum {
1583         PHY_M_MAC_MD_MSK        = 7<<7, /* Bit  9.. 7: Mode Select Mask */
1584         PHY_M_MAC_GMIF_PUP      = 1<<3, /* GMII Power Up (88E1149 only) */
1585         PHY_M_MAC_MD_AUTO       = 3,/* Auto Copper/1000Base-X */
1586         PHY_M_MAC_MD_COPPER     = 5,/* Copper only */
1587         PHY_M_MAC_MD_1000BX     = 7,/* 1000Base-X only */
1588 };
1589 #define PHY_M_MAC_MODE_SEL(x)   (((x)<<7) & PHY_M_MAC_MD_MSK)
1590
1591 /*****  PHY_MARV_PHY_CTRL (page 3)              16 bit r/w      LED Control Reg. *****/
1592 enum {
1593         PHY_M_LEDC_LOS_MSK      = 0xf<<12,/* Bit 15..12: LOS LED Ctrl. Mask */
1594         PHY_M_LEDC_INIT_MSK     = 0xf<<8, /* Bit 11.. 8: INIT LED Ctrl. Mask */
1595         PHY_M_LEDC_STA1_MSK     = 0xf<<4,/* Bit  7.. 4: STAT1 LED Ctrl. Mask */
1596         PHY_M_LEDC_STA0_MSK     = 0xf, /* Bit  3.. 0: STAT0 LED Ctrl. Mask */
1597 };
1598
1599 #define PHY_M_LEDC_LOS_CTRL(x)  (((x)<<12) & PHY_M_LEDC_LOS_MSK)
1600 #define PHY_M_LEDC_INIT_CTRL(x) (((x)<<8) & PHY_M_LEDC_INIT_MSK)
1601 #define PHY_M_LEDC_STA1_CTRL(x) (((x)<<4) & PHY_M_LEDC_STA1_MSK)
1602 #define PHY_M_LEDC_STA0_CTRL(x) (((x)<<0) & PHY_M_LEDC_STA0_MSK)
1603
1604 /* GMAC registers  */
1605 /* Port Registers */
1606 enum {
1607         GM_GP_STAT      = 0x0000,       /* 16 bit r/o   General Purpose Status */
1608         GM_GP_CTRL      = 0x0004,       /* 16 bit r/w   General Purpose Control */
1609         GM_TX_CTRL      = 0x0008,       /* 16 bit r/w   Transmit Control Reg. */
1610         GM_RX_CTRL      = 0x000c,       /* 16 bit r/w   Receive Control Reg. */
1611         GM_TX_FLOW_CTRL = 0x0010,       /* 16 bit r/w   Transmit Flow-Control */
1612         GM_TX_PARAM     = 0x0014,       /* 16 bit r/w   Transmit Parameter Reg. */
1613         GM_SERIAL_MODE  = 0x0018,       /* 16 bit r/w   Serial Mode Register */
1614 /* Source Address Registers */
1615         GM_SRC_ADDR_1L  = 0x001c,       /* 16 bit r/w   Source Address 1 (low) */
1616         GM_SRC_ADDR_1M  = 0x0020,       /* 16 bit r/w   Source Address 1 (middle) */
1617         GM_SRC_ADDR_1H  = 0x0024,       /* 16 bit r/w   Source Address 1 (high) */
1618         GM_SRC_ADDR_2L  = 0x0028,       /* 16 bit r/w   Source Address 2 (low) */
1619         GM_SRC_ADDR_2M  = 0x002c,       /* 16 bit r/w   Source Address 2 (middle) */
1620         GM_SRC_ADDR_2H  = 0x0030,       /* 16 bit r/w   Source Address 2 (high) */
1621
1622 /* Multicast Address Hash Registers */
1623         GM_MC_ADDR_H1   = 0x0034,       /* 16 bit r/w   Multicast Address Hash 1 */
1624         GM_MC_ADDR_H2   = 0x0038,       /* 16 bit r/w   Multicast Address Hash 2 */
1625         GM_MC_ADDR_H3   = 0x003c,       /* 16 bit r/w   Multicast Address Hash 3 */
1626         GM_MC_ADDR_H4   = 0x0040,       /* 16 bit r/w   Multicast Address Hash 4 */
1627
1628 /* Interrupt Source Registers */
1629         GM_TX_IRQ_SRC   = 0x0044,       /* 16 bit r/o   Tx Overflow IRQ Source */
1630         GM_RX_IRQ_SRC   = 0x0048,       /* 16 bit r/o   Rx Overflow IRQ Source */
1631         GM_TR_IRQ_SRC   = 0x004c,       /* 16 bit r/o   Tx/Rx Over. IRQ Source */
1632
1633 /* Interrupt Mask Registers */
1634         GM_TX_IRQ_MSK   = 0x0050,       /* 16 bit r/w   Tx Overflow IRQ Mask */
1635         GM_RX_IRQ_MSK   = 0x0054,       /* 16 bit r/w   Rx Overflow IRQ Mask */
1636         GM_TR_IRQ_MSK   = 0x0058,       /* 16 bit r/w   Tx/Rx Over. IRQ Mask */
1637
1638 /* Serial Management Interface (SMI) Registers */
1639         GM_SMI_CTRL     = 0x0080,       /* 16 bit r/w   SMI Control Register */
1640         GM_SMI_DATA     = 0x0084,       /* 16 bit r/w   SMI Data Register */
1641         GM_PHY_ADDR     = 0x0088,       /* 16 bit r/w   GPHY Address Register */
1642 /* MIB Counters */
1643         GM_MIB_CNT_BASE = 0x0100,       /* Base Address of MIB Counters */
1644         GM_MIB_CNT_END  = 0x025C,       /* Last MIB counter */
1645 };
1646
1647
1648 /*
1649  * MIB Counters base address definitions (low word) -
1650  * use offset 4 for access to high word (32 bit r/o)
1651  */
1652 enum {
1653         GM_RXF_UC_OK    = GM_MIB_CNT_BASE + 0,  /* Unicast Frames Received OK */
1654         GM_RXF_BC_OK    = GM_MIB_CNT_BASE + 8,  /* Broadcast Frames Received OK */
1655         GM_RXF_MPAUSE   = GM_MIB_CNT_BASE + 16, /* Pause MAC Ctrl Frames Received */
1656         GM_RXF_MC_OK    = GM_MIB_CNT_BASE + 24, /* Multicast Frames Received OK */
1657         GM_RXF_FCS_ERR  = GM_MIB_CNT_BASE + 32, /* Rx Frame Check Seq. Error */
1658
1659         GM_RXO_OK_LO    = GM_MIB_CNT_BASE + 48, /* Octets Received OK Low */
1660         GM_RXO_OK_HI    = GM_MIB_CNT_BASE + 56, /* Octets Received OK High */
1661         GM_RXO_ERR_LO   = GM_MIB_CNT_BASE + 64, /* Octets Received Invalid Low */
1662         GM_RXO_ERR_HI   = GM_MIB_CNT_BASE + 72, /* Octets Received Invalid High */
1663         GM_RXF_SHT      = GM_MIB_CNT_BASE + 80, /* Frames <64 Byte Received OK */
1664         GM_RXE_FRAG     = GM_MIB_CNT_BASE + 88, /* Frames <64 Byte Received with FCS Err */
1665         GM_RXF_64B      = GM_MIB_CNT_BASE + 96, /* 64 Byte Rx Frame */
1666         GM_RXF_127B     = GM_MIB_CNT_BASE + 104,/* 65-127 Byte Rx Frame */
1667         GM_RXF_255B     = GM_MIB_CNT_BASE + 112,/* 128-255 Byte Rx Frame */
1668         GM_RXF_511B     = GM_MIB_CNT_BASE + 120,/* 256-511 Byte Rx Frame */
1669         GM_RXF_1023B    = GM_MIB_CNT_BASE + 128,/* 512-1023 Byte Rx Frame */
1670         GM_RXF_1518B    = GM_MIB_CNT_BASE + 136,/* 1024-1518 Byte Rx Frame */
1671         GM_RXF_MAX_SZ   = GM_MIB_CNT_BASE + 144,/* 1519-MaxSize Byte Rx Frame */
1672         GM_RXF_LNG_ERR  = GM_MIB_CNT_BASE + 152,/* Rx Frame too Long Error */
1673         GM_RXF_JAB_PKT  = GM_MIB_CNT_BASE + 160,/* Rx Jabber Packet Frame */
1674
1675         GM_RXE_FIFO_OV  = GM_MIB_CNT_BASE + 176,/* Rx FIFO overflow Event */
1676         GM_TXF_UC_OK    = GM_MIB_CNT_BASE + 192,/* Unicast Frames Xmitted OK */
1677         GM_TXF_BC_OK    = GM_MIB_CNT_BASE + 200,/* Broadcast Frames Xmitted OK */
1678         GM_TXF_MPAUSE   = GM_MIB_CNT_BASE + 208,/* Pause MAC Ctrl Frames Xmitted */
1679         GM_TXF_MC_OK    = GM_MIB_CNT_BASE + 216,/* Multicast Frames Xmitted OK */
1680         GM_TXO_OK_LO    = GM_MIB_CNT_BASE + 224,/* Octets Transmitted OK Low */
1681         GM_TXO_OK_HI    = GM_MIB_CNT_BASE + 232,/* Octets Transmitted OK High */
1682         GM_TXF_64B      = GM_MIB_CNT_BASE + 240,/* 64 Byte Tx Frame */
1683         GM_TXF_127B     = GM_MIB_CNT_BASE + 248,/* 65-127 Byte Tx Frame */
1684         GM_TXF_255B     = GM_MIB_CNT_BASE + 256,/* 128-255 Byte Tx Frame */
1685         GM_TXF_511B     = GM_MIB_CNT_BASE + 264,/* 256-511 Byte Tx Frame */
1686         GM_TXF_1023B    = GM_MIB_CNT_BASE + 272,/* 512-1023 Byte Tx Frame */
1687         GM_TXF_1518B    = GM_MIB_CNT_BASE + 280,/* 1024-1518 Byte Tx Frame */
1688         GM_TXF_MAX_SZ   = GM_MIB_CNT_BASE + 288,/* 1519-MaxSize Byte Tx Frame */
1689
1690         GM_TXF_COL      = GM_MIB_CNT_BASE + 304,/* Tx Collision */
1691         GM_TXF_LAT_COL  = GM_MIB_CNT_BASE + 312,/* Tx Late Collision */
1692         GM_TXF_ABO_COL  = GM_MIB_CNT_BASE + 320,/* Tx aborted due to Exces. Col. */
1693         GM_TXF_MUL_COL  = GM_MIB_CNT_BASE + 328,/* Tx Multiple Collision */
1694         GM_TXF_SNG_COL  = GM_MIB_CNT_BASE + 336,/* Tx Single Collision */
1695         GM_TXE_FIFO_UR  = GM_MIB_CNT_BASE + 344,/* Tx FIFO Underrun Event */
1696 };
1697
1698 /* GMAC Bit Definitions */
1699 /*      GM_GP_STAT      16 bit r/o      General Purpose Status Register */
1700 enum {
1701         GM_GPSR_SPEED           = 1<<15, /* Bit 15:     Port Speed (1 = 100 Mbps) */
1702         GM_GPSR_DUPLEX          = 1<<14, /* Bit 14:     Duplex Mode (1 = Full) */
1703         GM_GPSR_FC_TX_DIS       = 1<<13, /* Bit 13:     Tx Flow-Control Mode Disabled */
1704         GM_GPSR_LINK_UP         = 1<<12, /* Bit 12:     Link Up Status */
1705         GM_GPSR_PAUSE           = 1<<11, /* Bit 11:     Pause State */
1706         GM_GPSR_TX_ACTIVE       = 1<<10, /* Bit 10:     Tx in Progress */
1707         GM_GPSR_EXC_COL         = 1<<9, /* Bit  9:      Excessive Collisions Occured */
1708         GM_GPSR_LAT_COL         = 1<<8, /* Bit  8:      Late Collisions Occured */
1709
1710         GM_GPSR_PHY_ST_CH       = 1<<5, /* Bit  5:      PHY Status Change */
1711         GM_GPSR_GIG_SPEED       = 1<<4, /* Bit  4:      Gigabit Speed (1 = 1000 Mbps) */
1712         GM_GPSR_PART_MODE       = 1<<3, /* Bit  3:      Partition mode */
1713         GM_GPSR_FC_RX_DIS       = 1<<2, /* Bit  2:      Rx Flow-Control Mode Disabled */
1714         GM_GPSR_PROM_EN         = 1<<1, /* Bit  1:      Promiscuous Mode Enabled */
1715 };
1716
1717 /*      GM_GP_CTRL      16 bit r/w      General Purpose Control Register */
1718 enum {
1719         GM_GPCR_PROM_ENA        = 1<<14,        /* Bit 14:      Enable Promiscuous Mode */
1720         GM_GPCR_FC_TX_DIS       = 1<<13, /* Bit 13:     Disable Tx Flow-Control Mode */
1721         GM_GPCR_TX_ENA          = 1<<12, /* Bit 12:     Enable Transmit */
1722         GM_GPCR_RX_ENA          = 1<<11, /* Bit 11:     Enable Receive */
1723         GM_GPCR_BURST_ENA       = 1<<10, /* Bit 10:     Enable Burst Mode */
1724         GM_GPCR_LOOP_ENA        = 1<<9, /* Bit  9:      Enable MAC Loopback Mode */
1725         GM_GPCR_PART_ENA        = 1<<8, /* Bit  8:      Enable Partition Mode */
1726         GM_GPCR_GIGS_ENA        = 1<<7, /* Bit  7:      Gigabit Speed (1000 Mbps) */
1727         GM_GPCR_FL_PASS         = 1<<6, /* Bit  6:      Force Link Pass */
1728         GM_GPCR_DUP_FULL        = 1<<5, /* Bit  5:      Full Duplex Mode */
1729         GM_GPCR_FC_RX_DIS       = 1<<4, /* Bit  4:      Disable Rx Flow-Control Mode */
1730         GM_GPCR_SPEED_100       = 1<<3,   /* Bit  3:    Port Speed 100 Mbps */
1731         GM_GPCR_AU_DUP_DIS      = 1<<2, /* Bit  2:      Disable Auto-Update Duplex */
1732         GM_GPCR_AU_FCT_DIS      = 1<<1, /* Bit  1:      Disable Auto-Update Flow-C. */
1733         GM_GPCR_AU_SPD_DIS      = 1<<0, /* Bit  0:      Disable Auto-Update Speed */
1734 };
1735
1736 #define GM_GPCR_SPEED_1000      (GM_GPCR_GIGS_ENA | GM_GPCR_SPEED_100)
1737
1738 /*      GM_TX_CTRL                      16 bit r/w      Transmit Control Register */
1739 enum {
1740         GM_TXCR_FORCE_JAM       = 1<<15, /* Bit 15:     Force Jam / Flow-Control */
1741         GM_TXCR_CRC_DIS         = 1<<14, /* Bit 14:     Disable insertion of CRC */
1742         GM_TXCR_PAD_DIS         = 1<<13, /* Bit 13:     Disable padding of packets */
1743         GM_TXCR_COL_THR_MSK     = 7<<10, /* Bit 12..10: Collision Threshold */
1744 };
1745
1746 #define TX_COL_THR(x)           (((x)<<10) & GM_TXCR_COL_THR_MSK)
1747 #define TX_COL_DEF              0x04
1748
1749 /*      GM_RX_CTRL                      16 bit r/w      Receive Control Register */
1750 enum {
1751         GM_RXCR_UCF_ENA = 1<<15, /* Bit 15:     Enable Unicast filtering */
1752         GM_RXCR_MCF_ENA = 1<<14, /* Bit 14:     Enable Multicast filtering */
1753         GM_RXCR_CRC_DIS = 1<<13, /* Bit 13:     Remove 4-byte CRC */
1754         GM_RXCR_PASS_FC = 1<<12, /* Bit 12:     Pass FC packets to FIFO */
1755 };
1756
1757 /*      GM_TX_PARAM             16 bit r/w      Transmit Parameter Register */
1758 enum {
1759         GM_TXPA_JAMLEN_MSK      = 0x03<<14,     /* Bit 15..14:  Jam Length */
1760         GM_TXPA_JAMIPG_MSK      = 0x1f<<9,      /* Bit 13..9:   Jam IPG */
1761         GM_TXPA_JAMDAT_MSK      = 0x1f<<4,      /* Bit  8..4:   IPG Jam to Data */
1762         GM_TXPA_BO_LIM_MSK      = 0x0f,         /* Bit  3.. 0: Backoff Limit Mask */
1763
1764         TX_JAM_LEN_DEF          = 0x03,
1765         TX_JAM_IPG_DEF          = 0x0b,
1766         TX_IPG_JAM_DEF          = 0x1c,
1767         TX_BOF_LIM_DEF          = 0x04,
1768 };
1769
1770 #define TX_JAM_LEN_VAL(x)       (((x)<<14) & GM_TXPA_JAMLEN_MSK)
1771 #define TX_JAM_IPG_VAL(x)       (((x)<<9)  & GM_TXPA_JAMIPG_MSK)
1772 #define TX_IPG_JAM_DATA(x)      (((x)<<4)  & GM_TXPA_JAMDAT_MSK)
1773 #define TX_BACK_OFF_LIM(x)      ((x) & GM_TXPA_BO_LIM_MSK)
1774
1775
1776 /*      GM_SERIAL_MODE                  16 bit r/w      Serial Mode Register */
1777 enum {
1778         GM_SMOD_DATABL_MSK      = 0x1f<<11, /* Bit 15..11:      Data Blinder (r/o) */
1779         GM_SMOD_LIMIT_4         = 1<<10, /* 4 consecutive Tx trials */
1780         GM_SMOD_VLAN_ENA        = 1<<9,  /* Enable VLAN  (Max. Frame Len) */
1781         GM_SMOD_JUMBO_ENA       = 1<<8,  /* Enable Jumbo (Max. Frame Len) */
1782
1783         GM_NEW_FLOW_CTRL        = 1<<6,  /* Enable New Flow-Control */
1784
1785         GM_SMOD_IPG_MSK         = 0x1f   /* Bit 4..0:   Inter-Packet Gap (IPG) */
1786 };
1787
1788 #define DATA_BLIND_VAL(x)       (((x)<<11) & GM_SMOD_DATABL_MSK)
1789 #define DATA_BLIND_DEF          0x04
1790
1791 #define IPG_DATA_VAL(x)         (x & GM_SMOD_IPG_MSK)
1792 #define IPG_DATA_DEF            0x1e
1793
1794 /*      GM_SMI_CTRL                     16 bit r/w      SMI Control Register */
1795 enum {
1796         GM_SMI_CT_PHY_A_MSK     = 0x1f<<11,/* Bit 15..11:       PHY Device Address */
1797         GM_SMI_CT_REG_A_MSK     = 0x1f<<6,/* Bit 10.. 6:        PHY Register Address */
1798         GM_SMI_CT_OP_RD         = 1<<5, /* Bit  5:      OpCode Read (0=Write)*/
1799         GM_SMI_CT_RD_VAL        = 1<<4, /* Bit  4:      Read Valid (Read completed) */
1800         GM_SMI_CT_BUSY          = 1<<3, /* Bit  3:      Busy (Operation in progress) */
1801 };
1802
1803 #define GM_SMI_CT_PHY_AD(x)     (((u16)(x)<<11) & GM_SMI_CT_PHY_A_MSK)
1804 #define GM_SMI_CT_REG_AD(x)     (((u16)(x)<<6) & GM_SMI_CT_REG_A_MSK)
1805
1806 /*      GM_PHY_ADDR                             16 bit r/w      GPHY Address Register */
1807 enum {
1808         GM_PAR_MIB_CLR  = 1<<5, /* Bit  5:      Set MIB Clear Counter Mode */
1809         GM_PAR_MIB_TST  = 1<<4, /* Bit  4:      MIB Load Counter (Test Mode) */
1810 };
1811
1812 /* Receive Frame Status Encoding */
1813 enum {
1814         GMR_FS_LEN      = 0x7fff<<16, /* Bit 30..16:    Rx Frame Length */
1815         GMR_FS_VLAN     = 1<<13, /* VLAN Packet */
1816         GMR_FS_JABBER   = 1<<12, /* Jabber Packet */
1817         GMR_FS_UN_SIZE  = 1<<11, /* Undersize Packet */
1818         GMR_FS_MC       = 1<<10, /* Multicast Packet */
1819         GMR_FS_BC       = 1<<9,  /* Broadcast Packet */
1820         GMR_FS_RX_OK    = 1<<8,  /* Receive OK (Good Packet) */
1821         GMR_FS_GOOD_FC  = 1<<7,  /* Good Flow-Control Packet */
1822         GMR_FS_BAD_FC   = 1<<6,  /* Bad  Flow-Control Packet */
1823         GMR_FS_MII_ERR  = 1<<5,  /* MII Error */
1824         GMR_FS_LONG_ERR = 1<<4,  /* Too Long Packet */
1825         GMR_FS_FRAGMENT = 1<<3,  /* Fragment */
1826
1827         GMR_FS_CRC_ERR  = 1<<1,  /* CRC Error */
1828         GMR_FS_RX_FF_OV = 1<<0,  /* Rx FIFO Overflow */
1829
1830         GMR_FS_ANY_ERR  = GMR_FS_RX_FF_OV | GMR_FS_CRC_ERR |
1831                           GMR_FS_FRAGMENT | GMR_FS_LONG_ERR |
1832                           GMR_FS_MII_ERR | GMR_FS_BAD_FC |
1833                           GMR_FS_UN_SIZE | GMR_FS_JABBER,
1834 };
1835
1836 /*      RX_GMF_CTRL_T   32 bit  Rx GMAC FIFO Control/Test */
1837 enum {
1838         RX_GCLKMAC_ENA  = 1<<31,        /* RX MAC Clock Gating Enable */
1839         RX_GCLKMAC_OFF  = 1<<30,
1840
1841         RX_STFW_DIS     = 1<<29,        /* RX Store and Forward Enable */
1842         RX_STFW_ENA     = 1<<28,
1843
1844         RX_TRUNC_ON     = 1<<27,        /* enable  packet truncation */
1845         RX_TRUNC_OFF    = 1<<26,        /* disable packet truncation */
1846         RX_VLAN_STRIP_ON = 1<<25,       /* enable  VLAN stripping */
1847         RX_VLAN_STRIP_OFF = 1<<24,      /* disable VLAN stripping */
1848
1849         RX_MACSEC_FLUSH_ON  = 1<<23,
1850         RX_MACSEC_FLUSH_OFF = 1<<22,
1851         RX_MACSEC_ASF_FLUSH_ON = 1<<21,
1852         RX_MACSEC_ASF_FLUSH_OFF = 1<<20,
1853
1854         GMF_RX_OVER_ON      = 1<<19,    /* enable flushing on receive overrun */
1855         GMF_RX_OVER_OFF     = 1<<18,    /* disable flushing on receive overrun */
1856         GMF_ASF_RX_OVER_ON  = 1<<17,    /* enable flushing of ASF when overrun */
1857         GMF_ASF_RX_OVER_OFF = 1<<16,    /* disable flushing of ASF when overrun */
1858
1859         GMF_WP_TST_ON   = 1<<14,        /* Write Pointer Test On */
1860         GMF_WP_TST_OFF  = 1<<13,        /* Write Pointer Test Off */
1861         GMF_WP_STEP     = 1<<12,        /* Write Pointer Step/Increment */
1862
1863         GMF_RP_TST_ON   = 1<<10,        /* Read Pointer Test On */
1864         GMF_RP_TST_OFF  = 1<<9,         /* Read Pointer Test Off */
1865         GMF_RP_STEP     = 1<<8,         /* Read Pointer Step/Increment */
1866         GMF_RX_F_FL_ON  = 1<<7,         /* Rx FIFO Flush Mode On */
1867         GMF_RX_F_FL_OFF = 1<<6,         /* Rx FIFO Flush Mode Off */
1868         GMF_CLI_RX_FO   = 1<<5,         /* Clear IRQ Rx FIFO Overrun */
1869         GMF_CLI_RX_C    = 1<<4,         /* Clear IRQ Rx Frame Complete */
1870
1871         GMF_OPER_ON     = 1<<3,         /* Operational Mode On */
1872         GMF_OPER_OFF    = 1<<2,         /* Operational Mode Off */
1873         GMF_RST_CLR     = 1<<1,         /* Clear GMAC FIFO Reset */
1874         GMF_RST_SET     = 1<<0,         /* Set   GMAC FIFO Reset */
1875
1876         RX_GMF_FL_THR_DEF = 0xa,        /* flush threshold (default) */
1877
1878         GMF_RX_CTRL_DEF = GMF_OPER_ON | GMF_RX_F_FL_ON,
1879 };
1880
1881 /*      RX_GMF_FL_CTRL  16 bit  Rx GMAC FIFO Flush Control (Yukon-Supreme) */
1882 enum {
1883         RX_IPV6_SA_MOB_ENA      = 1<<9, /* IPv6 SA Mobility Support Enable */
1884         RX_IPV6_SA_MOB_DIS      = 1<<8, /* IPv6 SA Mobility Support Disable */
1885         RX_IPV6_DA_MOB_ENA      = 1<<7, /* IPv6 DA Mobility Support Enable */
1886         RX_IPV6_DA_MOB_DIS      = 1<<6, /* IPv6 DA Mobility Support Disable */
1887         RX_PTR_SYNCDLY_ENA      = 1<<5, /* Pointers Delay Synch Enable */
1888         RX_PTR_SYNCDLY_DIS      = 1<<4, /* Pointers Delay Synch Disable */
1889         RX_ASF_NEWFLAG_ENA      = 1<<3, /* RX ASF Flag New Logic Enable */
1890         RX_ASF_NEWFLAG_DIS      = 1<<2, /* RX ASF Flag New Logic Disable */
1891         RX_FLSH_MISSPKT_ENA     = 1<<1, /* RX Flush Miss-Packet Enable */
1892         RX_FLSH_MISSPKT_DIS     = 1<<0, /* RX Flush Miss-Packet Disable */
1893 };
1894
1895 /*      TX_GMF_EA               32 bit  Tx GMAC FIFO End Address */
1896 enum {
1897         TX_DYN_WM_ENA   = 3,    /* Yukon-FE+ specific */
1898 };
1899
1900 /*      TX_GMF_CTRL_T   32 bit  Tx GMAC FIFO Control/Test */
1901 enum {
1902         TX_STFW_DIS     = 1<<31,/* Disable Store & Forward */
1903         TX_STFW_ENA     = 1<<30,/* Enable  Store & Forward */
1904
1905         TX_VLAN_TAG_ON  = 1<<25,/* enable  VLAN tagging */
1906         TX_VLAN_TAG_OFF = 1<<24,/* disable VLAN tagging */
1907
1908         TX_PCI_JUM_ENA  = 1<<23,/* PCI Jumbo Mode enable */
1909         TX_PCI_JUM_DIS  = 1<<22,/* PCI Jumbo Mode enable */
1910
1911         GMF_WSP_TST_ON  = 1<<18,/* Write Shadow Pointer Test On */
1912         GMF_WSP_TST_OFF = 1<<17,/* Write Shadow Pointer Test Off */
1913         GMF_WSP_STEP    = 1<<16,/* Write Shadow Pointer Step/Increment */
1914
1915         GMF_CLI_TX_FU   = 1<<6, /* Clear IRQ Tx FIFO Underrun */
1916         GMF_CLI_TX_FC   = 1<<5, /* Clear IRQ Tx Frame Complete */
1917         GMF_CLI_TX_PE   = 1<<4, /* Clear IRQ Tx Parity Error */
1918 };
1919
1920 /*      GMAC_TI_ST_CTRL  8 bit  Time Stamp Timer Ctrl Reg (YUKON only) */
1921 enum {
1922         GMT_ST_START    = 1<<2, /* Start Time Stamp Timer */
1923         GMT_ST_STOP     = 1<<1, /* Stop  Time Stamp Timer */
1924         GMT_ST_CLR_IRQ  = 1<<0, /* Clear Time Stamp Timer IRQ */
1925 };
1926
1927 /* B28_Y2_ASF_STAT_CMD          32 bit  ASF Status and Command Reg */
1928 enum {
1929         Y2_ASF_OS_PRES  = 1<<4, /* ASF operation system present */
1930         Y2_ASF_RESET    = 1<<3, /* ASF system in reset state */
1931         Y2_ASF_RUNNING  = 1<<2, /* ASF system operational */
1932         Y2_ASF_CLR_HSTI = 1<<1, /* Clear ASF IRQ */
1933         Y2_ASF_IRQ      = 1<<0, /* Issue an IRQ to ASF system */
1934
1935         Y2_ASF_UC_STATE = 3<<2, /* ASF uC State */
1936         Y2_ASF_CLK_HALT = 0,    /* ASF system clock stopped */
1937 };
1938
1939 /* B28_Y2_ASF_HOST_COM  32 bit  ASF Host Communication Reg */
1940 enum {
1941         Y2_ASF_CLR_ASFI = 1<<1, /* Clear host IRQ */
1942         Y2_ASF_HOST_IRQ = 1<<0, /* Issue an IRQ to HOST system */
1943 };
1944 /*      HCU_CCSR        CPU Control and Status Register */
1945 enum {
1946         HCU_CCSR_SMBALERT_MONITOR= 1<<27, /* SMBALERT pin monitor */
1947         HCU_CCSR_CPU_SLEEP      = 1<<26, /* CPU sleep status */
1948         /* Clock Stretching Timeout */
1949         HCU_CCSR_CS_TO          = 1<<25,
1950         HCU_CCSR_WDOG           = 1<<24, /* Watchdog Reset */
1951
1952         HCU_CCSR_CLR_IRQ_HOST   = 1<<17, /* Clear IRQ_HOST */
1953         HCU_CCSR_SET_IRQ_HCU    = 1<<16, /* Set IRQ_HCU */
1954
1955         HCU_CCSR_AHB_RST        = 1<<9, /* Reset AHB bridge */
1956         HCU_CCSR_CPU_RST_MODE   = 1<<8, /* CPU Reset Mode */
1957
1958         HCU_CCSR_SET_SYNC_CPU   = 1<<5,
1959         HCU_CCSR_CPU_CLK_DIVIDE_MSK = 3<<3,/* CPU Clock Divide */
1960         HCU_CCSR_CPU_CLK_DIVIDE_BASE= 1<<3,
1961         HCU_CCSR_OS_PRSNT       = 1<<2, /* ASF OS Present */
1962 /* Microcontroller State */
1963         HCU_CCSR_UC_STATE_MSK   = 3,
1964         HCU_CCSR_UC_STATE_BASE  = 1<<0,
1965         HCU_CCSR_ASF_RESET      = 0,
1966         HCU_CCSR_ASF_HALTED     = 1<<1,
1967         HCU_CCSR_ASF_RUNNING    = 1<<0,
1968 };
1969
1970 /*      HCU_HCSR        Host Control and Status Register */
1971 enum {
1972         HCU_HCSR_SET_IRQ_CPU    = 1<<16, /* Set IRQ_CPU */
1973
1974         HCU_HCSR_CLR_IRQ_HCU    = 1<<1, /* Clear IRQ_HCU */
1975         HCU_HCSR_SET_IRQ_HOST   = 1<<0, /* Set IRQ_HOST */
1976 };
1977
1978 /*      STAT_CTRL               32 bit  Status BMU control register (Yukon-2 only) */
1979 enum {
1980         SC_STAT_CLR_IRQ = 1<<4, /* Status Burst IRQ clear */
1981         SC_STAT_OP_ON   = 1<<3, /* Operational Mode On */
1982         SC_STAT_OP_OFF  = 1<<2, /* Operational Mode Off */
1983         SC_STAT_RST_CLR = 1<<1, /* Clear Status Unit Reset (Enable) */
1984         SC_STAT_RST_SET = 1<<0, /* Set   Status Unit Reset */
1985 };
1986
1987 /*      GMAC_CTRL               32 bit  GMAC Control Reg (YUKON only) */
1988 enum {
1989         GMC_SET_RST         = 1<<15,/* MAC SEC RST */
1990         GMC_SEC_RST_OFF     = 1<<14,/* MAC SEC RSt OFF */
1991         GMC_BYP_MACSECRX_ON = 1<<13,/* Bypass macsec RX */
1992         GMC_BYP_MACSECRX_OFF= 1<<12,/* Bypass macsec RX off */
1993         GMC_BYP_MACSECTX_ON = 1<<11,/* Bypass macsec TX */
1994         GMC_BYP_MACSECTX_OFF= 1<<10,/* Bypass macsec TX  off*/
1995         GMC_BYP_RETR_ON = 1<<9, /* Bypass retransmit FIFO On */
1996         GMC_BYP_RETR_OFF= 1<<8, /* Bypass retransmit FIFO Off */
1997
1998         GMC_H_BURST_ON  = 1<<7, /* Half Duplex Burst Mode On */
1999         GMC_H_BURST_OFF = 1<<6, /* Half Duplex Burst Mode Off */
2000         GMC_F_LOOPB_ON  = 1<<5, /* FIFO Loopback On */
2001         GMC_F_LOOPB_OFF = 1<<4, /* FIFO Loopback Off */
2002         GMC_PAUSE_ON    = 1<<3, /* Pause On */
2003         GMC_PAUSE_OFF   = 1<<2, /* Pause Off */
2004         GMC_RST_CLR     = 1<<1, /* Clear GMAC Reset */
2005         GMC_RST_SET     = 1<<0, /* Set   GMAC Reset */
2006 };
2007
2008 /*      GPHY_CTRL               32 bit  GPHY Control Reg (YUKON only) */
2009 enum {
2010         GPC_TX_PAUSE    = 1<<30, /* Tx pause enabled (ro) */
2011         GPC_RX_PAUSE    = 1<<29, /* Rx pause enabled (ro) */
2012         GPC_SPEED       = 3<<27, /* PHY speed (ro) */
2013         GPC_LINK        = 1<<26, /* Link up (ro) */
2014         GPC_DUPLEX      = 1<<25, /* Duplex (ro) */
2015         GPC_CLOCK       = 1<<24, /* 125Mhz clock stable (ro) */
2016
2017         GPC_PDOWN       = 1<<23, /* Internal regulator 2.5 power down */
2018         GPC_TSTMODE     = 1<<22, /* Test mode */
2019         GPC_REG18       = 1<<21, /* Reg18 Power down */
2020         GPC_REG12SEL    = 3<<19, /* Reg12 power setting */
2021         GPC_REG18SEL    = 3<<17, /* Reg18 power setting */
2022         GPC_SPILOCK     = 1<<16, /* SPI lock (ASF) */
2023
2024         GPC_LEDMUX      = 3<<14, /* LED Mux */
2025         GPC_INTPOL      = 1<<13, /* Interrupt polarity */
2026         GPC_DETECT      = 1<<12, /* Energy detect */
2027         GPC_1000HD      = 1<<11, /* Enable 1000Mbit HD */
2028         GPC_SLAVE       = 1<<10, /* Slave mode */
2029         GPC_PAUSE       = 1<<9, /* Pause enable */
2030         GPC_LEDCTL      = 3<<6, /* GPHY Leds */
2031
2032         GPC_RST_CLR     = 1<<1, /* Clear GPHY Reset */
2033         GPC_RST_SET     = 1<<0, /* Set   GPHY Reset */
2034 };
2035
2036 /*      GMAC_IRQ_SRC     8 bit  GMAC Interrupt Source Reg (YUKON only) */
2037 /*      GMAC_IRQ_MSK     8 bit  GMAC Interrupt Mask   Reg (YUKON only) */
2038 enum {
2039         GM_IS_TX_CO_OV  = 1<<5, /* Transmit Counter Overflow IRQ */
2040         GM_IS_RX_CO_OV  = 1<<4, /* Receive Counter Overflow IRQ */
2041         GM_IS_TX_FF_UR  = 1<<3, /* Transmit FIFO Underrun */
2042         GM_IS_TX_COMPL  = 1<<2, /* Frame Transmission Complete */
2043         GM_IS_RX_FF_OR  = 1<<1, /* Receive FIFO Overrun */
2044         GM_IS_RX_COMPL  = 1<<0, /* Frame Reception Complete */
2045
2046 #define GMAC_DEF_MSK     GM_IS_TX_FF_UR
2047 };
2048
2049 /*      GMAC_LINK_CTRL  16 bit  GMAC Link Control Reg (YUKON only) */
2050 enum {                                          /* Bits 15.. 2: reserved */
2051         GMLC_RST_CLR    = 1<<1, /* Clear GMAC Link Reset */
2052         GMLC_RST_SET    = 1<<0, /* Set   GMAC Link Reset */
2053 };
2054
2055
2056 /*      WOL_CTRL_STAT   16 bit  WOL Control/Status Reg */
2057 enum {
2058         WOL_CTL_LINK_CHG_OCC            = 1<<15,
2059         WOL_CTL_MAGIC_PKT_OCC           = 1<<14,
2060         WOL_CTL_PATTERN_OCC             = 1<<13,
2061         WOL_CTL_CLEAR_RESULT            = 1<<12,
2062         WOL_CTL_ENA_PME_ON_LINK_CHG     = 1<<11,
2063         WOL_CTL_DIS_PME_ON_LINK_CHG     = 1<<10,
2064         WOL_CTL_ENA_PME_ON_MAGIC_PKT    = 1<<9,
2065         WOL_CTL_DIS_PME_ON_MAGIC_PKT    = 1<<8,
2066         WOL_CTL_ENA_PME_ON_PATTERN      = 1<<7,
2067         WOL_CTL_DIS_PME_ON_PATTERN      = 1<<6,
2068         WOL_CTL_ENA_LINK_CHG_UNIT       = 1<<5,
2069         WOL_CTL_DIS_LINK_CHG_UNIT       = 1<<4,
2070         WOL_CTL_ENA_MAGIC_PKT_UNIT      = 1<<3,
2071         WOL_CTL_DIS_MAGIC_PKT_UNIT      = 1<<2,
2072         WOL_CTL_ENA_PATTERN_UNIT        = 1<<1,
2073         WOL_CTL_DIS_PATTERN_UNIT        = 1<<0,
2074 };
2075
2076
2077 /* Control flags */
2078 enum {
2079         UDPTCP  = 1<<0,
2080         CALSUM  = 1<<1,
2081         WR_SUM  = 1<<2,
2082         INIT_SUM= 1<<3,
2083         LOCK_SUM= 1<<4,
2084         INS_VLAN= 1<<5,
2085         EOP     = 1<<7,
2086 };
2087
2088 enum {
2089         HW_OWNER        = 1<<7,
2090         OP_TCPWRITE     = 0x11,
2091         OP_TCPSTART     = 0x12,
2092         OP_TCPINIT      = 0x14,
2093         OP_TCPLCK       = 0x18,
2094         OP_TCPCHKSUM    = OP_TCPSTART,
2095         OP_TCPIS        = OP_TCPINIT | OP_TCPSTART,
2096         OP_TCPLW        = OP_TCPLCK | OP_TCPWRITE,
2097         OP_TCPLSW       = OP_TCPLCK | OP_TCPSTART | OP_TCPWRITE,
2098         OP_TCPLISW      = OP_TCPLCK | OP_TCPINIT | OP_TCPSTART | OP_TCPWRITE,
2099
2100         OP_ADDR64       = 0x21,
2101         OP_VLAN         = 0x22,
2102         OP_ADDR64VLAN   = OP_ADDR64 | OP_VLAN,
2103         OP_LRGLEN       = 0x24,
2104         OP_LRGLENVLAN   = OP_LRGLEN | OP_VLAN,
2105         OP_MSS          = 0x28,
2106         OP_MSSVLAN      = OP_MSS | OP_VLAN,
2107
2108         OP_BUFFER       = 0x40,
2109         OP_PACKET       = 0x41,
2110         OP_LARGESEND    = 0x43,
2111         OP_LSOV2        = 0x45,
2112
2113 /* YUKON-2 STATUS opcodes defines */
2114         OP_RXSTAT       = 0x60,
2115         OP_RXTIMESTAMP  = 0x61,
2116         OP_RXVLAN       = 0x62,
2117         OP_RXCHKS       = 0x64,
2118         OP_RXCHKSVLAN   = OP_RXCHKS | OP_RXVLAN,
2119         OP_RXTIMEVLAN   = OP_RXTIMESTAMP | OP_RXVLAN,
2120         OP_RSS_HASH     = 0x65,
2121         OP_TXINDEXLE    = 0x68,
2122         OP_MACSEC       = 0x6c,
2123         OP_PUTIDX       = 0x70,
2124 };
2125
2126 enum status_css {
2127         CSS_TCPUDPCSOK  = 1<<7, /* TCP / UDP checksum is ok */
2128         CSS_ISUDP       = 1<<6, /* packet is a UDP packet */
2129         CSS_ISTCP       = 1<<5, /* packet is a TCP packet */
2130         CSS_ISIPFRAG    = 1<<4, /* packet is a TCP/UDP frag, CS calc not done */
2131         CSS_ISIPV6      = 1<<3, /* packet is a IPv6 packet */
2132         CSS_IPV4CSUMOK  = 1<<2, /* IP v4: TCP header checksum is ok */
2133         CSS_ISIPV4      = 1<<1, /* packet is a IPv4 packet */
2134         CSS_LINK_BIT    = 1<<0, /* port number (legacy) */
2135 };
2136
2137 /* Yukon 2 hardware interface */
2138 struct sky2_tx_le {
2139         __le32  addr;
2140         __le16  length; /* also vlan tag or checksum start */
2141         u8      ctrl;
2142         u8      opcode;
2143 } __attribute((packed));
2144
2145 struct sky2_rx_le {
2146         __le32  addr;
2147         __le16  length;
2148         u8      ctrl;
2149         u8      opcode;
2150 } __attribute((packed));
2151
2152 struct sky2_status_le {
2153         __le32  status; /* also checksum */
2154         __le16  length; /* also vlan tag */
2155         u8      css;
2156         u8      opcode;
2157 } __attribute((packed));
2158
2159 struct tx_ring_info {
2160         struct sk_buff  *skb;
2161         unsigned long flags;
2162 #define TX_MAP_SINGLE   0x0001
2163 #define TX_MAP_PAGE     0x0002
2164         DECLARE_PCI_UNMAP_ADDR(mapaddr);
2165         DECLARE_PCI_UNMAP_LEN(maplen);
2166 };
2167
2168 struct rx_ring_info {
2169         struct sk_buff  *skb;
2170         dma_addr_t      data_addr;
2171         DECLARE_PCI_UNMAP_LEN(data_size);
2172         dma_addr_t      frag_addr[ETH_JUMBO_MTU >> PAGE_SHIFT];
2173 };
2174
2175 enum flow_control {
2176         FC_NONE = 0,
2177         FC_TX   = 1,
2178         FC_RX   = 2,
2179         FC_BOTH = 3,
2180 };
2181
2182 struct sky2_port {
2183         struct sky2_hw       *hw;
2184         struct net_device    *netdev;
2185         unsigned             port;
2186         u32                  msg_enable;
2187         spinlock_t           phy_lock;
2188
2189         struct tx_ring_info  *tx_ring;
2190         struct sky2_tx_le    *tx_le;
2191         u16                  tx_ring_size;
2192         u16                  tx_cons;           /* next le to check */
2193         u16                  tx_prod;           /* next le to use */
2194         u16                  tx_next;           /* debug only */
2195
2196         u16                  tx_pending;
2197         u16                  tx_last_mss;
2198         u32                  tx_last_upper;
2199         u32                  tx_tcpsum;
2200
2201         struct rx_ring_info  *rx_ring ____cacheline_aligned_in_smp;
2202         struct sky2_rx_le    *rx_le;
2203
2204         u16                  rx_next;           /* next re to check */
2205         u16                  rx_put;            /* next le index to use */
2206         u16                  rx_pending;
2207         u16                  rx_data_size;
2208         u16                  rx_nfrags;
2209
2210 #ifdef SKY2_VLAN_TAG_USED
2211         u16                  rx_tag;
2212         struct vlan_group    *vlgrp;
2213 #endif
2214         struct {
2215                 unsigned long last;
2216                 u32     mac_rp;
2217                 u8      mac_lev;
2218                 u8      fifo_rp;
2219                 u8      fifo_lev;
2220         } check;
2221
2222         dma_addr_t           rx_le_map;
2223         dma_addr_t           tx_le_map;
2224
2225         u16                  advertising;       /* ADVERTISED_ bits */
2226         u16                  speed;             /* SPEED_1000, SPEED_100, ... */
2227         u8                   wol;               /* WAKE_ bits */
2228         u8                   duplex;            /* DUPLEX_HALF, DUPLEX_FULL */
2229         u16                  flags;
2230 #define SKY2_FLAG_RX_CHECKSUM           0x0001
2231 #define SKY2_FLAG_AUTO_SPEED            0x0002
2232 #define SKY2_FLAG_AUTO_PAUSE            0x0004
2233
2234         enum flow_control    flow_mode;
2235         enum flow_control    flow_status;
2236
2237 #ifdef CONFIG_SKY2_DEBUG
2238         struct dentry        *debugfs;
2239 #endif
2240 };
2241
2242 struct sky2_hw {
2243         void __iomem         *regs;
2244         struct pci_dev       *pdev;
2245         struct napi_struct   napi;
2246         struct net_device    *dev[2];
2247         unsigned long        flags;
2248 #define SKY2_HW_USE_MSI         0x00000001
2249 #define SKY2_HW_FIBRE_PHY       0x00000002
2250 #define SKY2_HW_GIGABIT         0x00000004
2251 #define SKY2_HW_NEWER_PHY       0x00000008
2252 #define SKY2_HW_RAM_BUFFER      0x00000010
2253 #define SKY2_HW_NEW_LE          0x00000020      /* new LSOv2 format */
2254 #define SKY2_HW_AUTO_TX_SUM     0x00000040      /* new IP decode for Tx */
2255 #define SKY2_HW_ADV_POWER_CTL   0x00000080      /* additional PHY power regs */
2256
2257         u8                   chip_id;
2258         u8                   chip_rev;
2259         u8                   pmd_type;
2260         u8                   ports;
2261
2262         struct sky2_status_le *st_le;
2263         u32                  st_idx;
2264         dma_addr_t           st_dma;
2265
2266         struct timer_list    watchdog_timer;
2267         struct work_struct   restart_work;
2268         wait_queue_head_t    msi_wait;
2269
2270         char                 irq_name[0];
2271 };
2272
2273 static inline int sky2_is_copper(const struct sky2_hw *hw)
2274 {
2275         return !(hw->flags & SKY2_HW_FIBRE_PHY);
2276 }
2277
2278 /* Register accessor for memory mapped device */
2279 static inline u32 sky2_read32(const struct sky2_hw *hw, unsigned reg)
2280 {
2281         return readl(hw->regs + reg);
2282 }
2283
2284 static inline u16 sky2_read16(const struct sky2_hw *hw, unsigned reg)
2285 {
2286         return readw(hw->regs + reg);
2287 }
2288
2289 static inline u8 sky2_read8(const struct sky2_hw *hw, unsigned reg)
2290 {
2291         return readb(hw->regs + reg);
2292 }
2293
2294 static inline void sky2_write32(const struct sky2_hw *hw, unsigned reg, u32 val)
2295 {
2296         writel(val, hw->regs + reg);
2297 }
2298
2299 static inline void sky2_write16(const struct sky2_hw *hw, unsigned reg, u16 val)
2300 {
2301         writew(val, hw->regs + reg);
2302 }
2303
2304 static inline void sky2_write8(const struct sky2_hw *hw, unsigned reg, u8 val)
2305 {
2306         writeb(val, hw->regs + reg);
2307 }
2308
2309 /* Yukon PHY related registers */
2310 #define SK_GMAC_REG(port,reg) \
2311         (BASE_GMAC_1 + (port) * (BASE_GMAC_2-BASE_GMAC_1) + (reg))
2312 #define GM_PHY_RETRIES  100
2313
2314 static inline u16 gma_read16(const struct sky2_hw *hw, unsigned port, unsigned reg)
2315 {
2316         return sky2_read16(hw, SK_GMAC_REG(port,reg));
2317 }
2318
2319 static inline u32 gma_read32(struct sky2_hw *hw, unsigned port, unsigned reg)
2320 {
2321         unsigned base = SK_GMAC_REG(port, reg);
2322         return (u32) sky2_read16(hw, base)
2323                 | (u32) sky2_read16(hw, base+4) << 16;
2324 }
2325
2326 static inline void gma_write16(const struct sky2_hw *hw, unsigned port, int r, u16 v)
2327 {
2328         sky2_write16(hw, SK_GMAC_REG(port,r), v);
2329 }
2330
2331 static inline void gma_set_addr(struct sky2_hw *hw, unsigned port, unsigned reg,
2332                                     const u8 *addr)
2333 {
2334         gma_write16(hw, port, reg,  (u16) addr[0] | ((u16) addr[1] << 8));
2335         gma_write16(hw, port, reg+4,(u16) addr[2] | ((u16) addr[3] << 8));
2336         gma_write16(hw, port, reg+8,(u16) addr[4] | ((u16) addr[5] << 8));
2337 }
2338
2339 /* PCI config space access */
2340 static inline u32 sky2_pci_read32(const struct sky2_hw *hw, unsigned reg)
2341 {
2342         return sky2_read32(hw, Y2_CFG_SPC + reg);
2343 }
2344
2345 static inline u16 sky2_pci_read16(const struct sky2_hw *hw, unsigned reg)
2346 {
2347         return sky2_read16(hw, Y2_CFG_SPC + reg);
2348 }
2349
2350 static inline void sky2_pci_write32(struct sky2_hw *hw, unsigned reg, u32 val)
2351 {
2352         sky2_write32(hw, Y2_CFG_SPC + reg, val);
2353 }
2354
2355 static inline void sky2_pci_write16(struct sky2_hw *hw, unsigned reg, u16 val)
2356 {
2357         sky2_write16(hw, Y2_CFG_SPC + reg, val);
2358 }
2359 #endif