drivers/net/ethernet/broadcom/bnx2x/bnx2x.h

   1 /* bnx2x.h: Broadcom Everest network driver.
   2  *
   3  * Copyright (c) 2007-2012 Broadcom Corporation
   4  *
   5  * This program is free software; you can redistribute it and/or modify
   6  * it under the terms of the GNU General Public License as published by
   7  * the Free Software Foundation.
   8  *
   9  * Maintained by: Eilon Greenstein <eilong@broadcom.com>
  10  * Written by: Eliezer Tamir
  11  * Based on code from Michael Chan's bnx2 driver
  12  */
  13
  14 #ifndef BNX2X_H
  15 #define BNX2X_H
  16 #include <linux/netdevice.h>
  17 #include <linux/dma-mapping.h>
  18 #include <linux/types.h>
  19
  20 /* compilation time flags */
  21
  22 /* define this to make the driver freeze on error to allow getting debug info
  23  * (you will need to reboot afterwards) */
  24 /* #define BNX2X_STOP_ON_ERROR */
  25
  26 #define DRV_MODULE_VERSION      "1.78.00-0"
  27 #define DRV_MODULE_RELDATE      "2012/09/27"
  28 #define BNX2X_BC_VER            0x040200
  29
  30 #if defined(CONFIG_DCB)
  31 #define BCM_DCBNL
  32 #endif
  33
  34
  35 #include "bnx2x_hsi.h"
  36
  37 #include "../cnic_if.h"
  38
  39
  40 #define BNX2X_MIN_MSIX_VEC_CNT(bp)              ((bp)->min_msix_vec_cnt)
  41
  42 #include <linux/mdio.h>
  43
  44 #include "bnx2x_reg.h"
  45 #include "bnx2x_fw_defs.h"
  46 #include "bnx2x_mfw_req.h"
  47 #include "bnx2x_link.h"
  48 #include "bnx2x_sp.h"
  49 #include "bnx2x_dcb.h"
  50 #include "bnx2x_stats.h"
  51 #include "bnx2x_vfpf.h"
  52
  53 enum bnx2x_int_mode {
  54         BNX2X_INT_MODE_MSIX,
  55         BNX2X_INT_MODE_INTX,
  56         BNX2X_INT_MODE_MSI
  57 };
  58
  59 /* error/debug prints */
  60
  61 #define DRV_MODULE_NAME         "bnx2x"
  62
  63 /* for messages that are currently off */
  64 #define BNX2X_MSG_OFF                   0x0
  65 #define BNX2X_MSG_MCP                   0x0010000 /* was: NETIF_MSG_HW */
  66 #define BNX2X_MSG_STATS                 0x0020000 /* was: NETIF_MSG_TIMER */
  67 #define BNX2X_MSG_NVM                   0x0040000 /* was: NETIF_MSG_HW */
  68 #define BNX2X_MSG_DMAE                  0x0080000 /* was: NETIF_MSG_HW */
  69 #define BNX2X_MSG_SP                    0x0100000 /* was: NETIF_MSG_INTR */
  70 #define BNX2X_MSG_FP                    0x0200000 /* was: NETIF_MSG_INTR */
  71 #define BNX2X_MSG_IOV                   0x0800000
  72 #define BNX2X_MSG_IDLE                  0x2000000 /* used for idle check*/
  73 #define BNX2X_MSG_ETHTOOL               0x4000000
  74 #define BNX2X_MSG_DCB                   0x8000000
  75
  76 /* regular debug print */
  77 #define DP(__mask, fmt, ...)                                    \
  78 do {                                                            \
  79         if (unlikely(bp->msg_enable & (__mask)))                \
  80                 pr_notice("[%s:%d(%s)]" fmt,                    \
  81                           __func__, __LINE__,                   \
  82                           bp->dev ? (bp->dev->name) : "?",      \
  83                           ##__VA_ARGS__);                       \
  84 } while (0)
  85
  86 #define DP_CONT(__mask, fmt, ...)                               \
  87 do {                                                            \
  88         if (unlikely(bp->msg_enable & (__mask)))                \
  89                 pr_cont(fmt, ##__VA_ARGS__);                    \
  90 } while (0)
  91
  92 /* errors debug print */
  93 #define BNX2X_DBG_ERR(fmt, ...)                                 \
  94 do {                                                            \
  95         if (unlikely(netif_msg_probe(bp)))                      \
  96                 pr_err("[%s:%d(%s)]" fmt,                       \
  97                        __func__, __LINE__,                      \
  98                        bp->dev ? (bp->dev->name) : "?",         \
  99                        ##__VA_ARGS__);                          \
 100 } while (0)
 101
 102 /* for errors (never masked) */
 103 #define BNX2X_ERR(fmt, ...)                                     \
 104 do {                                                            \
 105         pr_err("[%s:%d(%s)]" fmt,                               \
 106                __func__, __LINE__,                              \
 107                bp->dev ? (bp->dev->name) : "?",                 \
 108                ##__VA_ARGS__);                                  \
 109 } while (0)
 110
 111 #define BNX2X_ERROR(fmt, ...)                                   \
 112         pr_err("[%s:%d]" fmt, __func__, __LINE__, ##__VA_ARGS__)
 113
 114
 115 /* before we have a dev->name use dev_info() */
 116 #define BNX2X_DEV_INFO(fmt, ...)                                 \
 117 do {                                                             \
 118         if (unlikely(netif_msg_probe(bp)))                       \
 119                 dev_info(&bp->pdev->dev, fmt, ##__VA_ARGS__);    \
 120 } while (0)
 121
 122 #ifdef BNX2X_STOP_ON_ERROR
 123 void bnx2x_int_disable(struct bnx2x *bp);
 124 #define bnx2x_panic()                           \
 125 do {                                            \
 126         bp->panic = 1;                          \
 127         BNX2X_ERR("driver assert\n");           \
 128         bnx2x_int_disable(bp);                  \
 129         bnx2x_panic_dump(bp);                   \
 130 } while (0)
 131 #else
 132 #define bnx2x_panic()                           \
 133 do {                                            \
 134         bp->panic = 1;                          \
 135         BNX2X_ERR("driver assert\n");           \
 136         bnx2x_panic_dump(bp);                   \
 137 } while (0)
 138 #endif
 139
 140 #define bnx2x_mc_addr(ha)      ((ha)->addr)
 141 #define bnx2x_uc_addr(ha)      ((ha)->addr)
 142
 143 #define U64_LO(x)                       (u32)(((u64)(x)) & 0xffffffff)
 144 #define U64_HI(x)                       (u32)(((u64)(x)) >> 32)
 145 #define HILO_U64(hi, lo)                ((((u64)(hi)) << 32) + (lo))
 146
 147
 148 #define REG_ADDR(bp, offset)            ((bp->regview) + (offset))
 149
 150 #define REG_RD(bp, offset)              readl(REG_ADDR(bp, offset))
 151 #define REG_RD8(bp, offset)             readb(REG_ADDR(bp, offset))
 152 #define REG_RD16(bp, offset)            readw(REG_ADDR(bp, offset))
 153
 154 #define REG_WR(bp, offset, val)         writel((u32)val, REG_ADDR(bp, offset))
 155 #define REG_WR8(bp, offset, val)        writeb((u8)val, REG_ADDR(bp, offset))
 156 #define REG_WR16(bp, offset, val)       writew((u16)val, REG_ADDR(bp, offset))
 157
 158 #define REG_RD_IND(bp, offset)          bnx2x_reg_rd_ind(bp, offset)
 159 #define REG_WR_IND(bp, offset, val)     bnx2x_reg_wr_ind(bp, offset, val)
 160
 161 #define REG_RD_DMAE(bp, offset, valp, len32) \
 162         do { \
 163                 bnx2x_read_dmae(bp, offset, len32);\
 164                 memcpy(valp, bnx2x_sp(bp, wb_data[0]), (len32) * 4); \
 165         } while (0)
 166
 167 #define REG_WR_DMAE(bp, offset, valp, len32) \
 168         do { \
 169                 memcpy(bnx2x_sp(bp, wb_data[0]), valp, (len32) * 4); \
 170                 bnx2x_write_dmae(bp, bnx2x_sp_mapping(bp, wb_data), \
 171                                  offset, len32); \
 172         } while (0)
 173
 174 #define REG_WR_DMAE_LEN(bp, offset, valp, len32) \
 175         REG_WR_DMAE(bp, offset, valp, len32)
 176
 177 #define VIRT_WR_DMAE_LEN(bp, data, addr, len32, le32_swap) \
 178         do { \
 179                 memcpy(GUNZIP_BUF(bp), data, (len32) * 4); \
 180                 bnx2x_write_big_buf_wb(bp, addr, len32); \
 181         } while (0)
 182
 183 #define SHMEM_ADDR(bp, field)           (bp->common.shmem_base + \
 184                                          offsetof(struct shmem_region, field))
 185 #define SHMEM_RD(bp, field)             REG_RD(bp, SHMEM_ADDR(bp, field))
 186 #define SHMEM_WR(bp, field, val)        REG_WR(bp, SHMEM_ADDR(bp, field), val)
 187
 188 #define SHMEM2_ADDR(bp, field)          (bp->common.shmem2_base + \
 189                                          offsetof(struct shmem2_region, field))
 190 #define SHMEM2_RD(bp, field)            REG_RD(bp, SHMEM2_ADDR(bp, field))
 191 #define SHMEM2_WR(bp, field, val)       REG_WR(bp, SHMEM2_ADDR(bp, field), val)
 192 #define MF_CFG_ADDR(bp, field)          (bp->common.mf_cfg_base + \
 193                                          offsetof(struct mf_cfg, field))
 194 #define MF2_CFG_ADDR(bp, field)         (bp->common.mf2_cfg_base + \
 195                                          offsetof(struct mf2_cfg, field))
 196
 197 #define MF_CFG_RD(bp, field)            REG_RD(bp, MF_CFG_ADDR(bp, field))
 198 #define MF_CFG_WR(bp, field, val)       REG_WR(bp,\
 199                                                MF_CFG_ADDR(bp, field), (val))
 200 #define MF2_CFG_RD(bp, field)           REG_RD(bp, MF2_CFG_ADDR(bp, field))
 201
 202 #define SHMEM2_HAS(bp, field)           ((bp)->common.shmem2_base &&    \
 203                                          (SHMEM2_RD((bp), size) >       \
 204                                          offsetof(struct shmem2_region, field)))
 205
 206 #define EMAC_RD(bp, reg)                REG_RD(bp, emac_base + reg)
 207 #define EMAC_WR(bp, reg, val)           REG_WR(bp, emac_base + reg, val)
 208
 209 /* SP SB indices */
 210
 211 /* General SP events - stats query, cfc delete, etc  */
 212 #define HC_SP_INDEX_ETH_DEF_CONS                3
 213
 214 /* EQ completions */
 215 #define HC_SP_INDEX_EQ_CONS                     7
 216
 217 /* FCoE L2 connection completions */
 218 #define HC_SP_INDEX_ETH_FCOE_TX_CQ_CONS         6
 219 #define HC_SP_INDEX_ETH_FCOE_RX_CQ_CONS         4
 220 /* iSCSI L2 */
 221 #define HC_SP_INDEX_ETH_ISCSI_CQ_CONS           5
 222 #define HC_SP_INDEX_ETH_ISCSI_RX_CQ_CONS        1
 223
 224 /* Special clients parameters */
 225
 226 /* SB indices */
 227 /* FCoE L2 */
 228 #define BNX2X_FCOE_L2_RX_INDEX \
 229         (&bp->def_status_blk->sp_sb.\
 230         index_values[HC_SP_INDEX_ETH_FCOE_RX_CQ_CONS])
 231
 232 #define BNX2X_FCOE_L2_TX_INDEX \
 233         (&bp->def_status_blk->sp_sb.\
 234         index_values[HC_SP_INDEX_ETH_FCOE_TX_CQ_CONS])
 235
 236 /**
 237  *  CIDs and CLIDs:
 238  *  CLIDs below is a CLID for func 0, then the CLID for other
 239  *  functions will be calculated by the formula:
 240  *
 241  *  FUNC_N_CLID_X = N * NUM_SPECIAL_CLIENTS + FUNC_0_CLID_X
 242  *
 243  */
 244 enum {
 245         BNX2X_ISCSI_ETH_CL_ID_IDX,
 246         BNX2X_FCOE_ETH_CL_ID_IDX,
 247         BNX2X_MAX_CNIC_ETH_CL_ID_IDX,
 248 };
 249
 250 #define BNX2X_CNIC_START_ETH_CID(bp)    (BNX2X_NUM_NON_CNIC_QUEUES(bp) *\
 251                                          (bp)->max_cos)
 252         /* iSCSI L2 */
 253 #define BNX2X_ISCSI_ETH_CID(bp)         (BNX2X_CNIC_START_ETH_CID(bp))
 254         /* FCoE L2 */
 255 #define BNX2X_FCOE_ETH_CID(bp)          (BNX2X_CNIC_START_ETH_CID(bp) + 1)
 256
 257 #define CNIC_SUPPORT(bp)                ((bp)->cnic_support)
 258 #define CNIC_ENABLED(bp)                ((bp)->cnic_enabled)
 259 #define CNIC_LOADED(bp)                 ((bp)->cnic_loaded)
 260 #define FCOE_INIT(bp)                   ((bp)->fcoe_init)
 261
 262 #define AEU_IN_ATTN_BITS_PXPPCICLOCKCLIENT_PARITY_ERROR \
 263         AEU_INPUTS_ATTN_BITS_PXPPCICLOCKCLIENT_PARITY_ERROR
 264
 265 #define SM_RX_ID                        0
 266 #define SM_TX_ID                        1
 267
 268 /* defines for multiple tx priority indices */
 269 #define FIRST_TX_ONLY_COS_INDEX         1
 270 #define FIRST_TX_COS_INDEX              0
 271
 272 /* rules for calculating the cids of tx-only connections */
 273 #define CID_TO_FP(cid, bp)              ((cid) % BNX2X_NUM_NON_CNIC_QUEUES(bp))
 274 #define CID_COS_TO_TX_ONLY_CID(cid, cos, bp) \
 275                                 (cid + cos * BNX2X_NUM_NON_CNIC_QUEUES(bp))
 276
 277 /* fp index inside class of service range */
 278 #define FP_COS_TO_TXQ(fp, cos, bp) \
 279                         ((fp)->index + cos * BNX2X_NUM_NON_CNIC_QUEUES(bp))
 280
 281 /* Indexes for transmission queues array:
 282  * txdata for RSS i CoS j is at location i + (j * num of RSS)
 283  * txdata for FCoE (if exist) is at location max cos * num of RSS
 284  * txdata for FWD (if exist) is one location after FCoE
 285  * txdata for OOO (if exist) is one location after FWD
 286  */
 287 enum {
 288         FCOE_TXQ_IDX_OFFSET,
 289         FWD_TXQ_IDX_OFFSET,
 290         OOO_TXQ_IDX_OFFSET,
 291 };
 292 #define MAX_ETH_TXQ_IDX(bp)     (BNX2X_NUM_NON_CNIC_QUEUES(bp) * (bp)->max_cos)
 293 #define FCOE_TXQ_IDX(bp)        (MAX_ETH_TXQ_IDX(bp) + FCOE_TXQ_IDX_OFFSET)
 294
 295 /* fast path */
 296 /*
 297  * This driver uses new build_skb() API :
 298  * RX ring buffer contains pointer to kmalloc() data only,
 299  * skb are built only after Hardware filled the frame.
 300  */
 301 struct sw_rx_bd {
 302         u8              *data;
 303         DEFINE_DMA_UNMAP_ADDR(mapping);
 304 };
 305
 306 struct sw_tx_bd {
 307         struct sk_buff  *skb;
 308         u16             first_bd;
 309         u8              flags;
 310 /* Set on the first BD descriptor when there is a split BD */
 311 #define BNX2X_TSO_SPLIT_BD              (1<<0)
 312 };
 313
 314 struct sw_rx_page {
 315         struct page     *page;
 316         DEFINE_DMA_UNMAP_ADDR(mapping);
 317 };
 318
 319 union db_prod {
 320         struct doorbell_set_prod data;
 321         u32             raw;
 322 };
 323
 324 /* dropless fc FW/HW related params */
 325 #define BRB_SIZE(bp)            (CHIP_IS_E3(bp) ? 1024 : 512)
 326 #define MAX_AGG_QS(bp)          (CHIP_IS_E1(bp) ? \
 327                                         ETH_MAX_AGGREGATION_QUEUES_E1 :\
 328                                         ETH_MAX_AGGREGATION_QUEUES_E1H_E2)
 329 #define FW_DROP_LEVEL(bp)       (3 + MAX_SPQ_PENDING + MAX_AGG_QS(bp))
 330 #define FW_PREFETCH_CNT         16
 331 #define DROPLESS_FC_HEADROOM    100
 332
 333 /* MC hsi */
 334 #define BCM_PAGE_SHIFT          12
 335 #define BCM_PAGE_SIZE           (1 << BCM_PAGE_SHIFT)
 336 #define BCM_PAGE_MASK           (~(BCM_PAGE_SIZE - 1))
 337 #define BCM_PAGE_ALIGN(addr)    (((addr) + BCM_PAGE_SIZE - 1) & BCM_PAGE_MASK)
 338
 339 #define PAGES_PER_SGE_SHIFT     0
 340 #define PAGES_PER_SGE           (1 << PAGES_PER_SGE_SHIFT)
 341 #define SGE_PAGE_SIZE           PAGE_SIZE
 342 #define SGE_PAGE_SHIFT          PAGE_SHIFT
 343 #define SGE_PAGE_ALIGN(addr)    PAGE_ALIGN((typeof(PAGE_SIZE))(addr))
 344
 345 /* SGE ring related macros */
 346 #define NUM_RX_SGE_PAGES        2
 347 #define RX_SGE_CNT              (BCM_PAGE_SIZE / sizeof(struct eth_rx_sge))
 348 #define NEXT_PAGE_SGE_DESC_CNT  2
 349 #define MAX_RX_SGE_CNT          (RX_SGE_CNT - NEXT_PAGE_SGE_DESC_CNT)
 350 /* RX_SGE_CNT is promised to be a power of 2 */
 351 #define RX_SGE_MASK             (RX_SGE_CNT - 1)
 352 #define NUM_RX_SGE              (RX_SGE_CNT * NUM_RX_SGE_PAGES)
 353 #define MAX_RX_SGE              (NUM_RX_SGE - 1)
 354 #define NEXT_SGE_IDX(x)         ((((x) & RX_SGE_MASK) == \
 355                                   (MAX_RX_SGE_CNT - 1)) ? \
 356                                         (x) + 1 + NEXT_PAGE_SGE_DESC_CNT : \
 357                                         (x) + 1)
 358 #define RX_SGE(x)               ((x) & MAX_RX_SGE)
 359
 360 /*
 361  * Number of required  SGEs is the sum of two:
 362  * 1. Number of possible opened aggregations (next packet for
 363  *    these aggregations will probably consume SGE immidiatelly)
 364  * 2. Rest of BRB blocks divided by 2 (block will consume new SGE only
 365  *    after placement on BD for new TPA aggregation)
 366  *
 367  * Takes into account NEXT_PAGE_SGE_DESC_CNT "next" elements on each page
 368  */
 369 #define NUM_SGE_REQ             (MAX_AGG_QS(bp) + \
 370                                         (BRB_SIZE(bp) - MAX_AGG_QS(bp)) / 2)
 371 #define NUM_SGE_PG_REQ          ((NUM_SGE_REQ + MAX_RX_SGE_CNT - 1) / \
 372                                                 MAX_RX_SGE_CNT)
 373 #define SGE_TH_LO(bp)           (NUM_SGE_REQ + \
 374                                  NUM_SGE_PG_REQ * NEXT_PAGE_SGE_DESC_CNT)
 375 #define SGE_TH_HI(bp)           (SGE_TH_LO(bp) + DROPLESS_FC_HEADROOM)
 376
 377 /* Manipulate a bit vector defined as an array of u64 */
 378
 379 /* Number of bits in one sge_mask array element */
 380 #define BIT_VEC64_ELEM_SZ               64
 381 #define BIT_VEC64_ELEM_SHIFT            6
 382 #define BIT_VEC64_ELEM_MASK             ((u64)BIT_VEC64_ELEM_SZ - 1)
 383
 384
 385 #define __BIT_VEC64_SET_BIT(el, bit) \
 386         do { \
 387                 el = ((el) | ((u64)0x1 << (bit))); \
 388         } while (0)
 389
 390 #define __BIT_VEC64_CLEAR_BIT(el, bit) \
 391         do { \
 392                 el = ((el) & (~((u64)0x1 << (bit)))); \
 393         } while (0)
 394
 395
 396 #define BIT_VEC64_SET_BIT(vec64, idx) \
 397         __BIT_VEC64_SET_BIT((vec64)[(idx) >> BIT_VEC64_ELEM_SHIFT], \
 398                            (idx) & BIT_VEC64_ELEM_MASK)
 399
 400 #define BIT_VEC64_CLEAR_BIT(vec64, idx) \
 401         __BIT_VEC64_CLEAR_BIT((vec64)[(idx) >> BIT_VEC64_ELEM_SHIFT], \
 402                              (idx) & BIT_VEC64_ELEM_MASK)
 403
 404 #define BIT_VEC64_TEST_BIT(vec64, idx) \
 405         (((vec64)[(idx) >> BIT_VEC64_ELEM_SHIFT] >> \
 406         ((idx) & BIT_VEC64_ELEM_MASK)) & 0x1)
 407
 408 /* Creates a bitmask of all ones in less significant bits.
 409    idx - index of the most significant bit in the created mask */
 410 #define BIT_VEC64_ONES_MASK(idx) \
 411                 (((u64)0x1 << (((idx) & BIT_VEC64_ELEM_MASK) + 1)) - 1)
 412 #define BIT_VEC64_ELEM_ONE_MASK ((u64)(~0))
 413
 414 /*******************************************************/
 415
 416
 417
 418 /* Number of u64 elements in SGE mask array */
 419 #define RX_SGE_MASK_LEN                 (NUM_RX_SGE / BIT_VEC64_ELEM_SZ)
 420 #define RX_SGE_MASK_LEN_MASK            (RX_SGE_MASK_LEN - 1)
 421 #define NEXT_SGE_MASK_ELEM(el)          (((el) + 1) & RX_SGE_MASK_LEN_MASK)
 422
 423 union host_hc_status_block {
 424         /* pointer to fp status block e1x */
 425         struct host_hc_status_block_e1x *e1x_sb;
 426         /* pointer to fp status block e2 */
 427         struct host_hc_status_block_e2  *e2_sb;
 428 };
 429
 430 struct bnx2x_agg_info {
 431         /*
 432          * First aggregation buffer is a data buffer, the following - are pages.
 433          * We will preallocate the data buffer for each aggregation when
 434          * we open the interface and will replace the BD at the consumer
 435          * with this one when we receive the TPA_START CQE in order to
 436          * keep the Rx BD ring consistent.
 437          */
 438         struct sw_rx_bd         first_buf;
 439         u8                      tpa_state;
 440 #define BNX2X_TPA_START                 1
 441 #define BNX2X_TPA_STOP                  2
 442 #define BNX2X_TPA_ERROR                 3
 443         u8                      placement_offset;
 444         u16                     parsing_flags;
 445         u16                     vlan_tag;
 446         u16                     len_on_bd;
 447         u32                     rxhash;
 448         bool                    l4_rxhash;
 449         u16                     gro_size;
 450         u16                     full_page;
 451 };
 452
 453 #define Q_STATS_OFFSET32(stat_name) \
 454                         (offsetof(struct bnx2x_eth_q_stats, stat_name) / 4)
 455
 456 struct bnx2x_fp_txdata {
 457
 458         struct sw_tx_bd         *tx_buf_ring;
 459
 460         union eth_tx_bd_types   *tx_desc_ring;
 461         dma_addr_t              tx_desc_mapping;
 462
 463         u32                     cid;
 464
 465         union db_prod           tx_db;
 466
 467         u16                     tx_pkt_prod;
 468         u16                     tx_pkt_cons;
 469         u16                     tx_bd_prod;
 470         u16                     tx_bd_cons;
 471
 472         unsigned long           tx_pkt;
 473
 474         __le16                  *tx_cons_sb;
 475
 476         int                     txq_index;
 477         struct bnx2x_fastpath   *parent_fp;
 478         int                     tx_ring_size;
 479 };
 480
 481 enum bnx2x_tpa_mode_t {
 482         TPA_MODE_LRO,
 483         TPA_MODE_GRO
 484 };
 485
 486 struct bnx2x_fastpath {
 487         struct bnx2x            *bp; /* parent */
 488
 489 #define BNX2X_NAPI_WEIGHT       128
 490         struct napi_struct      napi;
 491         union host_hc_status_block      status_blk;
 492         /* chip independed shortcuts into sb structure */
 493         __le16                  *sb_index_values;
 494         __le16                  *sb_running_index;
 495         /* chip independed shortcut into rx_prods_offset memory */
 496         u32                     ustorm_rx_prods_offset;
 497
 498         u32                     rx_buf_size;
 499         u32                     rx_frag_size; /* 0 if kmalloced(), or rx_buf_size + NET_SKB_PAD */
 500         dma_addr_t              status_blk_mapping;
 501
 502         enum bnx2x_tpa_mode_t   mode;
 503
 504         u8                      max_cos; /* actual number of active tx coses */
 505         struct bnx2x_fp_txdata  *txdata_ptr[BNX2X_MULTI_TX_COS];
 506
 507         struct sw_rx_bd         *rx_buf_ring;   /* BDs mappings ring */
 508         struct sw_rx_page       *rx_page_ring;  /* SGE pages mappings ring */
 509
 510         struct eth_rx_bd        *rx_desc_ring;
 511         dma_addr_t              rx_desc_mapping;
 512
 513         union eth_rx_cqe        *rx_comp_ring;
 514         dma_addr_t              rx_comp_mapping;
 515
 516         /* SGE ring */
 517         struct eth_rx_sge       *rx_sge_ring;
 518         dma_addr_t              rx_sge_mapping;
 519
 520         u64                     sge_mask[RX_SGE_MASK_LEN];
 521
 522         u32                     cid;
 523
 524         __le16                  fp_hc_idx;
 525
 526         u8                      index;          /* number in fp array */
 527         u8                      rx_queue;       /* index for skb_record */
 528         u8                      cl_id;          /* eth client id */
 529         u8                      cl_qzone_id;
 530         u8                      fw_sb_id;       /* status block number in FW */
 531         u8                      igu_sb_id;      /* status block number in HW */
 532
 533         u16                     rx_bd_prod;
 534         u16                     rx_bd_cons;
 535         u16                     rx_comp_prod;
 536         u16                     rx_comp_cons;
 537         u16                     rx_sge_prod;
 538         /* The last maximal completed SGE */
 539         u16                     last_max_sge;
 540         __le16                  *rx_cons_sb;
 541         unsigned long           rx_pkt,
 542                                 rx_calls;
 543
 544         /* TPA related */
 545         struct bnx2x_agg_info   *tpa_info;
 546         u8                      disable_tpa;
 547 #ifdef BNX2X_STOP_ON_ERROR
 548         u64                     tpa_queue_used;
 549 #endif
 550         /* The size is calculated using the following:
 551              sizeof name field from netdev structure +
 552              4 ('-Xx-' string) +
 553              4 (for the digits and to make it DWORD aligned) */
 554 #define FP_NAME_SIZE            (sizeof(((struct net_device *)0)->name) + 8)
 555         char                    name[FP_NAME_SIZE];
 556 };
 557
 558 #define bnx2x_fp(bp, nr, var)   ((bp)->fp[(nr)].var)
 559 #define bnx2x_sp_obj(bp, fp)    ((bp)->sp_objs[(fp)->index])
 560 #define bnx2x_fp_stats(bp, fp)  (&((bp)->fp_stats[(fp)->index]))
 561 #define bnx2x_fp_qstats(bp, fp) (&((bp)->fp_stats[(fp)->index].eth_q_stats))
 562
 563 /* Use 2500 as a mini-jumbo MTU for FCoE */
 564 #define BNX2X_FCOE_MINI_JUMBO_MTU       2500
 565
 566 #define FCOE_IDX_OFFSET         0
 567
 568 #define FCOE_IDX(bp)            (BNX2X_NUM_NON_CNIC_QUEUES(bp) + \
 569                                  FCOE_IDX_OFFSET)
 570 #define bnx2x_fcoe_fp(bp)       (&bp->fp[FCOE_IDX(bp)])
 571 #define bnx2x_fcoe(bp, var)     (bnx2x_fcoe_fp(bp)->var)
 572 #define bnx2x_fcoe_inner_sp_obj(bp)     (&bp->sp_objs[FCOE_IDX(bp)])
 573 #define bnx2x_fcoe_sp_obj(bp, var)      (bnx2x_fcoe_inner_sp_obj(bp)->var)
 574 #define bnx2x_fcoe_tx(bp, var)  (bnx2x_fcoe_fp(bp)-> \
 575                                                 txdata_ptr[FIRST_TX_COS_INDEX] \
 576                                                 ->var)
 577
 578
 579 #define IS_ETH_FP(fp)           ((fp)->index < BNX2X_NUM_ETH_QUEUES((fp)->bp))
 580 #define IS_FCOE_FP(fp)          ((fp)->index == FCOE_IDX((fp)->bp))
 581 #define IS_FCOE_IDX(idx)        ((idx) == FCOE_IDX(bp))
 582
 583
 584 /* MC hsi */
 585 #define MAX_FETCH_BD            13      /* HW max BDs per packet */
 586 #define RX_COPY_THRESH          92
 587
 588 #define NUM_TX_RINGS            16
 589 #define TX_DESC_CNT             (BCM_PAGE_SIZE / sizeof(union eth_tx_bd_types))
 590 #define NEXT_PAGE_TX_DESC_CNT   1
 591 #define MAX_TX_DESC_CNT         (TX_DESC_CNT - NEXT_PAGE_TX_DESC_CNT)
 592 #define NUM_TX_BD               (TX_DESC_CNT * NUM_TX_RINGS)
 593 #define MAX_TX_BD               (NUM_TX_BD - 1)
 594 #define MAX_TX_AVAIL            (MAX_TX_DESC_CNT * NUM_TX_RINGS - 2)
 595 #define NEXT_TX_IDX(x)          ((((x) & MAX_TX_DESC_CNT) == \
 596                                   (MAX_TX_DESC_CNT - 1)) ? \
 597                                         (x) + 1 + NEXT_PAGE_TX_DESC_CNT : \
 598                                         (x) + 1)
 599 #define TX_BD(x)                ((x) & MAX_TX_BD)
 600 #define TX_BD_POFF(x)           ((x) & MAX_TX_DESC_CNT)
 601
 602 /* number of NEXT_PAGE descriptors may be required during placement */
 603 #define NEXT_CNT_PER_TX_PKT(bds)        \
 604                                 (((bds) + MAX_TX_DESC_CNT - 1) / \
 605                                  MAX_TX_DESC_CNT * NEXT_PAGE_TX_DESC_CNT)
 606 /* max BDs per tx packet w/o next_pages:
 607  * START_BD             - describes packed
 608  * START_BD(splitted)   - includes unpaged data segment for GSO
 609  * PARSING_BD           - for TSO and CSUM data
 610  * Frag BDs             - decribes pages for frags
 611  */
 612 #define BDS_PER_TX_PKT          3
 613 #define MAX_BDS_PER_TX_PKT      (MAX_SKB_FRAGS + BDS_PER_TX_PKT)
 614 /* max BDs per tx packet including next pages */
 615 #define MAX_DESC_PER_TX_PKT     (MAX_BDS_PER_TX_PKT + \
 616                                  NEXT_CNT_PER_TX_PKT(MAX_BDS_PER_TX_PKT))
 617
 618 /* The RX BD ring is special, each bd is 8 bytes but the last one is 16 */
 619 #define NUM_RX_RINGS            8
 620 #define RX_DESC_CNT             (BCM_PAGE_SIZE / sizeof(struct eth_rx_bd))
 621 #define NEXT_PAGE_RX_DESC_CNT   2
 622 #define MAX_RX_DESC_CNT         (RX_DESC_CNT - NEXT_PAGE_RX_DESC_CNT)
 623 #define RX_DESC_MASK            (RX_DESC_CNT - 1)
 624 #define NUM_RX_BD               (RX_DESC_CNT * NUM_RX_RINGS)
 625 #define MAX_RX_BD               (NUM_RX_BD - 1)
 626 #define MAX_RX_AVAIL            (MAX_RX_DESC_CNT * NUM_RX_RINGS - 2)
 627
 628 /* dropless fc calculations for BDs
 629  *
 630  * Number of BDs should as number of buffers in BRB:
 631  * Low threshold takes into account NEXT_PAGE_RX_DESC_CNT
 632  * "next" elements on each page
 633  */
 634 #define NUM_BD_REQ              BRB_SIZE(bp)
 635 #define NUM_BD_PG_REQ           ((NUM_BD_REQ + MAX_RX_DESC_CNT - 1) / \
 636                                               MAX_RX_DESC_CNT)
 637 #define BD_TH_LO(bp)            (NUM_BD_REQ + \
 638                                  NUM_BD_PG_REQ * NEXT_PAGE_RX_DESC_CNT + \
 639                                  FW_DROP_LEVEL(bp))
 640 #define BD_TH_HI(bp)            (BD_TH_LO(bp) + DROPLESS_FC_HEADROOM)
 641
 642 #define MIN_RX_AVAIL            ((bp)->dropless_fc ? BD_TH_HI(bp) + 128 : 128)
 643
 644 #define MIN_RX_SIZE_TPA_HW      (CHIP_IS_E1(bp) ? \
 645                                         ETH_MIN_RX_CQES_WITH_TPA_E1 : \
 646                                         ETH_MIN_RX_CQES_WITH_TPA_E1H_E2)
 647 #define MIN_RX_SIZE_NONTPA_HW   ETH_MIN_RX_CQES_WITHOUT_TPA
 648 #define MIN_RX_SIZE_TPA         (max_t(u32, MIN_RX_SIZE_TPA_HW, MIN_RX_AVAIL))
 649 #define MIN_RX_SIZE_NONTPA      (max_t(u32, MIN_RX_SIZE_NONTPA_HW,\
 650                                                                 MIN_RX_AVAIL))
 651
 652 #define NEXT_RX_IDX(x)          ((((x) & RX_DESC_MASK) == \
 653                                   (MAX_RX_DESC_CNT - 1)) ? \
 654                                         (x) + 1 + NEXT_PAGE_RX_DESC_CNT : \
 655                                         (x) + 1)
 656 #define RX_BD(x)                ((x) & MAX_RX_BD)
 657
 658 /*
 659  * As long as CQE is X times bigger than BD entry we have to allocate X times
 660  * more pages for CQ ring in order to keep it balanced with BD ring
 661  */
 662 #define CQE_BD_REL      (sizeof(union eth_rx_cqe) / sizeof(struct eth_rx_bd))
 663 #define NUM_RCQ_RINGS           (NUM_RX_RINGS * CQE_BD_REL)
 664 #define RCQ_DESC_CNT            (BCM_PAGE_SIZE / sizeof(union eth_rx_cqe))
 665 #define NEXT_PAGE_RCQ_DESC_CNT  1
 666 #define MAX_RCQ_DESC_CNT        (RCQ_DESC_CNT - NEXT_PAGE_RCQ_DESC_CNT)
 667 #define NUM_RCQ_BD              (RCQ_DESC_CNT * NUM_RCQ_RINGS)
 668 #define MAX_RCQ_BD              (NUM_RCQ_BD - 1)
 669 #define MAX_RCQ_AVAIL           (MAX_RCQ_DESC_CNT * NUM_RCQ_RINGS - 2)
 670 #define NEXT_RCQ_IDX(x)         ((((x) & MAX_RCQ_DESC_CNT) == \
 671                                   (MAX_RCQ_DESC_CNT - 1)) ? \
 672                                         (x) + 1 + NEXT_PAGE_RCQ_DESC_CNT : \
 673                                         (x) + 1)
 674 #define RCQ_BD(x)               ((x) & MAX_RCQ_BD)
 675
 676 /* dropless fc calculations for RCQs
 677  *
 678  * Number of RCQs should be as number of buffers in BRB:
 679  * Low threshold takes into account NEXT_PAGE_RCQ_DESC_CNT
 680  * "next" elements on each page
 681  */
 682 #define NUM_RCQ_REQ             BRB_SIZE(bp)
 683 #define NUM_RCQ_PG_REQ          ((NUM_BD_REQ + MAX_RCQ_DESC_CNT - 1) / \
 684                                               MAX_RCQ_DESC_CNT)
 685 #define RCQ_TH_LO(bp)           (NUM_RCQ_REQ + \
 686                                  NUM_RCQ_PG_REQ * NEXT_PAGE_RCQ_DESC_CNT + \
 687                                  FW_DROP_LEVEL(bp))
 688 #define RCQ_TH_HI(bp)           (RCQ_TH_LO(bp) + DROPLESS_FC_HEADROOM)
 689
 690
 691 /* This is needed for determining of last_max */
 692 #define SUB_S16(a, b)           (s16)((s16)(a) - (s16)(b))
 693 #define SUB_S32(a, b)           (s32)((s32)(a) - (s32)(b))
 694
 695
 696 #define BNX2X_SWCID_SHIFT       17
 697 #define BNX2X_SWCID_MASK        ((0x1 << BNX2X_SWCID_SHIFT) - 1)
 698
 699 /* used on a CID received from the HW */
 700 #define SW_CID(x)                       (le32_to_cpu(x) & BNX2X_SWCID_MASK)
 701 #define CQE_CMD(x)                      (le32_to_cpu(x) >> \
 702                                         COMMON_RAMROD_ETH_RX_CQE_CMD_ID_SHIFT)
 703
 704 #define BD_UNMAP_ADDR(bd)               HILO_U64(le32_to_cpu((bd)->addr_hi), \
 705                                                  le32_to_cpu((bd)->addr_lo))
 706 #define BD_UNMAP_LEN(bd)                (le16_to_cpu((bd)->nbytes))
 707
 708 #define BNX2X_DB_MIN_SHIFT              3       /* 8 bytes */
 709 #define BNX2X_DB_SHIFT                  7       /* 128 bytes*/
 710 #if (BNX2X_DB_SHIFT < BNX2X_DB_MIN_SHIFT)
 711 #error "Min DB doorbell stride is 8"
 712 #endif
 713 #define DPM_TRIGER_TYPE                 0x40
 714 #define DOORBELL(bp, cid, val) \
 715         do { \
 716                 writel((u32)(val), bp->doorbells + (bp->db_size * (cid)) + \
 717                        DPM_TRIGER_TYPE); \
 718         } while (0)
 719
 720
 721 /* TX CSUM helpers */
 722 #define SKB_CS_OFF(skb)         (offsetof(struct tcphdr, check) - \
 723                                  skb->csum_offset)
 724 #define SKB_CS(skb)             (*(u16 *)(skb_transport_header(skb) + \
 725                                           skb->csum_offset))
 726
 727 #define pbd_tcp_flags(skb)      (ntohl(tcp_flag_word(tcp_hdr(skb)))>>16 & 0xff)
 728
 729 #define XMIT_PLAIN                      0
 730 #define XMIT_CSUM_V4                    0x1
 731 #define XMIT_CSUM_V6                    0x2
 732 #define XMIT_CSUM_TCP                   0x4
 733 #define XMIT_GSO_V4                     0x8
 734 #define XMIT_GSO_V6                     0x10
 735
 736 #define XMIT_CSUM                       (XMIT_CSUM_V4 | XMIT_CSUM_V6)
 737 #define XMIT_GSO                        (XMIT_GSO_V4 | XMIT_GSO_V6)
 738
 739
 740 /* stuff added to make the code fit 80Col */
 741 #define CQE_TYPE(cqe_fp_flags)   ((cqe_fp_flags) & ETH_FAST_PATH_RX_CQE_TYPE)
 742 #define CQE_TYPE_START(cqe_type) ((cqe_type) == RX_ETH_CQE_TYPE_ETH_START_AGG)
 743 #define CQE_TYPE_STOP(cqe_type)  ((cqe_type) == RX_ETH_CQE_TYPE_ETH_STOP_AGG)
 744 #define CQE_TYPE_SLOW(cqe_type)  ((cqe_type) == RX_ETH_CQE_TYPE_ETH_RAMROD)
 745 #define CQE_TYPE_FAST(cqe_type)  ((cqe_type) == RX_ETH_CQE_TYPE_ETH_FASTPATH)
 746
 747 #define ETH_RX_ERROR_FALGS              ETH_FAST_PATH_RX_CQE_PHY_DECODE_ERR_FLG
 748
 749 #define BNX2X_PRS_FLAG_OVERETH_IPV4(flags) \
 750                                 (((le16_to_cpu(flags) & \
 751                                    PARSING_FLAGS_OVER_ETHERNET_PROTOCOL) >> \
 752                                   PARSING_FLAGS_OVER_ETHERNET_PROTOCOL_SHIFT) \
 753                                  == PRS_FLAG_OVERETH_IPV4)
 754 #define BNX2X_RX_SUM_FIX(cqe) \
 755         BNX2X_PRS_FLAG_OVERETH_IPV4(cqe->fast_path_cqe.pars_flags.flags)
 756
 757
 758 #define FP_USB_FUNC_OFF \
 759                         offsetof(struct cstorm_status_block_u, func)
 760 #define FP_CSB_FUNC_OFF \
 761                         offsetof(struct cstorm_status_block_c, func)
 762
 763 #define HC_INDEX_ETH_RX_CQ_CONS         1
 764
 765 #define HC_INDEX_OOO_TX_CQ_CONS         4
 766
 767 #define HC_INDEX_ETH_TX_CQ_CONS_COS0    5
 768
 769 #define HC_INDEX_ETH_TX_CQ_CONS_COS1    6
 770
 771 #define HC_INDEX_ETH_TX_CQ_CONS_COS2    7
 772
 773 #define HC_INDEX_ETH_FIRST_TX_CQ_CONS   HC_INDEX_ETH_TX_CQ_CONS_COS0
 774
 775 #define BNX2X_RX_SB_INDEX \
 776         (&fp->sb_index_values[HC_INDEX_ETH_RX_CQ_CONS])
 777
 778 #define BNX2X_TX_SB_INDEX_BASE BNX2X_TX_SB_INDEX_COS0
 779
 780 #define BNX2X_TX_SB_INDEX_COS0 \
 781         (&fp->sb_index_values[HC_INDEX_ETH_TX_CQ_CONS_COS0])
 782
 783 /* end of fast path */
 784
 785 /* common */
 786
 787 struct bnx2x_common {
 788
 789         u32                     chip_id;
 790 /* chip num:16-31, rev:12-15, metal:4-11, bond_id:0-3 */
 791 #define CHIP_ID(bp)                     (bp->common.chip_id & 0xfffffff0)
 792
 793 #define CHIP_NUM(bp)                    (bp->common.chip_id >> 16)
 794 #define CHIP_NUM_57710                  0x164e
 795 #define CHIP_NUM_57711                  0x164f
 796 #define CHIP_NUM_57711E                 0x1650
 797 #define CHIP_NUM_57712                  0x1662
 798 #define CHIP_NUM_57712_MF               0x1663
 799 #define CHIP_NUM_57713                  0x1651
 800 #define CHIP_NUM_57713E                 0x1652
 801 #define CHIP_NUM_57800                  0x168a
 802 #define CHIP_NUM_57800_MF               0x16a5
 803 #define CHIP_NUM_57810                  0x168e
 804 #define CHIP_NUM_57810_MF               0x16ae
 805 #define CHIP_NUM_57811                  0x163d
 806 #define CHIP_NUM_57811_MF               0x163e
 807 #define CHIP_NUM_57840_OBSOLETE 0x168d
 808 #define CHIP_NUM_57840_MF_OBSOLETE      0x16ab
 809 #define CHIP_NUM_57840_4_10             0x16a1
 810 #define CHIP_NUM_57840_2_20             0x16a2
 811 #define CHIP_NUM_57840_MF               0x16a4
 812 #define CHIP_IS_E1(bp)                  (CHIP_NUM(bp) == CHIP_NUM_57710)
 813 #define CHIP_IS_57711(bp)               (CHIP_NUM(bp) == CHIP_NUM_57711)
 814 #define CHIP_IS_57711E(bp)              (CHIP_NUM(bp) == CHIP_NUM_57711E)
 815 #define CHIP_IS_57712(bp)               (CHIP_NUM(bp) == CHIP_NUM_57712)
 816 #define CHIP_IS_57712_MF(bp)            (CHIP_NUM(bp) == CHIP_NUM_57712_MF)
 817 #define CHIP_IS_57800(bp)               (CHIP_NUM(bp) == CHIP_NUM_57800)
 818 #define CHIP_IS_57800_MF(bp)            (CHIP_NUM(bp) == CHIP_NUM_57800_MF)
 819 #define CHIP_IS_57810(bp)               (CHIP_NUM(bp) == CHIP_NUM_57810)
 820 #define CHIP_IS_57810_MF(bp)            (CHIP_NUM(bp) == CHIP_NUM_57810_MF)
 821 #define CHIP_IS_57811(bp)               (CHIP_NUM(bp) == CHIP_NUM_57811)
 822 #define CHIP_IS_57811_MF(bp)            (CHIP_NUM(bp) == CHIP_NUM_57811_MF)
 823 #define CHIP_IS_57840(bp)               \
 824                 ((CHIP_NUM(bp) == CHIP_NUM_57840_4_10) || \
 825                  (CHIP_NUM(bp) == CHIP_NUM_57840_2_20) || \
 826                  (CHIP_NUM(bp) == CHIP_NUM_57840_OBSOLETE))
 827 #define CHIP_IS_57840_MF(bp)    ((CHIP_NUM(bp) == CHIP_NUM_57840_MF) || \
 828                                  (CHIP_NUM(bp) == CHIP_NUM_57840_MF_OBSOLETE))
 829 #define CHIP_IS_E1H(bp)                 (CHIP_IS_57711(bp) || \
 830                                          CHIP_IS_57711E(bp))
 831 #define CHIP_IS_E2(bp)                  (CHIP_IS_57712(bp) || \
 832                                          CHIP_IS_57712_MF(bp))
 833 #define CHIP_IS_E3(bp)                  (CHIP_IS_57800(bp) || \
 834                                          CHIP_IS_57800_MF(bp) || \
 835                                          CHIP_IS_57810(bp) || \
 836                                          CHIP_IS_57810_MF(bp) || \
 837                                          CHIP_IS_57811(bp) || \
 838                                          CHIP_IS_57811_MF(bp) || \
 839                                          CHIP_IS_57840(bp) || \
 840                                          CHIP_IS_57840_MF(bp))
 841 #define CHIP_IS_E1x(bp)                 (CHIP_IS_E1((bp)) || CHIP_IS_E1H((bp)))
 842 #define USES_WARPCORE(bp)               (CHIP_IS_E3(bp))
 843 #define IS_E1H_OFFSET                   (!CHIP_IS_E1(bp))
 844
 845 #define CHIP_REV_SHIFT                  12
 846 #define CHIP_REV_MASK                   (0xF << CHIP_REV_SHIFT)
 847 #define CHIP_REV_VAL(bp)                (bp->common.chip_id & CHIP_REV_MASK)
 848 #define CHIP_REV_Ax                     (0x0 << CHIP_REV_SHIFT)
 849 #define CHIP_REV_Bx                     (0x1 << CHIP_REV_SHIFT)
 850 /* assume maximum 5 revisions */
 851 #define CHIP_REV_IS_SLOW(bp)            (CHIP_REV_VAL(bp) > 0x00005000)
 852 /* Emul versions are A=>0xe, B=>0xc, C=>0xa, D=>8, E=>6 */
 853 #define CHIP_REV_IS_EMUL(bp)            ((CHIP_REV_IS_SLOW(bp)) && \
 854                                          !(CHIP_REV_VAL(bp) & 0x00001000))
 855 /* FPGA versions are A=>0xf, B=>0xd, C=>0xb, D=>9, E=>7 */
 856 #define CHIP_REV_IS_FPGA(bp)            ((CHIP_REV_IS_SLOW(bp)) && \
 857                                          (CHIP_REV_VAL(bp) & 0x00001000))
 858
 859 #define CHIP_TIME(bp)                   ((CHIP_REV_IS_EMUL(bp)) ? 2000 : \
 860                                         ((CHIP_REV_IS_FPGA(bp)) ? 200 : 1))
 861
 862 #define CHIP_METAL(bp)                  (bp->common.chip_id & 0x00000ff0)
 863 #define CHIP_BOND_ID(bp)                (bp->common.chip_id & 0x0000000f)
 864 #define CHIP_REV_SIM(bp)                (((CHIP_REV_MASK - CHIP_REV_VAL(bp)) >>\
 865                                            (CHIP_REV_SHIFT + 1)) \
 866                                                 << CHIP_REV_SHIFT)
 867 #define CHIP_REV(bp)                    (CHIP_REV_IS_SLOW(bp) ? \
 868                                                 CHIP_REV_SIM(bp) :\
 869                                                 CHIP_REV_VAL(bp))
 870 #define CHIP_IS_E3B0(bp)                (CHIP_IS_E3(bp) && \
 871                                          (CHIP_REV(bp) == CHIP_REV_Bx))
 872 #define CHIP_IS_E3A0(bp)                (CHIP_IS_E3(bp) && \
 873                                          (CHIP_REV(bp) == CHIP_REV_Ax))
 874 /* This define is used in two main places:
 875  * 1. In the early stages of nic_load, to know if to configrue Parser / Searcher
 876  * to nic-only mode or to offload mode. Offload mode is configured if either the
 877  * chip is E1x (where MIC_MODE register is not applicable), or if cnic already
 878  * registered for this port (which means that the user wants storage services).
 879  * 2. During cnic-related load, to know if offload mode is already configured in
 880  * the HW or needs to be configrued.
 881  * Since the transition from nic-mode to offload-mode in HW causes traffic
 882  * coruption, nic-mode is configured only in ports on which storage services
 883  * where never requested.
 884  */
 885 #define CONFIGURE_NIC_MODE(bp)          (!CHIP_IS_E1x(bp) && !CNIC_ENABLED(bp))
 886
 887         int                     flash_size;
 888 #define BNX2X_NVRAM_1MB_SIZE                    0x20000 /* 1M bit in bytes */
 889 #define BNX2X_NVRAM_TIMEOUT_COUNT               30000
 890 #define BNX2X_NVRAM_PAGE_SIZE                   256
 891
 892         u32                     shmem_base;
 893         u32                     shmem2_base;
 894         u32                     mf_cfg_base;
 895         u32                     mf2_cfg_base;
 896
 897         u32                     hw_config;
 898
 899         u32                     bc_ver;
 900
 901         u8                      int_block;
 902 #define INT_BLOCK_HC                    0
 903 #define INT_BLOCK_IGU                   1
 904 #define INT_BLOCK_MODE_NORMAL           0
 905 #define INT_BLOCK_MODE_BW_COMP          2
 906 #define CHIP_INT_MODE_IS_NBC(bp)                \
 907                         (!CHIP_IS_E1x(bp) &&    \
 908                         !((bp)->common.int_block & INT_BLOCK_MODE_BW_COMP))
 909 #define CHIP_INT_MODE_IS_BC(bp) (!CHIP_INT_MODE_IS_NBC(bp))
 910
 911         u8                      chip_port_mode;
 912 #define CHIP_4_PORT_MODE                        0x0
 913 #define CHIP_2_PORT_MODE                        0x1
 914 #define CHIP_PORT_MODE_NONE                     0x2
 915 #define CHIP_MODE(bp)                   (bp->common.chip_port_mode)
 916 #define CHIP_MODE_IS_4_PORT(bp) (CHIP_MODE(bp) == CHIP_4_PORT_MODE)
 917
 918         u32                     boot_mode;
 919 };
 920
 921 /* IGU MSIX STATISTICS on 57712: 64 for VFs; 4 for PFs; 4 for Attentions */
 922 #define BNX2X_IGU_STAS_MSG_VF_CNT 64
 923 #define BNX2X_IGU_STAS_MSG_PF_CNT 4
 924
 925 #define MAX_IGU_ATTN_ACK_TO       100
 926 /* end of common */
 927
 928 /* port */
 929
 930 struct bnx2x_port {
 931         u32                     pmf;
 932
 933         u32                     link_config[LINK_CONFIG_SIZE];
 934
 935         u32                     supported[LINK_CONFIG_SIZE];
 936 /* link settings - missing defines */
 937 #define SUPPORTED_2500baseX_Full        (1 << 15)
 938
 939         u32                     advertising[LINK_CONFIG_SIZE];
 940 /* link settings - missing defines */
 941 #define ADVERTISED_2500baseX_Full       (1 << 15)
 942
 943         u32                     phy_addr;
 944
 945         /* used to synchronize phy accesses */
 946         struct mutex            phy_mutex;
 947
 948         u32                     port_stx;
 949
 950         struct nig_stats        old_nig_stats;
 951 };
 952
 953 /* end of port */
 954
 955 #define STATS_OFFSET32(stat_name) \
 956                         (offsetof(struct bnx2x_eth_stats, stat_name) / 4)
 957
 958 /* slow path */
 959
 960 /* slow path work-queue */
 961 extern struct workqueue_struct *bnx2x_wq;
 962
 963 #define BNX2X_MAX_NUM_OF_VFS    64
 964 #define BNX2X_VF_CID_WND        0
 965 #define BNX2X_CIDS_PER_VF       (1 << BNX2X_VF_CID_WND)
 966 #define BNX2X_VF_CIDS           (BNX2X_MAX_NUM_OF_VFS * BNX2X_CIDS_PER_VF)
 967 #define BNX2X_VF_ID_INVALID     0xFF
 968
 969 /*
 970  * The total number of L2 queues, MSIX vectors and HW contexts (CIDs) is
 971  * control by the number of fast-path status blocks supported by the
 972  * device (HW/FW). Each fast-path status block (FP-SB) aka non-default
 973  * status block represents an independent interrupts context that can
 974  * serve a regular L2 networking queue. However special L2 queues such
 975  * as the FCoE queue do not require a FP-SB and other components like
 976  * the CNIC may consume FP-SB reducing the number of possible L2 queues
 977  *
 978  * If the maximum number of FP-SB available is X then:
 979  * a. If CNIC is supported it consumes 1 FP-SB thus the max number of
 980  *    regular L2 queues is Y=X-1
 981  * b. in MF mode the actual number of L2 queues is Y= (X-1/MF_factor)
 982  * c. If the FCoE L2 queue is supported the actual number of L2 queues
 983  *    is Y+1
 984  * d. The number of irqs (MSIX vectors) is either Y+1 (one extra for
 985  *    slow-path interrupts) or Y+2 if CNIC is supported (one additional
 986  *    FP interrupt context for the CNIC).
 987  * e. The number of HW context (CID count) is always X or X+1 if FCoE
 988  *    L2 queue is supported. the cid for the FCoE L2 queue is always X.
 989  */
 990
 991 /* fast-path interrupt contexts E1x */
 992 #define FP_SB_MAX_E1x           16
 993 /* fast-path interrupt contexts E2 */
 994 #define FP_SB_MAX_E2            HC_SB_MAX_SB_E2
 995
 996 union cdu_context {
 997         struct eth_context eth;
 998         char pad[1024];
 999 };
1000
1001 /* CDU host DB constants */
1002 #define CDU_ILT_PAGE_SZ_HW      2
1003 #define CDU_ILT_PAGE_SZ         (8192 << CDU_ILT_PAGE_SZ_HW) /* 32K */
1004 #define ILT_PAGE_CIDS           (CDU_ILT_PAGE_SZ / sizeof(union cdu_context))
1005
1006 #define CNIC_ISCSI_CID_MAX      256
1007 #define CNIC_FCOE_CID_MAX       2048
1008 #define CNIC_CID_MAX            (CNIC_ISCSI_CID_MAX + CNIC_FCOE_CID_MAX)
1009 #define CNIC_ILT_LINES          DIV_ROUND_UP(CNIC_CID_MAX, ILT_PAGE_CIDS)
1010
1011 #define QM_ILT_PAGE_SZ_HW       0
1012 #define QM_ILT_PAGE_SZ          (4096 << QM_ILT_PAGE_SZ_HW) /* 4K */
1013 #define QM_CID_ROUND            1024
1014
1015 /* TM (timers) host DB constants */
1016 #define TM_ILT_PAGE_SZ_HW       0
1017 #define TM_ILT_PAGE_SZ          (4096 << TM_ILT_PAGE_SZ_HW) /* 4K */
1018 /* #define TM_CONN_NUM          (CNIC_STARTING_CID+CNIC_ISCSI_CXT_MAX) */
1019 #define TM_CONN_NUM             1024
1020 #define TM_ILT_SZ               (8 * TM_CONN_NUM)
1021 #define TM_ILT_LINES            DIV_ROUND_UP(TM_ILT_SZ, TM_ILT_PAGE_SZ)
1022
1023 /* SRC (Searcher) host DB constants */
1024 #define SRC_ILT_PAGE_SZ_HW      0
1025 #define SRC_ILT_PAGE_SZ         (4096 << SRC_ILT_PAGE_SZ_HW) /* 4K */
1026 #define SRC_HASH_BITS           10
1027 #define SRC_CONN_NUM            (1 << SRC_HASH_BITS) /* 1024 */
1028 #define SRC_ILT_SZ              (sizeof(struct src_ent) * SRC_CONN_NUM)
1029 #define SRC_T2_SZ               SRC_ILT_SZ
1030 #define SRC_ILT_LINES           DIV_ROUND_UP(SRC_ILT_SZ, SRC_ILT_PAGE_SZ)
1031
1032 #define MAX_DMAE_C              8
1033
1034 /* DMA memory not used in fastpath */
1035 struct bnx2x_slowpath {
1036         union {
1037                 struct mac_configuration_cmd            e1x;
1038                 struct eth_classify_rules_ramrod_data   e2;
1039         } mac_rdata;
1040
1041
1042         union {
1043                 struct tstorm_eth_mac_filter_config     e1x;
1044                 struct eth_filter_rules_ramrod_data     e2;
1045         } rx_mode_rdata;
1046
1047         union {
1048                 struct mac_configuration_cmd            e1;
1049                 struct eth_multicast_rules_ramrod_data  e2;
1050         } mcast_rdata;
1051
1052         struct eth_rss_update_ramrod_data       rss_rdata;
1053
1054         /* Queue State related ramrods are always sent under rtnl_lock */
1055         union {
1056                 struct client_init_ramrod_data  init_data;
1057                 struct client_update_ramrod_data update_data;
1058         } q_rdata;
1059
1060         union {
1061                 struct function_start_data      func_start;
1062                 /* pfc configuration for DCBX ramrod */
1063                 struct flow_control_configuration pfc_config;
1064         } func_rdata;
1065
1066         /* afex ramrod can not be a part of func_rdata union because these
1067          * events might arrive in parallel to other events from func_rdata.
1068          * Therefore, if they would have been defined in the same union,
1069          * data can get corrupted.
1070          */
1071         struct afex_vif_list_ramrod_data func_afex_rdata;
1072
1073         /* used by dmae command executer */
1074         struct dmae_command             dmae[MAX_DMAE_C];
1075
1076         u32                             stats_comp;
1077         union mac_stats                 mac_stats;
1078         struct nig_stats                nig_stats;
1079         struct host_port_stats          port_stats;
1080         struct host_func_stats          func_stats;
1081
1082         u32                             wb_comp;
1083         u32                             wb_data[4];
1084
1085         union drv_info_to_mcp           drv_info_to_mcp;
1086 };
1087
1088 #define bnx2x_sp(bp, var)               (&bp->slowpath->var)
1089 #define bnx2x_sp_mapping(bp, var) \
1090                 (bp->slowpath_mapping + offsetof(struct bnx2x_slowpath, var))
1091
1092
1093 /* attn group wiring */
1094 #define MAX_DYNAMIC_ATTN_GRPS           8
1095
1096 struct attn_route {
1097         u32 sig[5];
1098 };
1099
1100 struct iro {
1101         u32 base;
1102         u16 m1;
1103         u16 m2;
1104         u16 m3;
1105         u16 size;
1106 };
1107
1108 struct hw_context {
1109         union cdu_context *vcxt;
1110         dma_addr_t cxt_mapping;
1111         size_t size;
1112 };
1113
1114 /* forward */
1115 struct bnx2x_ilt;
1116
1117
1118 enum bnx2x_recovery_state {
1119         BNX2X_RECOVERY_DONE,
1120         BNX2X_RECOVERY_INIT,
1121         BNX2X_RECOVERY_WAIT,
1122         BNX2X_RECOVERY_FAILED,
1123         BNX2X_RECOVERY_NIC_LOADING
1124 };
1125
1126 /*
1127  * Event queue (EQ or event ring) MC hsi
1128  * NUM_EQ_PAGES and EQ_DESC_CNT_PAGE must be power of 2
1129  */
1130 #define NUM_EQ_PAGES            1
1131 #define EQ_DESC_CNT_PAGE        (BCM_PAGE_SIZE / sizeof(union event_ring_elem))
1132 #define EQ_DESC_MAX_PAGE        (EQ_DESC_CNT_PAGE - 1)
1133 #define NUM_EQ_DESC             (EQ_DESC_CNT_PAGE * NUM_EQ_PAGES)
1134 #define EQ_DESC_MASK            (NUM_EQ_DESC - 1)
1135 #define MAX_EQ_AVAIL            (EQ_DESC_MAX_PAGE * NUM_EQ_PAGES - 2)
1136
1137 /* depends on EQ_DESC_CNT_PAGE being a power of 2 */
1138 #define NEXT_EQ_IDX(x)          ((((x) & EQ_DESC_MAX_PAGE) == \
1139                                   (EQ_DESC_MAX_PAGE - 1)) ? (x) + 2 : (x) + 1)
1140
1141 /* depends on the above and on NUM_EQ_PAGES being a power of 2 */
1142 #define EQ_DESC(x)              ((x) & EQ_DESC_MASK)
1143
1144 #define BNX2X_EQ_INDEX \
1145         (&bp->def_status_blk->sp_sb.\
1146         index_values[HC_SP_INDEX_EQ_CONS])
1147
1148 /* This is a data that will be used to create a link report message.
1149  * We will keep the data used for the last link report in order
1150  * to prevent reporting the same link parameters twice.
1151  */
1152 struct bnx2x_link_report_data {
1153         u16 line_speed;                 /* Effective line speed */
1154         unsigned long link_report_flags;/* BNX2X_LINK_REPORT_XXX flags */
1155 };
1156
1157 enum {
1158         BNX2X_LINK_REPORT_FD,           /* Full DUPLEX */
1159         BNX2X_LINK_REPORT_LINK_DOWN,
1160         BNX2X_LINK_REPORT_RX_FC_ON,
1161         BNX2X_LINK_REPORT_TX_FC_ON,
1162 };
1163
1164 enum {
1165         BNX2X_PORT_QUERY_IDX,
1166         BNX2X_PF_QUERY_IDX,
1167         BNX2X_FCOE_QUERY_IDX,
1168         BNX2X_FIRST_QUEUE_QUERY_IDX,
1169 };
1170
1171 struct bnx2x_fw_stats_req {
1172         struct stats_query_header hdr;
1173         struct stats_query_entry query[FP_SB_MAX_E1x+
1174                 BNX2X_FIRST_QUEUE_QUERY_IDX];
1175 };
1176
1177 struct bnx2x_fw_stats_data {
1178         struct stats_counter    storm_counters;
1179         struct per_port_stats   port;
1180         struct per_pf_stats     pf;
1181         struct fcoe_statistics_params   fcoe;
1182         struct per_queue_stats  queue_stats[1];
1183 };
1184
1185 /* Public slow path states */
1186 enum {
1187         BNX2X_SP_RTNL_SETUP_TC,
1188         BNX2X_SP_RTNL_TX_TIMEOUT,
1189         BNX2X_SP_RTNL_AFEX_F_UPDATE,
1190         BNX2X_SP_RTNL_FAN_FAILURE,
1191 };
1192
1193
1194 struct bnx2x_prev_path_list {
1195         u8 bus;
1196         u8 slot;
1197         u8 path;
1198         struct list_head list;
1199         u8 undi;
1200 };
1201
1202 struct bnx2x_sp_objs {
1203         /* MACs object */
1204         struct bnx2x_vlan_mac_obj mac_obj;
1205
1206         /* Queue State object */
1207         struct bnx2x_queue_sp_obj q_obj;
1208 };
1209
1210 struct bnx2x_fp_stats {
1211         struct tstorm_per_queue_stats old_tclient;
1212         struct ustorm_per_queue_stats old_uclient;
1213         struct xstorm_per_queue_stats old_xclient;
1214         struct bnx2x_eth_q_stats eth_q_stats;
1215         struct bnx2x_eth_q_stats_old eth_q_stats_old;
1216 };
1217
1218 struct bnx2x {
1219         /* Fields used in the tx and intr/napi performance paths
1220          * are grouped together in the beginning of the structure
1221          */
1222         struct bnx2x_fastpath   *fp;
1223         struct bnx2x_sp_objs    *sp_objs;
1224         struct bnx2x_fp_stats   *fp_stats;
1225         struct bnx2x_fp_txdata  *bnx2x_txq;
1226         void __iomem            *regview;
1227         void __iomem            *doorbells;
1228         u16                     db_size;
1229
1230         u8                      pf_num; /* absolute PF number */
1231         u8                      pfid;   /* per-path PF number */
1232         int                     base_fw_ndsb; /**/
1233 #define BP_PATH(bp)                     (CHIP_IS_E1x(bp) ? 0 : (bp->pf_num & 1))
1234 #define BP_PORT(bp)                     (bp->pfid & 1)
1235 #define BP_FUNC(bp)                     (bp->pfid)
1236 #define BP_ABS_FUNC(bp)                 (bp->pf_num)
1237 #define BP_VN(bp)                       ((bp)->pfid >> 1)
1238 #define BP_MAX_VN_NUM(bp)               (CHIP_MODE_IS_4_PORT(bp) ? 2 : 4)
1239 #define BP_L_ID(bp)                     (BP_VN(bp) << 2)
1240 #define BP_FW_MB_IDX_VN(bp, vn)         (BP_PORT(bp) +\
1241           (vn) * ((CHIP_IS_E1x(bp) || (CHIP_MODE_IS_4_PORT(bp))) ? 2  : 1))
1242 #define BP_FW_MB_IDX(bp)                BP_FW_MB_IDX_VN(bp, BP_VN(bp))
1243
1244         /* vf pf channel mailbox contains request and response buffers */
1245         struct bnx2x_vf_mbx_msg *vf2pf_mbox;
1246         dma_addr_t              vf2pf_mbox_mapping;
1247
1248         /* we set aside a copy of the acquire response */
1249         struct pfvf_acquire_resp_tlv acquire_resp;
1250
1251         struct net_device       *dev;
1252         struct pci_dev          *pdev;
1253
1254         const struct iro        *iro_arr;
1255 #define IRO (bp->iro_arr)
1256
1257         enum bnx2x_recovery_state recovery_state;
1258         int                     is_leader;
1259         struct msix_entry       *msix_table;
1260
1261         int                     tx_ring_size;
1262
1263 /* L2 header size + 2*VLANs (8 bytes) + LLC SNAP (8 bytes) */
1264 #define ETH_OVREHEAD            (ETH_HLEN + 8 + 8)
1265 #define ETH_MIN_PACKET_SIZE             60
1266 #define ETH_MAX_PACKET_SIZE             1500
1267 #define ETH_MAX_JUMBO_PACKET_SIZE       9600
1268 /* TCP with Timestamp Option (32) + IPv6 (40) */
1269 #define ETH_MAX_TPA_HEADER_SIZE         72
1270
1271         /* Max supported alignment is 256 (8 shift) */
1272 #define BNX2X_RX_ALIGN_SHIFT            min(8, L1_CACHE_SHIFT)
1273
1274         /* FW uses 2 Cache lines Alignment for start packet and size
1275          *
1276          * We assume skb_build() uses sizeof(struct skb_shared_info) bytes
1277          * at the end of skb->data, to avoid wasting a full cache line.
1278          * This reduces memory use (skb->truesize).
1279          */
1280 #define BNX2X_FW_RX_ALIGN_START (1UL << BNX2X_RX_ALIGN_SHIFT)
1281
1282 #define BNX2X_FW_RX_ALIGN_END                                   \
1283         max_t(u64, 1UL << BNX2X_RX_ALIGN_SHIFT,                 \
1284             SKB_DATA_ALIGN(sizeof(struct skb_shared_info)))
1285
1286 #define BNX2X_PXP_DRAM_ALIGN            (BNX2X_RX_ALIGN_SHIFT - 5)
1287
1288         struct host_sp_status_block *def_status_blk;
1289 #define DEF_SB_IGU_ID                   16
1290 #define DEF_SB_ID                       HC_SP_SB_ID
1291         __le16                  def_idx;
1292         __le16                  def_att_idx;
1293         u32                     attn_state;
1294         struct attn_route       attn_group[MAX_DYNAMIC_ATTN_GRPS];
1295
1296         /* slow path ring */
1297         struct eth_spe          *spq;
1298         dma_addr_t              spq_mapping;
1299         u16                     spq_prod_idx;
1300         struct eth_spe          *spq_prod_bd;
1301         struct eth_spe          *spq_last_bd;
1302         __le16                  *dsb_sp_prod;
1303         atomic_t                cq_spq_left; /* ETH_XXX ramrods credit */
1304         /* used to synchronize spq accesses */
1305         spinlock_t              spq_lock;
1306
1307         /* event queue */
1308         union event_ring_elem   *eq_ring;
1309         dma_addr_t              eq_mapping;
1310         u16                     eq_prod;
1311         u16                     eq_cons;
1312         __le16                  *eq_cons_sb;
1313         atomic_t                eq_spq_left; /* COMMON_XXX ramrods credit */
1314
1315
1316
1317         /* Counter for marking that there is a STAT_QUERY ramrod pending */
1318         u16                     stats_pending;
1319         /*  Counter for completed statistics ramrods */
1320         u16                     stats_comp;
1321
1322         /* End of fields used in the performance code paths */
1323
1324         int                     panic;
1325         int                     msg_enable;
1326
1327         u32                     flags;
1328 #define PCIX_FLAG                       (1 << 0)
1329 #define PCI_32BIT_FLAG                  (1 << 1)
1330 #define ONE_PORT_FLAG                   (1 << 2)
1331 #define NO_WOL_FLAG                     (1 << 3)
1332 #define USING_DAC_FLAG                  (1 << 4)
1333 #define USING_MSIX_FLAG                 (1 << 5)
1334 #define USING_MSI_FLAG                  (1 << 6)
1335 #define DISABLE_MSI_FLAG                (1 << 7)
1336 #define TPA_ENABLE_FLAG                 (1 << 8)
1337 #define NO_MCP_FLAG                     (1 << 9)
1338 #define GRO_ENABLE_FLAG                 (1 << 10)
1339 #define MF_FUNC_DIS                     (1 << 11)
1340 #define OWN_CNIC_IRQ                    (1 << 12)
1341 #define NO_ISCSI_OOO_FLAG               (1 << 13)
1342 #define NO_ISCSI_FLAG                   (1 << 14)
1343 #define NO_FCOE_FLAG                    (1 << 15)
1344 #define BC_SUPPORTS_PFC_STATS           (1 << 17)
1345 #define BC_SUPPORTS_FCOE_FEATURES       (1 << 19)
1346 #define USING_SINGLE_MSIX_FLAG          (1 << 20)
1347 #define BC_SUPPORTS_DCBX_MSG_NON_PMF    (1 << 21)
1348 #define IS_VF_FLAG                      (1 << 22)
1349
1350 #define BP_NOMCP(bp)                    ((bp)->flags & NO_MCP_FLAG)
1351 #define IS_VF(bp)                       ((bp)->flags & IS_VF_FLAG)
1352 #define IS_PF(bp)                       (!((bp)->flags & IS_VF_FLAG))
1353
1354 #define NO_ISCSI(bp)            ((bp)->flags & NO_ISCSI_FLAG)
1355 #define NO_ISCSI_OOO(bp)        ((bp)->flags & NO_ISCSI_OOO_FLAG)
1356 #define NO_FCOE(bp)             ((bp)->flags & NO_FCOE_FLAG)
1357
1358         u8                      cnic_support;
1359         bool                    cnic_enabled;
1360         bool                    cnic_loaded;
1361         struct cnic_eth_dev     *(*cnic_probe)(struct net_device *);
1362
1363         /* Flag that indicates that we can start looking for FCoE L2 queue
1364          * completions in the default status block.
1365          */
1366         bool                    fcoe_init;
1367
1368         int                     pm_cap;
1369         int                     mrrs;
1370
1371         struct delayed_work     sp_task;
1372         struct delayed_work     sp_rtnl_task;
1373
1374         struct delayed_work     period_task;
1375         struct timer_list       timer;
1376         int                     current_interval;
1377
1378         u16                     fw_seq;
1379         u16                     fw_drv_pulse_wr_seq;
1380         u32                     func_stx;
1381
1382         struct link_params      link_params;
1383         struct link_vars        link_vars;
1384         u32                     link_cnt;
1385         struct bnx2x_link_report_data last_reported_link;
1386
1387         struct mdio_if_info     mdio;
1388
1389         struct bnx2x_common     common;
1390         struct bnx2x_port       port;
1391
1392         struct cmng_init        cmng;
1393
1394         u32                     mf_config[E1HVN_MAX];
1395         u32                     mf_ext_config;
1396         u32                     path_has_ovlan; /* E3 */
1397         u16                     mf_ov;
1398         u8                      mf_mode;
1399 #define IS_MF(bp)               (bp->mf_mode != 0)
1400 #define IS_MF_SI(bp)            (bp->mf_mode == MULTI_FUNCTION_SI)
1401 #define IS_MF_SD(bp)            (bp->mf_mode == MULTI_FUNCTION_SD)
1402 #define IS_MF_AFEX(bp)          (bp->mf_mode == MULTI_FUNCTION_AFEX)
1403
1404         u8                      wol;
1405
1406         int                     rx_ring_size;
1407
1408         u16                     tx_quick_cons_trip_int;
1409         u16                     tx_quick_cons_trip;
1410         u16                     tx_ticks_int;
1411         u16                     tx_ticks;
1412
1413         u16                     rx_quick_cons_trip_int;
1414         u16                     rx_quick_cons_trip;
1415         u16                     rx_ticks_int;
1416         u16                     rx_ticks;
1417 /* Maximal coalescing timeout in us */
1418 #define BNX2X_MAX_COALESCE_TOUT         (0xf0*12)
1419
1420         u32                     lin_cnt;
1421
1422         u16                     state;
1423 #define BNX2X_STATE_CLOSED              0
1424 #define BNX2X_STATE_OPENING_WAIT4_LOAD  0x1000
1425 #define BNX2X_STATE_OPENING_WAIT4_PORT  0x2000
1426 #define BNX2X_STATE_OPEN                0x3000
1427 #define BNX2X_STATE_CLOSING_WAIT4_HALT  0x4000
1428 #define BNX2X_STATE_CLOSING_WAIT4_DELETE 0x5000
1429
1430 #define BNX2X_STATE_DIAG                0xe000
1431 #define BNX2X_STATE_ERROR               0xf000
1432
1433 #define BNX2X_MAX_PRIORITY              8
1434 #define BNX2X_MAX_ENTRIES_PER_PRI       16
1435 #define BNX2X_MAX_COS                   3
1436 #define BNX2X_MAX_TX_COS                2
1437         int                     num_queues;
1438         uint                    num_ethernet_queues;
1439         uint                    num_cnic_queues;
1440         int                     num_napi_queues;
1441         int                     disable_tpa;
1442
1443         u32                     rx_mode;
1444 #define BNX2X_RX_MODE_NONE              0
1445 #define BNX2X_RX_MODE_NORMAL            1
1446 #define BNX2X_RX_MODE_ALLMULTI          2
1447 #define BNX2X_RX_MODE_PROMISC           3
1448 #define BNX2X_MAX_MULTICAST             64
1449
1450         u8                      igu_dsb_id;
1451         u8                      igu_base_sb;
1452         u8                      igu_sb_cnt;
1453         u8                      min_msix_vec_cnt;
1454
1455         u32                     igu_base_addr;
1456         dma_addr_t              def_status_blk_mapping;
1457
1458         struct bnx2x_slowpath   *slowpath;
1459         dma_addr_t              slowpath_mapping;
1460
1461         /* Total number of FW statistics requests */
1462         u8                      fw_stats_num;
1463
1464         /*
1465          * This is a memory buffer that will contain both statistics
1466          * ramrod request and data.
1467          */
1468         void                    *fw_stats;
1469         dma_addr_t              fw_stats_mapping;
1470
1471         /*
1472          * FW statistics request shortcut (points at the
1473          * beginning of fw_stats buffer).
1474          */
1475         struct bnx2x_fw_stats_req       *fw_stats_req;
1476         dma_addr_t                      fw_stats_req_mapping;
1477         int                             fw_stats_req_sz;
1478
1479         /*
1480          * FW statistics data shortcut (points at the beginning of
1481          * fw_stats buffer + fw_stats_req_sz).
1482          */
1483         struct bnx2x_fw_stats_data      *fw_stats_data;
1484         dma_addr_t                      fw_stats_data_mapping;
1485         int                             fw_stats_data_sz;
1486
1487         /* For max 196 cids (64*3 + non-eth), 32KB ILT page size and 1KB
1488          * context size we need 8 ILT entries.
1489          */
1490 #define ILT_MAX_L2_LINES        8
1491         struct hw_context       context[ILT_MAX_L2_LINES];
1492
1493         struct bnx2x_ilt        *ilt;
1494 #define BP_ILT(bp)              ((bp)->ilt)
1495 #define ILT_MAX_LINES           256
1496 /*
1497  * Maximum supported number of RSS queues: number of IGU SBs minus one that goes
1498  * to CNIC.
1499  */
1500 #define BNX2X_MAX_RSS_COUNT(bp) ((bp)->igu_sb_cnt - CNIC_SUPPORT(bp))
1501
1502 /*
1503  * Maximum CID count that might be required by the bnx2x:
1504  * Max RSS * Max_Tx_Multi_Cos + FCoE + iSCSI
1505  */
1506 #define BNX2X_L2_CID_COUNT(bp)  (BNX2X_NUM_ETH_QUEUES(bp) * BNX2X_MULTI_TX_COS \
1507                                 + 2 * CNIC_SUPPORT(bp))
1508 #define BNX2X_L2_MAX_CID(bp)    (BNX2X_MAX_RSS_COUNT(bp) * BNX2X_MULTI_TX_COS \
1509                                 + 2 * CNIC_SUPPORT(bp))
1510 #define L2_ILT_LINES(bp)        (DIV_ROUND_UP(BNX2X_L2_CID_COUNT(bp),\
1511                                         ILT_PAGE_CIDS))
1512
1513         int                     qm_cid_count;
1514
1515         bool                    dropless_fc;
1516
1517         void                    *t2;
1518         dma_addr_t              t2_mapping;
1519         struct cnic_ops __rcu   *cnic_ops;
1520         void                    *cnic_data;
1521         u32                     cnic_tag;
1522         struct cnic_eth_dev     cnic_eth_dev;
1523         union host_hc_status_block cnic_sb;
1524         dma_addr_t              cnic_sb_mapping;
1525         struct eth_spe          *cnic_kwq;
1526         struct eth_spe          *cnic_kwq_prod;
1527         struct eth_spe          *cnic_kwq_cons;
1528         struct eth_spe          *cnic_kwq_last;
1529         u16                     cnic_kwq_pending;
1530         u16                     cnic_spq_pending;
1531         u8                      fip_mac[ETH_ALEN];
1532         struct mutex            cnic_mutex;
1533         struct bnx2x_vlan_mac_obj iscsi_l2_mac_obj;
1534
1535         /* Start index of the "special" (CNIC related) L2 cleints */
1536         u8                              cnic_base_cl_id;
1537
1538         int                     dmae_ready;
1539         /* used to synchronize dmae accesses */
1540         spinlock_t              dmae_lock;
1541
1542         /* used to protect the FW mail box */
1543         struct mutex            fw_mb_mutex;
1544
1545         /* used to synchronize stats collecting */
1546         int                     stats_state;
1547
1548         /* used for synchronization of concurrent threads statistics handling */
1549         spinlock_t              stats_lock;
1550
1551         /* used by dmae command loader */
1552         struct dmae_command     stats_dmae;
1553         int                     executer_idx;
1554
1555         u16                     stats_counter;
1556         struct bnx2x_eth_stats  eth_stats;
1557         struct host_func_stats          func_stats;
1558         struct bnx2x_eth_stats_old      eth_stats_old;
1559         struct bnx2x_net_stats_old      net_stats_old;
1560         struct bnx2x_fw_port_stats_old  fw_stats_old;
1561         bool                    stats_init;
1562
1563         struct z_stream_s       *strm;
1564         void                    *gunzip_buf;
1565         dma_addr_t              gunzip_mapping;
1566         int                     gunzip_outlen;
1567 #define FW_BUF_SIZE                     0x8000
1568 #define GUNZIP_BUF(bp)                  (bp->gunzip_buf)
1569 #define GUNZIP_PHYS(bp)                 (bp->gunzip_mapping)
1570 #define GUNZIP_OUTLEN(bp)               (bp->gunzip_outlen)
1571
1572         struct raw_op           *init_ops;
1573         /* Init blocks offsets inside init_ops */
1574         u16                     *init_ops_offsets;
1575         /* Data blob - has 32 bit granularity */
1576         u32                     *init_data;
1577         u32                     init_mode_flags;
1578 #define INIT_MODE_FLAGS(bp)     (bp->init_mode_flags)
1579         /* Zipped PRAM blobs - raw data */
1580         const u8                *tsem_int_table_data;
1581         const u8                *tsem_pram_data;
1582         const u8                *usem_int_table_data;
1583         const u8                *usem_pram_data;
1584         const u8                *xsem_int_table_data;
1585         const u8                *xsem_pram_data;
1586         const u8                *csem_int_table_data;
1587         const u8                *csem_pram_data;
1588 #define INIT_OPS(bp)                    (bp->init_ops)
1589 #define INIT_OPS_OFFSETS(bp)            (bp->init_ops_offsets)
1590 #define INIT_DATA(bp)                   (bp->init_data)
1591 #define INIT_TSEM_INT_TABLE_DATA(bp)    (bp->tsem_int_table_data)
1592 #define INIT_TSEM_PRAM_DATA(bp)         (bp->tsem_pram_data)
1593 #define INIT_USEM_INT_TABLE_DATA(bp)    (bp->usem_int_table_data)
1594 #define INIT_USEM_PRAM_DATA(bp)         (bp->usem_pram_data)
1595 #define INIT_XSEM_INT_TABLE_DATA(bp)    (bp->xsem_int_table_data)
1596 #define INIT_XSEM_PRAM_DATA(bp)         (bp->xsem_pram_data)
1597 #define INIT_CSEM_INT_TABLE_DATA(bp)    (bp->csem_int_table_data)
1598 #define INIT_CSEM_PRAM_DATA(bp)         (bp->csem_pram_data)
1599
1600 #define PHY_FW_VER_LEN                  20
1601         char                    fw_ver[32];
1602         const struct firmware   *firmware;
1603
1604         /* DCB support on/off */
1605         u16 dcb_state;
1606 #define BNX2X_DCB_STATE_OFF                     0
1607 #define BNX2X_DCB_STATE_ON                      1
1608
1609         /* DCBX engine mode */
1610         int dcbx_enabled;
1611 #define BNX2X_DCBX_ENABLED_OFF                  0
1612 #define BNX2X_DCBX_ENABLED_ON_NEG_OFF           1
1613 #define BNX2X_DCBX_ENABLED_ON_NEG_ON            2
1614 #define BNX2X_DCBX_ENABLED_INVALID              (-1)
1615
1616         bool dcbx_mode_uset;
1617
1618         struct bnx2x_config_dcbx_params         dcbx_config_params;
1619         struct bnx2x_dcbx_port_params           dcbx_port_params;
1620         int                                     dcb_version;
1621
1622         /* CAM credit pools */
1623         struct bnx2x_credit_pool_obj            macs_pool;
1624
1625         /* RX_MODE object */
1626         struct bnx2x_rx_mode_obj                rx_mode_obj;
1627
1628         /* MCAST object */
1629         struct bnx2x_mcast_obj                  mcast_obj;
1630
1631         /* RSS configuration object */
1632         struct bnx2x_rss_config_obj             rss_conf_obj;
1633
1634         /* Function State controlling object */
1635         struct bnx2x_func_sp_obj                func_obj;
1636
1637         unsigned long                           sp_state;
1638
1639         /* operation indication for the sp_rtnl task */
1640         unsigned long                           sp_rtnl_state;
1641
1642         /* DCBX Negotation results */
1643         struct dcbx_features                    dcbx_local_feat;
1644         u32                                     dcbx_error;
1645
1646 #ifdef BCM_DCBNL
1647         struct dcbx_features                    dcbx_remote_feat;
1648         u32                                     dcbx_remote_flags;
1649 #endif
1650         /* AFEX: store default vlan used */
1651         int                                     afex_def_vlan_tag;
1652         enum mf_cfg_afex_vlan_mode              afex_vlan_mode;
1653         u32                                     pending_max;
1654
1655         /* multiple tx classes of service */
1656         u8                                      max_cos;
1657
1658         /* priority to cos mapping */
1659         u8                                      prio_to_cos[8];
1660 };
1661
1662 /* Tx queues may be less or equal to Rx queues */
1663 extern int num_queues;
1664 #define BNX2X_NUM_QUEUES(bp)    (bp->num_queues)
1665 #define BNX2X_NUM_ETH_QUEUES(bp) ((bp)->num_ethernet_queues)
1666 #define BNX2X_NUM_NON_CNIC_QUEUES(bp)   (BNX2X_NUM_QUEUES(bp) - \
1667                                          (bp)->num_cnic_queues)
1668 #define BNX2X_NUM_RX_QUEUES(bp) BNX2X_NUM_QUEUES(bp)
1669
1670 #define is_multi(bp)            (BNX2X_NUM_QUEUES(bp) > 1)
1671
1672 #define BNX2X_MAX_QUEUES(bp)    BNX2X_MAX_RSS_COUNT(bp)
1673 /* #define is_eth_multi(bp)     (BNX2X_NUM_ETH_QUEUES(bp) > 1) */
1674
1675 #define RSS_IPV4_CAP_MASK                                               \
1676         TSTORM_ETH_FUNCTION_COMMON_CONFIG_RSS_IPV4_CAPABILITY
1677
1678 #define RSS_IPV4_TCP_CAP_MASK                                           \
1679         TSTORM_ETH_FUNCTION_COMMON_CONFIG_RSS_IPV4_TCP_CAPABILITY
1680
1681 #define RSS_IPV6_CAP_MASK                                               \
1682         TSTORM_ETH_FUNCTION_COMMON_CONFIG_RSS_IPV6_CAPABILITY
1683
1684 #define RSS_IPV6_TCP_CAP_MASK                                           \
1685         TSTORM_ETH_FUNCTION_COMMON_CONFIG_RSS_IPV6_TCP_CAPABILITY
1686
1687 /* func init flags */
1688 #define FUNC_FLG_RSS            0x0001
1689 #define FUNC_FLG_STATS          0x0002
1690 /* removed  FUNC_FLG_UNMATCHED  0x0004 */
1691 #define FUNC_FLG_TPA            0x0008
1692 #define FUNC_FLG_SPQ            0x0010
1693 #define FUNC_FLG_LEADING        0x0020  /* PF only */
1694
1695
1696 struct bnx2x_func_init_params {
1697         /* dma */
1698         dma_addr_t      fw_stat_map;    /* valid iff FUNC_FLG_STATS */
1699         dma_addr_t      spq_map;        /* valid iff FUNC_FLG_SPQ */
1700
1701         u16             func_flgs;
1702         u16             func_id;        /* abs fid */
1703         u16             pf_id;
1704         u16             spq_prod;       /* valid iff FUNC_FLG_SPQ */
1705 };
1706
1707 #define for_each_cnic_queue(bp, var) \
1708         for ((var) = BNX2X_NUM_ETH_QUEUES(bp); (var) < BNX2X_NUM_QUEUES(bp); \
1709              (var)++) \
1710                 if (skip_queue(bp, var))        \
1711                         continue;               \
1712                 else
1713
1714 #define for_each_eth_queue(bp, var) \
1715         for ((var) = 0; (var) < BNX2X_NUM_ETH_QUEUES(bp); (var)++)
1716
1717 #define for_each_nondefault_eth_queue(bp, var) \
1718         for ((var) = 1; (var) < BNX2X_NUM_ETH_QUEUES(bp); (var)++)
1719
1720 #define for_each_queue(bp, var) \
1721         for ((var) = 0; (var) < BNX2X_NUM_QUEUES(bp); (var)++) \
1722                 if (skip_queue(bp, var))        \
1723                         continue;               \
1724                 else
1725
1726 /* Skip forwarding FP */
1727 #define for_each_valid_rx_queue(bp, var)                        \
1728         for ((var) = 0;                                         \
1729              (var) < (CNIC_LOADED(bp) ? BNX2X_NUM_QUEUES(bp) :  \
1730                       BNX2X_NUM_ETH_QUEUES(bp));                \
1731              (var)++)                                           \
1732                 if (skip_rx_queue(bp, var))                     \
1733                         continue;                               \
1734                 else
1735
1736 #define for_each_rx_queue_cnic(bp, var) \
1737         for ((var) = BNX2X_NUM_ETH_QUEUES(bp); (var) < BNX2X_NUM_QUEUES(bp); \
1738              (var)++) \
1739                 if (skip_rx_queue(bp, var))     \
1740                         continue;               \
1741                 else
1742
1743 #define for_each_rx_queue(bp, var) \
1744         for ((var) = 0; (var) < BNX2X_NUM_QUEUES(bp); (var)++) \
1745                 if (skip_rx_queue(bp, var))     \
1746                         continue;               \
1747                 else
1748
1749 /* Skip OOO FP */
1750 #define for_each_valid_tx_queue(bp, var)                        \
1751         for ((var) = 0;                                         \
1752              (var) < (CNIC_LOADED(bp) ? BNX2X_NUM_QUEUES(bp) :  \
1753                       BNX2X_NUM_ETH_QUEUES(bp));                \
1754              (var)++)                                           \
1755                 if (skip_tx_queue(bp, var))                     \
1756                         continue;                               \
1757                 else
1758
1759 #define for_each_tx_queue_cnic(bp, var) \
1760         for ((var) = BNX2X_NUM_ETH_QUEUES(bp); (var) < BNX2X_NUM_QUEUES(bp); \
1761              (var)++) \
1762                 if (skip_tx_queue(bp, var))     \
1763                         continue;               \
1764                 else
1765
1766 #define for_each_tx_queue(bp, var) \
1767         for ((var) = 0; (var) < BNX2X_NUM_QUEUES(bp); (var)++) \
1768                 if (skip_tx_queue(bp, var))     \
1769                         continue;               \
1770                 else
1771
1772 #define for_each_nondefault_queue(bp, var) \
1773         for ((var) = 1; (var) < BNX2X_NUM_QUEUES(bp); (var)++) \
1774                 if (skip_queue(bp, var))        \
1775                         continue;               \
1776                 else
1777
1778 #define for_each_cos_in_tx_queue(fp, var) \
1779         for ((var) = 0; (var) < (fp)->max_cos; (var)++)
1780
1781 /* skip rx queue
1782  * if FCOE l2 support is disabled and this is the fcoe L2 queue
1783  */
1784 #define skip_rx_queue(bp, idx)  (NO_FCOE(bp) && IS_FCOE_IDX(idx))
1785
1786 /* skip tx queue
1787  * if FCOE l2 support is disabled and this is the fcoe L2 queue
1788  */
1789 #define skip_tx_queue(bp, idx)  (NO_FCOE(bp) && IS_FCOE_IDX(idx))
1790
1791 #define skip_queue(bp, idx)     (NO_FCOE(bp) && IS_FCOE_IDX(idx))
1792
1793
1794
1795
1796 /**
1797  * bnx2x_set_mac_one - configure a single MAC address
1798  *
1799  * @bp:                 driver handle
1800  * @mac:                MAC to configure
1801  * @obj:                MAC object handle
1802  * @set:                if 'true' add a new MAC, otherwise - delete
1803  * @mac_type:           the type of the MAC to configure (e.g. ETH, UC list)
1804  * @ramrod_flags:       RAMROD_XXX flags (e.g. RAMROD_CONT, RAMROD_COMP_WAIT)
1805  *
1806  * Configures one MAC according to provided parameters or continues the
1807  * execution of previously scheduled commands if RAMROD_CONT is set in
1808  * ramrod_flags.
1809  *
1810  * Returns zero if operation has successfully completed, a positive value if the
1811  * operation has been successfully scheduled and a negative - if a requested
1812  * operations has failed.
1813  */
1814 int bnx2x_set_mac_one(struct bnx2x *bp, u8 *mac,
1815                       struct bnx2x_vlan_mac_obj *obj, bool set,
1816                       int mac_type, unsigned long *ramrod_flags);
1817 /**
1818  * bnx2x_del_all_macs - delete all MACs configured for the specific MAC object
1819  *
1820  * @bp:                 driver handle
1821  * @mac_obj:            MAC object handle
1822  * @mac_type:           type of the MACs to clear (BNX2X_XXX_MAC)
1823  * @wait_for_comp:      if 'true' block until completion
1824  *
1825  * Deletes all MACs of the specific type (e.g. ETH, UC list).
1826  *
1827  * Returns zero if operation has successfully completed, a positive value if the
1828  * operation has been successfully scheduled and a negative - if a requested
1829  * operations has failed.
1830  */
1831 int bnx2x_del_all_macs(struct bnx2x *bp,
1832                        struct bnx2x_vlan_mac_obj *mac_obj,
1833                        int mac_type, bool wait_for_comp);
1834
1835 /* Init Function API  */
1836 void bnx2x_func_init(struct bnx2x *bp, struct bnx2x_func_init_params *p);
1837 int bnx2x_get_gpio(struct bnx2x *bp, int gpio_num, u8 port);
1838 int bnx2x_set_gpio(struct bnx2x *bp, int gpio_num, u32 mode, u8 port);
1839 int bnx2x_set_mult_gpio(struct bnx2x *bp, u8 pins, u32 mode);
1840 int bnx2x_set_gpio_int(struct bnx2x *bp, int gpio_num, u32 mode, u8 port);
1841 void bnx2x_read_mf_cfg(struct bnx2x *bp);
1842
1843
1844 /* dmae */
1845 void bnx2x_read_dmae(struct bnx2x *bp, u32 src_addr, u32 len32);
1846 void bnx2x_write_dmae(struct bnx2x *bp, dma_addr_t dma_addr, u32 dst_addr,
1847                       u32 len32);
1848 void bnx2x_post_dmae(struct bnx2x *bp, struct dmae_command *dmae, int idx);
1849 u32 bnx2x_dmae_opcode_add_comp(u32 opcode, u8 comp_type);
1850 u32 bnx2x_dmae_opcode_clr_src_reset(u32 opcode);
1851 u32 bnx2x_dmae_opcode(struct bnx2x *bp, u8 src_type, u8 dst_type,
1852                       bool with_comp, u8 comp_type);
1853
1854
1855 void bnx2x_calc_fc_adv(struct bnx2x *bp);
1856 int bnx2x_sp_post(struct bnx2x *bp, int command, int cid,
1857                   u32 data_hi, u32 data_lo, int cmd_type);
1858 void bnx2x_update_coalesce(struct bnx2x *bp);
1859 int bnx2x_get_cur_phy_idx(struct bnx2x *bp);
1860
1861 static inline u32 reg_poll(struct bnx2x *bp, u32 reg, u32 expected, int ms,
1862                            int wait)
1863 {
1864         u32 val;
1865
1866         do {
1867                 val = REG_RD(bp, reg);
1868                 if (val == expected)
1869                         break;
1870                 ms -= wait;
1871                 msleep(wait);
1872
1873         } while (ms > 0);
1874
1875         return val;
1876 }
1877
1878 #define BNX2X_ILT_ZALLOC(x, y, size) \
1879         do { \
1880                 x = dma_alloc_coherent(&bp->pdev->dev, size, y, GFP_KERNEL); \
1881                 if (x) \
1882                         memset(x, 0, size); \
1883         } while (0)
1884
1885 #define BNX2X_ILT_FREE(x, y, size) \
1886         do { \
1887                 if (x) { \
1888                         dma_free_coherent(&bp->pdev->dev, size, x, y); \
1889                         x = NULL; \
1890                         y = 0; \
1891                 } \
1892         } while (0)
1893
1894 #define ILOG2(x)        (ilog2((x)))
1895
1896 #define ILT_NUM_PAGE_ENTRIES    (3072)
1897 /* In 57710/11 we use whole table since we have 8 func
1898  * In 57712 we have only 4 func, but use same size per func, then only half of
1899  * the table in use
1900  */
1901 #define ILT_PER_FUNC            (ILT_NUM_PAGE_ENTRIES/8)
1902
1903 #define FUNC_ILT_BASE(func)     (func * ILT_PER_FUNC)
1904 /*
1905  * the phys address is shifted right 12 bits and has an added
1906  * 1=valid bit added to the 53rd bit
1907  * then since this is a wide register(TM)
1908  * we split it into two 32 bit writes
1909  */
1910 #define ONCHIP_ADDR1(x)         ((u32)(((u64)x >> 12) & 0xFFFFFFFF))
1911 #define ONCHIP_ADDR2(x)         ((u32)((1 << 20) | ((u64)x >> 44)))
1912
1913 /* load/unload mode */
1914 #define LOAD_NORMAL                     0
1915 #define LOAD_OPEN                       1
1916 #define LOAD_DIAG                       2
1917 #define LOAD_LOOPBACK_EXT               3
1918 #define UNLOAD_NORMAL                   0
1919 #define UNLOAD_CLOSE                    1
1920 #define UNLOAD_RECOVERY                 2
1921
1922
1923 /* DMAE command defines */
1924 #define DMAE_TIMEOUT                    -1
1925 #define DMAE_PCI_ERROR                  -2      /* E2 and onward */
1926 #define DMAE_NOT_RDY                    -3
1927 #define DMAE_PCI_ERR_FLAG               0x80000000
1928
1929 #define DMAE_SRC_PCI                    0
1930 #define DMAE_SRC_GRC                    1
1931
1932 #define DMAE_DST_NONE                   0
1933 #define DMAE_DST_PCI                    1
1934 #define DMAE_DST_GRC                    2
1935
1936 #define DMAE_COMP_PCI                   0
1937 #define DMAE_COMP_GRC                   1
1938
1939 /* E2 and onward - PCI error handling in the completion */
1940
1941 #define DMAE_COMP_REGULAR               0
1942 #define DMAE_COM_SET_ERR                1
1943
1944 #define DMAE_CMD_SRC_PCI                (DMAE_SRC_PCI << \
1945                                                 DMAE_COMMAND_SRC_SHIFT)
1946 #define DMAE_CMD_SRC_GRC                (DMAE_SRC_GRC << \
1947                                                 DMAE_COMMAND_SRC_SHIFT)
1948
1949 #define DMAE_CMD_DST_PCI                (DMAE_DST_PCI << \
1950                                                 DMAE_COMMAND_DST_SHIFT)
1951 #define DMAE_CMD_DST_GRC                (DMAE_DST_GRC << \
1952                                                 DMAE_COMMAND_DST_SHIFT)
1953
1954 #define DMAE_CMD_C_DST_PCI              (DMAE_COMP_PCI << \
1955                                                 DMAE_COMMAND_C_DST_SHIFT)
1956 #define DMAE_CMD_C_DST_GRC              (DMAE_COMP_GRC << \
1957                                                 DMAE_COMMAND_C_DST_SHIFT)
1958
1959 #define DMAE_CMD_C_ENABLE               DMAE_COMMAND_C_TYPE_ENABLE
1960
1961 #define DMAE_CMD_ENDIANITY_NO_SWAP      (0 << DMAE_COMMAND_ENDIANITY_SHIFT)
1962 #define DMAE_CMD_ENDIANITY_B_SWAP       (1 << DMAE_COMMAND_ENDIANITY_SHIFT)
1963 #define DMAE_CMD_ENDIANITY_DW_SWAP      (2 << DMAE_COMMAND_ENDIANITY_SHIFT)
1964 #define DMAE_CMD_ENDIANITY_B_DW_SWAP    (3 << DMAE_COMMAND_ENDIANITY_SHIFT)
1965
1966 #define DMAE_CMD_PORT_0                 0
1967 #define DMAE_CMD_PORT_1                 DMAE_COMMAND_PORT
1968
1969 #define DMAE_CMD_SRC_RESET              DMAE_COMMAND_SRC_RESET
1970 #define DMAE_CMD_DST_RESET              DMAE_COMMAND_DST_RESET
1971 #define DMAE_CMD_E1HVN_SHIFT            DMAE_COMMAND_E1HVN_SHIFT
1972
1973 #define DMAE_SRC_PF                     0
1974 #define DMAE_SRC_VF                     1
1975
1976 #define DMAE_DST_PF                     0
1977 #define DMAE_DST_VF                     1
1978
1979 #define DMAE_C_SRC                      0
1980 #define DMAE_C_DST                      1
1981
1982 #define DMAE_LEN32_RD_MAX               0x80
1983 #define DMAE_LEN32_WR_MAX(bp)           (CHIP_IS_E1(bp) ? 0x400 : 0x2000)
1984
1985 #define DMAE_COMP_VAL                   0x60d0d0ae /* E2 and on - upper bit
1986                                                         indicates eror */
1987
1988 #define MAX_DMAE_C_PER_PORT             8
1989 #define INIT_DMAE_C(bp)                 (BP_PORT(bp) * MAX_DMAE_C_PER_PORT + \
1990                                          BP_VN(bp))
1991 #define PMF_DMAE_C(bp)                  (BP_PORT(bp) * MAX_DMAE_C_PER_PORT + \
1992                                          E1HVN_MAX)
1993
1994 /* PCIE link and speed */
1995 #define PCICFG_LINK_WIDTH               0x1f00000
1996 #define PCICFG_LINK_WIDTH_SHIFT         20
1997 #define PCICFG_LINK_SPEED               0xf0000
1998 #define PCICFG_LINK_SPEED_SHIFT         16
1999
2000 #define BNX2X_NUM_TESTS_SF              7
2001 #define BNX2X_NUM_TESTS_MF              3
2002 #define BNX2X_NUM_TESTS(bp)             (IS_MF(bp) ? BNX2X_NUM_TESTS_MF : \
2003                                                      BNX2X_NUM_TESTS_SF)
2004
2005 #define BNX2X_PHY_LOOPBACK              0
2006 #define BNX2X_MAC_LOOPBACK              1
2007 #define BNX2X_EXT_LOOPBACK              2
2008 #define BNX2X_PHY_LOOPBACK_FAILED       1
2009 #define BNX2X_MAC_LOOPBACK_FAILED       2
2010 #define BNX2X_EXT_LOOPBACK_FAILED       3
2011 #define BNX2X_LOOPBACK_FAILED           (BNX2X_MAC_LOOPBACK_FAILED | \
2012                                          BNX2X_PHY_LOOPBACK_FAILED)
2013
2014
2015 #define STROM_ASSERT_ARRAY_SIZE         50
2016
2017
2018 /* must be used on a CID before placing it on a HW ring */
2019 #define HW_CID(bp, x)                   ((BP_PORT(bp) << 23) | \
2020                                          (BP_VN(bp) << BNX2X_SWCID_SHIFT) | \
2021                                          (x))
2022
2023 #define SP_DESC_CNT             (BCM_PAGE_SIZE / sizeof(struct eth_spe))
2024 #define MAX_SP_DESC_CNT                 (SP_DESC_CNT - 1)
2025
2026
2027 #define BNX2X_BTR                       4
2028 #define MAX_SPQ_PENDING                 8
2029
2030 /* CMNG constants, as derived from system spec calculations */
2031 /* default MIN rate in case VNIC min rate is configured to zero - 100Mbps */
2032 #define DEF_MIN_RATE                                    100
2033 /* resolution of the rate shaping timer - 400 usec */
2034 #define RS_PERIODIC_TIMEOUT_USEC                        400
2035 /* number of bytes in single QM arbitration cycle -
2036  * coefficient for calculating the fairness timer */
2037 #define QM_ARB_BYTES                                    160000
2038 /* resolution of Min algorithm 1:100 */
2039 #define MIN_RES                                         100
2040 /* how many bytes above threshold for the minimal credit of Min algorithm*/
2041 #define MIN_ABOVE_THRESH                                32768
2042 /* Fairness algorithm integration time coefficient -
2043  * for calculating the actual Tfair */
2044 #define T_FAIR_COEF     ((MIN_ABOVE_THRESH +  QM_ARB_BYTES) * 8 * MIN_RES)
2045 /* Memory of fairness algorithm . 2 cycles */
2046 #define FAIR_MEM                                        2
2047
2048
2049 #define ATTN_NIG_FOR_FUNC               (1L << 8)
2050 #define ATTN_SW_TIMER_4_FUNC            (1L << 9)
2051 #define GPIO_2_FUNC                     (1L << 10)
2052 #define GPIO_3_FUNC                     (1L << 11)
2053 #define GPIO_4_FUNC                     (1L << 12)
2054 #define ATTN_GENERAL_ATTN_1             (1L << 13)
2055 #define ATTN_GENERAL_ATTN_2             (1L << 14)
2056 #define ATTN_GENERAL_ATTN_3             (1L << 15)
2057 #define ATTN_GENERAL_ATTN_4             (1L << 13)
2058 #define ATTN_GENERAL_ATTN_5             (1L << 14)
2059 #define ATTN_GENERAL_ATTN_6             (1L << 15)
2060
2061 #define ATTN_HARD_WIRED_MASK            0xff00
2062 #define ATTENTION_ID                    4
2063
2064
2065 /* stuff added to make the code fit 80Col */
2066
2067 #define BNX2X_PMF_LINK_ASSERT \
2068         GENERAL_ATTEN_OFFSET(LINK_SYNC_ATTENTION_BIT_FUNC_0 + BP_FUNC(bp))
2069
2070 #define BNX2X_MC_ASSERT_BITS \
2071         (GENERAL_ATTEN_OFFSET(TSTORM_FATAL_ASSERT_ATTENTION_BIT) | \
2072          GENERAL_ATTEN_OFFSET(USTORM_FATAL_ASSERT_ATTENTION_BIT) | \
2073          GENERAL_ATTEN_OFFSET(CSTORM_FATAL_ASSERT_ATTENTION_BIT) | \
2074          GENERAL_ATTEN_OFFSET(XSTORM_FATAL_ASSERT_ATTENTION_BIT))
2075
2076 #define BNX2X_MCP_ASSERT \
2077         GENERAL_ATTEN_OFFSET(MCP_FATAL_ASSERT_ATTENTION_BIT)
2078
2079 #define BNX2X_GRC_TIMEOUT       GENERAL_ATTEN_OFFSET(LATCHED_ATTN_TIMEOUT_GRC)
2080 #define BNX2X_GRC_RSV           (GENERAL_ATTEN_OFFSET(LATCHED_ATTN_RBCR) | \
2081                                  GENERAL_ATTEN_OFFSET(LATCHED_ATTN_RBCT) | \
2082                                  GENERAL_ATTEN_OFFSET(LATCHED_ATTN_RBCN) | \
2083                                  GENERAL_ATTEN_OFFSET(LATCHED_ATTN_RBCU) | \
2084                                  GENERAL_ATTEN_OFFSET(LATCHED_ATTN_RBCP) | \
2085                                  GENERAL_ATTEN_OFFSET(LATCHED_ATTN_RSVD_GRC))
2086
2087 #define HW_INTERRUT_ASSERT_SET_0 \
2088                                 (AEU_INPUTS_ATTN_BITS_TSDM_HW_INTERRUPT | \
2089                                  AEU_INPUTS_ATTN_BITS_TCM_HW_INTERRUPT | \
2090                                  AEU_INPUTS_ATTN_BITS_TSEMI_HW_INTERRUPT | \
2091                                  AEU_INPUTS_ATTN_BITS_PBCLIENT_HW_INTERRUPT)
2092 #define HW_PRTY_ASSERT_SET_0    (AEU_INPUTS_ATTN_BITS_BRB_PARITY_ERROR | \
2093                                  AEU_INPUTS_ATTN_BITS_PARSER_PARITY_ERROR | \
2094                                  AEU_INPUTS_ATTN_BITS_TSDM_PARITY_ERROR | \
2095                                  AEU_INPUTS_ATTN_BITS_SEARCHER_PARITY_ERROR |\
2096                                  AEU_INPUTS_ATTN_BITS_TSEMI_PARITY_ERROR |\
2097                                  AEU_INPUTS_ATTN_BITS_TCM_PARITY_ERROR |\
2098                                  AEU_INPUTS_ATTN_BITS_PBCLIENT_PARITY_ERROR)
2099 #define HW_INTERRUT_ASSERT_SET_1 \
2100                                 (AEU_INPUTS_ATTN_BITS_QM_HW_INTERRUPT | \
2101                                  AEU_INPUTS_ATTN_BITS_TIMERS_HW_INTERRUPT | \
2102                                  AEU_INPUTS_ATTN_BITS_XSDM_HW_INTERRUPT | \
2103                                  AEU_INPUTS_ATTN_BITS_XCM_HW_INTERRUPT | \
2104                                  AEU_INPUTS_ATTN_BITS_XSEMI_HW_INTERRUPT | \
2105                                  AEU_INPUTS_ATTN_BITS_USDM_HW_INTERRUPT | \
2106                                  AEU_INPUTS_ATTN_BITS_UCM_HW_INTERRUPT | \
2107                                  AEU_INPUTS_ATTN_BITS_USEMI_HW_INTERRUPT | \
2108                                  AEU_INPUTS_ATTN_BITS_UPB_HW_INTERRUPT | \
2109                                  AEU_INPUTS_ATTN_BITS_CSDM_HW_INTERRUPT | \
2110                                  AEU_INPUTS_ATTN_BITS_CCM_HW_INTERRUPT)
2111 #define HW_PRTY_ASSERT_SET_1    (AEU_INPUTS_ATTN_BITS_PBF_PARITY_ERROR |\
2112                                  AEU_INPUTS_ATTN_BITS_QM_PARITY_ERROR | \
2113                                  AEU_INPUTS_ATTN_BITS_TIMERS_PARITY_ERROR |\
2114                                  AEU_INPUTS_ATTN_BITS_XSDM_PARITY_ERROR | \
2115                                  AEU_INPUTS_ATTN_BITS_XCM_PARITY_ERROR |\
2116                                  AEU_INPUTS_ATTN_BITS_XSEMI_PARITY_ERROR | \
2117                                  AEU_INPUTS_ATTN_BITS_DOORBELLQ_PARITY_ERROR |\
2118                                  AEU_INPUTS_ATTN_BITS_NIG_PARITY_ERROR |\
2119                              AEU_INPUTS_ATTN_BITS_VAUX_PCI_CORE_PARITY_ERROR |\
2120                                  AEU_INPUTS_ATTN_BITS_DEBUG_PARITY_ERROR | \
2121                                  AEU_INPUTS_ATTN_BITS_USDM_PARITY_ERROR | \
2122                                  AEU_INPUTS_ATTN_BITS_UCM_PARITY_ERROR |\
2123                                  AEU_INPUTS_ATTN_BITS_USEMI_PARITY_ERROR | \
2124                                  AEU_INPUTS_ATTN_BITS_UPB_PARITY_ERROR | \
2125                                  AEU_INPUTS_ATTN_BITS_CSDM_PARITY_ERROR |\
2126                                  AEU_INPUTS_ATTN_BITS_CCM_PARITY_ERROR)
2127 #define HW_INTERRUT_ASSERT_SET_2 \
2128                                 (AEU_INPUTS_ATTN_BITS_CSEMI_HW_INTERRUPT | \
2129                                  AEU_INPUTS_ATTN_BITS_CDU_HW_INTERRUPT | \
2130                                  AEU_INPUTS_ATTN_BITS_DMAE_HW_INTERRUPT | \
2131                         AEU_INPUTS_ATTN_BITS_PXPPCICLOCKCLIENT_HW_INTERRUPT |\
2132                                  AEU_INPUTS_ATTN_BITS_MISC_HW_INTERRUPT)
2133 #define HW_PRTY_ASSERT_SET_2    (AEU_INPUTS_ATTN_BITS_CSEMI_PARITY_ERROR | \
2134                                  AEU_INPUTS_ATTN_BITS_PXP_PARITY_ERROR | \
2135                         AEU_INPUTS_ATTN_BITS_PXPPCICLOCKCLIENT_PARITY_ERROR |\
2136                                  AEU_INPUTS_ATTN_BITS_CFC_PARITY_ERROR | \
2137                                  AEU_INPUTS_ATTN_BITS_CDU_PARITY_ERROR | \
2138                                  AEU_INPUTS_ATTN_BITS_DMAE_PARITY_ERROR |\
2139                                  AEU_INPUTS_ATTN_BITS_IGU_PARITY_ERROR | \
2140                                  AEU_INPUTS_ATTN_BITS_MISC_PARITY_ERROR)
2141
2142 #define HW_PRTY_ASSERT_SET_3 (AEU_INPUTS_ATTN_BITS_MCP_LATCHED_ROM_PARITY | \
2143                 AEU_INPUTS_ATTN_BITS_MCP_LATCHED_UMP_RX_PARITY | \
2144                 AEU_INPUTS_ATTN_BITS_MCP_LATCHED_UMP_TX_PARITY | \
2145                 AEU_INPUTS_ATTN_BITS_MCP_LATCHED_SCPAD_PARITY)
2146
2147 #define HW_PRTY_ASSERT_SET_4 (AEU_INPUTS_ATTN_BITS_PGLUE_PARITY_ERROR | \
2148                               AEU_INPUTS_ATTN_BITS_ATC_PARITY_ERROR)
2149
2150 #define MULTI_MASK                      0x7f
2151
2152
2153 #define DEF_USB_FUNC_OFF        offsetof(struct cstorm_def_status_block_u, func)
2154 #define DEF_CSB_FUNC_OFF        offsetof(struct cstorm_def_status_block_c, func)
2155 #define DEF_XSB_FUNC_OFF        offsetof(struct xstorm_def_status_block, func)
2156 #define DEF_TSB_FUNC_OFF        offsetof(struct tstorm_def_status_block, func)
2157
2158 #define DEF_USB_IGU_INDEX_OFF \
2159                         offsetof(struct cstorm_def_status_block_u, igu_index)
2160 #define DEF_CSB_IGU_INDEX_OFF \
2161                         offsetof(struct cstorm_def_status_block_c, igu_index)
2162 #define DEF_XSB_IGU_INDEX_OFF \
2163                         offsetof(struct xstorm_def_status_block, igu_index)
2164 #define DEF_TSB_IGU_INDEX_OFF \
2165                         offsetof(struct tstorm_def_status_block, igu_index)
2166
2167 #define DEF_USB_SEGMENT_OFF \
2168                         offsetof(struct cstorm_def_status_block_u, segment)
2169 #define DEF_CSB_SEGMENT_OFF \
2170                         offsetof(struct cstorm_def_status_block_c, segment)
2171 #define DEF_XSB_SEGMENT_OFF \
2172                         offsetof(struct xstorm_def_status_block, segment)
2173 #define DEF_TSB_SEGMENT_OFF \
2174                         offsetof(struct tstorm_def_status_block, segment)
2175
2176 #define BNX2X_SP_DSB_INDEX \
2177                 (&bp->def_status_blk->sp_sb.\
2178                                         index_values[HC_SP_INDEX_ETH_DEF_CONS])
2179
2180 #define SET_FLAG(value, mask, flag) \
2181         do {\
2182                 (value) &= ~(mask);\
2183                 (value) |= ((flag) << (mask##_SHIFT));\
2184         } while (0)
2185
2186 #define GET_FLAG(value, mask) \
2187         (((value) & (mask)) >> (mask##_SHIFT))
2188
2189 #define GET_FIELD(value, fname) \
2190         (((value) & (fname##_MASK)) >> (fname##_SHIFT))
2191
2192 #define CAM_IS_INVALID(x) \
2193         (GET_FLAG(x.flags, \
2194         MAC_CONFIGURATION_ENTRY_ACTION_TYPE) == \
2195         (T_ETH_MAC_COMMAND_INVALIDATE))
2196
2197 /* Number of u32 elements in MC hash array */
2198 #define MC_HASH_SIZE                    8
2199 #define MC_HASH_OFFSET(bp, i)           (BAR_TSTRORM_INTMEM + \
2200         TSTORM_APPROXIMATE_MATCH_MULTICAST_FILTERING_OFFSET(BP_FUNC(bp)) + i*4)
2201
2202
2203 #ifndef PXP2_REG_PXP2_INT_STS
2204 #define PXP2_REG_PXP2_INT_STS           PXP2_REG_PXP2_INT_STS_0
2205 #endif
2206
2207 #ifndef ETH_MAX_RX_CLIENTS_E2
2208 #define ETH_MAX_RX_CLIENTS_E2           ETH_MAX_RX_CLIENTS_E1H
2209 #endif
2210
2211 #define BNX2X_VPD_LEN                   128
2212 #define VENDOR_ID_LEN                   4
2213
2214 #define VF_ACQUIRE_THRESH               3
2215 #define VF_ACQUIRE_MAC_FILTERS          1
2216 #define VF_ACQUIRE_MC_FILTERS           10
2217
2218 #define GOOD_ME_REG(me_reg) (((me_reg) & ME_REG_VF_VALID) && \
2219                             (!((me_reg) & ME_REG_VF_ERR)))
2220 int bnx2x_get_vf_id(struct bnx2x *bp, u32 *vf_id);
2221 int bnx2x_send_msg2pf(struct bnx2x *bp, u8 *done, dma_addr_t msg_mapping);
2222 int bnx2x_vfpf_acquire(struct bnx2x *bp, u8 tx_count, u8 rx_count);
2223 int bnx2x_vfpf_release(struct bnx2x *bp);
2224 /* Congestion management fairness mode */
2225 #define CMNG_FNS_NONE           0
2226 #define CMNG_FNS_MINMAX         1
2227
2228 #define HC_SEG_ACCESS_DEF               0   /*Driver decision 0-3*/
2229 #define HC_SEG_ACCESS_ATTN              4
2230 #define HC_SEG_ACCESS_NORM              0   /*Driver decision 0-1*/
2231
2232 static const u32 dmae_reg_go_c[] = {
2233         DMAE_REG_GO_C0, DMAE_REG_GO_C1, DMAE_REG_GO_C2, DMAE_REG_GO_C3,
2234         DMAE_REG_GO_C4, DMAE_REG_GO_C5, DMAE_REG_GO_C6, DMAE_REG_GO_C7,
2235         DMAE_REG_GO_C8, DMAE_REG_GO_C9, DMAE_REG_GO_C10, DMAE_REG_GO_C11,
2236         DMAE_REG_GO_C12, DMAE_REG_GO_C13, DMAE_REG_GO_C14, DMAE_REG_GO_C15
2237 };
2238
2239 void bnx2x_set_ethtool_ops(struct net_device *netdev);
2240 void bnx2x_notify_link_changed(struct bnx2x *bp);
2241
2242
2243 #define BNX2X_MF_SD_PROTOCOL(bp) \
2244         ((bp)->mf_config[BP_VN(bp)] & FUNC_MF_CFG_PROTOCOL_MASK)
2245
2246 #define BNX2X_IS_MF_SD_PROTOCOL_ISCSI(bp) \
2247         (BNX2X_MF_SD_PROTOCOL(bp) == FUNC_MF_CFG_PROTOCOL_ISCSI)
2248
2249 #define BNX2X_IS_MF_SD_PROTOCOL_FCOE(bp) \
2250         (BNX2X_MF_SD_PROTOCOL(bp) == FUNC_MF_CFG_PROTOCOL_FCOE)
2251
2252 #define IS_MF_ISCSI_SD(bp) (IS_MF_SD(bp) && BNX2X_IS_MF_SD_PROTOCOL_ISCSI(bp))
2253 #define IS_MF_FCOE_SD(bp) (IS_MF_SD(bp) && BNX2X_IS_MF_SD_PROTOCOL_FCOE(bp))
2254
2255 #define BNX2X_MF_EXT_PROTOCOL_FCOE(bp)  ((bp)->mf_ext_config & \
2256                                          MACP_FUNC_CFG_FLAGS_FCOE_OFFLOAD)
2257
2258 #define IS_MF_FCOE_AFEX(bp) (IS_MF_AFEX(bp) && BNX2X_MF_EXT_PROTOCOL_FCOE(bp))
2259 #define IS_MF_STORAGE_SD(bp) (IS_MF_SD(bp) && \
2260                                 (BNX2X_IS_MF_SD_PROTOCOL_ISCSI(bp) || \
2261                                  BNX2X_IS_MF_SD_PROTOCOL_FCOE(bp)))
2262
2263 enum {
2264         SWITCH_UPDATE,
2265         AFEX_UPDATE,
2266 };
2267
2268 #define NUM_MACS        8
2269
2270 #endif /* bnx2x.h */