drivers/ide/ppc/pmac.c

   1 /*
   2  * linux/drivers/ide/ppc/pmac.c
   3  *
   4  * Support for IDE interfaces on PowerMacs.
   5  * These IDE interfaces are memory-mapped and have a DBDMA channel
   6  * for doing DMA.
   7  *
   8  *  Copyright (C) 1998-2003 Paul Mackerras & Ben. Herrenschmidt
   9  *  Copyright (C)      2007 Bartlomiej Zolnierkiewicz
  10  *
  11  *  This program is free software; you can redistribute it and/or
  12  *  modify it under the terms of the GNU General Public License
  13  *  as published by the Free Software Foundation; either version
  14  *  2 of the License, or (at your option) any later version.
  15  *
  16  * Some code taken from drivers/ide/ide-dma.c:
  17  *
  18  *  Copyright (c) 1995-1998  Mark Lord
  19  *
  20  * TODO: - Use pre-calculated (kauai) timing tables all the time and
  21  * get rid of the "rounded" tables used previously, so we have the
  22  * same table format for all controllers and can then just have one
  23  * big table
  24  *
  25  */
  26 #include <linux/types.h>
  27 #include <linux/kernel.h>
  28 #include <linux/init.h>
  29 #include <linux/delay.h>
  30 #include <linux/ide.h>
  31 #include <linux/notifier.h>
  32 #include <linux/reboot.h>
  33 #include <linux/pci.h>
  34 #include <linux/adb.h>
  35 #include <linux/pmu.h>
  36 #include <linux/scatterlist.h>
  37
  38 #include <asm/prom.h>
  39 #include <asm/io.h>
  40 #include <asm/dbdma.h>
  41 #include <asm/ide.h>
  42 #include <asm/pci-bridge.h>
  43 #include <asm/machdep.h>
  44 #include <asm/pmac_feature.h>
  45 #include <asm/sections.h>
  46 #include <asm/irq.h>
  47
  48 #ifndef CONFIG_PPC64
  49 #include <asm/mediabay.h>
  50 #endif
  51
  52 #include "../ide-timing.h"
  53
  54 #undef IDE_PMAC_DEBUG
  55
  56 #define DMA_WAIT_TIMEOUT        50
  57
  58 typedef struct pmac_ide_hwif {
  59         unsigned long                   regbase;
  60         int                             irq;
  61         int                             kind;
  62         int                             aapl_bus_id;
  63         unsigned                        cable_80 : 1;
  64         unsigned                        mediabay : 1;
  65         unsigned                        broken_dma : 1;
  66         unsigned                        broken_dma_warn : 1;
  67         struct device_node*             node;
  68         struct macio_dev                *mdev;
  69         u32                             timings[4];
  70         volatile u32 __iomem *          *kauai_fcr;
  71 #ifdef CONFIG_BLK_DEV_IDEDMA_PMAC
  72         /* Those fields are duplicating what is in hwif. We currently
  73          * can't use the hwif ones because of some assumptions that are
  74          * beeing done by the generic code about the kind of dma controller
  75          * and format of the dma table. This will have to be fixed though.
  76          */
  77         volatile struct dbdma_regs __iomem *    dma_regs;
  78         struct dbdma_cmd*               dma_table_cpu;
  79 #endif
  80
  81 } pmac_ide_hwif_t;
  82
  83 static pmac_ide_hwif_t pmac_ide[MAX_HWIFS];
  84 static int pmac_ide_count;
  85
  86 enum {
  87         controller_ohare,       /* OHare based */
  88         controller_heathrow,    /* Heathrow/Paddington */
  89         controller_kl_ata3,     /* KeyLargo ATA-3 */
  90         controller_kl_ata4,     /* KeyLargo ATA-4 */
  91         controller_un_ata6,     /* UniNorth2 ATA-6 */
  92         controller_k2_ata6,     /* K2 ATA-6 */
  93         controller_sh_ata6,     /* Shasta ATA-6 */
  94 };
  95
  96 static const char* model_name[] = {
  97         "OHare ATA",            /* OHare based */
  98         "Heathrow ATA",         /* Heathrow/Paddington */
  99         "KeyLargo ATA-3",       /* KeyLargo ATA-3 (MDMA only) */
 100         "KeyLargo ATA-4",       /* KeyLargo ATA-4 (UDMA/66) */
 101         "UniNorth ATA-6",       /* UniNorth2 ATA-6 (UDMA/100) */
 102         "K2 ATA-6",             /* K2 ATA-6 (UDMA/100) */
 103         "Shasta ATA-6",         /* Shasta ATA-6 (UDMA/133) */
 104 };
 105
 106 /*
 107  * Extra registers, both 32-bit little-endian
 108  */
 109 #define IDE_TIMING_CONFIG       0x200
 110 #define IDE_INTERRUPT           0x300
 111
 112 /* Kauai (U2) ATA has different register setup */
 113 #define IDE_KAUAI_PIO_CONFIG    0x200
 114 #define IDE_KAUAI_ULTRA_CONFIG  0x210
 115 #define IDE_KAUAI_POLL_CONFIG   0x220
 116
 117 /*
 118  * Timing configuration register definitions
 119  */
 120
 121 /* Number of IDE_SYSCLK_NS ticks, argument is in nanoseconds */
 122 #define SYSCLK_TICKS(t)         (((t) + IDE_SYSCLK_NS - 1) / IDE_SYSCLK_NS)
 123 #define SYSCLK_TICKS_66(t)      (((t) + IDE_SYSCLK_66_NS - 1) / IDE_SYSCLK_66_NS)
 124 #define IDE_SYSCLK_NS           30      /* 33Mhz cell */
 125 #define IDE_SYSCLK_66_NS        15      /* 66Mhz cell */
 126
 127 /* 133Mhz cell, found in shasta.
 128  * See comments about 100 Mhz Uninorth 2...
 129  * Note that PIO_MASK and MDMA_MASK seem to overlap
 130  */
 131 #define TR_133_PIOREG_PIO_MASK          0xff000fff
 132 #define TR_133_PIOREG_MDMA_MASK         0x00fff800
 133 #define TR_133_UDMAREG_UDMA_MASK        0x0003ffff
 134 #define TR_133_UDMAREG_UDMA_EN          0x00000001
 135
 136 /* 100Mhz cell, found in Uninorth 2. I don't have much infos about
 137  * this one yet, it appears as a pci device (106b/0033) on uninorth
 138  * internal PCI bus and it's clock is controlled like gem or fw. It
 139  * appears to be an evolution of keylargo ATA4 with a timing register
 140  * extended to 2 32bits registers and a similar DBDMA channel. Other
 141  * registers seem to exist but I can't tell much about them.
 142  *
 143  * So far, I'm using pre-calculated tables for this extracted from
 144  * the values used by the MacOS X driver.
 145  *
 146  * The "PIO" register controls PIO and MDMA timings, the "ULTRA"
 147  * register controls the UDMA timings. At least, it seems bit 0
 148  * of this one enables UDMA vs. MDMA, and bits 4..7 are the
 149  * cycle time in units of 10ns. Bits 8..15 are used by I don't
 150  * know their meaning yet
 151  */
 152 #define TR_100_PIOREG_PIO_MASK          0xff000fff
 153 #define TR_100_PIOREG_MDMA_MASK         0x00fff000
 154 #define TR_100_UDMAREG_UDMA_MASK        0x0000ffff
 155 #define TR_100_UDMAREG_UDMA_EN          0x00000001
 156
 157
 158 /* 66Mhz cell, found in KeyLargo. Can do ultra mode 0 to 2 on
 159  * 40 connector cable and to 4 on 80 connector one.
 160  * Clock unit is 15ns (66Mhz)
 161  *
 162  * 3 Values can be programmed:
 163  *  - Write data setup, which appears to match the cycle time. They
 164  *    also call it DIOW setup.
 165  *  - Ready to pause time (from spec)
 166  *  - Address setup. That one is weird. I don't see where exactly
 167  *    it fits in UDMA cycles, I got it's name from an obscure piece
 168  *    of commented out code in Darwin. They leave it to 0, we do as
 169  *    well, despite a comment that would lead to think it has a
 170  *    min value of 45ns.
 171  * Apple also add 60ns to the write data setup (or cycle time ?) on
 172  * reads.
 173  */
 174 #define TR_66_UDMA_MASK                 0xfff00000
 175 #define TR_66_UDMA_EN                   0x00100000 /* Enable Ultra mode for DMA */
 176 #define TR_66_UDMA_ADDRSETUP_MASK       0xe0000000 /* Address setup */
 177 #define TR_66_UDMA_ADDRSETUP_SHIFT      29
 178 #define TR_66_UDMA_RDY2PAUS_MASK        0x1e000000 /* Ready 2 pause time */
 179 #define TR_66_UDMA_RDY2PAUS_SHIFT       25
 180 #define TR_66_UDMA_WRDATASETUP_MASK     0x01e00000 /* Write data setup time */
 181 #define TR_66_UDMA_WRDATASETUP_SHIFT    21
 182 #define TR_66_MDMA_MASK                 0x000ffc00
 183 #define TR_66_MDMA_RECOVERY_MASK        0x000f8000
 184 #define TR_66_MDMA_RECOVERY_SHIFT       15
 185 #define TR_66_MDMA_ACCESS_MASK          0x00007c00
 186 #define TR_66_MDMA_ACCESS_SHIFT         10
 187 #define TR_66_PIO_MASK                  0x000003ff
 188 #define TR_66_PIO_RECOVERY_MASK         0x000003e0
 189 #define TR_66_PIO_RECOVERY_SHIFT        5
 190 #define TR_66_PIO_ACCESS_MASK           0x0000001f
 191 #define TR_66_PIO_ACCESS_SHIFT          0
 192
 193 /* 33Mhz cell, found in OHare, Heathrow (& Paddington) and KeyLargo
 194  * Can do pio & mdma modes, clock unit is 30ns (33Mhz)
 195  *
 196  * The access time and recovery time can be programmed. Some older
 197  * Darwin code base limit OHare to 150ns cycle time. I decided to do
 198  * the same here fore safety against broken old hardware ;)
 199  * The HalfTick bit, when set, adds half a clock (15ns) to the access
 200  * time and removes one from recovery. It's not supported on KeyLargo
 201  * implementation afaik. The E bit appears to be set for PIO mode 0 and
 202  * is used to reach long timings used in this mode.
 203  */
 204 #define TR_33_MDMA_MASK                 0x003ff800
 205 #define TR_33_MDMA_RECOVERY_MASK        0x001f0000
 206 #define TR_33_MDMA_RECOVERY_SHIFT       16
 207 #define TR_33_MDMA_ACCESS_MASK          0x0000f800
 208 #define TR_33_MDMA_ACCESS_SHIFT         11
 209 #define TR_33_MDMA_HALFTICK             0x00200000
 210 #define TR_33_PIO_MASK                  0x000007ff
 211 #define TR_33_PIO_E                     0x00000400
 212 #define TR_33_PIO_RECOVERY_MASK         0x000003e0
 213 #define TR_33_PIO_RECOVERY_SHIFT        5
 214 #define TR_33_PIO_ACCESS_MASK           0x0000001f
 215 #define TR_33_PIO_ACCESS_SHIFT          0
 216
 217 /*
 218  * Interrupt register definitions
 219  */
 220 #define IDE_INTR_DMA                    0x80000000
 221 #define IDE_INTR_DEVICE                 0x40000000
 222
 223 /*
 224  * FCR Register on Kauai. Not sure what bit 0x4 is  ...
 225  */
 226 #define KAUAI_FCR_UATA_MAGIC            0x00000004
 227 #define KAUAI_FCR_UATA_RESET_N          0x00000002
 228 #define KAUAI_FCR_UATA_ENABLE           0x00000001
 229
 230 #ifdef CONFIG_BLK_DEV_IDEDMA_PMAC
 231
 232 /* Rounded Multiword DMA timings
 233  *
 234  * I gave up finding a generic formula for all controller
 235  * types and instead, built tables based on timing values
 236  * used by Apple in Darwin's implementation.
 237  */
 238 struct mdma_timings_t {
 239         int     accessTime;
 240         int     recoveryTime;
 241         int     cycleTime;
 242 };
 243
 244 struct mdma_timings_t mdma_timings_33[] =
 245 {
 246     { 240, 240, 480 },
 247     { 180, 180, 360 },
 248     { 135, 135, 270 },
 249     { 120, 120, 240 },
 250     { 105, 105, 210 },
 251     {  90,  90, 180 },
 252     {  75,  75, 150 },
 253     {  75,  45, 120 },
 254     {   0,   0,   0 }
 255 };
 256
 257 struct mdma_timings_t mdma_timings_33k[] =
 258 {
 259     { 240, 240, 480 },
 260     { 180, 180, 360 },
 261     { 150, 150, 300 },
 262     { 120, 120, 240 },
 263     {  90, 120, 210 },
 264     {  90,  90, 180 },
 265     {  90,  60, 150 },
 266     {  90,  30, 120 },
 267     {   0,   0,   0 }
 268 };
 269
 270 struct mdma_timings_t mdma_timings_66[] =
 271 {
 272     { 240, 240, 480 },
 273     { 180, 180, 360 },
 274     { 135, 135, 270 },
 275     { 120, 120, 240 },
 276     { 105, 105, 210 },
 277     {  90,  90, 180 },
 278     {  90,  75, 165 },
 279     {  75,  45, 120 },
 280     {   0,   0,   0 }
 281 };
 282
 283 /* KeyLargo ATA-4 Ultra DMA timings (rounded) */
 284 struct {
 285         int     addrSetup; /* ??? */
 286         int     rdy2pause;
 287         int     wrDataSetup;
 288 } kl66_udma_timings[] =
 289 {
 290     {   0, 180,  120 }, /* Mode 0 */
 291     {   0, 150,  90 },  /*      1 */
 292     {   0, 120,  60 },  /*      2 */
 293     {   0, 90,   45 },  /*      3 */
 294     {   0, 90,   30 }   /*      4 */
 295 };
 296
 297 /* UniNorth 2 ATA/100 timings */
 298 struct kauai_timing {
 299         int     cycle_time;
 300         u32     timing_reg;
 301 };
 302
 303 static struct kauai_timing      kauai_pio_timings[] =
 304 {
 305         { 930   , 0x08000fff },
 306         { 600   , 0x08000a92 },
 307         { 383   , 0x0800060f },
 308         { 360   , 0x08000492 },
 309         { 330   , 0x0800048f },
 310         { 300   , 0x080003cf },
 311         { 270   , 0x080003cc },
 312         { 240   , 0x0800038b },
 313         { 239   , 0x0800030c },
 314         { 180   , 0x05000249 },
 315         { 120   , 0x04000148 },
 316         { 0     , 0 },
 317 };
 318
 319 static struct kauai_timing      kauai_mdma_timings[] =
 320 {
 321         { 1260  , 0x00fff000 },
 322         { 480   , 0x00618000 },
 323         { 360   , 0x00492000 },
 324         { 270   , 0x0038e000 },
 325         { 240   , 0x0030c000 },
 326         { 210   , 0x002cb000 },
 327         { 180   , 0x00249000 },
 328         { 150   , 0x00209000 },
 329         { 120   , 0x00148000 },
 330         { 0     , 0 },
 331 };
 332
 333 static struct kauai_timing      kauai_udma_timings[] =
 334 {
 335         { 120   , 0x000070c0 },
 336         { 90    , 0x00005d80 },
 337         { 60    , 0x00004a60 },
 338         { 45    , 0x00003a50 },
 339         { 30    , 0x00002a30 },
 340         { 20    , 0x00002921 },
 341         { 0     , 0 },
 342 };
 343
 344 static struct kauai_timing      shasta_pio_timings[] =
 345 {
 346         { 930   , 0x08000fff },
 347         { 600   , 0x0A000c97 },
 348         { 383   , 0x07000712 },
 349         { 360   , 0x040003cd },
 350         { 330   , 0x040003cd },
 351         { 300   , 0x040003cd },
 352         { 270   , 0x040003cd },
 353         { 240   , 0x040003cd },
 354         { 239   , 0x040003cd },
 355         { 180   , 0x0400028b },
 356         { 120   , 0x0400010a },
 357         { 0     , 0 },
 358 };
 359
 360 static struct kauai_timing      shasta_mdma_timings[] =
 361 {
 362         { 1260  , 0x00fff000 },
 363         { 480   , 0x00820800 },
 364         { 360   , 0x00820800 },
 365         { 270   , 0x00820800 },
 366         { 240   , 0x00820800 },
 367         { 210   , 0x00820800 },
 368         { 180   , 0x00820800 },
 369         { 150   , 0x0028b000 },
 370         { 120   , 0x001ca000 },
 371         { 0     , 0 },
 372 };
 373
 374 static struct kauai_timing      shasta_udma133_timings[] =
 375 {
 376         { 120   , 0x00035901, },
 377         { 90    , 0x000348b1, },
 378         { 60    , 0x00033881, },
 379         { 45    , 0x00033861, },
 380         { 30    , 0x00033841, },
 381         { 20    , 0x00033031, },
 382         { 15    , 0x00033021, },
 383         { 0     , 0 },
 384 };
 385
 386
 387 static inline u32
 388 kauai_lookup_timing(struct kauai_timing* table, int cycle_time)
 389 {
 390         int i;
 391
 392         for (i=0; table[i].cycle_time; i++)
 393                 if (cycle_time > table[i+1].cycle_time)
 394                         return table[i].timing_reg;
 395         BUG();
 396         return 0;
 397 }
 398
 399 /* allow up to 256 DBDMA commands per xfer */
 400 #define MAX_DCMDS               256
 401
 402 /*
 403  * Wait 1s for disk to answer on IDE bus after a hard reset
 404  * of the device (via GPIO/FCR).
 405  *
 406  * Some devices seem to "pollute" the bus even after dropping
 407  * the BSY bit (typically some combo drives slave on the UDMA
 408  * bus) after a hard reset. Since we hard reset all drives on
 409  * KeyLargo ATA66, we have to keep that delay around. I may end
 410  * up not hard resetting anymore on these and keep the delay only
 411  * for older interfaces instead (we have to reset when coming
 412  * from MacOS...) --BenH.
 413  */
 414 #define IDE_WAKEUP_DELAY        (1*HZ)
 415
 416 static void pmac_ide_setup_dma(pmac_ide_hwif_t *pmif, ide_hwif_t *hwif);
 417 static int pmac_ide_build_dmatable(ide_drive_t *drive, struct request *rq);
 418 static void pmac_ide_selectproc(ide_drive_t *drive);
 419 static void pmac_ide_kauai_selectproc(ide_drive_t *drive);
 420
 421 #endif /* CONFIG_BLK_DEV_IDEDMA_PMAC */
 422
 423 /*
 424  * N.B. this can't be an initfunc, because the media-bay task can
 425  * call ide_[un]register at any time.
 426  */
 427 void
 428 pmac_ide_init_hwif_ports(hw_regs_t *hw,
 429                               unsigned long data_port, unsigned long ctrl_port,
 430                               int *irq)
 431 {
 432         int i, ix;
 433
 434         if (data_port == 0)
 435                 return;
 436
 437         for (ix = 0; ix < MAX_HWIFS; ++ix)
 438                 if (data_port == pmac_ide[ix].regbase)
 439                         break;
 440
 441         if (ix >= MAX_HWIFS)
 442                 return;         /* not an IDE PMAC interface */
 443
 444         for (i = 0; i < 8; ++i)
 445                 hw->io_ports[i] = data_port + i * 0x10;
 446         hw->io_ports[8] = data_port + 0x160;
 447
 448         if (irq != NULL)
 449                 *irq = pmac_ide[ix].irq;
 450
 451         hw->dev = &pmac_ide[ix].mdev->ofdev.dev;
 452 }
 453
 454 #define PMAC_IDE_REG(x) ((void __iomem *)(IDE_DATA_REG+(x)))
 455
 456 /*
 457  * Apply the timings of the proper unit (master/slave) to the shared
 458  * timing register when selecting that unit. This version is for
 459  * ASICs with a single timing register
 460  */
 461 static void
 462 pmac_ide_selectproc(ide_drive_t *drive)
 463 {
 464         pmac_ide_hwif_t* pmif = (pmac_ide_hwif_t *)HWIF(drive)->hwif_data;
 465
 466         if (pmif == NULL)
 467                 return;
 468
 469         if (drive->select.b.unit & 0x01)
 470                 writel(pmif->timings[1], PMAC_IDE_REG(IDE_TIMING_CONFIG));
 471         else
 472                 writel(pmif->timings[0], PMAC_IDE_REG(IDE_TIMING_CONFIG));
 473         (void)readl(PMAC_IDE_REG(IDE_TIMING_CONFIG));
 474 }
 475
 476 /*
 477  * Apply the timings of the proper unit (master/slave) to the shared
 478  * timing register when selecting that unit. This version is for
 479  * ASICs with a dual timing register (Kauai)
 480  */
 481 static void
 482 pmac_ide_kauai_selectproc(ide_drive_t *drive)
 483 {
 484         pmac_ide_hwif_t* pmif = (pmac_ide_hwif_t *)HWIF(drive)->hwif_data;
 485
 486         if (pmif == NULL)
 487                 return;
 488
 489         if (drive->select.b.unit & 0x01) {
 490                 writel(pmif->timings[1], PMAC_IDE_REG(IDE_KAUAI_PIO_CONFIG));
 491                 writel(pmif->timings[3], PMAC_IDE_REG(IDE_KAUAI_ULTRA_CONFIG));
 492         } else {
 493                 writel(pmif->timings[0], PMAC_IDE_REG(IDE_KAUAI_PIO_CONFIG));
 494                 writel(pmif->timings[2], PMAC_IDE_REG(IDE_KAUAI_ULTRA_CONFIG));
 495         }
 496         (void)readl(PMAC_IDE_REG(IDE_KAUAI_PIO_CONFIG));
 497 }
 498
 499 /*
 500  * Force an update of controller timing values for a given drive
 501  */
 502 static void
 503 pmac_ide_do_update_timings(ide_drive_t *drive)
 504 {
 505         pmac_ide_hwif_t* pmif = (pmac_ide_hwif_t *)HWIF(drive)->hwif_data;
 506
 507         if (pmif == NULL)
 508                 return;
 509
 510         if (pmif->kind == controller_sh_ata6 ||
 511             pmif->kind == controller_un_ata6 ||
 512             pmif->kind == controller_k2_ata6)
 513                 pmac_ide_kauai_selectproc(drive);
 514         else
 515                 pmac_ide_selectproc(drive);
 516 }
 517
 518 static void
 519 pmac_outbsync(ide_drive_t *drive, u8 value, unsigned long port)
 520 {
 521         u32 tmp;
 522
 523         writeb(value, (void __iomem *) port);
 524         tmp = readl(PMAC_IDE_REG(IDE_TIMING_CONFIG));
 525 }
 526
 527 /*
 528  * Old tuning functions (called on hdparm -p), sets up drive PIO timings
 529  */
 530 static void
 531 pmac_ide_set_pio_mode(ide_drive_t *drive, const u8 pio)
 532 {
 533         u32 *timings, t;
 534         unsigned accessTicks, recTicks;
 535         unsigned accessTime, recTime;
 536         pmac_ide_hwif_t* pmif = (pmac_ide_hwif_t *)HWIF(drive)->hwif_data;
 537         unsigned int cycle_time;
 538
 539         if (pmif == NULL)
 540                 return;
 541
 542         /* which drive is it ? */
 543         timings = &pmif->timings[drive->select.b.unit & 0x01];
 544         t = *timings;
 545
 546         cycle_time = ide_pio_cycle_time(drive, pio);
 547
 548         switch (pmif->kind) {
 549         case controller_sh_ata6: {
 550                 /* 133Mhz cell */
 551                 u32 tr = kauai_lookup_timing(shasta_pio_timings, cycle_time);
 552                 t = (t & ~TR_133_PIOREG_PIO_MASK) | tr;
 553                 break;
 554                 }
 555         case controller_un_ata6:
 556         case controller_k2_ata6: {
 557                 /* 100Mhz cell */
 558                 u32 tr = kauai_lookup_timing(kauai_pio_timings, cycle_time);
 559                 t = (t & ~TR_100_PIOREG_PIO_MASK) | tr;
 560                 break;
 561                 }
 562         case controller_kl_ata4:
 563                 /* 66Mhz cell */
 564                 recTime = cycle_time - ide_pio_timings[pio].active_time
 565                                 - ide_pio_timings[pio].setup_time;
 566                 recTime = max(recTime, 150U);
 567                 accessTime = ide_pio_timings[pio].active_time;
 568                 accessTime = max(accessTime, 150U);
 569                 accessTicks = SYSCLK_TICKS_66(accessTime);
 570                 accessTicks = min(accessTicks, 0x1fU);
 571                 recTicks = SYSCLK_TICKS_66(recTime);
 572                 recTicks = min(recTicks, 0x1fU);
 573                 t = (t & ~TR_66_PIO_MASK) |
 574                         (accessTicks << TR_66_PIO_ACCESS_SHIFT) |
 575                         (recTicks << TR_66_PIO_RECOVERY_SHIFT);
 576                 break;
 577         default: {
 578                 /* 33Mhz cell */
 579                 int ebit = 0;
 580                 recTime = cycle_time - ide_pio_timings[pio].active_time
 581                                 - ide_pio_timings[pio].setup_time;
 582                 recTime = max(recTime, 150U);
 583                 accessTime = ide_pio_timings[pio].active_time;
 584                 accessTime = max(accessTime, 150U);
 585                 accessTicks = SYSCLK_TICKS(accessTime);
 586                 accessTicks = min(accessTicks, 0x1fU);
 587                 accessTicks = max(accessTicks, 4U);
 588                 recTicks = SYSCLK_TICKS(recTime);
 589                 recTicks = min(recTicks, 0x1fU);
 590                 recTicks = max(recTicks, 5U) - 4;
 591                 if (recTicks > 9) {
 592                         recTicks--; /* guess, but it's only for PIO0, so... */
 593                         ebit = 1;
 594                 }
 595                 t = (t & ~TR_33_PIO_MASK) |
 596                                 (accessTicks << TR_33_PIO_ACCESS_SHIFT) |
 597                                 (recTicks << TR_33_PIO_RECOVERY_SHIFT);
 598                 if (ebit)
 599                         t |= TR_33_PIO_E;
 600                 break;
 601                 }
 602         }
 603
 604 #ifdef IDE_PMAC_DEBUG
 605         printk(KERN_ERR "%s: Set PIO timing for mode %d, reg: 0x%08x\n",
 606                 drive->name, pio,  *timings);
 607 #endif
 608
 609         *timings = t;
 610         pmac_ide_do_update_timings(drive);
 611 }
 612
 613 #ifdef CONFIG_BLK_DEV_IDEDMA_PMAC
 614
 615 /*
 616  * Calculate KeyLargo ATA/66 UDMA timings
 617  */
 618 static int
 619 set_timings_udma_ata4(u32 *timings, u8 speed)
 620 {
 621         unsigned rdyToPauseTicks, wrDataSetupTicks, addrTicks;
 622
 623         if (speed > XFER_UDMA_4)
 624                 return 1;
 625
 626         rdyToPauseTicks = SYSCLK_TICKS_66(kl66_udma_timings[speed & 0xf].rdy2pause);
 627         wrDataSetupTicks = SYSCLK_TICKS_66(kl66_udma_timings[speed & 0xf].wrDataSetup);
 628         addrTicks = SYSCLK_TICKS_66(kl66_udma_timings[speed & 0xf].addrSetup);
 629
 630         *timings = ((*timings) & ~(TR_66_UDMA_MASK | TR_66_MDMA_MASK)) |
 631                         (wrDataSetupTicks << TR_66_UDMA_WRDATASETUP_SHIFT) |
 632                         (rdyToPauseTicks << TR_66_UDMA_RDY2PAUS_SHIFT) |
 633                         (addrTicks <<TR_66_UDMA_ADDRSETUP_SHIFT) |
 634                         TR_66_UDMA_EN;
 635 #ifdef IDE_PMAC_DEBUG
 636         printk(KERN_ERR "ide_pmac: Set UDMA timing for mode %d, reg: 0x%08x\n",
 637                 speed & 0xf,  *timings);
 638 #endif
 639
 640         return 0;
 641 }
 642
 643 /*
 644  * Calculate Kauai ATA/100 UDMA timings
 645  */
 646 static int
 647 set_timings_udma_ata6(u32 *pio_timings, u32 *ultra_timings, u8 speed)
 648 {
 649         struct ide_timing *t = ide_timing_find_mode(speed);
 650         u32 tr;
 651
 652         if (speed > XFER_UDMA_5 || t == NULL)
 653                 return 1;
 654         tr = kauai_lookup_timing(kauai_udma_timings, (int)t->udma);
 655         *ultra_timings = ((*ultra_timings) & ~TR_100_UDMAREG_UDMA_MASK) | tr;
 656         *ultra_timings = (*ultra_timings) | TR_100_UDMAREG_UDMA_EN;
 657
 658         return 0;
 659 }
 660
 661 /*
 662  * Calculate Shasta ATA/133 UDMA timings
 663  */
 664 static int
 665 set_timings_udma_shasta(u32 *pio_timings, u32 *ultra_timings, u8 speed)
 666 {
 667         struct ide_timing *t = ide_timing_find_mode(speed);
 668         u32 tr;
 669
 670         if (speed > XFER_UDMA_6 || t == NULL)
 671                 return 1;
 672         tr = kauai_lookup_timing(shasta_udma133_timings, (int)t->udma);
 673         *ultra_timings = ((*ultra_timings) & ~TR_133_UDMAREG_UDMA_MASK) | tr;
 674         *ultra_timings = (*ultra_timings) | TR_133_UDMAREG_UDMA_EN;
 675
 676         return 0;
 677 }
 678
 679 /*
 680  * Calculate MDMA timings for all cells
 681  */
 682 static void
 683 set_timings_mdma(ide_drive_t *drive, int intf_type, u32 *timings, u32 *timings2,
 684                         u8 speed)
 685 {
 686         int cycleTime, accessTime = 0, recTime = 0;
 687         unsigned accessTicks, recTicks;
 688         struct hd_driveid *id = drive->id;
 689         struct mdma_timings_t* tm = NULL;
 690         int i;
 691
 692         /* Get default cycle time for mode */
 693         switch(speed & 0xf) {
 694                 case 0: cycleTime = 480; break;
 695                 case 1: cycleTime = 150; break;
 696                 case 2: cycleTime = 120; break;
 697                 default:
 698                         BUG();
 699                         break;
 700         }
 701
 702         /* Check if drive provides explicit DMA cycle time */
 703         if ((id->field_valid & 2) && id->eide_dma_time)
 704                 cycleTime = max_t(int, id->eide_dma_time, cycleTime);
 705
 706         /* OHare limits according to some old Apple sources */
 707         if ((intf_type == controller_ohare) && (cycleTime < 150))
 708                 cycleTime = 150;
 709         /* Get the proper timing array for this controller */
 710         switch(intf_type) {
 711                 case controller_sh_ata6:
 712                 case controller_un_ata6:
 713                 case controller_k2_ata6:
 714                         break;
 715                 case controller_kl_ata4:
 716                         tm = mdma_timings_66;
 717                         break;
 718                 case controller_kl_ata3:
 719                         tm = mdma_timings_33k;
 720                         break;
 721                 default:
 722                         tm = mdma_timings_33;
 723                         break;
 724         }
 725         if (tm != NULL) {
 726                 /* Lookup matching access & recovery times */
 727                 i = -1;
 728                 for (;;) {
 729                         if (tm[i+1].cycleTime < cycleTime)
 730                                 break;
 731                         i++;
 732                 }
 733                 cycleTime = tm[i].cycleTime;
 734                 accessTime = tm[i].accessTime;
 735                 recTime = tm[i].recoveryTime;
 736
 737 #ifdef IDE_PMAC_DEBUG
 738                 printk(KERN_ERR "%s: MDMA, cycleTime: %d, accessTime: %d, recTime: %d\n",
 739                         drive->name, cycleTime, accessTime, recTime);
 740 #endif
 741         }
 742         switch(intf_type) {
 743         case controller_sh_ata6: {
 744                 /* 133Mhz cell */
 745                 u32 tr = kauai_lookup_timing(shasta_mdma_timings, cycleTime);
 746                 *timings = ((*timings) & ~TR_133_PIOREG_MDMA_MASK) | tr;
 747                 *timings2 = (*timings2) & ~TR_133_UDMAREG_UDMA_EN;
 748                 }
 749         case controller_un_ata6:
 750         case controller_k2_ata6: {
 751                 /* 100Mhz cell */
 752                 u32 tr = kauai_lookup_timing(kauai_mdma_timings, cycleTime);
 753                 *timings = ((*timings) & ~TR_100_PIOREG_MDMA_MASK) | tr;
 754                 *timings2 = (*timings2) & ~TR_100_UDMAREG_UDMA_EN;
 755                 }
 756                 break;
 757         case controller_kl_ata4:
 758                 /* 66Mhz cell */
 759                 accessTicks = SYSCLK_TICKS_66(accessTime);
 760                 accessTicks = min(accessTicks, 0x1fU);
 761                 accessTicks = max(accessTicks, 0x1U);
 762                 recTicks = SYSCLK_TICKS_66(recTime);
 763                 recTicks = min(recTicks, 0x1fU);
 764                 recTicks = max(recTicks, 0x3U);
 765                 /* Clear out mdma bits and disable udma */
 766                 *timings = ((*timings) & ~(TR_66_MDMA_MASK | TR_66_UDMA_MASK)) |
 767                         (accessTicks << TR_66_MDMA_ACCESS_SHIFT) |
 768                         (recTicks << TR_66_MDMA_RECOVERY_SHIFT);
 769                 break;
 770         case controller_kl_ata3:
 771                 /* 33Mhz cell on KeyLargo */
 772                 accessTicks = SYSCLK_TICKS(accessTime);
 773                 accessTicks = max(accessTicks, 1U);
 774                 accessTicks = min(accessTicks, 0x1fU);
 775                 accessTime = accessTicks * IDE_SYSCLK_NS;
 776                 recTicks = SYSCLK_TICKS(recTime);
 777                 recTicks = max(recTicks, 1U);
 778                 recTicks = min(recTicks, 0x1fU);
 779                 *timings = ((*timings) & ~TR_33_MDMA_MASK) |
 780                                 (accessTicks << TR_33_MDMA_ACCESS_SHIFT) |
 781                                 (recTicks << TR_33_MDMA_RECOVERY_SHIFT);
 782                 break;
 783         default: {
 784                 /* 33Mhz cell on others */
 785                 int halfTick = 0;
 786                 int origAccessTime = accessTime;
 787                 int origRecTime = recTime;
 788
 789                 accessTicks = SYSCLK_TICKS(accessTime);
 790                 accessTicks = max(accessTicks, 1U);
 791                 accessTicks = min(accessTicks, 0x1fU);
 792                 accessTime = accessTicks * IDE_SYSCLK_NS;
 793                 recTicks = SYSCLK_TICKS(recTime);
 794                 recTicks = max(recTicks, 2U) - 1;
 795                 recTicks = min(recTicks, 0x1fU);
 796                 recTime = (recTicks + 1) * IDE_SYSCLK_NS;
 797                 if ((accessTicks > 1) &&
 798                     ((accessTime - IDE_SYSCLK_NS/2) >= origAccessTime) &&
 799                     ((recTime - IDE_SYSCLK_NS/2) >= origRecTime)) {
 800                         halfTick = 1;
 801                         accessTicks--;
 802                 }
 803                 *timings = ((*timings) & ~TR_33_MDMA_MASK) |
 804                                 (accessTicks << TR_33_MDMA_ACCESS_SHIFT) |
 805                                 (recTicks << TR_33_MDMA_RECOVERY_SHIFT);
 806                 if (halfTick)
 807                         *timings |= TR_33_MDMA_HALFTICK;
 808                 }
 809         }
 810 #ifdef IDE_PMAC_DEBUG
 811         printk(KERN_ERR "%s: Set MDMA timing for mode %d, reg: 0x%08x\n",
 812                 drive->name, speed & 0xf,  *timings);
 813 #endif
 814 }
 815 #endif /* #ifdef CONFIG_BLK_DEV_IDEDMA_PMAC */
 816
 817 static void pmac_ide_set_dma_mode(ide_drive_t *drive, const u8 speed)
 818 {
 819         int unit = (drive->select.b.unit & 0x01);
 820         int ret = 0;
 821         pmac_ide_hwif_t* pmif = (pmac_ide_hwif_t *)HWIF(drive)->hwif_data;
 822         u32 *timings, *timings2, tl[2];
 823
 824         timings = &pmif->timings[unit];
 825         timings2 = &pmif->timings[unit+2];
 826
 827         /* Copy timings to local image */
 828         tl[0] = *timings;
 829         tl[1] = *timings2;
 830
 831         switch(speed) {
 832 #ifdef CONFIG_BLK_DEV_IDEDMA_PMAC
 833                 case XFER_UDMA_6:
 834                 case XFER_UDMA_5:
 835                 case XFER_UDMA_4:
 836                 case XFER_UDMA_3:
 837                 case XFER_UDMA_2:
 838                 case XFER_UDMA_1:
 839                 case XFER_UDMA_0:
 840                         if (pmif->kind == controller_kl_ata4)
 841                                 ret = set_timings_udma_ata4(&tl[0], speed);
 842                         else if (pmif->kind == controller_un_ata6
 843                                  || pmif->kind == controller_k2_ata6)
 844                                 ret = set_timings_udma_ata6(&tl[0], &tl[1], speed);
 845                         else if (pmif->kind == controller_sh_ata6)
 846                                 ret = set_timings_udma_shasta(&tl[0], &tl[1], speed);
 847                         else
 848                                 ret = 1;
 849                         break;
 850                 case XFER_MW_DMA_2:
 851                 case XFER_MW_DMA_1:
 852                 case XFER_MW_DMA_0:
 853                         set_timings_mdma(drive, pmif->kind, &tl[0], &tl[1], speed);
 854                         break;
 855                 case XFER_SW_DMA_2:
 856                 case XFER_SW_DMA_1:
 857                 case XFER_SW_DMA_0:
 858                         return;
 859 #endif /* CONFIG_BLK_DEV_IDEDMA_PMAC */
 860                 default:
 861                         ret = 1;
 862         }
 863         if (ret)
 864                 return;
 865
 866         /* Apply timings to controller */
 867         *timings = tl[0];
 868         *timings2 = tl[1];
 869
 870         pmac_ide_do_update_timings(drive);
 871 }
 872
 873 /*
 874  * Blast some well known "safe" values to the timing registers at init or
 875  * wakeup from sleep time, before we do real calculation
 876  */
 877 static void
 878 sanitize_timings(pmac_ide_hwif_t *pmif)
 879 {
 880         unsigned int value, value2 = 0;
 881
 882         switch(pmif->kind) {
 883                 case controller_sh_ata6:
 884                         value = 0x0a820c97;
 885                         value2 = 0x00033031;
 886                         break;
 887                 case controller_un_ata6:
 888                 case controller_k2_ata6:
 889                         value = 0x08618a92;
 890                         value2 = 0x00002921;
 891                         break;
 892                 case controller_kl_ata4:
 893                         value = 0x0008438c;
 894                         break;
 895                 case controller_kl_ata3:
 896                         value = 0x00084526;
 897                         break;
 898                 case controller_heathrow:
 899                 case controller_ohare:
 900                 default:
 901                         value = 0x00074526;
 902                         break;
 903         }
 904         pmif->timings[0] = pmif->timings[1] = value;
 905         pmif->timings[2] = pmif->timings[3] = value2;
 906 }
 907
 908 unsigned long
 909 pmac_ide_get_base(int index)
 910 {
 911         return pmac_ide[index].regbase;
 912 }
 913
 914 int
 915 pmac_ide_check_base(unsigned long base)
 916 {
 917         int ix;
 918
 919         for (ix = 0; ix < MAX_HWIFS; ++ix)
 920                 if (base == pmac_ide[ix].regbase)
 921                         return ix;
 922         return -1;
 923 }
 924
 925 int
 926 pmac_ide_get_irq(unsigned long base)
 927 {
 928         int ix;
 929
 930         for (ix = 0; ix < MAX_HWIFS; ++ix)
 931                 if (base == pmac_ide[ix].regbase)
 932                         return pmac_ide[ix].irq;
 933         return 0;
 934 }
 935
 936 static int ide_majors[] = { 3, 22, 33, 34, 56, 57 };
 937
 938 dev_t __init
 939 pmac_find_ide_boot(char *bootdevice, int n)
 940 {
 941         int i;
 942
 943         /*
 944          * Look through the list of IDE interfaces for this one.
 945          */
 946         for (i = 0; i < pmac_ide_count; ++i) {
 947                 char *name;
 948                 if (!pmac_ide[i].node || !pmac_ide[i].node->full_name)
 949                         continue;
 950                 name = pmac_ide[i].node->full_name;
 951                 if (memcmp(name, bootdevice, n) == 0 && name[n] == 0) {
 952                         /* XXX should cope with the 2nd drive as well... */
 953                         return MKDEV(ide_majors[i], 0);
 954                 }
 955         }
 956
 957         return 0;
 958 }
 959
 960 /* Suspend call back, should be called after the child devices
 961  * have actually been suspended
 962  */
 963 static int
 964 pmac_ide_do_suspend(ide_hwif_t *hwif)
 965 {
 966         pmac_ide_hwif_t *pmif = (pmac_ide_hwif_t *)hwif->hwif_data;
 967
 968         /* We clear the timings */
 969         pmif->timings[0] = 0;
 970         pmif->timings[1] = 0;
 971
 972         disable_irq(pmif->irq);
 973
 974         /* The media bay will handle itself just fine */
 975         if (pmif->mediabay)
 976                 return 0;
 977
 978         /* Kauai has bus control FCRs directly here */
 979         if (pmif->kauai_fcr) {
 980                 u32 fcr = readl(pmif->kauai_fcr);
 981                 fcr &= ~(KAUAI_FCR_UATA_RESET_N | KAUAI_FCR_UATA_ENABLE);
 982                 writel(fcr, pmif->kauai_fcr);
 983         }
 984
 985         /* Disable the bus on older machines and the cell on kauai */
 986         ppc_md.feature_call(PMAC_FTR_IDE_ENABLE, pmif->node, pmif->aapl_bus_id,
 987                             0);
 988
 989         return 0;
 990 }
 991
 992 /* Resume call back, should be called before the child devices
 993  * are resumed
 994  */
 995 static int
 996 pmac_ide_do_resume(ide_hwif_t *hwif)
 997 {
 998         pmac_ide_hwif_t *pmif = (pmac_ide_hwif_t *)hwif->hwif_data;
 999
1000         /* Hard reset & re-enable controller (do we really need to reset ? -BenH) */
1001         if (!pmif->mediabay) {
1002                 ppc_md.feature_call(PMAC_FTR_IDE_RESET, pmif->node, pmif->aapl_bus_id, 1);
1003                 ppc_md.feature_call(PMAC_FTR_IDE_ENABLE, pmif->node, pmif->aapl_bus_id, 1);
1004                 msleep(10);
1005                 ppc_md.feature_call(PMAC_FTR_IDE_RESET, pmif->node, pmif->aapl_bus_id, 0);
1006
1007                 /* Kauai has it different */
1008                 if (pmif->kauai_fcr) {
1009                         u32 fcr = readl(pmif->kauai_fcr);
1010                         fcr |= KAUAI_FCR_UATA_RESET_N | KAUAI_FCR_UATA_ENABLE;
1011                         writel(fcr, pmif->kauai_fcr);
1012                 }
1013
1014                 msleep(jiffies_to_msecs(IDE_WAKEUP_DELAY));
1015         }
1016
1017         /* Sanitize drive timings */
1018         sanitize_timings(pmif);
1019
1020         enable_irq(pmif->irq);
1021
1022         return 0;
1023 }
1024
1025 /*
1026  * Setup, register & probe an IDE channel driven by this driver, this is
1027  * called by one of the 2 probe functions (macio or PCI). Note that a channel
1028  * that ends up beeing free of any device is not kept around by this driver
1029  * (it is kept in 2.4). This introduce an interface numbering change on some
1030  * rare machines unfortunately, but it's better this way.
1031  */
1032 static int
1033 pmac_ide_setup_device(pmac_ide_hwif_t *pmif, ide_hwif_t *hwif)
1034 {
1035         struct device_node *np = pmif->node;
1036         const int *bidp;
1037         u8 idx[4] = { 0xff, 0xff, 0xff, 0xff };
1038         hw_regs_t hw;
1039
1040         pmif->cable_80 = 0;
1041         pmif->broken_dma = pmif->broken_dma_warn = 0;
1042         if (of_device_is_compatible(np, "shasta-ata"))
1043                 pmif->kind = controller_sh_ata6;
1044         else if (of_device_is_compatible(np, "kauai-ata"))
1045                 pmif->kind = controller_un_ata6;
1046         else if (of_device_is_compatible(np, "K2-UATA"))
1047                 pmif->kind = controller_k2_ata6;
1048         else if (of_device_is_compatible(np, "keylargo-ata")) {
1049                 if (strcmp(np->name, "ata-4") == 0)
1050                         pmif->kind = controller_kl_ata4;
1051                 else
1052                         pmif->kind = controller_kl_ata3;
1053         } else if (of_device_is_compatible(np, "heathrow-ata"))
1054                 pmif->kind = controller_heathrow;
1055         else {
1056                 pmif->kind = controller_ohare;
1057                 pmif->broken_dma = 1;
1058         }
1059
1060         bidp = of_get_property(np, "AAPL,bus-id", NULL);
1061         pmif->aapl_bus_id =  bidp ? *bidp : 0;
1062
1063         /* Get cable type from device-tree */
1064         if (pmif->kind == controller_kl_ata4 || pmif->kind == controller_un_ata6
1065             || pmif->kind == controller_k2_ata6
1066             || pmif->kind == controller_sh_ata6) {
1067                 const char* cable = of_get_property(np, "cable-type", NULL);
1068                 if (cable && !strncmp(cable, "80-", 3))
1069                         pmif->cable_80 = 1;
1070         }
1071         /* G5's seem to have incorrect cable type in device-tree. Let's assume
1072          * they have a 80 conductor cable, this seem to be always the case unless
1073          * the user mucked around
1074          */
1075         if (of_device_is_compatible(np, "K2-UATA") ||
1076             of_device_is_compatible(np, "shasta-ata"))
1077                 pmif->cable_80 = 1;
1078
1079         /* On Kauai-type controllers, we make sure the FCR is correct */
1080         if (pmif->kauai_fcr)
1081                 writel(KAUAI_FCR_UATA_MAGIC |
1082                        KAUAI_FCR_UATA_RESET_N |
1083                        KAUAI_FCR_UATA_ENABLE, pmif->kauai_fcr);
1084
1085         pmif->mediabay = 0;
1086
1087         /* Make sure we have sane timings */
1088         sanitize_timings(pmif);
1089
1090 #ifndef CONFIG_PPC64
1091         /* XXX FIXME: Media bay stuff need re-organizing */
1092         if (np->parent && np->parent->name
1093             && strcasecmp(np->parent->name, "media-bay") == 0) {
1094 #ifdef CONFIG_PMAC_MEDIABAY
1095                 media_bay_set_ide_infos(np->parent, pmif->regbase, pmif->irq, hwif->index);
1096 #endif /* CONFIG_PMAC_MEDIABAY */
1097                 pmif->mediabay = 1;
1098                 if (!bidp)
1099                         pmif->aapl_bus_id = 1;
1100         } else if (pmif->kind == controller_ohare) {
1101                 /* The code below is having trouble on some ohare machines
1102                  * (timing related ?). Until I can put my hand on one of these
1103                  * units, I keep the old way
1104                  */
1105                 ppc_md.feature_call(PMAC_FTR_IDE_ENABLE, np, 0, 1);
1106         } else
1107 #endif
1108         {
1109                 /* This is necessary to enable IDE when net-booting */
1110                 ppc_md.feature_call(PMAC_FTR_IDE_RESET, np, pmif->aapl_bus_id, 1);
1111                 ppc_md.feature_call(PMAC_FTR_IDE_ENABLE, np, pmif->aapl_bus_id, 1);
1112                 msleep(10);
1113                 ppc_md.feature_call(PMAC_FTR_IDE_RESET, np, pmif->aapl_bus_id, 0);
1114                 msleep(jiffies_to_msecs(IDE_WAKEUP_DELAY));
1115         }
1116
1117         /* Setup MMIO ops */
1118         default_hwif_mmiops(hwif);
1119         hwif->OUTBSYNC = pmac_outbsync;
1120
1121         /* Tell common code _not_ to mess with resources */
1122         hwif->mmio = 1;
1123         hwif->hwif_data = pmif;
1124         memset(&hw, 0, sizeof(hw));
1125         pmac_ide_init_hwif_ports(&hw, pmif->regbase, 0, &hwif->irq);
1126         memcpy(hwif->io_ports, hw.io_ports, sizeof(hwif->io_ports));
1127         hwif->chipset = ide_pmac;
1128         hwif->noprobe = !hwif->io_ports[IDE_DATA_OFFSET] || pmif->mediabay;
1129         hwif->hold = pmif->mediabay;
1130         hwif->cbl = pmif->cable_80 ? ATA_CBL_PATA80 : ATA_CBL_PATA40;
1131         hwif->drives[0].unmask = 1;
1132         hwif->drives[1].unmask = 1;
1133         hwif->drives[0].autotune = IDE_TUNE_AUTO;
1134         hwif->drives[1].autotune = IDE_TUNE_AUTO;
1135         hwif->host_flags = IDE_HFLAG_SET_PIO_MODE_KEEP_DMA |
1136                            IDE_HFLAG_PIO_NO_DOWNGRADE |
1137                            IDE_HFLAG_POST_SET_MODE;
1138         hwif->pio_mask = ATA_PIO4;
1139         hwif->set_pio_mode = pmac_ide_set_pio_mode;
1140         if (pmif->kind == controller_un_ata6
1141             || pmif->kind == controller_k2_ata6
1142             || pmif->kind == controller_sh_ata6)
1143                 hwif->selectproc = pmac_ide_kauai_selectproc;
1144         else
1145                 hwif->selectproc = pmac_ide_selectproc;
1146         hwif->set_dma_mode = pmac_ide_set_dma_mode;
1147
1148         printk(KERN_INFO "ide%d: Found Apple %s controller, bus ID %d%s, irq %d\n",
1149                hwif->index, model_name[pmif->kind], pmif->aapl_bus_id,
1150                pmif->mediabay ? " (mediabay)" : "", hwif->irq);
1151
1152 #ifdef CONFIG_PMAC_MEDIABAY
1153         if (pmif->mediabay && check_media_bay_by_base(pmif->regbase, MB_CD) == 0)
1154                 hwif->noprobe = 0;
1155 #endif /* CONFIG_PMAC_MEDIABAY */
1156
1157         hwif->sg_max_nents = MAX_DCMDS;
1158
1159 #ifdef CONFIG_BLK_DEV_IDEDMA_PMAC
1160         /* has a DBDMA controller channel */
1161         if (pmif->dma_regs)
1162                 pmac_ide_setup_dma(pmif, hwif);
1163 #endif /* CONFIG_BLK_DEV_IDEDMA_PMAC */
1164
1165         idx[0] = hwif->index;
1166
1167         ide_device_add(idx);
1168
1169         return 0;
1170 }
1171
1172 /*
1173  * Attach to a macio probed interface
1174  */
1175 static int __devinit
1176 pmac_ide_macio_attach(struct macio_dev *mdev, const struct of_device_id *match)
1177 {
1178         void __iomem *base;
1179         unsigned long regbase;
1180         int irq;
1181         ide_hwif_t *hwif;
1182         pmac_ide_hwif_t *pmif;
1183         int i, rc;
1184
1185         i = 0;
1186         while (i < MAX_HWIFS && (ide_hwifs[i].io_ports[IDE_DATA_OFFSET] != 0
1187             || pmac_ide[i].node != NULL))
1188                 ++i;
1189         if (i >= MAX_HWIFS) {
1190                 printk(KERN_ERR "ide-pmac: MacIO interface attach with no slot\n");
1191                 printk(KERN_ERR "          %s\n", mdev->ofdev.node->full_name);
1192                 return -ENODEV;
1193         }
1194
1195         pmif = &pmac_ide[i];
1196         hwif = &ide_hwifs[i];
1197
1198         if (macio_resource_count(mdev) == 0) {
1199                 printk(KERN_WARNING "ide%d: no address for %s\n",
1200                        i, mdev->ofdev.node->full_name);
1201                 return -ENXIO;
1202         }
1203
1204         /* Request memory resource for IO ports */
1205         if (macio_request_resource(mdev, 0, "ide-pmac (ports)")) {
1206                 printk(KERN_ERR "ide%d: can't request mmio resource !\n", i);
1207                 return -EBUSY;
1208         }
1209
1210         /* XXX This is bogus. Should be fixed in the registry by checking
1211          * the kind of host interrupt controller, a bit like gatwick
1212          * fixes in irq.c. That works well enough for the single case
1213          * where that happens though...
1214          */
1215         if (macio_irq_count(mdev) == 0) {
1216                 printk(KERN_WARNING "ide%d: no intrs for device %s, using 13\n",
1217                         i, mdev->ofdev.node->full_name);
1218                 irq = irq_create_mapping(NULL, 13);
1219         } else
1220                 irq = macio_irq(mdev, 0);
1221
1222         base = ioremap(macio_resource_start(mdev, 0), 0x400);
1223         regbase = (unsigned long) base;
1224
1225         hwif->pci_dev = mdev->bus->pdev;
1226         hwif->gendev.parent = &mdev->ofdev.dev;
1227
1228         pmif->mdev = mdev;
1229         pmif->node = mdev->ofdev.node;
1230         pmif->regbase = regbase;
1231         pmif->irq = irq;
1232         pmif->kauai_fcr = NULL;
1233 #ifdef CONFIG_BLK_DEV_IDEDMA_PMAC
1234         if (macio_resource_count(mdev) >= 2) {
1235                 if (macio_request_resource(mdev, 1, "ide-pmac (dma)"))
1236                         printk(KERN_WARNING "ide%d: can't request DMA resource !\n", i);
1237                 else
1238                         pmif->dma_regs = ioremap(macio_resource_start(mdev, 1), 0x1000);
1239         } else
1240                 pmif->dma_regs = NULL;
1241 #endif /* CONFIG_BLK_DEV_IDEDMA_PMAC */
1242         dev_set_drvdata(&mdev->ofdev.dev, hwif);
1243
1244         rc = pmac_ide_setup_device(pmif, hwif);
1245         if (rc != 0) {
1246                 /* The inteface is released to the common IDE layer */
1247                 dev_set_drvdata(&mdev->ofdev.dev, NULL);
1248                 iounmap(base);
1249                 if (pmif->dma_regs)
1250                         iounmap(pmif->dma_regs);
1251                 memset(pmif, 0, sizeof(*pmif));
1252                 macio_release_resource(mdev, 0);
1253                 if (pmif->dma_regs)
1254                         macio_release_resource(mdev, 1);
1255         }
1256
1257         return rc;
1258 }
1259
1260 static int
1261 pmac_ide_macio_suspend(struct macio_dev *mdev, pm_message_t mesg)
1262 {
1263         ide_hwif_t      *hwif = (ide_hwif_t *)dev_get_drvdata(&mdev->ofdev.dev);
1264         int             rc = 0;
1265
1266         if (mesg.event != mdev->ofdev.dev.power.power_state.event
1267                         && mesg.event == PM_EVENT_SUSPEND) {
1268                 rc = pmac_ide_do_suspend(hwif);
1269                 if (rc == 0)
1270                         mdev->ofdev.dev.power.power_state = mesg;
1271         }
1272
1273         return rc;
1274 }
1275
1276 static int
1277 pmac_ide_macio_resume(struct macio_dev *mdev)
1278 {
1279         ide_hwif_t      *hwif = (ide_hwif_t *)dev_get_drvdata(&mdev->ofdev.dev);
1280         int             rc = 0;
1281
1282         if (mdev->ofdev.dev.power.power_state.event != PM_EVENT_ON) {
1283                 rc = pmac_ide_do_resume(hwif);
1284                 if (rc == 0)
1285                         mdev->ofdev.dev.power.power_state = PMSG_ON;
1286         }
1287
1288         return rc;
1289 }
1290
1291 /*
1292  * Attach to a PCI probed interface
1293  */
1294 static int __devinit
1295 pmac_ide_pci_attach(struct pci_dev *pdev, const struct pci_device_id *id)
1296 {
1297         ide_hwif_t *hwif;
1298         struct device_node *np;
1299         pmac_ide_hwif_t *pmif;
1300         void __iomem *base;
1301         unsigned long rbase, rlen;
1302         int i, rc;
1303
1304         np = pci_device_to_OF_node(pdev);
1305         if (np == NULL) {
1306                 printk(KERN_ERR "ide-pmac: cannot find MacIO node for Kauai ATA interface\n");
1307                 return -ENODEV;
1308         }
1309         i = 0;
1310         while (i < MAX_HWIFS && (ide_hwifs[i].io_ports[IDE_DATA_OFFSET] != 0
1311             || pmac_ide[i].node != NULL))
1312                 ++i;
1313         if (i >= MAX_HWIFS) {
1314                 printk(KERN_ERR "ide-pmac: PCI interface attach with no slot\n");
1315                 printk(KERN_ERR "          %s\n", np->full_name);
1316                 return -ENODEV;
1317         }
1318
1319         pmif = &pmac_ide[i];
1320         hwif = &ide_hwifs[i];
1321
1322         if (pci_enable_device(pdev)) {
1323                 printk(KERN_WARNING "ide%i: Can't enable PCI device for %s\n",
1324                         i, np->full_name);
1325                 return -ENXIO;
1326         }
1327         pci_set_master(pdev);
1328
1329         if (pci_request_regions(pdev, "Kauai ATA")) {
1330                 printk(KERN_ERR "ide%d: Cannot obtain PCI resources for %s\n",
1331                         i, np->full_name);
1332                 return -ENXIO;
1333         }
1334
1335         hwif->pci_dev = pdev;
1336         hwif->gendev.parent = &pdev->dev;
1337         pmif->mdev = NULL;
1338         pmif->node = np;
1339
1340         rbase = pci_resource_start(pdev, 0);
1341         rlen = pci_resource_len(pdev, 0);
1342
1343         base = ioremap(rbase, rlen);
1344         pmif->regbase = (unsigned long) base + 0x2000;
1345 #ifdef CONFIG_BLK_DEV_IDEDMA_PMAC
1346         pmif->dma_regs = base + 0x1000;
1347 #endif /* CONFIG_BLK_DEV_IDEDMA_PMAC */
1348         pmif->kauai_fcr = base;
1349         pmif->irq = pdev->irq;
1350
1351         pci_set_drvdata(pdev, hwif);
1352
1353         rc = pmac_ide_setup_device(pmif, hwif);
1354         if (rc != 0) {
1355                 /* The inteface is released to the common IDE layer */
1356                 pci_set_drvdata(pdev, NULL);
1357                 iounmap(base);
1358                 memset(pmif, 0, sizeof(*pmif));
1359                 pci_release_regions(pdev);
1360         }
1361
1362         return rc;
1363 }
1364
1365 static int
1366 pmac_ide_pci_suspend(struct pci_dev *pdev, pm_message_t mesg)
1367 {
1368         ide_hwif_t      *hwif = (ide_hwif_t *)pci_get_drvdata(pdev);
1369         int             rc = 0;
1370
1371         if (mesg.event != pdev->dev.power.power_state.event
1372                         && mesg.event == PM_EVENT_SUSPEND) {
1373                 rc = pmac_ide_do_suspend(hwif);
1374                 if (rc == 0)
1375                         pdev->dev.power.power_state = mesg;
1376         }
1377
1378         return rc;
1379 }
1380
1381 static int
1382 pmac_ide_pci_resume(struct pci_dev *pdev)
1383 {
1384         ide_hwif_t      *hwif = (ide_hwif_t *)pci_get_drvdata(pdev);
1385         int             rc = 0;
1386
1387         if (pdev->dev.power.power_state.event != PM_EVENT_ON) {
1388                 rc = pmac_ide_do_resume(hwif);
1389                 if (rc == 0)
1390                         pdev->dev.power.power_state = PMSG_ON;
1391         }
1392
1393         return rc;
1394 }
1395
1396 static struct of_device_id pmac_ide_macio_match[] =
1397 {
1398         {
1399         .name           = "IDE",
1400         },
1401         {
1402         .name           = "ATA",
1403         },
1404         {
1405         .type           = "ide",
1406         },
1407         {
1408         .type           = "ata",
1409         },
1410         {},
1411 };
1412
1413 static struct macio_driver pmac_ide_macio_driver =
1414 {
1415         .name           = "ide-pmac",
1416         .match_table    = pmac_ide_macio_match,
1417         .probe          = pmac_ide_macio_attach,
1418         .suspend        = pmac_ide_macio_suspend,
1419         .resume         = pmac_ide_macio_resume,
1420 };
1421
1422 static const struct pci_device_id pmac_ide_pci_match[] = {
1423         { PCI_VDEVICE(APPLE, PCI_DEVICE_ID_APPLE_UNI_N_ATA),    0 },
1424         { PCI_VDEVICE(APPLE, PCI_DEVICE_ID_APPLE_IPID_ATA100),  0 },
1425         { PCI_VDEVICE(APPLE, PCI_DEVICE_ID_APPLE_K2_ATA100),    0 },
1426         { PCI_VDEVICE(APPLE, PCI_DEVICE_ID_APPLE_SH_ATA),       0 },
1427         { PCI_VDEVICE(APPLE, PCI_DEVICE_ID_APPLE_IPID2_ATA),    0 },
1428         {},
1429 };
1430
1431 static struct pci_driver pmac_ide_pci_driver = {
1432         .name           = "ide-pmac",
1433         .id_table       = pmac_ide_pci_match,
1434         .probe          = pmac_ide_pci_attach,
1435         .suspend        = pmac_ide_pci_suspend,
1436         .resume         = pmac_ide_pci_resume,
1437 };
1438 MODULE_DEVICE_TABLE(pci, pmac_ide_pci_match);
1439
1440 int __init pmac_ide_probe(void)
1441 {
1442         int error;
1443
1444         if (!machine_is(powermac))
1445                 return -ENODEV;
1446
1447 #ifdef CONFIG_BLK_DEV_IDE_PMAC_ATA100FIRST
1448         error = pci_register_driver(&pmac_ide_pci_driver);
1449         if (error)
1450                 goto out;
1451         error = macio_register_driver(&pmac_ide_macio_driver);
1452         if (error) {
1453                 pci_unregister_driver(&pmac_ide_pci_driver);
1454                 goto out;
1455         }
1456 #else
1457         error = macio_register_driver(&pmac_ide_macio_driver);
1458         if (error)
1459                 goto out;
1460         error = pci_register_driver(&pmac_ide_pci_driver);
1461         if (error) {
1462                 macio_unregister_driver(&pmac_ide_macio_driver);
1463                 goto out;
1464         }
1465 #endif
1466 out:
1467         return error;
1468 }
1469
1470 #ifdef CONFIG_BLK_DEV_IDEDMA_PMAC
1471
1472 /*
1473  * pmac_ide_build_dmatable builds the DBDMA command list
1474  * for a transfer and sets the DBDMA channel to point to it.
1475  */
1476 static int
1477 pmac_ide_build_dmatable(ide_drive_t *drive, struct request *rq)
1478 {
1479         struct dbdma_cmd *table;
1480         int i, count = 0;
1481         ide_hwif_t *hwif = HWIF(drive);
1482         pmac_ide_hwif_t* pmif = (pmac_ide_hwif_t *)hwif->hwif_data;
1483         volatile struct dbdma_regs __iomem *dma = pmif->dma_regs;
1484         struct scatterlist *sg;
1485         int wr = (rq_data_dir(rq) == WRITE);
1486
1487         /* DMA table is already aligned */
1488         table = (struct dbdma_cmd *) pmif->dma_table_cpu;
1489
1490         /* Make sure DMA controller is stopped (necessary ?) */
1491         writel((RUN|PAUSE|FLUSH|WAKE|DEAD) << 16, &dma->control);
1492         while (readl(&dma->status) & RUN)
1493                 udelay(1);
1494
1495         hwif->sg_nents = i = ide_build_sglist(drive, rq);
1496
1497         if (!i)
1498                 return 0;
1499
1500         /* Build DBDMA commands list */
1501         sg = hwif->sg_table;
1502         while (i && sg_dma_len(sg)) {
1503                 u32 cur_addr;
1504                 u32 cur_len;
1505
1506                 cur_addr = sg_dma_address(sg);
1507                 cur_len = sg_dma_len(sg);
1508
1509                 if (pmif->broken_dma && cur_addr & (L1_CACHE_BYTES - 1)) {
1510                         if (pmif->broken_dma_warn == 0) {
1511                                 printk(KERN_WARNING "%s: DMA on non aligned address, "
1512                                        "switching to PIO on Ohare chipset\n", drive->name);
1513                                 pmif->broken_dma_warn = 1;
1514                         }
1515                         goto use_pio_instead;
1516                 }
1517                 while (cur_len) {
1518                         unsigned int tc = (cur_len < 0xfe00)? cur_len: 0xfe00;
1519
1520                         if (count++ >= MAX_DCMDS) {
1521                                 printk(KERN_WARNING "%s: DMA table too small\n",
1522                                        drive->name);
1523                                 goto use_pio_instead;
1524                         }
1525                         st_le16(&table->command, wr? OUTPUT_MORE: INPUT_MORE);
1526                         st_le16(&table->req_count, tc);
1527                         st_le32(&table->phy_addr, cur_addr);
1528                         table->cmd_dep = 0;
1529                         table->xfer_status = 0;
1530                         table->res_count = 0;
1531                         cur_addr += tc;
1532                         cur_len -= tc;
1533                         ++table;
1534                 }
1535                 sg = sg_next(sg);
1536                 i--;
1537         }
1538
1539         /* convert the last command to an input/output last command */
1540         if (count) {
1541                 st_le16(&table[-1].command, wr? OUTPUT_LAST: INPUT_LAST);
1542                 /* add the stop command to the end of the list */
1543                 memset(table, 0, sizeof(struct dbdma_cmd));
1544                 st_le16(&table->command, DBDMA_STOP);
1545                 mb();
1546                 writel(hwif->dmatable_dma, &dma->cmdptr);
1547                 return 1;
1548         }
1549
1550         printk(KERN_DEBUG "%s: empty DMA table?\n", drive->name);
1551  use_pio_instead:
1552         pci_unmap_sg(hwif->pci_dev,
1553                      hwif->sg_table,
1554                      hwif->sg_nents,
1555                      hwif->sg_dma_direction);
1556         return 0; /* revert to PIO for this request */
1557 }
1558
1559 /* Teardown mappings after DMA has completed.  */
1560 static void
1561 pmac_ide_destroy_dmatable (ide_drive_t *drive)
1562 {
1563         ide_hwif_t *hwif = drive->hwif;
1564         struct pci_dev *dev = HWIF(drive)->pci_dev;
1565         struct scatterlist *sg = hwif->sg_table;
1566         int nents = hwif->sg_nents;
1567
1568         if (nents) {
1569                 pci_unmap_sg(dev, sg, nents, hwif->sg_dma_direction);
1570                 hwif->sg_nents = 0;
1571         }
1572 }
1573
1574 /*
1575  * Prepare a DMA transfer. We build the DMA table, adjust the timings for
1576  * a read on KeyLargo ATA/66 and mark us as waiting for DMA completion
1577  */
1578 static int
1579 pmac_ide_dma_setup(ide_drive_t *drive)
1580 {
1581         ide_hwif_t *hwif = HWIF(drive);
1582         pmac_ide_hwif_t* pmif = (pmac_ide_hwif_t *)hwif->hwif_data;
1583         struct request *rq = HWGROUP(drive)->rq;
1584         u8 unit = (drive->select.b.unit & 0x01);
1585         u8 ata4;
1586
1587         if (pmif == NULL)
1588                 return 1;
1589         ata4 = (pmif->kind == controller_kl_ata4);
1590
1591         if (!pmac_ide_build_dmatable(drive, rq)) {
1592                 ide_map_sg(drive, rq);
1593                 return 1;
1594         }
1595
1596         /* Apple adds 60ns to wrDataSetup on reads */
1597         if (ata4 && (pmif->timings[unit] & TR_66_UDMA_EN)) {
1598                 writel(pmif->timings[unit] + (!rq_data_dir(rq) ? 0x00800000UL : 0),
1599                         PMAC_IDE_REG(IDE_TIMING_CONFIG));
1600                 (void)readl(PMAC_IDE_REG(IDE_TIMING_CONFIG));
1601         }
1602
1603         drive->waiting_for_dma = 1;
1604
1605         return 0;
1606 }
1607
1608 static void
1609 pmac_ide_dma_exec_cmd(ide_drive_t *drive, u8 command)
1610 {
1611         /* issue cmd to drive */
1612         ide_execute_command(drive, command, &ide_dma_intr, 2*WAIT_CMD, NULL);
1613 }
1614
1615 /*
1616  * Kick the DMA controller into life after the DMA command has been issued
1617  * to the drive.
1618  */
1619 static void
1620 pmac_ide_dma_start(ide_drive_t *drive)
1621 {
1622         pmac_ide_hwif_t* pmif = (pmac_ide_hwif_t *)HWIF(drive)->hwif_data;
1623         volatile struct dbdma_regs __iomem *dma;
1624
1625         dma = pmif->dma_regs;
1626
1627         writel((RUN << 16) | RUN, &dma->control);
1628         /* Make sure it gets to the controller right now */
1629         (void)readl(&dma->control);
1630 }
1631
1632 /*
1633  * After a DMA transfer, make sure the controller is stopped
1634  */
1635 static int
1636 pmac_ide_dma_end (ide_drive_t *drive)
1637 {
1638         pmac_ide_hwif_t* pmif = (pmac_ide_hwif_t *)HWIF(drive)->hwif_data;
1639         volatile struct dbdma_regs __iomem *dma;
1640         u32 dstat;
1641
1642         if (pmif == NULL)
1643                 return 0;
1644         dma = pmif->dma_regs;
1645
1646         drive->waiting_for_dma = 0;
1647         dstat = readl(&dma->status);
1648         writel(((RUN|WAKE|DEAD) << 16), &dma->control);
1649         pmac_ide_destroy_dmatable(drive);
1650         /* verify good dma status. we don't check for ACTIVE beeing 0. We should...
1651          * in theory, but with ATAPI decices doing buffer underruns, that would
1652          * cause us to disable DMA, which isn't what we want
1653          */
1654         return (dstat & (RUN|DEAD)) != RUN;
1655 }
1656
1657 /*
1658  * Check out that the interrupt we got was for us. We can't always know this
1659  * for sure with those Apple interfaces (well, we could on the recent ones but
1660  * that's not implemented yet), on the other hand, we don't have shared interrupts
1661  * so it's not really a problem
1662  */
1663 static int
1664 pmac_ide_dma_test_irq (ide_drive_t *drive)
1665 {
1666         pmac_ide_hwif_t* pmif = (pmac_ide_hwif_t *)HWIF(drive)->hwif_data;
1667         volatile struct dbdma_regs __iomem *dma;
1668         unsigned long status, timeout;
1669
1670         if (pmif == NULL)
1671                 return 0;
1672         dma = pmif->dma_regs;
1673
1674         /* We have to things to deal with here:
1675          *
1676          * - The dbdma won't stop if the command was started
1677          * but completed with an error without transferring all
1678          * datas. This happens when bad blocks are met during
1679          * a multi-block transfer.
1680          *
1681          * - The dbdma fifo hasn't yet finished flushing to
1682          * to system memory when the disk interrupt occurs.
1683          *
1684          */
1685
1686         /* If ACTIVE is cleared, the STOP command have passed and
1687          * transfer is complete.
1688          */
1689         status = readl(&dma->status);
1690         if (!(status & ACTIVE))
1691                 return 1;
1692         if (!drive->waiting_for_dma)
1693                 printk(KERN_WARNING "ide%d, ide_dma_test_irq \
1694                         called while not waiting\n", HWIF(drive)->index);
1695
1696         /* If dbdma didn't execute the STOP command yet, the
1697          * active bit is still set. We consider that we aren't
1698          * sharing interrupts (which is hopefully the case with
1699          * those controllers) and so we just try to flush the
1700          * channel for pending data in the fifo
1701          */
1702         udelay(1);
1703         writel((FLUSH << 16) | FLUSH, &dma->control);
1704         timeout = 0;
1705         for (;;) {
1706                 udelay(1);
1707                 status = readl(&dma->status);
1708                 if ((status & FLUSH) == 0)
1709                         break;
1710                 if (++timeout > 100) {
1711                         printk(KERN_WARNING "ide%d, ide_dma_test_irq \
1712                         timeout flushing channel\n", HWIF(drive)->index);
1713                         break;
1714                 }
1715         }
1716         return 1;
1717 }
1718
1719 static void pmac_ide_dma_host_off(ide_drive_t *drive)
1720 {
1721 }
1722
1723 static void pmac_ide_dma_host_on(ide_drive_t *drive)
1724 {
1725 }
1726
1727 static void
1728 pmac_ide_dma_lost_irq (ide_drive_t *drive)
1729 {
1730         pmac_ide_hwif_t* pmif = (pmac_ide_hwif_t *)HWIF(drive)->hwif_data;
1731         volatile struct dbdma_regs __iomem *dma;
1732         unsigned long status;
1733
1734         if (pmif == NULL)
1735                 return;
1736         dma = pmif->dma_regs;
1737
1738         status = readl(&dma->status);
1739         printk(KERN_ERR "ide-pmac lost interrupt, dma status: %lx\n", status);
1740 }
1741
1742 /*
1743  * Allocate the data structures needed for using DMA with an interface
1744  * and fill the proper list of functions pointers
1745  */
1746 static void __init
1747 pmac_ide_setup_dma(pmac_ide_hwif_t *pmif, ide_hwif_t *hwif)
1748 {
1749         /* We won't need pci_dev if we switch to generic consistent
1750          * DMA routines ...
1751          */
1752         if (hwif->pci_dev == NULL)
1753                 return;
1754         /*
1755          * Allocate space for the DBDMA commands.
1756          * The +2 is +1 for the stop command and +1 to allow for
1757          * aligning the start address to a multiple of 16 bytes.
1758          */
1759         pmif->dma_table_cpu = (struct dbdma_cmd*)pci_alloc_consistent(
1760                 hwif->pci_dev,
1761                 (MAX_DCMDS + 2) * sizeof(struct dbdma_cmd),
1762                 &hwif->dmatable_dma);
1763         if (pmif->dma_table_cpu == NULL) {
1764                 printk(KERN_ERR "%s: unable to allocate DMA command list\n",
1765                        hwif->name);
1766                 return;
1767         }
1768
1769         hwif->dma_off_quietly = &ide_dma_off_quietly;
1770         hwif->ide_dma_on = &__ide_dma_on;
1771         hwif->dma_setup = &pmac_ide_dma_setup;
1772         hwif->dma_exec_cmd = &pmac_ide_dma_exec_cmd;
1773         hwif->dma_start = &pmac_ide_dma_start;
1774         hwif->ide_dma_end = &pmac_ide_dma_end;
1775         hwif->ide_dma_test_irq = &pmac_ide_dma_test_irq;
1776         hwif->dma_host_off = &pmac_ide_dma_host_off;
1777         hwif->dma_host_on = &pmac_ide_dma_host_on;
1778         hwif->dma_timeout = &ide_dma_timeout;
1779         hwif->dma_lost_irq = &pmac_ide_dma_lost_irq;
1780
1781         switch(pmif->kind) {
1782                 case controller_sh_ata6:
1783                         hwif->ultra_mask = pmif->cable_80 ? 0x7f : 0x07;
1784                         hwif->mwdma_mask = 0x07;
1785                         hwif->swdma_mask = 0x00;
1786                         break;
1787                 case controller_un_ata6:
1788                 case controller_k2_ata6:
1789                         hwif->ultra_mask = pmif->cable_80 ? 0x3f : 0x07;
1790                         hwif->mwdma_mask = 0x07;
1791                         hwif->swdma_mask = 0x00;
1792                         break;
1793                 case controller_kl_ata4:
1794                         hwif->ultra_mask = pmif->cable_80 ? 0x1f : 0x07;
1795                         hwif->mwdma_mask = 0x07;
1796                         hwif->swdma_mask = 0x00;
1797                         break;
1798                 default:
1799                         hwif->ultra_mask = 0x00;
1800                         hwif->mwdma_mask = 0x07;
1801                         hwif->swdma_mask = 0x00;
1802                         break;
1803         }
1804 }
1805
1806 #endif /* CONFIG_BLK_DEV_IDEDMA_PMAC */