drivers/gpu/drm/radeon/radeon.h

   1 /*
   2  * Copyright 2008 Advanced Micro Devices, Inc.
   3  * Copyright 2008 Red Hat Inc.
   4  * Copyright 2009 Jerome Glisse.
   5  *
   6  * Permission is hereby granted, free of charge, to any person obtaining a
   7  * copy of this software and associated documentation files (the "Software"),
   8  * to deal in the Software without restriction, including without limitation
   9  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
  10  * and/or sell copies of the Software, and to permit persons to whom the
  11  * Software is furnished to do so, subject to the following conditions:
  12  *
  13  * The above copyright notice and this permission notice shall be included in
  14  * all copies or substantial portions of the Software.
  15  *
  16  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  17  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  18  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  19  * THE COPYRIGHT HOLDER(S) OR AUTHOR(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR
  20  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  21  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
  22  * OTHER DEALINGS IN THE SOFTWARE.
  23  *
  24  * Authors: Dave Airlie
  25  *          Alex Deucher
  26  *          Jerome Glisse
  27  */
  28 #ifndef __RADEON_H__
  29 #define __RADEON_H__
  30
  31 /* TODO: Here are things that needs to be done :
  32  *      - surface allocator & initializer : (bit like scratch reg) should
  33  *        initialize HDP_ stuff on RS600, R600, R700 hw, well anythings
  34  *        related to surface
  35  *      - WB : write back stuff (do it bit like scratch reg things)
  36  *      - Vblank : look at Jesse's rework and what we should do
  37  *      - r600/r700: gart & cp
  38  *      - cs : clean cs ioctl use bitmap & things like that.
  39  *      - power management stuff
  40  *      - Barrier in gart code
  41  *      - Unmappabled vram ?
  42  *      - TESTING, TESTING, TESTING
  43  */
  44
  45 /* Initialization path:
  46  *  We expect that acceleration initialization might fail for various
  47  *  reasons even thought we work hard to make it works on most
  48  *  configurations. In order to still have a working userspace in such
  49  *  situation the init path must succeed up to the memory controller
  50  *  initialization point. Failure before this point are considered as
  51  *  fatal error. Here is the init callchain :
  52  *      radeon_device_init  perform common structure, mutex initialization
  53  *      asic_init           setup the GPU memory layout and perform all
  54  *                          one time initialization (failure in this
  55  *                          function are considered fatal)
  56  *      asic_startup        setup the GPU acceleration, in order to
  57  *                          follow guideline the first thing this
  58  *                          function should do is setting the GPU
  59  *                          memory controller (only MC setup failure
  60  *                          are considered as fatal)
  61  */
  62
  63 #include <asm/atomic.h>
  64 #include <linux/wait.h>
  65 #include <linux/list.h>
  66 #include <linux/kref.h>
  67
  68 #include <ttm/ttm_bo_api.h>
  69 #include <ttm/ttm_bo_driver.h>
  70 #include <ttm/ttm_placement.h>
  71 #include <ttm/ttm_module.h>
  72 #include <ttm/ttm_execbuf_util.h>
  73
  74 #include "radeon_family.h"
  75 #include "radeon_mode.h"
  76 #include "radeon_reg.h"
  77
  78 /*
  79  * Modules parameters.
  80  */
  81 extern int radeon_no_wb;
  82 extern int radeon_modeset;
  83 extern int radeon_dynclks;
  84 extern int radeon_r4xx_atom;
  85 extern int radeon_agpmode;
  86 extern int radeon_vram_limit;
  87 extern int radeon_gart_size;
  88 extern int radeon_benchmarking;
  89 extern int radeon_testing;
  90 extern int radeon_connector_table;
  91 extern int radeon_tv;
  92 extern int radeon_audio;
  93 extern int radeon_disp_priority;
  94 extern int radeon_hw_i2c;
  95 extern int radeon_pcie_gen2;
  96
  97 /*
  98  * Copy from radeon_drv.h so we don't have to include both and have conflicting
  99  * symbol;
 100  */
 101 #define RADEON_MAX_USEC_TIMEOUT         100000  /* 100 ms */
 102 #define RADEON_FENCE_JIFFIES_TIMEOUT    (HZ / 2)
 103 /* RADEON_IB_POOL_SIZE must be a power of 2 */
 104 #define RADEON_IB_POOL_SIZE             16
 105 #define RADEON_DEBUGFS_MAX_NUM_FILES    32
 106 #define RADEONFB_CONN_LIMIT             4
 107 #define RADEON_BIOS_NUM_SCRATCH         8
 108
 109 /*
 110  * Errata workarounds.
 111  */
 112 enum radeon_pll_errata {
 113         CHIP_ERRATA_R300_CG             = 0x00000001,
 114         CHIP_ERRATA_PLL_DUMMYREADS      = 0x00000002,
 115         CHIP_ERRATA_PLL_DELAY           = 0x00000004
 116 };
 117
 118
 119 struct radeon_device;
 120
 121
 122 /*
 123  * BIOS.
 124  */
 125 #define ATRM_BIOS_PAGE 4096
 126
 127 #if defined(CONFIG_VGA_SWITCHEROO)
 128 bool radeon_atrm_supported(struct pci_dev *pdev);
 129 int radeon_atrm_get_bios_chunk(uint8_t *bios, int offset, int len);
 130 #else
 131 static inline bool radeon_atrm_supported(struct pci_dev *pdev)
 132 {
 133         return false;
 134 }
 135
 136 static inline int radeon_atrm_get_bios_chunk(uint8_t *bios, int offset, int len){
 137         return -EINVAL;
 138 }
 139 #endif
 140 bool radeon_get_bios(struct radeon_device *rdev);
 141
 142
 143 /*
 144  * Dummy page
 145  */
 146 struct radeon_dummy_page {
 147         struct page     *page;
 148         dma_addr_t      addr;
 149 };
 150 int radeon_dummy_page_init(struct radeon_device *rdev);
 151 void radeon_dummy_page_fini(struct radeon_device *rdev);
 152
 153
 154 /*
 155  * Clocks
 156  */
 157 struct radeon_clock {
 158         struct radeon_pll p1pll;
 159         struct radeon_pll p2pll;
 160         struct radeon_pll dcpll;
 161         struct radeon_pll spll;
 162         struct radeon_pll mpll;
 163         /* 10 Khz units */
 164         uint32_t default_mclk;
 165         uint32_t default_sclk;
 166         uint32_t default_dispclk;
 167         uint32_t dp_extclk;
 168 };
 169
 170 /*
 171  * Power management
 172  */
 173 int radeon_pm_init(struct radeon_device *rdev);
 174 void radeon_pm_fini(struct radeon_device *rdev);
 175 void radeon_pm_compute_clocks(struct radeon_device *rdev);
 176 void radeon_pm_suspend(struct radeon_device *rdev);
 177 void radeon_pm_resume(struct radeon_device *rdev);
 178 void radeon_combios_get_power_modes(struct radeon_device *rdev);
 179 void radeon_atombios_get_power_modes(struct radeon_device *rdev);
 180 void radeon_atom_set_voltage(struct radeon_device *rdev, u16 level);
 181 void rs690_pm_info(struct radeon_device *rdev);
 182 extern int rv6xx_get_temp(struct radeon_device *rdev);
 183 extern int rv770_get_temp(struct radeon_device *rdev);
 184 extern int evergreen_get_temp(struct radeon_device *rdev);
 185 extern int sumo_get_temp(struct radeon_device *rdev);
 186
 187 /*
 188  * Fences.
 189  */
 190 struct radeon_fence_driver {
 191         uint32_t                        scratch_reg;
 192         atomic_t                        seq;
 193         uint32_t                        last_seq;
 194         unsigned long                   last_jiffies;
 195         unsigned long                   last_timeout;
 196         wait_queue_head_t               queue;
 197         rwlock_t                        lock;
 198         struct list_head                created;
 199         struct list_head                emited;
 200         struct list_head                signaled;
 201         bool                            initialized;
 202 };
 203
 204 struct radeon_fence {
 205         struct radeon_device            *rdev;
 206         struct kref                     kref;
 207         struct list_head                list;
 208         /* protected by radeon_fence.lock */
 209         uint32_t                        seq;
 210         bool                            emited;
 211         bool                            signaled;
 212 };
 213
 214 int radeon_fence_driver_init(struct radeon_device *rdev);
 215 void radeon_fence_driver_fini(struct radeon_device *rdev);
 216 int radeon_fence_create(struct radeon_device *rdev, struct radeon_fence **fence);
 217 int radeon_fence_emit(struct radeon_device *rdev, struct radeon_fence *fence);
 218 void radeon_fence_process(struct radeon_device *rdev);
 219 bool radeon_fence_signaled(struct radeon_fence *fence);
 220 int radeon_fence_wait(struct radeon_fence *fence, bool interruptible);
 221 int radeon_fence_wait_next(struct radeon_device *rdev);
 222 int radeon_fence_wait_last(struct radeon_device *rdev);
 223 struct radeon_fence *radeon_fence_ref(struct radeon_fence *fence);
 224 void radeon_fence_unref(struct radeon_fence **fence);
 225
 226 /*
 227  * Tiling registers
 228  */
 229 struct radeon_surface_reg {
 230         struct radeon_bo *bo;
 231 };
 232
 233 #define RADEON_GEM_MAX_SURFACES 8
 234
 235 /*
 236  * TTM.
 237  */
 238 struct radeon_mman {
 239         struct ttm_bo_global_ref        bo_global_ref;
 240         struct drm_global_reference     mem_global_ref;
 241         struct ttm_bo_device            bdev;
 242         bool                            mem_global_referenced;
 243         bool                            initialized;
 244 };
 245
 246 struct radeon_bo {
 247         /* Protected by gem.mutex */
 248         struct list_head                list;
 249         /* Protected by tbo.reserved */
 250         u32                             placements[3];
 251         struct ttm_placement            placement;
 252         struct ttm_buffer_object        tbo;
 253         struct ttm_bo_kmap_obj          kmap;
 254         unsigned                        pin_count;
 255         void                            *kptr;
 256         u32                             tiling_flags;
 257         u32                             pitch;
 258         int                             surface_reg;
 259         /* Constant after initialization */
 260         struct radeon_device            *rdev;
 261         struct drm_gem_object           *gobj;
 262 };
 263
 264 struct radeon_bo_list {
 265         struct ttm_validate_buffer tv;
 266         struct radeon_bo        *bo;
 267         uint64_t                gpu_offset;
 268         unsigned                rdomain;
 269         unsigned                wdomain;
 270         u32                     tiling_flags;
 271 };
 272
 273 /*
 274  * GEM objects.
 275  */
 276 struct radeon_gem {
 277         struct mutex            mutex;
 278         struct list_head        objects;
 279 };
 280
 281 int radeon_gem_init(struct radeon_device *rdev);
 282 void radeon_gem_fini(struct radeon_device *rdev);
 283 int radeon_gem_object_create(struct radeon_device *rdev, int size,
 284                                 int alignment, int initial_domain,
 285                                 bool discardable, bool kernel,
 286                                 struct drm_gem_object **obj);
 287 int radeon_gem_object_pin(struct drm_gem_object *obj, uint32_t pin_domain,
 288                           uint64_t *gpu_addr);
 289 void radeon_gem_object_unpin(struct drm_gem_object *obj);
 290
 291 int radeon_mode_dumb_create(struct drm_file *file_priv,
 292                             struct drm_device *dev,
 293                             struct drm_mode_create_dumb *args);
 294 int radeon_mode_dumb_mmap(struct drm_file *filp,
 295                           struct drm_device *dev,
 296                           uint32_t handle, uint64_t *offset_p);
 297 int radeon_mode_dumb_destroy(struct drm_file *file_priv,
 298                              struct drm_device *dev,
 299                              uint32_t handle);
 300
 301 /*
 302  * GART structures, functions & helpers
 303  */
 304 struct radeon_mc;
 305
 306 struct radeon_gart_table_ram {
 307         volatile uint32_t               *ptr;
 308 };
 309
 310 struct radeon_gart_table_vram {
 311         struct radeon_bo                *robj;
 312         volatile uint32_t               *ptr;
 313 };
 314
 315 union radeon_gart_table {
 316         struct radeon_gart_table_ram    ram;
 317         struct radeon_gart_table_vram   vram;
 318 };
 319
 320 #define RADEON_GPU_PAGE_SIZE 4096
 321 #define RADEON_GPU_PAGE_MASK (RADEON_GPU_PAGE_SIZE - 1)
 322
 323 struct radeon_gart {
 324         dma_addr_t                      table_addr;
 325         unsigned                        num_gpu_pages;
 326         unsigned                        num_cpu_pages;
 327         unsigned                        table_size;
 328         union radeon_gart_table         table;
 329         struct page                     **pages;
 330         dma_addr_t                      *pages_addr;
 331         bool                            ready;
 332 };
 333
 334 int radeon_gart_table_ram_alloc(struct radeon_device *rdev);
 335 void radeon_gart_table_ram_free(struct radeon_device *rdev);
 336 int radeon_gart_table_vram_alloc(struct radeon_device *rdev);
 337 void radeon_gart_table_vram_free(struct radeon_device *rdev);
 338 int radeon_gart_init(struct radeon_device *rdev);
 339 void radeon_gart_fini(struct radeon_device *rdev);
 340 void radeon_gart_unbind(struct radeon_device *rdev, unsigned offset,
 341                         int pages);
 342 int radeon_gart_bind(struct radeon_device *rdev, unsigned offset,
 343                      int pages, struct page **pagelist);
 344
 345
 346 /*
 347  * GPU MC structures, functions & helpers
 348  */
 349 struct radeon_mc {
 350         resource_size_t         aper_size;
 351         resource_size_t         aper_base;
 352         resource_size_t         agp_base;
 353         /* for some chips with <= 32MB we need to lie
 354          * about vram size near mc fb location */
 355         u64                     mc_vram_size;
 356         u64                     visible_vram_size;
 357         u64                     active_vram_size;
 358         u64                     gtt_size;
 359         u64                     gtt_start;
 360         u64                     gtt_end;
 361         u64                     vram_start;
 362         u64                     vram_end;
 363         unsigned                vram_width;
 364         u64                     real_vram_size;
 365         int                     vram_mtrr;
 366         bool                    vram_is_ddr;
 367         bool                    igp_sideport_enabled;
 368         u64                     gtt_base_align;
 369 };
 370
 371 bool radeon_combios_sideport_present(struct radeon_device *rdev);
 372 bool radeon_atombios_sideport_present(struct radeon_device *rdev);
 373
 374 /*
 375  * GPU scratch registers structures, functions & helpers
 376  */
 377 struct radeon_scratch {
 378         unsigned                num_reg;
 379         uint32_t                reg_base;
 380         bool                    free[32];
 381         uint32_t                reg[32];
 382 };
 383
 384 int radeon_scratch_get(struct radeon_device *rdev, uint32_t *reg);
 385 void radeon_scratch_free(struct radeon_device *rdev, uint32_t reg);
 386
 387
 388 /*
 389  * IRQS.
 390  */
 391
 392 struct radeon_unpin_work {
 393         struct work_struct work;
 394         struct radeon_device *rdev;
 395         int crtc_id;
 396         struct radeon_fence *fence;
 397         struct drm_pending_vblank_event *event;
 398         struct radeon_bo *old_rbo;
 399         u64 new_crtc_base;
 400 };
 401
 402 struct r500_irq_stat_regs {
 403         u32 disp_int;
 404 };
 405
 406 struct r600_irq_stat_regs {
 407         u32 disp_int;
 408         u32 disp_int_cont;
 409         u32 disp_int_cont2;
 410         u32 d1grph_int;
 411         u32 d2grph_int;
 412 };
 413
 414 struct evergreen_irq_stat_regs {
 415         u32 disp_int;
 416         u32 disp_int_cont;
 417         u32 disp_int_cont2;
 418         u32 disp_int_cont3;
 419         u32 disp_int_cont4;
 420         u32 disp_int_cont5;
 421         u32 d1grph_int;
 422         u32 d2grph_int;
 423         u32 d3grph_int;
 424         u32 d4grph_int;
 425         u32 d5grph_int;
 426         u32 d6grph_int;
 427 };
 428
 429 union radeon_irq_stat_regs {
 430         struct r500_irq_stat_regs r500;
 431         struct r600_irq_stat_regs r600;
 432         struct evergreen_irq_stat_regs evergreen;
 433 };
 434
 435 struct radeon_irq {
 436         bool            installed;
 437         bool            sw_int;
 438         /* FIXME: use a define max crtc rather than hardcode it */
 439         bool            crtc_vblank_int[6];
 440         bool            pflip[6];
 441         wait_queue_head_t       vblank_queue;
 442         /* FIXME: use defines for max hpd/dacs */
 443         bool            hpd[6];
 444         bool            gui_idle;
 445         bool            gui_idle_acked;
 446         wait_queue_head_t       idle_queue;
 447         /* FIXME: use defines for max HDMI blocks */
 448         bool            hdmi[2];
 449         spinlock_t sw_lock;
 450         int sw_refcount;
 451         union radeon_irq_stat_regs stat_regs;
 452         spinlock_t pflip_lock[6];
 453         int pflip_refcount[6];
 454 };
 455
 456 int radeon_irq_kms_init(struct radeon_device *rdev);
 457 void radeon_irq_kms_fini(struct radeon_device *rdev);
 458 void radeon_irq_kms_sw_irq_get(struct radeon_device *rdev);
 459 void radeon_irq_kms_sw_irq_put(struct radeon_device *rdev);
 460 void radeon_irq_kms_pflip_irq_get(struct radeon_device *rdev, int crtc);
 461 void radeon_irq_kms_pflip_irq_put(struct radeon_device *rdev, int crtc);
 462
 463 /*
 464  * CP & ring.
 465  */
 466 struct radeon_ib {
 467         struct list_head        list;
 468         unsigned                idx;
 469         uint64_t                gpu_addr;
 470         struct radeon_fence     *fence;
 471         uint32_t                *ptr;
 472         uint32_t                length_dw;
 473         bool                    free;
 474 };
 475
 476 /*
 477  * locking -
 478  * mutex protects scheduled_ibs, ready, alloc_bm
 479  */
 480 struct radeon_ib_pool {
 481         struct mutex            mutex;
 482         struct radeon_bo        *robj;
 483         struct list_head        bogus_ib;
 484         struct radeon_ib        ibs[RADEON_IB_POOL_SIZE];
 485         bool                    ready;
 486         unsigned                head_id;
 487 };
 488
 489 struct radeon_cp {
 490         struct radeon_bo        *ring_obj;
 491         volatile uint32_t       *ring;
 492         unsigned                rptr;
 493         unsigned                wptr;
 494         unsigned                wptr_old;
 495         unsigned                ring_size;
 496         unsigned                ring_free_dw;
 497         int                     count_dw;
 498         uint64_t                gpu_addr;
 499         uint32_t                align_mask;
 500         uint32_t                ptr_mask;
 501         struct mutex            mutex;
 502         bool                    ready;
 503 };
 504
 505 /*
 506  * R6xx+ IH ring
 507  */
 508 struct r600_ih {
 509         struct radeon_bo        *ring_obj;
 510         volatile uint32_t       *ring;
 511         unsigned                rptr;
 512         unsigned                wptr;
 513         unsigned                wptr_old;
 514         unsigned                ring_size;
 515         uint64_t                gpu_addr;
 516         uint32_t                ptr_mask;
 517         spinlock_t              lock;
 518         bool                    enabled;
 519 };
 520
 521 struct r600_blit {
 522         struct mutex            mutex;
 523         struct radeon_bo        *shader_obj;
 524         u64 shader_gpu_addr;
 525         u32 vs_offset, ps_offset;
 526         u32 state_offset;
 527         u32 state_len;
 528         u32 vb_used, vb_total;
 529         struct radeon_ib *vb_ib;
 530 };
 531
 532 int radeon_ib_get(struct radeon_device *rdev, struct radeon_ib **ib);
 533 void radeon_ib_free(struct radeon_device *rdev, struct radeon_ib **ib);
 534 int radeon_ib_schedule(struct radeon_device *rdev, struct radeon_ib *ib);
 535 int radeon_ib_pool_init(struct radeon_device *rdev);
 536 void radeon_ib_pool_fini(struct radeon_device *rdev);
 537 int radeon_ib_test(struct radeon_device *rdev);
 538 extern void radeon_ib_bogus_add(struct radeon_device *rdev, struct radeon_ib *ib);
 539 /* Ring access between begin & end cannot sleep */
 540 void radeon_ring_free_size(struct radeon_device *rdev);
 541 int radeon_ring_alloc(struct radeon_device *rdev, unsigned ndw);
 542 int radeon_ring_lock(struct radeon_device *rdev, unsigned ndw);
 543 void radeon_ring_commit(struct radeon_device *rdev);
 544 void radeon_ring_unlock_commit(struct radeon_device *rdev);
 545 void radeon_ring_unlock_undo(struct radeon_device *rdev);
 546 int radeon_ring_test(struct radeon_device *rdev);
 547 int radeon_ring_init(struct radeon_device *rdev, unsigned ring_size);
 548 void radeon_ring_fini(struct radeon_device *rdev);
 549
 550
 551 /*
 552  * CS.
 553  */
 554 struct radeon_cs_reloc {
 555         struct drm_gem_object           *gobj;
 556         struct radeon_bo                *robj;
 557         struct radeon_bo_list           lobj;
 558         uint32_t                        handle;
 559         uint32_t                        flags;
 560 };
 561
 562 struct radeon_cs_chunk {
 563         uint32_t                chunk_id;
 564         uint32_t                length_dw;
 565         int kpage_idx[2];
 566         uint32_t                *kpage[2];
 567         uint32_t                *kdata;
 568         void __user *user_ptr;
 569         int last_copied_page;
 570         int last_page_index;
 571 };
 572
 573 struct radeon_cs_parser {
 574         struct device           *dev;
 575         struct radeon_device    *rdev;
 576         struct drm_file         *filp;
 577         /* chunks */
 578         unsigned                nchunks;
 579         struct radeon_cs_chunk  *chunks;
 580         uint64_t                *chunks_array;
 581         /* IB */
 582         unsigned                idx;
 583         /* relocations */
 584         unsigned                nrelocs;
 585         struct radeon_cs_reloc  *relocs;
 586         struct radeon_cs_reloc  **relocs_ptr;
 587         struct list_head        validated;
 588         /* indices of various chunks */
 589         int                     chunk_ib_idx;
 590         int                     chunk_relocs_idx;
 591         struct radeon_ib        *ib;
 592         void                    *track;
 593         unsigned                family;
 594         int parser_error;
 595 };
 596
 597 extern int radeon_cs_update_pages(struct radeon_cs_parser *p, int pg_idx);
 598 extern int radeon_cs_finish_pages(struct radeon_cs_parser *p);
 599
 600
 601 static inline u32 radeon_get_ib_value(struct radeon_cs_parser *p, int idx)
 602 {
 603         struct radeon_cs_chunk *ibc = &p->chunks[p->chunk_ib_idx];
 604         u32 pg_idx, pg_offset;
 605         u32 idx_value = 0;
 606         int new_page;
 607
 608         pg_idx = (idx * 4) / PAGE_SIZE;
 609         pg_offset = (idx * 4) % PAGE_SIZE;
 610
 611         if (ibc->kpage_idx[0] == pg_idx)
 612                 return ibc->kpage[0][pg_offset/4];
 613         if (ibc->kpage_idx[1] == pg_idx)
 614                 return ibc->kpage[1][pg_offset/4];
 615
 616         new_page = radeon_cs_update_pages(p, pg_idx);
 617         if (new_page < 0) {
 618                 p->parser_error = new_page;
 619                 return 0;
 620         }
 621
 622         idx_value = ibc->kpage[new_page][pg_offset/4];
 623         return idx_value;
 624 }
 625
 626 struct radeon_cs_packet {
 627         unsigned        idx;
 628         unsigned        type;
 629         unsigned        reg;
 630         unsigned        opcode;
 631         int             count;
 632         unsigned        one_reg_wr;
 633 };
 634
 635 typedef int (*radeon_packet0_check_t)(struct radeon_cs_parser *p,
 636                                       struct radeon_cs_packet *pkt,
 637                                       unsigned idx, unsigned reg);
 638 typedef int (*radeon_packet3_check_t)(struct radeon_cs_parser *p,
 639                                       struct radeon_cs_packet *pkt);
 640
 641
 642 /*
 643  * AGP
 644  */
 645 int radeon_agp_init(struct radeon_device *rdev);
 646 void radeon_agp_resume(struct radeon_device *rdev);
 647 void radeon_agp_suspend(struct radeon_device *rdev);
 648 void radeon_agp_fini(struct radeon_device *rdev);
 649
 650
 651 /*
 652  * Writeback
 653  */
 654 struct radeon_wb {
 655         struct radeon_bo        *wb_obj;
 656         volatile uint32_t       *wb;
 657         uint64_t                gpu_addr;
 658         bool                    enabled;
 659         bool                    use_event;
 660 };
 661
 662 #define RADEON_WB_SCRATCH_OFFSET 0
 663 #define RADEON_WB_CP_RPTR_OFFSET 1024
 664 #define R600_WB_IH_WPTR_OFFSET   2048
 665 #define R600_WB_EVENT_OFFSET     3072
 666
 667 /**
 668  * struct radeon_pm - power management datas
 669  * @max_bandwidth:      maximum bandwidth the gpu has (MByte/s)
 670  * @igp_sideport_mclk:  sideport memory clock Mhz (rs690,rs740,rs780,rs880)
 671  * @igp_system_mclk:    system clock Mhz (rs690,rs740,rs780,rs880)
 672  * @igp_ht_link_clk:    ht link clock Mhz (rs690,rs740,rs780,rs880)
 673  * @igp_ht_link_width:  ht link width in bits (rs690,rs740,rs780,rs880)
 674  * @k8_bandwidth:       k8 bandwidth the gpu has (MByte/s) (IGP)
 675  * @sideport_bandwidth: sideport bandwidth the gpu has (MByte/s) (IGP)
 676  * @ht_bandwidth:       ht bandwidth the gpu has (MByte/s) (IGP)
 677  * @core_bandwidth:     core GPU bandwidth the gpu has (MByte/s) (IGP)
 678  * @sclk:               GPU clock Mhz (core bandwith depends of this clock)
 679  * @needed_bandwidth:   current bandwidth needs
 680  *
 681  * It keeps track of various data needed to take powermanagement decision.
 682  * Bandwith need is used to determine minimun clock of the GPU and memory.
 683  * Equation between gpu/memory clock and available bandwidth is hw dependent
 684  * (type of memory, bus size, efficiency, ...)
 685  */
 686
 687 enum radeon_pm_method {
 688         PM_METHOD_PROFILE,
 689         PM_METHOD_DYNPM,
 690 };
 691
 692 enum radeon_dynpm_state {
 693         DYNPM_STATE_DISABLED,
 694         DYNPM_STATE_MINIMUM,
 695         DYNPM_STATE_PAUSED,
 696         DYNPM_STATE_ACTIVE,
 697         DYNPM_STATE_SUSPENDED,
 698 };
 699 enum radeon_dynpm_action {
 700         DYNPM_ACTION_NONE,
 701         DYNPM_ACTION_MINIMUM,
 702         DYNPM_ACTION_DOWNCLOCK,
 703         DYNPM_ACTION_UPCLOCK,
 704         DYNPM_ACTION_DEFAULT
 705 };
 706
 707 enum radeon_voltage_type {
 708         VOLTAGE_NONE = 0,
 709         VOLTAGE_GPIO,
 710         VOLTAGE_VDDC,
 711         VOLTAGE_SW
 712 };
 713
 714 enum radeon_pm_state_type {
 715         POWER_STATE_TYPE_DEFAULT,
 716         POWER_STATE_TYPE_POWERSAVE,
 717         POWER_STATE_TYPE_BATTERY,
 718         POWER_STATE_TYPE_BALANCED,
 719         POWER_STATE_TYPE_PERFORMANCE,
 720 };
 721
 722 enum radeon_pm_profile_type {
 723         PM_PROFILE_DEFAULT,
 724         PM_PROFILE_AUTO,
 725         PM_PROFILE_LOW,
 726         PM_PROFILE_MID,
 727         PM_PROFILE_HIGH,
 728 };
 729
 730 #define PM_PROFILE_DEFAULT_IDX 0
 731 #define PM_PROFILE_LOW_SH_IDX  1
 732 #define PM_PROFILE_MID_SH_IDX  2
 733 #define PM_PROFILE_HIGH_SH_IDX 3
 734 #define PM_PROFILE_LOW_MH_IDX  4
 735 #define PM_PROFILE_MID_MH_IDX  5
 736 #define PM_PROFILE_HIGH_MH_IDX 6
 737 #define PM_PROFILE_MAX         7
 738
 739 struct radeon_pm_profile {
 740         int dpms_off_ps_idx;
 741         int dpms_on_ps_idx;
 742         int dpms_off_cm_idx;
 743         int dpms_on_cm_idx;
 744 };
 745
 746 enum radeon_int_thermal_type {
 747         THERMAL_TYPE_NONE,
 748         THERMAL_TYPE_RV6XX,
 749         THERMAL_TYPE_RV770,
 750         THERMAL_TYPE_EVERGREEN,
 751         THERMAL_TYPE_SUMO,
 752         THERMAL_TYPE_NI,
 753 };
 754
 755 struct radeon_voltage {
 756         enum radeon_voltage_type type;
 757         /* gpio voltage */
 758         struct radeon_gpio_rec gpio;
 759         u32 delay; /* delay in usec from voltage drop to sclk change */
 760         bool active_high; /* voltage drop is active when bit is high */
 761         /* VDDC voltage */
 762         u8 vddc_id; /* index into vddc voltage table */
 763         u8 vddci_id; /* index into vddci voltage table */
 764         bool vddci_enabled;
 765         /* r6xx+ sw */
 766         u32 voltage;
 767 };
 768
 769 /* clock mode flags */
 770 #define RADEON_PM_MODE_NO_DISPLAY          (1 << 0)
 771
 772 struct radeon_pm_clock_info {
 773         /* memory clock */
 774         u32 mclk;
 775         /* engine clock */
 776         u32 sclk;
 777         /* voltage info */
 778         struct radeon_voltage voltage;
 779         /* standardized clock flags */
 780         u32 flags;
 781 };
 782
 783 /* state flags */
 784 #define RADEON_PM_STATE_SINGLE_DISPLAY_ONLY (1 << 0)
 785
 786 struct radeon_power_state {
 787         enum radeon_pm_state_type type;
 788         /* XXX: use a define for num clock modes */
 789         struct radeon_pm_clock_info clock_info[8];
 790         /* number of valid clock modes in this power state */
 791         int num_clock_modes;
 792         struct radeon_pm_clock_info *default_clock_mode;
 793         /* standardized state flags */
 794         u32 flags;
 795         u32 misc; /* vbios specific flags */
 796         u32 misc2; /* vbios specific flags */
 797         int pcie_lanes; /* pcie lanes */
 798 };
 799
 800 /*
 801  * Some modes are overclocked by very low value, accept them
 802  */
 803 #define RADEON_MODE_OVERCLOCK_MARGIN 500 /* 5 MHz */
 804
 805 struct radeon_pm {
 806         struct mutex            mutex;
 807         u32                     active_crtcs;
 808         int                     active_crtc_count;
 809         int                     req_vblank;
 810         bool                    vblank_sync;
 811         bool                    gui_idle;
 812         fixed20_12              max_bandwidth;
 813         fixed20_12              igp_sideport_mclk;
 814         fixed20_12              igp_system_mclk;
 815         fixed20_12              igp_ht_link_clk;
 816         fixed20_12              igp_ht_link_width;
 817         fixed20_12              k8_bandwidth;
 818         fixed20_12              sideport_bandwidth;
 819         fixed20_12              ht_bandwidth;
 820         fixed20_12              core_bandwidth;
 821         fixed20_12              sclk;
 822         fixed20_12              mclk;
 823         fixed20_12              needed_bandwidth;
 824         struct radeon_power_state *power_state;
 825         /* number of valid power states */
 826         int                     num_power_states;
 827         int                     current_power_state_index;
 828         int                     current_clock_mode_index;
 829         int                     requested_power_state_index;
 830         int                     requested_clock_mode_index;
 831         int                     default_power_state_index;
 832         u32                     current_sclk;
 833         u32                     current_mclk;
 834         u32                     current_vddc;
 835         u32                     default_sclk;
 836         u32                     default_mclk;
 837         u32                     default_vddc;
 838         struct radeon_i2c_chan *i2c_bus;
 839         /* selected pm method */
 840         enum radeon_pm_method     pm_method;
 841         /* dynpm power management */
 842         struct delayed_work     dynpm_idle_work;
 843         enum radeon_dynpm_state dynpm_state;
 844         enum radeon_dynpm_action        dynpm_planned_action;
 845         unsigned long           dynpm_action_timeout;
 846         bool                    dynpm_can_upclock;
 847         bool                    dynpm_can_downclock;
 848         /* profile-based power management */
 849         enum radeon_pm_profile_type profile;
 850         int                     profile_index;
 851         struct radeon_pm_profile profiles[PM_PROFILE_MAX];
 852         /* internal thermal controller on rv6xx+ */
 853         enum radeon_int_thermal_type int_thermal_type;
 854         struct device           *int_hwmon_dev;
 855 };
 856
 857
 858 /*
 859  * Benchmarking
 860  */
 861 void radeon_benchmark(struct radeon_device *rdev);
 862
 863
 864 /*
 865  * Testing
 866  */
 867 void radeon_test_moves(struct radeon_device *rdev);
 868
 869
 870 /*
 871  * Debugfs
 872  */
 873 int radeon_debugfs_add_files(struct radeon_device *rdev,
 874                              struct drm_info_list *files,
 875                              unsigned nfiles);
 876 int radeon_debugfs_fence_init(struct radeon_device *rdev);
 877
 878
 879 /*
 880  * ASIC specific functions.
 881  */
 882 struct radeon_asic {
 883         int (*init)(struct radeon_device *rdev);
 884         void (*fini)(struct radeon_device *rdev);
 885         int (*resume)(struct radeon_device *rdev);
 886         int (*suspend)(struct radeon_device *rdev);
 887         void (*vga_set_state)(struct radeon_device *rdev, bool state);
 888         bool (*gpu_is_lockup)(struct radeon_device *rdev);
 889         int (*asic_reset)(struct radeon_device *rdev);
 890         void (*gart_tlb_flush)(struct radeon_device *rdev);
 891         int (*gart_set_page)(struct radeon_device *rdev, int i, uint64_t addr);
 892         int (*cp_init)(struct radeon_device *rdev, unsigned ring_size);
 893         void (*cp_fini)(struct radeon_device *rdev);
 894         void (*cp_disable)(struct radeon_device *rdev);
 895         void (*cp_commit)(struct radeon_device *rdev);
 896         void (*ring_start)(struct radeon_device *rdev);
 897         int (*ring_test)(struct radeon_device *rdev);
 898         void (*ring_ib_execute)(struct radeon_device *rdev, struct radeon_ib *ib);
 899         int (*irq_set)(struct radeon_device *rdev);
 900         int (*irq_process)(struct radeon_device *rdev);
 901         u32 (*get_vblank_counter)(struct radeon_device *rdev, int crtc);
 902         void (*fence_ring_emit)(struct radeon_device *rdev, struct radeon_fence *fence);
 903         int (*cs_parse)(struct radeon_cs_parser *p);
 904         int (*copy_blit)(struct radeon_device *rdev,
 905                          uint64_t src_offset,
 906                          uint64_t dst_offset,
 907                          unsigned num_pages,
 908                          struct radeon_fence *fence);
 909         int (*copy_dma)(struct radeon_device *rdev,
 910                         uint64_t src_offset,
 911                         uint64_t dst_offset,
 912                         unsigned num_pages,
 913                         struct radeon_fence *fence);
 914         int (*copy)(struct radeon_device *rdev,
 915                     uint64_t src_offset,
 916                     uint64_t dst_offset,
 917                     unsigned num_pages,
 918                     struct radeon_fence *fence);
 919         uint32_t (*get_engine_clock)(struct radeon_device *rdev);
 920         void (*set_engine_clock)(struct radeon_device *rdev, uint32_t eng_clock);
 921         uint32_t (*get_memory_clock)(struct radeon_device *rdev);
 922         void (*set_memory_clock)(struct radeon_device *rdev, uint32_t mem_clock);
 923         int (*get_pcie_lanes)(struct radeon_device *rdev);
 924         void (*set_pcie_lanes)(struct radeon_device *rdev, int lanes);
 925         void (*set_clock_gating)(struct radeon_device *rdev, int enable);
 926         int (*set_surface_reg)(struct radeon_device *rdev, int reg,
 927                                uint32_t tiling_flags, uint32_t pitch,
 928                                uint32_t offset, uint32_t obj_size);
 929         void (*clear_surface_reg)(struct radeon_device *rdev, int reg);
 930         void (*bandwidth_update)(struct radeon_device *rdev);
 931         void (*hpd_init)(struct radeon_device *rdev);
 932         void (*hpd_fini)(struct radeon_device *rdev);
 933         bool (*hpd_sense)(struct radeon_device *rdev, enum radeon_hpd_id hpd);
 934         void (*hpd_set_polarity)(struct radeon_device *rdev, enum radeon_hpd_id hpd);
 935         /* ioctl hw specific callback. Some hw might want to perform special
 936          * operation on specific ioctl. For instance on wait idle some hw
 937          * might want to perform and HDP flush through MMIO as it seems that
 938          * some R6XX/R7XX hw doesn't take HDP flush into account if programmed
 939          * through ring.
 940          */
 941         void (*ioctl_wait_idle)(struct radeon_device *rdev, struct radeon_bo *bo);
 942         bool (*gui_idle)(struct radeon_device *rdev);
 943         /* power management */
 944         void (*pm_misc)(struct radeon_device *rdev);
 945         void (*pm_prepare)(struct radeon_device *rdev);
 946         void (*pm_finish)(struct radeon_device *rdev);
 947         void (*pm_init_profile)(struct radeon_device *rdev);
 948         void (*pm_get_dynpm_state)(struct radeon_device *rdev);
 949         /* pageflipping */
 950         void (*pre_page_flip)(struct radeon_device *rdev, int crtc);
 951         u32 (*page_flip)(struct radeon_device *rdev, int crtc, u64 crtc_base);
 952         void (*post_page_flip)(struct radeon_device *rdev, int crtc);
 953 };
 954
 955 /*
 956  * Asic structures
 957  */
 958 struct r100_gpu_lockup {
 959         unsigned long   last_jiffies;
 960         u32             last_cp_rptr;
 961 };
 962
 963 struct r100_asic {
 964         const unsigned          *reg_safe_bm;
 965         unsigned                reg_safe_bm_size;
 966         u32                     hdp_cntl;
 967         struct r100_gpu_lockup  lockup;
 968 };
 969
 970 struct r300_asic {
 971         const unsigned          *reg_safe_bm;
 972         unsigned                reg_safe_bm_size;
 973         u32                     resync_scratch;
 974         u32                     hdp_cntl;
 975         struct r100_gpu_lockup  lockup;
 976 };
 977
 978 struct r600_asic {
 979         unsigned                max_pipes;
 980         unsigned                max_tile_pipes;
 981         unsigned                max_simds;
 982         unsigned                max_backends;
 983         unsigned                max_gprs;
 984         unsigned                max_threads;
 985         unsigned                max_stack_entries;
 986         unsigned                max_hw_contexts;
 987         unsigned                max_gs_threads;
 988         unsigned                sx_max_export_size;
 989         unsigned                sx_max_export_pos_size;
 990         unsigned                sx_max_export_smx_size;
 991         unsigned                sq_num_cf_insts;
 992         unsigned                tiling_nbanks;
 993         unsigned                tiling_npipes;
 994         unsigned                tiling_group_size;
 995         unsigned                tile_config;
 996         struct r100_gpu_lockup  lockup;
 997 };
 998
 999 struct rv770_asic {
1000         unsigned                max_pipes;
1001         unsigned                max_tile_pipes;
1002         unsigned                max_simds;
1003         unsigned                max_backends;
1004         unsigned                max_gprs;
1005         unsigned                max_threads;
1006         unsigned                max_stack_entries;
1007         unsigned                max_hw_contexts;
1008         unsigned                max_gs_threads;
1009         unsigned                sx_max_export_size;
1010         unsigned                sx_max_export_pos_size;
1011         unsigned                sx_max_export_smx_size;
1012         unsigned                sq_num_cf_insts;
1013         unsigned                sx_num_of_sets;
1014         unsigned                sc_prim_fifo_size;
1015         unsigned                sc_hiz_tile_fifo_size;
1016         unsigned                sc_earlyz_tile_fifo_fize;
1017         unsigned                tiling_nbanks;
1018         unsigned                tiling_npipes;
1019         unsigned                tiling_group_size;
1020         unsigned                tile_config;
1021         struct r100_gpu_lockup  lockup;
1022 };
1023
1024 struct evergreen_asic {
1025         unsigned num_ses;
1026         unsigned max_pipes;
1027         unsigned max_tile_pipes;
1028         unsigned max_simds;
1029         unsigned max_backends;
1030         unsigned max_gprs;
1031         unsigned max_threads;
1032         unsigned max_stack_entries;
1033         unsigned max_hw_contexts;
1034         unsigned max_gs_threads;
1035         unsigned sx_max_export_size;
1036         unsigned sx_max_export_pos_size;
1037         unsigned sx_max_export_smx_size;
1038         unsigned sq_num_cf_insts;
1039         unsigned sx_num_of_sets;
1040         unsigned sc_prim_fifo_size;
1041         unsigned sc_hiz_tile_fifo_size;
1042         unsigned sc_earlyz_tile_fifo_size;
1043         unsigned tiling_nbanks;
1044         unsigned tiling_npipes;
1045         unsigned tiling_group_size;
1046         unsigned tile_config;
1047         struct r100_gpu_lockup  lockup;
1048 };
1049
1050 union radeon_asic_config {
1051         struct r300_asic        r300;
1052         struct r100_asic        r100;
1053         struct r600_asic        r600;
1054         struct rv770_asic       rv770;
1055         struct evergreen_asic   evergreen;
1056 };
1057
1058 /*
1059  * asic initizalization from radeon_asic.c
1060  */
1061 void radeon_agp_disable(struct radeon_device *rdev);
1062 int radeon_asic_init(struct radeon_device *rdev);
1063
1064
1065 /*
1066  * IOCTL.
1067  */
1068 int radeon_gem_info_ioctl(struct drm_device *dev, void *data,
1069                           struct drm_file *filp);
1070 int radeon_gem_create_ioctl(struct drm_device *dev, void *data,
1071                             struct drm_file *filp);
1072 int radeon_gem_pin_ioctl(struct drm_device *dev, void *data,
1073                          struct drm_file *file_priv);
1074 int radeon_gem_unpin_ioctl(struct drm_device *dev, void *data,
1075                            struct drm_file *file_priv);
1076 int radeon_gem_pwrite_ioctl(struct drm_device *dev, void *data,
1077                             struct drm_file *file_priv);
1078 int radeon_gem_pread_ioctl(struct drm_device *dev, void *data,
1079                            struct drm_file *file_priv);
1080 int radeon_gem_set_domain_ioctl(struct drm_device *dev, void *data,
1081                                 struct drm_file *filp);
1082 int radeon_gem_mmap_ioctl(struct drm_device *dev, void *data,
1083                           struct drm_file *filp);
1084 int radeon_gem_busy_ioctl(struct drm_device *dev, void *data,
1085                           struct drm_file *filp);
1086 int radeon_gem_wait_idle_ioctl(struct drm_device *dev, void *data,
1087                               struct drm_file *filp);
1088 int radeon_cs_ioctl(struct drm_device *dev, void *data, struct drm_file *filp);
1089 int radeon_gem_set_tiling_ioctl(struct drm_device *dev, void *data,
1090                                 struct drm_file *filp);
1091 int radeon_gem_get_tiling_ioctl(struct drm_device *dev, void *data,
1092                                 struct drm_file *filp);
1093
1094 /* VRAM scratch page for HDP bug */
1095 struct r700_vram_scratch {
1096         struct radeon_bo                *robj;
1097         volatile uint32_t               *ptr;
1098 };
1099
1100 /*
1101  * Core structure, functions and helpers.
1102  */
1103 typedef uint32_t (*radeon_rreg_t)(struct radeon_device*, uint32_t);
1104 typedef void (*radeon_wreg_t)(struct radeon_device*, uint32_t, uint32_t);
1105
1106 struct radeon_device {
1107         struct device                   *dev;
1108         struct drm_device               *ddev;
1109         struct pci_dev                  *pdev;
1110         /* ASIC */
1111         union radeon_asic_config        config;
1112         enum radeon_family              family;
1113         unsigned long                   flags;
1114         int                             usec_timeout;
1115         enum radeon_pll_errata          pll_errata;
1116         int                             num_gb_pipes;
1117         int                             num_z_pipes;
1118         int                             disp_priority;
1119         /* BIOS */
1120         uint8_t                         *bios;
1121         bool                            is_atom_bios;
1122         uint16_t                        bios_header_start;
1123         struct radeon_bo                *stollen_vga_memory;
1124         /* Register mmio */
1125         resource_size_t                 rmmio_base;
1126         resource_size_t                 rmmio_size;
1127         void                            *rmmio;
1128         radeon_rreg_t                   mc_rreg;
1129         radeon_wreg_t                   mc_wreg;
1130         radeon_rreg_t                   pll_rreg;
1131         radeon_wreg_t                   pll_wreg;
1132         uint32_t                        pcie_reg_mask;
1133         radeon_rreg_t                   pciep_rreg;
1134         radeon_wreg_t                   pciep_wreg;
1135         /* io port */
1136         void __iomem                    *rio_mem;
1137         resource_size_t                 rio_mem_size;
1138         struct radeon_clock             clock;
1139         struct radeon_mc                mc;
1140         struct radeon_gart              gart;
1141         struct radeon_mode_info         mode_info;
1142         struct radeon_scratch           scratch;
1143         struct radeon_mman              mman;
1144         struct radeon_fence_driver      fence_drv;
1145         struct radeon_cp                cp;
1146         struct radeon_ib_pool           ib_pool;
1147         struct radeon_irq               irq;
1148         struct radeon_asic              *asic;
1149         struct radeon_gem               gem;
1150         struct radeon_pm                pm;
1151         uint32_t                        bios_scratch[RADEON_BIOS_NUM_SCRATCH];
1152         struct mutex                    cs_mutex;
1153         struct radeon_wb                wb;
1154         struct radeon_dummy_page        dummy_page;
1155         bool                            gpu_lockup;
1156         bool                            shutdown;
1157         bool                            suspend;
1158         bool                            need_dma32;
1159         bool                            accel_working;
1160         struct radeon_surface_reg surface_regs[RADEON_GEM_MAX_SURFACES];
1161         const struct firmware *me_fw;   /* all family ME firmware */
1162         const struct firmware *pfp_fw;  /* r6/700 PFP firmware */
1163         const struct firmware *rlc_fw;  /* r6/700 RLC firmware */
1164         const struct firmware *mc_fw;   /* NI MC firmware */
1165         struct r600_blit r600_blit;
1166         struct r700_vram_scratch vram_scratch;
1167         int msi_enabled; /* msi enabled */
1168         struct r600_ih ih; /* r6/700 interrupt ring */
1169         struct work_struct hotplug_work;
1170         int num_crtc; /* number of crtcs */
1171         struct mutex dc_hw_i2c_mutex; /* display controller hw i2c mutex */
1172         struct mutex vram_mutex;
1173
1174         /* audio stuff */
1175         bool                    audio_enabled;
1176         struct timer_list       audio_timer;
1177         int                     audio_channels;
1178         int                     audio_rate;
1179         int                     audio_bits_per_sample;
1180         uint8_t                 audio_status_bits;
1181         uint8_t                 audio_category_code;
1182
1183         struct notifier_block acpi_nb;
1184         /* only one userspace can use Hyperz features or CMASK at a time */
1185         struct drm_file *hyperz_filp;
1186         struct drm_file *cmask_filp;
1187         /* i2c buses */
1188         struct radeon_i2c_chan *i2c_bus[RADEON_MAX_I2C_BUS];
1189 };
1190
1191 int radeon_device_init(struct radeon_device *rdev,
1192                        struct drm_device *ddev,
1193                        struct pci_dev *pdev,
1194                        uint32_t flags);
1195 void radeon_device_fini(struct radeon_device *rdev);
1196 int radeon_gpu_wait_for_idle(struct radeon_device *rdev);
1197
1198 /* r600 blit */
1199 int r600_blit_prepare_copy(struct radeon_device *rdev, int size_bytes);
1200 void r600_blit_done_copy(struct radeon_device *rdev, struct radeon_fence *fence);
1201 void r600_kms_blit_copy(struct radeon_device *rdev,
1202                         u64 src_gpu_addr, u64 dst_gpu_addr,
1203                         int size_bytes);
1204 /* evergreen blit */
1205 int evergreen_blit_prepare_copy(struct radeon_device *rdev, int size_bytes);
1206 void evergreen_blit_done_copy(struct radeon_device *rdev, struct radeon_fence *fence);
1207 void evergreen_kms_blit_copy(struct radeon_device *rdev,
1208                              u64 src_gpu_addr, u64 dst_gpu_addr,
1209                              int size_bytes);
1210
1211 static inline uint32_t r100_mm_rreg(struct radeon_device *rdev, uint32_t reg)
1212 {
1213         if (reg < rdev->rmmio_size)
1214                 return readl(((void __iomem *)rdev->rmmio) + reg);
1215         else {
1216                 writel(reg, ((void __iomem *)rdev->rmmio) + RADEON_MM_INDEX);
1217                 return readl(((void __iomem *)rdev->rmmio) + RADEON_MM_DATA);
1218         }
1219 }
1220
1221 static inline void r100_mm_wreg(struct radeon_device *rdev, uint32_t reg, uint32_t v)
1222 {
1223         if (reg < rdev->rmmio_size)
1224                 writel(v, ((void __iomem *)rdev->rmmio) + reg);
1225         else {
1226                 writel(reg, ((void __iomem *)rdev->rmmio) + RADEON_MM_INDEX);
1227                 writel(v, ((void __iomem *)rdev->rmmio) + RADEON_MM_DATA);
1228         }
1229 }
1230
1231 static inline u32 r100_io_rreg(struct radeon_device *rdev, u32 reg)
1232 {
1233         if (reg < rdev->rio_mem_size)
1234                 return ioread32(rdev->rio_mem + reg);
1235         else {
1236                 iowrite32(reg, rdev->rio_mem + RADEON_MM_INDEX);
1237                 return ioread32(rdev->rio_mem + RADEON_MM_DATA);
1238         }
1239 }
1240
1241 static inline void r100_io_wreg(struct radeon_device *rdev, u32 reg, u32 v)
1242 {
1243         if (reg < rdev->rio_mem_size)
1244                 iowrite32(v, rdev->rio_mem + reg);
1245         else {
1246                 iowrite32(reg, rdev->rio_mem + RADEON_MM_INDEX);
1247                 iowrite32(v, rdev->rio_mem + RADEON_MM_DATA);
1248         }
1249 }
1250
1251 /*
1252  * Cast helper
1253  */
1254 #define to_radeon_fence(p) ((struct radeon_fence *)(p))
1255
1256 /*
1257  * Registers read & write functions.
1258  */
1259 #define RREG8(reg) readb(((void __iomem *)rdev->rmmio) + (reg))
1260 #define WREG8(reg, v) writeb(v, ((void __iomem *)rdev->rmmio) + (reg))
1261 #define RREG16(reg) readw(((void __iomem *)rdev->rmmio) + (reg))
1262 #define WREG16(reg, v) writew(v, ((void __iomem *)rdev->rmmio) + (reg))
1263 #define RREG32(reg) r100_mm_rreg(rdev, (reg))
1264 #define DREG32(reg) printk(KERN_INFO "REGISTER: " #reg " : 0x%08X\n", r100_mm_rreg(rdev, (reg)))
1265 #define WREG32(reg, v) r100_mm_wreg(rdev, (reg), (v))
1266 #define REG_SET(FIELD, v) (((v) << FIELD##_SHIFT) & FIELD##_MASK)
1267 #define REG_GET(FIELD, v) (((v) << FIELD##_SHIFT) & FIELD##_MASK)
1268 #define RREG32_PLL(reg) rdev->pll_rreg(rdev, (reg))
1269 #define WREG32_PLL(reg, v) rdev->pll_wreg(rdev, (reg), (v))
1270 #define RREG32_MC(reg) rdev->mc_rreg(rdev, (reg))
1271 #define WREG32_MC(reg, v) rdev->mc_wreg(rdev, (reg), (v))
1272 #define RREG32_PCIE(reg) rv370_pcie_rreg(rdev, (reg))
1273 #define WREG32_PCIE(reg, v) rv370_pcie_wreg(rdev, (reg), (v))
1274 #define RREG32_PCIE_P(reg) rdev->pciep_rreg(rdev, (reg))
1275 #define WREG32_PCIE_P(reg, v) rdev->pciep_wreg(rdev, (reg), (v))
1276 #define WREG32_P(reg, val, mask)                                \
1277         do {                                                    \
1278                 uint32_t tmp_ = RREG32(reg);                    \
1279                 tmp_ &= (mask);                                 \
1280                 tmp_ |= ((val) & ~(mask));                      \
1281                 WREG32(reg, tmp_);                              \
1282         } while (0)
1283 #define WREG32_PLL_P(reg, val, mask)                            \
1284         do {                                                    \
1285                 uint32_t tmp_ = RREG32_PLL(reg);                \
1286                 tmp_ &= (mask);                                 \
1287                 tmp_ |= ((val) & ~(mask));                      \
1288                 WREG32_PLL(reg, tmp_);                          \
1289         } while (0)
1290 #define DREG32_SYS(sqf, rdev, reg) seq_printf((sqf), #reg " : 0x%08X\n", r100_mm_rreg((rdev), (reg)))
1291 #define RREG32_IO(reg) r100_io_rreg(rdev, (reg))
1292 #define WREG32_IO(reg, v) r100_io_wreg(rdev, (reg), (v))
1293
1294 /*
1295  * Indirect registers accessor
1296  */
1297 static inline uint32_t rv370_pcie_rreg(struct radeon_device *rdev, uint32_t reg)
1298 {
1299         uint32_t r;
1300
1301         WREG32(RADEON_PCIE_INDEX, ((reg) & rdev->pcie_reg_mask));
1302         r = RREG32(RADEON_PCIE_DATA);
1303         return r;
1304 }
1305
1306 static inline void rv370_pcie_wreg(struct radeon_device *rdev, uint32_t reg, uint32_t v)
1307 {
1308         WREG32(RADEON_PCIE_INDEX, ((reg) & rdev->pcie_reg_mask));
1309         WREG32(RADEON_PCIE_DATA, (v));
1310 }
1311
1312 void r100_pll_errata_after_index(struct radeon_device *rdev);
1313
1314
1315 /*
1316  * ASICs helpers.
1317  */
1318 #define ASIC_IS_RN50(rdev) ((rdev->pdev->device == 0x515e) || \
1319                             (rdev->pdev->device == 0x5969))
1320 #define ASIC_IS_RV100(rdev) ((rdev->family == CHIP_RV100) || \
1321                 (rdev->family == CHIP_RV200) || \
1322                 (rdev->family == CHIP_RS100) || \
1323                 (rdev->family == CHIP_RS200) || \
1324                 (rdev->family == CHIP_RV250) || \
1325                 (rdev->family == CHIP_RV280) || \
1326                 (rdev->family == CHIP_RS300))
1327 #define ASIC_IS_R300(rdev) ((rdev->family == CHIP_R300)  ||     \
1328                 (rdev->family == CHIP_RV350) ||                 \
1329                 (rdev->family == CHIP_R350)  ||                 \
1330                 (rdev->family == CHIP_RV380) ||                 \
1331                 (rdev->family == CHIP_R420)  ||                 \
1332                 (rdev->family == CHIP_R423)  ||                 \
1333                 (rdev->family == CHIP_RV410) ||                 \
1334                 (rdev->family == CHIP_RS400) ||                 \
1335                 (rdev->family == CHIP_RS480))
1336 #define ASIC_IS_X2(rdev) ((rdev->ddev->pdev->device == 0x9441) || \
1337                 (rdev->ddev->pdev->device == 0x9443) || \
1338                 (rdev->ddev->pdev->device == 0x944B) || \
1339                 (rdev->ddev->pdev->device == 0x9506) || \
1340                 (rdev->ddev->pdev->device == 0x9509) || \
1341                 (rdev->ddev->pdev->device == 0x950F) || \
1342                 (rdev->ddev->pdev->device == 0x689C) || \
1343                 (rdev->ddev->pdev->device == 0x689D))
1344 #define ASIC_IS_AVIVO(rdev) ((rdev->family >= CHIP_RS600))
1345 #define ASIC_IS_DCE2(rdev) ((rdev->family == CHIP_RS600)  ||    \
1346                             (rdev->family == CHIP_RS690)  ||    \
1347                             (rdev->family == CHIP_RS740)  ||    \
1348                             (rdev->family >= CHIP_R600))
1349 #define ASIC_IS_DCE3(rdev) ((rdev->family >= CHIP_RV620))
1350 #define ASIC_IS_DCE32(rdev) ((rdev->family >= CHIP_RV730))
1351 #define ASIC_IS_DCE4(rdev) ((rdev->family >= CHIP_CEDAR))
1352 #define ASIC_IS_DCE41(rdev) ((rdev->family >= CHIP_PALM) && \
1353                              (rdev->flags & RADEON_IS_IGP))
1354 #define ASIC_IS_DCE5(rdev) ((rdev->family >= CHIP_BARTS))
1355
1356 /*
1357  * BIOS helpers.
1358  */
1359 #define RBIOS8(i) (rdev->bios[i])
1360 #define RBIOS16(i) (RBIOS8(i) | (RBIOS8((i)+1) << 8))
1361 #define RBIOS32(i) ((RBIOS16(i)) | (RBIOS16((i)+2) << 16))
1362
1363 int radeon_combios_init(struct radeon_device *rdev);
1364 void radeon_combios_fini(struct radeon_device *rdev);
1365 int radeon_atombios_init(struct radeon_device *rdev);
1366 void radeon_atombios_fini(struct radeon_device *rdev);
1367
1368
1369 /*
1370  * RING helpers.
1371  */
1372 static inline void radeon_ring_write(struct radeon_device *rdev, uint32_t v)
1373 {
1374 #if DRM_DEBUG_CODE
1375         if (rdev->cp.count_dw <= 0) {
1376                 DRM_ERROR("radeon: writting more dword to ring than expected !\n");
1377         }
1378 #endif
1379         rdev->cp.ring[rdev->cp.wptr++] = v;
1380         rdev->cp.wptr &= rdev->cp.ptr_mask;
1381         rdev->cp.count_dw--;
1382         rdev->cp.ring_free_dw--;
1383 }
1384
1385
1386 /*
1387  * ASICs macro.
1388  */
1389 #define radeon_init(rdev) (rdev)->asic->init((rdev))
1390 #define radeon_fini(rdev) (rdev)->asic->fini((rdev))
1391 #define radeon_resume(rdev) (rdev)->asic->resume((rdev))
1392 #define radeon_suspend(rdev) (rdev)->asic->suspend((rdev))
1393 #define radeon_cs_parse(p) rdev->asic->cs_parse((p))
1394 #define radeon_vga_set_state(rdev, state) (rdev)->asic->vga_set_state((rdev), (state))
1395 #define radeon_gpu_is_lockup(rdev) (rdev)->asic->gpu_is_lockup((rdev))
1396 #define radeon_asic_reset(rdev) (rdev)->asic->asic_reset((rdev))
1397 #define radeon_gart_tlb_flush(rdev) (rdev)->asic->gart_tlb_flush((rdev))
1398 #define radeon_gart_set_page(rdev, i, p) (rdev)->asic->gart_set_page((rdev), (i), (p))
1399 #define radeon_cp_commit(rdev) (rdev)->asic->cp_commit((rdev))
1400 #define radeon_ring_start(rdev) (rdev)->asic->ring_start((rdev))
1401 #define radeon_ring_test(rdev) (rdev)->asic->ring_test((rdev))
1402 #define radeon_ring_ib_execute(rdev, ib) (rdev)->asic->ring_ib_execute((rdev), (ib))
1403 #define radeon_irq_set(rdev) (rdev)->asic->irq_set((rdev))
1404 #define radeon_irq_process(rdev) (rdev)->asic->irq_process((rdev))
1405 #define radeon_get_vblank_counter(rdev, crtc) (rdev)->asic->get_vblank_counter((rdev), (crtc))
1406 #define radeon_fence_ring_emit(rdev, fence) (rdev)->asic->fence_ring_emit((rdev), (fence))
1407 #define radeon_copy_blit(rdev, s, d, np, f) (rdev)->asic->copy_blit((rdev), (s), (d), (np), (f))
1408 #define radeon_copy_dma(rdev, s, d, np, f) (rdev)->asic->copy_dma((rdev), (s), (d), (np), (f))
1409 #define radeon_copy(rdev, s, d, np, f) (rdev)->asic->copy((rdev), (s), (d), (np), (f))
1410 #define radeon_get_engine_clock(rdev) (rdev)->asic->get_engine_clock((rdev))
1411 #define radeon_set_engine_clock(rdev, e) (rdev)->asic->set_engine_clock((rdev), (e))
1412 #define radeon_get_memory_clock(rdev) (rdev)->asic->get_memory_clock((rdev))
1413 #define radeon_set_memory_clock(rdev, e) (rdev)->asic->set_memory_clock((rdev), (e))
1414 #define radeon_get_pcie_lanes(rdev) (rdev)->asic->get_pcie_lanes((rdev))
1415 #define radeon_set_pcie_lanes(rdev, l) (rdev)->asic->set_pcie_lanes((rdev), (l))
1416 #define radeon_set_clock_gating(rdev, e) (rdev)->asic->set_clock_gating((rdev), (e))
1417 #define radeon_set_surface_reg(rdev, r, f, p, o, s) ((rdev)->asic->set_surface_reg((rdev), (r), (f), (p), (o), (s)))
1418 #define radeon_clear_surface_reg(rdev, r) ((rdev)->asic->clear_surface_reg((rdev), (r)))
1419 #define radeon_bandwidth_update(rdev) (rdev)->asic->bandwidth_update((rdev))
1420 #define radeon_hpd_init(rdev) (rdev)->asic->hpd_init((rdev))
1421 #define radeon_hpd_fini(rdev) (rdev)->asic->hpd_fini((rdev))
1422 #define radeon_hpd_sense(rdev, hpd) (rdev)->asic->hpd_sense((rdev), (hpd))
1423 #define radeon_hpd_set_polarity(rdev, hpd) (rdev)->asic->hpd_set_polarity((rdev), (hpd))
1424 #define radeon_gui_idle(rdev) (rdev)->asic->gui_idle((rdev))
1425 #define radeon_pm_misc(rdev) (rdev)->asic->pm_misc((rdev))
1426 #define radeon_pm_prepare(rdev) (rdev)->asic->pm_prepare((rdev))
1427 #define radeon_pm_finish(rdev) (rdev)->asic->pm_finish((rdev))
1428 #define radeon_pm_init_profile(rdev) (rdev)->asic->pm_init_profile((rdev))
1429 #define radeon_pm_get_dynpm_state(rdev) (rdev)->asic->pm_get_dynpm_state((rdev))
1430 #define radeon_pre_page_flip(rdev, crtc) rdev->asic->pre_page_flip((rdev), (crtc))
1431 #define radeon_page_flip(rdev, crtc, base) rdev->asic->page_flip((rdev), (crtc), (base))
1432 #define radeon_post_page_flip(rdev, crtc) rdev->asic->post_page_flip((rdev), (crtc))
1433
1434 /* Common functions */
1435 /* AGP */
1436 extern int radeon_gpu_reset(struct radeon_device *rdev);
1437 extern void radeon_agp_disable(struct radeon_device *rdev);
1438 extern int radeon_gart_table_vram_pin(struct radeon_device *rdev);
1439 extern void radeon_gart_restore(struct radeon_device *rdev);
1440 extern int radeon_modeset_init(struct radeon_device *rdev);
1441 extern void radeon_modeset_fini(struct radeon_device *rdev);
1442 extern bool radeon_card_posted(struct radeon_device *rdev);
1443 extern void radeon_update_bandwidth_info(struct radeon_device *rdev);
1444 extern void radeon_update_display_priority(struct radeon_device *rdev);
1445 extern bool radeon_boot_test_post_card(struct radeon_device *rdev);
1446 extern void radeon_scratch_init(struct radeon_device *rdev);
1447 extern void radeon_wb_fini(struct radeon_device *rdev);
1448 extern int radeon_wb_init(struct radeon_device *rdev);
1449 extern void radeon_wb_disable(struct radeon_device *rdev);
1450 extern void radeon_surface_init(struct radeon_device *rdev);
1451 extern int radeon_cs_parser_init(struct radeon_cs_parser *p, void *data);
1452 extern void radeon_legacy_set_clock_gating(struct radeon_device *rdev, int enable);
1453 extern void radeon_atom_set_clock_gating(struct radeon_device *rdev, int enable);
1454 extern void radeon_ttm_placement_from_domain(struct radeon_bo *rbo, u32 domain);
1455 extern bool radeon_ttm_bo_is_radeon_bo(struct ttm_buffer_object *bo);
1456 extern void radeon_vram_location(struct radeon_device *rdev, struct radeon_mc *mc, u64 base);
1457 extern void radeon_gtt_location(struct radeon_device *rdev, struct radeon_mc *mc);
1458 extern int radeon_resume_kms(struct drm_device *dev);
1459 extern int radeon_suspend_kms(struct drm_device *dev, pm_message_t state);
1460
1461 /* r600, rv610, rv630, rv620, rv635, rv670, rs780, rs880 */
1462 extern bool r600_card_posted(struct radeon_device *rdev);
1463 extern void r600_cp_stop(struct radeon_device *rdev);
1464 extern int r600_cp_start(struct radeon_device *rdev);
1465 extern void r600_ring_init(struct radeon_device *rdev, unsigned ring_size);
1466 extern int r600_cp_resume(struct radeon_device *rdev);
1467 extern void r600_cp_fini(struct radeon_device *rdev);
1468 extern int r600_count_pipe_bits(uint32_t val);
1469 extern int r600_mc_wait_for_idle(struct radeon_device *rdev);
1470 extern int r600_pcie_gart_init(struct radeon_device *rdev);
1471 extern void r600_pcie_gart_tlb_flush(struct radeon_device *rdev);
1472 extern int r600_ib_test(struct radeon_device *rdev);
1473 extern int r600_ring_test(struct radeon_device *rdev);
1474 extern void r600_scratch_init(struct radeon_device *rdev);
1475 extern int r600_blit_init(struct radeon_device *rdev);
1476 extern void r600_blit_fini(struct radeon_device *rdev);
1477 extern int r600_init_microcode(struct radeon_device *rdev);
1478 extern int r600_asic_reset(struct radeon_device *rdev);
1479 /* r600 irq */
1480 extern int r600_irq_init(struct radeon_device *rdev);
1481 extern void r600_irq_fini(struct radeon_device *rdev);
1482 extern void r600_ih_ring_init(struct radeon_device *rdev, unsigned ring_size);
1483 extern int r600_irq_set(struct radeon_device *rdev);
1484 extern void r600_irq_suspend(struct radeon_device *rdev);
1485 extern void r600_disable_interrupts(struct radeon_device *rdev);
1486 extern void r600_rlc_stop(struct radeon_device *rdev);
1487 /* r600 audio */
1488 extern int r600_audio_init(struct radeon_device *rdev);
1489 extern int r600_audio_tmds_index(struct drm_encoder *encoder);
1490 extern void r600_audio_set_clock(struct drm_encoder *encoder, int clock);
1491 extern int r600_audio_channels(struct radeon_device *rdev);
1492 extern int r600_audio_bits_per_sample(struct radeon_device *rdev);
1493 extern int r600_audio_rate(struct radeon_device *rdev);
1494 extern uint8_t r600_audio_status_bits(struct radeon_device *rdev);
1495 extern uint8_t r600_audio_category_code(struct radeon_device *rdev);
1496 extern void r600_audio_schedule_polling(struct radeon_device *rdev);
1497 extern void r600_audio_enable_polling(struct drm_encoder *encoder);
1498 extern void r600_audio_disable_polling(struct drm_encoder *encoder);
1499 extern void r600_audio_fini(struct radeon_device *rdev);
1500 extern void r600_hdmi_init(struct drm_encoder *encoder);
1501 extern void r600_hdmi_enable(struct drm_encoder *encoder);
1502 extern void r600_hdmi_disable(struct drm_encoder *encoder);
1503 extern void r600_hdmi_setmode(struct drm_encoder *encoder, struct drm_display_mode *mode);
1504 extern int r600_hdmi_buffer_status_changed(struct drm_encoder *encoder);
1505 extern void r600_hdmi_update_audio_settings(struct drm_encoder *encoder);
1506
1507 extern void r700_vram_gtt_location(struct radeon_device *rdev, struct radeon_mc *mc);
1508 extern void r700_cp_stop(struct radeon_device *rdev);
1509 extern void r700_cp_fini(struct radeon_device *rdev);
1510 extern void evergreen_disable_interrupt_state(struct radeon_device *rdev);
1511 extern int evergreen_irq_set(struct radeon_device *rdev);
1512 extern int evergreen_blit_init(struct radeon_device *rdev);
1513 extern void evergreen_blit_fini(struct radeon_device *rdev);
1514
1515 extern int ni_init_microcode(struct radeon_device *rdev);
1516 extern int btc_mc_load_microcode(struct radeon_device *rdev);
1517
1518 /* radeon_acpi.c */
1519 #if defined(CONFIG_ACPI)
1520 extern int radeon_acpi_init(struct radeon_device *rdev);
1521 #else
1522 static inline int radeon_acpi_init(struct radeon_device *rdev) { return 0; }
1523 #endif
1524
1525 /* evergreen */
1526 struct evergreen_mc_save {
1527         u32 vga_control[6];
1528         u32 vga_render_control;
1529         u32 vga_hdp_control;
1530         u32 crtc_control[6];
1531 };
1532
1533 #include "radeon_object.h"
1534
1535 #endif