drivers/gpu/drm/i915/i915_drv.h

   1 /* i915_drv.h -- Private header for the I915 driver -*- linux-c -*-
   2  */
   3 /*
   4  *
   5  * Copyright 2003 Tungsten Graphics, Inc., Cedar Park, Texas.
   6  * All Rights Reserved.
   7  *
   8  * Permission is hereby granted, free of charge, to any person obtaining a
   9  * copy of this software and associated documentation files (the
  10  * "Software"), to deal in the Software without restriction, including
  11  * without limitation the rights to use, copy, modify, merge, publish,
  12  * distribute, sub license, and/or sell copies of the Software, and to
  13  * permit persons to whom the Software is furnished to do so, subject to
  14  * the following conditions:
  15  *
  16  * The above copyright notice and this permission notice (including the
  17  * next paragraph) shall be included in all copies or substantial portions
  18  * of the Software.
  19  *
  20  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS
  21  * OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  22  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND NON-INFRINGEMENT.
  23  * IN NO EVENT SHALL TUNGSTEN GRAPHICS AND/OR ITS SUPPLIERS BE LIABLE FOR
  24  * ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT,
  25  * TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN CONNECTION WITH THE
  26  * SOFTWARE OR THE USE OR OTHER DEALINGS IN THE SOFTWARE.
  27  *
  28  */
  29
  30 #ifndef _I915_DRV_H_
  31 #define _I915_DRV_H_
  32
  33 #include "i915_reg.h"
  34 #include "intel_bios.h"
  35 #include "intel_ringbuffer.h"
  36 #include <linux/io-mapping.h>
  37
  38 /* General customization:
  39  */
  40
  41 #define DRIVER_AUTHOR           "Tungsten Graphics, Inc."
  42
  43 #define DRIVER_NAME             "i915"
  44 #define DRIVER_DESC             "Intel Graphics"
  45 #define DRIVER_DATE             "20080730"
  46
  47 enum pipe {
  48         PIPE_A = 0,
  49         PIPE_B,
  50 };
  51
  52 enum plane {
  53         PLANE_A = 0,
  54         PLANE_B,
  55 };
  56
  57 #define I915_NUM_PIPE   2
  58
  59 #define I915_GEM_GPU_DOMAINS    (~(I915_GEM_DOMAIN_CPU | I915_GEM_DOMAIN_GTT))
  60
  61 /* Interface history:
  62  *
  63  * 1.1: Original.
  64  * 1.2: Add Power Management
  65  * 1.3: Add vblank support
  66  * 1.4: Fix cmdbuffer path, add heap destroy
  67  * 1.5: Add vblank pipe configuration
  68  * 1.6: - New ioctl for scheduling buffer swaps on vertical blank
  69  *      - Support vertical blank on secondary display pipe
  70  */
  71 #define DRIVER_MAJOR            1
  72 #define DRIVER_MINOR            6
  73 #define DRIVER_PATCHLEVEL       0
  74
  75 #define WATCH_COHERENCY 0
  76 #define WATCH_BUF       0
  77 #define WATCH_EXEC      0
  78 #define WATCH_LRU       0
  79 #define WATCH_RELOC     0
  80 #define WATCH_INACTIVE  0
  81 #define WATCH_PWRITE    0
  82
  83 #define I915_GEM_PHYS_CURSOR_0 1
  84 #define I915_GEM_PHYS_CURSOR_1 2
  85 #define I915_GEM_PHYS_OVERLAY_REGS 3
  86 #define I915_MAX_PHYS_OBJECT (I915_GEM_PHYS_OVERLAY_REGS)
  87
  88 struct drm_i915_gem_phys_object {
  89         int id;
  90         struct page **page_list;
  91         drm_dma_handle_t *handle;
  92         struct drm_gem_object *cur_obj;
  93 };
  94
  95 struct mem_block {
  96         struct mem_block *next;
  97         struct mem_block *prev;
  98         int start;
  99         int size;
 100         struct drm_file *file_priv; /* NULL: free, -1: heap, other: real files */
 101 };
 102
 103 struct opregion_header;
 104 struct opregion_acpi;
 105 struct opregion_swsci;
 106 struct opregion_asle;
 107
 108 struct intel_opregion {
 109         struct opregion_header *header;
 110         struct opregion_acpi *acpi;
 111         struct opregion_swsci *swsci;
 112         struct opregion_asle *asle;
 113         int enabled;
 114 };
 115
 116 struct drm_i915_master_private {
 117         drm_local_map_t *sarea;
 118         struct _drm_i915_sarea *sarea_priv;
 119 };
 120 #define I915_FENCE_REG_NONE -1
 121
 122 struct drm_i915_fence_reg {
 123         struct drm_gem_object *obj;
 124         struct list_head lru_list;
 125 };
 126
 127 struct sdvo_device_mapping {
 128         u8 dvo_port;
 129         u8 slave_addr;
 130         u8 dvo_wiring;
 131         u8 initialized;
 132         u8 ddc_pin;
 133 };
 134
 135 struct drm_i915_error_state {
 136         u32 eir;
 137         u32 pgtbl_er;
 138         u32 pipeastat;
 139         u32 pipebstat;
 140         u32 ipeir;
 141         u32 ipehr;
 142         u32 instdone;
 143         u32 acthd;
 144         u32 instpm;
 145         u32 instps;
 146         u32 instdone1;
 147         u32 seqno;
 148         u64 bbaddr;
 149         struct timeval time;
 150         struct drm_i915_error_object {
 151                 int page_count;
 152                 u32 gtt_offset;
 153                 u32 *pages[0];
 154         } *ringbuffer, *batchbuffer[2];
 155         struct drm_i915_error_buffer {
 156                 size_t size;
 157                 u32 name;
 158                 u32 seqno;
 159                 u32 gtt_offset;
 160                 u32 read_domains;
 161                 u32 write_domain;
 162                 u32 fence_reg;
 163                 s32 pinned:2;
 164                 u32 tiling:2;
 165                 u32 dirty:1;
 166                 u32 purgeable:1;
 167         } *active_bo;
 168         u32 active_bo_count;
 169 };
 170
 171 struct drm_i915_display_funcs {
 172         void (*dpms)(struct drm_crtc *crtc, int mode);
 173         bool (*fbc_enabled)(struct drm_device *dev);
 174         void (*enable_fbc)(struct drm_crtc *crtc, unsigned long interval);
 175         void (*disable_fbc)(struct drm_device *dev);
 176         int (*get_display_clock_speed)(struct drm_device *dev);
 177         int (*get_fifo_size)(struct drm_device *dev, int plane);
 178         void (*update_wm)(struct drm_device *dev, int planea_clock,
 179                           int planeb_clock, int sr_hdisplay, int sr_htotal,
 180                           int pixel_size);
 181         /* clock updates for mode set */
 182         /* cursor updates */
 183         /* render clock increase/decrease */
 184         /* display clock increase/decrease */
 185         /* pll clock increase/decrease */
 186         /* clock gating init */
 187 };
 188
 189 struct intel_overlay;
 190
 191 struct intel_device_info {
 192         u8 is_mobile : 1;
 193         u8 is_i8xx : 1;
 194         u8 is_i85x : 1;
 195         u8 is_i915g : 1;
 196         u8 is_i9xx : 1;
 197         u8 is_i945gm : 1;
 198         u8 is_i965g : 1;
 199         u8 is_i965gm : 1;
 200         u8 is_g33 : 1;
 201         u8 need_gfx_hws : 1;
 202         u8 is_g4x : 1;
 203         u8 is_pineview : 1;
 204         u8 is_broadwater : 1;
 205         u8 is_crestline : 1;
 206         u8 is_ironlake : 1;
 207         u8 is_gen6 : 1;
 208         u8 has_fbc : 1;
 209         u8 has_rc6 : 1;
 210         u8 has_pipe_cxsr : 1;
 211         u8 has_hotplug : 1;
 212         u8 cursor_needs_physical : 1;
 213 };
 214
 215 enum no_fbc_reason {
 216         FBC_STOLEN_TOO_SMALL, /* not enough space to hold compressed buffers */
 217         FBC_UNSUPPORTED_MODE, /* interlace or doublescanned mode */
 218         FBC_MODE_TOO_LARGE, /* mode too large for compression */
 219         FBC_BAD_PLANE, /* fbc not supported on plane */
 220         FBC_NOT_TILED, /* buffer not tiled */
 221         FBC_MULTIPLE_PIPES, /* more than one pipe active */
 222 };
 223
 224 enum intel_pch {
 225         PCH_IBX,        /* Ibexpeak PCH */
 226         PCH_CPT,        /* Cougarpoint PCH */
 227 };
 228
 229 #define QUIRK_PIPEA_FORCE (1<<0)
 230
 231 struct intel_fbdev;
 232
 233 typedef struct drm_i915_private {
 234         struct drm_device *dev;
 235
 236         const struct intel_device_info *info;
 237
 238         int has_gem;
 239
 240         void __iomem *regs;
 241
 242         struct pci_dev *bridge_dev;
 243         struct intel_ring_buffer render_ring;
 244         struct intel_ring_buffer bsd_ring;
 245
 246         drm_dma_handle_t *status_page_dmah;
 247         void *seqno_page;
 248         dma_addr_t dma_status_page;
 249         uint32_t counter;
 250         unsigned int seqno_gfx_addr;
 251         drm_local_map_t hws_map;
 252         struct drm_gem_object *seqno_obj;
 253         struct drm_gem_object *pwrctx;
 254
 255         struct resource mch_res;
 256
 257         unsigned int cpp;
 258         int back_offset;
 259         int front_offset;
 260         int current_page;
 261         int page_flipping;
 262
 263         wait_queue_head_t irq_queue;
 264         atomic_t irq_received;
 265         /** Protects user_irq_refcount and irq_mask_reg */
 266         spinlock_t user_irq_lock;
 267         u32 trace_irq_seqno;
 268         /** Cached value of IMR to avoid reads in updating the bitfield */
 269         u32 irq_mask_reg;
 270         u32 pipestat[2];
 271         /** splitted irq regs for graphics and display engine on Ironlake,
 272             irq_mask_reg is still used for display irq. */
 273         u32 gt_irq_mask_reg;
 274         u32 gt_irq_enable_reg;
 275         u32 de_irq_enable_reg;
 276         u32 pch_irq_mask_reg;
 277         u32 pch_irq_enable_reg;
 278
 279         u32 hotplug_supported_mask;
 280         struct work_struct hotplug_work;
 281
 282         int tex_lru_log_granularity;
 283         int allow_batchbuffer;
 284         struct mem_block *agp_heap;
 285         unsigned int sr01, adpa, ppcr, dvob, dvoc, lvds;
 286         int vblank_pipe;
 287         int num_pipe;
 288
 289         /* For hangcheck timer */
 290 #define DRM_I915_HANGCHECK_PERIOD 75 /* in jiffies */
 291         struct timer_list hangcheck_timer;
 292         int hangcheck_count;
 293         uint32_t last_acthd;
 294         uint32_t last_instdone;
 295         uint32_t last_instdone1;
 296
 297         struct drm_mm vram;
 298
 299         unsigned long cfb_size;
 300         unsigned long cfb_pitch;
 301         int cfb_fence;
 302         int cfb_plane;
 303
 304         int irq_enabled;
 305
 306         struct intel_opregion opregion;
 307
 308         /* overlay */
 309         struct intel_overlay *overlay;
 310
 311         /* LVDS info */
 312         int backlight_duty_cycle;  /* restore backlight to this value */
 313         bool panel_wants_dither;
 314         struct drm_display_mode *panel_fixed_mode;
 315         struct drm_display_mode *lfp_lvds_vbt_mode; /* if any */
 316         struct drm_display_mode *sdvo_lvds_vbt_mode; /* if any */
 317
 318         /* Feature bits from the VBIOS */
 319         unsigned int int_tv_support:1;
 320         unsigned int lvds_dither:1;
 321         unsigned int lvds_vbt:1;
 322         unsigned int int_crt_support:1;
 323         unsigned int lvds_use_ssc:1;
 324         unsigned int edp_support:1;
 325         int lvds_ssc_freq;
 326         int edp_bpp;
 327
 328         struct notifier_block lid_notifier;
 329
 330         int crt_ddc_bus; /* 0 = unknown, else GPIO to use for CRT DDC */
 331         struct drm_i915_fence_reg fence_regs[16]; /* assume 965 */
 332         int fence_reg_start; /* 4 if userland hasn't ioctl'd us yet */
 333         int num_fence_regs; /* 8 on pre-965, 16 otherwise */
 334
 335         unsigned int fsb_freq, mem_freq, is_ddr3;
 336
 337         spinlock_t error_lock;
 338         struct drm_i915_error_state *first_error;
 339         struct work_struct error_work;
 340         struct workqueue_struct *wq;
 341
 342         /* Display functions */
 343         struct drm_i915_display_funcs display;
 344
 345         /* PCH chipset type */
 346         enum intel_pch pch_type;
 347
 348         unsigned long quirks;
 349
 350         /* Register state */
 351         bool modeset_on_lid;
 352         u8 saveLBB;
 353         u32 saveDSPACNTR;
 354         u32 saveDSPBCNTR;
 355         u32 saveDSPARB;
 356         u32 saveHWS;
 357         u32 savePIPEACONF;
 358         u32 savePIPEBCONF;
 359         u32 savePIPEASRC;
 360         u32 savePIPEBSRC;
 361         u32 saveFPA0;
 362         u32 saveFPA1;
 363         u32 saveDPLL_A;
 364         u32 saveDPLL_A_MD;
 365         u32 saveHTOTAL_A;
 366         u32 saveHBLANK_A;
 367         u32 saveHSYNC_A;
 368         u32 saveVTOTAL_A;
 369         u32 saveVBLANK_A;
 370         u32 saveVSYNC_A;
 371         u32 saveBCLRPAT_A;
 372         u32 saveTRANSACONF;
 373         u32 saveTRANS_HTOTAL_A;
 374         u32 saveTRANS_HBLANK_A;
 375         u32 saveTRANS_HSYNC_A;
 376         u32 saveTRANS_VTOTAL_A;
 377         u32 saveTRANS_VBLANK_A;
 378         u32 saveTRANS_VSYNC_A;
 379         u32 savePIPEASTAT;
 380         u32 saveDSPASTRIDE;
 381         u32 saveDSPASIZE;
 382         u32 saveDSPAPOS;
 383         u32 saveDSPAADDR;
 384         u32 saveDSPASURF;
 385         u32 saveDSPATILEOFF;
 386         u32 savePFIT_PGM_RATIOS;
 387         u32 saveBLC_HIST_CTL;
 388         u32 saveBLC_PWM_CTL;
 389         u32 saveBLC_PWM_CTL2;
 390         u32 saveBLC_CPU_PWM_CTL;
 391         u32 saveBLC_CPU_PWM_CTL2;
 392         u32 saveFPB0;
 393         u32 saveFPB1;
 394         u32 saveDPLL_B;
 395         u32 saveDPLL_B_MD;
 396         u32 saveHTOTAL_B;
 397         u32 saveHBLANK_B;
 398         u32 saveHSYNC_B;
 399         u32 saveVTOTAL_B;
 400         u32 saveVBLANK_B;
 401         u32 saveVSYNC_B;
 402         u32 saveBCLRPAT_B;
 403         u32 saveTRANSBCONF;
 404         u32 saveTRANS_HTOTAL_B;
 405         u32 saveTRANS_HBLANK_B;
 406         u32 saveTRANS_HSYNC_B;
 407         u32 saveTRANS_VTOTAL_B;
 408         u32 saveTRANS_VBLANK_B;
 409         u32 saveTRANS_VSYNC_B;
 410         u32 savePIPEBSTAT;
 411         u32 saveDSPBSTRIDE;
 412         u32 saveDSPBSIZE;
 413         u32 saveDSPBPOS;
 414         u32 saveDSPBADDR;
 415         u32 saveDSPBSURF;
 416         u32 saveDSPBTILEOFF;
 417         u32 saveVGA0;
 418         u32 saveVGA1;
 419         u32 saveVGA_PD;
 420         u32 saveVGACNTRL;
 421         u32 saveADPA;
 422         u32 saveLVDS;
 423         u32 savePP_ON_DELAYS;
 424         u32 savePP_OFF_DELAYS;
 425         u32 saveDVOA;
 426         u32 saveDVOB;
 427         u32 saveDVOC;
 428         u32 savePP_ON;
 429         u32 savePP_OFF;
 430         u32 savePP_CONTROL;
 431         u32 savePP_DIVISOR;
 432         u32 savePFIT_CONTROL;
 433         u32 save_palette_a[256];
 434         u32 save_palette_b[256];
 435         u32 saveDPFC_CB_BASE;
 436         u32 saveFBC_CFB_BASE;
 437         u32 saveFBC_LL_BASE;
 438         u32 saveFBC_CONTROL;
 439         u32 saveFBC_CONTROL2;
 440         u32 saveIER;
 441         u32 saveIIR;
 442         u32 saveIMR;
 443         u32 saveDEIER;
 444         u32 saveDEIMR;
 445         u32 saveGTIER;
 446         u32 saveGTIMR;
 447         u32 saveFDI_RXA_IMR;
 448         u32 saveFDI_RXB_IMR;
 449         u32 saveCACHE_MODE_0;
 450         u32 saveMI_ARB_STATE;
 451         u32 saveSWF0[16];
 452         u32 saveSWF1[16];
 453         u32 saveSWF2[3];
 454         u8 saveMSR;
 455         u8 saveSR[8];
 456         u8 saveGR[25];
 457         u8 saveAR_INDEX;
 458         u8 saveAR[21];
 459         u8 saveDACMASK;
 460         u8 saveCR[37];
 461         uint64_t saveFENCE[16];
 462         u32 saveCURACNTR;
 463         u32 saveCURAPOS;
 464         u32 saveCURABASE;
 465         u32 saveCURBCNTR;
 466         u32 saveCURBPOS;
 467         u32 saveCURBBASE;
 468         u32 saveCURSIZE;
 469         u32 saveDP_B;
 470         u32 saveDP_C;
 471         u32 saveDP_D;
 472         u32 savePIPEA_GMCH_DATA_M;
 473         u32 savePIPEB_GMCH_DATA_M;
 474         u32 savePIPEA_GMCH_DATA_N;
 475         u32 savePIPEB_GMCH_DATA_N;
 476         u32 savePIPEA_DP_LINK_M;
 477         u32 savePIPEB_DP_LINK_M;
 478         u32 savePIPEA_DP_LINK_N;
 479         u32 savePIPEB_DP_LINK_N;
 480         u32 saveFDI_RXA_CTL;
 481         u32 saveFDI_TXA_CTL;
 482         u32 saveFDI_RXB_CTL;
 483         u32 saveFDI_TXB_CTL;
 484         u32 savePFA_CTL_1;
 485         u32 savePFB_CTL_1;
 486         u32 savePFA_WIN_SZ;
 487         u32 savePFB_WIN_SZ;
 488         u32 savePFA_WIN_POS;
 489         u32 savePFB_WIN_POS;
 490         u32 savePCH_DREF_CONTROL;
 491         u32 saveDISP_ARB_CTL;
 492         u32 savePIPEA_DATA_M1;
 493         u32 savePIPEA_DATA_N1;
 494         u32 savePIPEA_LINK_M1;
 495         u32 savePIPEA_LINK_N1;
 496         u32 savePIPEB_DATA_M1;
 497         u32 savePIPEB_DATA_N1;
 498         u32 savePIPEB_LINK_M1;
 499         u32 savePIPEB_LINK_N1;
 500         u32 saveMCHBAR_RENDER_STANDBY;
 501
 502         struct {
 503                 struct drm_mm gtt_space;
 504
 505                 struct io_mapping *gtt_mapping;
 506                 int gtt_mtrr;
 507
 508                 /**
 509                  * Membership on list of all loaded devices, used to evict
 510                  * inactive buffers under memory pressure.
 511                  *
 512                  * Modifications should only be done whilst holding the
 513                  * shrink_list_lock spinlock.
 514                  */
 515                 struct list_head shrink_list;
 516
 517                 spinlock_t active_list_lock;
 518
 519                 /**
 520                  * List of objects which are not in the ringbuffer but which
 521                  * still have a write_domain which needs to be flushed before
 522                  * unbinding.
 523                  *
 524                  * last_rendering_seqno is 0 while an object is in this list.
 525                  *
 526                  * A reference is held on the buffer while on this list.
 527                  */
 528                 struct list_head flushing_list;
 529
 530                 /**
 531                  * List of objects currently pending a GPU write flush.
 532                  *
 533                  * All elements on this list will belong to either the
 534                  * active_list or flushing_list, last_rendering_seqno can
 535                  * be used to differentiate between the two elements.
 536                  */
 537                 struct list_head gpu_write_list;
 538
 539                 /**
 540                  * LRU list of objects which are not in the ringbuffer and
 541                  * are ready to unbind, but are still in the GTT.
 542                  *
 543                  * last_rendering_seqno is 0 while an object is in this list.
 544                  *
 545                  * A reference is not held on the buffer while on this list,
 546                  * as merely being GTT-bound shouldn't prevent its being
 547                  * freed, and we'll pull it off the list in the free path.
 548                  */
 549                 struct list_head inactive_list;
 550
 551                 /** LRU list of objects with fence regs on them. */
 552                 struct list_head fence_list;
 553
 554                 /**
 555                  * We leave the user IRQ off as much as possible,
 556                  * but this means that requests will finish and never
 557                  * be retired once the system goes idle. Set a timer to
 558                  * fire periodically while the ring is running. When it
 559                  * fires, go retire requests.
 560                  */
 561                 struct delayed_work retire_work;
 562
 563                 uint32_t next_gem_seqno;
 564
 565                 /**
 566                  * Waiting sequence number, if any
 567                  */
 568                 uint32_t waiting_gem_seqno;
 569
 570                 /**
 571                  * Last seq seen at irq time
 572                  */
 573                 uint32_t irq_gem_seqno;
 574
 575                 /**
 576                  * Flag if the X Server, and thus DRM, is not currently in
 577                  * control of the device.
 578                  *
 579                  * This is set between LeaveVT and EnterVT.  It needs to be
 580                  * replaced with a semaphore.  It also needs to be
 581                  * transitioned away from for kernel modesetting.
 582                  */
 583                 int suspended;
 584
 585                 /**
 586                  * Flag if the hardware appears to be wedged.
 587                  *
 588                  * This is set when attempts to idle the device timeout.
 589                  * It prevents command submission from occuring and makes
 590                  * every pending request fail
 591                  */
 592                 atomic_t wedged;
 593
 594                 /** Bit 6 swizzling required for X tiling */
 595                 uint32_t bit_6_swizzle_x;
 596                 /** Bit 6 swizzling required for Y tiling */
 597                 uint32_t bit_6_swizzle_y;
 598
 599                 /* storage for physical objects */
 600                 struct drm_i915_gem_phys_object *phys_objs[I915_MAX_PHYS_OBJECT];
 601         } mm;
 602         struct sdvo_device_mapping sdvo_mappings[2];
 603         /* indicate whether the LVDS_BORDER should be enabled or not */
 604         unsigned int lvds_border_bits;
 605
 606         struct drm_crtc *plane_to_crtc_mapping[2];
 607         struct drm_crtc *pipe_to_crtc_mapping[2];
 608         wait_queue_head_t pending_flip_queue;
 609         bool flip_pending_is_done;
 610
 611         /* Reclocking support */
 612         bool render_reclock_avail;
 613         bool lvds_downclock_avail;
 614         /* indicate whether the LVDS EDID is OK */
 615         bool lvds_edid_good;
 616         /* indicates the reduced downclock for LVDS*/
 617         int lvds_downclock;
 618         struct work_struct idle_work;
 619         struct timer_list idle_timer;
 620         bool busy;
 621         u16 orig_clock;
 622         int child_dev_num;
 623         struct child_device_config *child_dev;
 624         struct drm_connector *int_lvds_connector;
 625
 626         bool mchbar_need_disable;
 627
 628         u8 cur_delay;
 629         u8 min_delay;
 630         u8 max_delay;
 631         u8 fmax;
 632         u8 fstart;
 633
 634         u64 last_count1;
 635         unsigned long last_time1;
 636         u64 last_count2;
 637         struct timespec last_time2;
 638         unsigned long gfx_power;
 639         int c_m;
 640         int r_t;
 641         u8 corr;
 642         spinlock_t *mchdev_lock;
 643
 644         enum no_fbc_reason no_fbc_reason;
 645
 646         struct drm_mm_node *compressed_fb;
 647         struct drm_mm_node *compressed_llb;
 648
 649         /* list of fbdev register on this device */
 650         struct intel_fbdev *fbdev;
 651 } drm_i915_private_t;
 652
 653 /** driver private structure attached to each drm_gem_object */
 654 struct drm_i915_gem_object {
 655         struct drm_gem_object base;
 656
 657         /** Current space allocated to this object in the GTT, if any. */
 658         struct drm_mm_node *gtt_space;
 659
 660         /** This object's place on the active/flushing/inactive lists */
 661         struct list_head list;
 662         /** This object's place on GPU write list */
 663         struct list_head gpu_write_list;
 664
 665         /**
 666          * This is set if the object is on the active or flushing lists
 667          * (has pending rendering), and is not set if it's on inactive (ready
 668          * to be unbound).
 669          */
 670         unsigned int active : 1;
 671
 672         /**
 673          * This is set if the object has been written to since last bound
 674          * to the GTT
 675          */
 676         unsigned int dirty : 1;
 677
 678         /**
 679          * Fence register bits (if any) for this object.  Will be set
 680          * as needed when mapped into the GTT.
 681          * Protected by dev->struct_mutex.
 682          *
 683          * Size: 4 bits for 16 fences + sign (for FENCE_REG_NONE)
 684          */
 685         signed int fence_reg : 5;
 686
 687         /**
 688          * Used for checking the object doesn't appear more than once
 689          * in an execbuffer object list.
 690          */
 691         unsigned int in_execbuffer : 1;
 692
 693         /**
 694          * Advice: are the backing pages purgeable?
 695          */
 696         unsigned int madv : 2;
 697
 698         /**
 699          * Refcount for the pages array. With the current locking scheme, there
 700          * are at most two concurrent users: Binding a bo to the gtt and
 701          * pwrite/pread using physical addresses. So two bits for a maximum
 702          * of two users are enough.
 703          */
 704         unsigned int pages_refcount : 2;
 705 #define DRM_I915_GEM_OBJECT_MAX_PAGES_REFCOUNT 0x3
 706
 707         /**
 708          * Current tiling mode for the object.
 709          */
 710         unsigned int tiling_mode : 2;
 711
 712         /** How many users have pinned this object in GTT space. The following
 713          * users can each hold at most one reference: pwrite/pread, pin_ioctl
 714          * (via user_pin_count), execbuffer (objects are not allowed multiple
 715          * times for the same batchbuffer), and the framebuffer code. When
 716          * switching/pageflipping, the framebuffer code has at most two buffers
 717          * pinned per crtc.
 718          *
 719          * In the worst case this is 1 + 1 + 1 + 2*2 = 7. That would fit into 3
 720          * bits with absolutely no headroom. So use 4 bits. */
 721         unsigned int pin_count : 4;
 722 #define DRM_I915_GEM_OBJECT_MAX_PIN_COUNT 0xf
 723
 724         /** AGP memory structure for our GTT binding. */
 725         DRM_AGP_MEM *agp_mem;
 726
 727         struct page **pages;
 728
 729         /**
 730          * Current offset of the object in GTT space.
 731          *
 732          * This is the same as gtt_space->start
 733          */
 734         uint32_t gtt_offset;
 735
 736         /* Which ring is refering to is this object */
 737         struct intel_ring_buffer *ring;
 738
 739         /**
 740          * Fake offset for use by mmap(2)
 741          */
 742         uint64_t mmap_offset;
 743
 744         /** Breadcrumb of last rendering to the buffer. */
 745         uint32_t last_rendering_seqno;
 746
 747         /** Current tiling stride for the object, if it's tiled. */
 748         uint32_t stride;
 749
 750         /** Record of address bit 17 of each page at last unbind. */
 751         unsigned long *bit_17;
 752
 753         /** AGP mapping type (AGP_USER_MEMORY or AGP_USER_CACHED_MEMORY */
 754         uint32_t agp_type;
 755
 756         /**
 757          * If present, while GEM_DOMAIN_CPU is in the read domain this array
 758          * flags which individual pages are valid.
 759          */
 760         uint8_t *page_cpu_valid;
 761
 762         /** User space pin count and filp owning the pin */
 763         uint32_t user_pin_count;
 764         struct drm_file *pin_filp;
 765
 766         /** for phy allocated objects */
 767         struct drm_i915_gem_phys_object *phys_obj;
 768
 769         /**
 770          * Number of crtcs where this object is currently the fb, but
 771          * will be page flipped away on the next vblank.  When it
 772          * reaches 0, dev_priv->pending_flip_queue will be woken up.
 773          */
 774         atomic_t pending_flip;
 775 };
 776
 777 #define to_intel_bo(x) container_of(x, struct drm_i915_gem_object, base)
 778
 779 /**
 780  * Request queue structure.
 781  *
 782  * The request queue allows us to note sequence numbers that have been emitted
 783  * and may be associated with active buffers to be retired.
 784  *
 785  * By keeping this list, we can avoid having to do questionable
 786  * sequence-number comparisons on buffer last_rendering_seqnos, and associate
 787  * an emission time with seqnos for tracking how far ahead of the GPU we are.
 788  */
 789 struct drm_i915_gem_request {
 790         /** On Which ring this request was generated */
 791         struct intel_ring_buffer *ring;
 792
 793         /** GEM sequence number associated with this request. */
 794         uint32_t seqno;
 795
 796         /** Time at which this request was emitted, in jiffies. */
 797         unsigned long emitted_jiffies;
 798
 799         /** global list entry for this request */
 800         struct list_head list;
 801
 802         /** file_priv list entry for this request */
 803         struct list_head client_list;
 804 };
 805
 806 struct drm_i915_file_private {
 807         struct {
 808                 struct list_head request_list;
 809         } mm;
 810 };
 811
 812 enum intel_chip_family {
 813         CHIP_I8XX = 0x01,
 814         CHIP_I9XX = 0x02,
 815         CHIP_I915 = 0x04,
 816         CHIP_I965 = 0x08,
 817 };
 818
 819 extern struct drm_ioctl_desc i915_ioctls[];
 820 extern int i915_max_ioctl;
 821 extern unsigned int i915_fbpercrtc;
 822 extern unsigned int i915_powersave;
 823 extern unsigned int i915_lvds_downclock;
 824
 825 extern int i915_suspend(struct drm_device *dev, pm_message_t state);
 826 extern int i915_resume(struct drm_device *dev);
 827 extern void i915_save_display(struct drm_device *dev);
 828 extern void i915_restore_display(struct drm_device *dev);
 829 extern int i915_master_create(struct drm_device *dev, struct drm_master *master);
 830 extern void i915_master_destroy(struct drm_device *dev, struct drm_master *master);
 831
 832                                 /* i915_dma.c */
 833 extern void i915_kernel_lost_context(struct drm_device * dev);
 834 extern int i915_driver_load(struct drm_device *, unsigned long flags);
 835 extern int i915_driver_unload(struct drm_device *);
 836 extern int i915_driver_open(struct drm_device *dev, struct drm_file *file_priv);
 837 extern void i915_driver_lastclose(struct drm_device * dev);
 838 extern void i915_driver_preclose(struct drm_device *dev,
 839                                  struct drm_file *file_priv);
 840 extern void i915_driver_postclose(struct drm_device *dev,
 841                                   struct drm_file *file_priv);
 842 extern int i915_driver_device_is_agp(struct drm_device * dev);
 843 extern long i915_compat_ioctl(struct file *filp, unsigned int cmd,
 844                               unsigned long arg);
 845 extern int i915_emit_box(struct drm_device *dev,
 846                          struct drm_clip_rect *boxes,
 847                          int i, int DR1, int DR4);
 848 extern int i965_reset(struct drm_device *dev, u8 flags);
 849 extern unsigned long i915_chipset_val(struct drm_i915_private *dev_priv);
 850 extern unsigned long i915_mch_val(struct drm_i915_private *dev_priv);
 851 extern unsigned long i915_gfx_val(struct drm_i915_private *dev_priv);
 852 extern void i915_update_gfx_val(struct drm_i915_private *dev_priv);
 853
 854
 855 /* i915_irq.c */
 856 void i915_hangcheck_elapsed(unsigned long data);
 857 void i915_destroy_error_state(struct drm_device *dev);
 858 extern int i915_irq_emit(struct drm_device *dev, void *data,
 859                          struct drm_file *file_priv);
 860 extern int i915_irq_wait(struct drm_device *dev, void *data,
 861                          struct drm_file *file_priv);
 862 void i915_trace_irq_get(struct drm_device *dev, u32 seqno);
 863 extern void i915_enable_interrupt (struct drm_device *dev);
 864
 865 extern irqreturn_t i915_driver_irq_handler(DRM_IRQ_ARGS);
 866 extern void i915_driver_irq_preinstall(struct drm_device * dev);
 867 extern int i915_driver_irq_postinstall(struct drm_device *dev);
 868 extern void i915_driver_irq_uninstall(struct drm_device * dev);
 869 extern int i915_vblank_pipe_set(struct drm_device *dev, void *data,
 870                                 struct drm_file *file_priv);
 871 extern int i915_vblank_pipe_get(struct drm_device *dev, void *data,
 872                                 struct drm_file *file_priv);
 873 extern int i915_enable_vblank(struct drm_device *dev, int crtc);
 874 extern void i915_disable_vblank(struct drm_device *dev, int crtc);
 875 extern u32 i915_get_vblank_counter(struct drm_device *dev, int crtc);
 876 extern u32 gm45_get_vblank_counter(struct drm_device *dev, int crtc);
 877 extern int i915_vblank_swap(struct drm_device *dev, void *data,
 878                             struct drm_file *file_priv);
 879 extern void i915_enable_irq(drm_i915_private_t *dev_priv, u32 mask);
 880 extern void i915_disable_irq(drm_i915_private_t *dev_priv, u32 mask);
 881 extern void ironlake_enable_graphics_irq(drm_i915_private_t *dev_priv,
 882                 u32 mask);
 883 extern void ironlake_disable_graphics_irq(drm_i915_private_t *dev_priv,
 884                 u32 mask);
 885
 886 void
 887 i915_enable_pipestat(drm_i915_private_t *dev_priv, int pipe, u32 mask);
 888
 889 void
 890 i915_disable_pipestat(drm_i915_private_t *dev_priv, int pipe, u32 mask);
 891
 892 void intel_enable_asle (struct drm_device *dev);
 893
 894
 895 /* i915_mem.c */
 896 extern int i915_mem_alloc(struct drm_device *dev, void *data,
 897                           struct drm_file *file_priv);
 898 extern int i915_mem_free(struct drm_device *dev, void *data,
 899                          struct drm_file *file_priv);
 900 extern int i915_mem_init_heap(struct drm_device *dev, void *data,
 901                               struct drm_file *file_priv);
 902 extern int i915_mem_destroy_heap(struct drm_device *dev, void *data,
 903                                  struct drm_file *file_priv);
 904 extern void i915_mem_takedown(struct mem_block **heap);
 905 extern void i915_mem_release(struct drm_device * dev,
 906                              struct drm_file *file_priv, struct mem_block *heap);
 907 /* i915_gem.c */
 908 int i915_gem_init_ioctl(struct drm_device *dev, void *data,
 909                         struct drm_file *file_priv);
 910 int i915_gem_create_ioctl(struct drm_device *dev, void *data,
 911                           struct drm_file *file_priv);
 912 int i915_gem_pread_ioctl(struct drm_device *dev, void *data,
 913                          struct drm_file *file_priv);
 914 int i915_gem_pwrite_ioctl(struct drm_device *dev, void *data,
 915                           struct drm_file *file_priv);
 916 int i915_gem_mmap_ioctl(struct drm_device *dev, void *data,
 917                         struct drm_file *file_priv);
 918 int i915_gem_mmap_gtt_ioctl(struct drm_device *dev, void *data,
 919                         struct drm_file *file_priv);
 920 int i915_gem_set_domain_ioctl(struct drm_device *dev, void *data,
 921                               struct drm_file *file_priv);
 922 int i915_gem_sw_finish_ioctl(struct drm_device *dev, void *data,
 923                              struct drm_file *file_priv);
 924 int i915_gem_execbuffer(struct drm_device *dev, void *data,
 925                         struct drm_file *file_priv);
 926 int i915_gem_execbuffer2(struct drm_device *dev, void *data,
 927                          struct drm_file *file_priv);
 928 int i915_gem_pin_ioctl(struct drm_device *dev, void *data,
 929                        struct drm_file *file_priv);
 930 int i915_gem_unpin_ioctl(struct drm_device *dev, void *data,
 931                          struct drm_file *file_priv);
 932 int i915_gem_busy_ioctl(struct drm_device *dev, void *data,
 933                         struct drm_file *file_priv);
 934 int i915_gem_throttle_ioctl(struct drm_device *dev, void *data,
 935                             struct drm_file *file_priv);
 936 int i915_gem_madvise_ioctl(struct drm_device *dev, void *data,
 937                            struct drm_file *file_priv);
 938 int i915_gem_entervt_ioctl(struct drm_device *dev, void *data,
 939                            struct drm_file *file_priv);
 940 int i915_gem_leavevt_ioctl(struct drm_device *dev, void *data,
 941                            struct drm_file *file_priv);
 942 int i915_gem_set_tiling(struct drm_device *dev, void *data,
 943                         struct drm_file *file_priv);
 944 int i915_gem_get_tiling(struct drm_device *dev, void *data,
 945                         struct drm_file *file_priv);
 946 int i915_gem_get_aperture_ioctl(struct drm_device *dev, void *data,
 947                                 struct drm_file *file_priv);
 948 void i915_gem_load(struct drm_device *dev);
 949 int i915_gem_init_object(struct drm_gem_object *obj);
 950 struct drm_gem_object * i915_gem_alloc_object(struct drm_device *dev,
 951                                               size_t size);
 952 void i915_gem_free_object(struct drm_gem_object *obj);
 953 int i915_gem_object_pin(struct drm_gem_object *obj, uint32_t alignment);
 954 void i915_gem_object_unpin(struct drm_gem_object *obj);
 955 int i915_gem_object_unbind(struct drm_gem_object *obj);
 956 void i915_gem_release_mmap(struct drm_gem_object *obj);
 957 void i915_gem_lastclose(struct drm_device *dev);
 958 uint32_t i915_get_gem_seqno(struct drm_device *dev,
 959                 struct intel_ring_buffer *ring);
 960 bool i915_seqno_passed(uint32_t seq1, uint32_t seq2);
 961 int i915_gem_object_get_fence_reg(struct drm_gem_object *obj);
 962 int i915_gem_object_put_fence_reg(struct drm_gem_object *obj);
 963 void i915_gem_retire_requests(struct drm_device *dev,
 964                  struct intel_ring_buffer *ring);
 965 void i915_gem_retire_work_handler(struct work_struct *work);
 966 void i915_gem_clflush_object(struct drm_gem_object *obj);
 967 int i915_gem_object_set_domain(struct drm_gem_object *obj,
 968                                uint32_t read_domains,
 969                                uint32_t write_domain);
 970 int i915_gem_init_ringbuffer(struct drm_device *dev);
 971 void i915_gem_cleanup_ringbuffer(struct drm_device *dev);
 972 int i915_gem_do_init(struct drm_device *dev, unsigned long start,
 973                      unsigned long end);
 974 int i915_gem_idle(struct drm_device *dev);
 975 uint32_t i915_add_request(struct drm_device *dev,
 976                 struct drm_file *file_priv,
 977                 uint32_t flush_domains,
 978                 struct intel_ring_buffer *ring);
 979 int i915_do_wait_request(struct drm_device *dev,
 980                 uint32_t seqno, int interruptible,
 981                 struct intel_ring_buffer *ring);
 982 int i915_gem_fault(struct vm_area_struct *vma, struct vm_fault *vmf);
 983 int i915_gem_object_set_to_gtt_domain(struct drm_gem_object *obj,
 984                                       int write);
 985 int i915_gem_object_set_to_display_plane(struct drm_gem_object *obj);
 986 int i915_gem_attach_phys_object(struct drm_device *dev,
 987                                 struct drm_gem_object *obj, int id);
 988 void i915_gem_detach_phys_object(struct drm_device *dev,
 989                                  struct drm_gem_object *obj);
 990 void i915_gem_free_all_phys_object(struct drm_device *dev);
 991 int i915_gem_object_get_pages(struct drm_gem_object *obj, gfp_t gfpmask);
 992 void i915_gem_object_put_pages(struct drm_gem_object *obj);
 993 void i915_gem_release(struct drm_device * dev, struct drm_file *file_priv);
 994 int i915_gem_object_flush_write_domain(struct drm_gem_object *obj);
 995
 996 void i915_gem_shrinker_init(void);
 997 void i915_gem_shrinker_exit(void);
 998
 999 /* i915_gem_tiling.c */
1000 void i915_gem_detect_bit_6_swizzle(struct drm_device *dev);
1001 void i915_gem_object_do_bit_17_swizzle(struct drm_gem_object *obj);
1002 void i915_gem_object_save_bit_17_swizzle(struct drm_gem_object *obj);
1003 bool i915_tiling_ok(struct drm_device *dev, int stride, int size,
1004                     int tiling_mode);
1005 bool i915_gem_object_fence_offset_ok(struct drm_gem_object *obj,
1006                                      int tiling_mode);
1007
1008 /* i915_gem_debug.c */
1009 void i915_gem_dump_object(struct drm_gem_object *obj, int len,
1010                           const char *where, uint32_t mark);
1011 #if WATCH_INACTIVE
1012 void i915_verify_inactive(struct drm_device *dev, char *file, int line);
1013 #else
1014 #define i915_verify_inactive(dev, file, line)
1015 #endif
1016 void i915_gem_object_check_coherency(struct drm_gem_object *obj, int handle);
1017 void i915_gem_dump_object(struct drm_gem_object *obj, int len,
1018                           const char *where, uint32_t mark);
1019 void i915_dump_lru(struct drm_device *dev, const char *where);
1020
1021 /* i915_debugfs.c */
1022 int i915_debugfs_init(struct drm_minor *minor);
1023 void i915_debugfs_cleanup(struct drm_minor *minor);
1024
1025 /* i915_suspend.c */
1026 extern int i915_save_state(struct drm_device *dev);
1027 extern int i915_restore_state(struct drm_device *dev);
1028
1029 /* i915_suspend.c */
1030 extern int i915_save_state(struct drm_device *dev);
1031 extern int i915_restore_state(struct drm_device *dev);
1032
1033 #ifdef CONFIG_ACPI
1034 /* i915_opregion.c */
1035 extern int intel_opregion_init(struct drm_device *dev, int resume);
1036 extern void intel_opregion_free(struct drm_device *dev, int suspend);
1037 extern void opregion_asle_intr(struct drm_device *dev);
1038 extern void ironlake_opregion_gse_intr(struct drm_device *dev);
1039 extern void opregion_enable_asle(struct drm_device *dev);
1040 #else
1041 static inline int intel_opregion_init(struct drm_device *dev, int resume) { return 0; }
1042 static inline void intel_opregion_free(struct drm_device *dev, int suspend) { return; }
1043 static inline void opregion_asle_intr(struct drm_device *dev) { return; }
1044 static inline void ironlake_opregion_gse_intr(struct drm_device *dev) { return; }
1045 static inline void opregion_enable_asle(struct drm_device *dev) { return; }
1046 #endif
1047
1048 /* modesetting */
1049 extern void intel_modeset_init(struct drm_device *dev);
1050 extern void intel_modeset_cleanup(struct drm_device *dev);
1051 extern int intel_modeset_vga_set_state(struct drm_device *dev, bool state);
1052 extern void i8xx_disable_fbc(struct drm_device *dev);
1053 extern void g4x_disable_fbc(struct drm_device *dev);
1054 extern void ironlake_disable_fbc(struct drm_device *dev);
1055 extern void intel_disable_fbc(struct drm_device *dev);
1056 extern void intel_enable_fbc(struct drm_crtc *crtc, unsigned long interval);
1057 extern bool intel_fbc_enabled(struct drm_device *dev);
1058 extern bool ironlake_set_drps(struct drm_device *dev, u8 val);
1059 extern void intel_detect_pch (struct drm_device *dev);
1060 extern int intel_trans_dp_port_sel (struct drm_crtc *crtc);
1061
1062 /**
1063  * Lock test for when it's just for synchronization of ring access.
1064  *
1065  * In that case, we don't need to do it when GEM is initialized as nobody else
1066  * has access to the ring.
1067  */
1068 #define RING_LOCK_TEST_WITH_RETURN(dev, file_priv) do {                 \
1069         if (((drm_i915_private_t *)dev->dev_private)->render_ring.gem_object \
1070                         == NULL)                                        \
1071                 LOCK_TEST_WITH_RETURN(dev, file_priv);                  \
1072 } while (0)
1073
1074 #define I915_READ(reg)          readl(dev_priv->regs + (reg))
1075 #define I915_WRITE(reg, val)     writel(val, dev_priv->regs + (reg))
1076 #define I915_READ16(reg)        readw(dev_priv->regs + (reg))
1077 #define I915_WRITE16(reg, val)  writel(val, dev_priv->regs + (reg))
1078 #define I915_READ8(reg)         readb(dev_priv->regs + (reg))
1079 #define I915_WRITE8(reg, val)   writeb(val, dev_priv->regs + (reg))
1080 #define I915_WRITE64(reg, val)  writeq(val, dev_priv->regs + (reg))
1081 #define I915_READ64(reg)        readq(dev_priv->regs + (reg))
1082 #define POSTING_READ(reg)       (void)I915_READ(reg)
1083 #define POSTING_READ16(reg)     (void)I915_READ16(reg)
1084
1085 #define I915_VERBOSE 0
1086
1087 #define BEGIN_LP_RING(n)  do { \
1088         drm_i915_private_t *dev_priv = dev->dev_private;                \
1089         if (I915_VERBOSE)                                               \
1090                 DRM_DEBUG("   BEGIN_LP_RING %x\n", (int)(n));           \
1091         intel_ring_begin(dev, &dev_priv->render_ring, (n));             \
1092 } while (0)
1093
1094
1095 #define OUT_RING(x) do {                                                \
1096         drm_i915_private_t *dev_priv = dev->dev_private;                \
1097         if (I915_VERBOSE)                                               \
1098                 DRM_DEBUG("   OUT_RING %x\n", (int)(x));                \
1099         intel_ring_emit(dev, &dev_priv->render_ring, x);                \
1100 } while (0)
1101
1102 #define ADVANCE_LP_RING() do {                                          \
1103         drm_i915_private_t *dev_priv = dev->dev_private;                \
1104         if (I915_VERBOSE)                                               \
1105                 DRM_DEBUG("ADVANCE_LP_RING %x\n",                       \
1106                                 dev_priv->render_ring.tail);            \
1107         intel_ring_advance(dev, &dev_priv->render_ring);                \
1108 } while(0)
1109
1110 /**
1111  * Reads a dword out of the status page, which is written to from the command
1112  * queue by automatic updates, MI_REPORT_HEAD, MI_STORE_DATA_INDEX, or
1113  * MI_STORE_DATA_IMM.
1114  *
1115  * The following dwords have a reserved meaning:
1116  * 0x00: ISR copy, updated when an ISR bit not set in the HWSTAM changes.
1117  * 0x04: ring 0 head pointer
1118  * 0x05: ring 1 head pointer (915-class)
1119  * 0x06: ring 2 head pointer (915-class)
1120  * 0x10-0x1b: Context status DWords (GM45)
1121  * 0x1f: Last written status offset. (GM45)
1122  *
1123  * The area from dword 0x20 to 0x3ff is available for driver usage.
1124  */
1125 #define READ_HWSP(dev_priv, reg)  (((volatile u32 *)\
1126                         (dev_priv->render_ring.status_page.page_addr))[reg])
1127 #define READ_BREADCRUMB(dev_priv) READ_HWSP(dev_priv, I915_BREADCRUMB_INDEX)
1128 #define I915_GEM_HWS_INDEX              0x20
1129 #define I915_BREADCRUMB_INDEX           0x21
1130
1131 #define INTEL_INFO(dev) (((struct drm_i915_private *) (dev)->dev_private)->info)
1132
1133 #define IS_I830(dev)            ((dev)->pci_device == 0x3577)
1134 #define IS_845G(dev)            ((dev)->pci_device == 0x2562)
1135 #define IS_I85X(dev)            (INTEL_INFO(dev)->is_i85x)
1136 #define IS_I865G(dev)           ((dev)->pci_device == 0x2572)
1137 #define IS_GEN2(dev)            (INTEL_INFO(dev)->is_i8xx)
1138 #define IS_I915G(dev)           (INTEL_INFO(dev)->is_i915g)
1139 #define IS_I915GM(dev)          ((dev)->pci_device == 0x2592)
1140 #define IS_I945G(dev)           ((dev)->pci_device == 0x2772)
1141 #define IS_I945GM(dev)          (INTEL_INFO(dev)->is_i945gm)
1142 #define IS_I965G(dev)           (INTEL_INFO(dev)->is_i965g)
1143 #define IS_I965GM(dev)          (INTEL_INFO(dev)->is_i965gm)
1144 #define IS_BROADWATER(dev)      (INTEL_INFO(dev)->is_broadwater)
1145 #define IS_CRESTLINE(dev)       (INTEL_INFO(dev)->is_crestline)
1146 #define IS_GM45(dev)            ((dev)->pci_device == 0x2A42)
1147 #define IS_G4X(dev)             (INTEL_INFO(dev)->is_g4x)
1148 #define IS_PINEVIEW_G(dev)      ((dev)->pci_device == 0xa001)
1149 #define IS_PINEVIEW_M(dev)      ((dev)->pci_device == 0xa011)
1150 #define IS_PINEVIEW(dev)        (INTEL_INFO(dev)->is_pineview)
1151 #define IS_G33(dev)             (INTEL_INFO(dev)->is_g33)
1152 #define IS_IRONLAKE_D(dev)      ((dev)->pci_device == 0x0042)
1153 #define IS_IRONLAKE_M(dev)      ((dev)->pci_device == 0x0046)
1154 #define IS_IRONLAKE(dev)        (INTEL_INFO(dev)->is_ironlake)
1155 #define IS_I9XX(dev)            (INTEL_INFO(dev)->is_i9xx)
1156 #define IS_GEN6(dev)            (INTEL_INFO(dev)->is_gen6)
1157 #define IS_MOBILE(dev)          (INTEL_INFO(dev)->is_mobile)
1158
1159 #define IS_GEN3(dev)    (IS_I915G(dev) ||                       \
1160                          IS_I915GM(dev) ||                      \
1161                          IS_I945G(dev) ||                       \
1162                          IS_I945GM(dev) ||                      \
1163                          IS_G33(dev) || \
1164                          IS_PINEVIEW(dev))
1165 #define IS_GEN4(dev)    ((dev)->pci_device == 0x2972 ||         \
1166                          (dev)->pci_device == 0x2982 ||         \
1167                          (dev)->pci_device == 0x2992 ||         \
1168                          (dev)->pci_device == 0x29A2 ||         \
1169                          (dev)->pci_device == 0x2A02 ||         \
1170                          (dev)->pci_device == 0x2A12 ||         \
1171                          (dev)->pci_device == 0x2E02 ||         \
1172                          (dev)->pci_device == 0x2E12 ||         \
1173                          (dev)->pci_device == 0x2E22 ||         \
1174                          (dev)->pci_device == 0x2E32 ||         \
1175                          (dev)->pci_device == 0x2A42 ||         \
1176                          (dev)->pci_device == 0x2E42)
1177
1178 #define HAS_BSD(dev)            (IS_IRONLAKE(dev) || IS_G4X(dev))
1179 #define I915_NEED_GFX_HWS(dev)  (INTEL_INFO(dev)->need_gfx_hws)
1180
1181 /* With the 945 and later, Y tiling got adjusted so that it was 32 128-byte
1182  * rows, which changed the alignment requirements and fence programming.
1183  */
1184 #define HAS_128_BYTE_Y_TILING(dev) (IS_I9XX(dev) && !(IS_I915G(dev) || \
1185                                                       IS_I915GM(dev)))
1186 #define SUPPORTS_DIGITAL_OUTPUTS(dev)   (IS_I9XX(dev) && !IS_PINEVIEW(dev))
1187 #define SUPPORTS_INTEGRATED_HDMI(dev)   (IS_G4X(dev) || IS_IRONLAKE(dev))
1188 #define SUPPORTS_INTEGRATED_DP(dev)     (IS_G4X(dev) || IS_IRONLAKE(dev))
1189 #define SUPPORTS_EDP(dev)               (IS_IRONLAKE_M(dev))
1190 #define SUPPORTS_TV(dev)                (IS_I9XX(dev) && IS_MOBILE(dev) && \
1191                                         !IS_IRONLAKE(dev) && !IS_PINEVIEW(dev) && \
1192                                         !IS_GEN6(dev))
1193 #define I915_HAS_HOTPLUG(dev)            (INTEL_INFO(dev)->has_hotplug)
1194 /* dsparb controlled by hw only */
1195 #define DSPARB_HWCONTROL(dev) (IS_G4X(dev) || IS_IRONLAKE(dev))
1196
1197 #define HAS_FW_BLC(dev) (IS_I9XX(dev) || IS_G4X(dev) || IS_IRONLAKE(dev))
1198 #define HAS_PIPE_CXSR(dev) (INTEL_INFO(dev)->has_pipe_cxsr)
1199 #define I915_HAS_FBC(dev) (INTEL_INFO(dev)->has_fbc)
1200 #define I915_HAS_RC6(dev) (INTEL_INFO(dev)->has_rc6)
1201
1202 #define HAS_PCH_SPLIT(dev) (IS_IRONLAKE(dev) || \
1203                             IS_GEN6(dev))
1204 #define HAS_PIPE_CONTROL(dev) (IS_IRONLAKE(dev) || IS_GEN6(dev))
1205
1206 #define INTEL_PCH_TYPE(dev) (((struct drm_i915_private *)(dev)->dev_private)->pch_type)
1207 #define HAS_PCH_CPT(dev) (INTEL_PCH_TYPE(dev) == PCH_CPT)
1208
1209 #define PRIMARY_RINGBUFFER_SIZE         (128*1024)
1210
1211 #endif