board/omap3530beagle/omap3530beagle.c

   1 /*
   2  * (C) Copyright 2006
   3  * Texas Instruments, <www.ti.com>
   4  * Jian Zhang <jzhang@ti.com>
   5  * Richard Woodruff <r-woodruff2@ti.com>
   6  *
   7  * See file CREDITS for list of people who contributed to this
   8  * project.
   9  *
  10  * This program is free software; you can redistribute it and/or
  11  * modify it under the terms of the GNU General Public License as
  12  * published by the Free Software Foundation; either version 2 of
  13  * the License, or (at your option) any later version.
  14  *
  15  * This program is distributed in the hope that it will be useful,
  16  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  17  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  18  * GNU General Public License for more details.
  19  *
  20  * You should have received a copy of the GNU General Public License
  21  * along with this program; if not, write to the Free Software
  22  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  23  * MA 02111-1307 USA
  24  */
  25
  26 #include <common.h>
  27 #include <command.h>
  28 #include <part.h>
  29 #include <fat.h>
  30 #include <asm/arch/cpu.h>
  31 #include <asm/arch/bits.h>
  32 #include <asm/arch/mux.h>
  33 #include <asm/arch/gpio.h>
  34 #include <asm/arch/sys_proto.h>
  35 #include <asm/arch/sys_info.h>
  36 #include <asm/arch/clocks.h>
  37 #include <asm/arch/mem.h>
  38
  39 /* params for XM */
  40 #define CORE_DPLL_PARAM_M2      0x09
  41 #define CORE_DPLL_PARAM_M       0x360
  42 #define CORE_DPLL_PARAM_N       0xC
  43
  44 /* BeagleBoard revisions */
  45 #define REVISION_AXBX           0x7
  46 #define REVISION_CX             0x6
  47 #define REVISION_C4             0x5
  48 #define REVISION_XM             0x0
  49
  50 /* Used to index into DPLL parameter tables */
  51 struct dpll_param {
  52         unsigned int m;
  53         unsigned int n;
  54         unsigned int fsel;
  55         unsigned int m2;
  56 };
  57
  58 typedef struct dpll_param dpll_param;
  59
  60 /* Following functions are exported from lowlevel_init.S */
  61 extern dpll_param *get_mpu_dpll_param();
  62 extern dpll_param *get_iva_dpll_param();
  63 extern dpll_param *get_core_dpll_param();
  64 extern dpll_param *get_per_dpll_param();
  65
  66 #define __raw_readl(a)          (*(volatile unsigned int *)(a))
  67 #define __raw_writel(v, a)      (*(volatile unsigned int *)(a) = (v))
  68 #define __raw_readw(a)          (*(volatile unsigned short *)(a))
  69 #define __raw_writew(v, a)      (*(volatile unsigned short *)(a) = (v))
  70
  71 /*******************************************************
  72  * Routine: delay
  73  * Description: spinning delay to use before udelay works
  74  ******************************************************/
  75 static inline void delay(unsigned long loops)
  76 {
  77         __asm__ volatile ("1:\n" "subs %0, %1, #1\n"
  78                           "bne 1b":"=r" (loops):"0"(loops));
  79 }
  80
  81 void udelay (unsigned long usecs) {
  82         delay(usecs);
  83 }
  84
  85 /*****************************************
  86  * Routine: board_init
  87  * Description: Early hardware init.
  88  *****************************************/
  89 int board_init(void)
  90 {
  91         return 0;
  92 }
  93
  94 /*************************************************************
  95  *  get_device_type(): tell if GP/HS/EMU/TST
  96  *************************************************************/
  97 u32 get_device_type(void)
  98 {
  99         int mode;
 100         mode = __raw_readl(CONTROL_STATUS) & (DEVICE_MASK);
 101         return mode >>= 8;
 102 }
 103
 104 /************************************************
 105  * get_sysboot_value(void) - return SYS_BOOT[4:0]
 106  ************************************************/
 107 u32 get_sysboot_value(void)
 108 {
 109         int mode;
 110         mode = __raw_readl(CONTROL_STATUS) & (SYSBOOT_MASK);
 111         return mode;
 112 }
 113
 114 /*************************************************************
 115  * Routine: get_mem_type(void) - returns the kind of memory connected
 116  * to GPMC that we are trying to boot form. Uses SYS BOOT settings.
 117  *************************************************************/
 118 u32 get_mem_type(void)
 119 {
 120
 121         if (beagle_revision() == REVISION_XM)
 122                 return GPMC_NONE;
 123
 124         u32   mem_type = get_sysboot_value();
 125         switch (mem_type) {
 126         case 0:
 127         case 2:
 128         case 4:
 129         case 16:
 130         case 22:
 131                 return GPMC_ONENAND;
 132
 133         case 1:
 134         case 12:
 135         case 15:
 136         case 21:
 137         case 27:
 138                 return GPMC_NAND;
 139
 140         case 3:
 141         case 6:
 142                 return MMC_ONENAND;
 143
 144         case 8:
 145         case 11:
 146         case 14:
 147         case 20:
 148         case 26:
 149                 return GPMC_MDOC;
 150
 151         case 17:
 152         case 18:
 153         case 24:
 154                 return MMC_NAND;
 155
 156         case 7:
 157         case 10:
 158         case 13:
 159         case 19:
 160         case 25:
 161         default:
 162                 return GPMC_NOR;
 163         }
 164 }
 165
 166 /******************************************
 167  * get_cpu_rev(void) - extract version info
 168  ******************************************/
 169 u32 get_cpu_rev(void)
 170 {
 171         u32 cpuid = 0;
 172         /* On ES1.0 the IDCODE register is not exposed on L4
 173          * so using CPU ID to differentiate
 174          * between ES2.0 and ES1.0.
 175          */
 176         __asm__ __volatile__("mrc p15, 0, %0, c0, c0, 0":"=r" (cpuid));
 177         if ((cpuid  & 0xf) == 0x0)
 178                 return CPU_3430_ES1;
 179         else
 180                 return CPU_3430_ES2;
 181
 182 }
 183
 184 /******************************************
 185  * cpu_is_3410(void) - returns true for 3410
 186  ******************************************/
 187 u32 cpu_is_3410(void)
 188 {
 189         int status;
 190         if (get_cpu_rev() < CPU_3430_ES2) {
 191                 return 0;
 192         } else {
 193                 /* read scalability status and return 1 for 3410*/
 194                 status = __raw_readl(CONTROL_SCALABLE_OMAP_STATUS);
 195                 /* Check whether MPU frequency is set to 266 MHz which
 196                  * is nominal for 3410. If yes return true else false
 197                  */
 198                 if (((status >> 8) & 0x3) == 0x2)
 199                         return 1;
 200                 else
 201                         return 0;
 202         }
 203 }
 204
 205 /******************************************
 206  * beagle_identify
 207  * Description: Detect if we are running on a Beagle revision Ax/Bx,
 208  *              C1/2/3, C4 or D. This can be done by reading
 209  *              the level of GPIO173, GPIO172 and GPIO171. This should
 210  *              result in
 211  *              GPIO173, GPIO172, GPIO171: 1 1 1 => Ax/Bx
 212  *              GPIO173, GPIO172, GPIO171: 1 1 0 => C1/2/3
 213  *              GPIO173, GPIO172, GPIO171: 1 0 1 => C4
 214  *              GPIO173, GPIO172, GPIO171: 0 0 0 => XM
 215  ******************************************/
 216 int beagle_revision(void)
 217 {
 218         int rev;
 219
 220         omap_request_gpio(171);
 221         omap_request_gpio(172);
 222         omap_request_gpio(173);
 223         omap_set_gpio_direction(171, 1);
 224         omap_set_gpio_direction(172, 1);
 225         omap_set_gpio_direction(173, 1);
 226
 227         rev = omap_get_gpio_datain(173) << 2 |
 228                 omap_get_gpio_datain(172) << 1 |
 229                 omap_get_gpio_datain(171);
 230         omap_free_gpio(171);
 231         omap_free_gpio(172);
 232         omap_free_gpio(173);
 233
 234         return rev;
 235 }
 236
 237 /*****************************************************************
 238  * sr32 - clear & set a value in a bit range for a 32 bit address
 239  *****************************************************************/
 240 void sr32(u32 addr, u32 start_bit, u32 num_bits, u32 value)
 241 {
 242         u32 tmp, msk = 0;
 243         msk = 1 << num_bits;
 244         --msk;
 245         tmp = __raw_readl(addr) & ~(msk << start_bit);
 246         tmp |= value << start_bit;
 247         __raw_writel(tmp, addr);
 248 }
 249
 250 /*********************************************************************
 251  * wait_on_value() - common routine to allow waiting for changes in
 252  *   volatile regs.
 253  *********************************************************************/
 254 u32 wait_on_value(u32 read_bit_mask, u32 match_value, u32 read_addr, u32 bound)
 255 {
 256         u32 i = 0, val;
 257         do {
 258                 ++i;
 259                 val = __raw_readl(read_addr) & read_bit_mask;
 260                 if (val == match_value)
 261                         return 1;
 262                 if (i == bound)
 263                         return 0;
 264         } while (1);
 265 }
 266
 267 #ifdef CFG_3430SDRAM_DDR
 268
 269 #define MICRON_DDR      0
 270 #define NUMONYX_MCP     1
 271 int identify_xm_ddr()
 272 {
 273         int     mfr, id;
 274
 275         __raw_writel(M_NAND_GPMC_CONFIG1, GPMC_CONFIG1 + GPMC_CONFIG_CS0);
 276         __raw_writel(M_NAND_GPMC_CONFIG2, GPMC_CONFIG2 + GPMC_CONFIG_CS0);
 277         __raw_writel(M_NAND_GPMC_CONFIG3, GPMC_CONFIG3 + GPMC_CONFIG_CS0);
 278         __raw_writel(M_NAND_GPMC_CONFIG4, GPMC_CONFIG4 + GPMC_CONFIG_CS0);
 279         __raw_writel(M_NAND_GPMC_CONFIG5, GPMC_CONFIG5 + GPMC_CONFIG_CS0);
 280         __raw_writel(M_NAND_GPMC_CONFIG6, GPMC_CONFIG6 + GPMC_CONFIG_CS0);
 281
 282         /* Enable the GPMC Mapping */
 283         __raw_writel((((OMAP34XX_GPMC_CS0_SIZE & 0xF)<<8) |
 284                              ((NAND_BASE_ADR>>24) & 0x3F) |
 285                              (1<<6)),  (GPMC_CONFIG7 + GPMC_CONFIG_CS0));
 286         delay(2000);
 287
 288         nand_readid(&mfr, &id);
 289         if (mfr == 0)
 290                 return MICRON_DDR;
 291         if ((mfr == 0x20) && (id == 0xba))
 292                 return NUMONYX_MCP;
 293 }
 294 /*********************************************************************
 295  * config_3430sdram_ddr() - Init DDR on 3430SDP dev board.
 296  *********************************************************************/
 297 void config_3430sdram_ddr(void)
 298 {
 299         /* reset sdrc controller */
 300         __raw_writel(SOFTRESET, SDRC_SYSCONFIG);
 301         wait_on_value(BIT0, BIT0, SDRC_STATUS, 12000000);
 302         __raw_writel(0, SDRC_SYSCONFIG);
 303
 304         /* setup sdrc to ball mux */
 305         __raw_writel(SDP_SDRC_SHARING, SDRC_SHARING);
 306
 307         switch(beagle_revision()) {
 308         case REVISION_C4:
 309                 if (identify_xm_ddr() == NUMONYX_MCP) {
 310                         __raw_writel(0x4, SDRC_CS_CFG); /* 512MB/bank */
 311                         __raw_writel(SDP_SDRC_MDCFG_0_DDR_NUMONYX_XM, SDRC_MCFG_0);
 312                         __raw_writel(SDP_SDRC_MDCFG_0_DDR_NUMONYX_XM, SDRC_MCFG_1);
 313                         __raw_writel(NUMONYX_V_ACTIMA_165, SDRC_ACTIM_CTRLA_0);
 314                         __raw_writel(NUMONYX_V_ACTIMB_165, SDRC_ACTIM_CTRLB_0);
 315                         __raw_writel(NUMONYX_V_ACTIMA_165, SDRC_ACTIM_CTRLA_1);
 316                         __raw_writel(NUMONYX_V_ACTIMB_165, SDRC_ACTIM_CTRLB_1);
 317                         __raw_writel(SDP_3430_SDRC_RFR_CTRL_165MHz, SDRC_RFR_CTRL_0);
 318                         __raw_writel(SDP_3430_SDRC_RFR_CTRL_165MHz, SDRC_RFR_CTRL_1);
 319                 } else {
 320                         __raw_writel(0x1, SDRC_CS_CFG); /* 128MB/bank */
 321                         __raw_writel(SDP_SDRC_MDCFG_0_DDR, SDRC_MCFG_0);
 322                         __raw_writel(SDP_SDRC_MDCFG_0_DDR, SDRC_MCFG_1);
 323                         __raw_writel(MICRON_V_ACTIMA_165, SDRC_ACTIM_CTRLA_0);
 324                         __raw_writel(MICRON_V_ACTIMB_165, SDRC_ACTIM_CTRLB_0);
 325                         __raw_writel(MICRON_V_ACTIMA_165, SDRC_ACTIM_CTRLA_1);
 326                         __raw_writel(MICRON_V_ACTIMB_165, SDRC_ACTIM_CTRLB_1);
 327                         __raw_writel(SDP_3430_SDRC_RFR_CTRL_165MHz, SDRC_RFR_CTRL_0);
 328                         __raw_writel(SDP_3430_SDRC_RFR_CTRL_165MHz, SDRC_RFR_CTRL_1);
 329                 }
 330                 break;
 331         case REVISION_XM:
 332                 if (identify_xm_ddr() == MICRON_DDR) {
 333                         __raw_writel(0x2, SDRC_CS_CFG); /* 256MB/bank */
 334                         __raw_writel(SDP_SDRC_MDCFG_0_DDR_MICRON_XM, SDRC_MCFG_0);
 335                         __raw_writel(SDP_SDRC_MDCFG_0_DDR_MICRON_XM, SDRC_MCFG_1);
 336                         __raw_writel(MICRON_V_ACTIMA_200, SDRC_ACTIM_CTRLA_0);
 337                         __raw_writel(MICRON_V_ACTIMB_200, SDRC_ACTIM_CTRLB_0);
 338                         __raw_writel(MICRON_V_ACTIMA_200, SDRC_ACTIM_CTRLA_1);
 339                         __raw_writel(MICRON_V_ACTIMB_200, SDRC_ACTIM_CTRLB_1);
 340                         __raw_writel(SDP_3430_SDRC_RFR_CTRL_200MHz, SDRC_RFR_CTRL_0);
 341                         __raw_writel(SDP_3430_SDRC_RFR_CTRL_200MHz, SDRC_RFR_CTRL_1);
 342                 } else {
 343                         __raw_writel(0x4, SDRC_CS_CFG); /* 512MB/bank */
 344                         __raw_writel(SDP_SDRC_MDCFG_0_DDR_NUMONYX_XM, SDRC_MCFG_0);
 345                         __raw_writel(SDP_SDRC_MDCFG_0_DDR_NUMONYX_XM, SDRC_MCFG_1);
 346                         __raw_writel(NUMONYX_V_ACTIMA_165, SDRC_ACTIM_CTRLA_0);
 347                         __raw_writel(NUMONYX_V_ACTIMB_165, SDRC_ACTIM_CTRLB_0);
 348                         __raw_writel(NUMONYX_V_ACTIMA_165, SDRC_ACTIM_CTRLA_1);
 349                         __raw_writel(NUMONYX_V_ACTIMB_165, SDRC_ACTIM_CTRLB_1);
 350                         __raw_writel(SDP_3430_SDRC_RFR_CTRL_165MHz, SDRC_RFR_CTRL_0);
 351                         __raw_writel(SDP_3430_SDRC_RFR_CTRL_165MHz, SDRC_RFR_CTRL_1);
 352                 }
 353                 break;
 354         default:
 355                 __raw_writel(0x1, SDRC_CS_CFG); /* 128MB/bank */
 356                 __raw_writel(SDP_SDRC_MDCFG_0_DDR, SDRC_MCFG_0);
 357                 __raw_writel(SDP_SDRC_MDCFG_0_DDR, SDRC_MCFG_1);
 358                 __raw_writel(MICRON_V_ACTIMA_165, SDRC_ACTIM_CTRLA_0);
 359                 __raw_writel(MICRON_V_ACTIMB_165, SDRC_ACTIM_CTRLB_0);
 360                 __raw_writel(MICRON_V_ACTIMA_165, SDRC_ACTIM_CTRLA_1);
 361                 __raw_writel(MICRON_V_ACTIMB_165, SDRC_ACTIM_CTRLB_1);
 362                 __raw_writel(SDP_3430_SDRC_RFR_CTRL_165MHz, SDRC_RFR_CTRL_0);
 363                 __raw_writel(SDP_3430_SDRC_RFR_CTRL_165MHz, SDRC_RFR_CTRL_1);
 364         }
 365
 366         __raw_writel(SDP_SDRC_POWER_POP, SDRC_POWER);
 367
 368         /* init sequence for mDDR/mSDR using manual commands (DDR is different) */
 369         __raw_writel(CMD_NOP, SDRC_MANUAL_0);
 370         __raw_writel(CMD_NOP, SDRC_MANUAL_1);
 371
 372         delay(5000);
 373
 374         __raw_writel(CMD_PRECHARGE, SDRC_MANUAL_0);
 375         __raw_writel(CMD_PRECHARGE, SDRC_MANUAL_1);
 376
 377         __raw_writel(CMD_AUTOREFRESH, SDRC_MANUAL_0);
 378         __raw_writel(CMD_AUTOREFRESH, SDRC_MANUAL_1);
 379
 380         __raw_writel(CMD_AUTOREFRESH, SDRC_MANUAL_0);
 381         __raw_writel(CMD_AUTOREFRESH, SDRC_MANUAL_1);
 382
 383         /* set mr0 */
 384         __raw_writel(SDP_SDRC_MR_0_DDR, SDRC_MR_0);
 385         __raw_writel(SDP_SDRC_MR_0_DDR, SDRC_MR_1);
 386
 387         /* set up dll */
 388         __raw_writel(SDP_SDRC_DLLAB_CTRL, SDRC_DLLA_CTRL);
 389         delay(0x2000);  /* give time to lock */
 390
 391 }
 392 #endif /* CFG_3430SDRAM_DDR */
 393
 394 /*************************************************************
 395  * get_sys_clk_speed - determine reference oscillator speed
 396  *  based on known 32kHz clock and gptimer.
 397  *************************************************************/
 398 u32 get_osc_clk_speed(void)
 399 {
 400         u32 start, cstart, cend, cdiff, cdiv, val;
 401
 402         val = __raw_readl(PRM_CLKSRC_CTRL);
 403
 404         if (val & SYSCLKDIV_2)
 405                 cdiv = 2;
 406         else
 407                 cdiv = 1;
 408
 409         /* enable timer2 */
 410         val = __raw_readl(CM_CLKSEL_WKUP) | BIT0;
 411         __raw_writel(val, CM_CLKSEL_WKUP);      /* select sys_clk for GPT1 */
 412
 413         /* Enable I and F Clocks for GPT1 */
 414         val = __raw_readl(CM_ICLKEN_WKUP) | BIT0 | BIT2;
 415         __raw_writel(val, CM_ICLKEN_WKUP);
 416         val = __raw_readl(CM_FCLKEN_WKUP) | BIT0;
 417         __raw_writel(val, CM_FCLKEN_WKUP);
 418
 419         __raw_writel(0, OMAP34XX_GPT1 + TLDR);          /* start counting at 0 */
 420         __raw_writel(GPT_EN, OMAP34XX_GPT1 + TCLR);     /* enable clock */
 421         /* enable 32kHz source */
 422         /* enabled out of reset */
 423         /* determine sys_clk via gauging */
 424
 425         start = 20 + __raw_readl(S32K_CR);      /* start time in 20 cycles */
 426         while (__raw_readl(S32K_CR) < start) ;  /* dead loop till start time */
 427         cstart = __raw_readl(OMAP34XX_GPT1 + TCRR);     /* get start sys_clk count */
 428         while (__raw_readl(S32K_CR) < (start + 20)) ;   /* wait for 40 cycles */
 429         cend = __raw_readl(OMAP34XX_GPT1 + TCRR);       /* get end sys_clk count */
 430         cdiff = cend - cstart;  /* get elapsed ticks */
 431         cdiff *= cdiv;
 432
 433         /* based on number of ticks assign speed */
 434         if (cdiff > 19000)
 435                 return S38_4M;
 436         else if (cdiff > 15200)
 437                 return S26M;
 438         else if (cdiff > 13000)
 439                 return S24M;
 440         else if (cdiff > 9000)
 441                 return S19_2M;
 442         else if (cdiff > 7600)
 443                 return S13M;
 444         else
 445                 return S12M;
 446 }
 447
 448 /******************************************************************************
 449  * get_sys_clkin_sel() - returns the sys_clkin_sel field value based on
 450  *   -- input oscillator clock frequency.
 451  *
 452  *****************************************************************************/
 453 void get_sys_clkin_sel(u32 osc_clk, u32 *sys_clkin_sel)
 454 {
 455         if (osc_clk == S38_4M)
 456                 *sys_clkin_sel = 4;
 457         else if (osc_clk == S26M)
 458                 *sys_clkin_sel = 3;
 459         else if (osc_clk == S19_2M)
 460                 *sys_clkin_sel = 2;
 461         else if (osc_clk == S13M)
 462                 *sys_clkin_sel = 1;
 463         else if (osc_clk == S12M)
 464                 *sys_clkin_sel = 0;
 465 }
 466
 467 /******************************************************************************
 468  * prcm_init() - inits clocks for PRCM as defined in clocks.h
 469  *   -- called from SRAM, or Flash (using temp SRAM stack).
 470  *****************************************************************************/
 471 void prcm_init(void)
 472 {
 473         u32 osc_clk = 0, sys_clkin_sel;
 474         dpll_param *dpll_param_p;
 475         u32 clk_index, sil_index;
 476
 477         /* Gauge the input clock speed and find out the sys_clkin_sel
 478          * value corresponding to the input clock.
 479          */
 480         osc_clk = get_osc_clk_speed();
 481         get_sys_clkin_sel(osc_clk, &sys_clkin_sel);
 482
 483         sr32(PRM_CLKSEL, 0, 3, sys_clkin_sel);  /* set input crystal speed */
 484
 485         /* If the input clock is greater than 19.2M always divide/2 */
 486         if (sys_clkin_sel > 2) {
 487                 sr32(PRM_CLKSRC_CTRL, 6, 2, 2); /* input clock divider */
 488                 clk_index = sys_clkin_sel / 2;
 489         } else {
 490                 sr32(PRM_CLKSRC_CTRL, 6, 2, 1); /* input clock divider */
 491                 clk_index = sys_clkin_sel;
 492         }
 493
 494         sr32(PRM_CLKSRC_CTRL, 0, 2, 0);/* Bypass mode: T2 inputs a square clock */
 495
 496         /* The DPLL tables are defined according to sysclk value and
 497          * silicon revision. The clk_index value will be used to get
 498          * the values for that input sysclk from the DPLL param table
 499          * and sil_index will get the values for that SysClk for the
 500          * appropriate silicon rev.
 501          */
 502         sil_index = get_cpu_rev() - 1;
 503
 504         /* Unlock MPU DPLL (slows things down, and needed later) */
 505         sr32(CM_CLKEN_PLL_MPU, 0, 3, PLL_LOW_POWER_BYPASS);
 506         wait_on_value(BIT0, 0, CM_IDLEST_PLL_MPU, LDELAY);
 507
 508         /* Getting the base address of Core DPLL param table */
 509         dpll_param_p = (dpll_param *) get_core_dpll_param();
 510         /* Moving it to the right sysclk and ES rev base */
 511         dpll_param_p = dpll_param_p + 3 * clk_index + sil_index;
 512         /* CORE DPLL */
 513         /* sr32(CM_CLKSEL2_EMU) set override to work when asleep */
 514         sr32(CM_CLKEN_PLL, 0, 3, PLL_FAST_RELOCK_BYPASS);
 515         wait_on_value(BIT0, 0, CM_IDLEST_CKGEN, LDELAY);
 516
 517          /* For 3430 ES1.0 Errata 1.50, default value directly doesnt
 518         work. write another value and then default value. */
 519         sr32(CM_CLKSEL1_EMU, 16, 5, CORE_M3X2 + 1);     /* m3x2 */
 520         sr32(CM_CLKSEL1_EMU, 16, 5, CORE_M3X2); /* m3x2 */
 521         sr32(CM_CLKSEL1_PLL, 27, 2, dpll_param_p->m2);  /* Set M2 */
 522         sr32(CM_CLKSEL1_PLL, 16, 11, dpll_param_p->m);  /* Set M */
 523         sr32(CM_CLKSEL1_PLL, 8, 7, dpll_param_p->n);    /* Set N */
 524         sr32(CM_CLKSEL1_PLL, 6, 1, 0);  /* 96M Src */
 525         sr32(CM_CLKSEL_CORE, 8, 4, CORE_SSI_DIV);       /* ssi */
 526         sr32(CM_CLKSEL_CORE, 4, 2, CORE_FUSB_DIV);      /* fsusb */
 527         sr32(CM_CLKSEL_CORE, 2, 2, CORE_L4_DIV);        /* l4 */
 528         sr32(CM_CLKSEL_CORE, 0, 2, CORE_L3_DIV);        /* l3 */
 529         sr32(CM_CLKSEL_GFX, 0, 3, GFX_DIV);     /* gfx */
 530         sr32(CM_CLKSEL_WKUP, 1, 2, WKUP_RSM);   /* reset mgr */
 531         sr32(CM_CLKEN_PLL, 4, 4, dpll_param_p->fsel);   /* FREQSEL */
 532         sr32(CM_CLKEN_PLL, 0, 3, PLL_LOCK);     /* lock mode */
 533         wait_on_value(BIT0, 1, CM_IDLEST_CKGEN, LDELAY);
 534
 535         /* Getting the base address to PER  DPLL param table */
 536         dpll_param_p = (dpll_param *) get_per_dpll_param();
 537         /* Moving it to the right sysclk base */
 538         dpll_param_p = dpll_param_p + clk_index;
 539         /* PER DPLL */
 540         sr32(CM_CLKEN_PLL, 16, 3, PLL_STOP);
 541         wait_on_value(BIT1, 0, CM_IDLEST_CKGEN, LDELAY);
 542         sr32(CM_CLKSEL1_EMU, 24, 5, PER_M6X2);  /* set M6 */
 543         sr32(CM_CLKSEL_CAM, 0, 5, PER_M5X2);    /* set M5 */
 544         sr32(CM_CLKSEL_DSS, 0, 5, PER_M4X2);    /* set M4 */
 545         sr32(CM_CLKSEL_DSS, 8, 5, PER_M3X2);    /* set M3 */
 546
 547         if (beagle_revision() == REVISION_XM) {
 548                 sr32(CM_CLKSEL3_PLL, 0, 5, CORE_DPLL_PARAM_M2);   /* set M2 */
 549                 sr32(CM_CLKSEL2_PLL, 8, 11, CORE_DPLL_PARAM_M);   /* set m */
 550                 sr32(CM_CLKSEL2_PLL, 0, 7, CORE_DPLL_PARAM_N);    /* set n */
 551         } else {
 552                 sr32(CM_CLKSEL3_PLL, 0, 5, dpll_param_p->m2);   /* set M2 */
 553                 sr32(CM_CLKSEL2_PLL, 8, 11, dpll_param_p->m);   /* set m */
 554                 sr32(CM_CLKSEL2_PLL, 0, 7, dpll_param_p->n);    /* set n */
 555         }
 556
 557         sr32(CM_CLKEN_PLL, 20, 4, dpll_param_p->fsel);  /* FREQSEL */
 558         sr32(CM_CLKEN_PLL, 16, 3, PLL_LOCK);    /* lock mode */
 559         wait_on_value(BIT1, 2, CM_IDLEST_CKGEN, LDELAY);
 560
 561         /* Getting the base address to MPU DPLL param table */
 562         dpll_param_p = (dpll_param *) get_mpu_dpll_param();
 563
 564         /* Moving it to the right sysclk and ES rev base */
 565         dpll_param_p = dpll_param_p + 3 * clk_index + sil_index;
 566
 567         /* MPU DPLL (unlocked already) */
 568         sr32(CM_CLKSEL2_PLL_MPU, 0, 5, dpll_param_p->m2);       /* Set M2 */
 569         sr32(CM_CLKSEL1_PLL_MPU, 8, 11, dpll_param_p->m);       /* Set M */
 570         sr32(CM_CLKSEL1_PLL_MPU, 0, 7, dpll_param_p->n);        /* Set N */
 571         sr32(CM_CLKEN_PLL_MPU, 4, 4, dpll_param_p->fsel);       /* FREQSEL */
 572         sr32(CM_CLKEN_PLL_MPU, 0, 3, PLL_LOCK); /* lock mode */
 573         wait_on_value(BIT0, 1, CM_IDLEST_PLL_MPU, LDELAY);
 574
 575         /* Getting the base address to IVA DPLL param table */
 576         dpll_param_p = (dpll_param *) get_iva_dpll_param();
 577         /* Moving it to the right sysclk and ES rev base */
 578         dpll_param_p = dpll_param_p + 3 * clk_index + sil_index;
 579         /* IVA DPLL (set to 12*20=240MHz) */
 580         sr32(CM_CLKEN_PLL_IVA2, 0, 3, PLL_STOP);
 581         wait_on_value(BIT0, 0, CM_IDLEST_PLL_IVA2, LDELAY);
 582         sr32(CM_CLKSEL2_PLL_IVA2, 0, 5, dpll_param_p->m2);      /* set M2 */
 583         sr32(CM_CLKSEL1_PLL_IVA2, 8, 11, dpll_param_p->m);      /* set M */
 584         sr32(CM_CLKSEL1_PLL_IVA2, 0, 7, dpll_param_p->n);       /* set N */
 585         sr32(CM_CLKEN_PLL_IVA2, 4, 4, dpll_param_p->fsel);      /* FREQSEL */
 586         sr32(CM_CLKEN_PLL_IVA2, 0, 3, PLL_LOCK);        /* lock mode */
 587         wait_on_value(BIT0, 1, CM_IDLEST_PLL_IVA2, LDELAY);
 588
 589         /* Set up GPTimers to sys_clk source only */
 590         sr32(CM_CLKSEL_PER, 0, 8, 0xff);
 591         sr32(CM_CLKSEL_WKUP, 0, 1, 1);
 592
 593         delay(5000);
 594 }
 595
 596 /*****************************************
 597  * Routine: secure_unlock
 598  * Description: Setup security registers for access
 599  * (GP Device only)
 600  *****************************************/
 601 void secure_unlock(void)
 602 {
 603         /* Permission values for registers -Full fledged permissions to all */
 604 #define UNLOCK_1 0xFFFFFFFF
 605 #define UNLOCK_2 0x00000000
 606 #define UNLOCK_3 0x0000FFFF
 607         /* Protection Module Register Target APE (PM_RT) */
 608         __raw_writel(UNLOCK_1, RT_REQ_INFO_PERMISSION_1);
 609         __raw_writel(UNLOCK_1, RT_READ_PERMISSION_0);
 610         __raw_writel(UNLOCK_1, RT_WRITE_PERMISSION_0);
 611         __raw_writel(UNLOCK_2, RT_ADDR_MATCH_1);
 612
 613         __raw_writel(UNLOCK_3, GPMC_REQ_INFO_PERMISSION_0);
 614         __raw_writel(UNLOCK_3, GPMC_READ_PERMISSION_0);
 615         __raw_writel(UNLOCK_3, GPMC_WRITE_PERMISSION_0);
 616
 617         __raw_writel(UNLOCK_3, OCM_REQ_INFO_PERMISSION_0);
 618         __raw_writel(UNLOCK_3, OCM_READ_PERMISSION_0);
 619         __raw_writel(UNLOCK_3, OCM_WRITE_PERMISSION_0);
 620         __raw_writel(UNLOCK_2, OCM_ADDR_MATCH_2);
 621
 622         /* IVA Changes */
 623         __raw_writel(UNLOCK_3, IVA2_REQ_INFO_PERMISSION_0);
 624         __raw_writel(UNLOCK_3, IVA2_READ_PERMISSION_0);
 625         __raw_writel(UNLOCK_3, IVA2_WRITE_PERMISSION_0);
 626
 627         __raw_writel(UNLOCK_1, SMS_RG_ATT0);    /* SDRC region 0 public */
 628 }
 629
 630 /**********************************************************
 631  * Routine: try_unlock_sram()
 632  * Description: If chip is GP type, unlock the SRAM for
 633  *  general use.
 634  ***********************************************************/
 635 void try_unlock_memory(void)
 636 {
 637         int mode;
 638
 639         /* if GP device unlock device SRAM for general use */
 640         /* secure code breaks for Secure/Emulation device - HS/E/T */
 641         mode = get_device_type();
 642         if (mode == GP_DEVICE)
 643                 secure_unlock();
 644         return;
 645 }
 646
 647 /**********************************************************
 648  * Routine: s_init
 649  * Description: Does early system init of muxing and clocks.
 650  * - Called at time when only stack is available.
 651  **********************************************************/
 652
 653 void s_init(void)
 654 {
 655         watchdog_init();
 656 #ifdef CONFIG_3430_AS_3410
 657         /* setup the scalability control register for
 658          * 3430 to work in 3410 mode
 659          */
 660         __raw_writel(0x5ABF, CONTROL_SCALABLE_OMAP_OCP);
 661 #endif
 662         try_unlock_memory();
 663         set_muxconf_regs();
 664         delay(100);
 665         per_clocks_enable();
 666         prcm_init();
 667         config_3430sdram_ddr();
 668 }
 669
 670 /*******************************************************
 671  * Routine: misc_init_r
 672  * Description: Init ethernet (done here so udelay works)
 673  ********************************************************/
 674 int misc_init_r(void)
 675 {
 676         int rev;
 677
 678         rev = beagle_revision();
 679         switch (rev) {
 680         case REVISION_AXBX:
 681                 printf("Beagle Rev Ax/Bx\n");
 682                 break;
 683         case REVISION_CX:
 684                 printf("Beagle Rev C1/C2/C3\n");
 685                 break;
 686         case REVISION_C4:
 687                 if (identify_xm_ddr() == NUMONYX_MCP)
 688                         printf("Beagle Rev C4 from Special Computing\n");
 689                 else
 690                         printf("Beagle Rev C4\n");
 691                 break;
 692         case REVISION_XM:
 693                 printf("Beagle xM Rev A\n");
 694                 break;
 695         default:
 696                 printf("Beagle unknown 0x%02x\n", rev);
 697         }
 698
 699         return 0;
 700 }
 701
 702 /******************************************************
 703  * Routine: wait_for_command_complete
 704  * Description: Wait for posting to finish on watchdog
 705  ******************************************************/
 706 void wait_for_command_complete(unsigned int wd_base)
 707 {
 708         int pending = 1;
 709         do {
 710                 pending = __raw_readl(wd_base + WWPS);
 711         } while (pending);
 712 }
 713
 714 /****************************************
 715  * Routine: watchdog_init
 716  * Description: Shut down watch dogs
 717  *****************************************/
 718 void watchdog_init(void)
 719 {
 720         /* There are 3 watch dogs WD1=Secure, WD2=MPU, WD3=IVA. WD1 is
 721          * either taken care of by ROM (HS/EMU) or not accessible (GP).
 722          * We need to take care of WD2-MPU or take a PRCM reset.  WD3
 723          * should not be running and does not generate a PRCM reset.
 724          */
 725         sr32(CM_FCLKEN_WKUP, 5, 1, 1);
 726         sr32(CM_ICLKEN_WKUP, 5, 1, 1);
 727         wait_on_value(BIT5, 0x20, CM_IDLEST_WKUP, 5);   /* some issue here */
 728
 729         __raw_writel(WD_UNLOCK1, WD2_BASE + WSPR);
 730         wait_for_command_complete(WD2_BASE);
 731         __raw_writel(WD_UNLOCK2, WD2_BASE + WSPR);
 732 }
 733
 734 /**********************************************
 735  * Routine: dram_init
 736  * Description: sets uboots idea of sdram size
 737  **********************************************/
 738 int dram_init(void)
 739 {
 740         return 0;
 741 }
 742
 743 /*****************************************************************
 744  * Routine: peripheral_enable
 745  * Description: Enable the clks & power for perifs (GPT2, UART1,...)
 746  ******************************************************************/
 747 void per_clocks_enable(void)
 748 {
 749         /* Enable GP2 timer. */
 750         sr32(CM_CLKSEL_PER, 0, 1, 0x1); /* GPT2 = sys clk */
 751         sr32(CM_ICLKEN_PER, 3, 1, 0x1); /* ICKen GPT2 */
 752         sr32(CM_FCLKEN_PER, 3, 1, 0x1); /* FCKen GPT2 */
 753
 754 #ifdef CFG_NS16550
 755         /* UART1 clocks */
 756         sr32(CM_FCLKEN1_CORE, 13, 1, 0x1);
 757         sr32(CM_ICLKEN1_CORE, 13, 1, 0x1);
 758
 759         /* UART 3 Clocks */
 760         sr32(CM_FCLKEN_PER, 11, 1, 0x1);
 761         sr32(CM_ICLKEN_PER, 11, 1, 0x1);
 762
 763 #endif
 764
 765 #ifdef CONFIG_DRIVER_OMAP34XX_I2C
 766         /* Turn on all 3 I2C clocks */
 767         sr32(CM_FCLKEN1_CORE, 15, 3, 0x7);
 768         sr32(CM_ICLKEN1_CORE, 15, 3, 0x7);      /* I2C1,2,3 = on */
 769 #endif
 770
 771         /* Enable the ICLK for 32K Sync Timer as its used in udelay */
 772         sr32(CM_ICLKEN_WKUP, 2, 1, 0x1);
 773
 774         sr32(CM_FCLKEN_IVA2, 0, 32, FCK_IVA2_ON);
 775         sr32(CM_FCLKEN1_CORE, 0, 32, FCK_CORE1_ON);
 776         sr32(CM_ICLKEN1_CORE, 0, 32, ICK_CORE1_ON);
 777         sr32(CM_ICLKEN2_CORE, 0, 32, ICK_CORE2_ON);
 778         sr32(CM_FCLKEN_WKUP, 0, 32, FCK_WKUP_ON);
 779         sr32(CM_ICLKEN_WKUP, 0, 32, ICK_WKUP_ON);
 780         sr32(CM_FCLKEN_DSS, 0, 32, FCK_DSS_ON);
 781         sr32(CM_ICLKEN_DSS, 0, 32, ICK_DSS_ON);
 782         sr32(CM_FCLKEN_CAM, 0, 32, FCK_CAM_ON);
 783         sr32(CM_ICLKEN_CAM, 0, 32, ICK_CAM_ON);
 784         sr32(CM_FCLKEN_PER, 0, 32, FCK_PER_ON);
 785         sr32(CM_ICLKEN_PER, 0, 32, ICK_PER_ON);
 786
 787         /* Enable GPIO 5 & GPIO 6 clocks */
 788         sr32(CM_FCLKEN_PER, 17, 2, 0x3);
 789         sr32(CM_ICLKEN_PER, 17, 2, 0x3);
 790
 791         delay(1000);
 792 }
 793
 794 /* Set MUX for UART, GPMC, SDRC, GPIO */
 795
 796 #define         MUX_VAL(OFFSET,VALUE)\
 797                 __raw_writew((VALUE), OMAP34XX_CTRL_BASE + (OFFSET));
 798
 799 #define         CP(x)   (CONTROL_PADCONF_##x)
 800 /*
 801  * IEN  - Input Enable
 802  * IDIS - Input Disable
 803  * PTD  - Pull type Down
 804  * PTU  - Pull type Up
 805  * DIS  - Pull type selection is inactive
 806  * EN   - Pull type selection is active
 807  * M0   - Mode 0
 808  * The commented string gives the final mux configuration for that pin
 809  */
 810 #define MUX_DEFAULT()\
 811         MUX_VAL(CP(SDRC_D0),        (IEN  | PTD | DIS | M0)) /*SDRC_D0*/\
 812         MUX_VAL(CP(SDRC_D1),        (IEN  | PTD | DIS | M0)) /*SDRC_D1*/\
 813         MUX_VAL(CP(SDRC_D2),        (IEN  | PTD | DIS | M0)) /*SDRC_D2*/\
 814         MUX_VAL(CP(SDRC_D3),        (IEN  | PTD | DIS | M0)) /*SDRC_D3*/\
 815         MUX_VAL(CP(SDRC_D4),        (IEN  | PTD | DIS | M0)) /*SDRC_D4*/\
 816         MUX_VAL(CP(SDRC_D5),        (IEN  | PTD | DIS | M0)) /*SDRC_D5*/\
 817         MUX_VAL(CP(SDRC_D6),        (IEN  | PTD | DIS | M0)) /*SDRC_D6*/\
 818         MUX_VAL(CP(SDRC_D7),        (IEN  | PTD | DIS | M0)) /*SDRC_D7*/\
 819         MUX_VAL(CP(SDRC_D8),        (IEN  | PTD | DIS | M0)) /*SDRC_D8*/\
 820         MUX_VAL(CP(SDRC_D9),        (IEN  | PTD | DIS | M0)) /*SDRC_D9*/\
 821         MUX_VAL(CP(SDRC_D10),       (IEN  | PTD | DIS | M0)) /*SDRC_D10*/\
 822         MUX_VAL(CP(SDRC_D11),       (IEN  | PTD | DIS | M0)) /*SDRC_D11*/\
 823         MUX_VAL(CP(SDRC_D12),       (IEN  | PTD | DIS | M0)) /*SDRC_D12*/\
 824         MUX_VAL(CP(SDRC_D13),       (IEN  | PTD | DIS | M0)) /*SDRC_D13*/\
 825         MUX_VAL(CP(SDRC_D14),       (IEN  | PTD | DIS | M0)) /*SDRC_D14*/\
 826         MUX_VAL(CP(SDRC_D15),       (IEN  | PTD | DIS | M0)) /*SDRC_D15*/\
 827         MUX_VAL(CP(SDRC_D16),       (IEN  | PTD | DIS | M0)) /*SDRC_D16*/\
 828         MUX_VAL(CP(SDRC_D17),       (IEN  | PTD | DIS | M0)) /*SDRC_D17*/\
 829         MUX_VAL(CP(SDRC_D18),       (IEN  | PTD | DIS | M0)) /*SDRC_D18*/\
 830         MUX_VAL(CP(SDRC_D19),       (IEN  | PTD | DIS | M0)) /*SDRC_D19*/\
 831         MUX_VAL(CP(SDRC_D20),       (IEN  | PTD | DIS | M0)) /*SDRC_D20*/\
 832         MUX_VAL(CP(SDRC_D21),       (IEN  | PTD | DIS | M0)) /*SDRC_D21*/\
 833         MUX_VAL(CP(SDRC_D22),       (IEN  | PTD | DIS | M0)) /*SDRC_D22*/\
 834         MUX_VAL(CP(SDRC_D23),       (IEN  | PTD | DIS | M0)) /*SDRC_D23*/\
 835         MUX_VAL(CP(SDRC_D24),       (IEN  | PTD | DIS | M0)) /*SDRC_D24*/\
 836         MUX_VAL(CP(SDRC_D25),       (IEN  | PTD | DIS | M0)) /*SDRC_D25*/\
 837         MUX_VAL(CP(SDRC_D26),       (IEN  | PTD | DIS | M0)) /*SDRC_D26*/\
 838         MUX_VAL(CP(SDRC_D27),       (IEN  | PTD | DIS | M0)) /*SDRC_D27*/\
 839         MUX_VAL(CP(SDRC_D28),       (IEN  | PTD | DIS | M0)) /*SDRC_D28*/\
 840         MUX_VAL(CP(SDRC_D29),       (IEN  | PTD | DIS | M0)) /*SDRC_D29*/\
 841         MUX_VAL(CP(SDRC_D30),       (IEN  | PTD | DIS | M0)) /*SDRC_D30*/\
 842         MUX_VAL(CP(SDRC_D31),       (IEN  | PTD | DIS | M0)) /*SDRC_D31*/\
 843         MUX_VAL(CP(SDRC_CLK),       (IEN  | PTD | DIS | M0)) /*SDRC_CLK*/\
 844         MUX_VAL(CP(SDRC_DQS0),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS0*/\
 845         MUX_VAL(CP(SDRC_DQS1),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS1*/\
 846         MUX_VAL(CP(SDRC_DQS2),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS2*/\
 847         MUX_VAL(CP(SDRC_DQS3),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS3*/\
 848         MUX_VAL(CP(GPMC_A1),        (IDIS | PTD | DIS | M0)) /*GPMC_A1*/\
 849         MUX_VAL(CP(GPMC_A2),        (IDIS | PTD | DIS | M0)) /*GPMC_A2*/\
 850         MUX_VAL(CP(GPMC_A3),        (IDIS | PTD | DIS | M0)) /*GPMC_A3*/\
 851         MUX_VAL(CP(GPMC_A4),        (IDIS | PTD | DIS | M0)) /*GPMC_A4*/\
 852         MUX_VAL(CP(GPMC_A5),        (IDIS | PTD | DIS | M0)) /*GPMC_A5*/\
 853         MUX_VAL(CP(GPMC_A6),        (IDIS | PTD | DIS | M0)) /*GPMC_A6*/\
 854         MUX_VAL(CP(GPMC_A7),        (IDIS | PTD | DIS | M0)) /*GPMC_A7*/\
 855         MUX_VAL(CP(GPMC_A8),        (IDIS | PTD | DIS | M0)) /*GPMC_A8*/\
 856         MUX_VAL(CP(GPMC_A9),        (IDIS | PTD | DIS | M0)) /*GPMC_A9*/\
 857         MUX_VAL(CP(GPMC_A10),       (IDIS | PTD | DIS | M0)) /*GPMC_A10*/\
 858         MUX_VAL(CP(GPMC_D0),        (IEN  | PTD | DIS | M0)) /*GPMC_D0*/\
 859         MUX_VAL(CP(GPMC_D1),        (IEN  | PTD | DIS | M0)) /*GPMC_D1*/\
 860         MUX_VAL(CP(GPMC_D2),        (IEN  | PTD | DIS | M0)) /*GPMC_D2*/\
 861         MUX_VAL(CP(GPMC_D3),        (IEN  | PTD | DIS | M0)) /*GPMC_D3*/\
 862         MUX_VAL(CP(GPMC_D4),        (IEN  | PTD | DIS | M0)) /*GPMC_D4*/\
 863         MUX_VAL(CP(GPMC_D5),        (IEN  | PTD | DIS | M0)) /*GPMC_D5*/\
 864         MUX_VAL(CP(GPMC_D6),        (IEN  | PTD | DIS | M0)) /*GPMC_D6*/\
 865         MUX_VAL(CP(GPMC_D7),        (IEN  | PTD | DIS | M0)) /*GPMC_D7*/\
 866         MUX_VAL(CP(GPMC_D8),        (IEN  | PTD | DIS | M0)) /*GPMC_D8*/\
 867         MUX_VAL(CP(GPMC_D9),        (IEN  | PTD | DIS | M0)) /*GPMC_D9*/\
 868         MUX_VAL(CP(GPMC_D10),       (IEN  | PTD | DIS | M0)) /*GPMC_D10*/\
 869         MUX_VAL(CP(GPMC_D11),       (IEN  | PTD | DIS | M0)) /*GPMC_D11*/\
 870         MUX_VAL(CP(GPMC_D12),       (IEN  | PTD | DIS | M0)) /*GPMC_D12*/\
 871         MUX_VAL(CP(GPMC_D13),       (IEN  | PTD | DIS | M0)) /*GPMC_D13*/\
 872         MUX_VAL(CP(GPMC_D14),       (IEN  | PTD | DIS | M0)) /*GPMC_D14*/\
 873         MUX_VAL(CP(GPMC_D15),       (IEN  | PTD | DIS | M0)) /*GPMC_D15*/\
 874         MUX_VAL(CP(GPMC_nCS0),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS0*/\
 875         MUX_VAL(CP(GPMC_nCS1),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS1*/\
 876         MUX_VAL(CP(GPMC_nCS2),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS2*/\
 877         MUX_VAL(CP(GPMC_nCS3),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS3*/\
 878         MUX_VAL(CP(GPMC_nCS4),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS4*/\
 879         MUX_VAL(CP(GPMC_nCS5),      (IDIS | PTD | DIS | M0)) /*GPMC_nCS5*/\
 880         MUX_VAL(CP(GPMC_nCS6),      (IEN  | PTD | DIS | M1)) /*GPMC_nCS6*/\
 881         MUX_VAL(CP(GPMC_nCS7),      (IEN  | PTU | EN  | M1)) /*GPMC_nCS7*/\
 882         MUX_VAL(CP(GPMC_CLK),       (IDIS | PTD | DIS | M0)) /*GPMC_CLK*/\
 883         MUX_VAL(CP(GPMC_nADV_ALE),  (IDIS | PTD | DIS | M0)) /*GPMC_nADV_ALE*/\
 884         MUX_VAL(CP(GPMC_nOE),       (IDIS | PTD | DIS | M0)) /*GPMC_nOE*/\
 885         MUX_VAL(CP(GPMC_nWE),       (IDIS | PTD | DIS | M0)) /*GPMC_nWE*/\
 886         MUX_VAL(CP(GPMC_nBE0_CLE),  (IDIS | PTD | DIS | M0)) /*GPMC_nBE0_CLE*/\
 887         MUX_VAL(CP(GPMC_nBE1),      (IEN  | PTD | DIS | M0)) /*GPIO_61*/\
 888         MUX_VAL(CP(GPMC_nWP),       (IEN  | PTD | DIS | M0)) /*GPMC_nWP*/\
 889         MUX_VAL(CP(GPMC_WAIT0),     (IEN  | PTU | EN  | M0)) /*GPMC_WAIT0*/\
 890         MUX_VAL(CP(GPMC_WAIT1),     (IEN  | PTU | EN  | M0)) /*GPMC_WAIT1*/\
 891         MUX_VAL(CP(GPMC_WAIT2),     (IEN  | PTU | EN  | M0)) /*GPIO_64*/\
 892         MUX_VAL(CP(GPMC_WAIT3),     (IEN  | PTU | EN  | M0)) /*GPIO_65*/\
 893         MUX_VAL(CP(DSS_DATA18),     (IEN  | PTD | DIS | M4)) /*GPIO_88*/\
 894         MUX_VAL(CP(DSS_DATA19),     (IEN  | PTD | DIS | M4)) /*GPIO_89*/\
 895         MUX_VAL(CP(DSS_DATA20),     (IEN  | PTD | DIS | M4)) /*GPIO_90*/\
 896         MUX_VAL(CP(DSS_DATA21),     (IEN  | PTD | DIS | M4)) /*GPIO_91*/\
 897         MUX_VAL(CP(CAM_WEN),        (IEN  | PTD | DIS | M4)) /*GPIO_167*/\
 898         MUX_VAL(CP(MMC1_CLK),       (IDIS | PTU | EN  | M0)) /*MMC1_CLK*/\
 899         MUX_VAL(CP(MMC1_CMD),       (IEN  | PTU | EN  | M0)) /*MMC1_CMD*/\
 900         MUX_VAL(CP(MMC1_DAT0),      (IEN  | PTU | EN  | M0)) /*MMC1_DAT0*/\
 901         MUX_VAL(CP(MMC1_DAT1),      (IEN  | PTU | EN  | M0)) /*MMC1_DAT1*/\
 902         MUX_VAL(CP(MMC1_DAT2),      (IEN  | PTU | EN  | M0)) /*MMC1_DAT2*/\
 903         MUX_VAL(CP(MMC1_DAT3),      (IEN  | PTU | EN  | M0)) /*MMC1_DAT3*/\
 904         MUX_VAL(CP(MMC1_DAT4),      (IEN  | PTU | EN  | M0)) /*MMC1_DAT4*/\
 905         MUX_VAL(CP(MMC1_DAT5),      (IEN  | PTU | EN  | M0)) /*MMC1_DAT5*/\
 906         MUX_VAL(CP(MMC1_DAT6),      (IEN  | PTU | EN  | M0)) /*MMC1_DAT6*/\
 907         MUX_VAL(CP(MMC1_DAT7),      (IEN  | PTU | EN  | M0)) /*MMC1_DAT7*/\
 908         MUX_VAL(CP(UART1_TX),       (IDIS | PTD | DIS | M0)) /*UART1_TX*/\
 909         MUX_VAL(CP(UART1_RTS),      (IDIS | PTD | DIS | M4)) /*GPIO_149*/\
 910         MUX_VAL(CP(UART1_CTS),      (IDIS | PTD | DIS | M4)) /*GPIO_150*/\
 911         MUX_VAL(CP(UART1_RX),       (IEN  | PTD | DIS | M0)) /*UART1_RX*/\
 912         MUX_VAL(CP(UART3_CTS_RCTX), (IEN  | PTD | EN  | M0)) /*UART3_CTS_RCTX */\
 913         MUX_VAL(CP(UART3_RTS_SD),   (IDIS | PTD | DIS | M0)) /*UART3_RTS_SD */\
 914         MUX_VAL(CP(UART3_RX_IRRX),  (IEN  | PTD | DIS | M0)) /*UART3_RX_IRRX*/\
 915         MUX_VAL(CP(UART3_TX_IRTX),  (IDIS | PTD | DIS | M0)) /*UART3_TX_IRTX*/\
 916         MUX_VAL(CP(I2C1_SCL),       (IEN  | PTU | EN  | M0)) /*I2C1_SCL*/\
 917         MUX_VAL(CP(I2C1_SDA),       (IEN  | PTU | EN  | M0)) /*I2C1_SDA*/\
 918         MUX_VAL(CP(I2C2_SCL),       (IEN  | PTU | EN  | M0)) /*I2C2_SCL*/\
 919         MUX_VAL(CP(I2C2_SDA),       (IEN  | PTU | EN  | M0)) /*I2C2_SDA*/\
 920         MUX_VAL(CP(I2C3_SCL),       (IEN  | PTU | EN  | M0)) /*I2C3_SCL*/\
 921         MUX_VAL(CP(I2C3_SDA),       (IEN  | PTU | EN  | M0)) /*I2C3_SDA*/\
 922         MUX_VAL(CP(I2C4_SCL),       (IEN  | PTU | EN  | M0)) /*I2C4_SCL*/\
 923         MUX_VAL(CP(I2C4_SDA),       (IEN  | PTU | EN  | M0)) /*I2C4_SDA*/\
 924         MUX_VAL(CP(McSPI1_CLK),     (IEN  | PTU | EN  | M4)) /*GPIO_171*/\
 925         MUX_VAL(CP(McSPI1_SIMO),    (IEN  | PTU | EN  | M4)) /*GPIO_172*/\
 926         MUX_VAL(CP(McSPI1_SOMI),    (IEN  | PTU | EN  | M4)) /*GPIO_173*/\
 927         MUX_VAL(CP(McBSP1_DX),      (IEN  | PTD | DIS | M4)) /*GPIO_158*/\
 928         MUX_VAL(CP(SYS_32K),        (IEN  | PTD | DIS | M0)) /*SYS_32K*/\
 929         MUX_VAL(CP(SYS_BOOT0),      (IEN  | PTD | DIS | M4)) /*GPIO_2 */\
 930         MUX_VAL(CP(SYS_BOOT1),      (IEN  | PTD | DIS | M4)) /*GPIO_3 */\
 931         MUX_VAL(CP(SYS_BOOT2),      (IEN  | PTD | DIS | M4)) /*GPIO_4 */\
 932         MUX_VAL(CP(SYS_BOOT3),      (IEN  | PTD | DIS | M4)) /*GPIO_5 */\
 933         MUX_VAL(CP(SYS_BOOT4),      (IEN  | PTD | DIS | M4)) /*GPIO_6 */\
 934         MUX_VAL(CP(SYS_BOOT5),      (IEN  | PTD | DIS | M4)) /*GPIO_7 */\
 935         MUX_VAL(CP(SYS_BOOT6),      (IEN  | PTD | DIS | M4)) /*GPIO_8 */\
 936         MUX_VAL(CP(SYS_CLKOUT2),    (IEN  | PTU | EN  | M4)) /*GPIO_186*/\
 937         MUX_VAL(CP(JTAG_nTRST),     (IEN  | PTD | DIS | M0)) /*JTAG_nTRST*/\
 938         MUX_VAL(CP(JTAG_TCK),       (IEN  | PTD | DIS | M0)) /*JTAG_TCK*/\
 939         MUX_VAL(CP(JTAG_TMS),       (IEN  | PTD | DIS | M0)) /*JTAG_TMS*/\
 940         MUX_VAL(CP(JTAG_TDI),       (IEN  | PTD | DIS | M0)) /*JTAG_TDI*/\
 941         MUX_VAL(CP(JTAG_EMU0),      (IEN  | PTD | DIS | M0)) /*JTAG_EMU0*/\
 942         MUX_VAL(CP(JTAG_EMU1),      (IEN  | PTD | DIS | M0)) /*JTAG_EMU1*/\
 943         MUX_VAL(CP(ETK_CLK),        (IEN  | PTD | DIS | M4)) /*GPIO_12*/\
 944         MUX_VAL(CP(ETK_CTL),        (IEN  | PTD | DIS | M4)) /*GPIO_13*/\
 945         MUX_VAL(CP(ETK_D0),         (IEN  | PTD | DIS | M4)) /*GPIO_14*/\
 946         MUX_VAL(CP(ETK_D1),         (IEN  | PTD | DIS | M4)) /*GPIO_15*/\
 947         MUX_VAL(CP(ETK_D2),         (IEN  | PTD | DIS | M4)) /*GPIO_16*/\
 948         MUX_VAL(CP(ETK_D11),        (IEN  | PTD | DIS | M4)) /*GPIO_25*/\
 949         MUX_VAL(CP(ETK_D12),        (IEN  | PTD | DIS | M4)) /*GPIO_26*/\
 950         MUX_VAL(CP(ETK_D13),        (IEN  | PTD | DIS | M4)) /*GPIO_27*/\
 951         MUX_VAL(CP(ETK_D14),        (IEN  | PTD | DIS | M4)) /*GPIO_28*/\
 952         MUX_VAL(CP(ETK_D15),        (IEN  | PTD | DIS | M4)) /*GPIO_29 */\
 953         MUX_VAL(CP(sdrc_cke0),      (IDIS | PTU | EN  | M0)) /*sdrc_cke0 */\
 954         MUX_VAL(CP(sdrc_cke1),      (IDIS | PTD | DIS | M7)) /*sdrc_cke1 not used*/
 955
 956 /**********************************************************
 957  * Routine: set_muxconf_regs
 958  * Description: Setting up the configuration Mux registers
 959  *              specific to the hardware. Many pins need
 960  *              to be moved from protect to primary mode.
 961  *********************************************************/
 962 void set_muxconf_regs(void)
 963 {
 964         MUX_DEFAULT();
 965 }
 966
 967 /**********************************************************
 968  * Routine: nand+_init
 969  * Description: Set up nand for nand and jffs2 commands
 970  *********************************************************/
 971
 972 int nand_init(void)
 973 {
 974         /* global settings */
 975         __raw_writel(0x10, GPMC_SYSCONFIG);     /* smart idle */
 976         __raw_writel(0x0, GPMC_IRQENABLE);      /* isr's sources masked */
 977         __raw_writel(0, GPMC_TIMEOUT_CONTROL);/* timeout disable */
 978
 979         /* Set the GPMC Vals, NAND is mapped at CS0, oneNAND at CS0.
 980          *  We configure only GPMC CS0 with required values. Configiring other devices
 981          *  at other CS is done in u-boot. So we don't have to bother doing it here.
 982          */
 983         __raw_writel(0 , GPMC_CONFIG7 + GPMC_CONFIG_CS0);
 984         delay(1000);
 985
 986 #ifdef CFG_NAND_K9F1G08R0A
 987         if ((get_mem_type() == GPMC_NAND) || (get_mem_type() == MMC_NAND)) {
 988                 __raw_writel(M_NAND_GPMC_CONFIG1, GPMC_CONFIG1 + GPMC_CONFIG_CS0);
 989                 __raw_writel(M_NAND_GPMC_CONFIG2, GPMC_CONFIG2 + GPMC_CONFIG_CS0);
 990                 __raw_writel(M_NAND_GPMC_CONFIG3, GPMC_CONFIG3 + GPMC_CONFIG_CS0);
 991                 __raw_writel(M_NAND_GPMC_CONFIG4, GPMC_CONFIG4 + GPMC_CONFIG_CS0);
 992                 __raw_writel(M_NAND_GPMC_CONFIG5, GPMC_CONFIG5 + GPMC_CONFIG_CS0);
 993                 __raw_writel(M_NAND_GPMC_CONFIG6, GPMC_CONFIG6 + GPMC_CONFIG_CS0);
 994
 995                 /* Enable the GPMC Mapping */
 996                 __raw_writel((((OMAP34XX_GPMC_CS0_SIZE & 0xF)<<8) |
 997                              ((NAND_BASE_ADR>>24) & 0x3F) |
 998                              (1<<6)),  (GPMC_CONFIG7 + GPMC_CONFIG_CS0));
 999                 delay(2000);
1000
1001                 if (nand_chip()) {
1002 #ifdef CFG_PRINTF
1003                         printf("Unsupported Chip!\n");
1004 #endif
1005                         return 1;
1006                 }
1007         }
1008 #endif
1009
1010 #ifdef CFG_ONENAND
1011         if ((get_mem_type() == GPMC_ONENAND) || (get_mem_type() == MMC_ONENAND)) {
1012                 __raw_writel(ONENAND_GPMC_CONFIG1, GPMC_CONFIG1 + GPMC_CONFIG_CS0);
1013                 __raw_writel(ONENAND_GPMC_CONFIG2, GPMC_CONFIG2 + GPMC_CONFIG_CS0);
1014                 __raw_writel(ONENAND_GPMC_CONFIG3, GPMC_CONFIG3 + GPMC_CONFIG_CS0);
1015                 __raw_writel(ONENAND_GPMC_CONFIG4, GPMC_CONFIG4 + GPMC_CONFIG_CS0);
1016                 __raw_writel(ONENAND_GPMC_CONFIG5, GPMC_CONFIG5 + GPMC_CONFIG_CS0);
1017                 __raw_writel(ONENAND_GPMC_CONFIG6, GPMC_CONFIG6 + GPMC_CONFIG_CS0);
1018
1019                 /* Enable the GPMC Mapping */
1020                 __raw_writel((((OMAP34XX_GPMC_CS0_SIZE & 0xF)<<8) |
1021                              ((ONENAND_BASE>>24) & 0x3F) |
1022                              (1<<6)),  (GPMC_CONFIG7 + GPMC_CONFIG_CS0));
1023                 delay(2000);
1024
1025                 if (onenand_chip()) {
1026 #ifdef CFG_PRINTF
1027                         printf("OneNAND Unsupported !\n");
1028 #endif
1029                         return 1;
1030                 }
1031         }
1032 #endif
1033         return 0;
1034 }
1035
1036 #define DEBUG_LED1                      149     /* gpio */
1037 #define DEBUG_LED2                      150     /* gpio */
1038
1039 void blinkLEDs()
1040 {
1041         void *p;
1042
1043         /* Alternately turn the LEDs on and off */
1044         p = (unsigned long *)OMAP34XX_GPIO5_BASE;
1045         while (1) {
1046                 /* turn LED1 on and LED2 off */
1047                 *(unsigned long *)(p + 0x94) = 1 << (DEBUG_LED1 % 32);
1048                 *(unsigned long *)(p + 0x90) = 1 << (DEBUG_LED2 % 32);
1049
1050                 /* delay for a while */
1051                 delay(1000);
1052
1053                 /* turn LED1 off and LED2 on */
1054                 *(unsigned long *)(p + 0x90) = 1 << (DEBUG_LED1 % 32);
1055                 *(unsigned long *)(p + 0x94) = 1 << (DEBUG_LED2 % 32);
1056
1057                 /* delay for a while */
1058                 delay(1000);
1059         }
1060 }
1061
1062 /* optionally do something like blinking LED */
1063 void board_hang(void)
1064 {
1065         while (1)
1066                 blinkLEDs();
1067 }
1068
1069 /******************************************************************************
1070  * Dummy function to handle errors for EABI incompatibility
1071  *****************************************************************************/
1072 void raise(void)
1073 {
1074 }
1075
1076 /******************************************************************************
1077  * Dummy function to handle errors for EABI incompatibility
1078  *****************************************************************************/
1079 void abort(void)
1080 {
1081 }