arch/mips/mm/tlbex.c

   1 /*
   2  * This file is subject to the terms and conditions of the GNU General Public
   3  * License.  See the file "COPYING" in the main directory of this archive
   4  * for more details.
   5  *
   6  * Synthesize TLB refill handlers at runtime.
   7  *
   8  * Copyright (C) 2004, 2005, 2006, 2008  Thiemo Seufer
   9  * Copyright (C) 2005, 2007, 2008, 2009  Maciej W. Rozycki
  10  * Copyright (C) 2006  Ralf Baechle (ralf@linux-mips.org)
  11  * Copyright (C) 2008, 2009 Cavium Networks, Inc.
  12  * Copyright (C) 2011  MIPS Technologies, Inc.
  13  *
  14  * ... and the days got worse and worse and now you see
  15  * I've gone completly out of my mind.
  16  *
  17  * They're coming to take me a away haha
  18  * they're coming to take me a away hoho hihi haha
  19  * to the funny farm where code is beautiful all the time ...
  20  *
  21  * (Condolences to Napoleon XIV)
  22  */
  23
  24 #include <linux/bug.h>
  25 #include <linux/kernel.h>
  26 #include <linux/types.h>
  27 #include <linux/smp.h>
  28 #include <linux/string.h>
  29 #include <linux/init.h>
  30 #include <linux/cache.h>
  31
  32 #include <asm/cacheflush.h>
  33 #include <asm/pgtable.h>
  34 #include <asm/war.h>
  35 #include <asm/uasm.h>
  36 #include <asm/setup.h>
  37
  38 /*
  39  * TLB load/store/modify handlers.
  40  *
  41  * Only the fastpath gets synthesized at runtime, the slowpath for
  42  * do_page_fault remains normal asm.
  43  */
  44 extern void tlb_do_page_fault_0(void);
  45 extern void tlb_do_page_fault_1(void);
  46
  47 struct work_registers {
  48         int r1;
  49         int r2;
  50         int r3;
  51 };
  52
  53 struct tlb_reg_save {
  54         unsigned long a;
  55         unsigned long b;
  56 } ____cacheline_aligned_in_smp;
  57
  58 static struct tlb_reg_save handler_reg_save[NR_CPUS];
  59
  60 static inline int r45k_bvahwbug(void)
  61 {
  62         /* XXX: We should probe for the presence of this bug, but we don't. */
  63         return 0;
  64 }
  65
  66 static inline int r4k_250MHZhwbug(void)
  67 {
  68         /* XXX: We should probe for the presence of this bug, but we don't. */
  69         return 0;
  70 }
  71
  72 static inline int __maybe_unused bcm1250_m3_war(void)
  73 {
  74         return BCM1250_M3_WAR;
  75 }
  76
  77 static inline int __maybe_unused r10000_llsc_war(void)
  78 {
  79         return R10000_LLSC_WAR;
  80 }
  81
  82 static int use_bbit_insns(void)
  83 {
  84         switch (current_cpu_type()) {
  85         case CPU_CAVIUM_OCTEON:
  86         case CPU_CAVIUM_OCTEON_PLUS:
  87         case CPU_CAVIUM_OCTEON2:
  88                 return 1;
  89         default:
  90                 return 0;
  91         }
  92 }
  93
  94 static int use_lwx_insns(void)
  95 {
  96         switch (current_cpu_type()) {
  97         case CPU_CAVIUM_OCTEON2:
  98                 return 1;
  99         default:
 100                 return 0;
 101         }
 102 }
 103 #if defined(CONFIG_CAVIUM_OCTEON_CVMSEG_SIZE) && \
 104     CONFIG_CAVIUM_OCTEON_CVMSEG_SIZE > 0
 105 static bool scratchpad_available(void)
 106 {
 107         return true;
 108 }
 109 static int scratchpad_offset(int i)
 110 {
 111         /*
 112          * CVMSEG starts at address -32768 and extends for
 113          * CAVIUM_OCTEON_CVMSEG_SIZE 128 byte cache lines.
 114          */
 115         i += 1; /* Kernel use starts at the top and works down. */
 116         return CONFIG_CAVIUM_OCTEON_CVMSEG_SIZE * 128 - (8 * i) - 32768;
 117 }
 118 #else
 119 static bool scratchpad_available(void)
 120 {
 121         return false;
 122 }
 123 static int scratchpad_offset(int i)
 124 {
 125         BUG();
 126         /* Really unreachable, but evidently some GCC want this. */
 127         return 0;
 128 }
 129 #endif
 130 /*
 131  * Found by experiment: At least some revisions of the 4kc throw under
 132  * some circumstances a machine check exception, triggered by invalid
 133  * values in the index register.  Delaying the tlbp instruction until
 134  * after the next branch,  plus adding an additional nop in front of
 135  * tlbwi/tlbwr avoids the invalid index register values. Nobody knows
 136  * why; it's not an issue caused by the core RTL.
 137  *
 138  */
 139 static int __cpuinit m4kc_tlbp_war(void)
 140 {
 141         return (current_cpu_data.processor_id & 0xffff00) ==
 142                (PRID_COMP_MIPS | PRID_IMP_4KC);
 143 }
 144
 145 /* Handle labels (which must be positive integers). */
 146 enum label_id {
 147         label_second_part = 1,
 148         label_leave,
 149         label_vmalloc,
 150         label_vmalloc_done,
 151         label_tlbw_hazard_0,
 152         label_split = label_tlbw_hazard_0 + 8,
 153         label_tlbl_goaround1,
 154         label_tlbl_goaround2,
 155         label_nopage_tlbl,
 156         label_nopage_tlbs,
 157         label_nopage_tlbm,
 158         label_smp_pgtable_change,
 159         label_r3000_write_probe_fail,
 160         label_large_segbits_fault,
 161 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
 162         label_tlb_huge_update,
 163 #endif
 164 };
 165
 166 UASM_L_LA(_second_part)
 167 UASM_L_LA(_leave)
 168 UASM_L_LA(_vmalloc)
 169 UASM_L_LA(_vmalloc_done)
 170 /* _tlbw_hazard_x is handled differently.  */
 171 UASM_L_LA(_split)
 172 UASM_L_LA(_tlbl_goaround1)
 173 UASM_L_LA(_tlbl_goaround2)
 174 UASM_L_LA(_nopage_tlbl)
 175 UASM_L_LA(_nopage_tlbs)
 176 UASM_L_LA(_nopage_tlbm)
 177 UASM_L_LA(_smp_pgtable_change)
 178 UASM_L_LA(_r3000_write_probe_fail)
 179 UASM_L_LA(_large_segbits_fault)
 180 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
 181 UASM_L_LA(_tlb_huge_update)
 182 #endif
 183
 184 static int __cpuinitdata hazard_instance;
 185
 186 static void uasm_bgezl_hazard(u32 **p, struct uasm_reloc **r, int instance)
 187 {
 188         switch (instance) {
 189         case 0 ... 7:
 190                 uasm_il_bgezl(p, r, 0, label_tlbw_hazard_0 + instance);
 191                 return;
 192         default:
 193                 BUG();
 194         }
 195 }
 196
 197 static void uasm_bgezl_label(struct uasm_label **l, u32 **p, int instance)
 198 {
 199         switch (instance) {
 200         case 0 ... 7:
 201                 uasm_build_label(l, *p, label_tlbw_hazard_0 + instance);
 202                 break;
 203         default:
 204                 BUG();
 205         }
 206 }
 207
 208 /*
 209  * pgtable bits are assigned dynamically depending on processor feature
 210  * and statically based on kernel configuration.  This spits out the actual
 211  * values the kernel is using.  Required to make sense from disassembled
 212  * TLB exception handlers.
 213  */
 214 static void output_pgtable_bits_defines(void)
 215 {
 216 #define pr_define(fmt, ...)                                     \
 217         pr_debug("#define " fmt, ##__VA_ARGS__)
 218
 219         pr_debug("#include <asm/asm.h>\n");
 220         pr_debug("#include <asm/regdef.h>\n");
 221         pr_debug("\n");
 222
 223         pr_define("_PAGE_PRESENT_SHIFT %d\n", _PAGE_PRESENT_SHIFT);
 224         pr_define("_PAGE_READ_SHIFT %d\n", _PAGE_READ_SHIFT);
 225         pr_define("_PAGE_WRITE_SHIFT %d\n", _PAGE_WRITE_SHIFT);
 226         pr_define("_PAGE_ACCESSED_SHIFT %d\n", _PAGE_ACCESSED_SHIFT);
 227         pr_define("_PAGE_MODIFIED_SHIFT %d\n", _PAGE_MODIFIED_SHIFT);
 228 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
 229         pr_define("_PAGE_HUGE_SHIFT %d\n", _PAGE_HUGE_SHIFT);
 230         pr_define("_PAGE_SPLITTING_SHIFT %d\n", _PAGE_SPLITTING_SHIFT);
 231 #endif
 232         if (cpu_has_rixi) {
 233 #ifdef _PAGE_NO_EXEC_SHIFT
 234                 pr_define("_PAGE_NO_EXEC_SHIFT %d\n", _PAGE_NO_EXEC_SHIFT);
 235 #endif
 236 #ifdef _PAGE_NO_READ_SHIFT
 237                 pr_define("_PAGE_NO_READ_SHIFT %d\n", _PAGE_NO_READ_SHIFT);
 238 #endif
 239         }
 240         pr_define("_PAGE_GLOBAL_SHIFT %d\n", _PAGE_GLOBAL_SHIFT);
 241         pr_define("_PAGE_VALID_SHIFT %d\n", _PAGE_VALID_SHIFT);
 242         pr_define("_PAGE_DIRTY_SHIFT %d\n", _PAGE_DIRTY_SHIFT);
 243         pr_define("_PFN_SHIFT %d\n", _PFN_SHIFT);
 244         pr_debug("\n");
 245 }
 246
 247 static inline void dump_handler(const char *symbol, const u32 *handler, int count)
 248 {
 249         int i;
 250
 251         pr_debug("LEAF(%s)\n", symbol);
 252
 253         pr_debug("\t.set push\n");
 254         pr_debug("\t.set noreorder\n");
 255
 256         for (i = 0; i < count; i++)
 257                 pr_debug("\t.word\t0x%08x\t\t# %p\n", handler[i], &handler[i]);
 258
 259         pr_debug("\t.set\tpop\n");
 260
 261         pr_debug("\tEND(%s)\n", symbol);
 262 }
 263
 264 /* The only general purpose registers allowed in TLB handlers. */
 265 #define K0              26
 266 #define K1              27
 267
 268 /* Some CP0 registers */
 269 #define C0_INDEX        0, 0
 270 #define C0_ENTRYLO0     2, 0
 271 #define C0_TCBIND       2, 2
 272 #define C0_ENTRYLO1     3, 0
 273 #define C0_CONTEXT      4, 0
 274 #define C0_PAGEMASK     5, 0
 275 #define C0_BADVADDR     8, 0
 276 #define C0_ENTRYHI      10, 0
 277 #define C0_EPC          14, 0
 278 #define C0_XCONTEXT     20, 0
 279
 280 #ifdef CONFIG_64BIT
 281 # define GET_CONTEXT(buf, reg) UASM_i_MFC0(buf, reg, C0_XCONTEXT)
 282 #else
 283 # define GET_CONTEXT(buf, reg) UASM_i_MFC0(buf, reg, C0_CONTEXT)
 284 #endif
 285
 286 /* The worst case length of the handler is around 18 instructions for
 287  * R3000-style TLBs and up to 63 instructions for R4000-style TLBs.
 288  * Maximum space available is 32 instructions for R3000 and 64
 289  * instructions for R4000.
 290  *
 291  * We deliberately chose a buffer size of 128, so we won't scribble
 292  * over anything important on overflow before we panic.
 293  */
 294 static u32 tlb_handler[128] __cpuinitdata;
 295
 296 /* simply assume worst case size for labels and relocs */
 297 static struct uasm_label labels[128] __cpuinitdata;
 298 static struct uasm_reloc relocs[128] __cpuinitdata;
 299
 300 #ifdef CONFIG_64BIT
 301 static int check_for_high_segbits __cpuinitdata;
 302 #endif
 303
 304 static int check_for_high_segbits __cpuinitdata;
 305
 306 static unsigned int kscratch_used_mask __cpuinitdata;
 307
 308 static int __cpuinit allocate_kscratch(void)
 309 {
 310         int r;
 311         unsigned int a = cpu_data[0].kscratch_mask & ~kscratch_used_mask;
 312
 313         r = ffs(a);
 314
 315         if (r == 0)
 316                 return -1;
 317
 318         r--; /* make it zero based */
 319
 320         kscratch_used_mask |= (1 << r);
 321
 322         return r;
 323 }
 324
 325 static int scratch_reg __cpuinitdata;
 326 static int pgd_reg __cpuinitdata;
 327 enum vmalloc64_mode {not_refill, refill_scratch, refill_noscratch};
 328
 329 static struct work_registers __cpuinit build_get_work_registers(u32 **p)
 330 {
 331         struct work_registers r;
 332
 333         int smp_processor_id_reg;
 334         int smp_processor_id_sel;
 335         int smp_processor_id_shift;
 336
 337         if (scratch_reg > 0) {
 338                 /* Save in CPU local C0_KScratch? */
 339                 UASM_i_MTC0(p, 1, 31, scratch_reg);
 340                 r.r1 = K0;
 341                 r.r2 = K1;
 342                 r.r3 = 1;
 343                 return r;
 344         }
 345
 346         if (num_possible_cpus() > 1) {
 347 #ifdef CONFIG_MIPS_PGD_C0_CONTEXT
 348                 smp_processor_id_shift = 51;
 349                 smp_processor_id_reg = 20; /* XContext */
 350                 smp_processor_id_sel = 0;
 351 #else
 352 # ifdef CONFIG_32BIT
 353                 smp_processor_id_shift = 25;
 354                 smp_processor_id_reg = 4; /* Context */
 355                 smp_processor_id_sel = 0;
 356 # endif
 357 # ifdef CONFIG_64BIT
 358                 smp_processor_id_shift = 26;
 359                 smp_processor_id_reg = 4; /* Context */
 360                 smp_processor_id_sel = 0;
 361 # endif
 362 #endif
 363                 /* Get smp_processor_id */
 364                 UASM_i_MFC0(p, K0, smp_processor_id_reg, smp_processor_id_sel);
 365                 UASM_i_SRL_SAFE(p, K0, K0, smp_processor_id_shift);
 366
 367                 /* handler_reg_save index in K0 */
 368                 UASM_i_SLL(p, K0, K0, ilog2(sizeof(struct tlb_reg_save)));
 369
 370                 UASM_i_LA(p, K1, (long)&handler_reg_save);
 371                 UASM_i_ADDU(p, K0, K0, K1);
 372         } else {
 373                 UASM_i_LA(p, K0, (long)&handler_reg_save);
 374         }
 375         /* K0 now points to save area, save $1 and $2  */
 376         UASM_i_SW(p, 1, offsetof(struct tlb_reg_save, a), K0);
 377         UASM_i_SW(p, 2, offsetof(struct tlb_reg_save, b), K0);
 378
 379         r.r1 = K1;
 380         r.r2 = 1;
 381         r.r3 = 2;
 382         return r;
 383 }
 384
 385 static void __cpuinit build_restore_work_registers(u32 **p)
 386 {
 387         if (scratch_reg > 0) {
 388                 UASM_i_MFC0(p, 1, 31, scratch_reg);
 389                 return;
 390         }
 391         /* K0 already points to save area, restore $1 and $2  */
 392         UASM_i_LW(p, 1, offsetof(struct tlb_reg_save, a), K0);
 393         UASM_i_LW(p, 2, offsetof(struct tlb_reg_save, b), K0);
 394 }
 395
 396 #ifndef CONFIG_MIPS_PGD_C0_CONTEXT
 397
 398 /*
 399  * CONFIG_MIPS_PGD_C0_CONTEXT implies 64 bit and lack of pgd_current,
 400  * we cannot do r3000 under these circumstances.
 401  *
 402  * Declare pgd_current here instead of including mmu_context.h to avoid type
 403  * conflicts for tlbmiss_handler_setup_pgd
 404  */
 405 extern unsigned long pgd_current[];
 406
 407 /*
 408  * The R3000 TLB handler is simple.
 409  */
 410 static void __cpuinit build_r3000_tlb_refill_handler(void)
 411 {
 412         long pgdc = (long)pgd_current;
 413         u32 *p;
 414
 415         memset(tlb_handler, 0, sizeof(tlb_handler));
 416         p = tlb_handler;
 417
 418         uasm_i_mfc0(&p, K0, C0_BADVADDR);
 419         uasm_i_lui(&p, K1, uasm_rel_hi(pgdc)); /* cp0 delay */
 420         uasm_i_lw(&p, K1, uasm_rel_lo(pgdc), K1);
 421         uasm_i_srl(&p, K0, K0, 22); /* load delay */
 422         uasm_i_sll(&p, K0, K0, 2);
 423         uasm_i_addu(&p, K1, K1, K0);
 424         uasm_i_mfc0(&p, K0, C0_CONTEXT);
 425         uasm_i_lw(&p, K1, 0, K1); /* cp0 delay */
 426         uasm_i_andi(&p, K0, K0, 0xffc); /* load delay */
 427         uasm_i_addu(&p, K1, K1, K0);
 428         uasm_i_lw(&p, K0, 0, K1);
 429         uasm_i_nop(&p); /* load delay */
 430         uasm_i_mtc0(&p, K0, C0_ENTRYLO0);
 431         uasm_i_mfc0(&p, K1, C0_EPC); /* cp0 delay */
 432         uasm_i_tlbwr(&p); /* cp0 delay */
 433         uasm_i_jr(&p, K1);
 434         uasm_i_rfe(&p); /* branch delay */
 435
 436         if (p > tlb_handler + 32)
 437                 panic("TLB refill handler space exceeded");
 438
 439         pr_debug("Wrote TLB refill handler (%u instructions).\n",
 440                  (unsigned int)(p - tlb_handler));
 441
 442         memcpy((void *)ebase, tlb_handler, 0x80);
 443
 444         dump_handler("r3000_tlb_refill", (u32 *)ebase, 32);
 445 }
 446 #endif /* CONFIG_MIPS_PGD_C0_CONTEXT */
 447
 448 /*
 449  * The R4000 TLB handler is much more complicated. We have two
 450  * consecutive handler areas with 32 instructions space each.
 451  * Since they aren't used at the same time, we can overflow in the
 452  * other one.To keep things simple, we first assume linear space,
 453  * then we relocate it to the final handler layout as needed.
 454  */
 455 static u32 final_handler[64] __cpuinitdata;
 456
 457 /*
 458  * Hazards
 459  *
 460  * From the IDT errata for the QED RM5230 (Nevada), processor revision 1.0:
 461  * 2. A timing hazard exists for the TLBP instruction.
 462  *
 463  *      stalling_instruction
 464  *      TLBP
 465  *
 466  * The JTLB is being read for the TLBP throughout the stall generated by the
 467  * previous instruction. This is not really correct as the stalling instruction
 468  * can modify the address used to access the JTLB.  The failure symptom is that
 469  * the TLBP instruction will use an address created for the stalling instruction
 470  * and not the address held in C0_ENHI and thus report the wrong results.
 471  *
 472  * The software work-around is to not allow the instruction preceding the TLBP
 473  * to stall - make it an NOP or some other instruction guaranteed not to stall.
 474  *
 475  * Errata 2 will not be fixed.  This errata is also on the R5000.
 476  *
 477  * As if we MIPS hackers wouldn't know how to nop pipelines happy ...
 478  */
 479 static void __cpuinit __maybe_unused build_tlb_probe_entry(u32 **p)
 480 {
 481         switch (current_cpu_type()) {
 482         /* Found by experiment: R4600 v2.0/R4700 needs this, too.  */
 483         case CPU_R4600:
 484         case CPU_R4700:
 485         case CPU_R5000:
 486         case CPU_NEVADA:
 487                 uasm_i_nop(p);
 488                 uasm_i_tlbp(p);
 489                 break;
 490
 491         default:
 492                 uasm_i_tlbp(p);
 493                 break;
 494         }
 495 }
 496
 497 /*
 498  * Write random or indexed TLB entry, and care about the hazards from
 499  * the preceding mtc0 and for the following eret.
 500  */
 501 enum tlb_write_entry { tlb_random, tlb_indexed };
 502
 503 static void __cpuinit build_tlb_write_entry(u32 **p, struct uasm_label **l,
 504                                          struct uasm_reloc **r,
 505                                          enum tlb_write_entry wmode)
 506 {
 507         void(*tlbw)(u32 **) = NULL;
 508
 509         switch (wmode) {
 510         case tlb_random: tlbw = uasm_i_tlbwr; break;
 511         case tlb_indexed: tlbw = uasm_i_tlbwi; break;
 512         }
 513
 514         if (cpu_has_mips_r2) {
 515                 /*
 516                  * The architecture spec says an ehb is required here,
 517                  * but a number of cores do not have the hazard and
 518                  * using an ehb causes an expensive pipeline stall.
 519                  */
 520                 switch (current_cpu_type()) {
 521                 case CPU_M14KC:
 522                 case CPU_74K:
 523                         break;
 524
 525                 default:
 526                         uasm_i_ehb(p);
 527                         break;
 528                 }
 529                 tlbw(p);
 530                 return;
 531         }
 532
 533         switch (current_cpu_type()) {
 534         case CPU_R4000PC:
 535         case CPU_R4000SC:
 536         case CPU_R4000MC:
 537         case CPU_R4400PC:
 538         case CPU_R4400SC:
 539         case CPU_R4400MC:
 540                 /*
 541                  * This branch uses up a mtc0 hazard nop slot and saves
 542                  * two nops after the tlbw instruction.
 543                  */
 544                 uasm_bgezl_hazard(p, r, hazard_instance);
 545                 tlbw(p);
 546                 uasm_bgezl_label(l, p, hazard_instance);
 547                 hazard_instance++;
 548                 uasm_i_nop(p);
 549                 break;
 550
 551         case CPU_R4600:
 552         case CPU_R4700:
 553                 uasm_i_nop(p);
 554                 tlbw(p);
 555                 uasm_i_nop(p);
 556                 break;
 557
 558         case CPU_R5000:
 559         case CPU_NEVADA:
 560                 uasm_i_nop(p); /* QED specifies 2 nops hazard */
 561                 uasm_i_nop(p); /* QED specifies 2 nops hazard */
 562                 tlbw(p);
 563                 break;
 564
 565         case CPU_R4300:
 566         case CPU_5KC:
 567         case CPU_TX49XX:
 568         case CPU_PR4450:
 569         case CPU_XLR:
 570                 uasm_i_nop(p);
 571                 tlbw(p);
 572                 break;
 573
 574         case CPU_R10000:
 575         case CPU_R12000:
 576         case CPU_R14000:
 577         case CPU_4KC:
 578         case CPU_4KEC:
 579         case CPU_M14KC:
 580         case CPU_SB1:
 581         case CPU_SB1A:
 582         case CPU_4KSC:
 583         case CPU_20KC:
 584         case CPU_25KF:
 585         case CPU_BMIPS32:
 586         case CPU_BMIPS3300:
 587         case CPU_BMIPS4350:
 588         case CPU_BMIPS4380:
 589         case CPU_BMIPS5000:
 590         case CPU_LOONGSON2:
 591         case CPU_R5500:
 592                 if (m4kc_tlbp_war())
 593                         uasm_i_nop(p);
 594         case CPU_ALCHEMY:
 595                 tlbw(p);
 596                 break;
 597
 598         case CPU_RM7000:
 599                 uasm_i_nop(p);
 600                 uasm_i_nop(p);
 601                 uasm_i_nop(p);
 602                 uasm_i_nop(p);
 603                 tlbw(p);
 604                 break;
 605
 606         case CPU_RM9000:
 607                 /*
 608                  * When the JTLB is updated by tlbwi or tlbwr, a subsequent
 609                  * use of the JTLB for instructions should not occur for 4
 610                  * cpu cycles and use for data translations should not occur
 611                  * for 3 cpu cycles.
 612                  */
 613                 uasm_i_ssnop(p);
 614                 uasm_i_ssnop(p);
 615                 uasm_i_ssnop(p);
 616                 uasm_i_ssnop(p);
 617                 tlbw(p);
 618                 uasm_i_ssnop(p);
 619                 uasm_i_ssnop(p);
 620                 uasm_i_ssnop(p);
 621                 uasm_i_ssnop(p);
 622                 break;
 623
 624         case CPU_VR4111:
 625         case CPU_VR4121:
 626         case CPU_VR4122:
 627         case CPU_VR4181:
 628         case CPU_VR4181A:
 629                 uasm_i_nop(p);
 630                 uasm_i_nop(p);
 631                 tlbw(p);
 632                 uasm_i_nop(p);
 633                 uasm_i_nop(p);
 634                 break;
 635
 636         case CPU_VR4131:
 637         case CPU_VR4133:
 638         case CPU_R5432:
 639                 uasm_i_nop(p);
 640                 uasm_i_nop(p);
 641                 tlbw(p);
 642                 break;
 643
 644         case CPU_JZRISC:
 645                 tlbw(p);
 646                 uasm_i_nop(p);
 647                 break;
 648
 649         default:
 650                 panic("No TLB refill handler yet (CPU type: %d)",
 651                       current_cpu_data.cputype);
 652                 break;
 653         }
 654 }
 655
 656 static __cpuinit __maybe_unused void build_convert_pte_to_entrylo(u32 **p,
 657                                                                   unsigned int reg)
 658 {
 659         if (cpu_has_rixi) {
 660                 UASM_i_ROTR(p, reg, reg, ilog2(_PAGE_GLOBAL));
 661         } else {
 662 #ifdef CONFIG_64BIT_PHYS_ADDR
 663                 uasm_i_dsrl_safe(p, reg, reg, ilog2(_PAGE_GLOBAL));
 664 #else
 665                 UASM_i_SRL(p, reg, reg, ilog2(_PAGE_GLOBAL));
 666 #endif
 667         }
 668 }
 669
 670 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
 671
 672 static __cpuinit void build_restore_pagemask(u32 **p,
 673                                              struct uasm_reloc **r,
 674                                              unsigned int tmp,
 675                                              enum label_id lid,
 676                                              int restore_scratch)
 677 {
 678         if (restore_scratch) {
 679                 /* Reset default page size */
 680                 if (PM_DEFAULT_MASK >> 16) {
 681                         uasm_i_lui(p, tmp, PM_DEFAULT_MASK >> 16);
 682                         uasm_i_ori(p, tmp, tmp, PM_DEFAULT_MASK & 0xffff);
 683                         uasm_i_mtc0(p, tmp, C0_PAGEMASK);
 684                         uasm_il_b(p, r, lid);
 685                 } else if (PM_DEFAULT_MASK) {
 686                         uasm_i_ori(p, tmp, 0, PM_DEFAULT_MASK);
 687                         uasm_i_mtc0(p, tmp, C0_PAGEMASK);
 688                         uasm_il_b(p, r, lid);
 689                 } else {
 690                         uasm_i_mtc0(p, 0, C0_PAGEMASK);
 691                         uasm_il_b(p, r, lid);
 692                 }
 693                 if (scratch_reg > 0)
 694                         UASM_i_MFC0(p, 1, 31, scratch_reg);
 695                 else
 696                         UASM_i_LW(p, 1, scratchpad_offset(0), 0);
 697         } else {
 698                 /* Reset default page size */
 699                 if (PM_DEFAULT_MASK >> 16) {
 700                         uasm_i_lui(p, tmp, PM_DEFAULT_MASK >> 16);
 701                         uasm_i_ori(p, tmp, tmp, PM_DEFAULT_MASK & 0xffff);
 702                         uasm_il_b(p, r, lid);
 703                         uasm_i_mtc0(p, tmp, C0_PAGEMASK);
 704                 } else if (PM_DEFAULT_MASK) {
 705                         uasm_i_ori(p, tmp, 0, PM_DEFAULT_MASK);
 706                         uasm_il_b(p, r, lid);
 707                         uasm_i_mtc0(p, tmp, C0_PAGEMASK);
 708                 } else {
 709                         uasm_il_b(p, r, lid);
 710                         uasm_i_mtc0(p, 0, C0_PAGEMASK);
 711                 }
 712         }
 713 }
 714
 715 static __cpuinit void build_huge_tlb_write_entry(u32 **p,
 716                                                  struct uasm_label **l,
 717                                                  struct uasm_reloc **r,
 718                                                  unsigned int tmp,
 719                                                  enum tlb_write_entry wmode,
 720                                                  int restore_scratch)
 721 {
 722         /* Set huge page tlb entry size */
 723         uasm_i_lui(p, tmp, PM_HUGE_MASK >> 16);
 724         uasm_i_ori(p, tmp, tmp, PM_HUGE_MASK & 0xffff);
 725         uasm_i_mtc0(p, tmp, C0_PAGEMASK);
 726
 727         build_tlb_write_entry(p, l, r, wmode);
 728
 729         build_restore_pagemask(p, r, tmp, label_leave, restore_scratch);
 730 }
 731
 732 /*
 733  * Check if Huge PTE is present, if so then jump to LABEL.
 734  */
 735 static void __cpuinit
 736 build_is_huge_pte(u32 **p, struct uasm_reloc **r, unsigned int tmp,
 737                 unsigned int pmd, int lid)
 738 {
 739         UASM_i_LW(p, tmp, 0, pmd);
 740         if (use_bbit_insns()) {
 741                 uasm_il_bbit1(p, r, tmp, ilog2(_PAGE_HUGE), lid);
 742         } else {
 743                 uasm_i_andi(p, tmp, tmp, _PAGE_HUGE);
 744                 uasm_il_bnez(p, r, tmp, lid);
 745         }
 746 }
 747
 748 static __cpuinit void build_huge_update_entries(u32 **p,
 749                                                 unsigned int pte,
 750                                                 unsigned int tmp)
 751 {
 752         int small_sequence;
 753
 754         /*
 755          * A huge PTE describes an area the size of the
 756          * configured huge page size. This is twice the
 757          * of the large TLB entry size we intend to use.
 758          * A TLB entry half the size of the configured
 759          * huge page size is configured into entrylo0
 760          * and entrylo1 to cover the contiguous huge PTE
 761          * address space.
 762          */
 763         small_sequence = (HPAGE_SIZE >> 7) < 0x10000;
 764
 765         /* We can clobber tmp.  It isn't used after this.*/
 766         if (!small_sequence)
 767                 uasm_i_lui(p, tmp, HPAGE_SIZE >> (7 + 16));
 768
 769         build_convert_pte_to_entrylo(p, pte);
 770         UASM_i_MTC0(p, pte, C0_ENTRYLO0); /* load it */
 771         /* convert to entrylo1 */
 772         if (small_sequence)
 773                 UASM_i_ADDIU(p, pte, pte, HPAGE_SIZE >> 7);
 774         else
 775                 UASM_i_ADDU(p, pte, pte, tmp);
 776
 777         UASM_i_MTC0(p, pte, C0_ENTRYLO1); /* load it */
 778 }
 779
 780 static __cpuinit void build_huge_handler_tail(u32 **p,
 781                                               struct uasm_reloc **r,
 782                                               struct uasm_label **l,
 783                                               unsigned int pte,
 784                                               unsigned int ptr)
 785 {
 786 #ifdef CONFIG_SMP
 787         UASM_i_SC(p, pte, 0, ptr);
 788         uasm_il_beqz(p, r, pte, label_tlb_huge_update);
 789         UASM_i_LW(p, pte, 0, ptr); /* Needed because SC killed our PTE */
 790 #else
 791         UASM_i_SW(p, pte, 0, ptr);
 792 #endif
 793         build_huge_update_entries(p, pte, ptr);
 794         build_huge_tlb_write_entry(p, l, r, pte, tlb_indexed, 0);
 795 }
 796 #endif /* CONFIG_MIPS_HUGE_TLB_SUPPORT */
 797
 798 #ifdef CONFIG_64BIT
 799 /*
 800  * TMP and PTR are scratch.
 801  * TMP will be clobbered, PTR will hold the pmd entry.
 802  */
 803 static void __cpuinit
 804 build_get_pmde64(u32 **p, struct uasm_label **l, struct uasm_reloc **r,
 805                  unsigned int tmp, unsigned int ptr)
 806 {
 807 #ifndef CONFIG_MIPS_PGD_C0_CONTEXT
 808         long pgdc = (long)pgd_current;
 809 #endif
 810         /*
 811          * The vmalloc handling is not in the hotpath.
 812          */
 813         uasm_i_dmfc0(p, tmp, C0_BADVADDR);
 814
 815         if (check_for_high_segbits) {
 816                 /*
 817                  * The kernel currently implicitely assumes that the
 818                  * MIPS SEGBITS parameter for the processor is
 819                  * (PGDIR_SHIFT+PGDIR_BITS) or less, and will never
 820                  * allocate virtual addresses outside the maximum
 821                  * range for SEGBITS = (PGDIR_SHIFT+PGDIR_BITS). But
 822                  * that doesn't prevent user code from accessing the
 823                  * higher xuseg addresses.  Here, we make sure that
 824                  * everything but the lower xuseg addresses goes down
 825                  * the module_alloc/vmalloc path.
 826                  */
 827                 uasm_i_dsrl_safe(p, ptr, tmp, PGDIR_SHIFT + PGD_ORDER + PAGE_SHIFT - 3);
 828                 uasm_il_bnez(p, r, ptr, label_vmalloc);
 829         } else {
 830                 uasm_il_bltz(p, r, tmp, label_vmalloc);
 831         }
 832         /* No uasm_i_nop needed here, since the next insn doesn't touch TMP. */
 833
 834 #ifdef CONFIG_MIPS_PGD_C0_CONTEXT
 835         if (pgd_reg != -1) {
 836                 /* pgd is in pgd_reg */
 837                 UASM_i_MFC0(p, ptr, 31, pgd_reg);
 838         } else {
 839                 /*
 840                  * &pgd << 11 stored in CONTEXT [23..63].
 841                  */
 842                 UASM_i_MFC0(p, ptr, C0_CONTEXT);
 843
 844                 /* Clear lower 23 bits of context. */
 845                 uasm_i_dins(p, ptr, 0, 0, 23);
 846
 847                 /* 1 0  1 0 1  << 6  xkphys cached */
 848                 uasm_i_ori(p, ptr, ptr, 0x540);
 849                 uasm_i_drotr(p, ptr, ptr, 11);
 850         }
 851 #elif defined(CONFIG_SMP)
 852 # ifdef  CONFIG_MIPS_MT_SMTC
 853         /*
 854          * SMTC uses TCBind value as "CPU" index
 855          */
 856         uasm_i_mfc0(p, ptr, C0_TCBIND);
 857         uasm_i_dsrl_safe(p, ptr, ptr, 19);
 858 # else
 859         /*
 860          * 64 bit SMP running in XKPHYS has smp_processor_id() << 3
 861          * stored in CONTEXT.
 862          */
 863         uasm_i_dmfc0(p, ptr, C0_CONTEXT);
 864         uasm_i_dsrl_safe(p, ptr, ptr, 23);
 865 # endif
 866         UASM_i_LA_mostly(p, tmp, pgdc);
 867         uasm_i_daddu(p, ptr, ptr, tmp);
 868         uasm_i_dmfc0(p, tmp, C0_BADVADDR);
 869         uasm_i_ld(p, ptr, uasm_rel_lo(pgdc), ptr);
 870 #else
 871         UASM_i_LA_mostly(p, ptr, pgdc);
 872         uasm_i_ld(p, ptr, uasm_rel_lo(pgdc), ptr);
 873 #endif
 874
 875         uasm_l_vmalloc_done(l, *p);
 876
 877         /* get pgd offset in bytes */
 878         uasm_i_dsrl_safe(p, tmp, tmp, PGDIR_SHIFT - 3);
 879
 880         uasm_i_andi(p, tmp, tmp, (PTRS_PER_PGD - 1)<<3);
 881         uasm_i_daddu(p, ptr, ptr, tmp); /* add in pgd offset */
 882 #ifndef __PAGETABLE_PMD_FOLDED
 883         uasm_i_dmfc0(p, tmp, C0_BADVADDR); /* get faulting address */
 884         uasm_i_ld(p, ptr, 0, ptr); /* get pmd pointer */
 885         uasm_i_dsrl_safe(p, tmp, tmp, PMD_SHIFT-3); /* get pmd offset in bytes */
 886         uasm_i_andi(p, tmp, tmp, (PTRS_PER_PMD - 1)<<3);
 887         uasm_i_daddu(p, ptr, ptr, tmp); /* add in pmd offset */
 888 #endif
 889 }
 890
 891 /*
 892  * BVADDR is the faulting address, PTR is scratch.
 893  * PTR will hold the pgd for vmalloc.
 894  */
 895 static void __cpuinit
 896 build_get_pgd_vmalloc64(u32 **p, struct uasm_label **l, struct uasm_reloc **r,
 897                         unsigned int bvaddr, unsigned int ptr,
 898                         enum vmalloc64_mode mode)
 899 {
 900         long swpd = (long)swapper_pg_dir;
 901         int single_insn_swpd;
 902         int did_vmalloc_branch = 0;
 903
 904         single_insn_swpd = uasm_in_compat_space_p(swpd) && !uasm_rel_lo(swpd);
 905
 906         uasm_l_vmalloc(l, *p);
 907
 908         if (mode != not_refill && check_for_high_segbits) {
 909                 if (single_insn_swpd) {
 910                         uasm_il_bltz(p, r, bvaddr, label_vmalloc_done);
 911                         uasm_i_lui(p, ptr, uasm_rel_hi(swpd));
 912                         did_vmalloc_branch = 1;
 913                         /* fall through */
 914                 } else {
 915                         uasm_il_bgez(p, r, bvaddr, label_large_segbits_fault);
 916                 }
 917         }
 918         if (!did_vmalloc_branch) {
 919                 if (uasm_in_compat_space_p(swpd) && !uasm_rel_lo(swpd)) {
 920                         uasm_il_b(p, r, label_vmalloc_done);
 921                         uasm_i_lui(p, ptr, uasm_rel_hi(swpd));
 922                 } else {
 923                         UASM_i_LA_mostly(p, ptr, swpd);
 924                         uasm_il_b(p, r, label_vmalloc_done);
 925                         if (uasm_in_compat_space_p(swpd))
 926                                 uasm_i_addiu(p, ptr, ptr, uasm_rel_lo(swpd));
 927                         else
 928                                 uasm_i_daddiu(p, ptr, ptr, uasm_rel_lo(swpd));
 929                 }
 930         }
 931         if (mode != not_refill && check_for_high_segbits) {
 932                 uasm_l_large_segbits_fault(l, *p);
 933                 /*
 934                  * We get here if we are an xsseg address, or if we are
 935                  * an xuseg address above (PGDIR_SHIFT+PGDIR_BITS) boundary.
 936                  *
 937                  * Ignoring xsseg (assume disabled so would generate
 938                  * (address errors?), the only remaining possibility
 939                  * is the upper xuseg addresses.  On processors with
 940                  * TLB_SEGBITS <= PGDIR_SHIFT+PGDIR_BITS, these
 941                  * addresses would have taken an address error. We try
 942                  * to mimic that here by taking a load/istream page
 943                  * fault.
 944                  */
 945                 UASM_i_LA(p, ptr, (unsigned long)tlb_do_page_fault_0);
 946                 uasm_i_jr(p, ptr);
 947
 948                 if (mode == refill_scratch) {
 949                         if (scratch_reg > 0)
 950                                 UASM_i_MFC0(p, 1, 31, scratch_reg);
 951                         else
 952                                 UASM_i_LW(p, 1, scratchpad_offset(0), 0);
 953                 } else {
 954                         uasm_i_nop(p);
 955                 }
 956         }
 957 }
 958
 959 #else /* !CONFIG_64BIT */
 960
 961 /*
 962  * TMP and PTR are scratch.
 963  * TMP will be clobbered, PTR will hold the pgd entry.
 964  */
 965 static void __cpuinit __maybe_unused
 966 build_get_pgde32(u32 **p, unsigned int tmp, unsigned int ptr)
 967 {
 968         long pgdc = (long)pgd_current;
 969
 970         /* 32 bit SMP has smp_processor_id() stored in CONTEXT. */
 971 #ifdef CONFIG_SMP
 972 #ifdef  CONFIG_MIPS_MT_SMTC
 973         /*
 974          * SMTC uses TCBind value as "CPU" index
 975          */
 976         uasm_i_mfc0(p, ptr, C0_TCBIND);
 977         UASM_i_LA_mostly(p, tmp, pgdc);
 978         uasm_i_srl(p, ptr, ptr, 19);
 979 #else
 980         /*
 981          * smp_processor_id() << 3 is stored in CONTEXT.
 982          */
 983         uasm_i_mfc0(p, ptr, C0_CONTEXT);
 984         UASM_i_LA_mostly(p, tmp, pgdc);
 985         uasm_i_srl(p, ptr, ptr, 23);
 986 #endif
 987         uasm_i_addu(p, ptr, tmp, ptr);
 988 #else
 989         UASM_i_LA_mostly(p, ptr, pgdc);
 990 #endif
 991         uasm_i_mfc0(p, tmp, C0_BADVADDR); /* get faulting address */
 992         uasm_i_lw(p, ptr, uasm_rel_lo(pgdc), ptr);
 993
 994         if (cpu_has_mips_r2) {
 995                 uasm_i_ext(p, tmp, tmp, PGDIR_SHIFT, (32 - PGDIR_SHIFT));
 996                 uasm_i_ins(p, ptr, tmp, PGD_T_LOG2, (32 - PGDIR_SHIFT));
 997                 return;
 998         }
 999
1000         uasm_i_srl(p, tmp, tmp, PGDIR_SHIFT); /* get pgd only bits */
1001         uasm_i_sll(p, tmp, tmp, PGD_T_LOG2);
1002         uasm_i_addu(p, ptr, ptr, tmp); /* add in pgd offset */
1003 }
1004
1005 #endif /* !CONFIG_64BIT */
1006
1007 static void __cpuinit build_adjust_context(u32 **p, unsigned int ctx)
1008 {
1009         unsigned int shift = 4 - (PTE_T_LOG2 + 1) + PAGE_SHIFT - 12;
1010         unsigned int mask = (PTRS_PER_PTE / 2 - 1) << (PTE_T_LOG2 + 1);
1011
1012         switch (current_cpu_type()) {
1013         case CPU_VR41XX:
1014         case CPU_VR4111:
1015         case CPU_VR4121:
1016         case CPU_VR4122:
1017         case CPU_VR4131:
1018         case CPU_VR4181:
1019         case CPU_VR4181A:
1020         case CPU_VR4133:
1021                 shift += 2;
1022                 break;
1023
1024         default:
1025                 break;
1026         }
1027
1028         if (shift)
1029                 UASM_i_SRL(p, ctx, ctx, shift);
1030         uasm_i_andi(p, ctx, ctx, mask);
1031 }
1032
1033 static void __cpuinit build_get_ptep(u32 **p, unsigned int tmp, unsigned int ptr)
1034 {
1035         if (cpu_has_mips_r2) {
1036                 /* PTE ptr offset is obtained from BadVAddr */
1037                 UASM_i_MFC0(p, tmp, C0_BADVADDR);
1038                 UASM_i_LW(p, ptr, 0, ptr);
1039                 uasm_i_ext(p, tmp, tmp, PAGE_SHIFT+1, PGDIR_SHIFT-PAGE_SHIFT-1);
1040                 uasm_i_ins(p, ptr, tmp, PTE_T_LOG2+1, PGDIR_SHIFT-PAGE_SHIFT-1);
1041                 return;
1042         }
1043
1044         /*
1045          * Bug workaround for the Nevada. It seems as if under certain
1046          * circumstances the move from cp0_context might produce a
1047          * bogus result when the mfc0 instruction and its consumer are
1048          * in a different cacheline or a load instruction, probably any
1049          * memory reference, is between them.
1050          */
1051         switch (current_cpu_type()) {
1052         case CPU_NEVADA:
1053                 UASM_i_LW(p, ptr, 0, ptr);
1054                 GET_CONTEXT(p, tmp); /* get context reg */
1055                 break;
1056
1057         default:
1058                 GET_CONTEXT(p, tmp); /* get context reg */
1059                 UASM_i_LW(p, ptr, 0, ptr);
1060                 break;
1061         }
1062
1063         build_adjust_context(p, tmp);
1064         UASM_i_ADDU(p, ptr, ptr, tmp); /* add in offset */
1065 }
1066
1067 static void __cpuinit build_update_entries(u32 **p, unsigned int tmp,
1068                                         unsigned int ptep)
1069 {
1070         /*
1071          * 64bit address support (36bit on a 32bit CPU) in a 32bit
1072          * Kernel is a special case. Only a few CPUs use it.
1073          */
1074 #ifdef CONFIG_64BIT_PHYS_ADDR
1075         if (cpu_has_64bits) {
1076                 uasm_i_ld(p, tmp, 0, ptep); /* get even pte */
1077                 uasm_i_ld(p, ptep, sizeof(pte_t), ptep); /* get odd pte */
1078                 if (cpu_has_rixi) {
1079                         UASM_i_ROTR(p, tmp, tmp, ilog2(_PAGE_GLOBAL));
1080                         UASM_i_MTC0(p, tmp, C0_ENTRYLO0); /* load it */
1081                         UASM_i_ROTR(p, ptep, ptep, ilog2(_PAGE_GLOBAL));
1082                 } else {
1083                         uasm_i_dsrl_safe(p, tmp, tmp, ilog2(_PAGE_GLOBAL)); /* convert to entrylo0 */
1084                         UASM_i_MTC0(p, tmp, C0_ENTRYLO0); /* load it */
1085                         uasm_i_dsrl_safe(p, ptep, ptep, ilog2(_PAGE_GLOBAL)); /* convert to entrylo1 */
1086                 }
1087                 UASM_i_MTC0(p, ptep, C0_ENTRYLO1); /* load it */
1088         } else {
1089                 int pte_off_even = sizeof(pte_t) / 2;
1090                 int pte_off_odd = pte_off_even + sizeof(pte_t);
1091
1092                 /* The pte entries are pre-shifted */
1093                 uasm_i_lw(p, tmp, pte_off_even, ptep); /* get even pte */
1094                 UASM_i_MTC0(p, tmp, C0_ENTRYLO0); /* load it */
1095                 uasm_i_lw(p, ptep, pte_off_odd, ptep); /* get odd pte */
1096                 UASM_i_MTC0(p, ptep, C0_ENTRYLO1); /* load it */
1097         }
1098 #else
1099         UASM_i_LW(p, tmp, 0, ptep); /* get even pte */
1100         UASM_i_LW(p, ptep, sizeof(pte_t), ptep); /* get odd pte */
1101         if (r45k_bvahwbug())
1102                 build_tlb_probe_entry(p);
1103         if (cpu_has_rixi) {
1104                 UASM_i_ROTR(p, tmp, tmp, ilog2(_PAGE_GLOBAL));
1105                 if (r4k_250MHZhwbug())
1106                         UASM_i_MTC0(p, 0, C0_ENTRYLO0);
1107                 UASM_i_MTC0(p, tmp, C0_ENTRYLO0); /* load it */
1108                 UASM_i_ROTR(p, ptep, ptep, ilog2(_PAGE_GLOBAL));
1109         } else {
1110                 UASM_i_SRL(p, tmp, tmp, ilog2(_PAGE_GLOBAL)); /* convert to entrylo0 */
1111                 if (r4k_250MHZhwbug())
1112                         UASM_i_MTC0(p, 0, C0_ENTRYLO0);
1113                 UASM_i_MTC0(p, tmp, C0_ENTRYLO0); /* load it */
1114                 UASM_i_SRL(p, ptep, ptep, ilog2(_PAGE_GLOBAL)); /* convert to entrylo1 */
1115                 if (r45k_bvahwbug())
1116                         uasm_i_mfc0(p, tmp, C0_INDEX);
1117         }
1118         if (r4k_250MHZhwbug())
1119                 UASM_i_MTC0(p, 0, C0_ENTRYLO1);
1120         UASM_i_MTC0(p, ptep, C0_ENTRYLO1); /* load it */
1121 #endif
1122 }
1123
1124 struct mips_huge_tlb_info {
1125         int huge_pte;
1126         int restore_scratch;
1127 };
1128
1129 static struct mips_huge_tlb_info __cpuinit
1130 build_fast_tlb_refill_handler (u32 **p, struct uasm_label **l,
1131                                struct uasm_reloc **r, unsigned int tmp,
1132                                unsigned int ptr, int c0_scratch)
1133 {
1134         struct mips_huge_tlb_info rv;
1135         unsigned int even, odd;
1136         int vmalloc_branch_delay_filled = 0;
1137         const int scratch = 1; /* Our extra working register */
1138
1139         rv.huge_pte = scratch;
1140         rv.restore_scratch = 0;
1141
1142         if (check_for_high_segbits) {
1143                 UASM_i_MFC0(p, tmp, C0_BADVADDR);
1144
1145                 if (pgd_reg != -1)
1146                         UASM_i_MFC0(p, ptr, 31, pgd_reg);
1147                 else
1148                         UASM_i_MFC0(p, ptr, C0_CONTEXT);
1149
1150                 if (c0_scratch >= 0)
1151                         UASM_i_MTC0(p, scratch, 31, c0_scratch);
1152                 else
1153                         UASM_i_SW(p, scratch, scratchpad_offset(0), 0);
1154
1155                 uasm_i_dsrl_safe(p, scratch, tmp,
1156                                  PGDIR_SHIFT + PGD_ORDER + PAGE_SHIFT - 3);
1157                 uasm_il_bnez(p, r, scratch, label_vmalloc);
1158
1159                 if (pgd_reg == -1) {
1160                         vmalloc_branch_delay_filled = 1;
1161                         /* Clear lower 23 bits of context. */
1162                         uasm_i_dins(p, ptr, 0, 0, 23);
1163                 }
1164         } else {
1165                 if (pgd_reg != -1)
1166                         UASM_i_MFC0(p, ptr, 31, pgd_reg);
1167                 else
1168                         UASM_i_MFC0(p, ptr, C0_CONTEXT);
1169
1170                 UASM_i_MFC0(p, tmp, C0_BADVADDR);
1171
1172                 if (c0_scratch >= 0)
1173                         UASM_i_MTC0(p, scratch, 31, c0_scratch);
1174                 else
1175                         UASM_i_SW(p, scratch, scratchpad_offset(0), 0);
1176
1177                 if (pgd_reg == -1)
1178                         /* Clear lower 23 bits of context. */
1179                         uasm_i_dins(p, ptr, 0, 0, 23);
1180
1181                 uasm_il_bltz(p, r, tmp, label_vmalloc);
1182         }
1183
1184         if (pgd_reg == -1) {
1185                 vmalloc_branch_delay_filled = 1;
1186                 /* 1 0  1 0 1  << 6  xkphys cached */
1187                 uasm_i_ori(p, ptr, ptr, 0x540);
1188                 uasm_i_drotr(p, ptr, ptr, 11);
1189         }
1190
1191 #ifdef __PAGETABLE_PMD_FOLDED
1192 #define LOC_PTEP scratch
1193 #else
1194 #define LOC_PTEP ptr
1195 #endif
1196
1197         if (!vmalloc_branch_delay_filled)
1198                 /* get pgd offset in bytes */
1199                 uasm_i_dsrl_safe(p, scratch, tmp, PGDIR_SHIFT - 3);
1200
1201         uasm_l_vmalloc_done(l, *p);
1202
1203         /*
1204          *                         tmp          ptr
1205          * fall-through case =   badvaddr  *pgd_current
1206          * vmalloc case      =   badvaddr  swapper_pg_dir
1207          */
1208
1209         if (vmalloc_branch_delay_filled)
1210                 /* get pgd offset in bytes */
1211                 uasm_i_dsrl_safe(p, scratch, tmp, PGDIR_SHIFT - 3);
1212
1213 #ifdef __PAGETABLE_PMD_FOLDED
1214         GET_CONTEXT(p, tmp); /* get context reg */
1215 #endif
1216         uasm_i_andi(p, scratch, scratch, (PTRS_PER_PGD - 1) << 3);
1217
1218         if (use_lwx_insns()) {
1219                 UASM_i_LWX(p, LOC_PTEP, scratch, ptr);
1220         } else {
1221                 uasm_i_daddu(p, ptr, ptr, scratch); /* add in pgd offset */
1222                 uasm_i_ld(p, LOC_PTEP, 0, ptr); /* get pmd pointer */
1223         }
1224
1225 #ifndef __PAGETABLE_PMD_FOLDED
1226         /* get pmd offset in bytes */
1227         uasm_i_dsrl_safe(p, scratch, tmp, PMD_SHIFT - 3);
1228         uasm_i_andi(p, scratch, scratch, (PTRS_PER_PMD - 1) << 3);
1229         GET_CONTEXT(p, tmp); /* get context reg */
1230
1231         if (use_lwx_insns()) {
1232                 UASM_i_LWX(p, scratch, scratch, ptr);
1233         } else {
1234                 uasm_i_daddu(p, ptr, ptr, scratch); /* add in pmd offset */
1235                 UASM_i_LW(p, scratch, 0, ptr);
1236         }
1237 #endif
1238         /* Adjust the context during the load latency. */
1239         build_adjust_context(p, tmp);
1240
1241 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
1242         uasm_il_bbit1(p, r, scratch, ilog2(_PAGE_HUGE), label_tlb_huge_update);
1243         /*
1244          * The in the LWX case we don't want to do the load in the
1245          * delay slot.  It cannot issue in the same cycle and may be
1246          * speculative and unneeded.
1247          */
1248         if (use_lwx_insns())
1249                 uasm_i_nop(p);
1250 #endif /* CONFIG_MIPS_HUGE_TLB_SUPPORT */
1251
1252
1253         /* build_update_entries */
1254         if (use_lwx_insns()) {
1255                 even = ptr;
1256                 odd = tmp;
1257                 UASM_i_LWX(p, even, scratch, tmp);
1258                 UASM_i_ADDIU(p, tmp, tmp, sizeof(pte_t));
1259                 UASM_i_LWX(p, odd, scratch, tmp);
1260         } else {
1261                 UASM_i_ADDU(p, ptr, scratch, tmp); /* add in offset */
1262                 even = tmp;
1263                 odd = ptr;
1264                 UASM_i_LW(p, even, 0, ptr); /* get even pte */
1265                 UASM_i_LW(p, odd, sizeof(pte_t), ptr); /* get odd pte */
1266         }
1267         if (cpu_has_rixi) {
1268                 uasm_i_drotr(p, even, even, ilog2(_PAGE_GLOBAL));
1269                 UASM_i_MTC0(p, even, C0_ENTRYLO0); /* load it */
1270                 uasm_i_drotr(p, odd, odd, ilog2(_PAGE_GLOBAL));
1271         } else {
1272                 uasm_i_dsrl_safe(p, even, even, ilog2(_PAGE_GLOBAL));
1273                 UASM_i_MTC0(p, even, C0_ENTRYLO0); /* load it */
1274                 uasm_i_dsrl_safe(p, odd, odd, ilog2(_PAGE_GLOBAL));
1275         }
1276         UASM_i_MTC0(p, odd, C0_ENTRYLO1); /* load it */
1277
1278         if (c0_scratch >= 0) {
1279                 UASM_i_MFC0(p, scratch, 31, c0_scratch);
1280                 build_tlb_write_entry(p, l, r, tlb_random);
1281                 uasm_l_leave(l, *p);
1282                 rv.restore_scratch = 1;
1283         } else if (PAGE_SHIFT == 14 || PAGE_SHIFT == 13)  {
1284                 build_tlb_write_entry(p, l, r, tlb_random);
1285                 uasm_l_leave(l, *p);
1286                 UASM_i_LW(p, scratch, scratchpad_offset(0), 0);
1287         } else {
1288                 UASM_i_LW(p, scratch, scratchpad_offset(0), 0);
1289                 build_tlb_write_entry(p, l, r, tlb_random);
1290                 uasm_l_leave(l, *p);
1291                 rv.restore_scratch = 1;
1292         }
1293
1294         uasm_i_eret(p); /* return from trap */
1295
1296         return rv;
1297 }
1298
1299 /*
1300  * For a 64-bit kernel, we are using the 64-bit XTLB refill exception
1301  * because EXL == 0.  If we wrap, we can also use the 32 instruction
1302  * slots before the XTLB refill exception handler which belong to the
1303  * unused TLB refill exception.
1304  */
1305 #define MIPS64_REFILL_INSNS 32
1306
1307 static void __cpuinit build_r4000_tlb_refill_handler(void)
1308 {
1309         u32 *p = tlb_handler;
1310         struct uasm_label *l = labels;
1311         struct uasm_reloc *r = relocs;
1312         u32 *f;
1313         unsigned int final_len;
1314         struct mips_huge_tlb_info htlb_info __maybe_unused;
1315         enum vmalloc64_mode vmalloc_mode __maybe_unused;
1316
1317         memset(tlb_handler, 0, sizeof(tlb_handler));
1318         memset(labels, 0, sizeof(labels));
1319         memset(relocs, 0, sizeof(relocs));
1320         memset(final_handler, 0, sizeof(final_handler));
1321
1322         if ((scratch_reg > 0 || scratchpad_available()) && use_bbit_insns()) {
1323                 htlb_info = build_fast_tlb_refill_handler(&p, &l, &r, K0, K1,
1324                                                           scratch_reg);
1325                 vmalloc_mode = refill_scratch;
1326         } else {
1327                 htlb_info.huge_pte = K0;
1328                 htlb_info.restore_scratch = 0;
1329                 vmalloc_mode = refill_noscratch;
1330                 /*
1331                  * create the plain linear handler
1332                  */
1333                 if (bcm1250_m3_war()) {
1334                         unsigned int segbits = 44;
1335
1336                         uasm_i_dmfc0(&p, K0, C0_BADVADDR);
1337                         uasm_i_dmfc0(&p, K1, C0_ENTRYHI);
1338                         uasm_i_xor(&p, K0, K0, K1);
1339                         uasm_i_dsrl_safe(&p, K1, K0, 62);
1340                         uasm_i_dsrl_safe(&p, K0, K0, 12 + 1);
1341                         uasm_i_dsll_safe(&p, K0, K0, 64 + 12 + 1 - segbits);
1342                         uasm_i_or(&p, K0, K0, K1);
1343                         uasm_il_bnez(&p, &r, K0, label_leave);
1344                         /* No need for uasm_i_nop */
1345                 }
1346
1347 #ifdef CONFIG_64BIT
1348                 build_get_pmde64(&p, &l, &r, K0, K1); /* get pmd in K1 */
1349 #else
1350                 build_get_pgde32(&p, K0, K1); /* get pgd in K1 */
1351 #endif
1352
1353 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
1354                 build_is_huge_pte(&p, &r, K0, K1, label_tlb_huge_update);
1355 #endif
1356
1357                 build_get_ptep(&p, K0, K1);
1358                 build_update_entries(&p, K0, K1);
1359                 build_tlb_write_entry(&p, &l, &r, tlb_random);
1360                 uasm_l_leave(&l, p);
1361                 uasm_i_eret(&p); /* return from trap */
1362         }
1363 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
1364         uasm_l_tlb_huge_update(&l, p);
1365         build_huge_update_entries(&p, htlb_info.huge_pte, K1);
1366         build_huge_tlb_write_entry(&p, &l, &r, K0, tlb_random,
1367                                    htlb_info.restore_scratch);
1368 #endif
1369
1370 #ifdef CONFIG_64BIT
1371         build_get_pgd_vmalloc64(&p, &l, &r, K0, K1, vmalloc_mode);
1372 #endif
1373
1374         /*
1375          * Overflow check: For the 64bit handler, we need at least one
1376          * free instruction slot for the wrap-around branch. In worst
1377          * case, if the intended insertion point is a delay slot, we
1378          * need three, with the second nop'ed and the third being
1379          * unused.
1380          */
1381         /* Loongson2 ebase is different than r4k, we have more space */
1382 #if defined(CONFIG_32BIT) || defined(CONFIG_CPU_LOONGSON2)
1383         if ((p - tlb_handler) > 64)
1384                 panic("TLB refill handler space exceeded");
1385 #else
1386         if (((p - tlb_handler) > (MIPS64_REFILL_INSNS * 2) - 1)
1387             || (((p - tlb_handler) > (MIPS64_REFILL_INSNS * 2) - 3)
1388                 && uasm_insn_has_bdelay(relocs,
1389                                         tlb_handler + MIPS64_REFILL_INSNS - 3)))
1390                 panic("TLB refill handler space exceeded");
1391 #endif
1392
1393         /*
1394          * Now fold the handler in the TLB refill handler space.
1395          */
1396 #if defined(CONFIG_32BIT) || defined(CONFIG_CPU_LOONGSON2)
1397         f = final_handler;
1398         /* Simplest case, just copy the handler. */
1399         uasm_copy_handler(relocs, labels, tlb_handler, p, f);
1400         final_len = p - tlb_handler;
1401 #else /* CONFIG_64BIT */
1402         f = final_handler + MIPS64_REFILL_INSNS;
1403         if ((p - tlb_handler) <= MIPS64_REFILL_INSNS) {
1404                 /* Just copy the handler. */
1405                 uasm_copy_handler(relocs, labels, tlb_handler, p, f);
1406                 final_len = p - tlb_handler;
1407         } else {
1408 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
1409                 const enum label_id ls = label_tlb_huge_update;
1410 #else
1411                 const enum label_id ls = label_vmalloc;
1412 #endif
1413                 u32 *split;
1414                 int ov = 0;
1415                 int i;
1416
1417                 for (i = 0; i < ARRAY_SIZE(labels) && labels[i].lab != ls; i++)
1418                         ;
1419                 BUG_ON(i == ARRAY_SIZE(labels));
1420                 split = labels[i].addr;
1421
1422                 /*
1423                  * See if we have overflown one way or the other.
1424                  */
1425                 if (split > tlb_handler + MIPS64_REFILL_INSNS ||
1426                     split < p - MIPS64_REFILL_INSNS)
1427                         ov = 1;
1428
1429                 if (ov) {
1430                         /*
1431                          * Split two instructions before the end.  One
1432                          * for the branch and one for the instruction
1433                          * in the delay slot.
1434                          */
1435                         split = tlb_handler + MIPS64_REFILL_INSNS - 2;
1436
1437                         /*
1438                          * If the branch would fall in a delay slot,
1439                          * we must back up an additional instruction
1440                          * so that it is no longer in a delay slot.
1441                          */
1442                         if (uasm_insn_has_bdelay(relocs, split - 1))
1443                                 split--;
1444                 }
1445                 /* Copy first part of the handler. */
1446                 uasm_copy_handler(relocs, labels, tlb_handler, split, f);
1447                 f += split - tlb_handler;
1448
1449                 if (ov) {
1450                         /* Insert branch. */
1451                         uasm_l_split(&l, final_handler);
1452                         uasm_il_b(&f, &r, label_split);
1453                         if (uasm_insn_has_bdelay(relocs, split))
1454                                 uasm_i_nop(&f);
1455                         else {
1456                                 uasm_copy_handler(relocs, labels,
1457                                                   split, split + 1, f);
1458                                 uasm_move_labels(labels, f, f + 1, -1);
1459                                 f++;
1460                                 split++;
1461                         }
1462                 }
1463
1464                 /* Copy the rest of the handler. */
1465                 uasm_copy_handler(relocs, labels, split, p, final_handler);
1466                 final_len = (f - (final_handler + MIPS64_REFILL_INSNS)) +
1467                             (p - split);
1468         }
1469 #endif /* CONFIG_64BIT */
1470
1471         uasm_resolve_relocs(relocs, labels);
1472         pr_debug("Wrote TLB refill handler (%u instructions).\n",
1473                  final_len);
1474
1475         memcpy((void *)ebase, final_handler, 0x100);
1476
1477         dump_handler("r4000_tlb_refill", (u32 *)ebase, 64);
1478 }
1479
1480 /*
1481  * 128 instructions for the fastpath handler is generous and should
1482  * never be exceeded.
1483  */
1484 #define FASTPATH_SIZE 128
1485
1486 u32 handle_tlbl[FASTPATH_SIZE] __cacheline_aligned;
1487 u32 handle_tlbs[FASTPATH_SIZE] __cacheline_aligned;
1488 u32 handle_tlbm[FASTPATH_SIZE] __cacheline_aligned;
1489 #ifdef CONFIG_MIPS_PGD_C0_CONTEXT
1490 u32 tlbmiss_handler_setup_pgd[16] __cacheline_aligned;
1491
1492 static void __cpuinit build_r4000_setup_pgd(void)
1493 {
1494         const int a0 = 4;
1495         const int a1 = 5;
1496         u32 *p = tlbmiss_handler_setup_pgd;
1497         struct uasm_label *l = labels;
1498         struct uasm_reloc *r = relocs;
1499
1500         memset(tlbmiss_handler_setup_pgd, 0, sizeof(tlbmiss_handler_setup_pgd));
1501         memset(labels, 0, sizeof(labels));
1502         memset(relocs, 0, sizeof(relocs));
1503
1504         pgd_reg = allocate_kscratch();
1505
1506         if (pgd_reg == -1) {
1507                 /* PGD << 11 in c0_Context */
1508                 /*
1509                  * If it is a ckseg0 address, convert to a physical
1510                  * address.  Shifting right by 29 and adding 4 will
1511                  * result in zero for these addresses.
1512                  *
1513                  */
1514                 UASM_i_SRA(&p, a1, a0, 29);
1515                 UASM_i_ADDIU(&p, a1, a1, 4);
1516                 uasm_il_bnez(&p, &r, a1, label_tlbl_goaround1);
1517                 uasm_i_nop(&p);
1518                 uasm_i_dinsm(&p, a0, 0, 29, 64 - 29);
1519                 uasm_l_tlbl_goaround1(&l, p);
1520                 UASM_i_SLL(&p, a0, a0, 11);
1521                 uasm_i_jr(&p, 31);
1522                 UASM_i_MTC0(&p, a0, C0_CONTEXT);
1523         } else {
1524                 /* PGD in c0_KScratch */
1525                 uasm_i_jr(&p, 31);
1526                 UASM_i_MTC0(&p, a0, 31, pgd_reg);
1527         }
1528         if (p - tlbmiss_handler_setup_pgd > ARRAY_SIZE(tlbmiss_handler_setup_pgd))
1529                 panic("tlbmiss_handler_setup_pgd space exceeded");
1530         uasm_resolve_relocs(relocs, labels);
1531         pr_debug("Wrote tlbmiss_handler_setup_pgd (%u instructions).\n",
1532                  (unsigned int)(p - tlbmiss_handler_setup_pgd));
1533
1534         dump_handler("tlbmiss_handler",
1535                      tlbmiss_handler_setup_pgd,
1536                      ARRAY_SIZE(tlbmiss_handler_setup_pgd));
1537 }
1538 #endif
1539
1540 static void __cpuinit
1541 iPTE_LW(u32 **p, unsigned int pte, unsigned int ptr)
1542 {
1543 #ifdef CONFIG_SMP
1544 # ifdef CONFIG_64BIT_PHYS_ADDR
1545         if (cpu_has_64bits)
1546                 uasm_i_lld(p, pte, 0, ptr);
1547         else
1548 # endif
1549                 UASM_i_LL(p, pte, 0, ptr);
1550 #else
1551 # ifdef CONFIG_64BIT_PHYS_ADDR
1552         if (cpu_has_64bits)
1553                 uasm_i_ld(p, pte, 0, ptr);
1554         else
1555 # endif
1556                 UASM_i_LW(p, pte, 0, ptr);
1557 #endif
1558 }
1559
1560 static void __cpuinit
1561 iPTE_SW(u32 **p, struct uasm_reloc **r, unsigned int pte, unsigned int ptr,
1562         unsigned int mode)
1563 {
1564 #ifdef CONFIG_64BIT_PHYS_ADDR
1565         unsigned int hwmode = mode & (_PAGE_VALID | _PAGE_DIRTY);
1566 #endif
1567
1568         uasm_i_ori(p, pte, pte, mode);
1569 #ifdef CONFIG_SMP
1570 # ifdef CONFIG_64BIT_PHYS_ADDR
1571         if (cpu_has_64bits)
1572                 uasm_i_scd(p, pte, 0, ptr);
1573         else
1574 # endif
1575                 UASM_i_SC(p, pte, 0, ptr);
1576
1577         if (r10000_llsc_war())
1578                 uasm_il_beqzl(p, r, pte, label_smp_pgtable_change);
1579         else
1580                 uasm_il_beqz(p, r, pte, label_smp_pgtable_change);
1581
1582 # ifdef CONFIG_64BIT_PHYS_ADDR
1583         if (!cpu_has_64bits) {
1584                 /* no uasm_i_nop needed */
1585                 uasm_i_ll(p, pte, sizeof(pte_t) / 2, ptr);
1586                 uasm_i_ori(p, pte, pte, hwmode);
1587                 uasm_i_sc(p, pte, sizeof(pte_t) / 2, ptr);
1588                 uasm_il_beqz(p, r, pte, label_smp_pgtable_change);
1589                 /* no uasm_i_nop needed */
1590                 uasm_i_lw(p, pte, 0, ptr);
1591         } else
1592                 uasm_i_nop(p);
1593 # else
1594         uasm_i_nop(p);
1595 # endif
1596 #else
1597 # ifdef CONFIG_64BIT_PHYS_ADDR
1598         if (cpu_has_64bits)
1599                 uasm_i_sd(p, pte, 0, ptr);
1600         else
1601 # endif
1602                 UASM_i_SW(p, pte, 0, ptr);
1603
1604 # ifdef CONFIG_64BIT_PHYS_ADDR
1605         if (!cpu_has_64bits) {
1606                 uasm_i_lw(p, pte, sizeof(pte_t) / 2, ptr);
1607                 uasm_i_ori(p, pte, pte, hwmode);
1608                 uasm_i_sw(p, pte, sizeof(pte_t) / 2, ptr);
1609                 uasm_i_lw(p, pte, 0, ptr);
1610         }
1611 # endif
1612 #endif
1613 }
1614
1615 /*
1616  * Check if PTE is present, if not then jump to LABEL. PTR points to
1617  * the page table where this PTE is located, PTE will be re-loaded
1618  * with it's original value.
1619  */
1620 static void __cpuinit
1621 build_pte_present(u32 **p, struct uasm_reloc **r,
1622                   int pte, int ptr, int scratch, enum label_id lid)
1623 {
1624         int t = scratch >= 0 ? scratch : pte;
1625
1626         if (cpu_has_rixi) {
1627                 if (use_bbit_insns()) {
1628                         uasm_il_bbit0(p, r, pte, ilog2(_PAGE_PRESENT), lid);
1629                         uasm_i_nop(p);
1630                 } else {
1631                         uasm_i_andi(p, t, pte, _PAGE_PRESENT);
1632                         uasm_il_beqz(p, r, t, lid);
1633                         if (pte == t)
1634                                 /* You lose the SMP race :-(*/
1635                                 iPTE_LW(p, pte, ptr);
1636                 }
1637         } else {
1638                 uasm_i_andi(p, t, pte, _PAGE_PRESENT | _PAGE_READ);
1639                 uasm_i_xori(p, t, t, _PAGE_PRESENT | _PAGE_READ);
1640                 uasm_il_bnez(p, r, t, lid);
1641                 if (pte == t)
1642                         /* You lose the SMP race :-(*/
1643                         iPTE_LW(p, pte, ptr);
1644         }
1645 }
1646
1647 /* Make PTE valid, store result in PTR. */
1648 static void __cpuinit
1649 build_make_valid(u32 **p, struct uasm_reloc **r, unsigned int pte,
1650                  unsigned int ptr)
1651 {
1652         unsigned int mode = _PAGE_VALID | _PAGE_ACCESSED;
1653
1654         iPTE_SW(p, r, pte, ptr, mode);
1655 }
1656
1657 /*
1658  * Check if PTE can be written to, if not branch to LABEL. Regardless
1659  * restore PTE with value from PTR when done.
1660  */
1661 static void __cpuinit
1662 build_pte_writable(u32 **p, struct uasm_reloc **r,
1663                    unsigned int pte, unsigned int ptr, int scratch,
1664                    enum label_id lid)
1665 {
1666         int t = scratch >= 0 ? scratch : pte;
1667
1668         uasm_i_andi(p, t, pte, _PAGE_PRESENT | _PAGE_WRITE);
1669         uasm_i_xori(p, t, t, _PAGE_PRESENT | _PAGE_WRITE);
1670         uasm_il_bnez(p, r, t, lid);
1671         if (pte == t)
1672                 /* You lose the SMP race :-(*/
1673                 iPTE_LW(p, pte, ptr);
1674         else
1675                 uasm_i_nop(p);
1676 }
1677
1678 /* Make PTE writable, update software status bits as well, then store
1679  * at PTR.
1680  */
1681 static void __cpuinit
1682 build_make_write(u32 **p, struct uasm_reloc **r, unsigned int pte,
1683                  unsigned int ptr)
1684 {
1685         unsigned int mode = (_PAGE_ACCESSED | _PAGE_MODIFIED | _PAGE_VALID
1686                              | _PAGE_DIRTY);
1687
1688         iPTE_SW(p, r, pte, ptr, mode);
1689 }
1690
1691 /*
1692  * Check if PTE can be modified, if not branch to LABEL. Regardless
1693  * restore PTE with value from PTR when done.
1694  */
1695 static void __cpuinit
1696 build_pte_modifiable(u32 **p, struct uasm_reloc **r,
1697                      unsigned int pte, unsigned int ptr, int scratch,
1698                      enum label_id lid)
1699 {
1700         if (use_bbit_insns()) {
1701                 uasm_il_bbit0(p, r, pte, ilog2(_PAGE_WRITE), lid);
1702                 uasm_i_nop(p);
1703         } else {
1704                 int t = scratch >= 0 ? scratch : pte;
1705                 uasm_i_andi(p, t, pte, _PAGE_WRITE);
1706                 uasm_il_beqz(p, r, t, lid);
1707                 if (pte == t)
1708                         /* You lose the SMP race :-(*/
1709                         iPTE_LW(p, pte, ptr);
1710         }
1711 }
1712
1713 #ifndef CONFIG_MIPS_PGD_C0_CONTEXT
1714
1715
1716 /*
1717  * R3000 style TLB load/store/modify handlers.
1718  */
1719
1720 /*
1721  * This places the pte into ENTRYLO0 and writes it with tlbwi.
1722  * Then it returns.
1723  */
1724 static void __cpuinit
1725 build_r3000_pte_reload_tlbwi(u32 **p, unsigned int pte, unsigned int tmp)
1726 {
1727         uasm_i_mtc0(p, pte, C0_ENTRYLO0); /* cp0 delay */
1728         uasm_i_mfc0(p, tmp, C0_EPC); /* cp0 delay */
1729         uasm_i_tlbwi(p);
1730         uasm_i_jr(p, tmp);
1731         uasm_i_rfe(p); /* branch delay */
1732 }
1733
1734 /*
1735  * This places the pte into ENTRYLO0 and writes it with tlbwi
1736  * or tlbwr as appropriate.  This is because the index register
1737  * may have the probe fail bit set as a result of a trap on a
1738  * kseg2 access, i.e. without refill.  Then it returns.
1739  */
1740 static void __cpuinit
1741 build_r3000_tlb_reload_write(u32 **p, struct uasm_label **l,
1742                              struct uasm_reloc **r, unsigned int pte,
1743                              unsigned int tmp)
1744 {
1745         uasm_i_mfc0(p, tmp, C0_INDEX);
1746         uasm_i_mtc0(p, pte, C0_ENTRYLO0); /* cp0 delay */
1747         uasm_il_bltz(p, r, tmp, label_r3000_write_probe_fail); /* cp0 delay */
1748         uasm_i_mfc0(p, tmp, C0_EPC); /* branch delay */
1749         uasm_i_tlbwi(p); /* cp0 delay */
1750         uasm_i_jr(p, tmp);
1751         uasm_i_rfe(p); /* branch delay */
1752         uasm_l_r3000_write_probe_fail(l, *p);
1753         uasm_i_tlbwr(p); /* cp0 delay */
1754         uasm_i_jr(p, tmp);
1755         uasm_i_rfe(p); /* branch delay */
1756 }
1757
1758 static void __cpuinit
1759 build_r3000_tlbchange_handler_head(u32 **p, unsigned int pte,
1760                                    unsigned int ptr)
1761 {
1762         long pgdc = (long)pgd_current;
1763
1764         uasm_i_mfc0(p, pte, C0_BADVADDR);
1765         uasm_i_lui(p, ptr, uasm_rel_hi(pgdc)); /* cp0 delay */
1766         uasm_i_lw(p, ptr, uasm_rel_lo(pgdc), ptr);
1767         uasm_i_srl(p, pte, pte, 22); /* load delay */
1768         uasm_i_sll(p, pte, pte, 2);
1769         uasm_i_addu(p, ptr, ptr, pte);
1770         uasm_i_mfc0(p, pte, C0_CONTEXT);
1771         uasm_i_lw(p, ptr, 0, ptr); /* cp0 delay */
1772         uasm_i_andi(p, pte, pte, 0xffc); /* load delay */
1773         uasm_i_addu(p, ptr, ptr, pte);
1774         uasm_i_lw(p, pte, 0, ptr);
1775         uasm_i_tlbp(p); /* load delay */
1776 }
1777
1778 static void __cpuinit build_r3000_tlb_load_handler(void)
1779 {
1780         u32 *p = handle_tlbl;
1781         struct uasm_label *l = labels;
1782         struct uasm_reloc *r = relocs;
1783
1784         memset(handle_tlbl, 0, sizeof(handle_tlbl));
1785         memset(labels, 0, sizeof(labels));
1786         memset(relocs, 0, sizeof(relocs));
1787
1788         build_r3000_tlbchange_handler_head(&p, K0, K1);
1789         build_pte_present(&p, &r, K0, K1, -1, label_nopage_tlbl);
1790         uasm_i_nop(&p); /* load delay */
1791         build_make_valid(&p, &r, K0, K1);
1792         build_r3000_tlb_reload_write(&p, &l, &r, K0, K1);
1793
1794         uasm_l_nopage_tlbl(&l, p);
1795         uasm_i_j(&p, (unsigned long)tlb_do_page_fault_0 & 0x0fffffff);
1796         uasm_i_nop(&p);
1797
1798         if ((p - handle_tlbl) > FASTPATH_SIZE)
1799                 panic("TLB load handler fastpath space exceeded");
1800
1801         uasm_resolve_relocs(relocs, labels);
1802         pr_debug("Wrote TLB load handler fastpath (%u instructions).\n",
1803                  (unsigned int)(p - handle_tlbl));
1804
1805         dump_handler("r3000_tlb_load", handle_tlbl, ARRAY_SIZE(handle_tlbl));
1806 }
1807
1808 static void __cpuinit build_r3000_tlb_store_handler(void)
1809 {
1810         u32 *p = handle_tlbs;
1811         struct uasm_label *l = labels;
1812         struct uasm_reloc *r = relocs;
1813
1814         memset(handle_tlbs, 0, sizeof(handle_tlbs));
1815         memset(labels, 0, sizeof(labels));
1816         memset(relocs, 0, sizeof(relocs));
1817
1818         build_r3000_tlbchange_handler_head(&p, K0, K1);
1819         build_pte_writable(&p, &r, K0, K1, -1, label_nopage_tlbs);
1820         uasm_i_nop(&p); /* load delay */
1821         build_make_write(&p, &r, K0, K1);
1822         build_r3000_tlb_reload_write(&p, &l, &r, K0, K1);
1823
1824         uasm_l_nopage_tlbs(&l, p);
1825         uasm_i_j(&p, (unsigned long)tlb_do_page_fault_1 & 0x0fffffff);
1826         uasm_i_nop(&p);
1827
1828         if ((p - handle_tlbs) > FASTPATH_SIZE)
1829                 panic("TLB store handler fastpath space exceeded");
1830
1831         uasm_resolve_relocs(relocs, labels);
1832         pr_debug("Wrote TLB store handler fastpath (%u instructions).\n",
1833                  (unsigned int)(p - handle_tlbs));
1834
1835         dump_handler("r3000_tlb_store", handle_tlbs, ARRAY_SIZE(handle_tlbs));
1836 }
1837
1838 static void __cpuinit build_r3000_tlb_modify_handler(void)
1839 {
1840         u32 *p = handle_tlbm;
1841         struct uasm_label *l = labels;
1842         struct uasm_reloc *r = relocs;
1843
1844         memset(handle_tlbm, 0, sizeof(handle_tlbm));
1845         memset(labels, 0, sizeof(labels));
1846         memset(relocs, 0, sizeof(relocs));
1847
1848         build_r3000_tlbchange_handler_head(&p, K0, K1);
1849         build_pte_modifiable(&p, &r, K0, K1,  -1, label_nopage_tlbm);
1850         uasm_i_nop(&p); /* load delay */
1851         build_make_write(&p, &r, K0, K1);
1852         build_r3000_pte_reload_tlbwi(&p, K0, K1);
1853
1854         uasm_l_nopage_tlbm(&l, p);
1855         uasm_i_j(&p, (unsigned long)tlb_do_page_fault_1 & 0x0fffffff);
1856         uasm_i_nop(&p);
1857
1858         if ((p - handle_tlbm) > FASTPATH_SIZE)
1859                 panic("TLB modify handler fastpath space exceeded");
1860
1861         uasm_resolve_relocs(relocs, labels);
1862         pr_debug("Wrote TLB modify handler fastpath (%u instructions).\n",
1863                  (unsigned int)(p - handle_tlbm));
1864
1865         dump_handler("r3000_tlb_modify", handle_tlbm, ARRAY_SIZE(handle_tlbm));
1866 }
1867 #endif /* CONFIG_MIPS_PGD_C0_CONTEXT */
1868
1869 /*
1870  * R4000 style TLB load/store/modify handlers.
1871  */
1872 static struct work_registers __cpuinit
1873 build_r4000_tlbchange_handler_head(u32 **p, struct uasm_label **l,
1874                                    struct uasm_reloc **r)
1875 {
1876         struct work_registers wr = build_get_work_registers(p);
1877
1878 #ifdef CONFIG_64BIT
1879         build_get_pmde64(p, l, r, wr.r1, wr.r2); /* get pmd in ptr */
1880 #else
1881         build_get_pgde32(p, wr.r1, wr.r2); /* get pgd in ptr */
1882 #endif
1883
1884 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
1885         /*
1886          * For huge tlb entries, pmd doesn't contain an address but
1887          * instead contains the tlb pte. Check the PAGE_HUGE bit and
1888          * see if we need to jump to huge tlb processing.
1889          */
1890         build_is_huge_pte(p, r, wr.r1, wr.r2, label_tlb_huge_update);
1891 #endif
1892
1893         UASM_i_MFC0(p, wr.r1, C0_BADVADDR);
1894         UASM_i_LW(p, wr.r2, 0, wr.r2);
1895         UASM_i_SRL(p, wr.r1, wr.r1, PAGE_SHIFT + PTE_ORDER - PTE_T_LOG2);
1896         uasm_i_andi(p, wr.r1, wr.r1, (PTRS_PER_PTE - 1) << PTE_T_LOG2);
1897         UASM_i_ADDU(p, wr.r2, wr.r2, wr.r1);
1898
1899 #ifdef CONFIG_SMP
1900         uasm_l_smp_pgtable_change(l, *p);
1901 #endif
1902         iPTE_LW(p, wr.r1, wr.r2); /* get even pte */
1903         if (!m4kc_tlbp_war())
1904                 build_tlb_probe_entry(p);
1905         return wr;
1906 }
1907
1908 static void __cpuinit
1909 build_r4000_tlbchange_handler_tail(u32 **p, struct uasm_label **l,
1910                                    struct uasm_reloc **r, unsigned int tmp,
1911                                    unsigned int ptr)
1912 {
1913         uasm_i_ori(p, ptr, ptr, sizeof(pte_t));
1914         uasm_i_xori(p, ptr, ptr, sizeof(pte_t));
1915         build_update_entries(p, tmp, ptr);
1916         build_tlb_write_entry(p, l, r, tlb_indexed);
1917         uasm_l_leave(l, *p);
1918         build_restore_work_registers(p);
1919         uasm_i_eret(p); /* return from trap */
1920
1921 #ifdef CONFIG_64BIT
1922         build_get_pgd_vmalloc64(p, l, r, tmp, ptr, not_refill);
1923 #endif
1924 }
1925
1926 static void __cpuinit build_r4000_tlb_load_handler(void)
1927 {
1928         u32 *p = handle_tlbl;
1929         struct uasm_label *l = labels;
1930         struct uasm_reloc *r = relocs;
1931         struct work_registers wr;
1932
1933         memset(handle_tlbl, 0, sizeof(handle_tlbl));
1934         memset(labels, 0, sizeof(labels));
1935         memset(relocs, 0, sizeof(relocs));
1936
1937         if (bcm1250_m3_war()) {
1938                 unsigned int segbits = 44;
1939
1940                 uasm_i_dmfc0(&p, K0, C0_BADVADDR);
1941                 uasm_i_dmfc0(&p, K1, C0_ENTRYHI);
1942                 uasm_i_xor(&p, K0, K0, K1);
1943                 uasm_i_dsrl_safe(&p, K1, K0, 62);
1944                 uasm_i_dsrl_safe(&p, K0, K0, 12 + 1);
1945                 uasm_i_dsll_safe(&p, K0, K0, 64 + 12 + 1 - segbits);
1946                 uasm_i_or(&p, K0, K0, K1);
1947                 uasm_il_bnez(&p, &r, K0, label_leave);
1948                 /* No need for uasm_i_nop */
1949         }
1950
1951         wr = build_r4000_tlbchange_handler_head(&p, &l, &r);
1952         build_pte_present(&p, &r, wr.r1, wr.r2, wr.r3, label_nopage_tlbl);
1953         if (m4kc_tlbp_war())
1954                 build_tlb_probe_entry(&p);
1955
1956         if (cpu_has_rixi) {
1957                 /*
1958                  * If the page is not _PAGE_VALID, RI or XI could not
1959                  * have triggered it.  Skip the expensive test..
1960                  */
1961                 if (use_bbit_insns()) {
1962                         uasm_il_bbit0(&p, &r, wr.r1, ilog2(_PAGE_VALID),
1963                                       label_tlbl_goaround1);
1964                 } else {
1965                         uasm_i_andi(&p, wr.r3, wr.r1, _PAGE_VALID);
1966                         uasm_il_beqz(&p, &r, wr.r3, label_tlbl_goaround1);
1967                 }
1968                 uasm_i_nop(&p);
1969
1970                 uasm_i_tlbr(&p);
1971                 /* Examine  entrylo 0 or 1 based on ptr. */
1972                 if (use_bbit_insns()) {
1973                         uasm_i_bbit0(&p, wr.r2, ilog2(sizeof(pte_t)), 8);
1974                 } else {
1975                         uasm_i_andi(&p, wr.r3, wr.r2, sizeof(pte_t));
1976                         uasm_i_beqz(&p, wr.r3, 8);
1977                 }
1978                 /* load it in the delay slot*/
1979                 UASM_i_MFC0(&p, wr.r3, C0_ENTRYLO0);
1980                 /* load it if ptr is odd */
1981                 UASM_i_MFC0(&p, wr.r3, C0_ENTRYLO1);
1982                 /*
1983                  * If the entryLo (now in wr.r3) is valid (bit 1), RI or
1984                  * XI must have triggered it.
1985                  */
1986                 if (use_bbit_insns()) {
1987                         uasm_il_bbit1(&p, &r, wr.r3, 1, label_nopage_tlbl);
1988                         uasm_i_nop(&p);
1989                         uasm_l_tlbl_goaround1(&l, p);
1990                 } else {
1991                         uasm_i_andi(&p, wr.r3, wr.r3, 2);
1992                         uasm_il_bnez(&p, &r, wr.r3, label_nopage_tlbl);
1993                         uasm_i_nop(&p);
1994                 }
1995                 uasm_l_tlbl_goaround1(&l, p);
1996         }
1997         build_make_valid(&p, &r, wr.r1, wr.r2);
1998         build_r4000_tlbchange_handler_tail(&p, &l, &r, wr.r1, wr.r2);
1999
2000 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
2001         /*
2002          * This is the entry point when build_r4000_tlbchange_handler_head
2003          * spots a huge page.
2004          */
2005         uasm_l_tlb_huge_update(&l, p);
2006         iPTE_LW(&p, wr.r1, wr.r2);
2007         build_pte_present(&p, &r, wr.r1, wr.r2, wr.r3, label_nopage_tlbl);
2008         build_tlb_probe_entry(&p);
2009
2010         if (cpu_has_rixi) {
2011                 /*
2012                  * If the page is not _PAGE_VALID, RI or XI could not
2013                  * have triggered it.  Skip the expensive test..
2014                  */
2015                 if (use_bbit_insns()) {
2016                         uasm_il_bbit0(&p, &r, wr.r1, ilog2(_PAGE_VALID),
2017                                       label_tlbl_goaround2);
2018                 } else {
2019                         uasm_i_andi(&p, wr.r3, wr.r1, _PAGE_VALID);
2020                         uasm_il_beqz(&p, &r, wr.r3, label_tlbl_goaround2);
2021                 }
2022                 uasm_i_nop(&p);
2023
2024                 uasm_i_tlbr(&p);
2025                 /* Examine  entrylo 0 or 1 based on ptr. */
2026                 if (use_bbit_insns()) {
2027                         uasm_i_bbit0(&p, wr.r2, ilog2(sizeof(pte_t)), 8);
2028                 } else {
2029                         uasm_i_andi(&p, wr.r3, wr.r2, sizeof(pte_t));
2030                         uasm_i_beqz(&p, wr.r3, 8);
2031                 }
2032                 /* load it in the delay slot*/
2033                 UASM_i_MFC0(&p, wr.r3, C0_ENTRYLO0);
2034                 /* load it if ptr is odd */
2035                 UASM_i_MFC0(&p, wr.r3, C0_ENTRYLO1);
2036                 /*
2037                  * If the entryLo (now in wr.r3) is valid (bit 1), RI or
2038                  * XI must have triggered it.
2039                  */
2040                 if (use_bbit_insns()) {
2041                         uasm_il_bbit0(&p, &r, wr.r3, 1, label_tlbl_goaround2);
2042                 } else {
2043                         uasm_i_andi(&p, wr.r3, wr.r3, 2);
2044                         uasm_il_beqz(&p, &r, wr.r3, label_tlbl_goaround2);
2045                 }
2046                 if (PM_DEFAULT_MASK == 0)
2047                         uasm_i_nop(&p);
2048                 /*
2049                  * We clobbered C0_PAGEMASK, restore it.  On the other branch
2050                  * it is restored in build_huge_tlb_write_entry.
2051                  */
2052                 build_restore_pagemask(&p, &r, wr.r3, label_nopage_tlbl, 0);
2053
2054                 uasm_l_tlbl_goaround2(&l, p);
2055         }
2056         uasm_i_ori(&p, wr.r1, wr.r1, (_PAGE_ACCESSED | _PAGE_VALID));
2057         build_huge_handler_tail(&p, &r, &l, wr.r1, wr.r2);
2058 #endif
2059
2060         uasm_l_nopage_tlbl(&l, p);
2061         build_restore_work_registers(&p);
2062         uasm_i_j(&p, (unsigned long)tlb_do_page_fault_0 & 0x0fffffff);
2063         uasm_i_nop(&p);
2064
2065         if ((p - handle_tlbl) > FASTPATH_SIZE)
2066                 panic("TLB load handler fastpath space exceeded");
2067
2068         uasm_resolve_relocs(relocs, labels);
2069         pr_debug("Wrote TLB load handler fastpath (%u instructions).\n",
2070                  (unsigned int)(p - handle_tlbl));
2071
2072         dump_handler("r4000_tlb_load", handle_tlbl, ARRAY_SIZE(handle_tlbl));
2073 }
2074
2075 static void __cpuinit build_r4000_tlb_store_handler(void)
2076 {
2077         u32 *p = handle_tlbs;
2078         struct uasm_label *l = labels;
2079         struct uasm_reloc *r = relocs;
2080         struct work_registers wr;
2081
2082         memset(handle_tlbs, 0, sizeof(handle_tlbs));
2083         memset(labels, 0, sizeof(labels));
2084         memset(relocs, 0, sizeof(relocs));
2085
2086         wr = build_r4000_tlbchange_handler_head(&p, &l, &r);
2087         build_pte_writable(&p, &r, wr.r1, wr.r2, wr.r3, label_nopage_tlbs);
2088         if (m4kc_tlbp_war())
2089                 build_tlb_probe_entry(&p);
2090         build_make_write(&p, &r, wr.r1, wr.r2);
2091         build_r4000_tlbchange_handler_tail(&p, &l, &r, wr.r1, wr.r2);
2092
2093 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
2094         /*
2095          * This is the entry point when
2096          * build_r4000_tlbchange_handler_head spots a huge page.
2097          */
2098         uasm_l_tlb_huge_update(&l, p);
2099         iPTE_LW(&p, wr.r1, wr.r2);
2100         build_pte_writable(&p, &r, wr.r1, wr.r2, wr.r3, label_nopage_tlbs);
2101         build_tlb_probe_entry(&p);
2102         uasm_i_ori(&p, wr.r1, wr.r1,
2103                    _PAGE_ACCESSED | _PAGE_MODIFIED | _PAGE_VALID | _PAGE_DIRTY);
2104         build_huge_handler_tail(&p, &r, &l, wr.r1, wr.r2);
2105 #endif
2106
2107         uasm_l_nopage_tlbs(&l, p);
2108         build_restore_work_registers(&p);
2109         uasm_i_j(&p, (unsigned long)tlb_do_page_fault_1 & 0x0fffffff);
2110         uasm_i_nop(&p);
2111
2112         if ((p - handle_tlbs) > FASTPATH_SIZE)
2113                 panic("TLB store handler fastpath space exceeded");
2114
2115         uasm_resolve_relocs(relocs, labels);
2116         pr_debug("Wrote TLB store handler fastpath (%u instructions).\n",
2117                  (unsigned int)(p - handle_tlbs));
2118
2119         dump_handler("r4000_tlb_store", handle_tlbs, ARRAY_SIZE(handle_tlbs));
2120 }
2121
2122 static void __cpuinit build_r4000_tlb_modify_handler(void)
2123 {
2124         u32 *p = handle_tlbm;
2125         struct uasm_label *l = labels;
2126         struct uasm_reloc *r = relocs;
2127         struct work_registers wr;
2128
2129         memset(handle_tlbm, 0, sizeof(handle_tlbm));
2130         memset(labels, 0, sizeof(labels));
2131         memset(relocs, 0, sizeof(relocs));
2132
2133         wr = build_r4000_tlbchange_handler_head(&p, &l, &r);
2134         build_pte_modifiable(&p, &r, wr.r1, wr.r2, wr.r3, label_nopage_tlbm);
2135         if (m4kc_tlbp_war())
2136                 build_tlb_probe_entry(&p);
2137         /* Present and writable bits set, set accessed and dirty bits. */
2138         build_make_write(&p, &r, wr.r1, wr.r2);
2139         build_r4000_tlbchange_handler_tail(&p, &l, &r, wr.r1, wr.r2);
2140
2141 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
2142         /*
2143          * This is the entry point when
2144          * build_r4000_tlbchange_handler_head spots a huge page.
2145          */
2146         uasm_l_tlb_huge_update(&l, p);
2147         iPTE_LW(&p, wr.r1, wr.r2);
2148         build_pte_modifiable(&p, &r, wr.r1, wr.r2,  wr.r3, label_nopage_tlbm);
2149         build_tlb_probe_entry(&p);
2150         uasm_i_ori(&p, wr.r1, wr.r1,
2151                    _PAGE_ACCESSED | _PAGE_MODIFIED | _PAGE_VALID | _PAGE_DIRTY);
2152         build_huge_handler_tail(&p, &r, &l, wr.r1, wr.r2);
2153 #endif
2154
2155         uasm_l_nopage_tlbm(&l, p);
2156         build_restore_work_registers(&p);
2157         uasm_i_j(&p, (unsigned long)tlb_do_page_fault_1 & 0x0fffffff);
2158         uasm_i_nop(&p);
2159
2160         if ((p - handle_tlbm) > FASTPATH_SIZE)
2161                 panic("TLB modify handler fastpath space exceeded");
2162
2163         uasm_resolve_relocs(relocs, labels);
2164         pr_debug("Wrote TLB modify handler fastpath (%u instructions).\n",
2165                  (unsigned int)(p - handle_tlbm));
2166
2167         dump_handler("r4000_tlb_modify", handle_tlbm, ARRAY_SIZE(handle_tlbm));
2168 }
2169
2170 void __cpuinit build_tlb_refill_handler(void)
2171 {
2172         /*
2173          * The refill handler is generated per-CPU, multi-node systems
2174          * may have local storage for it. The other handlers are only
2175          * needed once.
2176          */
2177         static int run_once = 0;
2178
2179         output_pgtable_bits_defines();
2180
2181 #ifdef CONFIG_64BIT
2182         check_for_high_segbits = current_cpu_data.vmbits > (PGDIR_SHIFT + PGD_ORDER + PAGE_SHIFT - 3);
2183 #endif
2184
2185         switch (current_cpu_type()) {
2186         case CPU_R2000:
2187         case CPU_R3000:
2188         case CPU_R3000A:
2189         case CPU_R3081E:
2190         case CPU_TX3912:
2191         case CPU_TX3922:
2192         case CPU_TX3927:
2193 #ifndef CONFIG_MIPS_PGD_C0_CONTEXT
2194                 build_r3000_tlb_refill_handler();
2195                 if (!run_once) {
2196                         build_r3000_tlb_load_handler();
2197                         build_r3000_tlb_store_handler();
2198                         build_r3000_tlb_modify_handler();
2199                         run_once++;
2200                 }
2201 #else
2202                 panic("No R3000 TLB refill handler");
2203 #endif
2204                 break;
2205
2206         case CPU_R6000:
2207         case CPU_R6000A:
2208                 panic("No R6000 TLB refill handler yet");
2209                 break;
2210
2211         case CPU_R8000:
2212                 panic("No R8000 TLB refill handler yet");
2213                 break;
2214
2215         default:
2216                 if (!run_once) {
2217                         scratch_reg = allocate_kscratch();
2218 #ifdef CONFIG_MIPS_PGD_C0_CONTEXT
2219                         build_r4000_setup_pgd();
2220 #endif
2221                         build_r4000_tlb_load_handler();
2222                         build_r4000_tlb_store_handler();
2223                         build_r4000_tlb_modify_handler();
2224                         run_once++;
2225                 }
2226                 build_r4000_tlb_refill_handler();
2227         }
2228 }
2229
2230 void __cpuinit flush_tlb_handlers(void)
2231 {
2232         local_flush_icache_range((unsigned long)handle_tlbl,
2233                            (unsigned long)handle_tlbl + sizeof(handle_tlbl));
2234         local_flush_icache_range((unsigned long)handle_tlbs,
2235                            (unsigned long)handle_tlbs + sizeof(handle_tlbs));
2236         local_flush_icache_range((unsigned long)handle_tlbm,
2237                            (unsigned long)handle_tlbm + sizeof(handle_tlbm));
2238 #ifdef CONFIG_MIPS_PGD_C0_CONTEXT
2239         local_flush_icache_range((unsigned long)tlbmiss_handler_setup_pgd,
2240                            (unsigned long)tlbmiss_handler_setup_pgd + sizeof(handle_tlbm));
2241 #endif
2242 }