arch/arm/mach-exynos/include/mach/regs-clock.h

   1 /* linux/arch/arm/mach-exynos4/include/mach/regs-clock.h
   2  *
   3  * Copyright (c) 2010-2011 Samsung Electronics Co., Ltd.
   4  *              http://www.samsung.com
   5  *
   6  * EXYNOS4 - Clock register definitions
   7  *
   8  * This program is free software; you can redistribute it and/or modify
   9  * it under the terms of the GNU General Public License version 2 as
  10  * published by the Free Software Foundation.
  11 */
  12
  13 #ifndef __ASM_ARCH_REGS_CLOCK_H
  14 #define __ASM_ARCH_REGS_CLOCK_H __FILE__
  15
  16 #include <plat/cpu.h>
  17 #include <mach/map.h>
  18
  19 #define EXYNOS_CLKREG(x)                        (S5P_VA_CMU + (x))
  20
  21 #define EXYNOS4_CLKDIV_LEFTBUS                  EXYNOS_CLKREG(0x04500)
  22 #define EXYNOS4_CLKDIV_STAT_LEFTBUS             EXYNOS_CLKREG(0x04600)
  23 #define EXYNOS4_CLKGATE_IP_LEFTBUS              EXYNOS_CLKREG(0x04800)
  24
  25 #define EXYNOS4_CLKDIV_RIGHTBUS                 EXYNOS_CLKREG(0x08500)
  26 #define EXYNOS4_CLKDIV_STAT_RIGHTBUS            EXYNOS_CLKREG(0x08600)
  27 #define EXYNOS4_CLKGATE_IP_RIGHTBUS             EXYNOS_CLKREG(0x08800)
  28
  29 #define EXYNOS4_EPLL_LOCK                       EXYNOS_CLKREG(0x0C010)
  30 #define EXYNOS4_VPLL_LOCK                       EXYNOS_CLKREG(0x0C020)
  31
  32 #define EXYNOS4_EPLL_CON0                       EXYNOS_CLKREG(0x0C110)
  33 #define EXYNOS4_EPLL_CON1                       EXYNOS_CLKREG(0x0C114)
  34 #define EXYNOS4_VPLL_CON0                       EXYNOS_CLKREG(0x0C120)
  35 #define EXYNOS4_VPLL_CON1                       EXYNOS_CLKREG(0x0C124)
  36
  37 #define EXYNOS4_CLKSRC_TOP0                     EXYNOS_CLKREG(0x0C210)
  38 #define EXYNOS4_CLKSRC_TOP1                     EXYNOS_CLKREG(0x0C214)
  39 #define EXYNOS4_CLKSRC_CAM                      EXYNOS_CLKREG(0x0C220)
  40 #define EXYNOS4_CLKSRC_TV                       EXYNOS_CLKREG(0x0C224)
  41 #define EXYNOS4_CLKSRC_MFC                      EXYNOS_CLKREG(0x0C228)
  42 #define EXYNOS4_CLKSRC_G3D                      EXYNOS_CLKREG(0x0C22C)
  43 #define EXYNOS4_CLKSRC_IMAGE                    EXYNOS_CLKREG(0x0C230)
  44 #define EXYNOS4_CLKSRC_LCD0                     EXYNOS_CLKREG(0x0C234)
  45 #define EXYNOS4_CLKSRC_MAUDIO                   EXYNOS_CLKREG(0x0C23C)
  46 #define EXYNOS4_CLKSRC_FSYS                     EXYNOS_CLKREG(0x0C240)
  47 #define EXYNOS4_CLKSRC_PERIL0                   EXYNOS_CLKREG(0x0C250)
  48 #define EXYNOS4_CLKSRC_PERIL1                   EXYNOS_CLKREG(0x0C254)
  49
  50 #define EXYNOS4_CLKSRC_MASK_TOP                 EXYNOS_CLKREG(0x0C310)
  51 #define EXYNOS4_CLKSRC_MASK_CAM                 EXYNOS_CLKREG(0x0C320)
  52 #define EXYNOS4_CLKSRC_MASK_TV                  EXYNOS_CLKREG(0x0C324)
  53 #define EXYNOS4_CLKSRC_MASK_LCD0                EXYNOS_CLKREG(0x0C334)
  54 #define EXYNOS4_CLKSRC_MASK_MAUDIO              EXYNOS_CLKREG(0x0C33C)
  55 #define EXYNOS4_CLKSRC_MASK_FSYS                EXYNOS_CLKREG(0x0C340)
  56 #define EXYNOS4_CLKSRC_MASK_PERIL0              EXYNOS_CLKREG(0x0C350)
  57 #define EXYNOS4_CLKSRC_MASK_PERIL1              EXYNOS_CLKREG(0x0C354)
  58
  59 #define EXYNOS4_CLKDIV_TOP                      EXYNOS_CLKREG(0x0C510)
  60 #define EXYNOS4_CLKDIV_CAM                      EXYNOS_CLKREG(0x0C520)
  61 #define EXYNOS4_CLKDIV_TV                       EXYNOS_CLKREG(0x0C524)
  62 #define EXYNOS4_CLKDIV_MFC                      EXYNOS_CLKREG(0x0C528)
  63 #define EXYNOS4_CLKDIV_G3D                      EXYNOS_CLKREG(0x0C52C)
  64 #define EXYNOS4_CLKDIV_IMAGE                    EXYNOS_CLKREG(0x0C530)
  65 #define EXYNOS4_CLKDIV_LCD0                     EXYNOS_CLKREG(0x0C534)
  66 #define EXYNOS4_CLKDIV_MAUDIO                   EXYNOS_CLKREG(0x0C53C)
  67 #define EXYNOS4_CLKDIV_FSYS0                    EXYNOS_CLKREG(0x0C540)
  68 #define EXYNOS4_CLKDIV_FSYS1                    EXYNOS_CLKREG(0x0C544)
  69 #define EXYNOS4_CLKDIV_FSYS2                    EXYNOS_CLKREG(0x0C548)
  70 #define EXYNOS4_CLKDIV_FSYS3                    EXYNOS_CLKREG(0x0C54C)
  71 #define EXYNOS4_CLKDIV_PERIL0                   EXYNOS_CLKREG(0x0C550)
  72 #define EXYNOS4_CLKDIV_PERIL1                   EXYNOS_CLKREG(0x0C554)
  73 #define EXYNOS4_CLKDIV_PERIL2                   EXYNOS_CLKREG(0x0C558)
  74 #define EXYNOS4_CLKDIV_PERIL3                   EXYNOS_CLKREG(0x0C55C)
  75 #define EXYNOS4_CLKDIV_PERIL4                   EXYNOS_CLKREG(0x0C560)
  76 #define EXYNOS4_CLKDIV_PERIL5                   EXYNOS_CLKREG(0x0C564)
  77 #define EXYNOS4_CLKDIV2_RATIO                   EXYNOS_CLKREG(0x0C580)
  78
  79 #define EXYNOS4_CLKDIV_STAT_TOP                 EXYNOS_CLKREG(0x0C610)
  80
  81 #define EXYNOS4_CLKGATE_SCLKCAM                 EXYNOS_CLKREG(0x0C820)
  82 #define EXYNOS4_CLKGATE_IP_CAM                  EXYNOS_CLKREG(0x0C920)
  83 #define EXYNOS4_CLKGATE_IP_TV                   EXYNOS_CLKREG(0x0C924)
  84 #define EXYNOS4_CLKGATE_IP_MFC                  EXYNOS_CLKREG(0x0C928)
  85 #define EXYNOS4_CLKGATE_IP_G3D                  EXYNOS_CLKREG(0x0C92C)
  86 #define EXYNOS4_CLKGATE_IP_IMAGE                (soc_is_exynos4210() ? \
  87                                                 EXYNOS_CLKREG(0x0C930) : \
  88                                                 EXYNOS_CLKREG(0x04930))
  89 #define EXYNOS4210_CLKGATE_IP_IMAGE             EXYNOS_CLKREG(0x0C930)
  90 #define EXYNOS4212_CLKGATE_IP_IMAGE             EXYNOS_CLKREG(0x04930)
  91 #define EXYNOS4_CLKGATE_IP_LCD0                 EXYNOS_CLKREG(0x0C934)
  92 #define EXYNOS4_CLKGATE_IP_FSYS                 EXYNOS_CLKREG(0x0C940)
  93 #define EXYNOS4_CLKGATE_IP_GPS                  EXYNOS_CLKREG(0x0C94C)
  94 #define EXYNOS4_CLKGATE_IP_PERIL                EXYNOS_CLKREG(0x0C950)
  95 #define EXYNOS4_CLKGATE_IP_PERIR                (soc_is_exynos4210() ? \
  96                                                 EXYNOS_CLKREG(0x0C960) : \
  97                                                 EXYNOS_CLKREG(0x08960))
  98 #define EXYNOS4210_CLKGATE_IP_PERIR             EXYNOS_CLKREG(0x0C960)
  99 #define EXYNOS4212_CLKGATE_IP_PERIR             EXYNOS_CLKREG(0x08960)
 100 #define EXYNOS4_CLKGATE_BLOCK                   EXYNOS_CLKREG(0x0C970)
 101
 102 #define EXYNOS4_CLKSRC_MASK_DMC                 EXYNOS_CLKREG(0x10300)
 103 #define EXYNOS4_CLKSRC_DMC                      EXYNOS_CLKREG(0x10200)
 104 #define EXYNOS4_CLKDIV_DMC0                     EXYNOS_CLKREG(0x10500)
 105 #define EXYNOS4_CLKDIV_DMC1                     EXYNOS_CLKREG(0x10504)
 106 #define EXYNOS4_CLKDIV_STAT_DMC0                EXYNOS_CLKREG(0x10600)
 107 #define EXYNOS4_CLKGATE_IP_DMC                  EXYNOS_CLKREG(0x10900)
 108
 109 #define EXYNOS4_APLL_LOCK                       EXYNOS_CLKREG(0x14000)
 110 #define EXYNOS4_MPLL_LOCK                       (soc_is_exynos4210() ? \
 111                                                 EXYNOS_CLKREG(0x14004) :  \
 112                                                 EXYNOS_CLKREG(0x10008))
 113 #define EXYNOS4_APLL_CON0                       EXYNOS_CLKREG(0x14100)
 114 #define EXYNOS4_APLL_CON1                       EXYNOS_CLKREG(0x14104)
 115 #define EXYNOS4_MPLL_CON0                       (soc_is_exynos4210() ? \
 116                                                 EXYNOS_CLKREG(0x14108) : \
 117                                                 EXYNOS_CLKREG(0x10108))
 118 #define EXYNOS4_MPLL_CON1                       (soc_is_exynos4210() ? \
 119                                                 EXYNOS_CLKREG(0x1410C) : \
 120                                                 EXYNOS_CLKREG(0x1010C))
 121
 122 #define EXYNOS4_CLKSRC_CPU                      EXYNOS_CLKREG(0x14200)
 123 #define EXYNOS4_CLKMUX_STATCPU                  EXYNOS_CLKREG(0x14400)
 124
 125 #define EXYNOS4_CLKDIV_CPU                      EXYNOS_CLKREG(0x14500)
 126 #define EXYNOS4_CLKDIV_CPU1                     EXYNOS_CLKREG(0x14504)
 127 #define EXYNOS4_CLKDIV_STATCPU                  EXYNOS_CLKREG(0x14600)
 128 #define EXYNOS4_CLKDIV_STATCPU1                 EXYNOS_CLKREG(0x14604)
 129
 130 #define EXYNOS4_CLKGATE_SCLKCPU                 EXYNOS_CLKREG(0x14800)
 131 #define EXYNOS4_CLKGATE_IP_CPU                  EXYNOS_CLKREG(0x14900)
 132
 133 #define EXYNOS4_APLL_LOCKTIME                   (0x1C20)        /* 300us */
 134
 135 #define EXYNOS4_APLLCON0_ENABLE_SHIFT           (31)
 136 #define EXYNOS4_APLLCON0_LOCKED_SHIFT           (29)
 137 #define EXYNOS4_APLL_VAL_1000                   ((250 << 16) | (6 << 8) | 1)
 138 #define EXYNOS4_APLL_VAL_800                    ((200 << 16) | (6 << 8) | 1)
 139
 140 #define EXYNOS4_EPLLCON0_ENABLE_SHIFT           (31)
 141 #define EXYNOS4_EPLLCON0_LOCKED_SHIFT           (29)
 142
 143 #define EXYNOS4_VPLLCON0_ENABLE_SHIFT           (31)
 144 #define EXYNOS4_VPLLCON0_LOCKED_SHIFT           (29)
 145
 146 #define EXYNOS4_CLKSRC_CPU_MUXCORE_SHIFT        (16)
 147 #define EXYNOS4_CLKMUX_STATCPU_MUXCORE_MASK     (0x7 << EXYNOS4_CLKSRC_CPU_MUXCORE_SHIFT)
 148
 149 #define EXYNOS4_CLKDIV_CPU0_CORE_SHIFT          (0)
 150 #define EXYNOS4_CLKDIV_CPU0_CORE_MASK           (0x7 << EXYNOS4_CLKDIV_CPU0_CORE_SHIFT)
 151 #define EXYNOS4_CLKDIV_CPU0_COREM0_SHIFT        (4)
 152 #define EXYNOS4_CLKDIV_CPU0_COREM0_MASK         (0x7 << EXYNOS4_CLKDIV_CPU0_COREM0_SHIFT)
 153 #define EXYNOS4_CLKDIV_CPU0_COREM1_SHIFT        (8)
 154 #define EXYNOS4_CLKDIV_CPU0_COREM1_MASK         (0x7 << EXYNOS4_CLKDIV_CPU0_COREM1_SHIFT)
 155 #define EXYNOS4_CLKDIV_CPU0_PERIPH_SHIFT        (12)
 156 #define EXYNOS4_CLKDIV_CPU0_PERIPH_MASK         (0x7 << EXYNOS4_CLKDIV_CPU0_PERIPH_SHIFT)
 157 #define EXYNOS4_CLKDIV_CPU0_ATB_SHIFT           (16)
 158 #define EXYNOS4_CLKDIV_CPU0_ATB_MASK            (0x7 << EXYNOS4_CLKDIV_CPU0_ATB_SHIFT)
 159 #define EXYNOS4_CLKDIV_CPU0_PCLKDBG_SHIFT       (20)
 160 #define EXYNOS4_CLKDIV_CPU0_PCLKDBG_MASK        (0x7 << EXYNOS4_CLKDIV_CPU0_PCLKDBG_SHIFT)
 161 #define EXYNOS4_CLKDIV_CPU0_APLL_SHIFT          (24)
 162 #define EXYNOS4_CLKDIV_CPU0_APLL_MASK           (0x7 << EXYNOS4_CLKDIV_CPU0_APLL_SHIFT)
 163 #define EXYNOS4_CLKDIV_CPU0_CORE2_SHIFT         28
 164 #define EXYNOS4_CLKDIV_CPU0_CORE2_MASK          (0x7 << EXYNOS4_CLKDIV_CPU0_CORE2_SHIFT)
 165
 166 #define EXYNOS4_CLKDIV_CPU1_COPY_SHIFT          0
 167 #define EXYNOS4_CLKDIV_CPU1_COPY_MASK           (0x7 << EXYNOS4_CLKDIV_CPU1_COPY_SHIFT)
 168 #define EXYNOS4_CLKDIV_CPU1_HPM_SHIFT           4
 169 #define EXYNOS4_CLKDIV_CPU1_HPM_MASK            (0x7 << EXYNOS4_CLKDIV_CPU1_HPM_SHIFT)
 170 #define EXYNOS4_CLKDIV_CPU1_CORES_SHIFT         8
 171 #define EXYNOS4_CLKDIV_CPU1_CORES_MASK          (0x7 << EXYNOS4_CLKDIV_CPU1_CORES_SHIFT)
 172
 173 #define EXYNOS4_CLKDIV_DMC0_ACP_SHIFT           (0)
 174 #define EXYNOS4_CLKDIV_DMC0_ACP_MASK            (0x7 << EXYNOS4_CLKDIV_DMC0_ACP_SHIFT)
 175 #define EXYNOS4_CLKDIV_DMC0_ACPPCLK_SHIFT       (4)
 176 #define EXYNOS4_CLKDIV_DMC0_ACPPCLK_MASK        (0x7 << EXYNOS4_CLKDIV_DMC0_ACPPCLK_SHIFT)
 177 #define EXYNOS4_CLKDIV_DMC0_DPHY_SHIFT          (8)
 178 #define EXYNOS4_CLKDIV_DMC0_DPHY_MASK           (0x7 << EXYNOS4_CLKDIV_DMC0_DPHY_SHIFT)
 179 #define EXYNOS4_CLKDIV_DMC0_DMC_SHIFT           (12)
 180 #define EXYNOS4_CLKDIV_DMC0_DMC_MASK            (0x7 << EXYNOS4_CLKDIV_DMC0_DMC_SHIFT)
 181 #define EXYNOS4_CLKDIV_DMC0_DMCD_SHIFT          (16)
 182 #define EXYNOS4_CLKDIV_DMC0_DMCD_MASK           (0x7 << EXYNOS4_CLKDIV_DMC0_DMCD_SHIFT)
 183 #define EXYNOS4_CLKDIV_DMC0_DMCP_SHIFT          (20)
 184 #define EXYNOS4_CLKDIV_DMC0_DMCP_MASK           (0x7 << EXYNOS4_CLKDIV_DMC0_DMCP_SHIFT)
 185 #define EXYNOS4_CLKDIV_DMC0_COPY2_SHIFT         (24)
 186 #define EXYNOS4_CLKDIV_DMC0_COPY2_MASK          (0x7 << EXYNOS4_CLKDIV_DMC0_COPY2_SHIFT)
 187 #define EXYNOS4_CLKDIV_DMC0_CORETI_SHIFT        (28)
 188 #define EXYNOS4_CLKDIV_DMC0_CORETI_MASK         (0x7 << EXYNOS4_CLKDIV_DMC0_CORETI_SHIFT)
 189
 190 #define EXYNOS4_CLKDIV_TOP_ACLK200_SHIFT        (0)
 191 #define EXYNOS4_CLKDIV_TOP_ACLK200_MASK         (0x7 << EXYNOS4_CLKDIV_TOP_ACLK200_SHIFT)
 192 #define EXYNOS4_CLKDIV_TOP_ACLK100_SHIFT        (4)
 193 #define EXYNOS4_CLKDIV_TOP_ACLK100_MASK         (0xF << EXYNOS4_CLKDIV_TOP_ACLK100_SHIFT)
 194 #define EXYNOS4_CLKDIV_TOP_ACLK160_SHIFT        (8)
 195 #define EXYNOS4_CLKDIV_TOP_ACLK160_MASK         (0x7 << EXYNOS4_CLKDIV_TOP_ACLK160_SHIFT)
 196 #define EXYNOS4_CLKDIV_TOP_ACLK133_SHIFT        (12)
 197 #define EXYNOS4_CLKDIV_TOP_ACLK133_MASK         (0x7 << EXYNOS4_CLKDIV_TOP_ACLK133_SHIFT)
 198 #define EXYNOS4_CLKDIV_TOP_ONENAND_SHIFT        (16)
 199 #define EXYNOS4_CLKDIV_TOP_ONENAND_MASK         (0x7 << EXYNOS4_CLKDIV_TOP_ONENAND_SHIFT)
 200
 201 #define EXYNOS4_CLKDIV_BUS_GDLR_SHIFT           (0)
 202 #define EXYNOS4_CLKDIV_BUS_GDLR_MASK            (0x7 << EXYNOS4_CLKDIV_BUS_GDLR_SHIFT)
 203 #define EXYNOS4_CLKDIV_BUS_GPLR_SHIFT           (4)
 204 #define EXYNOS4_CLKDIV_BUS_GPLR_MASK            (0x7 << EXYNOS4_CLKDIV_BUS_GPLR_SHIFT)
 205
 206 /* Only for EXYNOS4210 */
 207
 208 #define EXYNOS4210_CLKSRC_LCD1                  EXYNOS_CLKREG(0x0C238)
 209 #define EXYNOS4210_CLKSRC_MASK_LCD1             EXYNOS_CLKREG(0x0C338)
 210 #define EXYNOS4210_CLKDIV_LCD1                  EXYNOS_CLKREG(0x0C538)
 211 #define EXYNOS4210_CLKGATE_IP_LCD1              EXYNOS_CLKREG(0x0C938)
 212
 213 /* Compatibility defines and inclusion */
 214
 215 #include <mach/regs-pmu.h>
 216
 217 #define S5P_EPLL_CON                            EXYNOS4_EPLL_CON0
 218
 219 #endif /* __ASM_ARCH_REGS_CLOCK_H */