board/overo/overo.c

   1 /*
   2  * (C) Copyright 2006
   3  * Texas Instruments, <www.ti.com>
   4  * Jian Zhang <jzhang@ti.com>
   5  * Richard Woodruff <r-woodruff2@ti.com>
   6  *
   7  * Modified for overo
   8  * Steve Sakoman <steve@sakoman.com>
   9  *
  10  * See file CREDITS for list of people who contributed to this
  11  * project.
  12  *
  13  * This program is free software; you can redistribute it and/or
  14  * modify it under the terms of the GNU General Public License as
  15  * published by the Free Software Foundation; either version 2 of
  16  * the License, or (at your option) any later version.
  17  *
  18  * This program is distributed in the hope that it will be useful,
  19  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  20  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  21  * GNU General Public License for more details.
  22  *
  23  * You should have received a copy of the GNU General Public License
  24  * along with this program; if not, write to the Free Software
  25  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  26  * MA 02111-1307 USA
  27  */
  28
  29 #include <common.h>
  30 #include <command.h>
  31 #include <part.h>
  32 #include <fat.h>
  33 #include <i2c.h>
  34 #include <asm/arch/cpu.h>
  35 #include <asm/arch/bits.h>
  36 #include <asm/arch/gpio.h>
  37 #include <asm/arch/mux.h>
  38 #include <asm/arch/sys_proto.h>
  39 #include <asm/arch/sys_info.h>
  40 #include <asm/arch/clocks.h>
  41 #include <asm/arch/mem.h>
  42
  43 /* params for 37XX */
  44 #define CORE_DPLL_PARAM_M2      0x09
  45 #define CORE_DPLL_PARAM_M       0x360
  46 #define CORE_DPLL_PARAM_N       0xC
  47
  48 /* Used to index into DPLL parameter tables */
  49 struct dpll_param {
  50         unsigned int m;
  51         unsigned int n;
  52         unsigned int fsel;
  53         unsigned int m2;
  54 };
  55
  56 typedef struct dpll_param dpll_param;
  57
  58 /* Following functions are exported from lowlevel_init.S */
  59 extern dpll_param *get_mpu_dpll_param();
  60 extern dpll_param *get_iva_dpll_param();
  61 extern dpll_param *get_core_dpll_param();
  62 extern dpll_param *get_per_dpll_param();
  63
  64 #define __raw_readl(a)          (*(volatile unsigned int *)(a))
  65 #define __raw_writel(v, a)      (*(volatile unsigned int *)(a) = (v))
  66 #define __raw_readw(a)          (*(volatile unsigned short *)(a))
  67 #define __raw_writew(v, a)      (*(volatile unsigned short *)(a) = (v))
  68
  69 static char *rev_s[CPU_3XX_MAX_REV] = {
  70                                 "1.0",
  71                                 "2.0",
  72                                 "2.1",
  73                                 "3.0",
  74                                 "3.1",
  75                                 "UNKNOWN",
  76                                 "UNKNOWN",
  77                                 "3.1.2"};
  78
  79 /*******************************************************
  80  * Routine: delay
  81  * Description: spinning delay to use before udelay works
  82  ******************************************************/
  83 static inline void delay(unsigned long loops)
  84 {
  85         __asm__ volatile ("1:\n" "subs %0, %1, #1\n"
  86                           "bne 1b":"=r" (loops):"0"(loops));
  87 }
  88
  89 void udelay (unsigned long usecs) {
  90         delay(usecs);
  91 }
  92
  93 /*****************************************
  94  * Routine: board_init
  95  * Description: Early hardware init.
  96  *****************************************/
  97 int board_init(void)
  98 {
  99         return 0;
 100 }
 101
 102 /************************************************
 103  * get_sysboot_value(void) - return SYS_BOOT[4:0]
 104  ************************************************/
 105 u32 get_sysboot_value(void)
 106 {
 107         int mode;
 108         mode = __raw_readl(CONTROL_STATUS) & (SYSBOOT_MASK);
 109         return mode;
 110 }
 111
 112 /*************************************************************
 113  * Routine: get_mem_type(void) - returns the kind of memory connected
 114  * to GPMC that we are trying to boot form. Uses SYS BOOT settings.
 115  *************************************************************/
 116 u32 get_mem_type(void)
 117 {
 118         u32   mem_type = get_sysboot_value();
 119
 120         switch (mem_type) {
 121         case 0:
 122         case 2:
 123         case 4:
 124         case 16:
 125         case 22:
 126                 return GPMC_ONENAND;
 127
 128         case 1:
 129         case 12:
 130         case 15:
 131         case 21:
 132         case 27:
 133                 return GPMC_NAND;
 134
 135         case 3:
 136         case 6:
 137                 return MMC_ONENAND;
 138
 139         case 8:
 140         case 11:
 141         case 14:
 142         case 20:
 143         case 26:
 144                 return GPMC_MDOC;
 145
 146         case 17:
 147         case 18:
 148         case 24:
 149                 return MMC_NAND;
 150
 151         case 7:
 152         case 10:
 153         case 13:
 154         case 19:
 155         case 25:
 156         default:
 157                 return GPMC_NOR;
 158         }
 159 }
 160
 161 /******************************************
 162  * get_cpu_type(void) - extract cpu info
 163  ******************************************/
 164 u32 get_cpu_type(void)
 165 {
 166         return __raw_readl(CONTROL_OMAP_STATUS);
 167 }
 168
 169 /******************************************
 170  * get_cpu_id(void) - extract cpu id
 171  * returns 0 for ES1.0, cpuid otherwise
 172  ******************************************/
 173 u32 get_cpu_id(void)
 174 {
 175         u32 cpuid = 0;
 176
 177         /*
 178          * On ES1.0 the IDCODE register is not exposed on L4
 179          * so using CPU ID to differentiate between ES1.0 and > ES1.0.
 180          */
 181         __asm__ __volatile__("mrc p15, 0, %0, c0, c0, 0":"=r"(cpuid));
 182         if ((cpuid & 0xf) == 0x0) {
 183                 return 0;
 184         } else {
 185                 /* Decode the IDs on > ES1.0 */
 186                 cpuid = __raw_readl(CONTROL_IDCODE);
 187         }
 188
 189         return cpuid;
 190 }
 191
 192 /******************************************
 193  * get_cpu_family(void) - extract cpu info
 194  ******************************************/
 195 u32 get_cpu_family(void)
 196 {
 197         u16 hawkeye;
 198         u32 cpu_family;
 199         u32 cpuid = get_cpu_id();
 200
 201         if (cpuid == 0)
 202                 return CPU_OMAP34XX;
 203
 204         hawkeye = (cpuid >> HAWKEYE_SHIFT) & 0xffff;
 205         switch (hawkeye) {
 206         case HAWKEYE_OMAP34XX:
 207                 cpu_family = CPU_OMAP34XX;
 208                 break;
 209         case HAWKEYE_AM35XX:
 210                 cpu_family = CPU_AM35XX;
 211                 break;
 212         case HAWKEYE_OMAP36XX:
 213                 cpu_family = CPU_OMAP36XX;
 214                 break;
 215         default:
 216                 cpu_family = CPU_OMAP34XX;
 217         }
 218
 219         return cpu_family;
 220 }
 221
 222 /******************************************
 223  * get_cpu_rev(void) - extract version info
 224  ******************************************/
 225 u32 get_cpu_rev(void)
 226 {
 227         u32 cpuid = get_cpu_id();
 228
 229         if (cpuid == 0)
 230                 return CPU_3XX_ES10;
 231         else
 232                 return (cpuid >> CPU_3XX_ID_SHIFT) & 0xf;
 233 }
 234
 235 /******************************************
 236  * Print CPU information
 237  ******************************************/
 238 int print_cpuinfo (void)
 239 {
 240         char *cpu_family_s, *cpu_s, *sec_s;
 241
 242         switch (get_cpu_family()) {
 243         case CPU_OMAP34XX:
 244                 cpu_family_s = "OMAP";
 245                 switch (get_cpu_type()) {
 246                 case OMAP3503:
 247                         cpu_s = "3503";
 248                         break;
 249                 case OMAP3515:
 250                         cpu_s = "3515";
 251                         break;
 252                 case OMAP3525:
 253                         cpu_s = "3525";
 254                         break;
 255                 case OMAP3530:
 256                         cpu_s = "3530";
 257                         break;
 258                 default:
 259                         cpu_s = "35XX";
 260                         break;
 261                 }
 262                 break;
 263         case CPU_AM35XX:
 264                 cpu_family_s = "AM";
 265                 switch (get_cpu_type()) {
 266                 case AM3505:
 267                         cpu_s = "3505";
 268                         break;
 269                 case AM3517:
 270                         cpu_s = "3517";
 271                         break;
 272                 default:
 273                         cpu_s = "35XX";
 274                         break;
 275                 }
 276                 break;
 277         case CPU_OMAP36XX:
 278                 cpu_family_s = "OMAP";
 279                 switch (get_cpu_type()) {
 280                 case OMAP3730:
 281                         cpu_s = "3630/3730";
 282                         break;
 283                 default:
 284                         cpu_s = "36XX/37XX";
 285                         break;
 286                 }
 287                 break;
 288         default:
 289                 cpu_family_s = "OMAP";
 290                 cpu_s = "35XX";
 291         }
 292
 293         switch (get_device_type()) {
 294         case TST_DEVICE:
 295                 sec_s = "TST";
 296                 break;
 297         case EMU_DEVICE:
 298                 sec_s = "EMU";
 299                 break;
 300         case HS_DEVICE:
 301                 sec_s = "HS";
 302                 break;
 303         case GP_DEVICE:
 304                 sec_s = "GP";
 305                 break;
 306         default:
 307                 sec_s = "?";
 308         }
 309
 310         printf("%s%s-%s ES%s\n",
 311                         cpu_family_s, cpu_s, sec_s, rev_s[get_cpu_rev()]);
 312
 313         return 0;
 314 }
 315
 316 /******************************************
 317  * cpu_is_3410(void) - returns true for 3410
 318  ******************************************/
 319 u32 cpu_is_3410(void)
 320 {
 321         int status;
 322         if (get_cpu_rev() < CPU_3430_ES2) {
 323                 return 0;
 324         } else {
 325                 /* read scalability status and return 1 for 3410*/
 326                 status = __raw_readl(CONTROL_SCALABLE_OMAP_STATUS);
 327                 /* Check whether MPU frequency is set to 266 MHz which
 328                  * is nominal for 3410. If yes return true else false
 329                  */
 330                 if (((status >> 8) & 0x3) == 0x2)
 331                         return 1;
 332                 else
 333                         return 0;
 334         }
 335 }
 336
 337 /*****************************************************************
 338  * Routine: get_board_revision
 339  * Description: Returns the board revision
 340  *****************************************************************/
 341 int get_board_revision(void)
 342 {
 343         int revision;
 344         unsigned char data;
 345
 346         /* board revisions <= R2410 connect 4030 irq_1 to gpio112             */
 347         /* these boards should return a revision number of 0                  */
 348         /* the code below forces a 4030 RTC irq to ensure that gpio112 is low */
 349         data = 0x01;
 350         i2c_write(0x4B, 0x29, 1, &data, 1);
 351         data = 0x0c;
 352         i2c_write(0x4B, 0x2b, 1, &data, 1);
 353         i2c_read(0x4B, 0x2a, 1, &data, 1);
 354
 355         if (!omap_request_gpio(112) &&
 356             !omap_request_gpio(113) &&
 357             !omap_request_gpio(115)) {
 358
 359                 omap_set_gpio_direction(112, 1);
 360                 omap_set_gpio_direction(113, 1);
 361                 omap_set_gpio_direction(115, 1);
 362
 363                 revision = omap_get_gpio_datain(115) << 2 |
 364                            omap_get_gpio_datain(113) << 1 |
 365                            omap_get_gpio_datain(112);
 366
 367                 omap_free_gpio(112);
 368                 omap_free_gpio(113);
 369                 omap_free_gpio(115);
 370         } else {
 371                 printf("Error: unable to acquire board revision GPIOs\n");
 372                 revision = -1;
 373         }
 374
 375         return revision;
 376 }
 377
 378 /*****************************************************************
 379  * sr32 - clear & set a value in a bit range for a 32 bit address
 380  *****************************************************************/
 381 void sr32(u32 addr, u32 start_bit, u32 num_bits, u32 value)
 382 {
 383         u32 tmp, msk = 0;
 384         msk = 1 << num_bits;
 385         --msk;
 386         tmp = __raw_readl(addr) & ~(msk << start_bit);
 387         tmp |=  value << start_bit;
 388         __raw_writel(tmp, addr);
 389 }
 390
 391 /*********************************************************************
 392  * wait_on_value() - common routine to allow waiting for changes in
 393  *   volatile regs.
 394  *********************************************************************/
 395 u32 wait_on_value(u32 read_bit_mask, u32 match_value, u32 read_addr, u32 bound)
 396 {
 397         u32 i = 0, val;
 398         do {
 399                 ++i;
 400                 val = __raw_readl(read_addr) & read_bit_mask;
 401                 if (val == match_value)
 402                         return 1;
 403                 if (i == bound)
 404                         return 0;
 405         } while (1);
 406 }
 407
 408 #ifdef CFG_3430SDRAM_DDR
 409 /*********************************************************************
 410  * config_3430sdram_ddr() - Init DDR on 3430SDP dev board.
 411  *********************************************************************/
 412 void config_3430sdram_ddr(void)
 413 {
 414         /* reset sdrc controller */
 415         __raw_writel(SOFTRESET, SDRC_SYSCONFIG);
 416         wait_on_value(BIT0, BIT0, SDRC_STATUS, 12000000);
 417         __raw_writel(0, SDRC_SYSCONFIG);
 418
 419         /* setup sdrc to ball mux */
 420         __raw_writel(SDP_SDRC_SHARING, SDRC_SHARING);
 421
 422         switch (get_board_revision()) {
 423         case 0: /* Micron 1286MB/256MB, 1/2 banks of 128MB */
 424                 __raw_writel(0x1, SDRC_CS_CFG); /* 128MB/bank */
 425                 __raw_writel(SDP_SDRC_MDCFG_0_DDR, SDRC_MCFG_0);
 426                 __raw_writel(SDP_SDRC_MDCFG_0_DDR, SDRC_MCFG_1);
 427                 __raw_writel(MICRON_V_ACTIMA_165, SDRC_ACTIM_CTRLA_0);
 428                 __raw_writel(MICRON_V_ACTIMB_165, SDRC_ACTIM_CTRLB_0);
 429                 __raw_writel(MICRON_V_ACTIMA_165, SDRC_ACTIM_CTRLA_1);
 430                 __raw_writel(MICRON_V_ACTIMB_165, SDRC_ACTIM_CTRLB_1);
 431                 __raw_writel(SDP_3430_SDRC_RFR_CTRL_165MHz, SDRC_RFR_CTRL_0);
 432                 __raw_writel(SDP_3430_SDRC_RFR_CTRL_165MHz, SDRC_RFR_CTRL_1);
 433                 break;
 434         case 1: /* Micron 256MB/512MB, 1/2 banks of 256MB */
 435                 __raw_writel(0x2, SDRC_CS_CFG); /* 256MB/bank */
 436                 __raw_writel(SDP_SDRC_MDCFG_0_DDR_MICRON_XM, SDRC_MCFG_0);
 437                 __raw_writel(SDP_SDRC_MDCFG_0_DDR_MICRON_XM, SDRC_MCFG_1);
 438                 __raw_writel(MICRON_V_ACTIMA_165, SDRC_ACTIM_CTRLA_0);
 439                 __raw_writel(MICRON_V_ACTIMB_165, SDRC_ACTIM_CTRLB_0);
 440                 __raw_writel(MICRON_V_ACTIMA_165, SDRC_ACTIM_CTRLA_1);
 441                 __raw_writel(MICRON_V_ACTIMB_165, SDRC_ACTIM_CTRLB_1);
 442                 __raw_writel(SDP_3430_SDRC_RFR_CTRL_165MHz, SDRC_RFR_CTRL_0);
 443                 __raw_writel(SDP_3430_SDRC_RFR_CTRL_165MHz, SDRC_RFR_CTRL_1);
 444                 break;
 445         case 2: /* Hynix 256MB/512MB, 1/2 banks of 256MB */
 446                 __raw_writel(0x2, SDRC_CS_CFG); /* 256MB/bank */
 447                 __raw_writel(SDP_SDRC_MDCFG_0_DDR_HYNIX, SDRC_MCFG_0);
 448                 __raw_writel(SDP_SDRC_MDCFG_0_DDR_HYNIX, SDRC_MCFG_1);
 449                 __raw_writel(HYNIX_V_ACTIMA_165, SDRC_ACTIM_CTRLA_0);
 450                 __raw_writel(HYNIX_V_ACTIMB_165, SDRC_ACTIM_CTRLB_0);
 451                 __raw_writel(HYNIX_V_ACTIMA_165, SDRC_ACTIM_CTRLA_1);
 452                 __raw_writel(HYNIX_V_ACTIMB_165, SDRC_ACTIM_CTRLB_1);
 453                 __raw_writel(SDP_3430_SDRC_RFR_CTRL_165MHz, SDRC_RFR_CTRL_0);
 454                 __raw_writel(SDP_3430_SDRC_RFR_CTRL_165MHz, SDRC_RFR_CTRL_1);
 455                 break;
 456         default:
 457                 __raw_writel(0x1, SDRC_CS_CFG); /* 128MB/bank */
 458                 __raw_writel(SDP_SDRC_MDCFG_0_DDR, SDRC_MCFG_0);
 459                 __raw_writel(SDP_SDRC_MDCFG_0_DDR, SDRC_MCFG_1);
 460                 __raw_writel(MICRON_V_ACTIMA_165, SDRC_ACTIM_CTRLA_0);
 461                 __raw_writel(MICRON_V_ACTIMB_165, SDRC_ACTIM_CTRLB_0);
 462                 __raw_writel(MICRON_V_ACTIMA_165, SDRC_ACTIM_CTRLA_1);
 463                 __raw_writel(MICRON_V_ACTIMB_165, SDRC_ACTIM_CTRLB_1);
 464                 __raw_writel(SDP_3430_SDRC_RFR_CTRL_165MHz, SDRC_RFR_CTRL_0);
 465                 __raw_writel(SDP_3430_SDRC_RFR_CTRL_165MHz, SDRC_RFR_CTRL_1);
 466         }
 467
 468         __raw_writel(SDP_SDRC_POWER_POP, SDRC_POWER);
 469
 470         /* init sequence for mDDR/mSDR using manual commands (DDR is different) */
 471         __raw_writel(CMD_NOP, SDRC_MANUAL_0);
 472         __raw_writel(CMD_NOP, SDRC_MANUAL_1);
 473
 474         delay(5000);
 475
 476         __raw_writel(CMD_PRECHARGE, SDRC_MANUAL_0);
 477         __raw_writel(CMD_PRECHARGE, SDRC_MANUAL_1);
 478
 479         __raw_writel(CMD_AUTOREFRESH, SDRC_MANUAL_0);
 480         __raw_writel(CMD_AUTOREFRESH, SDRC_MANUAL_1);
 481
 482         __raw_writel(CMD_AUTOREFRESH, SDRC_MANUAL_0);
 483         __raw_writel(CMD_AUTOREFRESH, SDRC_MANUAL_1);
 484
 485         /* set mr0 */
 486         __raw_writel(SDP_SDRC_MR_0_DDR, SDRC_MR_0);
 487         __raw_writel(SDP_SDRC_MR_0_DDR, SDRC_MR_1);
 488
 489         /* set up dll */
 490         __raw_writel(SDP_SDRC_DLLAB_CTRL, SDRC_DLLA_CTRL);
 491         delay(0x2000);  /* give time to lock */
 492 }
 493 #endif /* CFG_3430SDRAM_DDR */
 494
 495 /*************************************************************
 496  * get_sys_clk_speed - determine reference oscillator speed
 497  *  based on known 32kHz clock and gptimer.
 498  *************************************************************/
 499 u32 get_osc_clk_speed(void)
 500 {
 501         u32 start, cstart, cend, cdiff, cdiv, val;
 502
 503         val = __raw_readl(PRM_CLKSRC_CTRL);
 504
 505         if (val & SYSCLKDIV_2)
 506                 cdiv = 2;
 507         else
 508                 cdiv = 1;
 509
 510         /* enable timer2 */
 511         val = __raw_readl(CM_CLKSEL_WKUP) | BIT0;
 512         __raw_writel(val, CM_CLKSEL_WKUP);      /* select sys_clk for GPT1 */
 513
 514         /* Enable I and F Clocks for GPT1 */
 515         val = __raw_readl(CM_ICLKEN_WKUP) | BIT0 | BIT2;
 516         __raw_writel(val, CM_ICLKEN_WKUP);
 517         val = __raw_readl(CM_FCLKEN_WKUP) | BIT0;
 518         __raw_writel(val, CM_FCLKEN_WKUP);
 519
 520         __raw_writel(0, OMAP34XX_GPT1 + TLDR);          /* start counting at 0 */
 521         __raw_writel(GPT_EN, OMAP34XX_GPT1 + TCLR);     /* enable clock */
 522         /* enable 32kHz source */
 523         /* enabled out of reset */
 524         /* determine sys_clk via gauging */
 525
 526         start = 20 + __raw_readl(S32K_CR);      /* start time in 20 cycles */
 527         while (__raw_readl(S32K_CR) < start);   /* dead loop till start time */
 528         cstart = __raw_readl(OMAP34XX_GPT1 + TCRR);     /* get start sys_clk count */
 529         while (__raw_readl(S32K_CR) < (start + 20));    /* wait for 40 cycles */
 530         cend = __raw_readl(OMAP34XX_GPT1 + TCRR);       /* get end sys_clk count */
 531         cdiff = cend - cstart;                          /* get elapsed ticks */
 532         cdiff *= cdiv;
 533
 534         /* based on number of ticks assign speed */
 535         if (cdiff > 19000)
 536                 return S38_4M;
 537         else if (cdiff > 15200)
 538                 return S26M;
 539         else if (cdiff > 13000)
 540                 return S24M;
 541         else if (cdiff > 9000)
 542                 return S19_2M;
 543         else if (cdiff > 7600)
 544                 return S13M;
 545         else
 546                 return S12M;
 547 }
 548
 549 /******************************************************************************
 550  * get_sys_clkin_sel() - returns the sys_clkin_sel field value based on
 551  *   -- input oscillator clock frequency.
 552  *
 553  *****************************************************************************/
 554 void get_sys_clkin_sel(u32 osc_clk, u32 *sys_clkin_sel)
 555 {
 556         if (osc_clk == S38_4M)
 557                 *sys_clkin_sel =  4;
 558         else if (osc_clk == S26M)
 559                 *sys_clkin_sel = 3;
 560         else if (osc_clk == S19_2M)
 561                 *sys_clkin_sel = 2;
 562         else if (osc_clk == S13M)
 563                 *sys_clkin_sel = 1;
 564         else if (osc_clk == S12M)
 565                 *sys_clkin_sel = 0;
 566 }
 567
 568 /******************************************************************************
 569  * prcm_init() - inits clocks for PRCM as defined in clocks.h
 570  *   -- called from SRAM, or Flash (using temp SRAM stack).
 571  *****************************************************************************/
 572 void prcm_init(void)
 573 {
 574         u32 osc_clk = 0, sys_clkin_sel;
 575         dpll_param *dpll_param_p;
 576         u32 clk_index, sil_index;
 577
 578         /* Gauge the input clock speed and find out the sys_clkin_sel
 579          * value corresponding to the input clock.
 580          */
 581         osc_clk = get_osc_clk_speed();
 582         get_sys_clkin_sel(osc_clk, &sys_clkin_sel);
 583
 584         sr32(PRM_CLKSEL, 0, 3, sys_clkin_sel);  /* set input crystal speed */
 585
 586         /* If the input clock is greater than 19.2M always divide/2 */
 587         if (sys_clkin_sel > 2) {
 588                 sr32(PRM_CLKSRC_CTRL, 6, 2, 2); /* input clock divider */
 589                 clk_index = sys_clkin_sel / 2;
 590         } else {
 591                 sr32(PRM_CLKSRC_CTRL, 6, 2, 1); /* input clock divider */
 592                 clk_index = sys_clkin_sel;
 593         }
 594
 595         sr32(PRM_CLKSRC_CTRL, 0, 2, 0);/* Bypass mode: T2 inputs a square clock */
 596
 597         /* The DPLL tables are defined according to sysclk value and
 598          * silicon revision. The clk_index value will be used to get
 599          * the values for that input sysclk from the DPLL param table
 600          * and sil_index will get the values for that SysClk for the
 601          * appropriate silicon rev.
 602          */
 603         sil_index = (get_cpu_rev() == CPU_3XX_ES10) ? 0 : 1;
 604
 605         /* Unlock MPU DPLL (slows things down, and needed later) */
 606         sr32(CM_CLKEN_PLL_MPU, 0, 3, PLL_LOW_POWER_BYPASS);
 607         wait_on_value(BIT0, 0, CM_IDLEST_PLL_MPU, LDELAY);
 608
 609         /* Getting the base address of Core DPLL param table */
 610         dpll_param_p = (dpll_param *) get_core_dpll_param();
 611         /* Moving it to the right sysclk and ES rev base */
 612         dpll_param_p = dpll_param_p + 3 * clk_index + sil_index;
 613         /* CORE DPLL */
 614         /* sr32(CM_CLKSEL2_EMU) set override to work when asleep */
 615         sr32(CM_CLKEN_PLL, 0, 3, PLL_FAST_RELOCK_BYPASS);
 616         wait_on_value(BIT0, 0, CM_IDLEST_CKGEN, LDELAY);
 617
 618          /* For 3430 ES1.0 Errata 1.50, default value directly doesnt
 619         work. write another value and then default value. */
 620         sr32(CM_CLKSEL1_EMU, 16, 5, CORE_M3X2 + 1);     /* m3x2 */
 621         sr32(CM_CLKSEL1_EMU, 16, 5, CORE_M3X2); /* m3x2 */
 622         sr32(CM_CLKSEL1_PLL, 27, 2, dpll_param_p->m2);  /* Set M2 */
 623         sr32(CM_CLKSEL1_PLL, 16, 11, dpll_param_p->m);  /* Set M */
 624         sr32(CM_CLKSEL1_PLL, 8, 7, dpll_param_p->n);    /* Set N */
 625         sr32(CM_CLKSEL1_PLL, 6, 1, 0);  /* 96M Src */
 626         sr32(CM_CLKSEL_CORE, 8, 4, CORE_SSI_DIV);       /* ssi */
 627         sr32(CM_CLKSEL_CORE, 4, 2, CORE_FUSB_DIV);      /* fsusb */
 628         sr32(CM_CLKSEL_CORE, 2, 2, CORE_L4_DIV);        /* l4 */
 629         sr32(CM_CLKSEL_CORE, 0, 2, CORE_L3_DIV);        /* l3 */
 630         sr32(CM_CLKSEL_GFX, 0, 3, GFX_DIV);     /* gfx */
 631         sr32(CM_CLKSEL_WKUP, 1, 2, WKUP_RSM);   /* reset mgr */
 632         sr32(CM_CLKEN_PLL, 4, 4, dpll_param_p->fsel);   /* FREQSEL */
 633         sr32(CM_CLKEN_PLL, 0, 3, PLL_LOCK);     /* lock mode */
 634         wait_on_value(BIT0, 1, CM_IDLEST_CKGEN, LDELAY);
 635
 636         /* Getting the base address to PER  DPLL param table */
 637         dpll_param_p = (dpll_param *) get_per_dpll_param();
 638         /* Moving it to the right sysclk base */
 639         dpll_param_p = dpll_param_p + clk_index;
 640         /* PER DPLL */
 641         sr32(CM_CLKEN_PLL, 16, 3, PLL_STOP);
 642         wait_on_value(BIT1, 0, CM_IDLEST_CKGEN, LDELAY);
 643         sr32(CM_CLKSEL1_EMU, 24, 5, PER_M6X2);  /* set M6 */
 644         sr32(CM_CLKSEL_CAM, 0, 5, PER_M5X2);    /* set M5 */
 645         sr32(CM_CLKSEL_DSS, 0, 5, PER_M4X2);    /* set M4 */
 646         sr32(CM_CLKSEL_DSS, 8, 5, PER_M3X2);    /* set M3 */
 647
 648         if (get_cpu_family() == CPU_OMAP36XX) {
 649                 sr32(CM_CLKSEL3_PLL, 0, 5, CORE_DPLL_PARAM_M2); /* set M2 */
 650                 sr32(CM_CLKSEL2_PLL, 8, 11, CORE_DPLL_PARAM_M); /* set m */
 651                 sr32(CM_CLKSEL2_PLL, 0, 7, CORE_DPLL_PARAM_N);  /* set n */
 652         } else {
 653                 sr32(CM_CLKSEL3_PLL, 0, 5, dpll_param_p->m2);   /* set M2 */
 654                 sr32(CM_CLKSEL2_PLL, 8, 11, dpll_param_p->m);   /* set m */
 655                 sr32(CM_CLKSEL2_PLL, 0, 7, dpll_param_p->n);    /* set n */
 656         }
 657
 658         sr32(CM_CLKEN_PLL, 20, 4, dpll_param_p->fsel);  /* FREQSEL */
 659         sr32(CM_CLKEN_PLL, 16, 3, PLL_LOCK);    /* lock mode */
 660         wait_on_value(BIT1, 2, CM_IDLEST_CKGEN, LDELAY);
 661
 662         /* Getting the base address to MPU DPLL param table */
 663         dpll_param_p = (dpll_param *) get_mpu_dpll_param();
 664
 665         /* Moving it to the right sysclk and ES rev base */
 666         dpll_param_p = dpll_param_p + 3 * clk_index + sil_index;
 667
 668         /* MPU DPLL (unlocked already) */
 669         sr32(CM_CLKSEL2_PLL_MPU, 0, 5, dpll_param_p->m2);       /* Set M2 */
 670         sr32(CM_CLKSEL1_PLL_MPU, 8, 11, dpll_param_p->m);       /* Set M */
 671         sr32(CM_CLKSEL1_PLL_MPU, 0, 7, dpll_param_p->n);        /* Set N */
 672         sr32(CM_CLKEN_PLL_MPU, 4, 4, dpll_param_p->fsel);       /* FREQSEL */
 673         sr32(CM_CLKEN_PLL_MPU, 0, 3, PLL_LOCK); /* lock mode */
 674         wait_on_value(BIT0, 1, CM_IDLEST_PLL_MPU, LDELAY);
 675
 676         /* Getting the base address to IVA DPLL param table */
 677         dpll_param_p = (dpll_param *) get_iva_dpll_param();
 678         /* Moving it to the right sysclk and ES rev base */
 679         dpll_param_p = dpll_param_p + 3 * clk_index + sil_index;
 680         /* IVA DPLL (set to 12*20=240MHz) */
 681         sr32(CM_CLKEN_PLL_IVA2, 0, 3, PLL_STOP);
 682         wait_on_value(BIT0, 0, CM_IDLEST_PLL_IVA2, LDELAY);
 683         sr32(CM_CLKSEL2_PLL_IVA2, 0, 5, dpll_param_p->m2);      /* set M2 */
 684         sr32(CM_CLKSEL1_PLL_IVA2, 8, 11, dpll_param_p->m);      /* set M */
 685         sr32(CM_CLKSEL1_PLL_IVA2, 0, 7, dpll_param_p->n);       /* set N */
 686         sr32(CM_CLKEN_PLL_IVA2, 4, 4, dpll_param_p->fsel);      /* FREQSEL */
 687         sr32(CM_CLKEN_PLL_IVA2, 0, 3, PLL_LOCK);        /* lock mode */
 688         wait_on_value(BIT0, 1, CM_IDLEST_PLL_IVA2, LDELAY);
 689
 690         /* Set up GPTimers to sys_clk source only */
 691         sr32(CM_CLKSEL_PER, 0, 8, 0xff);
 692         sr32(CM_CLKSEL_WKUP, 0, 1, 1);
 693
 694         delay(5000);
 695 }
 696
 697 /*****************************************
 698  * Routine: secure_unlock
 699  * Description: Setup security registers for access
 700  * (GP Device only)
 701  *****************************************/
 702 void secure_unlock(void)
 703 {
 704         /* Permission values for registers -Full fledged permissions to all */
 705         #define UNLOCK_1 0xFFFFFFFF
 706         #define UNLOCK_2 0x00000000
 707         #define UNLOCK_3 0x0000FFFF
 708         /* Protection Module Register Target APE (PM_RT)*/
 709         __raw_writel(UNLOCK_1, RT_REQ_INFO_PERMISSION_1);
 710         __raw_writel(UNLOCK_1, RT_READ_PERMISSION_0);
 711         __raw_writel(UNLOCK_1, RT_WRITE_PERMISSION_0);
 712         __raw_writel(UNLOCK_2, RT_ADDR_MATCH_1);
 713
 714         __raw_writel(UNLOCK_3, GPMC_REQ_INFO_PERMISSION_0);
 715         __raw_writel(UNLOCK_3, GPMC_READ_PERMISSION_0);
 716         __raw_writel(UNLOCK_3, GPMC_WRITE_PERMISSION_0);
 717
 718         __raw_writel(UNLOCK_3, OCM_REQ_INFO_PERMISSION_0);
 719         __raw_writel(UNLOCK_3, OCM_READ_PERMISSION_0);
 720         __raw_writel(UNLOCK_3, OCM_WRITE_PERMISSION_0);
 721         __raw_writel(UNLOCK_2, OCM_ADDR_MATCH_2);
 722
 723         /* IVA Changes */
 724         __raw_writel(UNLOCK_3, IVA2_REQ_INFO_PERMISSION_0);
 725         __raw_writel(UNLOCK_3, IVA2_READ_PERMISSION_0);
 726         __raw_writel(UNLOCK_3, IVA2_WRITE_PERMISSION_0);
 727
 728         __raw_writel(UNLOCK_1, SMS_RG_ATT0); /* SDRC region 0 public */
 729 }
 730
 731 /**********************************************************
 732  * Routine: try_unlock_sram()
 733  * Description: If chip is GP type, unlock the SRAM for
 734  *  general use.
 735  ***********************************************************/
 736 void try_unlock_memory(void)
 737 {
 738         int mode;
 739
 740         /* if GP device unlock device SRAM for general use */
 741         /* secure code breaks for Secure/Emulation device - HS/E/T*/
 742         mode = get_device_type();
 743         if (mode == GP_DEVICE)
 744                 secure_unlock();
 745         return;
 746 }
 747
 748 /**********************************************************
 749  * Routine: s_init
 750  * Description: Does early system init of muxing and clocks.
 751  * - Called at time when only stack is available.
 752  **********************************************************/
 753
 754 void s_init(void)
 755 {
 756         watchdog_init();
 757 #ifdef CONFIG_3430_AS_3410
 758         /* setup the scalability control register for
 759          * 3430 to work in 3410 mode
 760          */
 761         __raw_writel(0x5ABF, CONTROL_SCALABLE_OMAP_OCP);
 762 #endif
 763         try_unlock_memory();
 764         set_muxconf_regs();
 765         delay(100);
 766         prcm_init();
 767         per_clocks_enable();
 768         config_3430sdram_ddr();
 769 }
 770
 771 /*******************************************************
 772  * Routine: misc_init_r
 773  ********************************************************/
 774 int misc_init_r(void)
 775 {
 776         print_cpuinfo();
 777         printf("Board revision: %d\n", get_board_revision());
 778         return 0;
 779 }
 780
 781 /******************************************************
 782  * Routine: wait_for_command_complete
 783  * Description: Wait for posting to finish on watchdog
 784  ******************************************************/
 785 void wait_for_command_complete(unsigned int wd_base)
 786 {
 787         int pending = 1;
 788         do {
 789                 pending = __raw_readl(wd_base + WWPS);
 790         } while (pending);
 791 }
 792
 793 /****************************************
 794  * Routine: watchdog_init
 795  * Description: Shut down watch dogs
 796  *****************************************/
 797 void watchdog_init(void)
 798 {
 799         /* There are 3 watch dogs WD1=Secure, WD2=MPU, WD3=IVA. WD1 is
 800          * either taken care of by ROM (HS/EMU) or not accessible (GP).
 801          * We need to take care of WD2-MPU or take a PRCM reset.  WD3
 802          * should not be running and does not generate a PRCM reset.
 803          */
 804         sr32(CM_FCLKEN_WKUP, 5, 1, 1);
 805         sr32(CM_ICLKEN_WKUP, 5, 1, 1);
 806         wait_on_value(BIT5, 0x20, CM_IDLEST_WKUP, 5); /* some issue here */
 807
 808         __raw_writel(WD_UNLOCK1, WD2_BASE + WSPR);
 809         wait_for_command_complete(WD2_BASE);
 810         __raw_writel(WD_UNLOCK2, WD2_BASE + WSPR);
 811 }
 812
 813 /**********************************************
 814  * Routine: dram_init
 815  * Description: sets uboots idea of sdram size
 816  **********************************************/
 817 int dram_init(void)
 818 {
 819         return 0;
 820 }
 821
 822 /*****************************************************************
 823  * Routine: peripheral_enable
 824  * Description: Enable the clks & power for perifs (GPT2, UART1,...)
 825  ******************************************************************/
 826 void per_clocks_enable(void)
 827 {
 828         /* Enable GP2 timer. */
 829         sr32(CM_CLKSEL_PER, 0, 1, 0x1); /* GPT2 = sys clk */
 830         sr32(CM_ICLKEN_PER, 3, 1, 0x1); /* ICKen GPT2 */
 831         sr32(CM_FCLKEN_PER, 3, 1, 0x1); /* FCKen GPT2 */
 832
 833 #ifdef CFG_NS16550
 834         /* UART1 clocks */
 835         sr32(CM_FCLKEN1_CORE, 13, 1, 0x1);
 836         sr32(CM_ICLKEN1_CORE, 13, 1, 0x1);
 837
 838         /* UART 3 Clocks */
 839         sr32(CM_FCLKEN_PER, 11, 1, 0x1);
 840         sr32(CM_ICLKEN_PER, 11, 1, 0x1);
 841
 842 #endif
 843
 844         /* Enable GPIO 4, 5, & 6 clocks */
 845         sr32(CM_FCLKEN_PER, 17, 3, 0x7);
 846         sr32(CM_ICLKEN_PER, 17, 3, 0x7);
 847
 848 #ifdef CONFIG_DRIVER_OMAP34XX_I2C
 849         /* Turn on all 3 I2C clocks */
 850         sr32(CM_FCLKEN1_CORE, 15, 3, 0x7);
 851         sr32(CM_ICLKEN1_CORE, 15, 3, 0x7);      /* I2C1,2,3 = on */
 852 #endif
 853
 854         /* Enable the ICLK for 32K Sync Timer as its used in udelay */
 855         sr32(CM_ICLKEN_WKUP, 2, 1, 0x1);
 856
 857         sr32(CM_FCLKEN_IVA2, 0, 32, FCK_IVA2_ON);
 858         sr32(CM_FCLKEN1_CORE, 0, 32, FCK_CORE1_ON);
 859         sr32(CM_ICLKEN1_CORE, 0, 32, ICK_CORE1_ON);
 860         sr32(CM_ICLKEN2_CORE, 0, 32, ICK_CORE2_ON);
 861         sr32(CM_FCLKEN_WKUP, 0, 32, FCK_WKUP_ON);
 862         sr32(CM_ICLKEN_WKUP, 0, 32, ICK_WKUP_ON);
 863         sr32(CM_FCLKEN_DSS, 0, 32, FCK_DSS_ON);
 864         sr32(CM_ICLKEN_DSS, 0, 32, ICK_DSS_ON);
 865         sr32(CM_FCLKEN_CAM, 0, 32, FCK_CAM_ON);
 866         sr32(CM_ICLKEN_CAM, 0, 32, ICK_CAM_ON);
 867         sr32(CM_FCLKEN_PER, 0, 32, FCK_PER_ON);
 868         sr32(CM_ICLKEN_PER, 0, 32, ICK_PER_ON);
 869
 870         delay(1000);
 871 }
 872
 873 /* Set MUX for UART, GPMC, SDRC, GPIO */
 874
 875 #define         MUX_VAL(OFFSET,VALUE)\
 876                 __raw_writew((VALUE), OMAP34XX_CTRL_BASE + (OFFSET));
 877
 878 #define         CP(x)   (CONTROL_PADCONF_##x)
 879 /*
 880  * IEN  - Input Enable
 881  * IDIS - Input Disable
 882  * PTD  - Pull type Down
 883  * PTU  - Pull type Up
 884  * DIS  - Pull type selection is inactive
 885  * EN   - Pull type selection is active
 886  * M0   - Mode 0
 887  * The commented string gives the final mux configuration for that pin
 888  */
 889 #define MUX_DEFAULT()\
 890         MUX_VAL(CP(SDRC_D0),        (IEN  | PTD | DIS | M0)) /*SDRC_D0*/\
 891         MUX_VAL(CP(SDRC_D1),        (IEN  | PTD | DIS | M0)) /*SDRC_D1*/\
 892         MUX_VAL(CP(SDRC_D2),        (IEN  | PTD | DIS | M0)) /*SDRC_D2*/\
 893         MUX_VAL(CP(SDRC_D3),        (IEN  | PTD | DIS | M0)) /*SDRC_D3*/\
 894         MUX_VAL(CP(SDRC_D4),        (IEN  | PTD | DIS | M0)) /*SDRC_D4*/\
 895         MUX_VAL(CP(SDRC_D5),        (IEN  | PTD | DIS | M0)) /*SDRC_D5*/\
 896         MUX_VAL(CP(SDRC_D6),        (IEN  | PTD | DIS | M0)) /*SDRC_D6*/\
 897         MUX_VAL(CP(SDRC_D7),        (IEN  | PTD | DIS | M0)) /*SDRC_D7*/\
 898         MUX_VAL(CP(SDRC_D8),        (IEN  | PTD | DIS | M0)) /*SDRC_D8*/\
 899         MUX_VAL(CP(SDRC_D9),        (IEN  | PTD | DIS | M0)) /*SDRC_D9*/\
 900         MUX_VAL(CP(SDRC_D10),       (IEN  | PTD | DIS | M0)) /*SDRC_D10*/\
 901         MUX_VAL(CP(SDRC_D11),       (IEN  | PTD | DIS | M0)) /*SDRC_D11*/\
 902         MUX_VAL(CP(SDRC_D12),       (IEN  | PTD | DIS | M0)) /*SDRC_D12*/\
 903         MUX_VAL(CP(SDRC_D13),       (IEN  | PTD | DIS | M0)) /*SDRC_D13*/\
 904         MUX_VAL(CP(SDRC_D14),       (IEN  | PTD | DIS | M0)) /*SDRC_D14*/\
 905         MUX_VAL(CP(SDRC_D15),       (IEN  | PTD | DIS | M0)) /*SDRC_D15*/\
 906         MUX_VAL(CP(SDRC_D16),       (IEN  | PTD | DIS | M0)) /*SDRC_D16*/\
 907         MUX_VAL(CP(SDRC_D17),       (IEN  | PTD | DIS | M0)) /*SDRC_D17*/\
 908         MUX_VAL(CP(SDRC_D18),       (IEN  | PTD | DIS | M0)) /*SDRC_D18*/\
 909         MUX_VAL(CP(SDRC_D19),       (IEN  | PTD | DIS | M0)) /*SDRC_D19*/\
 910         MUX_VAL(CP(SDRC_D20),       (IEN  | PTD | DIS | M0)) /*SDRC_D20*/\
 911         MUX_VAL(CP(SDRC_D21),       (IEN  | PTD | DIS | M0)) /*SDRC_D21*/\
 912         MUX_VAL(CP(SDRC_D22),       (IEN  | PTD | DIS | M0)) /*SDRC_D22*/\
 913         MUX_VAL(CP(SDRC_D23),       (IEN  | PTD | DIS | M0)) /*SDRC_D23*/\
 914         MUX_VAL(CP(SDRC_D24),       (IEN  | PTD | DIS | M0)) /*SDRC_D24*/\
 915         MUX_VAL(CP(SDRC_D25),       (IEN  | PTD | DIS | M0)) /*SDRC_D25*/\
 916         MUX_VAL(CP(SDRC_D26),       (IEN  | PTD | DIS | M0)) /*SDRC_D26*/\
 917         MUX_VAL(CP(SDRC_D27),       (IEN  | PTD | DIS | M0)) /*SDRC_D27*/\
 918         MUX_VAL(CP(SDRC_D28),       (IEN  | PTD | DIS | M0)) /*SDRC_D28*/\
 919         MUX_VAL(CP(SDRC_D29),       (IEN  | PTD | DIS | M0)) /*SDRC_D29*/\
 920         MUX_VAL(CP(SDRC_D30),       (IEN  | PTD | DIS | M0)) /*SDRC_D30*/\
 921         MUX_VAL(CP(SDRC_D31),       (IEN  | PTD | DIS | M0)) /*SDRC_D31*/\
 922         MUX_VAL(CP(SDRC_CLK),       (IEN  | PTD | DIS | M0)) /*SDRC_CLK*/\
 923         MUX_VAL(CP(SDRC_DQS0),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS0*/\
 924         MUX_VAL(CP(SDRC_DQS1),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS1*/\
 925         MUX_VAL(CP(SDRC_DQS2),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS2*/\
 926         MUX_VAL(CP(SDRC_DQS3),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS3*/\
 927         MUX_VAL(CP(GPMC_A1),        (IDIS | PTD | DIS | M0)) /*GPMC_A1*/\
 928         MUX_VAL(CP(GPMC_A2),        (IDIS | PTD | DIS | M0)) /*GPMC_A2*/\
 929         MUX_VAL(CP(GPMC_A3),        (IDIS | PTD | DIS | M0)) /*GPMC_A3*/\
 930         MUX_VAL(CP(GPMC_A4),        (IDIS | PTD | DIS | M0)) /*GPMC_A4*/\
 931         MUX_VAL(CP(GPMC_A5),        (IDIS | PTD | DIS | M0)) /*GPMC_A5*/\
 932         MUX_VAL(CP(GPMC_A6),        (IDIS | PTD | DIS | M0)) /*GPMC_A6*/\
 933         MUX_VAL(CP(GPMC_A7),        (IDIS | PTD | DIS | M0)) /*GPMC_A7*/\
 934         MUX_VAL(CP(GPMC_A8),        (IDIS | PTD | DIS | M0)) /*GPMC_A8*/\
 935         MUX_VAL(CP(GPMC_A9),        (IDIS | PTD | DIS | M0)) /*GPMC_A9*/\
 936         MUX_VAL(CP(GPMC_A10),       (IDIS | PTD | DIS | M0)) /*GPMC_A10*/\
 937         MUX_VAL(CP(GPMC_D0),        (IEN  | PTD | DIS | M0)) /*GPMC_D0*/\
 938         MUX_VAL(CP(GPMC_D1),        (IEN  | PTD | DIS | M0)) /*GPMC_D1*/\
 939         MUX_VAL(CP(GPMC_D2),        (IEN  | PTD | DIS | M0)) /*GPMC_D2*/\
 940         MUX_VAL(CP(GPMC_D3),        (IEN  | PTD | DIS | M0)) /*GPMC_D3*/\
 941         MUX_VAL(CP(GPMC_D4),        (IEN  | PTD | DIS | M0)) /*GPMC_D4*/\
 942         MUX_VAL(CP(GPMC_D5),        (IEN  | PTD | DIS | M0)) /*GPMC_D5*/\
 943         MUX_VAL(CP(GPMC_D6),        (IEN  | PTD | DIS | M0)) /*GPMC_D6*/\
 944         MUX_VAL(CP(GPMC_D7),        (IEN  | PTD | DIS | M0)) /*GPMC_D7*/\
 945         MUX_VAL(CP(GPMC_D8),        (IEN  | PTD | DIS | M0)) /*GPMC_D8*/\
 946         MUX_VAL(CP(GPMC_D9),        (IEN  | PTD | DIS | M0)) /*GPMC_D9*/\
 947         MUX_VAL(CP(GPMC_D10),       (IEN  | PTD | DIS | M0)) /*GPMC_D10*/\
 948         MUX_VAL(CP(GPMC_D11),       (IEN  | PTD | DIS | M0)) /*GPMC_D11*/\
 949         MUX_VAL(CP(GPMC_D12),       (IEN  | PTD | DIS | M0)) /*GPMC_D12*/\
 950         MUX_VAL(CP(GPMC_D13),       (IEN  | PTD | DIS | M0)) /*GPMC_D13*/\
 951         MUX_VAL(CP(GPMC_D14),       (IEN  | PTD | DIS | M0)) /*GPMC_D14*/\
 952         MUX_VAL(CP(GPMC_D15),       (IEN  | PTD | DIS | M0)) /*GPMC_D15*/\
 953         MUX_VAL(CP(GPMC_nCS0),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS0*/\
 954         MUX_VAL(CP(GPMC_nCS1),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS1*/\
 955         MUX_VAL(CP(GPMC_nCS2),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS2*/\
 956         MUX_VAL(CP(GPMC_nCS3),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS3*/\
 957         MUX_VAL(CP(GPMC_nCS4),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS4*/\
 958         MUX_VAL(CP(GPMC_nCS5),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS5*/\
 959         MUX_VAL(CP(GPMC_nCS6),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS6*/\
 960         MUX_VAL(CP(GPMC_nCS7),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS7*/\
 961         MUX_VAL(CP(GPMC_CLK),       (IDIS | PTD | DIS | M0)) /*GPMC_CLK*/\
 962         MUX_VAL(CP(GPMC_nADV_ALE),  (IDIS | PTD | DIS | M0)) /*GPMC_nADV_ALE*/\
 963         MUX_VAL(CP(GPMC_nOE),       (IDIS | PTD | DIS | M0)) /*GPMC_nOE*/\
 964         MUX_VAL(CP(GPMC_nWE),       (IDIS | PTD | DIS | M0)) /*GPMC_nWE*/\
 965         MUX_VAL(CP(GPMC_nBE0_CLE),  (IDIS | PTD | DIS | M0)) /*GPMC_nBE0_CLE*/\
 966         MUX_VAL(CP(GPMC_nBE1),      (IDIS | PTD | DIS | M4)) /*GPIO_61*/\
 967         MUX_VAL(CP(GPMC_nWP),       (IEN  | PTD | DIS | M0)) /*GPMC_nWP*/\
 968         MUX_VAL(CP(GPMC_WAIT0),     (IEN  | PTU | EN  | M0)) /*GPMC_WAIT0*/\
 969         MUX_VAL(CP(GPMC_WAIT1),     (IEN  | PTU | EN  | M0)) /*GPMC_WAIT1*/\
 970         MUX_VAL(CP(GPMC_WAIT2),     (IEN  | PTU | EN  | M4)) /*GPIO_64*/\
 971         MUX_VAL(CP(GPMC_WAIT3),     (IEN  | PTU | EN  | M4)) /*GPIO_65*/\
 972         MUX_VAL(CP(DSS_DATA18),     (IEN  | PTD | DIS | M4)) /*GPIO_88*/\
 973         MUX_VAL(CP(DSS_DATA19),     (IEN  | PTD | DIS | M4)) /*GPIO_89*/\
 974         MUX_VAL(CP(DSS_DATA20),     (IEN  | PTD | DIS | M4)) /*GPIO_90*/\
 975         MUX_VAL(CP(DSS_DATA21),     (IEN  | PTD | DIS | M4)) /*GPIO_91*/\
 976         MUX_VAL(CP(CSI2_DX0),       (IEN  | PTD | EN  | M4)) /*GPIO_112*/\
 977         MUX_VAL(CP(CSI2_DY0),       (IEN  | PTD | EN  | M4)) /*GPIO_113*/\
 978         MUX_VAL(CP(CSI2_DX1),       (IEN  | PTD | EN  | M4)) /*GPIO_114*/\
 979                                                                  /* - PEN_DOWN*/\
 980         MUX_VAL(CP(CSI2_DY1),       (IEN  | PTD | EN  | M4)) /*GPIO_115*/\
 981         MUX_VAL(CP(CAM_WEN),        (IEN  | PTD | DIS | M4)) /*GPIO_167*/\
 982         MUX_VAL(CP(MMC1_CLK),       (IDIS | PTU | EN  | M0)) /*MMC1_CLK*/\
 983         MUX_VAL(CP(MMC1_CMD),       (IEN  | PTU | EN  | M0)) /*MMC1_CMD*/\
 984         MUX_VAL(CP(MMC1_DAT0),      (IEN  | PTU | EN  | M0)) /*MMC1_DAT0*/\
 985         MUX_VAL(CP(MMC1_DAT1),      (IEN  | PTU | EN  | M0)) /*MMC1_DAT1*/\
 986         MUX_VAL(CP(MMC1_DAT2),      (IEN  | PTU | EN  | M0)) /*MMC1_DAT2*/\
 987         MUX_VAL(CP(MMC1_DAT3),      (IEN  | PTU | EN  | M0)) /*MMC1_DAT3*/\
 988         MUX_VAL(CP(MMC1_DAT4),      (IEN  | PTD | EN  | M4)) /*GPIO_126*/\
 989         MUX_VAL(CP(MMC1_DAT5),      (IEN  | PTD | EN  | M4)) /*GPIO_127*/\
 990         MUX_VAL(CP(MMC1_DAT6),      (IEN  | PTD | EN  | M4)) /*GPIO_128*/\
 991         MUX_VAL(CP(MMC1_DAT7),      (IEN  | PTD | EN  | M4)) /*GPIO_129*/\
 992         MUX_VAL(CP(MMC2_CLK),       (IEN  | PTU | EN  | M4)) /*GPIO_130*/\
 993         MUX_VAL(CP(MMC2_DAT7),      (IEN  | PTU | EN  | M4)) /*GPIO_139*/\
 994         MUX_VAL(CP(UART1_TX),       (IDIS | PTD | DIS | M0)) /*UART1_TX*/\
 995         MUX_VAL(CP(UART1_RTS),      (IDIS | PTD | DIS | M0)) /*UART1_RTS*/\
 996         MUX_VAL(CP(UART1_CTS),      (IEN  | PTU | DIS | M0)) /*UART1_CTS*/\
 997         MUX_VAL(CP(UART1_RX),       (IEN  | PTD | DIS | M0)) /*UART1_RX*/\
 998         MUX_VAL(CP(UART3_CTS_RCTX), (IEN  | PTD | EN  | M0)) /*UART3_CTS_RCTX */\
 999         MUX_VAL(CP(UART3_RTS_SD),   (IDIS | PTD | DIS | M0)) /*UART3_RTS_SD */\
1000         MUX_VAL(CP(UART3_RX_IRRX),  (IEN  | PTD | DIS | M0)) /*UART3_RX_IRRX*/\
1001         MUX_VAL(CP(UART3_TX_IRTX),  (IDIS | PTD | DIS | M0)) /*UART3_TX_IRTX*/\
1002         MUX_VAL(CP(I2C1_SCL),       (IEN  | PTU | EN  | M0)) /*I2C1_SCL*/\
1003         MUX_VAL(CP(I2C1_SDA),       (IEN  | PTU | EN  | M0)) /*I2C1_SDA*/\
1004         MUX_VAL(CP(I2C2_SCL),       (IEN  | PTU | EN  | M0)) /*I2C2_SCL*/\
1005         MUX_VAL(CP(I2C2_SDA),       (IEN  | PTU | EN  | M0)) /*I2C2_SDA*/\
1006         MUX_VAL(CP(I2C3_SCL),       (IEN  | PTU | EN  | M0)) /*I2C3_SCL*/\
1007         MUX_VAL(CP(I2C3_SDA),       (IEN  | PTU | EN  | M0)) /*I2C3_SDA*/\
1008         MUX_VAL(CP(I2C4_SCL),       (IEN  | PTU | EN  | M0)) /*I2C4_SCL*/\
1009         MUX_VAL(CP(I2C4_SDA),       (IEN  | PTU | EN  | M0)) /*I2C4_SDA*/\
1010         MUX_VAL(CP(McBSP1_DX),      (IEN  | PTD | DIS | M4)) /*GPIO_158*/\
1011         MUX_VAL(CP(SYS_32K),        (IEN  | PTD | DIS | M0)) /*SYS_32K*/\
1012         MUX_VAL(CP(SYS_BOOT0),      (IEN  | PTD | DIS | M4)) /*GPIO_2 */\
1013         MUX_VAL(CP(SYS_BOOT1),      (IEN  | PTD | DIS | M4)) /*GPIO_3 */\
1014         MUX_VAL(CP(SYS_BOOT2),      (IEN  | PTD | DIS | M4)) /*GPIO_4 */\
1015         MUX_VAL(CP(SYS_BOOT3),      (IEN  | PTD | DIS | M4)) /*GPIO_5 */\
1016         MUX_VAL(CP(SYS_BOOT4),      (IEN  | PTD | DIS | M4)) /*GPIO_6 */\
1017         MUX_VAL(CP(SYS_BOOT5),      (IEN  | PTD | DIS | M4)) /*GPIO_7 */\
1018         MUX_VAL(CP(SYS_BOOT6),      (IEN  | PTD | DIS | M4)) /*GPIO_8 */\
1019         MUX_VAL(CP(SYS_CLKOUT2),    (IEN  | PTU | EN  | M4)) /*GPIO_186*/\
1020         MUX_VAL(CP(JTAG_nTRST),     (IEN  | PTD | DIS | M0)) /*JTAG_nTRST*/\
1021         MUX_VAL(CP(JTAG_TCK),       (IEN  | PTD | DIS | M0)) /*JTAG_TCK*/\
1022         MUX_VAL(CP(JTAG_TMS),       (IEN  | PTD | DIS | M0)) /*JTAG_TMS*/\
1023         MUX_VAL(CP(JTAG_TDI),       (IEN  | PTD | DIS | M0)) /*JTAG_TDI*/\
1024         MUX_VAL(CP(JTAG_EMU0),      (IEN  | PTD | DIS | M0)) /*JTAG_EMU0*/\
1025         MUX_VAL(CP(JTAG_EMU1),      (IEN  | PTD | DIS | M0)) /*JTAG_EMU1*/\
1026         MUX_VAL(CP(ETK_CLK),        (IEN  | PTD | DIS | M4)) /*GPIO_12*/\
1027         MUX_VAL(CP(ETK_CTL),        (IEN  | PTD | DIS | M4)) /*GPIO_13*/\
1028         MUX_VAL(CP(ETK_D0),         (IEN  | PTD | DIS | M4)) /*GPIO_14*/\
1029         MUX_VAL(CP(ETK_D1),         (IEN  | PTD | DIS | M4)) /*GPIO_15*/\
1030         MUX_VAL(CP(ETK_D2),         (IEN  | PTD | DIS | M4)) /*GPIO_16*/\
1031         MUX_VAL(CP(ETK_D10),        (IEN  | PTD | DIS | M4)) /*GPIO_24*/\
1032         MUX_VAL(CP(ETK_D11),        (IEN  | PTD | DIS | M4)) /*GPIO_25*/\
1033         MUX_VAL(CP(ETK_D12),        (IEN  | PTD | DIS | M4)) /*GPIO_26*/\
1034         MUX_VAL(CP(ETK_D13),        (IEN  | PTD | DIS | M4)) /*GPIO_27*/\
1035         MUX_VAL(CP(ETK_D14),        (IEN  | PTD | DIS | M4)) /*GPIO_28*/\
1036         MUX_VAL(CP(ETK_D15),        (IEN  | PTD | DIS | M4)) /*GPIO_29*/
1037
1038 /**********************************************************
1039  * Routine: set_muxconf_regs
1040  * Description: Setting up the configuration Mux registers
1041  *              specific to the hardware. Many pins need
1042  *              to be moved from protect to primary mode.
1043  *********************************************************/
1044 void set_muxconf_regs(void)
1045 {
1046         MUX_DEFAULT();
1047 }
1048
1049 /**********************************************************
1050  * Routine: nand+_init
1051  * Description: Set up nand for nand and jffs2 commands
1052  *********************************************************/
1053
1054 int nand_init(void)
1055 {
1056         /* global settings */
1057         __raw_writel(0x10, GPMC_SYSCONFIG);     /* smart idle */
1058         __raw_writel(0x0, GPMC_IRQENABLE);      /* isr's sources masked */
1059         __raw_writel(0, GPMC_TIMEOUT_CONTROL);/* timeout disable */
1060
1061         /* Set the GPMC Vals, NAND is mapped at CS0, oneNAND at CS0.
1062          *  We configure only GPMC CS0 with required values. Configiring other devices
1063          *  at other CS is done in u-boot. So we don't have to bother doing it here.
1064          */
1065         __raw_writel(0 , GPMC_CONFIG7 + GPMC_CONFIG_CS0);
1066         delay(1000);
1067
1068 #ifdef CFG_NAND_K9F1G08R0A
1069         if ((get_mem_type() == GPMC_NAND) || (get_mem_type() == MMC_NAND)) {
1070                 __raw_writel(M_NAND_GPMC_CONFIG1, GPMC_CONFIG1 + GPMC_CONFIG_CS0);
1071                 __raw_writel(M_NAND_GPMC_CONFIG2, GPMC_CONFIG2 + GPMC_CONFIG_CS0);
1072                 __raw_writel(M_NAND_GPMC_CONFIG3, GPMC_CONFIG3 + GPMC_CONFIG_CS0);
1073                 __raw_writel(M_NAND_GPMC_CONFIG4, GPMC_CONFIG4 + GPMC_CONFIG_CS0);
1074                 __raw_writel(M_NAND_GPMC_CONFIG5, GPMC_CONFIG5 + GPMC_CONFIG_CS0);
1075                 __raw_writel(M_NAND_GPMC_CONFIG6, GPMC_CONFIG6 + GPMC_CONFIG_CS0);
1076
1077                 /* Enable the GPMC Mapping */
1078                 __raw_writel((((OMAP34XX_GPMC_CS0_SIZE & 0xF)<<8) |
1079                              ((NAND_BASE_ADR>>24) & 0x3F) |
1080                              (1<<6)),  (GPMC_CONFIG7 + GPMC_CONFIG_CS0));
1081                 delay(2000);
1082
1083                 if (nand_chip()) {
1084 #ifdef CFG_PRINTF
1085                         printf("Unsupported Chip!\n");
1086 #endif
1087                         return 1;
1088                 }
1089         }
1090 #endif
1091
1092 #ifdef CFG_ONENAND
1093         if ((get_mem_type() == GPMC_ONENAND) || (get_mem_type() == MMC_ONENAND)) {
1094                 __raw_writel(ONENAND_GPMC_CONFIG1, GPMC_CONFIG1 + GPMC_CONFIG_CS0);
1095                 __raw_writel(ONENAND_GPMC_CONFIG2, GPMC_CONFIG2 + GPMC_CONFIG_CS0);
1096                 __raw_writel(ONENAND_GPMC_CONFIG3, GPMC_CONFIG3 + GPMC_CONFIG_CS0);
1097                 __raw_writel(ONENAND_GPMC_CONFIG4, GPMC_CONFIG4 + GPMC_CONFIG_CS0);
1098                 __raw_writel(ONENAND_GPMC_CONFIG5, GPMC_CONFIG5 + GPMC_CONFIG_CS0);
1099                 __raw_writel(ONENAND_GPMC_CONFIG6, GPMC_CONFIG6 + GPMC_CONFIG_CS0);
1100
1101                 /* Enable the GPMC Mapping */
1102                 __raw_writel((((OMAP34XX_GPMC_CS0_SIZE & 0xF)<<8) |
1103                              ((ONENAND_BASE>>24) & 0x3F) |
1104                              (1<<6)),  (GPMC_CONFIG7 + GPMC_CONFIG_CS0));
1105                 delay(2000);
1106
1107                 if (onenand_chip()) {
1108 #ifdef CFG_PRINTF
1109                         printf("OneNAND Unsupported !\n");
1110 #endif
1111                         return 1;
1112                 }
1113         }
1114 #endif
1115
1116         return 0;
1117 }
1118
1119 /* optionally do something like blinking LED */
1120 void board_hang(void)
1121 {
1122         while (0)
1123                 ;
1124 }
1125
1126 /******************************************************************************
1127  * Dummy function to handle errors for EABI incompatibility
1128  *****************************************************************************/
1129 void raise(void)
1130 {
1131 }
1132
1133 /******************************************************************************
1134  * Dummy function to handle errors for EABI incompatibility
1135  *****************************************************************************/
1136 void abort(void)
1137 {
1138 }