board/overo/overo.c

   1 /*
   2  * (C) Copyright 2006
   3  * Texas Instruments, <www.ti.com>
   4  * Jian Zhang <jzhang@ti.com>
   5  * Richard Woodruff <r-woodruff2@ti.com>
   6  *
   7  * Modified for overo
   8  * Steve Sakoman <steve@sakoman.com>
   9  *
  10  * See file CREDITS for list of people who contributed to this
  11  * project.
  12  *
  13  * This program is free software; you can redistribute it and/or
  14  * modify it under the terms of the GNU General Public License as
  15  * published by the Free Software Foundation; either version 2 of
  16  * the License, or (at your option) any later version.
  17  *
  18  * This program is distributed in the hope that it will be useful,
  19  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  20  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  21  * GNU General Public License for more details.
  22  *
  23  * You should have received a copy of the GNU General Public License
  24  * along with this program; if not, write to the Free Software
  25  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  26  * MA 02111-1307 USA
  27  */
  28
  29 #include <common.h>
  30 #include <command.h>
  31 #include <part.h>
  32 #include <fat.h>
  33 #include <i2c.h>
  34 #include <asm/arch/cpu.h>
  35 #include <asm/arch/bits.h>
  36 #include <asm/arch/gpio.h>
  37 #include <asm/arch/mux.h>
  38 #include <asm/arch/sys_proto.h>
  39 #include <asm/arch/sys_info.h>
  40 #include <asm/arch/clocks.h>
  41 #include <asm/arch/mem.h>
  42
  43 /* params for 37XX */
  44 #define CORE_DPLL_PARAM_M2      0x09
  45 #define CORE_DPLL_PARAM_M       0x360
  46 #define CORE_DPLL_PARAM_N       0xC
  47
  48 /* Used to index into DPLL parameter tables */
  49 struct dpll_param {
  50         unsigned int m;
  51         unsigned int n;
  52         unsigned int fsel;
  53         unsigned int m2;
  54 };
  55
  56 typedef struct dpll_param dpll_param;
  57
  58 /* Following functions are exported from lowlevel_init.S */
  59 extern dpll_param *get_mpu_dpll_param();
  60 extern dpll_param *get_iva_dpll_param();
  61 extern dpll_param *get_core_dpll_param();
  62 extern dpll_param *get_per_dpll_param();
  63
  64 #define __raw_readl(a)          (*(volatile unsigned int *)(a))
  65 #define __raw_writel(v, a)      (*(volatile unsigned int *)(a) = (v))
  66 #define __raw_readw(a)          (*(volatile unsigned short *)(a))
  67 #define __raw_writew(v, a)      (*(volatile unsigned short *)(a) = (v))
  68
  69 static char *rev_s[CPU_3XX_MAX_REV] = {
  70                                 "1.0",
  71                                 "2.0",
  72                                 "2.1",
  73                                 "3.0",
  74                                 "3.1",
  75                                 "UNKNOWN",
  76                                 "UNKNOWN",
  77                                 "3.1.2"};
  78
  79 /*******************************************************
  80  * Routine: delay
  81  * Description: spinning delay to use before udelay works
  82  ******************************************************/
  83 static inline void delay(unsigned long loops)
  84 {
  85         __asm__ volatile ("1:\n" "subs %0, %1, #1\n"
  86                           "bne 1b":"=r" (loops):"0"(loops));
  87 }
  88
  89 void udelay (unsigned long usecs) {
  90         delay(usecs);
  91 }
  92
  93 /*****************************************
  94  * Routine: board_init
  95  * Description: Early hardware init.
  96  *****************************************/
  97 int board_init(void)
  98 {
  99         return 0;
 100 }
 101
 102 /************************************************
 103  * get_sysboot_value(void) - return SYS_BOOT[4:0]
 104  ************************************************/
 105 u32 get_sysboot_value(void)
 106 {
 107         int mode;
 108         mode = __raw_readl(CONTROL_STATUS) & (SYSBOOT_MASK);
 109         return mode;
 110 }
 111
 112 /*************************************************************
 113  * Routine: get_mem_type(void) - returns the kind of memory connected
 114  * to GPMC that we are trying to boot form. Uses SYS BOOT settings.
 115  *************************************************************/
 116 u32 get_mem_type(void)
 117 {
 118         u32   mem_type = get_sysboot_value();
 119
 120         switch (mem_type) {
 121         case 0:
 122         case 2:
 123         case 4:
 124         case 16:
 125         case 22:
 126                 return GPMC_ONENAND;
 127
 128         case 1:
 129         case 12:
 130         case 15:
 131         case 21:
 132         case 27:
 133                 return GPMC_NAND;
 134
 135         case 3:
 136         case 6:
 137                 return MMC_ONENAND;
 138
 139         case 8:
 140         case 11:
 141         case 14:
 142         case 20:
 143         case 26:
 144                 return GPMC_MDOC;
 145
 146         case 17:
 147         case 18:
 148         case 24:
 149                 return MMC_NAND;
 150
 151         case 7:
 152         case 10:
 153         case 13:
 154         case 19:
 155         case 25:
 156         default:
 157                 return GPMC_NOR;
 158         }
 159 }
 160
 161 /******************************************
 162  * get_cpu_id(void) - extract cpu id
 163  * returns 0 for ES1.0, cpuid otherwise
 164  ******************************************/
 165 u32 get_cpu_id(void)
 166 {
 167         u32 cpuid = 0;
 168
 169         /*
 170          * On ES1.0 the IDCODE register is not exposed on L4
 171          * so using CPU ID to differentiate between ES1.0 and > ES1.0.
 172          */
 173         __asm__ __volatile__("mrc p15, 0, %0, c0, c0, 0":"=r"(cpuid));
 174         if ((cpuid & 0xf) == 0x0) {
 175                 return 0;
 176         } else {
 177                 /* Decode the IDs on > ES1.0 */
 178                 cpuid = __raw_readl(CONTROL_IDCODE);
 179         }
 180
 181         return cpuid;
 182 }
 183
 184 /******************************************
 185  * get_cpu_family(void) - extract cpu info
 186  ******************************************/
 187 u32 get_cpu_family(void)
 188 {
 189         u16 hawkeye;
 190         u32 cpu_family;
 191         u32 cpuid = get_cpu_id();
 192
 193         if (cpuid == 0)
 194                 return CPU_OMAP34XX;
 195
 196         hawkeye = (cpuid >> HAWKEYE_SHIFT) & 0xffff;
 197         switch (hawkeye) {
 198         case HAWKEYE_OMAP34XX:
 199                 cpu_family = CPU_OMAP34XX;
 200                 break;
 201         case HAWKEYE_AM35XX:
 202                 cpu_family = CPU_AM35XX;
 203                 break;
 204         case HAWKEYE_OMAP36XX:
 205                 cpu_family = CPU_OMAP36XX;
 206                 break;
 207         default:
 208                 cpu_family = CPU_OMAP34XX;
 209         }
 210
 211         return cpu_family;
 212 }
 213
 214 /******************************************
 215  * get_cpu_rev(void) - extract version info
 216  ******************************************/
 217 u32 get_cpu_rev(void)
 218 {
 219         u32 cpuid = get_cpu_id();
 220
 221         if (cpuid == 0)
 222                 return CPU_3XX_ES10;
 223         else
 224                 return (cpuid >> CPU_3XX_ID_SHIFT) & 0xf;
 225 }
 226
 227 /******************************************
 228  * Print CPU information
 229  ******************************************/
 230 int print_cpuinfo (void)
 231 {
 232         char *cpu_family_s, *cpu_s, *sec_s;
 233
 234         switch (get_cpu_family()) {
 235         case CPU_OMAP34XX:
 236                 cpu_family_s = "OMAP";
 237                 switch (get_cpu_type()) {
 238                 case OMAP3503:
 239                         cpu_s = "3503";
 240                         break;
 241                 case OMAP3515:
 242                         cpu_s = "3515";
 243                         break;
 244                 case OMAP3525:
 245                         cpu_s = "3525";
 246                         break;
 247                 case OMAP3530:
 248                         cpu_s = "3530";
 249                         break;
 250                 default:
 251                         cpu_s = "35XX";
 252                         break;
 253                 }
 254                 break;
 255         case CPU_AM35XX:
 256                 cpu_family_s = "AM";
 257                 switch (get_cpu_type()) {
 258                 case AM3505:
 259                         cpu_s = "3505";
 260                         break;
 261                 case AM3517:
 262                         cpu_s = "3517";
 263                         break;
 264                 default:
 265                         cpu_s = "35XX";
 266                         break;
 267                 }
 268                 break;
 269         case CPU_OMAP36XX:
 270                 cpu_family_s = "OMAP";
 271                 switch (get_cpu_type()) {
 272                 case OMAP3730:
 273                         cpu_s = "3630/3730";
 274                         break;
 275                 default:
 276                         cpu_s = "36XX/37XX";
 277                         break;
 278                 }
 279                 break;
 280         default:
 281                 cpu_family_s = "OMAP";
 282                 cpu_s = "35XX";
 283         }
 284
 285         switch (get_device_type()) {
 286         case TST_DEVICE:
 287                 sec_s = "TST";
 288                 break;
 289         case EMU_DEVICE:
 290                 sec_s = "EMU";
 291                 break;
 292         case HS_DEVICE:
 293                 sec_s = "HS";
 294                 break;
 295         case GP_DEVICE:
 296                 sec_s = "GP";
 297                 break;
 298         default:
 299                 sec_s = "?";
 300         }
 301
 302         printf("%s%s-%s ES%s\n",
 303                         cpu_family_s, cpu_s, sec_s, rev_s[get_cpu_rev()]);
 304
 305         return 0;
 306 }
 307
 308 /******************************************
 309  * cpu_is_3410(void) - returns true for 3410
 310  ******************************************/
 311 u32 cpu_is_3410(void)
 312 {
 313         int status;
 314         if (get_cpu_rev() < CPU_3430_ES2) {
 315                 return 0;
 316         } else {
 317                 /* read scalability status and return 1 for 3410*/
 318                 status = __raw_readl(CONTROL_SCALABLE_OMAP_STATUS);
 319                 /* Check whether MPU frequency is set to 266 MHz which
 320                  * is nominal for 3410. If yes return true else false
 321                  */
 322                 if (((status >> 8) & 0x3) == 0x2)
 323                         return 1;
 324                 else
 325                         return 0;
 326         }
 327 }
 328
 329 /*****************************************************************
 330  * Routine: get_board_revision
 331  * Description: Returns the board revision
 332  *****************************************************************/
 333 int get_board_revision(void)
 334 {
 335         int revision;
 336         unsigned char data;
 337
 338         /* board revisions <= R2410 connect 4030 irq_1 to gpio112             */
 339         /* these boards should return a revision number of 0                  */
 340         /* the code below forces a 4030 RTC irq to ensure that gpio112 is low */
 341         data = 0x01;
 342         i2c_write(0x4B, 0x29, 1, &data, 1);
 343         data = 0x0c;
 344         i2c_write(0x4B, 0x2b, 1, &data, 1);
 345         i2c_read(0x4B, 0x2a, 1, &data, 1);
 346
 347         if (!omap_request_gpio(112) &&
 348             !omap_request_gpio(113) &&
 349             !omap_request_gpio(115)) {
 350
 351                 omap_set_gpio_direction(112, 1);
 352                 omap_set_gpio_direction(113, 1);
 353                 omap_set_gpio_direction(115, 1);
 354
 355                 revision = omap_get_gpio_datain(115) << 2 |
 356                            omap_get_gpio_datain(113) << 1 |
 357                            omap_get_gpio_datain(112);
 358
 359                 omap_free_gpio(112);
 360                 omap_free_gpio(113);
 361                 omap_free_gpio(115);
 362         } else {
 363                 printf("Error: unable to acquire board revision GPIOs\n");
 364                 revision = -1;
 365         }
 366
 367         return revision;
 368 }
 369
 370 /*****************************************************************
 371  * sr32 - clear & set a value in a bit range for a 32 bit address
 372  *****************************************************************/
 373 void sr32(u32 addr, u32 start_bit, u32 num_bits, u32 value)
 374 {
 375         u32 tmp, msk = 0;
 376         msk = 1 << num_bits;
 377         --msk;
 378         tmp = __raw_readl(addr) & ~(msk << start_bit);
 379         tmp |=  value << start_bit;
 380         __raw_writel(tmp, addr);
 381 }
 382
 383 /*********************************************************************
 384  * wait_on_value() - common routine to allow waiting for changes in
 385  *   volatile regs.
 386  *********************************************************************/
 387 u32 wait_on_value(u32 read_bit_mask, u32 match_value, u32 read_addr, u32 bound)
 388 {
 389         u32 i = 0, val;
 390         do {
 391                 ++i;
 392                 val = __raw_readl(read_addr) & read_bit_mask;
 393                 if (val == match_value)
 394                         return 1;
 395                 if (i == bound)
 396                         return 0;
 397         } while (1);
 398 }
 399
 400 #ifdef CFG_3430SDRAM_DDR
 401 /*********************************************************************
 402  * config_3430sdram_ddr() - Init DDR on 3430SDP dev board.
 403  *********************************************************************/
 404 void config_3430sdram_ddr(void)
 405 {
 406         /* reset sdrc controller */
 407         __raw_writel(SOFTRESET, SDRC_SYSCONFIG);
 408         wait_on_value(BIT0, BIT0, SDRC_STATUS, 12000000);
 409         __raw_writel(0, SDRC_SYSCONFIG);
 410
 411         /* setup sdrc to ball mux */
 412         __raw_writel(SDP_SDRC_SHARING, SDRC_SHARING);
 413
 414         switch (get_board_revision()) {
 415         case 0: /* Micron 1286MB/256MB, 1/2 banks of 128MB */
 416                 __raw_writel(0x1, SDRC_CS_CFG); /* 128MB/bank */
 417                 __raw_writel(SDP_SDRC_MDCFG_0_DDR, SDRC_MCFG_0);
 418                 __raw_writel(SDP_SDRC_MDCFG_0_DDR, SDRC_MCFG_1);
 419                 __raw_writel(MICRON_V_ACTIMA_165, SDRC_ACTIM_CTRLA_0);
 420                 __raw_writel(MICRON_V_ACTIMB_165, SDRC_ACTIM_CTRLB_0);
 421                 __raw_writel(MICRON_V_ACTIMA_165, SDRC_ACTIM_CTRLA_1);
 422                 __raw_writel(MICRON_V_ACTIMB_165, SDRC_ACTIM_CTRLB_1);
 423                 __raw_writel(SDP_3430_SDRC_RFR_CTRL_165MHz, SDRC_RFR_CTRL_0);
 424                 __raw_writel(SDP_3430_SDRC_RFR_CTRL_165MHz, SDRC_RFR_CTRL_1);
 425                 break;
 426         case 1: /* Micron 256MB/512MB, 1/2 banks of 256MB */
 427                 __raw_writel(0x2, SDRC_CS_CFG); /* 256MB/bank */
 428                 __raw_writel(SDP_SDRC_MDCFG_0_DDR_MICRON_XM, SDRC_MCFG_0);
 429                 __raw_writel(SDP_SDRC_MDCFG_0_DDR_MICRON_XM, SDRC_MCFG_1);
 430                 __raw_writel(MICRON_V_ACTIMA_165, SDRC_ACTIM_CTRLA_0);
 431                 __raw_writel(MICRON_V_ACTIMB_165, SDRC_ACTIM_CTRLB_0);
 432                 __raw_writel(MICRON_V_ACTIMA_165, SDRC_ACTIM_CTRLA_1);
 433                 __raw_writel(MICRON_V_ACTIMB_165, SDRC_ACTIM_CTRLB_1);
 434                 __raw_writel(SDP_3430_SDRC_RFR_CTRL_165MHz, SDRC_RFR_CTRL_0);
 435                 __raw_writel(SDP_3430_SDRC_RFR_CTRL_165MHz, SDRC_RFR_CTRL_1);
 436                 break;
 437         case 2: /* Hynix 256MB/512MB, 1/2 banks of 256MB */
 438                 __raw_writel(0x2, SDRC_CS_CFG); /* 256MB/bank */
 439                 __raw_writel(SDP_SDRC_MDCFG_0_DDR_HYNIX, SDRC_MCFG_0);
 440                 __raw_writel(SDP_SDRC_MDCFG_0_DDR_HYNIX, SDRC_MCFG_1);
 441                 __raw_writel(HYNIX_V_ACTIMA_165, SDRC_ACTIM_CTRLA_0);
 442                 __raw_writel(HYNIX_V_ACTIMB_165, SDRC_ACTIM_CTRLB_0);
 443                 __raw_writel(HYNIX_V_ACTIMA_165, SDRC_ACTIM_CTRLA_1);
 444                 __raw_writel(HYNIX_V_ACTIMB_165, SDRC_ACTIM_CTRLB_1);
 445                 __raw_writel(SDP_3430_SDRC_RFR_CTRL_165MHz, SDRC_RFR_CTRL_0);
 446                 __raw_writel(SDP_3430_SDRC_RFR_CTRL_165MHz, SDRC_RFR_CTRL_1);
 447                 break;
 448         default:
 449                 __raw_writel(0x1, SDRC_CS_CFG); /* 128MB/bank */
 450                 __raw_writel(SDP_SDRC_MDCFG_0_DDR, SDRC_MCFG_0);
 451                 __raw_writel(SDP_SDRC_MDCFG_0_DDR, SDRC_MCFG_1);
 452                 __raw_writel(MICRON_V_ACTIMA_165, SDRC_ACTIM_CTRLA_0);
 453                 __raw_writel(MICRON_V_ACTIMB_165, SDRC_ACTIM_CTRLB_0);
 454                 __raw_writel(MICRON_V_ACTIMA_165, SDRC_ACTIM_CTRLA_1);
 455                 __raw_writel(MICRON_V_ACTIMB_165, SDRC_ACTIM_CTRLB_1);
 456                 __raw_writel(SDP_3430_SDRC_RFR_CTRL_165MHz, SDRC_RFR_CTRL_0);
 457                 __raw_writel(SDP_3430_SDRC_RFR_CTRL_165MHz, SDRC_RFR_CTRL_1);
 458         }
 459
 460         __raw_writel(SDP_SDRC_POWER_POP, SDRC_POWER);
 461
 462         /* init sequence for mDDR/mSDR using manual commands (DDR is different) */
 463         __raw_writel(CMD_NOP, SDRC_MANUAL_0);
 464         __raw_writel(CMD_NOP, SDRC_MANUAL_1);
 465
 466         delay(5000);
 467
 468         __raw_writel(CMD_PRECHARGE, SDRC_MANUAL_0);
 469         __raw_writel(CMD_PRECHARGE, SDRC_MANUAL_1);
 470
 471         __raw_writel(CMD_AUTOREFRESH, SDRC_MANUAL_0);
 472         __raw_writel(CMD_AUTOREFRESH, SDRC_MANUAL_1);
 473
 474         __raw_writel(CMD_AUTOREFRESH, SDRC_MANUAL_0);
 475         __raw_writel(CMD_AUTOREFRESH, SDRC_MANUAL_1);
 476
 477         /* set mr0 */
 478         __raw_writel(SDP_SDRC_MR_0_DDR, SDRC_MR_0);
 479         __raw_writel(SDP_SDRC_MR_0_DDR, SDRC_MR_1);
 480
 481         /* set up dll */
 482         __raw_writel(SDP_SDRC_DLLAB_CTRL, SDRC_DLLA_CTRL);
 483         delay(0x2000);  /* give time to lock */
 484 }
 485 #endif /* CFG_3430SDRAM_DDR */
 486
 487 /*************************************************************
 488  * get_sys_clk_speed - determine reference oscillator speed
 489  *  based on known 32kHz clock and gptimer.
 490  *************************************************************/
 491 u32 get_osc_clk_speed(void)
 492 {
 493         u32 start, cstart, cend, cdiff, cdiv, val;
 494
 495         val = __raw_readl(PRM_CLKSRC_CTRL);
 496
 497         if (val & SYSCLKDIV_2)
 498                 cdiv = 2;
 499         else
 500                 cdiv = 1;
 501
 502         /* enable timer2 */
 503         val = __raw_readl(CM_CLKSEL_WKUP) | BIT0;
 504         __raw_writel(val, CM_CLKSEL_WKUP);      /* select sys_clk for GPT1 */
 505
 506         /* Enable I and F Clocks for GPT1 */
 507         val = __raw_readl(CM_ICLKEN_WKUP) | BIT0 | BIT2;
 508         __raw_writel(val, CM_ICLKEN_WKUP);
 509         val = __raw_readl(CM_FCLKEN_WKUP) | BIT0;
 510         __raw_writel(val, CM_FCLKEN_WKUP);
 511
 512         __raw_writel(0, OMAP34XX_GPT1 + TLDR);          /* start counting at 0 */
 513         __raw_writel(GPT_EN, OMAP34XX_GPT1 + TCLR);     /* enable clock */
 514         /* enable 32kHz source */
 515         /* enabled out of reset */
 516         /* determine sys_clk via gauging */
 517
 518         start = 20 + __raw_readl(S32K_CR);      /* start time in 20 cycles */
 519         while (__raw_readl(S32K_CR) < start);   /* dead loop till start time */
 520         cstart = __raw_readl(OMAP34XX_GPT1 + TCRR);     /* get start sys_clk count */
 521         while (__raw_readl(S32K_CR) < (start + 20));    /* wait for 40 cycles */
 522         cend = __raw_readl(OMAP34XX_GPT1 + TCRR);       /* get end sys_clk count */
 523         cdiff = cend - cstart;                          /* get elapsed ticks */
 524         cdiff *= cdiv;
 525
 526         /* based on number of ticks assign speed */
 527         if (cdiff > 19000)
 528                 return S38_4M;
 529         else if (cdiff > 15200)
 530                 return S26M;
 531         else if (cdiff > 13000)
 532                 return S24M;
 533         else if (cdiff > 9000)
 534                 return S19_2M;
 535         else if (cdiff > 7600)
 536                 return S13M;
 537         else
 538                 return S12M;
 539 }
 540
 541 /******************************************************************************
 542  * get_sys_clkin_sel() - returns the sys_clkin_sel field value based on
 543  *   -- input oscillator clock frequency.
 544  *
 545  *****************************************************************************/
 546 void get_sys_clkin_sel(u32 osc_clk, u32 *sys_clkin_sel)
 547 {
 548         if (osc_clk == S38_4M)
 549                 *sys_clkin_sel =  4;
 550         else if (osc_clk == S26M)
 551                 *sys_clkin_sel = 3;
 552         else if (osc_clk == S19_2M)
 553                 *sys_clkin_sel = 2;
 554         else if (osc_clk == S13M)
 555                 *sys_clkin_sel = 1;
 556         else if (osc_clk == S12M)
 557                 *sys_clkin_sel = 0;
 558 }
 559
 560 /******************************************************************************
 561  * prcm_init() - inits clocks for PRCM as defined in clocks.h
 562  *   -- called from SRAM, or Flash (using temp SRAM stack).
 563  *****************************************************************************/
 564 void prcm_init(void)
 565 {
 566         u32 osc_clk = 0, sys_clkin_sel;
 567         dpll_param *dpll_param_p;
 568         u32 clk_index, sil_index;
 569
 570         /* Gauge the input clock speed and find out the sys_clkin_sel
 571          * value corresponding to the input clock.
 572          */
 573         osc_clk = get_osc_clk_speed();
 574         get_sys_clkin_sel(osc_clk, &sys_clkin_sel);
 575
 576         sr32(PRM_CLKSEL, 0, 3, sys_clkin_sel);  /* set input crystal speed */
 577
 578         /* If the input clock is greater than 19.2M always divide/2 */
 579         if (sys_clkin_sel > 2) {
 580                 sr32(PRM_CLKSRC_CTRL, 6, 2, 2); /* input clock divider */
 581                 clk_index = sys_clkin_sel / 2;
 582         } else {
 583                 sr32(PRM_CLKSRC_CTRL, 6, 2, 1); /* input clock divider */
 584                 clk_index = sys_clkin_sel;
 585         }
 586
 587         sr32(PRM_CLKSRC_CTRL, 0, 2, 0);/* Bypass mode: T2 inputs a square clock */
 588
 589         /* The DPLL tables are defined according to sysclk value and
 590          * silicon revision. The clk_index value will be used to get
 591          * the values for that input sysclk from the DPLL param table
 592          * and sil_index will get the values for that SysClk for the
 593          * appropriate silicon rev.
 594          */
 595         sil_index = (get_cpu_rev() == CPU_3XX_ES10) ? 0 : 1;
 596
 597         /* Unlock MPU DPLL (slows things down, and needed later) */
 598         sr32(CM_CLKEN_PLL_MPU, 0, 3, PLL_LOW_POWER_BYPASS);
 599         wait_on_value(BIT0, 0, CM_IDLEST_PLL_MPU, LDELAY);
 600
 601         /* Getting the base address of Core DPLL param table */
 602         dpll_param_p = (dpll_param *) get_core_dpll_param();
 603         /* Moving it to the right sysclk and ES rev base */
 604         dpll_param_p = dpll_param_p + 3 * clk_index + sil_index;
 605         /* CORE DPLL */
 606         /* sr32(CM_CLKSEL2_EMU) set override to work when asleep */
 607         sr32(CM_CLKEN_PLL, 0, 3, PLL_FAST_RELOCK_BYPASS);
 608         wait_on_value(BIT0, 0, CM_IDLEST_CKGEN, LDELAY);
 609
 610          /* For 3430 ES1.0 Errata 1.50, default value directly doesnt
 611         work. write another value and then default value. */
 612         sr32(CM_CLKSEL1_EMU, 16, 5, CORE_M3X2 + 1);     /* m3x2 */
 613         sr32(CM_CLKSEL1_EMU, 16, 5, CORE_M3X2); /* m3x2 */
 614         sr32(CM_CLKSEL1_PLL, 27, 2, dpll_param_p->m2);  /* Set M2 */
 615         sr32(CM_CLKSEL1_PLL, 16, 11, dpll_param_p->m);  /* Set M */
 616         sr32(CM_CLKSEL1_PLL, 8, 7, dpll_param_p->n);    /* Set N */
 617         sr32(CM_CLKSEL1_PLL, 6, 1, 0);  /* 96M Src */
 618         sr32(CM_CLKSEL_CORE, 8, 4, CORE_SSI_DIV);       /* ssi */
 619         sr32(CM_CLKSEL_CORE, 4, 2, CORE_FUSB_DIV);      /* fsusb */
 620         sr32(CM_CLKSEL_CORE, 2, 2, CORE_L4_DIV);        /* l4 */
 621         sr32(CM_CLKSEL_CORE, 0, 2, CORE_L3_DIV);        /* l3 */
 622         sr32(CM_CLKSEL_GFX, 0, 3, GFX_DIV);     /* gfx */
 623         sr32(CM_CLKSEL_WKUP, 1, 2, WKUP_RSM);   /* reset mgr */
 624         sr32(CM_CLKEN_PLL, 4, 4, dpll_param_p->fsel);   /* FREQSEL */
 625         sr32(CM_CLKEN_PLL, 0, 3, PLL_LOCK);     /* lock mode */
 626         wait_on_value(BIT0, 1, CM_IDLEST_CKGEN, LDELAY);
 627
 628         /* Getting the base address to PER  DPLL param table */
 629         dpll_param_p = (dpll_param *) get_per_dpll_param();
 630         /* Moving it to the right sysclk base */
 631         dpll_param_p = dpll_param_p + clk_index;
 632         /* PER DPLL */
 633         sr32(CM_CLKEN_PLL, 16, 3, PLL_STOP);
 634         wait_on_value(BIT1, 0, CM_IDLEST_CKGEN, LDELAY);
 635         sr32(CM_CLKSEL1_EMU, 24, 5, PER_M6X2);  /* set M6 */
 636         sr32(CM_CLKSEL_CAM, 0, 5, PER_M5X2);    /* set M5 */
 637         sr32(CM_CLKSEL_DSS, 0, 5, PER_M4X2);    /* set M4 */
 638         sr32(CM_CLKSEL_DSS, 8, 5, PER_M3X2);    /* set M3 */
 639
 640         if (get_cpu_family() == CPU_OMAP36XX) {
 641                 sr32(CM_CLKSEL3_PLL, 0, 5, CORE_DPLL_PARAM_M2); /* set M2 */
 642                 sr32(CM_CLKSEL2_PLL, 8, 11, CORE_DPLL_PARAM_M); /* set m */
 643                 sr32(CM_CLKSEL2_PLL, 0, 7, CORE_DPLL_PARAM_N);  /* set n */
 644         } else {
 645                 sr32(CM_CLKSEL3_PLL, 0, 5, dpll_param_p->m2);   /* set M2 */
 646                 sr32(CM_CLKSEL2_PLL, 8, 11, dpll_param_p->m);   /* set m */
 647                 sr32(CM_CLKSEL2_PLL, 0, 7, dpll_param_p->n);    /* set n */
 648         }
 649
 650         sr32(CM_CLKEN_PLL, 20, 4, dpll_param_p->fsel);  /* FREQSEL */
 651         sr32(CM_CLKEN_PLL, 16, 3, PLL_LOCK);    /* lock mode */
 652         wait_on_value(BIT1, 2, CM_IDLEST_CKGEN, LDELAY);
 653
 654         /* Getting the base address to MPU DPLL param table */
 655         dpll_param_p = (dpll_param *) get_mpu_dpll_param();
 656
 657         /* Moving it to the right sysclk and ES rev base */
 658         dpll_param_p = dpll_param_p + 3 * clk_index + sil_index;
 659
 660         /* MPU DPLL (unlocked already) */
 661         sr32(CM_CLKSEL2_PLL_MPU, 0, 5, dpll_param_p->m2);       /* Set M2 */
 662         sr32(CM_CLKSEL1_PLL_MPU, 8, 11, dpll_param_p->m);       /* Set M */
 663         sr32(CM_CLKSEL1_PLL_MPU, 0, 7, dpll_param_p->n);        /* Set N */
 664         sr32(CM_CLKEN_PLL_MPU, 4, 4, dpll_param_p->fsel);       /* FREQSEL */
 665         sr32(CM_CLKEN_PLL_MPU, 0, 3, PLL_LOCK); /* lock mode */
 666         wait_on_value(BIT0, 1, CM_IDLEST_PLL_MPU, LDELAY);
 667
 668         /* Getting the base address to IVA DPLL param table */
 669         dpll_param_p = (dpll_param *) get_iva_dpll_param();
 670         /* Moving it to the right sysclk and ES rev base */
 671         dpll_param_p = dpll_param_p + 3 * clk_index + sil_index;
 672         /* IVA DPLL (set to 12*20=240MHz) */
 673         sr32(CM_CLKEN_PLL_IVA2, 0, 3, PLL_STOP);
 674         wait_on_value(BIT0, 0, CM_IDLEST_PLL_IVA2, LDELAY);
 675         sr32(CM_CLKSEL2_PLL_IVA2, 0, 5, dpll_param_p->m2);      /* set M2 */
 676         sr32(CM_CLKSEL1_PLL_IVA2, 8, 11, dpll_param_p->m);      /* set M */
 677         sr32(CM_CLKSEL1_PLL_IVA2, 0, 7, dpll_param_p->n);       /* set N */
 678         sr32(CM_CLKEN_PLL_IVA2, 4, 4, dpll_param_p->fsel);      /* FREQSEL */
 679         sr32(CM_CLKEN_PLL_IVA2, 0, 3, PLL_LOCK);        /* lock mode */
 680         wait_on_value(BIT0, 1, CM_IDLEST_PLL_IVA2, LDELAY);
 681
 682         /* Set up GPTimers to sys_clk source only */
 683         sr32(CM_CLKSEL_PER, 0, 8, 0xff);
 684         sr32(CM_CLKSEL_WKUP, 0, 1, 1);
 685
 686         delay(5000);
 687 }
 688
 689 /*****************************************
 690  * Routine: secure_unlock
 691  * Description: Setup security registers for access
 692  * (GP Device only)
 693  *****************************************/
 694 void secure_unlock(void)
 695 {
 696         /* Permission values for registers -Full fledged permissions to all */
 697         #define UNLOCK_1 0xFFFFFFFF
 698         #define UNLOCK_2 0x00000000
 699         #define UNLOCK_3 0x0000FFFF
 700         /* Protection Module Register Target APE (PM_RT)*/
 701         __raw_writel(UNLOCK_1, RT_REQ_INFO_PERMISSION_1);
 702         __raw_writel(UNLOCK_1, RT_READ_PERMISSION_0);
 703         __raw_writel(UNLOCK_1, RT_WRITE_PERMISSION_0);
 704         __raw_writel(UNLOCK_2, RT_ADDR_MATCH_1);
 705
 706         __raw_writel(UNLOCK_3, GPMC_REQ_INFO_PERMISSION_0);
 707         __raw_writel(UNLOCK_3, GPMC_READ_PERMISSION_0);
 708         __raw_writel(UNLOCK_3, GPMC_WRITE_PERMISSION_0);
 709
 710         __raw_writel(UNLOCK_3, OCM_REQ_INFO_PERMISSION_0);
 711         __raw_writel(UNLOCK_3, OCM_READ_PERMISSION_0);
 712         __raw_writel(UNLOCK_3, OCM_WRITE_PERMISSION_0);
 713         __raw_writel(UNLOCK_2, OCM_ADDR_MATCH_2);
 714
 715         /* IVA Changes */
 716         __raw_writel(UNLOCK_3, IVA2_REQ_INFO_PERMISSION_0);
 717         __raw_writel(UNLOCK_3, IVA2_READ_PERMISSION_0);
 718         __raw_writel(UNLOCK_3, IVA2_WRITE_PERMISSION_0);
 719
 720         __raw_writel(UNLOCK_1, SMS_RG_ATT0); /* SDRC region 0 public */
 721 }
 722
 723 /**********************************************************
 724  * Routine: try_unlock_sram()
 725  * Description: If chip is GP type, unlock the SRAM for
 726  *  general use.
 727  ***********************************************************/
 728 void try_unlock_memory(void)
 729 {
 730         int mode;
 731
 732         /* if GP device unlock device SRAM for general use */
 733         /* secure code breaks for Secure/Emulation device - HS/E/T*/
 734         mode = get_device_type();
 735         if (mode == GP_DEVICE)
 736                 secure_unlock();
 737         return;
 738 }
 739
 740 /**********************************************************
 741  * Routine: s_init
 742  * Description: Does early system init of muxing and clocks.
 743  * - Called at time when only stack is available.
 744  **********************************************************/
 745
 746 void s_init(void)
 747 {
 748         watchdog_init();
 749 #ifdef CONFIG_3430_AS_3410
 750         /* setup the scalability control register for
 751          * 3430 to work in 3410 mode
 752          */
 753         __raw_writel(0x5ABF, CONTROL_SCALABLE_OMAP_OCP);
 754 #endif
 755         try_unlock_memory();
 756         set_muxconf_regs();
 757         delay(100);
 758         prcm_init();
 759         per_clocks_enable();
 760         config_3430sdram_ddr();
 761 }
 762
 763 /*******************************************************
 764  * Routine: misc_init_r
 765  ********************************************************/
 766 int misc_init_r(void)
 767 {
 768         print_cpuinfo();
 769         printf("Board revision: %d\n", get_board_revision());
 770         return 0;
 771 }
 772
 773 /******************************************************
 774  * Routine: wait_for_command_complete
 775  * Description: Wait for posting to finish on watchdog
 776  ******************************************************/
 777 void wait_for_command_complete(unsigned int wd_base)
 778 {
 779         int pending = 1;
 780         do {
 781                 pending = __raw_readl(wd_base + WWPS);
 782         } while (pending);
 783 }
 784
 785 /****************************************
 786  * Routine: watchdog_init
 787  * Description: Shut down watch dogs
 788  *****************************************/
 789 void watchdog_init(void)
 790 {
 791         /* There are 3 watch dogs WD1=Secure, WD2=MPU, WD3=IVA. WD1 is
 792          * either taken care of by ROM (HS/EMU) or not accessible (GP).
 793          * We need to take care of WD2-MPU or take a PRCM reset.  WD3
 794          * should not be running and does not generate a PRCM reset.
 795          */
 796         sr32(CM_FCLKEN_WKUP, 5, 1, 1);
 797         sr32(CM_ICLKEN_WKUP, 5, 1, 1);
 798         wait_on_value(BIT5, 0x20, CM_IDLEST_WKUP, 5); /* some issue here */
 799
 800         __raw_writel(WD_UNLOCK1, WD2_BASE + WSPR);
 801         wait_for_command_complete(WD2_BASE);
 802         __raw_writel(WD_UNLOCK2, WD2_BASE + WSPR);
 803 }
 804
 805 /**********************************************
 806  * Routine: dram_init
 807  * Description: sets uboots idea of sdram size
 808  **********************************************/
 809 int dram_init(void)
 810 {
 811         return 0;
 812 }
 813
 814 /*****************************************************************
 815  * Routine: peripheral_enable
 816  * Description: Enable the clks & power for perifs (GPT2, UART1,...)
 817  ******************************************************************/
 818 void per_clocks_enable(void)
 819 {
 820         /* Enable GP2 timer. */
 821         sr32(CM_CLKSEL_PER, 0, 1, 0x1); /* GPT2 = sys clk */
 822         sr32(CM_ICLKEN_PER, 3, 1, 0x1); /* ICKen GPT2 */
 823         sr32(CM_FCLKEN_PER, 3, 1, 0x1); /* FCKen GPT2 */
 824
 825 #ifdef CFG_NS16550
 826         /* UART1 clocks */
 827         sr32(CM_FCLKEN1_CORE, 13, 1, 0x1);
 828         sr32(CM_ICLKEN1_CORE, 13, 1, 0x1);
 829
 830         /* UART 3 Clocks */
 831         sr32(CM_FCLKEN_PER, 11, 1, 0x1);
 832         sr32(CM_ICLKEN_PER, 11, 1, 0x1);
 833
 834 #endif
 835
 836         /* Enable GPIO 4, 5, & 6 clocks */
 837         sr32(CM_FCLKEN_PER, 17, 3, 0x7);
 838         sr32(CM_ICLKEN_PER, 17, 3, 0x7);
 839
 840 #ifdef CONFIG_DRIVER_OMAP34XX_I2C
 841         /* Turn on all 3 I2C clocks */
 842         sr32(CM_FCLKEN1_CORE, 15, 3, 0x7);
 843         sr32(CM_ICLKEN1_CORE, 15, 3, 0x7);      /* I2C1,2,3 = on */
 844 #endif
 845
 846         /* Enable the ICLK for 32K Sync Timer as its used in udelay */
 847         sr32(CM_ICLKEN_WKUP, 2, 1, 0x1);
 848
 849         sr32(CM_FCLKEN_IVA2, 0, 32, FCK_IVA2_ON);
 850         sr32(CM_FCLKEN1_CORE, 0, 32, FCK_CORE1_ON);
 851         sr32(CM_ICLKEN1_CORE, 0, 32, ICK_CORE1_ON);
 852         sr32(CM_ICLKEN2_CORE, 0, 32, ICK_CORE2_ON);
 853         sr32(CM_FCLKEN_WKUP, 0, 32, FCK_WKUP_ON);
 854         sr32(CM_ICLKEN_WKUP, 0, 32, ICK_WKUP_ON);
 855         sr32(CM_FCLKEN_DSS, 0, 32, FCK_DSS_ON);
 856         sr32(CM_ICLKEN_DSS, 0, 32, ICK_DSS_ON);
 857         sr32(CM_FCLKEN_CAM, 0, 32, FCK_CAM_ON);
 858         sr32(CM_ICLKEN_CAM, 0, 32, ICK_CAM_ON);
 859         sr32(CM_FCLKEN_PER, 0, 32, FCK_PER_ON);
 860         sr32(CM_ICLKEN_PER, 0, 32, ICK_PER_ON);
 861
 862         delay(1000);
 863 }
 864
 865 /* Set MUX for UART, GPMC, SDRC, GPIO */
 866
 867 #define         MUX_VAL(OFFSET,VALUE)\
 868                 __raw_writew((VALUE), OMAP34XX_CTRL_BASE + (OFFSET));
 869
 870 #define         CP(x)   (CONTROL_PADCONF_##x)
 871 /*
 872  * IEN  - Input Enable
 873  * IDIS - Input Disable
 874  * PTD  - Pull type Down
 875  * PTU  - Pull type Up
 876  * DIS  - Pull type selection is inactive
 877  * EN   - Pull type selection is active
 878  * M0   - Mode 0
 879  * The commented string gives the final mux configuration for that pin
 880  */
 881 #define MUX_DEFAULT()\
 882         MUX_VAL(CP(SDRC_D0),        (IEN  | PTD | DIS | M0)) /*SDRC_D0*/\
 883         MUX_VAL(CP(SDRC_D1),        (IEN  | PTD | DIS | M0)) /*SDRC_D1*/\
 884         MUX_VAL(CP(SDRC_D2),        (IEN  | PTD | DIS | M0)) /*SDRC_D2*/\
 885         MUX_VAL(CP(SDRC_D3),        (IEN  | PTD | DIS | M0)) /*SDRC_D3*/\
 886         MUX_VAL(CP(SDRC_D4),        (IEN  | PTD | DIS | M0)) /*SDRC_D4*/\
 887         MUX_VAL(CP(SDRC_D5),        (IEN  | PTD | DIS | M0)) /*SDRC_D5*/\
 888         MUX_VAL(CP(SDRC_D6),        (IEN  | PTD | DIS | M0)) /*SDRC_D6*/\
 889         MUX_VAL(CP(SDRC_D7),        (IEN  | PTD | DIS | M0)) /*SDRC_D7*/\
 890         MUX_VAL(CP(SDRC_D8),        (IEN  | PTD | DIS | M0)) /*SDRC_D8*/\
 891         MUX_VAL(CP(SDRC_D9),        (IEN  | PTD | DIS | M0)) /*SDRC_D9*/\
 892         MUX_VAL(CP(SDRC_D10),       (IEN  | PTD | DIS | M0)) /*SDRC_D10*/\
 893         MUX_VAL(CP(SDRC_D11),       (IEN  | PTD | DIS | M0)) /*SDRC_D11*/\
 894         MUX_VAL(CP(SDRC_D12),       (IEN  | PTD | DIS | M0)) /*SDRC_D12*/\
 895         MUX_VAL(CP(SDRC_D13),       (IEN  | PTD | DIS | M0)) /*SDRC_D13*/\
 896         MUX_VAL(CP(SDRC_D14),       (IEN  | PTD | DIS | M0)) /*SDRC_D14*/\
 897         MUX_VAL(CP(SDRC_D15),       (IEN  | PTD | DIS | M0)) /*SDRC_D15*/\
 898         MUX_VAL(CP(SDRC_D16),       (IEN  | PTD | DIS | M0)) /*SDRC_D16*/\
 899         MUX_VAL(CP(SDRC_D17),       (IEN  | PTD | DIS | M0)) /*SDRC_D17*/\
 900         MUX_VAL(CP(SDRC_D18),       (IEN  | PTD | DIS | M0)) /*SDRC_D18*/\
 901         MUX_VAL(CP(SDRC_D19),       (IEN  | PTD | DIS | M0)) /*SDRC_D19*/\
 902         MUX_VAL(CP(SDRC_D20),       (IEN  | PTD | DIS | M0)) /*SDRC_D20*/\
 903         MUX_VAL(CP(SDRC_D21),       (IEN  | PTD | DIS | M0)) /*SDRC_D21*/\
 904         MUX_VAL(CP(SDRC_D22),       (IEN  | PTD | DIS | M0)) /*SDRC_D22*/\
 905         MUX_VAL(CP(SDRC_D23),       (IEN  | PTD | DIS | M0)) /*SDRC_D23*/\
 906         MUX_VAL(CP(SDRC_D24),       (IEN  | PTD | DIS | M0)) /*SDRC_D24*/\
 907         MUX_VAL(CP(SDRC_D25),       (IEN  | PTD | DIS | M0)) /*SDRC_D25*/\
 908         MUX_VAL(CP(SDRC_D26),       (IEN  | PTD | DIS | M0)) /*SDRC_D26*/\
 909         MUX_VAL(CP(SDRC_D27),       (IEN  | PTD | DIS | M0)) /*SDRC_D27*/\
 910         MUX_VAL(CP(SDRC_D28),       (IEN  | PTD | DIS | M0)) /*SDRC_D28*/\
 911         MUX_VAL(CP(SDRC_D29),       (IEN  | PTD | DIS | M0)) /*SDRC_D29*/\
 912         MUX_VAL(CP(SDRC_D30),       (IEN  | PTD | DIS | M0)) /*SDRC_D30*/\
 913         MUX_VAL(CP(SDRC_D31),       (IEN  | PTD | DIS | M0)) /*SDRC_D31*/\
 914         MUX_VAL(CP(SDRC_CLK),       (IEN  | PTD | DIS | M0)) /*SDRC_CLK*/\
 915         MUX_VAL(CP(SDRC_DQS0),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS0*/\
 916         MUX_VAL(CP(SDRC_DQS1),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS1*/\
 917         MUX_VAL(CP(SDRC_DQS2),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS2*/\
 918         MUX_VAL(CP(SDRC_DQS3),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS3*/\
 919         MUX_VAL(CP(GPMC_A1),        (IDIS | PTD | DIS | M0)) /*GPMC_A1*/\
 920         MUX_VAL(CP(GPMC_A2),        (IDIS | PTD | DIS | M0)) /*GPMC_A2*/\
 921         MUX_VAL(CP(GPMC_A3),        (IDIS | PTD | DIS | M0)) /*GPMC_A3*/\
 922         MUX_VAL(CP(GPMC_A4),        (IDIS | PTD | DIS | M0)) /*GPMC_A4*/\
 923         MUX_VAL(CP(GPMC_A5),        (IDIS | PTD | DIS | M0)) /*GPMC_A5*/\
 924         MUX_VAL(CP(GPMC_A6),        (IDIS | PTD | DIS | M0)) /*GPMC_A6*/\
 925         MUX_VAL(CP(GPMC_A7),        (IDIS | PTD | DIS | M0)) /*GPMC_A7*/\
 926         MUX_VAL(CP(GPMC_A8),        (IDIS | PTD | DIS | M0)) /*GPMC_A8*/\
 927         MUX_VAL(CP(GPMC_A9),        (IDIS | PTD | DIS | M0)) /*GPMC_A9*/\
 928         MUX_VAL(CP(GPMC_A10),       (IDIS | PTD | DIS | M0)) /*GPMC_A10*/\
 929         MUX_VAL(CP(GPMC_D0),        (IEN  | PTD | DIS | M0)) /*GPMC_D0*/\
 930         MUX_VAL(CP(GPMC_D1),        (IEN  | PTD | DIS | M0)) /*GPMC_D1*/\
 931         MUX_VAL(CP(GPMC_D2),        (IEN  | PTD | DIS | M0)) /*GPMC_D2*/\
 932         MUX_VAL(CP(GPMC_D3),        (IEN  | PTD | DIS | M0)) /*GPMC_D3*/\
 933         MUX_VAL(CP(GPMC_D4),        (IEN  | PTD | DIS | M0)) /*GPMC_D4*/\
 934         MUX_VAL(CP(GPMC_D5),        (IEN  | PTD | DIS | M0)) /*GPMC_D5*/\
 935         MUX_VAL(CP(GPMC_D6),        (IEN  | PTD | DIS | M0)) /*GPMC_D6*/\
 936         MUX_VAL(CP(GPMC_D7),        (IEN  | PTD | DIS | M0)) /*GPMC_D7*/\
 937         MUX_VAL(CP(GPMC_D8),        (IEN  | PTD | DIS | M0)) /*GPMC_D8*/\
 938         MUX_VAL(CP(GPMC_D9),        (IEN  | PTD | DIS | M0)) /*GPMC_D9*/\
 939         MUX_VAL(CP(GPMC_D10),       (IEN  | PTD | DIS | M0)) /*GPMC_D10*/\
 940         MUX_VAL(CP(GPMC_D11),       (IEN  | PTD | DIS | M0)) /*GPMC_D11*/\
 941         MUX_VAL(CP(GPMC_D12),       (IEN  | PTD | DIS | M0)) /*GPMC_D12*/\
 942         MUX_VAL(CP(GPMC_D13),       (IEN  | PTD | DIS | M0)) /*GPMC_D13*/\
 943         MUX_VAL(CP(GPMC_D14),       (IEN  | PTD | DIS | M0)) /*GPMC_D14*/\
 944         MUX_VAL(CP(GPMC_D15),       (IEN  | PTD | DIS | M0)) /*GPMC_D15*/\
 945         MUX_VAL(CP(GPMC_nCS0),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS0*/\
 946         MUX_VAL(CP(GPMC_nCS1),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS1*/\
 947         MUX_VAL(CP(GPMC_nCS2),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS2*/\
 948         MUX_VAL(CP(GPMC_nCS3),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS3*/\
 949         MUX_VAL(CP(GPMC_nCS4),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS4*/\
 950         MUX_VAL(CP(GPMC_nCS5),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS5*/\
 951         MUX_VAL(CP(GPMC_nCS6),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS6*/\
 952         MUX_VAL(CP(GPMC_nCS7),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS7*/\
 953         MUX_VAL(CP(GPMC_CLK),       (IDIS | PTD | DIS | M0)) /*GPMC_CLK*/\
 954         MUX_VAL(CP(GPMC_nADV_ALE),  (IDIS | PTD | DIS | M0)) /*GPMC_nADV_ALE*/\
 955         MUX_VAL(CP(GPMC_nOE),       (IDIS | PTD | DIS | M0)) /*GPMC_nOE*/\
 956         MUX_VAL(CP(GPMC_nWE),       (IDIS | PTD | DIS | M0)) /*GPMC_nWE*/\
 957         MUX_VAL(CP(GPMC_nBE0_CLE),  (IDIS | PTD | DIS | M0)) /*GPMC_nBE0_CLE*/\
 958         MUX_VAL(CP(GPMC_nBE1),      (IDIS | PTD | DIS | M4)) /*GPIO_61*/\
 959         MUX_VAL(CP(GPMC_nWP),       (IEN  | PTD | DIS | M0)) /*GPMC_nWP*/\
 960         MUX_VAL(CP(GPMC_WAIT0),     (IEN  | PTU | EN  | M0)) /*GPMC_WAIT0*/\
 961         MUX_VAL(CP(GPMC_WAIT1),     (IEN  | PTU | EN  | M0)) /*GPMC_WAIT1*/\
 962         MUX_VAL(CP(GPMC_WAIT2),     (IEN  | PTU | EN  | M4)) /*GPIO_64*/\
 963         MUX_VAL(CP(GPMC_WAIT3),     (IEN  | PTU | EN  | M4)) /*GPIO_65*/\
 964         MUX_VAL(CP(DSS_DATA18),     (IEN  | PTD | DIS | M4)) /*GPIO_88*/\
 965         MUX_VAL(CP(DSS_DATA19),     (IEN  | PTD | DIS | M4)) /*GPIO_89*/\
 966         MUX_VAL(CP(DSS_DATA20),     (IEN  | PTD | DIS | M4)) /*GPIO_90*/\
 967         MUX_VAL(CP(DSS_DATA21),     (IEN  | PTD | DIS | M4)) /*GPIO_91*/\
 968         MUX_VAL(CP(CSI2_DX0),       (IEN  | PTD | EN  | M4)) /*GPIO_112*/\
 969         MUX_VAL(CP(CSI2_DY0),       (IEN  | PTD | EN  | M4)) /*GPIO_113*/\
 970         MUX_VAL(CP(CSI2_DX1),       (IEN  | PTD | EN  | M4)) /*GPIO_114*/\
 971                                                                  /* - PEN_DOWN*/\
 972         MUX_VAL(CP(CSI2_DY1),       (IEN  | PTD | EN  | M4)) /*GPIO_115*/\
 973         MUX_VAL(CP(CAM_WEN),        (IEN  | PTD | DIS | M4)) /*GPIO_167*/\
 974         MUX_VAL(CP(MMC1_CLK),       (IDIS | PTU | EN  | M0)) /*MMC1_CLK*/\
 975         MUX_VAL(CP(MMC1_CMD),       (IEN  | PTU | EN  | M0)) /*MMC1_CMD*/\
 976         MUX_VAL(CP(MMC1_DAT0),      (IEN  | PTU | EN  | M0)) /*MMC1_DAT0*/\
 977         MUX_VAL(CP(MMC1_DAT1),      (IEN  | PTU | EN  | M0)) /*MMC1_DAT1*/\
 978         MUX_VAL(CP(MMC1_DAT2),      (IEN  | PTU | EN  | M0)) /*MMC1_DAT2*/\
 979         MUX_VAL(CP(MMC1_DAT3),      (IEN  | PTU | EN  | M0)) /*MMC1_DAT3*/\
 980         MUX_VAL(CP(MMC1_DAT4),      (IEN  | PTD | EN  | M4)) /*GPIO_126*/\
 981         MUX_VAL(CP(MMC1_DAT5),      (IEN  | PTD | EN  | M4)) /*GPIO_127*/\
 982         MUX_VAL(CP(MMC1_DAT6),      (IEN  | PTD | EN  | M4)) /*GPIO_128*/\
 983         MUX_VAL(CP(MMC1_DAT7),      (IEN  | PTD | EN  | M4)) /*GPIO_129*/\
 984         MUX_VAL(CP(MMC2_CLK),       (IEN  | PTU | EN  | M4)) /*GPIO_130*/\
 985         MUX_VAL(CP(MMC2_DAT7),      (IEN  | PTU | EN  | M4)) /*GPIO_139*/\
 986         MUX_VAL(CP(UART1_TX),       (IDIS | PTD | DIS | M0)) /*UART1_TX*/\
 987         MUX_VAL(CP(UART1_RTS),      (IDIS | PTD | DIS | M0)) /*UART1_RTS*/\
 988         MUX_VAL(CP(UART1_CTS),      (IEN  | PTU | DIS | M0)) /*UART1_CTS*/\
 989         MUX_VAL(CP(UART1_RX),       (IEN  | PTD | DIS | M0)) /*UART1_RX*/\
 990         MUX_VAL(CP(UART3_CTS_RCTX), (IEN  | PTD | EN  | M0)) /*UART3_CTS_RCTX */\
 991         MUX_VAL(CP(UART3_RTS_SD),   (IDIS | PTD | DIS | M0)) /*UART3_RTS_SD */\
 992         MUX_VAL(CP(UART3_RX_IRRX),  (IEN  | PTD | DIS | M0)) /*UART3_RX_IRRX*/\
 993         MUX_VAL(CP(UART3_TX_IRTX),  (IDIS | PTD | DIS | M0)) /*UART3_TX_IRTX*/\
 994         MUX_VAL(CP(I2C1_SCL),       (IEN  | PTU | EN  | M0)) /*I2C1_SCL*/\
 995         MUX_VAL(CP(I2C1_SDA),       (IEN  | PTU | EN  | M0)) /*I2C1_SDA*/\
 996         MUX_VAL(CP(I2C2_SCL),       (IEN  | PTU | EN  | M0)) /*I2C2_SCL*/\
 997         MUX_VAL(CP(I2C2_SDA),       (IEN  | PTU | EN  | M0)) /*I2C2_SDA*/\
 998         MUX_VAL(CP(I2C3_SCL),       (IEN  | PTU | EN  | M0)) /*I2C3_SCL*/\
 999         MUX_VAL(CP(I2C3_SDA),       (IEN  | PTU | EN  | M0)) /*I2C3_SDA*/\
1000         MUX_VAL(CP(I2C4_SCL),       (IEN  | PTU | EN  | M0)) /*I2C4_SCL*/\
1001         MUX_VAL(CP(I2C4_SDA),       (IEN  | PTU | EN  | M0)) /*I2C4_SDA*/\
1002         MUX_VAL(CP(McBSP1_DX),      (IEN  | PTD | DIS | M4)) /*GPIO_158*/\
1003         MUX_VAL(CP(SYS_32K),        (IEN  | PTD | DIS | M0)) /*SYS_32K*/\
1004         MUX_VAL(CP(SYS_BOOT0),      (IEN  | PTD | DIS | M4)) /*GPIO_2 */\
1005         MUX_VAL(CP(SYS_BOOT1),      (IEN  | PTD | DIS | M4)) /*GPIO_3 */\
1006         MUX_VAL(CP(SYS_BOOT2),      (IEN  | PTD | DIS | M4)) /*GPIO_4 */\
1007         MUX_VAL(CP(SYS_BOOT3),      (IEN  | PTD | DIS | M4)) /*GPIO_5 */\
1008         MUX_VAL(CP(SYS_BOOT4),      (IEN  | PTD | DIS | M4)) /*GPIO_6 */\
1009         MUX_VAL(CP(SYS_BOOT5),      (IEN  | PTD | DIS | M4)) /*GPIO_7 */\
1010         MUX_VAL(CP(SYS_BOOT6),      (IEN  | PTD | DIS | M4)) /*GPIO_8 */\
1011         MUX_VAL(CP(SYS_CLKOUT2),    (IEN  | PTU | EN  | M4)) /*GPIO_186*/\
1012         MUX_VAL(CP(JTAG_nTRST),     (IEN  | PTD | DIS | M0)) /*JTAG_nTRST*/\
1013         MUX_VAL(CP(JTAG_TCK),       (IEN  | PTD | DIS | M0)) /*JTAG_TCK*/\
1014         MUX_VAL(CP(JTAG_TMS),       (IEN  | PTD | DIS | M0)) /*JTAG_TMS*/\
1015         MUX_VAL(CP(JTAG_TDI),       (IEN  | PTD | DIS | M0)) /*JTAG_TDI*/\
1016         MUX_VAL(CP(JTAG_EMU0),      (IEN  | PTD | DIS | M0)) /*JTAG_EMU0*/\
1017         MUX_VAL(CP(JTAG_EMU1),      (IEN  | PTD | DIS | M0)) /*JTAG_EMU1*/\
1018         MUX_VAL(CP(ETK_CLK),        (IEN  | PTD | DIS | M4)) /*GPIO_12*/\
1019         MUX_VAL(CP(ETK_CTL),        (IEN  | PTD | DIS | M4)) /*GPIO_13*/\
1020         MUX_VAL(CP(ETK_D0),         (IEN  | PTD | DIS | M4)) /*GPIO_14*/\
1021         MUX_VAL(CP(ETK_D1),         (IEN  | PTD | DIS | M4)) /*GPIO_15*/\
1022         MUX_VAL(CP(ETK_D2),         (IEN  | PTD | DIS | M4)) /*GPIO_16*/\
1023         MUX_VAL(CP(ETK_D10),        (IEN  | PTD | DIS | M4)) /*GPIO_24*/\
1024         MUX_VAL(CP(ETK_D11),        (IEN  | PTD | DIS | M4)) /*GPIO_25*/\
1025         MUX_VAL(CP(ETK_D12),        (IEN  | PTD | DIS | M4)) /*GPIO_26*/\
1026         MUX_VAL(CP(ETK_D13),        (IEN  | PTD | DIS | M4)) /*GPIO_27*/\
1027         MUX_VAL(CP(ETK_D14),        (IEN  | PTD | DIS | M4)) /*GPIO_28*/\
1028         MUX_VAL(CP(ETK_D15),        (IEN  | PTD | DIS | M4)) /*GPIO_29*/
1029
1030 /**********************************************************
1031  * Routine: set_muxconf_regs
1032  * Description: Setting up the configuration Mux registers
1033  *              specific to the hardware. Many pins need
1034  *              to be moved from protect to primary mode.
1035  *********************************************************/
1036 void set_muxconf_regs(void)
1037 {
1038         MUX_DEFAULT();
1039 }
1040
1041 /**********************************************************
1042  * Routine: nand+_init
1043  * Description: Set up nand for nand and jffs2 commands
1044  *********************************************************/
1045
1046 int nand_init(void)
1047 {
1048         /* global settings */
1049         __raw_writel(0x10, GPMC_SYSCONFIG);     /* smart idle */
1050         __raw_writel(0x0, GPMC_IRQENABLE);      /* isr's sources masked */
1051         __raw_writel(0, GPMC_TIMEOUT_CONTROL);/* timeout disable */
1052
1053         /* Set the GPMC Vals, NAND is mapped at CS0, oneNAND at CS0.
1054          *  We configure only GPMC CS0 with required values. Configiring other devices
1055          *  at other CS is done in u-boot. So we don't have to bother doing it here.
1056          */
1057         __raw_writel(0 , GPMC_CONFIG7 + GPMC_CONFIG_CS0);
1058         delay(1000);
1059
1060 #ifdef CFG_NAND_K9F1G08R0A
1061         if ((get_mem_type() == GPMC_NAND) || (get_mem_type() == MMC_NAND)) {
1062                 __raw_writel(M_NAND_GPMC_CONFIG1, GPMC_CONFIG1 + GPMC_CONFIG_CS0);
1063                 __raw_writel(M_NAND_GPMC_CONFIG2, GPMC_CONFIG2 + GPMC_CONFIG_CS0);
1064                 __raw_writel(M_NAND_GPMC_CONFIG3, GPMC_CONFIG3 + GPMC_CONFIG_CS0);
1065                 __raw_writel(M_NAND_GPMC_CONFIG4, GPMC_CONFIG4 + GPMC_CONFIG_CS0);
1066                 __raw_writel(M_NAND_GPMC_CONFIG5, GPMC_CONFIG5 + GPMC_CONFIG_CS0);
1067                 __raw_writel(M_NAND_GPMC_CONFIG6, GPMC_CONFIG6 + GPMC_CONFIG_CS0);
1068
1069                 /* Enable the GPMC Mapping */
1070                 __raw_writel((((OMAP34XX_GPMC_CS0_SIZE & 0xF)<<8) |
1071                              ((NAND_BASE_ADR>>24) & 0x3F) |
1072                              (1<<6)),  (GPMC_CONFIG7 + GPMC_CONFIG_CS0));
1073                 delay(2000);
1074
1075                 if (nand_chip()) {
1076 #ifdef CFG_PRINTF
1077                         printf("Unsupported Chip!\n");
1078 #endif
1079                         return 1;
1080                 }
1081         }
1082 #endif
1083
1084 #ifdef CFG_ONENAND
1085         if ((get_mem_type() == GPMC_ONENAND) || (get_mem_type() == MMC_ONENAND)) {
1086                 __raw_writel(ONENAND_GPMC_CONFIG1, GPMC_CONFIG1 + GPMC_CONFIG_CS0);
1087                 __raw_writel(ONENAND_GPMC_CONFIG2, GPMC_CONFIG2 + GPMC_CONFIG_CS0);
1088                 __raw_writel(ONENAND_GPMC_CONFIG3, GPMC_CONFIG3 + GPMC_CONFIG_CS0);
1089                 __raw_writel(ONENAND_GPMC_CONFIG4, GPMC_CONFIG4 + GPMC_CONFIG_CS0);
1090                 __raw_writel(ONENAND_GPMC_CONFIG5, GPMC_CONFIG5 + GPMC_CONFIG_CS0);
1091                 __raw_writel(ONENAND_GPMC_CONFIG6, GPMC_CONFIG6 + GPMC_CONFIG_CS0);
1092
1093                 /* Enable the GPMC Mapping */
1094                 __raw_writel((((OMAP34XX_GPMC_CS0_SIZE & 0xF)<<8) |
1095                              ((ONENAND_BASE>>24) & 0x3F) |
1096                              (1<<6)),  (GPMC_CONFIG7 + GPMC_CONFIG_CS0));
1097                 delay(2000);
1098
1099                 if (onenand_chip()) {
1100 #ifdef CFG_PRINTF
1101                         printf("OneNAND Unsupported !\n");
1102 #endif
1103                         return 1;
1104                 }
1105         }
1106 #endif
1107
1108         return 0;
1109 }
1110
1111 /* optionally do something like blinking LED */
1112 void board_hang(void)
1113 {
1114         while (0)
1115                 ;
1116 }
1117
1118 /******************************************************************************
1119  * Dummy function to handle errors for EABI incompatibility
1120  *****************************************************************************/
1121 void raise(void)
1122 {
1123 }
1124
1125 /******************************************************************************
1126  * Dummy function to handle errors for EABI incompatibility
1127  *****************************************************************************/
1128 void abort(void)
1129 {
1130 }