board/omap3evm/omap3evm.c

   1 /*
   2  * (C) Copyright 2006
   3  * Texas Instruments, <www.ti.com>
   4  * Jian Zhang <jzhang@ti.com>
   5  * Richard Woodruff <r-woodruff2@ti.com>
   6  *
   7  * See file CREDITS for list of people who contributed to this
   8  * project.
   9  *
  10  * This program is free software; you can redistribute it and/or
  11  * modify it under the terms of the GNU General Public License as
  12  * published by the Free Software Foundation; either version 2 of
  13  * the License, or (at your option) any later version.
  14  *
  15  * This program is distributed in the hope that it will be useful,
  16  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  17  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  18  * GNU General Public License for more details.
  19  *
  20  * You should have received a copy of the GNU General Public License
  21  * along with this program; if not, write to the Free Software
  22  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  23  * MA 02111-1307 USA
  24  */
  25 #include <common.h>
  26 #include <command.h>
  27 #include <part.h>
  28 #include <fat.h>
  29 #include <asm/arch/cpu.h>
  30 #include <asm/arch/bits.h>
  31 #include <asm/arch/mux.h>
  32 #include <asm/arch/sys_proto.h>
  33 #include <asm/arch/sys_info.h>
  34 #include <asm/arch/clocks.h>
  35 #include <asm/arch/mem.h>
  36
  37 /* Used to index into DPLL parameter tables */
  38 struct dpll_param {
  39         unsigned int m;
  40         unsigned int n;
  41         unsigned int fsel;
  42         unsigned int m2;
  43 };
  44
  45 typedef struct dpll_param dpll_param;
  46
  47 /* Following functions are exported from lowlevel_init.S */
  48 extern dpll_param * get_mpu_dpll_param();
  49 extern dpll_param * get_iva_dpll_param();
  50 extern dpll_param * get_core_dpll_param();
  51 extern dpll_param * get_per_dpll_param();
  52
  53 #define __raw_readl(a)    (*(volatile unsigned int *)(a))
  54 #define __raw_writel(v,a) (*(volatile unsigned int *)(a) = (v))
  55 #define __raw_readw(a)    (*(volatile unsigned short *)(a))
  56 #define __raw_writew(v,a) (*(volatile unsigned short *)(a) = (v))
  57
  58 /*******************************************************
  59  * Routine: delay
  60  * Description: spinning delay to use before udelay works
  61  ******************************************************/
  62 static inline void delay(unsigned long loops)
  63 {
  64         __asm__ volatile ("1:\n" "subs %0, %1, #1\n"
  65                           "bne 1b":"=r" (loops):"0"(loops));
  66 }
  67
  68 void udelay (unsigned long usecs) {
  69         delay(usecs);
  70 }
  71
  72 /*****************************************
  73  * Routine: board_init
  74  * Description: Early hardware init.
  75  *****************************************/
  76 int board_init (void)
  77 {
  78         return 0;
  79 }
  80
  81 /************************************************
  82  * get_sysboot_value(void) - return SYS_BOOT[4:0]
  83  ************************************************/
  84 u32 get_sysboot_value(void)
  85 {
  86         int mode;
  87         mode = __raw_readl(CONTROL_STATUS) & (SYSBOOT_MASK);
  88         return mode;
  89 }
  90 /*************************************************************
  91  * Routine: get_mem_type(void) - returns the kind of memory connected
  92  * to GPMC that we are trying to boot form. Uses SYS BOOT settings.
  93  *************************************************************/
  94 u32 get_mem_type(void)
  95 {
  96         u32   mem_type = get_sysboot_value();
  97         switch (mem_type){
  98             case 0:
  99             case 2:
 100             case 4:
 101             case 16:
 102             case 22:    return GPMC_ONENAND;
 103
 104             case 1:
 105             case 12:
 106             case 15:
 107             case 21:
 108             case 27:    return GPMC_NAND;
 109
 110             case 3:
 111             case 6:     return MMC_ONENAND;
 112
 113             case 8:
 114             case 11:
 115             case 14:
 116             case 20:
 117             case 26:    return GPMC_MDOC;
 118
 119             case 17:
 120             case 18:
 121             case 24:    return MMC_NAND;
 122
 123             case 7:
 124             case 10:
 125             case 13:
 126             case 19:
 127             case 25:
 128             default:    return GPMC_NOR;
 129         }
 130 }
 131
 132 /******************************************
 133  * get_cpu_rev(void) - extract version info
 134  ******************************************/
 135 u32 get_cpu_rev(void)
 136 {
 137         u32 cpuid=0;
 138         /* On ES1.0 the IDCODE register is not exposed on L4
 139          * so using CPU ID to differentiate
 140          * between ES2.0 and ES1.0.
 141          */
 142         __asm__ __volatile__("mrc p15, 0, %0, c0, c0, 0":"=r" (cpuid));
 143         if((cpuid  & 0xf) == 0x0)
 144                 return CPU_3430_ES1;
 145         else
 146                 return CPU_3430_ES2;
 147
 148 }
 149
 150 /******************************************
 151  * cpu_is_3410(void) - returns true for 3410
 152  ******************************************/
 153 u32 cpu_is_3410(void)
 154 {
 155         int status;
 156         if(get_cpu_rev() < CPU_3430_ES2) {
 157                 return 0;
 158         } else {
 159                 /* read scalability status and return 1 for 3410*/
 160                 status = __raw_readl(CONTROL_SCALABLE_OMAP_STATUS);
 161                 /* Check whether MPU frequency is set to 266 MHz which
 162                  * is nominal for 3410. If yes return true else false
 163                  */
 164                 if (((status >> 8) & 0x3) == 0x2)
 165                         return 1;
 166                 else
 167                         return 0;
 168         }
 169 }
 170
 171 /*****************************************************************
 172  * sr32 - clear & set a value in a bit range for a 32 bit address
 173  *****************************************************************/
 174 void sr32(u32 addr, u32 start_bit, u32 num_bits, u32 value)
 175 {
 176         u32 tmp, msk = 0;
 177         msk = 1 << num_bits;
 178         --msk;
 179         tmp = __raw_readl(addr) & ~(msk << start_bit);
 180         tmp |=  value << start_bit;
 181         __raw_writel(tmp, addr);
 182 }
 183
 184 /*********************************************************************
 185  * wait_on_value() - common routine to allow waiting for changes in
 186  *   volatile regs.
 187  *********************************************************************/
 188 u32 wait_on_value(u32 read_bit_mask, u32 match_value, u32 read_addr, u32 bound)
 189 {
 190         u32 i = 0, val;
 191         do {
 192                 ++i;
 193                 val = __raw_readl(read_addr) & read_bit_mask;
 194                 if (val == match_value)
 195                         return (1);
 196                 if (i == bound)
 197                         return (0);
 198         } while (1);
 199 }
 200
 201 #ifdef CFG_3430SDRAM_DDR
 202 /*********************************************************************
 203  * config_3430sdram_ddr() - Init DDR on 3430SDP dev board.
 204  *********************************************************************/
 205 void config_3430sdram_ddr(void)
 206 {
 207         /* reset sdrc controller */
 208         __raw_writel(SOFTRESET, SDRC_SYSCONFIG);
 209         wait_on_value(BIT0, BIT0, SDRC_STATUS, 12000000);
 210         __raw_writel(0, SDRC_SYSCONFIG);
 211
 212         /* setup sdrc to ball mux */
 213         __raw_writel(SDP_SDRC_SHARING, SDRC_SHARING);
 214
 215         /* set mdcfg */
 216         __raw_writel(SDP_SDRC_MDCFG_0_DDR, SDRC_MCFG_0);
 217
 218         /* set timing */
 219         if ((get_mem_type() == GPMC_ONENAND) || (get_mem_type() == MMC_ONENAND)){
 220                 __raw_writel(INFINEON_SDRC_ACTIM_CTRLA_0, SDRC_ACTIM_CTRLA_0);
 221                 __raw_writel(INFINEON_SDRC_ACTIM_CTRLB_0, SDRC_ACTIM_CTRLB_0);
 222         }
 223         if ((get_mem_type() == GPMC_NAND) ||(get_mem_type() == MMC_NAND)){
 224                 __raw_writel(MICRON_SDRC_ACTIM_CTRLA_0, SDRC_ACTIM_CTRLA_0);
 225                 __raw_writel(MICRON_SDRC_ACTIM_CTRLB_0, SDRC_ACTIM_CTRLB_0);
 226         }
 227
 228         __raw_writel(SDP_3430_SDRC_RFR_CTRL_165MHz, SDRC_RFR_CTRL_0);
 229         __raw_writel(SDP_SDRC_POWER_POP, SDRC_POWER);
 230
 231         /* init sequence for mDDR/mSDR using manual commands (DDR is different) */
 232         __raw_writel(CMD_NOP, SDRC_MANUAL_0);
 233         delay(5000);
 234         __raw_writel(CMD_PRECHARGE, SDRC_MANUAL_0);
 235         __raw_writel(CMD_AUTOREFRESH, SDRC_MANUAL_0);
 236         __raw_writel(CMD_AUTOREFRESH, SDRC_MANUAL_0);
 237
 238         /* set mr0 */
 239         __raw_writel(SDP_SDRC_MR_0_DDR, SDRC_MR_0);
 240
 241         /* set up dll */
 242         __raw_writel(SDP_SDRC_DLLAB_CTRL, SDRC_DLLA_CTRL);
 243         delay(0x2000);  /* give time to lock */
 244
 245 }
 246 #endif // CFG_3430SDRAM_DDR
 247
 248 /*************************************************************
 249  * get_sys_clk_speed - determine reference oscillator speed
 250  *  based on known 32kHz clock and gptimer.
 251  *************************************************************/
 252 u32 get_osc_clk_speed(void)
 253 {
 254         u32 start, cstart, cend, cdiff, val;
 255
 256         val = __raw_readl(PRM_CLKSRC_CTRL);
 257         /* If SYS_CLK is being divided by 2, remove for now */
 258         val = (val & (~BIT7)) | BIT6;
 259         __raw_writel(val, PRM_CLKSRC_CTRL);
 260
 261         /* enable timer2 */
 262         val = __raw_readl(CM_CLKSEL_WKUP) | BIT0;
 263         __raw_writel(val, CM_CLKSEL_WKUP);      /* select sys_clk for GPT1 */
 264
 265         /* Enable I and F Clocks for GPT1 */
 266         val = __raw_readl(CM_ICLKEN_WKUP) | BIT0 | BIT2;
 267         __raw_writel(val, CM_ICLKEN_WKUP);
 268         val = __raw_readl(CM_FCLKEN_WKUP) | BIT0;
 269         __raw_writel(val, CM_FCLKEN_WKUP);
 270
 271         __raw_writel(0, OMAP34XX_GPT1 + TLDR);  /* start counting at 0 */
 272         __raw_writel(GPT_EN, OMAP34XX_GPT1 + TCLR);     /* enable clock */
 273         /* enable 32kHz source *//* enabled out of reset */
 274         /* determine sys_clk via gauging */
 275
 276         start = 20 + __raw_readl(S32K_CR);      /* start time in 20 cycles */
 277         while (__raw_readl(S32K_CR) < start);   /* dead loop till start time */
 278         cstart = __raw_readl(OMAP34XX_GPT1 + TCRR);     /* get start sys_clk count */
 279         while (__raw_readl(S32K_CR) < (start + 20));    /* wait for 40 cycles */
 280         cend = __raw_readl(OMAP34XX_GPT1 + TCRR);       /* get end sys_clk count */
 281         cdiff = cend - cstart;                          /* get elapsed ticks */
 282
 283         /* based on number of ticks assign speed */
 284         if (cdiff > 19000)
 285                 return (S38_4M);
 286         else if (cdiff > 15200)
 287                 return (S26M);
 288         else if (cdiff > 13000)
 289                 return (S24M);
 290         else if (cdiff > 9000)
 291                 return (S19_2M);
 292         else if (cdiff > 7600)
 293                 return (S13M);
 294         else
 295                 return (S12M);
 296 }
 297
 298 /******************************************************************************
 299  * get_sys_clkin_sel() - returns the sys_clkin_sel field value based on
 300  *   -- input oscillator clock frequency.
 301  *
 302  *****************************************************************************/
 303 void get_sys_clkin_sel(u32 osc_clk, u32 *sys_clkin_sel)
 304 {
 305         if(osc_clk == S38_4M)
 306                 *sys_clkin_sel=  4;
 307         else if(osc_clk == S26M)
 308                 *sys_clkin_sel = 3;
 309         else if(osc_clk == S19_2M)
 310                 *sys_clkin_sel = 2;
 311         else if(osc_clk == S13M)
 312                 *sys_clkin_sel = 1;
 313         else if(osc_clk == S12M)
 314                 *sys_clkin_sel = 0;
 315 }
 316
 317 /******************************************************************************
 318  * prcm_init() - inits clocks for PRCM as defined in clocks.h
 319  *   -- called from SRAM, or Flash (using temp SRAM stack).
 320  *****************************************************************************/
 321 void prcm_init(void)
 322 {
 323         u32 osc_clk=0, sys_clkin_sel;
 324         dpll_param *dpll_param_p;
 325         u32 clk_index, sil_index;
 326
 327         /* Gauge the input clock speed and find out the sys_clkin_sel
 328          * value corresponding to the input clock.
 329          */
 330         osc_clk = get_osc_clk_speed();
 331         get_sys_clkin_sel(osc_clk, &sys_clkin_sel);
 332
 333         sr32(PRM_CLKSEL, 0, 3, sys_clkin_sel); /* set input crystal speed */
 334
 335         /* If the input clock is greater than 19.2M always divide/2 */
 336         if(sys_clkin_sel > 2) {
 337                 sr32(PRM_CLKSRC_CTRL, 6, 2, 2);/* input clock divider */
 338                 clk_index = sys_clkin_sel/2;
 339         } else {
 340                 sr32(PRM_CLKSRC_CTRL, 6, 2, 1);/* input clock divider */
 341                 clk_index = sys_clkin_sel;
 342         }
 343
 344         /* The DPLL tables are defined according to sysclk value and
 345          * silicon revision. The clk_index value will be used to get
 346          * the values for that input sysclk from the DPLL param table
 347          * and sil_index will get the values for that SysClk for the
 348          * appropriate silicon rev.
 349          */
 350         sil_index = get_cpu_rev() - 1;
 351
 352         /* Unlock MPU DPLL (slows things down, and needed later) */
 353         sr32(CM_CLKEN_PLL_MPU, 0, 3, PLL_LOW_POWER_BYPASS);
 354         wait_on_value(BIT0, 0, CM_IDLEST_PLL_MPU, LDELAY);
 355
 356         /* Getting the base address of Core DPLL param table*/
 357         dpll_param_p = (dpll_param *)get_core_dpll_param();
 358         /* Moving it to the right sysclk and ES rev base */
 359         dpll_param_p = dpll_param_p + 2*clk_index + sil_index;
 360         /* CORE DPLL */
 361         /* sr32(CM_CLKSEL2_EMU) set override to work when asleep */
 362         sr32(CM_CLKEN_PLL, 0, 3, PLL_FAST_RELOCK_BYPASS);
 363         wait_on_value(BIT0, 0, CM_IDLEST_CKGEN, LDELAY);
 364         sr32(CM_CLKSEL1_EMU, 16, 5, CORE_M3X2); /* m3x2 */
 365         sr32(CM_CLKSEL1_PLL, 27, 2, dpll_param_p->m2);  /* Set M2 */
 366         sr32(CM_CLKSEL1_PLL, 16, 11, dpll_param_p->m);  /* Set M */
 367         sr32(CM_CLKSEL1_PLL, 8, 7, dpll_param_p->n);    /* Set N */
 368         sr32(CM_CLKSEL1_PLL, 6, 1, 0);                  /* 96M Src */
 369         sr32(CM_CLKSEL_CORE, 8, 4, CORE_SSI_DIV);       /* ssi */
 370         sr32(CM_CLKSEL_CORE, 4, 2, CORE_FUSB_DIV);      /* fsusb */
 371         sr32(CM_CLKSEL_CORE, 2, 2, CORE_L4_DIV);        /* l4 */
 372         sr32(CM_CLKSEL_CORE, 0, 2, CORE_L3_DIV);        /* l3 */
 373         sr32(CM_CLKSEL_GFX, 0, 3, GFX_DIV);             /* gfx */
 374         sr32(CM_CLKSEL_WKUP, 1, 2, WKUP_RSM);           /* reset mgr */
 375         sr32(CM_CLKEN_PLL, 4, 4, dpll_param_p->fsel);   /* FREQSEL */
 376         sr32(CM_CLKEN_PLL, 0, 3, PLL_LOCK);             /* lock mode */
 377         wait_on_value(BIT0, 1, CM_IDLEST_CKGEN, LDELAY);
 378
 379         /* Getting the base address to PER  DPLL param table*/
 380         dpll_param_p = (dpll_param *)get_per_dpll_param();
 381         /* Moving it to the right sysclk base */
 382         dpll_param_p = dpll_param_p + clk_index;
 383         /* PER DPLL */
 384         sr32(CM_CLKEN_PLL, 16, 3, PLL_STOP);
 385         wait_on_value(BIT1, 0, CM_IDLEST_CKGEN, LDELAY);
 386         sr32(CM_CLKSEL1_EMU, 24, 5, PER_M6X2);  /* set M6 */
 387         sr32(CM_CLKSEL_CAM, 0, 5, PER_M5X2);    /* set M5 */
 388         sr32(CM_CLKSEL_DSS, 0, 5, PER_M4X2);    /* set M4 */
 389         sr32(CM_CLKSEL_DSS, 8, 5, PER_M3X2);    /* set M3 */
 390         sr32(CM_CLKSEL3_PLL, 0, 5, dpll_param_p->m2);   /* set M2 */
 391         sr32(CM_CLKSEL2_PLL, 8, 11, dpll_param_p->m);   /* set m */
 392         sr32(CM_CLKSEL2_PLL, 0, 7, dpll_param_p->n);    /* set n */
 393         sr32(CM_CLKEN_PLL, 20, 4, dpll_param_p->fsel);/* FREQSEL */
 394         sr32(CM_CLKEN_PLL, 16, 3, PLL_LOCK);    /* lock mode */
 395         wait_on_value(BIT1, 2, CM_IDLEST_CKGEN, LDELAY);
 396
 397         /* Getting the base address to MPU DPLL param table*/
 398         dpll_param_p = (dpll_param *)get_mpu_dpll_param();
 399         /* Moving it to the right sysclk and ES rev base */
 400         dpll_param_p = dpll_param_p + 2*clk_index + sil_index;
 401         /* MPU DPLL (unlocked already) */
 402         sr32(CM_CLKSEL2_PLL_MPU, 0, 5, dpll_param_p->m2);       /* Set M2 */
 403         sr32(CM_CLKSEL1_PLL_MPU, 8, 11, dpll_param_p->m);       /* Set M */
 404         sr32(CM_CLKSEL1_PLL_MPU, 0, 7, dpll_param_p->n);        /* Set N */
 405         sr32(CM_CLKEN_PLL_MPU, 4, 4, dpll_param_p->fsel);       /* FREQSEL */
 406         sr32(CM_CLKEN_PLL_MPU, 0, 3, PLL_LOCK); /* lock mode */
 407         wait_on_value(BIT0, 1, CM_IDLEST_PLL_MPU, LDELAY);
 408
 409         /* Getting the base address to IVA DPLL param table*/
 410         dpll_param_p = (dpll_param *)get_iva_dpll_param();
 411         /* Moving it to the right sysclk and ES rev base */
 412         dpll_param_p = dpll_param_p + 2*clk_index + sil_index;
 413         /* IVA DPLL (set to 12*20=240MHz) */
 414         sr32(CM_CLKEN_PLL_IVA2, 0, 3, PLL_STOP);
 415         wait_on_value(BIT0, 0, CM_IDLEST_PLL_IVA2, LDELAY);
 416         sr32(CM_CLKSEL2_PLL_IVA2, 0, 5, dpll_param_p->m2);      /* set M2 */
 417         sr32(CM_CLKSEL1_PLL_IVA2, 8, 11, dpll_param_p->m);      /* set M */
 418         sr32(CM_CLKSEL1_PLL_IVA2, 0, 7, dpll_param_p->n);       /* set N */
 419         sr32(CM_CLKEN_PLL_IVA2, 4, 4, dpll_param_p->fsel);      /* FREQSEL */
 420         sr32(CM_CLKEN_PLL_IVA2, 0, 3, PLL_LOCK);        /* lock mode */
 421         wait_on_value(BIT0, 1, CM_IDLEST_PLL_IVA2, LDELAY);
 422
 423         /* Set up GPTimers to sys_clk source only */
 424         sr32(CM_CLKSEL_PER, 0, 8, 0xff);
 425         sr32(CM_CLKSEL_WKUP, 0, 1, 1);
 426
 427         delay(5000);
 428 }
 429
 430 /*****************************************
 431  * Routine: secure_unlock
 432  * Description: Setup security registers for access
 433  * (GP Device only)
 434  *****************************************/
 435 void secure_unlock(void)
 436 {
 437         /* Permission values for registers -Full fledged permissions to all */
 438         #define UNLOCK_1 0xFFFFFFFF
 439         #define UNLOCK_2 0x00000000
 440         #define UNLOCK_3 0x0000FFFF
 441         /* Protection Module Register Target APE (PM_RT)*/
 442         __raw_writel(UNLOCK_1, RT_REQ_INFO_PERMISSION_1);
 443         __raw_writel(UNLOCK_1, RT_READ_PERMISSION_0);
 444         __raw_writel(UNLOCK_1, RT_WRITE_PERMISSION_0);
 445         __raw_writel(UNLOCK_2, RT_ADDR_MATCH_1);
 446
 447         __raw_writel(UNLOCK_3, GPMC_REQ_INFO_PERMISSION_0);
 448         __raw_writel(UNLOCK_3, GPMC_READ_PERMISSION_0);
 449         __raw_writel(UNLOCK_3, GPMC_WRITE_PERMISSION_0);
 450
 451         __raw_writel(UNLOCK_3, OCM_REQ_INFO_PERMISSION_0);
 452         __raw_writel(UNLOCK_3, OCM_READ_PERMISSION_0);
 453         __raw_writel(UNLOCK_3, OCM_WRITE_PERMISSION_0);
 454         __raw_writel(UNLOCK_2, OCM_ADDR_MATCH_2);
 455
 456         /* IVA Changes */
 457         __raw_writel(UNLOCK_3, IVA2_REQ_INFO_PERMISSION_0);
 458         __raw_writel(UNLOCK_3, IVA2_READ_PERMISSION_0);
 459         __raw_writel(UNLOCK_3, IVA2_WRITE_PERMISSION_0);
 460
 461         __raw_writel(UNLOCK_1, SMS_RG_ATT0); /* SDRC region 0 public */
 462 }
 463
 464 /**********************************************************
 465  * Routine: try_unlock_sram()
 466  * Description: If chip is GP type, unlock the SRAM for
 467  *  general use.
 468  ***********************************************************/
 469 void try_unlock_memory(void)
 470 {
 471         int mode;
 472
 473         /* if GP device unlock device SRAM for general use */
 474         /* secure code breaks for Secure/Emulation device - HS/E/T*/
 475         mode = get_device_type();
 476         if (mode == GP_DEVICE) {
 477                 secure_unlock();
 478         }
 479         return;
 480 }
 481
 482 /**********************************************************
 483  * Routine: s_init
 484  * Description: Does early system init of muxing and clocks.
 485  * - Called at time when only stack is available.
 486  **********************************************************/
 487
 488 void s_init(void)
 489 {
 490         watchdog_init();
 491 #ifdef CONFIG_3430_AS_3410
 492         /* setup the scalability control register for
 493          * 3430 to work in 3410 mode
 494          */
 495         __raw_writel(0x5ABF,CONTROL_SCALABLE_OMAP_OCP);
 496 #endif
 497         try_unlock_memory();
 498         set_muxconf_regs();
 499         delay(100);
 500         prcm_init();
 501         per_clocks_enable();
 502         config_3430sdram_ddr();
 503 }
 504
 505 /*******************************************************
 506  * Routine: misc_init_r
 507  * Description: Init ethernet (done here so udelay works)
 508  ********************************************************/
 509 int misc_init_r (void)
 510 {
 511         return(0);
 512 }
 513
 514 /******************************************************
 515  * Routine: wait_for_command_complete
 516  * Description: Wait for posting to finish on watchdog
 517  ******************************************************/
 518 void wait_for_command_complete(unsigned int wd_base)
 519 {
 520         int pending = 1;
 521         do {
 522                 pending = __raw_readl(wd_base + WWPS);
 523         } while (pending);
 524 }
 525
 526 /****************************************
 527  * Routine: watchdog_init
 528  * Description: Shut down watch dogs
 529  *****************************************/
 530 void watchdog_init(void)
 531 {
 532         /* There are 3 watch dogs WD1=Secure, WD2=MPU, WD3=IVA. WD1 is
 533          * either taken care of by ROM (HS/EMU) or not accessible (GP).
 534          * We need to take care of WD2-MPU or take a PRCM reset.  WD3
 535          * should not be running and does not generate a PRCM reset.
 536          */
 537         sr32(CM_FCLKEN_WKUP, 5, 1, 1);
 538         sr32(CM_ICLKEN_WKUP, 5, 1, 1);
 539         wait_on_value(BIT5, 0x20, CM_IDLEST_WKUP, 5); /* some issue here */
 540
 541         __raw_writel(WD_UNLOCK1, WD2_BASE + WSPR);
 542         wait_for_command_complete(WD2_BASE);
 543         __raw_writel(WD_UNLOCK2, WD2_BASE + WSPR);
 544 }
 545
 546 /**********************************************
 547  * Routine: dram_init
 548  * Description: sets uboots idea of sdram size
 549  **********************************************/
 550 int dram_init (void)
 551 {
 552         return 0;
 553 }
 554
 555 /*****************************************************************
 556  * Routine: peripheral_enable
 557  * Description: Enable the clks & power for perifs (GPT2, UART1,...)
 558  ******************************************************************/
 559 void per_clocks_enable(void)
 560 {
 561         /* Enable GP2 timer. */
 562         sr32(CM_CLKSEL_PER, 0, 1, 0x1); /* GPT2 = sys clk */
 563         sr32(CM_ICLKEN_PER, 3, 1, 0x1); /* ICKen GPT2 */
 564         sr32(CM_FCLKEN_PER, 3, 1, 0x1); /* FCKen GPT2 */
 565
 566 #ifdef CFG_NS16550
 567         /* Enable UART1 clocks */
 568         sr32(CM_FCLKEN1_CORE, 13, 1, 0x1);
 569         sr32(CM_ICLKEN1_CORE, 13, 1, 0x1);
 570 #endif
 571         delay(1000);
 572 }
 573
 574 /* Set MUX for UART, GPMC, SDRC, GPIO */
 575
 576 #define         MUX_VAL(OFFSET,VALUE)\
 577                 __raw_writew((VALUE), OMAP34XX_CTRL_BASE + (OFFSET));
 578
 579 #define         CP(x)   (CONTROL_PADCONF_##x)
 580 /*
 581  * IEN  - Input Enable
 582  * IDIS - Input Disable
 583  * PTD  - Pull type Down
 584  * PTU  - Pull type Up
 585  * DIS  - Pull type selection is inactive
 586  * EN   - Pull type selection is active
 587  * M0   - Mode 0
 588  * The commented string gives the final mux configuration for that pin
 589  */
 590 #define MUX_DEFAULT()\
 591         MUX_VAL(CP(SDRC_D0),        (IEN  | PTD | DIS | M0)) /*SDRC_D0*/\
 592         MUX_VAL(CP(SDRC_D1),        (IEN  | PTD | DIS | M0)) /*SDRC_D1*/\
 593         MUX_VAL(CP(SDRC_D2),        (IEN  | PTD | DIS | M0)) /*SDRC_D2*/\
 594         MUX_VAL(CP(SDRC_D3),        (IEN  | PTD | DIS | M0)) /*SDRC_D3*/\
 595         MUX_VAL(CP(SDRC_D4),        (IEN  | PTD | DIS | M0)) /*SDRC_D4*/\
 596         MUX_VAL(CP(SDRC_D5),        (IEN  | PTD | DIS | M0)) /*SDRC_D5*/\
 597         MUX_VAL(CP(SDRC_D6),        (IEN  | PTD | DIS | M0)) /*SDRC_D6*/\
 598         MUX_VAL(CP(SDRC_D7),        (IEN  | PTD | DIS | M0)) /*SDRC_D7*/\
 599         MUX_VAL(CP(SDRC_D8),        (IEN  | PTD | DIS | M0)) /*SDRC_D8*/\
 600         MUX_VAL(CP(SDRC_D9),        (IEN  | PTD | DIS | M0)) /*SDRC_D9*/\
 601         MUX_VAL(CP(SDRC_D10),       (IEN  | PTD | DIS | M0)) /*SDRC_D10*/\
 602         MUX_VAL(CP(SDRC_D11),       (IEN  | PTD | DIS | M0)) /*SDRC_D11*/\
 603         MUX_VAL(CP(SDRC_D12),       (IEN  | PTD | DIS | M0)) /*SDRC_D12*/\
 604         MUX_VAL(CP(SDRC_D13),       (IEN  | PTD | DIS | M0)) /*SDRC_D13*/\
 605         MUX_VAL(CP(SDRC_D14),       (IEN  | PTD | DIS | M0)) /*SDRC_D14*/\
 606         MUX_VAL(CP(SDRC_D15),       (IEN  | PTD | DIS | M0)) /*SDRC_D15*/\
 607         MUX_VAL(CP(SDRC_D16),       (IEN  | PTD | DIS | M0)) /*SDRC_D16*/\
 608         MUX_VAL(CP(SDRC_D17),       (IEN  | PTD | DIS | M0)) /*SDRC_D17*/\
 609         MUX_VAL(CP(SDRC_D18),       (IEN  | PTD | DIS | M0)) /*SDRC_D18*/\
 610         MUX_VAL(CP(SDRC_D19),       (IEN  | PTD | DIS | M0)) /*SDRC_D19*/\
 611         MUX_VAL(CP(SDRC_D20),       (IEN  | PTD | DIS | M0)) /*SDRC_D20*/\
 612         MUX_VAL(CP(SDRC_D21),       (IEN  | PTD | DIS | M0)) /*SDRC_D21*/\
 613         MUX_VAL(CP(SDRC_D22),       (IEN  | PTD | DIS | M0)) /*SDRC_D22*/\
 614         MUX_VAL(CP(SDRC_D23),       (IEN  | PTD | DIS | M0)) /*SDRC_D23*/\
 615         MUX_VAL(CP(SDRC_D24),       (IEN  | PTD | DIS | M0)) /*SDRC_D24*/\
 616         MUX_VAL(CP(SDRC_D25),       (IEN  | PTD | DIS | M0)) /*SDRC_D25*/\
 617         MUX_VAL(CP(SDRC_D26),       (IEN  | PTD | DIS | M0)) /*SDRC_D26*/\
 618         MUX_VAL(CP(SDRC_D27),       (IEN  | PTD | DIS | M0)) /*SDRC_D27*/\
 619         MUX_VAL(CP(SDRC_D28),       (IEN  | PTD | DIS | M0)) /*SDRC_D28*/\
 620         MUX_VAL(CP(SDRC_D29),       (IEN  | PTD | DIS | M0)) /*SDRC_D29*/\
 621         MUX_VAL(CP(SDRC_D30),       (IEN  | PTD | DIS | M0)) /*SDRC_D30*/\
 622         MUX_VAL(CP(SDRC_D31),       (IEN  | PTD | DIS | M0)) /*SDRC_D31*/\
 623         MUX_VAL(CP(SDRC_CLK),       (IEN  | PTD | DIS | M0)) /*SDRC_CLK*/\
 624         MUX_VAL(CP(SDRC_DQS0),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS0*/\
 625         MUX_VAL(CP(SDRC_DQS1),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS1*/\
 626         MUX_VAL(CP(SDRC_DQS2),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS2*/\
 627         MUX_VAL(CP(SDRC_DQS3),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS3*/\
 628         MUX_VAL(CP(GPMC_A1),        (IDIS | PTD | DIS | M0)) /*GPMC_A1*/\
 629         MUX_VAL(CP(GPMC_A2),        (IDIS | PTD | DIS | M0)) /*GPMC_A2*/\
 630         MUX_VAL(CP(GPMC_A3),        (IDIS | PTD | DIS | M0)) /*GPMC_A3*/\
 631         MUX_VAL(CP(GPMC_A4),        (IDIS | PTD | DIS | M0)) /*GPMC_A4*/\
 632         MUX_VAL(CP(GPMC_A5),        (IDIS | PTD | DIS | M0)) /*GPMC_A5*/\
 633         MUX_VAL(CP(GPMC_A6),        (IDIS | PTD | DIS | M0)) /*GPMC_A6*/\
 634         MUX_VAL(CP(GPMC_A7),        (IDIS | PTD | DIS | M0)) /*GPMC_A7*/\
 635         MUX_VAL(CP(GPMC_A8),        (IDIS | PTD | DIS | M0)) /*GPMC_A8*/\
 636         MUX_VAL(CP(GPMC_A9),        (IDIS | PTD | DIS | M0)) /*GPMC_A9*/\
 637         MUX_VAL(CP(GPMC_A10),       (IDIS | PTD | DIS | M0)) /*GPMC_A10*/\
 638         MUX_VAL(CP(GPMC_D0),        (IEN  | PTD | DIS | M0)) /*GPMC_D0*/\
 639         MUX_VAL(CP(GPMC_D1),        (IEN  | PTD | DIS | M0)) /*GPMC_D1*/\
 640         MUX_VAL(CP(GPMC_D2),        (IEN  | PTD | DIS | M0)) /*GPMC_D2*/\
 641         MUX_VAL(CP(GPMC_D3),        (IEN  | PTD | DIS | M0)) /*GPMC_D3*/\
 642         MUX_VAL(CP(GPMC_D4),        (IEN  | PTD | DIS | M0)) /*GPMC_D4*/\
 643         MUX_VAL(CP(GPMC_D5),        (IEN  | PTD | DIS | M0)) /*GPMC_D5*/\
 644         MUX_VAL(CP(GPMC_D6),        (IEN  | PTD | DIS | M0)) /*GPMC_D6*/\
 645         MUX_VAL(CP(GPMC_D7),        (IEN  | PTD | DIS | M0)) /*GPMC_D7*/\
 646         MUX_VAL(CP(GPMC_D8),        (IEN  | PTD | DIS | M0)) /*GPMC_D8*/\
 647         MUX_VAL(CP(GPMC_D9),        (IEN  | PTD | DIS | M0)) /*GPMC_D9*/\
 648         MUX_VAL(CP(GPMC_D10),       (IEN  | PTD | DIS | M0)) /*GPMC_D10*/\
 649         MUX_VAL(CP(GPMC_D11),       (IEN  | PTD | DIS | M0)) /*GPMC_D11*/\
 650         MUX_VAL(CP(GPMC_D12),       (IEN  | PTD | DIS | M0)) /*GPMC_D12*/\
 651         MUX_VAL(CP(GPMC_D13),       (IEN  | PTD | DIS | M0)) /*GPMC_D13*/\
 652         MUX_VAL(CP(GPMC_D14),       (IEN  | PTD | DIS | M0)) /*GPMC_D14*/\
 653         MUX_VAL(CP(GPMC_D15),       (IEN  | PTD | DIS | M0)) /*GPMC_D15*/\
 654         MUX_VAL(CP(GPMC_nCS0),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS0*/\
 655         MUX_VAL(CP(GPMC_nCS1),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS1*/\
 656         MUX_VAL(CP(GPMC_nCS2),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS2*/\
 657         MUX_VAL(CP(GPMC_nCS3),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS3*/\
 658         MUX_VAL(CP(GPMC_nCS4),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS4*/\
 659         MUX_VAL(CP(GPMC_nCS5),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS5*/\
 660         MUX_VAL(CP(GPMC_nCS6),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS6*/\
 661         MUX_VAL(CP(GPMC_nCS7),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS7*/\
 662         MUX_VAL(CP(GPMC_CLK),       (IDIS | PTD | DIS | M0)) /*GPMC_CLK*/\
 663         MUX_VAL(CP(GPMC_nADV_ALE),  (IDIS | PTD | DIS | M0)) /*GPMC_nADV_ALE*/\
 664         MUX_VAL(CP(GPMC_nOE),       (IDIS | PTD | DIS | M0)) /*GPMC_nOE*/\
 665         MUX_VAL(CP(GPMC_nWE),       (IDIS | PTD | DIS | M0)) /*GPMC_nWE*/\
 666         MUX_VAL(CP(GPMC_nBE0_CLE),  (IDIS | PTD | DIS | M0)) /*GPMC_nBE0_CLE*/\
 667         MUX_VAL(CP(GPMC_nBE1),      (IDIS | PTD | DIS | M4)) /*GPIO_61*/\
 668         MUX_VAL(CP(GPMC_nWP),       (IEN  | PTD | DIS | M0)) /*GPMC_nWP*/\
 669         MUX_VAL(CP(GPMC_WAIT0),     (IEN  | PTU | EN  | M0)) /*GPMC_WAIT0*/\
 670         MUX_VAL(CP(GPMC_WAIT1),     (IEN  | PTU | EN  | M0)) /*GPMC_WAIT1*/\
 671         MUX_VAL(CP(GPMC_WAIT2),     (IEN  | PTU | EN  | M4)) /*GPIO_64*/\
 672         MUX_VAL(CP(GPMC_WAIT3),     (IEN  | PTU | EN  | M4)) /*GPIO_65*/\
 673         MUX_VAL(CP(DSS_DATA18),     (IEN  | PTD | DIS | M4)) /*GPIO_88*/\
 674         MUX_VAL(CP(DSS_DATA19),     (IEN  | PTD | DIS | M4)) /*GPIO_89*/\
 675         MUX_VAL(CP(DSS_DATA20),     (IEN  | PTD | DIS | M4)) /*GPIO_90*/\
 676         MUX_VAL(CP(DSS_DATA21),     (IEN  | PTD | DIS | M4)) /*GPIO_91*/\
 677         MUX_VAL(CP(CAM_WEN),        (IEN  | PTD | DIS | M4)) /*GPIO_167*/\
 678         MUX_VAL(CP(UART1_TX),       (IDIS | PTD | DIS | M0)) /*UART1_TX*/\
 679         MUX_VAL(CP(UART1_RTS),      (IDIS | PTD | DIS | M0)) /*UART1_RTS*/\
 680         MUX_VAL(CP(UART1_CTS),      (IEN | PTU | DIS | M0)) /*UART1_CTS*/\
 681         MUX_VAL(CP(UART1_RX),       (IEN | PTD | DIS | M0)) /*UART1_RX*/\
 682         MUX_VAL(CP(McBSP1_DX),      (IEN  | PTD | DIS | M4)) /*GPIO_158*/\
 683         MUX_VAL(CP(SYS_32K),        (IEN  | PTD | DIS | M0)) /*SYS_32K*/\
 684         MUX_VAL(CP(SYS_BOOT0),      (IEN  | PTD | DIS | M4)) /*GPIO_2 */\
 685         MUX_VAL(CP(SYS_BOOT1),      (IEN  | PTD | DIS | M4)) /*GPIO_3 */\
 686         MUX_VAL(CP(SYS_BOOT2),      (IEN  | PTD | DIS | M4)) /*GPIO_4 */\
 687         MUX_VAL(CP(SYS_BOOT3),      (IEN  | PTD | DIS | M4)) /*GPIO_5 */\
 688         MUX_VAL(CP(SYS_BOOT4),      (IEN  | PTD | DIS | M4)) /*GPIO_6 */\
 689         MUX_VAL(CP(SYS_BOOT5),      (IEN  | PTD | DIS | M4)) /*GPIO_7 */\
 690         MUX_VAL(CP(SYS_BOOT6),      (IEN  | PTD | DIS | M4)) /*GPIO_8 */\
 691         MUX_VAL(CP(SYS_CLKOUT2),    (IEN  | PTU | EN  | M4)) /*GPIO_186*/\
 692         MUX_VAL(CP(JTAG_nTRST),     (IEN  | PTD | DIS | M0)) /*JTAG_nTRST*/\
 693         MUX_VAL(CP(JTAG_TCK),       (IEN  | PTD | DIS | M0)) /*JTAG_TCK*/\
 694         MUX_VAL(CP(JTAG_TMS),       (IEN  | PTD | DIS | M0)) /*JTAG_TMS*/\
 695         MUX_VAL(CP(JTAG_TDI),       (IEN  | PTD | DIS | M0)) /*JTAG_TDI*/\
 696         MUX_VAL(CP(JTAG_EMU0),      (IEN  | PTD | DIS | M0)) /*JTAG_EMU0*/\
 697         MUX_VAL(CP(JTAG_EMU1),      (IEN  | PTD | DIS | M0)) /*JTAG_EMU1*/\
 698         MUX_VAL(CP(ETK_CLK),        (IEN  | PTD | DIS | M4)) /*GPIO_12*/\
 699         MUX_VAL(CP(ETK_CTL),        (IEN  | PTD | DIS | M4)) /*GPIO_13*/\
 700         MUX_VAL(CP(ETK_D0 ),        (IEN  | PTD | DIS | M4)) /*GPIO_14*/\
 701         MUX_VAL(CP(ETK_D1 ),        (IEN  | PTD | DIS | M4)) /*GPIO_15*/\
 702         MUX_VAL(CP(ETK_D2 ),        (IEN  | PTD | DIS | M4)) /*GPIO_16*/\
 703         MUX_VAL(CP(ETK_D10),        (IEN  | PTD | DIS | M4)) /*GPIO_24*/\
 704         MUX_VAL(CP(ETK_D11),        (IEN  | PTD | DIS | M4)) /*GPIO_25*/\
 705         MUX_VAL(CP(ETK_D12),        (IEN  | PTD | DIS | M4)) /*GPIO_26*/\
 706         MUX_VAL(CP(ETK_D13),        (IEN  | PTD | DIS | M4)) /*GPIO_27*/\
 707         MUX_VAL(CP(ETK_D14),        (IEN  | PTD | DIS | M4)) /*GPIO_28*/\
 708         MUX_VAL(CP(ETK_D15),        (IEN  | PTD | DIS | M4)) /*GPIO_29*/
 709
 710 /**********************************************************
 711  * Routine: set_muxconf_regs
 712  * Description: Setting up the configuration Mux registers
 713  *              specific to the hardware. Many pins need
 714  *              to be moved from protect to primary mode.
 715  *********************************************************/
 716 void set_muxconf_regs(void)
 717 {
 718         MUX_DEFAULT();
 719 }
 720
 721 /**********************************************************
 722  * Routine: nand+_init
 723  * Description: Set up nand for nand and jffs2 commands
 724  *********************************************************/
 725
 726 int nand_init(void)
 727 {
 728         /* global settings */
 729         __raw_writel(0x10, GPMC_SYSCONFIG);     /* smart idle */
 730         __raw_writel(0x0, GPMC_IRQENABLE);      /* isr's sources masked */
 731         __raw_writel(0, GPMC_TIMEOUT_CONTROL);/* timeout disable */
 732
 733         /* Set the GPMC Vals . For NAND boot on 3430SDP, NAND is mapped at CS0
 734          *  , NOR at CS1 and MPDB at CS3. And oneNAND boot, we map oneNAND at CS0.
 735          *  We configure only GPMC CS0 with required values. Configiring other devices
 736          *  at other CS in done in u-boot anyway. So we don't have to bother doing it here.
 737          */
 738         __raw_writel(0 , GPMC_CONFIG7 + GPMC_CONFIG_CS0);
 739         delay(1000);
 740
 741         if ((get_mem_type() == GPMC_NAND) || (get_mem_type() == MMC_NAND)){
 742                 __raw_writel( M_NAND_GPMC_CONFIG1, GPMC_CONFIG1 + GPMC_CONFIG_CS0);
 743                 __raw_writel( M_NAND_GPMC_CONFIG2, GPMC_CONFIG2 + GPMC_CONFIG_CS0);
 744                 __raw_writel( M_NAND_GPMC_CONFIG3, GPMC_CONFIG3 + GPMC_CONFIG_CS0);
 745                 __raw_writel( M_NAND_GPMC_CONFIG4, GPMC_CONFIG4 + GPMC_CONFIG_CS0);
 746                 __raw_writel( M_NAND_GPMC_CONFIG5, GPMC_CONFIG5 + GPMC_CONFIG_CS0);
 747                 __raw_writel( M_NAND_GPMC_CONFIG6, GPMC_CONFIG6 + GPMC_CONFIG_CS0);
 748
 749                 /* Enable the GPMC Mapping */
 750                 __raw_writel(( ((OMAP34XX_GPMC_CS0_SIZE & 0xF)<<8) |
 751                              ((NAND_BASE_ADR>>24) & 0x3F) |
 752                              (1<<6) ),  (GPMC_CONFIG7 + GPMC_CONFIG_CS0));
 753                 delay(2000);
 754
 755                 if (nand_chip()){
 756 #ifdef CFG_PRINTF
 757                         printf("Unsupported Chip!\n");
 758 #endif
 759                         return 1;
 760                 }
 761
 762         }
 763
 764         if ((get_mem_type() == GPMC_ONENAND) || (get_mem_type() == MMC_ONENAND)){
 765                 __raw_writel( ONENAND_GPMC_CONFIG1, GPMC_CONFIG1 + GPMC_CONFIG_CS0);
 766                 __raw_writel( ONENAND_GPMC_CONFIG2, GPMC_CONFIG2 + GPMC_CONFIG_CS0);
 767                 __raw_writel( ONENAND_GPMC_CONFIG3, GPMC_CONFIG3 + GPMC_CONFIG_CS0);
 768                 __raw_writel( ONENAND_GPMC_CONFIG4, GPMC_CONFIG4 + GPMC_CONFIG_CS0);
 769                 __raw_writel( ONENAND_GPMC_CONFIG5, GPMC_CONFIG5 + GPMC_CONFIG_CS0);
 770                 __raw_writel( ONENAND_GPMC_CONFIG6, GPMC_CONFIG6 + GPMC_CONFIG_CS0);
 771
 772                 /* Enable the GPMC Mapping */
 773                 __raw_writel(( ((OMAP34XX_GPMC_CS0_SIZE & 0xF)<<8) |
 774                              ((ONENAND_BASE>>24) & 0x3F) |
 775                              (1<<6) ),  (GPMC_CONFIG7 + GPMC_CONFIG_CS0));
 776                 delay(2000);
 777
 778                 if (onenand_chip()){
 779 #ifdef CFG_PRINTF
 780                         printf("OneNAND Unsupported !\n");
 781 #endif
 782                         return 1;
 783                 }
 784         }
 785         return 0;
 786 }
 787
 788 /* optionally do something like blinking LED */
 789 void board_hang (void)
 790 { while (0) {};}
 791
 792 /******************************************************************************
 793  * Dummy function to handle errors for EABI incompatibility
 794  *****************************************************************************/
 795 void raise(void)
 796 {
 797 }
 798
 799 /******************************************************************************
 800  * Dummy function to handle errors for EABI incompatibility
 801  *****************************************************************************/
 802 void abort(void)
 803 {
 804 }