board/igep00x0/igep00x0.c

   1 /*
   2  * (C) Copyright 2010
   3  * ISEE 2007 SL <www.iseebcn.com>
   4  *
   5  * See file CREDITS for list of people who contributed to this
   6  * project.
   7  *
   8  * This program is free software; you can redistribute it and/or
   9  * modify it under the terms of the GNU General Public License as
  10  * published by the Free Software Foundation; either version 2 of
  11  * the License, or (at your option) any later version.
  12  *
  13  * This program is distributed in the hope that it will be useful,
  14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  16  * GNU General Public License for more details.
  17  *
  18  * You should have received a copy of the GNU General Public License
  19  * along with this program; if not, write to the Free Software
  20  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  21  * MA 02111-1307 USA
  22  */
  23
  24 #include <common.h>
  25 #include <command.h>
  26 #include <part.h>
  27 #include <fat.h>
  28 #include <asm/arch/cpu.h>
  29 #include <asm/arch/bits.h>
  30 #include <asm/arch/mux.h>
  31 #include <asm/arch/sys_proto.h>
  32 #include <asm/arch/sys_info.h>
  33 #include <asm/arch/clocks.h>
  34 #include <asm/arch/mem.h>
  35 #include <asm/arch/gpio.h>
  36
  37 /* params for 37XX */
  38 #define CORE_DPLL_PARAM_M2      0x09
  39 #define CORE_DPLL_PARAM_M       0x360
  40 #define CORE_DPLL_PARAM_N       0xC
  41
  42 /* Used to index into DPLL parameter tables */
  43 struct dpll_param {
  44         unsigned int m;
  45         unsigned int n;
  46         unsigned int fsel;
  47         unsigned int m2;
  48 };
  49
  50 typedef struct dpll_param dpll_param;
  51
  52 /* Following functions are exported from lowlevel_init.S */
  53 extern dpll_param *get_mpu_dpll_param(void);
  54 extern dpll_param *get_iva_dpll_param(void);
  55 extern dpll_param *get_core_dpll_param(void);
  56 extern dpll_param *get_per_dpll_param(void);
  57
  58 #define __raw_readl(a)          (*(volatile unsigned int *)(a))
  59 #define __raw_writel(v, a)      (*(volatile unsigned int *)(a) = (v))
  60 #define __raw_readw(a)          (*(volatile unsigned short *)(a))
  61 #define __raw_writew(v, a)      (*(volatile unsigned short *)(a) = (v))
  62
  63 /*******************************************************
  64  * Routine: delay
  65  * Description: spinning delay to use before udelay works
  66  ******************************************************/
  67 static inline void delay(unsigned long loops)
  68 {
  69         __asm__ volatile ("1:\n" "subs %0, %1, #1\n"
  70                           "bne 1b":"=r" (loops):"0"(loops));
  71 }
  72
  73 void udelay (unsigned long usecs) {
  74         delay(usecs);
  75 }
  76
  77 /*************************************************************
  78  * Routine: get_mem_type(void) - returns the kind of memory connected
  79  * to GPMC that we are trying to boot form. Uses SYS BOOT settings.
  80  *************************************************************/
  81 u32 get_mem_type(void)
  82 {
  83         return GPMC_ONENAND;
  84 }
  85
  86 /*************************************************************
  87  * get_sys_clk_speed - determine reference oscillator speed
  88  *  based on known 32kHz clock and gptimer.
  89  *************************************************************/
  90 u32 get_osc_clk_speed(void)
  91 {
  92         u32 start, cstart, cend, cdiff, val;
  93
  94         val = __raw_readl(PRM_CLKSRC_CTRL);
  95         /* If SYS_CLK is being divided by 2, remove for now */
  96         val = (val & (~BIT7)) | BIT6;
  97         __raw_writel(val, PRM_CLKSRC_CTRL);
  98
  99         /* enable timer2 */
 100         val = __raw_readl(CM_CLKSEL_WKUP) | BIT0;
 101         __raw_writel(val, CM_CLKSEL_WKUP);      /* select sys_clk for GPT1 */
 102
 103         /* Enable I and F Clocks for GPT1 */
 104         val = __raw_readl(CM_ICLKEN_WKUP) | BIT0 | BIT2;
 105         __raw_writel(val, CM_ICLKEN_WKUP);
 106         val = __raw_readl(CM_FCLKEN_WKUP) | BIT0;
 107         __raw_writel(val, CM_FCLKEN_WKUP);
 108
 109         __raw_writel(0, OMAP34XX_GPT1 + TLDR);          /* start counting at 0 */
 110         __raw_writel(GPT_EN, OMAP34XX_GPT1 + TCLR);     /* enable clock */
 111         /* enable 32kHz source */
 112         /* enabled out of reset */
 113         /* determine sys_clk via gauging */
 114
 115         start = 20 + __raw_readl(S32K_CR);      /* start time in 20 cycles */
 116         while (__raw_readl(S32K_CR) < start) ;  /* dead loop till start time */
 117         cstart = __raw_readl(OMAP34XX_GPT1 + TCRR);     /* get start sys_clk count */
 118         while (__raw_readl(S32K_CR) < (start + 20)) ;   /* wait for 40 cycles */
 119         cend = __raw_readl(OMAP34XX_GPT1 + TCRR);       /* get end sys_clk count */
 120         cdiff = cend - cstart;  /* get elapsed ticks */
 121
 122         /* based on number of ticks assign speed */
 123         if (cdiff > 19000)
 124                 return S38_4M;
 125         else if (cdiff > 15200)
 126                 return S26M;
 127         else if (cdiff > 13000)
 128                 return S24M;
 129         else if (cdiff > 9000)
 130                 return S19_2M;
 131         else if (cdiff > 7600)
 132                 return S13M;
 133         else
 134                 return S12M;
 135 }
 136
 137 /******************************************************************************
 138  * prcm_init() - inits clocks for PRCM as defined in clocks.h
 139  *   -- called from SRAM, or Flash (using temp SRAM stack).
 140  *****************************************************************************/
 141 void prcm_init(void)
 142 {
 143         u32 osc_clk = 0, sys_clkin_sel;
 144         dpll_param *dpll_param_p;
 145         u32 clk_index, sil_index;
 146
 147         /* Gauge the input clock speed and find out the sys_clkin_sel
 148          * value corresponding to the input clock.
 149          */
 150         osc_clk = get_osc_clk_speed();
 151         get_sys_clkin_sel(osc_clk, &sys_clkin_sel);
 152
 153         sr32(PRM_CLKSEL, 0, 3, sys_clkin_sel);  /* set input crystal speed */
 154
 155         /* If the input clock is greater than 19.2M always divide/2 */
 156         if (sys_clkin_sel > 2) {
 157                 sr32(PRM_CLKSRC_CTRL, 6, 2, 2); /* input clock divider */
 158                 clk_index = sys_clkin_sel / 2;
 159         } else {
 160                 sr32(PRM_CLKSRC_CTRL, 6, 2, 1); /* input clock divider */
 161                 clk_index = sys_clkin_sel;
 162         }
 163
 164         sr32(PRM_CLKSRC_CTRL, 0, 2, 0);/* Bypass mode: T2 inputs a square clock */
 165
 166         /* The DPLL tables are defined according to sysclk value and
 167          * silicon revision. The clk_index value will be used to get
 168          * the values for that input sysclk from the DPLL param table
 169          * and sil_index will get the values for that SysClk for the
 170          * appropriate silicon rev.
 171          */
 172         sil_index = !(get_cpu_rev() == CPU_3XX_ES10);
 173
 174         /* Unlock MPU DPLL (slows things down, and needed later) */
 175         sr32(CM_CLKEN_PLL_MPU, 0, 3, PLL_LOW_POWER_BYPASS);
 176         wait_on_value(BIT0, 0, CM_IDLEST_PLL_MPU, LDELAY);
 177
 178         /* Getting the base address of Core DPLL param table */
 179         dpll_param_p = (dpll_param *) get_core_dpll_param();
 180         /* Moving it to the right sysclk and ES rev base */
 181         dpll_param_p = dpll_param_p + 3 * clk_index + sil_index;
 182         /* CORE DPLL */
 183         /* sr32(CM_CLKSEL2_EMU) set override to work when asleep */
 184         sr32(CM_CLKEN_PLL, 0, 3, PLL_FAST_RELOCK_BYPASS);
 185         wait_on_value(BIT0, 0, CM_IDLEST_CKGEN, LDELAY);
 186
 187          /* For 3430 ES1.0 Errata 1.50, default value directly doesnt
 188         work. write another value and then default value. */
 189         sr32(CM_CLKSEL1_EMU, 16, 5, CORE_M3X2 + 1);     /* m3x2 */
 190         sr32(CM_CLKSEL1_EMU, 16, 5, CORE_M3X2); /* m3x2 */
 191         sr32(CM_CLKSEL1_PLL, 27, 2, dpll_param_p->m2);  /* Set M2 */
 192         sr32(CM_CLKSEL1_PLL, 16, 11, dpll_param_p->m);  /* Set M */
 193         sr32(CM_CLKSEL1_PLL, 8, 7, dpll_param_p->n);    /* Set N */
 194         sr32(CM_CLKSEL1_PLL, 6, 1, 0);  /* 96M Src */
 195         sr32(CM_CLKSEL_CORE, 8, 4, CORE_SSI_DIV);       /* ssi */
 196         sr32(CM_CLKSEL_CORE, 4, 2, CORE_FUSB_DIV);      /* fsusb */
 197         sr32(CM_CLKSEL_CORE, 2, 2, CORE_L4_DIV);        /* l4 */
 198         sr32(CM_CLKSEL_CORE, 0, 2, CORE_L3_DIV);        /* l3 */
 199         sr32(CM_CLKSEL_GFX, 0, 3, GFX_DIV);     /* gfx */
 200         sr32(CM_CLKSEL_WKUP, 1, 2, WKUP_RSM);   /* reset mgr */
 201         sr32(CM_CLKEN_PLL, 4, 4, dpll_param_p->fsel);   /* FREQSEL */
 202         sr32(CM_CLKEN_PLL, 0, 3, PLL_LOCK);     /* lock mode */
 203         wait_on_value(BIT0, 1, CM_IDLEST_CKGEN, LDELAY);
 204
 205         /* Getting the base address to PER  DPLL param table */
 206         dpll_param_p = (dpll_param *) get_per_dpll_param();
 207         /* Moving it to the right sysclk base */
 208         dpll_param_p = dpll_param_p + clk_index;
 209         /* PER DPLL */
 210         sr32(CM_CLKEN_PLL, 16, 3, PLL_STOP);
 211         wait_on_value(BIT1, 0, CM_IDLEST_CKGEN, LDELAY);
 212         sr32(CM_CLKSEL1_EMU, 24, 5, PER_M6X2);  /* set M6 */
 213         sr32(CM_CLKSEL_CAM, 0, 5, PER_M5X2);    /* set M5 */
 214         sr32(CM_CLKSEL_DSS, 0, 5, PER_M4X2);    /* set M4 */
 215         sr32(CM_CLKSEL_DSS, 8, 5, PER_M3X2);    /* set M3 */
 216
 217         if (get_cpu_family() == CPU_OMAP36XX) {
 218                 sr32(CM_CLKSEL3_PLL, 0, 5, CORE_DPLL_PARAM_M2); /* set M2 */
 219                 sr32(CM_CLKSEL2_PLL, 8, 11, CORE_DPLL_PARAM_M); /* set m */
 220                 sr32(CM_CLKSEL2_PLL, 0, 7, CORE_DPLL_PARAM_N);  /* set n */
 221         } else {
 222                 sr32(CM_CLKSEL3_PLL, 0, 5, dpll_param_p->m2);   /* set M2 */
 223                 sr32(CM_CLKSEL2_PLL, 8, 11, dpll_param_p->m);   /* set m */
 224                 sr32(CM_CLKSEL2_PLL, 0, 7, dpll_param_p->n);    /* set n */
 225         }
 226
 227         sr32(CM_CLKEN_PLL, 20, 4, dpll_param_p->fsel);  /* FREQSEL */
 228         sr32(CM_CLKEN_PLL, 16, 3, PLL_LOCK);    /* lock mode */
 229         wait_on_value(BIT1, 2, CM_IDLEST_CKGEN, LDELAY);
 230
 231         /* Getting the base address to MPU DPLL param table */
 232         dpll_param_p = (dpll_param *) get_mpu_dpll_param();
 233
 234         /* Moving it to the right sysclk and ES rev base */
 235         dpll_param_p = dpll_param_p + 3 * clk_index + sil_index;
 236
 237         /* MPU DPLL (unlocked already) */
 238         sr32(CM_CLKSEL2_PLL_MPU, 0, 5, dpll_param_p->m2);       /* Set M2 */
 239         sr32(CM_CLKSEL1_PLL_MPU, 8, 11, dpll_param_p->m);       /* Set M */
 240         sr32(CM_CLKSEL1_PLL_MPU, 0, 7, dpll_param_p->n);        /* Set N */
 241         sr32(CM_CLKEN_PLL_MPU, 4, 4, dpll_param_p->fsel);       /* FREQSEL */
 242         sr32(CM_CLKEN_PLL_MPU, 0, 3, PLL_LOCK); /* lock mode */
 243         wait_on_value(BIT0, 1, CM_IDLEST_PLL_MPU, LDELAY);
 244
 245         /* Getting the base address to IVA DPLL param table */
 246         dpll_param_p = (dpll_param *) get_iva_dpll_param();
 247         /* Moving it to the right sysclk and ES rev base */
 248         dpll_param_p = dpll_param_p + 3 * clk_index + sil_index;
 249         /* IVA DPLL (set to 12*20=240MHz) */
 250         sr32(CM_CLKEN_PLL_IVA2, 0, 3, PLL_STOP);
 251         wait_on_value(BIT0, 0, CM_IDLEST_PLL_IVA2, LDELAY);
 252         sr32(CM_CLKSEL2_PLL_IVA2, 0, 5, dpll_param_p->m2);      /* set M2 */
 253         sr32(CM_CLKSEL1_PLL_IVA2, 8, 11, dpll_param_p->m);      /* set M */
 254         sr32(CM_CLKSEL1_PLL_IVA2, 0, 7, dpll_param_p->n);       /* set N */
 255         sr32(CM_CLKEN_PLL_IVA2, 4, 4, dpll_param_p->fsel);      /* FREQSEL */
 256         sr32(CM_CLKEN_PLL_IVA2, 0, 3, PLL_LOCK);        /* lock mode */
 257         wait_on_value(BIT0, 1, CM_IDLEST_PLL_IVA2, LDELAY);
 258
 259         /* Set up GPTimers to sys_clk source only */
 260         sr32(CM_CLKSEL_PER, 0, 8, 0xff);
 261         sr32(CM_CLKSEL_WKUP, 0, 1, 1);
 262
 263         delay(5000);
 264 }
 265
 266 /*********************************************************************
 267  * config_sdram_m65kx002am() - 2 dice of 2Gb, DDR x32 I/O, 4KB page
 268  *********************************************************************/
 269 void config_sdram_m65kx002am(void)
 270 {
 271         /* M65KX002AM - 2 dice of 2Gb */
 272         /* reset sdrc controller */
 273         __raw_writel(SOFTRESET, SDRC_SYSCONFIG);
 274         wait_on_value(BIT0, BIT0, SDRC_STATUS, 12000000);
 275         __raw_writel(0, SDRC_SYSCONFIG);
 276
 277         /* setup sdrc to ball mux */
 278         __raw_writel(SDP_SDRC_SHARING, SDRC_SHARING);
 279         __raw_writel(0x2, SDRC_CS_CFG); /* 256 MB/bank */
 280
 281         /* CS0 SDRC Mode Register */
 282         __raw_writel(MK65KX002AM_SDRC_MCDCFG, SDRC_MCFG_0);
 283
 284         /* CS1 SDRC Mode Register */
 285         __raw_writel(MK65KX002AM_SDRC_MCDCFG, SDRC_MCFG_1);
 286
 287         /* Set timings */
 288         __raw_writel(NUMONYX_SDRC_ACTIM_CTRLA_0, SDRC_ACTIM_CTRLA_0);
 289         __raw_writel(NUMONYX_SDRC_ACTIM_CTRLB_0, SDRC_ACTIM_CTRLB_0);
 290         __raw_writel(NUMONYX_SDRC_ACTIM_CTRLA_0, SDRC_ACTIM_CTRLA_1);
 291         __raw_writel(NUMONYX_SDRC_ACTIM_CTRLB_0, SDRC_ACTIM_CTRLB_1);
 292
 293         __raw_writel(SDP_SDRC_RFR_CTRL, SDRC_RFR_CTRL_0);
 294         __raw_writel(SDP_SDRC_RFR_CTRL, SDRC_RFR_CTRL_1);
 295
 296         __raw_writel(SDP_SDRC_POWER_POP, SDRC_POWER);
 297
 298         /* init sequence for mDDR/mSDR using manual commands (DDR is different) */
 299         __raw_writel(CMD_NOP, SDRC_MANUAL_0);
 300         __raw_writel(CMD_NOP, SDRC_MANUAL_1);
 301
 302         delay(5000);
 303
 304         __raw_writel(CMD_PRECHARGE, SDRC_MANUAL_0);
 305         __raw_writel(CMD_PRECHARGE, SDRC_MANUAL_1);
 306
 307         __raw_writel(CMD_AUTOREFRESH, SDRC_MANUAL_0);
 308         __raw_writel(CMD_AUTOREFRESH, SDRC_MANUAL_1);
 309
 310         __raw_writel(CMD_AUTOREFRESH, SDRC_MANUAL_0);
 311         __raw_writel(CMD_AUTOREFRESH, SDRC_MANUAL_1);
 312
 313         /* set mr0 */
 314         __raw_writel(SDP_SDRC_MR_0_DDR, SDRC_MR_0);
 315         __raw_writel(SDP_SDRC_MR_0_DDR, SDRC_MR_1);
 316
 317         /* set up dll */
 318         __raw_writel(SDP_SDRC_DLLAB_CTRL, SDRC_DLLA_CTRL);
 319         delay(0x2000);  /* give time to lock */
 320 }
 321
 322 /*********************************************************************
 323  * config_onenand_nand0xgr4wxa() - 4-Gbit DDP or 2-Gbit OneNAND Flash
 324  *********************************************************************/
 325 void config_onenand_nand0xgr4wxa(void)
 326 {
 327         /* global settings */
 328         __raw_writel(0x10, GPMC_SYSCONFIG);     /* smart idle */
 329         __raw_writel(0x0, GPMC_IRQENABLE);      /* isr's sources masked */
 330         __raw_writel(0, GPMC_TIMEOUT_CONTROL);/* timeout disable */
 331
 332         /* Set the GPMC Vals, NAND is mapped at CS0, oneNAND at CS0.
 333          *  We configure only GPMC CS0 with required values. Configuring other devices
 334          *  at other CS is done in u-boot. So we don't have to bother doing it here.
 335          */
 336         __raw_writel(0 , GPMC_CONFIG7 + GPMC_CONFIG_CS0);
 337         delay(1000);
 338
 339         __raw_writel(ONENAND_GPMC_CONFIG1, GPMC_CONFIG1 + GPMC_CONFIG_CS0);
 340         __raw_writel(ONENAND_GPMC_CONFIG2, GPMC_CONFIG2 + GPMC_CONFIG_CS0);
 341         __raw_writel(ONENAND_GPMC_CONFIG3, GPMC_CONFIG3 + GPMC_CONFIG_CS0);
 342         __raw_writel(ONENAND_GPMC_CONFIG4, GPMC_CONFIG4 + GPMC_CONFIG_CS0);
 343         __raw_writel(ONENAND_GPMC_CONFIG5, GPMC_CONFIG5 + GPMC_CONFIG_CS0);
 344         __raw_writel(ONENAND_GPMC_CONFIG6, GPMC_CONFIG6 + GPMC_CONFIG_CS0);
 345
 346         /* Enable the GPMC Mapping */
 347         __raw_writel((((OMAP34XX_GPMC_CS0_SIZE & 0xF)<<8) |
 348                      ((ONENAND_BASE>>24) & 0x3F) |
 349                      (1<<6)),  (GPMC_CONFIG7 + GPMC_CONFIG_CS0));
 350         delay(2000);
 351 }
 352
 353 /**********************************************************
 354  * Routine: s_init
 355  * Description: Does early system init of muxing and clocks.
 356  * - Called at time when only stack is available.
 357  **********************************************************/
 358 void s_init(void)
 359 {
 360         watchdog_init();
 361
 362         try_unlock_memory();
 363         set_muxconf_regs();
 364         delay(100);
 365         prcm_init();
 366         per_clocks_enable();
 367         config_sdram_m65kx002am();
 368 }
 369
 370 /*****************************************
 371  * Routine: board_init
 372  * Description: Early hardware init.
 373  *****************************************/
 374 int board_init(void)
 375 {
 376         return 0;
 377 }
 378
 379 /*******************************************************
 380  * Routine: misc_init_r
 381  * Description: Init ethernet (done here so udelay works)
 382  ********************************************************/
 383 int misc_init_r(void)
 384 {
 385         omap_request_gpio(27);
 386         omap_set_gpio_direction(27, 0);
 387         omap_set_gpio_dataout(27, 1);
 388
 389         return 0;
 390 }
 391
 392 /******************************************************
 393  * Routine: wait_for_command_complete
 394  * Description: Wait for posting to finish on watchdog
 395  ******************************************************/
 396 void wait_for_command_complete(unsigned int wd_base)
 397 {
 398         int pending = 1;
 399         do {
 400                 pending = __raw_readl(wd_base + WWPS);
 401         } while (pending);
 402 }
 403
 404 /****************************************
 405  * Routine: watchdog_init
 406  * Description: Shut down watch dogs
 407  *****************************************/
 408 void watchdog_init(void)
 409 {
 410         /* There are 3 watch dogs WD1=Secure, WD2=MPU, WD3=IVA. WD1 is
 411          * either taken care of by ROM (HS/EMU) or not accessible (GP).
 412          * We need to take care of WD2-MPU or take a PRCM reset.  WD3
 413          * should not be running and does not generate a PRCM reset.
 414          */
 415         sr32(CM_FCLKEN_WKUP, 5, 1, 1);
 416         sr32(CM_ICLKEN_WKUP, 5, 1, 1);
 417         wait_on_value(BIT5, 0x20, CM_IDLEST_WKUP, 5);   /* some issue here */
 418
 419 #ifdef CONFIG_WATCHDOG
 420         /* Enable WD2 watchdog */
 421         __raw_writel(WD_UNLOCK3, WD2_BASE + WSPR);
 422         wait_for_command_complete(WD2_BASE);
 423         __raw_writel(WD_UNLOCK4, WD2_BASE + WSPR);
 424 #else
 425         /* Disable WD2 watchdog */
 426         __raw_writel(WD_UNLOCK1, WD2_BASE + WSPR);
 427         wait_for_command_complete(WD2_BASE);
 428         __raw_writel(WD_UNLOCK2, WD2_BASE + WSPR);
 429 #endif
 430 }
 431
 432 /**********************************************
 433  * Routine: dram_init
 434  * Description: sets uboots idea of sdram size
 435  **********************************************/
 436 int dram_init(void)
 437 {
 438         return 0;
 439 }
 440
 441 /*****************************************************************
 442  * Routine: peripheral_enable
 443  * Description: Enable the clks & power for perifs (GPT2, UART1,...)
 444  ******************************************************************/
 445 void per_clocks_enable(void)
 446 {
 447         /* Enable GP2 timer. */
 448         sr32(CM_CLKSEL_PER, 0, 1, 0x1); /* GPT2 = sys clk */
 449         sr32(CM_ICLKEN_PER, 3, 1, 0x1); /* ICKen GPT2 */
 450         sr32(CM_FCLKEN_PER, 3, 1, 0x1); /* FCKen GPT2 */
 451
 452 #ifdef CFG_NS16550
 453         /* UART1 clocks */
 454         sr32(CM_FCLKEN1_CORE, 13, 1, 0x1);
 455         sr32(CM_ICLKEN1_CORE, 13, 1, 0x1);
 456
 457         /* UART 3 Clocks */
 458         sr32(CM_FCLKEN_PER, 11, 1, 0x1);
 459         sr32(CM_ICLKEN_PER, 11, 1, 0x1);
 460
 461 #endif
 462
 463 #ifdef CONFIG_DRIVER_OMAP34XX_I2C
 464         /* Turn on all 3 I2C clocks */
 465         sr32(CM_FCLKEN1_CORE, 15, 3, 0x7);
 466         sr32(CM_ICLKEN1_CORE, 15, 3, 0x7);      /* I2C1,2,3 = on */
 467 #endif
 468
 469         /* Enable the ICLK for 32K Sync Timer as its used in udelay */
 470         sr32(CM_ICLKEN_WKUP, 2, 1, 0x1);
 471
 472         sr32(CM_FCLKEN_IVA2, 0, 32, FCK_IVA2_ON);
 473         sr32(CM_FCLKEN1_CORE, 0, 32, FCK_CORE1_ON);
 474         sr32(CM_ICLKEN1_CORE, 0, 32, ICK_CORE1_ON);
 475         sr32(CM_ICLKEN2_CORE, 0, 32, ICK_CORE2_ON);
 476         sr32(CM_FCLKEN_WKUP, 0, 32, FCK_WKUP_ON);
 477         sr32(CM_ICLKEN_WKUP, 0, 32, ICK_WKUP_ON);
 478         sr32(CM_FCLKEN_DSS, 0, 32, FCK_DSS_ON);
 479         sr32(CM_ICLKEN_DSS, 0, 32, ICK_DSS_ON);
 480         sr32(CM_FCLKEN_CAM, 0, 32, FCK_CAM_ON);
 481         sr32(CM_ICLKEN_CAM, 0, 32, ICK_CAM_ON);
 482         sr32(CM_FCLKEN_PER, 0, 32, FCK_PER_ON);
 483         sr32(CM_ICLKEN_PER, 0, 32, ICK_PER_ON);
 484
 485         delay(1000);
 486 }
 487
 488 /* Set MUX for UART, GPMC, SDRC, GPIO */
 489
 490 #define         MUX_VAL(OFFSET,VALUE)\
 491                 __raw_writew((VALUE), OMAP34XX_CTRL_BASE + (OFFSET));
 492
 493 #define         CP(x)   (CONTROL_PADCONF_##x)
 494 /*
 495  * IEN  - Input Enable
 496  * IDIS - Input Disable
 497  * PTD  - Pull type Down
 498  * PTU  - Pull type Up
 499  * DIS  - Pull type selection is inactive
 500  * EN   - Pull type selection is active
 501  * M0   - Mode 0
 502  * The commented string gives the final mux configuration for that pin
 503  */
 504 #define MUX_DEFAULT()\
 505         MUX_VAL(CP(SDRC_D0),        (IEN  | PTD | DIS | M0)) /*SDRC_D0*/\
 506         MUX_VAL(CP(SDRC_D1),        (IEN  | PTD | DIS | M0)) /*SDRC_D1*/\
 507         MUX_VAL(CP(SDRC_D2),        (IEN  | PTD | DIS | M0)) /*SDRC_D2*/\
 508         MUX_VAL(CP(SDRC_D3),        (IEN  | PTD | DIS | M0)) /*SDRC_D3*/\
 509         MUX_VAL(CP(SDRC_D4),        (IEN  | PTD | DIS | M0)) /*SDRC_D4*/\
 510         MUX_VAL(CP(SDRC_D5),        (IEN  | PTD | DIS | M0)) /*SDRC_D5*/\
 511         MUX_VAL(CP(SDRC_D6),        (IEN  | PTD | DIS | M0)) /*SDRC_D6*/\
 512         MUX_VAL(CP(SDRC_D7),        (IEN  | PTD | DIS | M0)) /*SDRC_D7*/\
 513         MUX_VAL(CP(SDRC_D8),        (IEN  | PTD | DIS | M0)) /*SDRC_D8*/\
 514         MUX_VAL(CP(SDRC_D9),        (IEN  | PTD | DIS | M0)) /*SDRC_D9*/\
 515         MUX_VAL(CP(SDRC_D10),       (IEN  | PTD | DIS | M0)) /*SDRC_D10*/\
 516         MUX_VAL(CP(SDRC_D11),       (IEN  | PTD | DIS | M0)) /*SDRC_D11*/\
 517         MUX_VAL(CP(SDRC_D12),       (IEN  | PTD | DIS | M0)) /*SDRC_D12*/\
 518         MUX_VAL(CP(SDRC_D13),       (IEN  | PTD | DIS | M0)) /*SDRC_D13*/\
 519         MUX_VAL(CP(SDRC_D14),       (IEN  | PTD | DIS | M0)) /*SDRC_D14*/\
 520         MUX_VAL(CP(SDRC_D15),       (IEN  | PTD | DIS | M0)) /*SDRC_D15*/\
 521         MUX_VAL(CP(SDRC_D16),       (IEN  | PTD | DIS | M0)) /*SDRC_D16*/\
 522         MUX_VAL(CP(SDRC_D17),       (IEN  | PTD | DIS | M0)) /*SDRC_D17*/\
 523         MUX_VAL(CP(SDRC_D18),       (IEN  | PTD | DIS | M0)) /*SDRC_D18*/\
 524         MUX_VAL(CP(SDRC_D19),       (IEN  | PTD | DIS | M0)) /*SDRC_D19*/\
 525         MUX_VAL(CP(SDRC_D20),       (IEN  | PTD | DIS | M0)) /*SDRC_D20*/\
 526         MUX_VAL(CP(SDRC_D21),       (IEN  | PTD | DIS | M0)) /*SDRC_D21*/\
 527         MUX_VAL(CP(SDRC_D22),       (IEN  | PTD | DIS | M0)) /*SDRC_D22*/\
 528         MUX_VAL(CP(SDRC_D23),       (IEN  | PTD | DIS | M0)) /*SDRC_D23*/\
 529         MUX_VAL(CP(SDRC_D24),       (IEN  | PTD | DIS | M0)) /*SDRC_D24*/\
 530         MUX_VAL(CP(SDRC_D25),       (IEN  | PTD | DIS | M0)) /*SDRC_D25*/\
 531         MUX_VAL(CP(SDRC_D26),       (IEN  | PTD | DIS | M0)) /*SDRC_D26*/\
 532         MUX_VAL(CP(SDRC_D27),       (IEN  | PTD | DIS | M0)) /*SDRC_D27*/\
 533         MUX_VAL(CP(SDRC_D28),       (IEN  | PTD | DIS | M0)) /*SDRC_D28*/\
 534         MUX_VAL(CP(SDRC_D29),       (IEN  | PTD | DIS | M0)) /*SDRC_D29*/\
 535         MUX_VAL(CP(SDRC_D30),       (IEN  | PTD | DIS | M0)) /*SDRC_D30*/\
 536         MUX_VAL(CP(SDRC_D31),       (IEN  | PTD | DIS | M0)) /*SDRC_D31*/\
 537         MUX_VAL(CP(SDRC_CLK),       (IEN  | PTD | DIS | M0)) /*SDRC_CLK*/\
 538         MUX_VAL(CP(SDRC_DQS0),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS0*/\
 539         MUX_VAL(CP(SDRC_DQS1),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS1*/\
 540         MUX_VAL(CP(SDRC_DQS2),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS2*/\
 541         MUX_VAL(CP(SDRC_DQS3),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS3*/\
 542         MUX_VAL(CP(GPMC_A1),        (IDIS | PTD | DIS | M0)) /*GPMC_A1*/\
 543         MUX_VAL(CP(GPMC_A2),        (IDIS | PTD | DIS | M0)) /*GPMC_A2*/\
 544         MUX_VAL(CP(GPMC_A3),        (IDIS | PTD | DIS | M0)) /*GPMC_A3*/\
 545         MUX_VAL(CP(GPMC_A4),        (IDIS | PTD | DIS | M0)) /*GPMC_A4*/\
 546         MUX_VAL(CP(GPMC_A5),        (IDIS | PTD | DIS | M0)) /*GPMC_A5*/\
 547         MUX_VAL(CP(GPMC_A6),        (IDIS | PTD | DIS | M0)) /*GPMC_A6*/\
 548         MUX_VAL(CP(GPMC_A7),        (IDIS | PTD | DIS | M0)) /*GPMC_A7*/\
 549         MUX_VAL(CP(GPMC_A8),        (IDIS | PTD | DIS | M0)) /*GPMC_A8*/\
 550         MUX_VAL(CP(GPMC_A9),        (IDIS | PTD | DIS | M0)) /*GPMC_A9*/\
 551         MUX_VAL(CP(GPMC_A10),       (IDIS | PTD | DIS | M0)) /*GPMC_A10*/\
 552         MUX_VAL(CP(GPMC_D0),        (IEN  | PTD | DIS | M0)) /*GPMC_D0*/\
 553         MUX_VAL(CP(GPMC_D1),        (IEN  | PTD | DIS | M0)) /*GPMC_D1*/\
 554         MUX_VAL(CP(GPMC_D2),        (IEN  | PTD | DIS | M0)) /*GPMC_D2*/\
 555         MUX_VAL(CP(GPMC_D3),        (IEN  | PTD | DIS | M0)) /*GPMC_D3*/\
 556         MUX_VAL(CP(GPMC_D4),        (IEN  | PTD | DIS | M0)) /*GPMC_D4*/\
 557         MUX_VAL(CP(GPMC_D5),        (IEN  | PTD | DIS | M0)) /*GPMC_D5*/\
 558         MUX_VAL(CP(GPMC_D6),        (IEN  | PTD | DIS | M0)) /*GPMC_D6*/\
 559         MUX_VAL(CP(GPMC_D7),        (IEN  | PTD | DIS | M0)) /*GPMC_D7*/\
 560         MUX_VAL(CP(GPMC_D8),        (IEN  | PTD | DIS | M0)) /*GPMC_D8*/\
 561         MUX_VAL(CP(GPMC_D9),        (IEN  | PTD | DIS | M0)) /*GPMC_D9*/\
 562         MUX_VAL(CP(GPMC_D10),       (IEN  | PTD | DIS | M0)) /*GPMC_D10*/\
 563         MUX_VAL(CP(GPMC_D11),       (IEN  | PTD | DIS | M0)) /*GPMC_D11*/\
 564         MUX_VAL(CP(GPMC_D12),       (IEN  | PTD | DIS | M0)) /*GPMC_D12*/\
 565         MUX_VAL(CP(GPMC_D13),       (IEN  | PTD | DIS | M0)) /*GPMC_D13*/\
 566         MUX_VAL(CP(GPMC_D14),       (IEN  | PTD | DIS | M0)) /*GPMC_D14*/\
 567         MUX_VAL(CP(GPMC_D15),       (IEN  | PTD | DIS | M0)) /*GPMC_D15*/\
 568         MUX_VAL(CP(GPMC_nCS0),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS0*/\
 569         MUX_VAL(CP(GPMC_nCS1),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS1*/\
 570         MUX_VAL(CP(GPMC_nCS2),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS2*/\
 571         MUX_VAL(CP(GPMC_nCS3),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS3*/\
 572         MUX_VAL(CP(GPMC_nCS4),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS4*/\
 573         MUX_VAL(CP(GPMC_nCS5),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS5*/\
 574         MUX_VAL(CP(GPMC_nCS6),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS6*/\
 575         MUX_VAL(CP(GPMC_nCS7),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS7*/\
 576         MUX_VAL(CP(GPMC_CLK),       (IDIS | PTD | DIS | M0)) /*GPMC_CLK*/\
 577         MUX_VAL(CP(GPMC_nADV_ALE),  (IDIS | PTD | DIS | M0)) /*GPMC_nADV_ALE*/\
 578         MUX_VAL(CP(GPMC_nOE),       (IDIS | PTD | DIS | M0)) /*GPMC_nOE*/\
 579         MUX_VAL(CP(GPMC_nWE),       (IDIS | PTD | DIS | M0)) /*GPMC_nWE*/\
 580         MUX_VAL(CP(GPMC_nBE0_CLE),  (IDIS | PTD | DIS | M0)) /*GPMC_nBE0_CLE*/\
 581         MUX_VAL(CP(GPMC_nBE1),      (IEN  | PTD | DIS | M0)) /*GPIO_61*/\
 582         MUX_VAL(CP(GPMC_nWP),       (IEN  | PTD | DIS | M0)) /*GPMC_nWP*/\
 583         MUX_VAL(CP(GPMC_WAIT0),     (IEN  | PTU | EN  | M0)) /*GPMC_WAIT0*/\
 584         MUX_VAL(CP(GPMC_WAIT1),     (IEN  | PTU | EN  | M0)) /*GPMC_WAIT1*/\
 585         MUX_VAL(CP(GPMC_WAIT2),     (IEN  | PTU | EN  | M4)) /*GPIO_64*/\
 586         MUX_VAL(CP(GPMC_WAIT3),     (IEN  | PTU | EN  | M4)) /*GPIO_65*/\
 587         MUX_VAL(CP(DSS_DATA18),     (IEN  | PTD | DIS | M4)) /*GPIO_88*/\
 588         MUX_VAL(CP(DSS_DATA19),     (IEN  | PTD | DIS | M4)) /*GPIO_89*/\
 589         MUX_VAL(CP(DSS_DATA20),     (IEN  | PTD | DIS | M4)) /*GPIO_90*/\
 590         MUX_VAL(CP(DSS_DATA21),     (IEN  | PTD | DIS | M4)) /*GPIO_91*/\
 591         MUX_VAL(CP(CAM_WEN),        (IEN  | PTD | DIS | M4)) /*GPIO_167*/\
 592         MUX_VAL(CP(MMC1_CLK),       (IDIS | PTU | EN  | M0)) /*MMC1_CLK*/\
 593         MUX_VAL(CP(MMC1_CMD),       (IEN  | PTU | EN  | M0)) /*MMC1_CMD*/\
 594         MUX_VAL(CP(MMC1_DAT0),      (IEN  | PTU | EN  | M0)) /*MMC1_DAT0*/\
 595         MUX_VAL(CP(MMC1_DAT1),      (IEN  | PTU | EN  | M0)) /*MMC1_DAT1*/\
 596         MUX_VAL(CP(MMC1_DAT2),      (IEN  | PTU | EN  | M0)) /*MMC1_DAT2*/\
 597         MUX_VAL(CP(MMC1_DAT3),      (IEN  | PTU | EN  | M0)) /*MMC1_DAT3*/\
 598         MUX_VAL(CP(MMC1_DAT4),      (IEN  | PTU | EN  | M0)) /*MMC1_DAT4*/\
 599         MUX_VAL(CP(MMC1_DAT5),      (IEN  | PTU | EN  | M0)) /*MMC1_DAT5*/\
 600         MUX_VAL(CP(MMC1_DAT6),      (IEN  | PTU | EN  | M0)) /*MMC1_DAT6*/\
 601         MUX_VAL(CP(MMC1_DAT7),      (IEN  | PTU | EN  | M0)) /*MMC1_DAT7*/\
 602         MUX_VAL(CP(UART1_TX),       (IDIS | PTD | DIS | M0)) /*UART1_TX*/\
 603         MUX_VAL(CP(UART1_RTS),      (IDIS | PTD | DIS | M0)) /*UART1_RTS*/\
 604         MUX_VAL(CP(UART1_CTS),      (IEN | PTU | DIS | M0)) /*UART1_CTS*/\
 605         MUX_VAL(CP(UART1_RX),       (IEN  | PTD | DIS | M0)) /*UART1_RX*/\
 606         MUX_VAL(CP(UART3_CTS_RCTX), (IEN  | PTD | EN  | M0)) /*UART3_CTS_RCTX */\
 607         MUX_VAL(CP(UART3_RTS_SD),   (IDIS | PTD | DIS | M0)) /*UART3_RTS_SD */\
 608         MUX_VAL(CP(UART3_RX_IRRX),  (IEN  | PTD | DIS | M0)) /*UART3_RX_IRRX*/\
 609         MUX_VAL(CP(UART3_TX_IRTX),  (IDIS | PTD | DIS | M0)) /*UART3_TX_IRTX*/\
 610         MUX_VAL(CP(I2C1_SCL),       (IEN  | PTU | EN  | M0)) /*I2C1_SCL*/\
 611         MUX_VAL(CP(I2C1_SDA),       (IEN  | PTU | EN  | M0)) /*I2C1_SDA*/\
 612         MUX_VAL(CP(I2C2_SCL),       (IEN  | PTU | EN  | M0)) /*I2C2_SCL*/\
 613         MUX_VAL(CP(I2C2_SDA),       (IEN  | PTU | EN  | M0)) /*I2C2_SDA*/\
 614         MUX_VAL(CP(I2C3_SCL),       (IEN  | PTU | EN  | M0)) /*I2C3_SCL*/\
 615         MUX_VAL(CP(I2C3_SDA),       (IEN  | PTU | EN  | M0)) /*I2C3_SDA*/\
 616         MUX_VAL(CP(I2C4_SCL),       (IEN  | PTU | EN  | M0)) /*I2C4_SCL*/\
 617         MUX_VAL(CP(I2C4_SDA),       (IEN  | PTU | EN  | M0)) /*I2C4_SDA*/\
 618         MUX_VAL(CP(McBSP1_DX),      (IEN  | PTD | DIS | M4)) /*GPIO_158*/\
 619         MUX_VAL(CP(SYS_32K),        (IEN  | PTD | DIS | M0)) /*SYS_32K*/\
 620         MUX_VAL(CP(SYS_BOOT0),      (IEN  | PTD | DIS | M4)) /*GPIO_2 */\
 621         MUX_VAL(CP(SYS_BOOT1),      (IEN  | PTD | DIS | M4)) /*GPIO_3 */\
 622         MUX_VAL(CP(SYS_BOOT2),      (IEN  | PTD | DIS | M4)) /*GPIO_4 */\
 623         MUX_VAL(CP(SYS_BOOT3),      (IEN  | PTD | DIS | M4)) /*GPIO_5 */\
 624         MUX_VAL(CP(SYS_BOOT4),      (IEN  | PTD | DIS | M4)) /*GPIO_6 */\
 625         MUX_VAL(CP(SYS_BOOT5),      (IEN  | PTD | DIS | M4)) /*GPIO_7 */\
 626         MUX_VAL(CP(SYS_BOOT6),      (IEN  | PTD | DIS | M4)) /*GPIO_8 */\
 627         MUX_VAL(CP(SYS_CLKOUT2),    (IEN  | PTU | EN  | M4)) /*GPIO_186*/\
 628         MUX_VAL(CP(JTAG_nTRST),     (IEN  | PTD | DIS | M0)) /*JTAG_nTRST*/\
 629         MUX_VAL(CP(JTAG_TCK),       (IEN  | PTD | DIS | M0)) /*JTAG_TCK*/\
 630         MUX_VAL(CP(JTAG_TMS),       (IEN  | PTD | DIS | M0)) /*JTAG_TMS*/\
 631         MUX_VAL(CP(JTAG_TDI),       (IEN  | PTD | DIS | M0)) /*JTAG_TDI*/\
 632         MUX_VAL(CP(JTAG_EMU0),      (IEN  | PTD | DIS | M0)) /*JTAG_EMU0*/\
 633         MUX_VAL(CP(JTAG_EMU1),      (IEN  | PTD | DIS | M0)) /*JTAG_EMU1*/\
 634         MUX_VAL(CP(ETK_CLK),        (IEN  | PTD | DIS | M4)) /*GPIO_12*/\
 635         MUX_VAL(CP(ETK_CTL),        (IEN  | PTD | DIS | M4)) /*GPIO_13*/\
 636         MUX_VAL(CP(ETK_D0),         (IEN  | PTD | DIS | M4)) /*GPIO_14*/\
 637         MUX_VAL(CP(ETK_D1),         (IEN  | PTD | DIS | M4)) /*GPIO_15*/\
 638         MUX_VAL(CP(ETK_D2),         (IEN  | PTD | DIS | M4)) /*GPIO_16*/\
 639         MUX_VAL(CP(ETK_D11),        (IEN  | PTD | DIS  | M4)) /*GPIO_25*/\
 640         MUX_VAL(CP(ETK_D12),        (IDIS  | PTD | DIS | M4)) /*GPIO_26*/\
 641         MUX_VAL(CP(ETK_D13),        (IDIS  | PTD | DIS | M4)) /*GPIO_27*/\
 642         MUX_VAL(CP(ETK_D14),        (IEN  | PTD | DIS | M4)) /*GPIO_28*/\
 643         MUX_VAL(CP(ETK_D15),        (IEN  | PTD | DIS | M4)) /*GPIO_29 */\
 644         MUX_VAL(CP(sdrc_cke0),      (IDIS | PTU | EN  | M0)) /*sdrc_cke0 */\
 645         MUX_VAL(CP(sdrc_cke1),      (IDIS | PTD | DIS | M7)) /*sdrc_cke1 not used*/
 646
 647 /**********************************************************
 648  * Routine: set_muxconf_regs
 649  * Description: Setting up the configuration Mux registers
 650  *              specific to the hardware. Many pins need
 651  *              to be moved from protect to primary mode.
 652  *********************************************************/
 653 void set_muxconf_regs(void)
 654 {
 655         MUX_DEFAULT();
 656 }
 657
 658 /**********************************************************
 659  * Routine: nand_init
 660  * Description: Set up flash, NAND and OneNAND
 661  *********************************************************/
 662 int nand_init(void)
 663 {
 664 #ifdef CFG_ONENAND
 665         config_onenand_nand0xgr4wxa();
 666         if (onenand_chip()) {
 667 #ifdef CFG_PRINTF
 668                 printf("OneNAND Unsupported !\n");
 669 #endif
 670                 return 1;
 671         }
 672 #endif
 673
 674         return 0;
 675 }
 676
 677 /* optionally do something */
 678 void board_hang(void)
 679 {
 680 }
 681
 682 /******************************************************************************
 683  * Dummy function to handle errors for EABI incompatibility
 684  *****************************************************************************/
 685 void raise(void)
 686 {
 687 }
 688