include/asm/arch-omap3/omap3430.h

   1 /*
   2  * (C) Copyright 2006
   3  * Texas Instruments, <www.ti.com>
   4  * Richard Woodruff <r-woodruff2@ti.com>
   5  * Syed Mohammed Khasim <x0khasim@ti.com>
   6  *
   7  * See file CREDITS for list of people who contributed to this
   8  * project.
   9  *
  10  * This program is free software; you can redistribute it and/or
  11  * modify it under the terms of the GNU General Public License as
  12  * published by the Free Software Foundation; either version 2 of
  13  * the License, or (at your option) any later version.
  14  *
  15  * This program is distributed in the hope that it will be useful,
  16  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  17  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  18  * GNU General Public License for more details.
  19  *
  20  * You should have received a copy of the GNU General Public License
  21  * along with this program; if not, write to the Free Software
  22  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  23  * MA 02111-1307 USA
  24  */
  25
  26 #ifndef _OMAP3430_SYS_H_
  27 #define _OMAP3430_SYS_H_
  28
  29 #include <asm/arch/sizes.h>
  30
  31 /*
  32  * 3430 specific Section
  33  */
  34
  35 /* Stuff on L3 Interconnect */
  36 #define SMX_APE_BASE                    0x68000000
  37
  38 /* L3 Firewall */
  39 #define A_REQINFOPERM0          (SMX_APE_BASE + 0x05048)
  40 #define A_READPERM0             (SMX_APE_BASE + 0x05050)
  41 #define A_WRITEPERM0            (SMX_APE_BASE + 0x05058)
  42
  43 /* GPMC */
  44 #define OMAP34XX_GPMC_BASE              (0x6E000000)
  45
  46 /* SMS */
  47 #define OMAP34XX_SMS_BASE               0x6C000000
  48
  49 /* SDRC */
  50 #define OMAP34XX_SDRC_BASE              0x6D000000
  51
  52 /*
  53  * L4 Peripherals - L4 Wakeup and L4 Core now
  54  */
  55 #define OMAP34XX_CORE_L4_IO_BASE        0x48000000
  56
  57 #define OMAP34XX_WAKEUP_L4_IO_BASE      0x48300000
  58
  59 #define OMAP34XX_L4_PER                 0x49000000
  60
  61 #define OMAP34XX_L4_IO_BASE             OMAP34XX_CORE_L4_IO_BASE
  62
  63 /* CONTROL */
  64 #define OMAP34XX_CTRL_BASE              (OMAP34XX_L4_IO_BASE+0x2000)
  65
  66 /* TAP information  dont know for 3430*/
  67 #define OMAP34XX_TAP_BASE               (0x49000000) /*giving some junk for virtio */
  68
  69 /* UART */
  70 #define OMAP34XX_UART1                  (OMAP34XX_L4_IO_BASE+0x6a000)
  71 #define OMAP34XX_UART2                  (OMAP34XX_L4_IO_BASE+0x6c000)
  72 #define OMAP34XX_UART3                  (OMAP34XX_L4_PER+0x20000)
  73
  74 /* General Purpose Timers */
  75 #define OMAP34XX_GPT1                   0x48318000
  76 #define OMAP34XX_GPT2                   0x49032000
  77 #define OMAP34XX_GPT3                   0x49034000
  78 #define OMAP34XX_GPT4                   0x49036000
  79 #define OMAP34XX_GPT5                   0x49038000
  80 #define OMAP34XX_GPT6                   0x4903A000
  81 #define OMAP34XX_GPT7                   0x4903C000
  82 #define OMAP34XX_GPT8                   0x4903E000
  83 #define OMAP34XX_GPT9                   0x49040000
  84 #define OMAP34XX_GPT10                  0x48086000
  85 #define OMAP34XX_GPT11                  0x48088000
  86 #define OMAP34XX_GPT12                  0x48304000
  87
  88 /* WatchDog Timers (1 secure, 3 GP) */
  89 #define WD1_BASE                        (0x4830C000)
  90 #define WD2_BASE                        (0x48314000)
  91 #define WD3_BASE                        (0x49030000)
  92
  93 /* 32KTIMER */
  94 #define SYNC_32KTIMER_BASE              (0x48320000)
  95 #define S32K_CR                         (SYNC_32KTIMER_BASE+0x10)
  96
  97 /*
  98  * SDP3430 specific Section
  99  */
 100
 101 /*
 102  *  The 343x's chip selects are programmable.  The mask ROM
 103  *  does configure CS0 to 0x08000000 before dispatch.  So, if
 104  *  you want your code to live below that address, you have to
 105  *  be prepared to jump though hoops, to reset the base address.
 106  *  Same as in SDP3430
 107  */
 108 #ifdef CONFIG_OMAP34XX
 109 /* base address for indirect vectors (internal boot mode) */
 110 #define SRAM_OFFSET0                    0x40000000
 111 #define SRAM_OFFSET1                    0x00200000
 112 #define SRAM_OFFSET2                    0x0000F800
 113 #define SRAM_VECT_CODE                  (SRAM_OFFSET0|SRAM_OFFSET1|SRAM_OFFSET2)
 114
 115 #define LOW_LEVEL_SRAM_STACK            0x4020FFFC
 116 #endif
 117
 118 #if defined(CONFIG_3430SDP) || defined(CONFIG_OMAP3EVM)
 119 /* FPGA on Debug board.*/
 120 #define ETH_CONTROL_REG                 (DEBUG_BASE+0x30b)
 121 #define LAN_RESET_REGISTER              (DEBUG_BASE+0x1c)
 122
 123 #define DIP_SWITCH_INPUT_REG2           (DEBUG_BASE+0x60)
 124 #define LED_REGISTER                    (DEBUG_BASE+0x40)
 125 #define FPGA_REV_REGISTER               (DEBUG_BASE+0x10)
 126 #define EEPROM_MAIN_BRD                 (DEBUG_BASE+0x10000+0x1800)
 127 #define EEPROM_CONN_BRD                 (DEBUG_BASE+0x10000+0x1900)
 128 #define EEPROM_UI_BRD                   (DEBUG_BASE+0x10000+0x1A00)
 129 #define EEPROM_MCAM_BRD                 (DEBUG_BASE+0x10000+0x1B00)
 130 #define ENHANCED_UI_EE_NAME             "750-2075"
 131 #endif
 132
 133 #endif  /* _OMAP3430_SYS_H_ */