board/omap3evm/omap3evm.c

   1 /*
   2  * (C) Copyright 2006
   3  * Texas Instruments, <www.ti.com>
   4  * Jian Zhang <jzhang@ti.com>
   5  * Richard Woodruff <r-woodruff2@ti.com>
   6  *
   7  * See file CREDITS for list of people who contributed to this
   8  * project.
   9  *
  10  * This program is free software; you can redistribute it and/or
  11  * modify it under the terms of the GNU General Public License as
  12  * published by the Free Software Foundation; either version 2 of
  13  * the License, or (at your option) any later version.
  14  *
  15  * This program is distributed in the hope that it will be useful,
  16  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  17  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  18  * GNU General Public License for more details.
  19  *
  20  * You should have received a copy of the GNU General Public License
  21  * along with this program; if not, write to the Free Software
  22  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  23  * MA 02111-1307 USA
  24  */
  25 #include <common.h>
  26 #include <command.h>
  27 #include <part.h>
  28 #include <fat.h>
  29 #include <asm/arch/cpu.h>
  30 #include <asm/arch/bits.h>
  31 #include <asm/arch/mux.h>
  32 #include <asm/arch/sys_proto.h>
  33 #include <asm/arch/sys_info.h>
  34 #include <asm/arch/clocks.h>
  35 #include <asm/arch/mem.h>
  36
  37 /* Used to index into DPLL parameter tables */
  38 struct dpll_param {
  39         unsigned int m;
  40         unsigned int n;
  41         unsigned int fsel;
  42         unsigned int m2;
  43 };
  44
  45 typedef struct dpll_param dpll_param;
  46
  47 #define MAX_SIL_INDEX   3
  48
  49 /* Following functions are exported from lowlevel_init.S */
  50 extern dpll_param * get_mpu_dpll_param();
  51 extern dpll_param * get_iva_dpll_param();
  52 extern dpll_param * get_core_dpll_param();
  53 extern dpll_param * get_per_dpll_param();
  54
  55 #define __raw_readl(a)    (*(volatile unsigned int *)(a))
  56 #define __raw_writel(v,a) (*(volatile unsigned int *)(a) = (v))
  57 #define __raw_readw(a)    (*(volatile unsigned short *)(a))
  58 #define __raw_writew(v,a) (*(volatile unsigned short *)(a) = (v))
  59
  60 /*******************************************************
  61  * Routine: delay
  62  * Description: spinning delay to use before udelay works
  63  ******************************************************/
  64 static inline void delay(unsigned long loops)
  65 {
  66         __asm__ volatile ("1:\n" "subs %0, %1, #1\n"
  67                           "bne 1b":"=r" (loops):"0"(loops));
  68 }
  69
  70 /*****************************************
  71  * Routine: board_init
  72  * Description: Early hardware init.
  73  *****************************************/
  74 int board_init (void)
  75 {
  76         return 0;
  77 }
  78
  79 /*************************************************************
  80  *  get_device_type(): tell if GP/HS/EMU/TST
  81  *************************************************************/
  82 u32 get_device_type(void)
  83 {
  84         int mode;
  85         mode = __raw_readl(CONTROL_STATUS) & (DEVICE_MASK);
  86         return(mode >>= 8);
  87 }
  88
  89 /************************************************
  90  * get_sysboot_value(void) - return SYS_BOOT[4:0]
  91  ************************************************/
  92 u32 get_sysboot_value(void)
  93 {
  94         int mode;
  95         mode = __raw_readl(CONTROL_STATUS) & (SYSBOOT_MASK);
  96         return mode;
  97 }
  98 /*************************************************************
  99  * Routine: get_mem_type(void) - returns the kind of memory connected
 100  * to GPMC that we are trying to boot form. Uses SYS BOOT settings.
 101  *************************************************************/
 102 u32 get_mem_type(void)
 103 {
 104         u32   mem_type = get_sysboot_value();
 105         switch (mem_type){
 106             case 0:
 107             case 2:
 108             case 4:
 109             case 16:
 110             case 22:    return GPMC_ONENAND;
 111
 112             case 1:
 113             case 12:
 114             case 15:
 115             case 21:
 116             case 27:    return GPMC_NAND;
 117
 118             case 3:
 119             case 6:     return MMC_ONENAND;
 120
 121             case 8:
 122             case 11:
 123             case 14:
 124             case 20:
 125             case 26:    return GPMC_MDOC;
 126
 127             case 17:
 128             case 18:
 129             case 24:    return MMC_NAND;
 130
 131             case 7:
 132             case 10:
 133             case 13:
 134             case 19:
 135             case 25:
 136             default:    return GPMC_NOR;
 137         }
 138 }
 139
 140 /******************************************
 141  * get_cpu_rev(void) - extract version info
 142  ******************************************/
 143 u32 get_cpu_rev(void)
 144 {
 145         u32 cpuid=0;
 146         /* On ES1.0 the IDCODE register is not exposed on L4
 147          * so using CPU ID to differentiate
 148          * between ES2.0 and ES1.0.
 149          */
 150         __asm__ __volatile__("mrc p15, 0, %0, c0, c0, 0":"=r" (cpuid));
 151         if((cpuid  & 0xf) == 0x0)
 152                 return CPU_3430_ES1;
 153         else
 154                 return CPU_3430_ES2;
 155
 156 }
 157
 158 /******************************************
 159  * cpu_is_3410(void) - returns true for 3410
 160  ******************************************/
 161 u32 cpu_is_3410(void)
 162 {
 163         int status;
 164         if(get_cpu_rev() < CPU_3430_ES2) {
 165                 return 0;
 166         } else {
 167                 /* read scalability status and return 1 for 3410*/
 168                 status = __raw_readl(CONTROL_SCALABLE_OMAP_STATUS);
 169                 /* Check whether MPU frequency is set to 266 MHz which
 170                  * is nominal for 3410. If yes return true else false
 171                  */
 172                 if (((status >> 8) & 0x3) == 0x2)
 173                         return 1;
 174                 else
 175                         return 0;
 176         }
 177 }
 178
 179 /*****************************************************************
 180  * sr32 - clear & set a value in a bit range for a 32 bit address
 181  *****************************************************************/
 182 void sr32(u32 addr, u32 start_bit, u32 num_bits, u32 value)
 183 {
 184         u32 tmp, msk = 0;
 185         msk = 1 << num_bits;
 186         --msk;
 187         tmp = __raw_readl(addr) & ~(msk << start_bit);
 188         tmp |=  value << start_bit;
 189         __raw_writel(tmp, addr);
 190 }
 191
 192 /*********************************************************************
 193  * wait_on_value() - common routine to allow waiting for changes in
 194  *   volatile regs.
 195  *********************************************************************/
 196 u32 wait_on_value(u32 read_bit_mask, u32 match_value, u32 read_addr, u32 bound)
 197 {
 198         u32 i = 0, val;
 199         do {
 200                 ++i;
 201                 val = __raw_readl(read_addr) & read_bit_mask;
 202                 if (val == match_value)
 203                         return (1);
 204                 if (i == bound)
 205                         return (0);
 206         } while (1);
 207 }
 208
 209 #ifdef CFG_3430SDRAM_DDR
 210 /*********************************************************************
 211  * config_3430sdram_ddr() - Init DDR on 3430SDP dev board.
 212  *********************************************************************/
 213 void config_3430sdram_ddr(void)
 214 {
 215         /* reset sdrc controller */
 216         __raw_writel(SOFTRESET, SDRC_SYSCONFIG);
 217         wait_on_value(BIT0, BIT0, SDRC_STATUS, 12000000);
 218         __raw_writel(0, SDRC_SYSCONFIG);
 219
 220         /* setup sdrc to ball mux */
 221         __raw_writel(SDP_SDRC_SHARING, SDRC_SHARING);
 222
 223         /* set mdcfg */
 224         __raw_writel(SDP_SDRC_MDCFG_0_DDR, SDRC_MCFG_0);
 225
 226         /* set timing */
 227         if ((get_mem_type() == GPMC_ONENAND) || (get_mem_type() == MMC_ONENAND)){
 228                 __raw_writel(INFINEON_SDRC_ACTIM_CTRLA_0, SDRC_ACTIM_CTRLA_0);
 229                 __raw_writel(INFINEON_SDRC_ACTIM_CTRLB_0, SDRC_ACTIM_CTRLB_0);
 230         }
 231         if ((get_mem_type() == GPMC_NAND) ||(get_mem_type() == MMC_NAND)){
 232                 __raw_writel(MICRON_SDRC_ACTIM_CTRLA_0, SDRC_ACTIM_CTRLA_0);
 233                 __raw_writel(MICRON_SDRC_ACTIM_CTRLB_0, SDRC_ACTIM_CTRLB_0);
 234         }
 235
 236         __raw_writel(SDP_SDRC_RFR_CTRL, SDRC_RFR_CTRL);
 237         __raw_writel(SDP_SDRC_POWER_POP, SDRC_POWER);
 238
 239         /* init sequence for mDDR/mSDR using manual commands (DDR is different) */
 240         __raw_writel(CMD_NOP, SDRC_MANUAL_0);
 241         delay(5000);
 242         __raw_writel(CMD_PRECHARGE, SDRC_MANUAL_0);
 243         __raw_writel(CMD_AUTOREFRESH, SDRC_MANUAL_0);
 244         __raw_writel(CMD_AUTOREFRESH, SDRC_MANUAL_0);
 245
 246         /* set mr0 */
 247         __raw_writel(SDP_SDRC_MR_0_DDR, SDRC_MR_0);
 248
 249         /* set up dll */
 250         __raw_writel(SDP_SDRC_DLLAB_CTRL, SDRC_DLLA_CTRL);
 251         delay(0x2000);  /* give time to lock */
 252
 253 }
 254 #endif // CFG_3430SDRAM_DDR
 255
 256 /*************************************************************
 257  * get_sys_clk_speed - determine reference oscillator speed
 258  *  based on known 32kHz clock and gptimer.
 259  *************************************************************/
 260 u32 get_osc_clk_speed(void)
 261 {
 262         u32 start, cstart, cend, cdiff, val;
 263
 264         val = __raw_readl(PRM_CLKSRC_CTRL);
 265         /* If SYS_CLK is being divided by 2, remove for now */
 266         val = (val & (~BIT7)) | BIT6;
 267         __raw_writel(val, PRM_CLKSRC_CTRL);
 268
 269         /* enable timer2 */
 270         val = __raw_readl(CM_CLKSEL_WKUP) | BIT0;
 271         __raw_writel(val, CM_CLKSEL_WKUP);      /* select sys_clk for GPT1 */
 272
 273         /* Enable I and F Clocks for GPT1 */
 274         val = __raw_readl(CM_ICLKEN_WKUP) | BIT0 | BIT2;
 275         __raw_writel(val, CM_ICLKEN_WKUP);
 276         val = __raw_readl(CM_FCLKEN_WKUP) | BIT0;
 277         __raw_writel(val, CM_FCLKEN_WKUP);
 278
 279         __raw_writel(0, OMAP34XX_GPT1 + TLDR);  /* start counting at 0 */
 280         __raw_writel(GPT_EN, OMAP34XX_GPT1 + TCLR);     /* enable clock */
 281         /* enable 32kHz source *//* enabled out of reset */
 282         /* determine sys_clk via gauging */
 283
 284         start = 20 + __raw_readl(S32K_CR);      /* start time in 20 cycles */
 285         while (__raw_readl(S32K_CR) < start);   /* dead loop till start time */
 286         cstart = __raw_readl(OMAP34XX_GPT1 + TCRR);     /* get start sys_clk count */
 287         while (__raw_readl(S32K_CR) < (start + 20));    /* wait for 40 cycles */
 288         cend = __raw_readl(OMAP34XX_GPT1 + TCRR);       /* get end sys_clk count */
 289         cdiff = cend - cstart;                          /* get elapsed ticks */
 290
 291         /* based on number of ticks assign speed */
 292         if (cdiff > 19000)
 293                 return (S38_4M);
 294         else if (cdiff > 15200)
 295                 return (S26M);
 296         else if (cdiff > 13000)
 297                 return (S24M);
 298         else if (cdiff > 9000)
 299                 return (S19_2M);
 300         else if (cdiff > 7600)
 301                 return (S13M);
 302         else
 303                 return (S12M);
 304 }
 305
 306 /******************************************************************************
 307  * get_sys_clkin_sel() - returns the sys_clkin_sel field value based on
 308  *   -- input oscillator clock frequency.
 309  *
 310  *****************************************************************************/
 311 void get_sys_clkin_sel(u32 osc_clk, u32 *sys_clkin_sel)
 312 {
 313         if(osc_clk == S38_4M)
 314                 *sys_clkin_sel=  4;
 315         else if(osc_clk == S26M)
 316                 *sys_clkin_sel = 3;
 317         else if(osc_clk == S19_2M)
 318                 *sys_clkin_sel = 2;
 319         else if(osc_clk == S13M)
 320                 *sys_clkin_sel = 1;
 321         else if(osc_clk == S12M)
 322                 *sys_clkin_sel = 0;
 323 }
 324
 325 /******************************************************************************
 326  * prcm_init() - inits clocks for PRCM as defined in clocks.h
 327  *   -- called from SRAM, or Flash (using temp SRAM stack).
 328  *****************************************************************************/
 329 void prcm_init(void)
 330 {
 331         u32 osc_clk=0, sys_clkin_sel;
 332         dpll_param *dpll_param_p;
 333         u32 clk_index, sil_index;
 334
 335         /* Gauge the input clock speed and find out the sys_clkin_sel
 336          * value corresponding to the input clock.
 337          */
 338         osc_clk = get_osc_clk_speed();
 339         get_sys_clkin_sel(osc_clk, &sys_clkin_sel);
 340
 341         sr32(PRM_CLKSEL, 0, 3, sys_clkin_sel); /* set input crystal speed */
 342
 343         /* If the input clock is greater than 19.2M always divide/2 */
 344         if(sys_clkin_sel > 2) {
 345                 sr32(PRM_CLKSRC_CTRL, 6, 2, 2);/* input clock divider */
 346                 clk_index = sys_clkin_sel/2;
 347         } else {
 348                 sr32(PRM_CLKSRC_CTRL, 6, 2, 1);/* input clock divider */
 349                 clk_index = sys_clkin_sel;
 350         }
 351
 352         /* The DPLL tables are defined according to sysclk value and
 353          * silicon revision. The clk_index value will be used to get
 354          * the values for that input sysclk from the DPLL param table
 355          * and sil_index will get the values for that SysClk for the
 356          * appropriate silicon rev.
 357          */
 358         sil_index = get_cpu_rev() - 1;
 359
 360         /* Unlock MPU DPLL (slows things down, and needed later) */
 361         sr32(CM_CLKEN_PLL_MPU, 0, 3, PLL_LOW_POWER_BYPASS);
 362         wait_on_value(BIT0, 0, CM_IDLEST_PLL_MPU, LDELAY);
 363
 364         /* Getting the base address of Core DPLL param table*/
 365         dpll_param_p = (dpll_param *)get_core_dpll_param();
 366         /* Moving it to the right sysclk and ES rev base */
 367         dpll_param_p = dpll_param_p + 2*clk_index + sil_index;
 368         /* CORE DPLL */
 369         /* sr32(CM_CLKSEL2_EMU) set override to work when asleep */
 370         sr32(CM_CLKEN_PLL, 0, 3, PLL_FAST_RELOCK_BYPASS);
 371         wait_on_value(BIT0, 0, CM_IDLEST_CKGEN, LDELAY);
 372         sr32(CM_CLKSEL1_EMU, 16, 5, CORE_M3X2); /* m3x2 */
 373         sr32(CM_CLKSEL1_PLL, 27, 2, dpll_param_p->m2);  /* Set M2 */
 374         sr32(CM_CLKSEL1_PLL, 16, 11, dpll_param_p->m);  /* Set M */
 375         sr32(CM_CLKSEL1_PLL, 8, 7, dpll_param_p->n);    /* Set N */
 376         sr32(CM_CLKSEL1_PLL, 6, 1, 0);                  /* 96M Src */
 377         sr32(CM_CLKSEL_CORE, 8, 4, CORE_SSI_DIV);       /* ssi */
 378         sr32(CM_CLKSEL_CORE, 4, 2, CORE_FUSB_DIV);      /* fsusb */
 379         sr32(CM_CLKSEL_CORE, 2, 2, CORE_L4_DIV);        /* l4 */
 380         sr32(CM_CLKSEL_CORE, 0, 2, CORE_L3_DIV);        /* l3 */
 381         sr32(CM_CLKSEL_GFX, 0, 3, GFX_DIV);             /* gfx */
 382         sr32(CM_CLKSEL_WKUP, 1, 2, WKUP_RSM);           /* reset mgr */
 383         sr32(CM_CLKEN_PLL, 4, 4, dpll_param_p->fsel);   /* FREQSEL */
 384         sr32(CM_CLKEN_PLL, 0, 3, PLL_LOCK);             /* lock mode */
 385         wait_on_value(BIT0, 1, CM_IDLEST_CKGEN, LDELAY);
 386
 387         /* Getting the base address to PER  DPLL param table*/
 388         dpll_param_p = (dpll_param *)get_per_dpll_param();
 389         /* Moving it to the right sysclk base */
 390         dpll_param_p = dpll_param_p + clk_index;
 391         /* PER DPLL */
 392         sr32(CM_CLKEN_PLL, 16, 3, PLL_STOP);
 393         wait_on_value(BIT1, 0, CM_IDLEST_CKGEN, LDELAY);
 394         sr32(CM_CLKSEL1_EMU, 24, 5, PER_M6X2);  /* set M6 */
 395         sr32(CM_CLKSEL_CAM, 0, 5, PER_M5X2);    /* set M5 */
 396         sr32(CM_CLKSEL_DSS, 0, 5, PER_M4X2);    /* set M4 */
 397         sr32(CM_CLKSEL_DSS, 8, 5, PER_M3X2);    /* set M3 */
 398         sr32(CM_CLKSEL3_PLL, 0, 5, dpll_param_p->m2);   /* set M2 */
 399         sr32(CM_CLKSEL2_PLL, 8, 11, dpll_param_p->m);   /* set m */
 400         sr32(CM_CLKSEL2_PLL, 0, 7, dpll_param_p->n);    /* set n */
 401         sr32(CM_CLKEN_PLL, 20, 4, dpll_param_p->fsel);/* FREQSEL */
 402         sr32(CM_CLKEN_PLL, 16, 3, PLL_LOCK);    /* lock mode */
 403         wait_on_value(BIT1, 2, CM_IDLEST_CKGEN, LDELAY);
 404
 405         /* Getting the base address to MPU DPLL param table*/
 406         dpll_param_p = (dpll_param *)get_mpu_dpll_param();
 407         /* Moving it to the right sysclk and ES rev base */
 408         dpll_param_p = dpll_param_p + 2*clk_index + sil_index;
 409         /* MPU DPLL (unlocked already) */
 410         sr32(CM_CLKSEL2_PLL_MPU, 0, 5, dpll_param_p->m2);       /* Set M2 */
 411         sr32(CM_CLKSEL1_PLL_MPU, 8, 11, dpll_param_p->m);       /* Set M */
 412         sr32(CM_CLKSEL1_PLL_MPU, 0, 7, dpll_param_p->n);        /* Set N */
 413         sr32(CM_CLKEN_PLL_MPU, 4, 4, dpll_param_p->fsel);       /* FREQSEL */
 414         sr32(CM_CLKEN_PLL_MPU, 0, 3, PLL_LOCK); /* lock mode */
 415         wait_on_value(BIT0, 1, CM_IDLEST_PLL_MPU, LDELAY);
 416
 417         /* Getting the base address to IVA DPLL param table*/
 418         dpll_param_p = (dpll_param *)get_iva_dpll_param();
 419         /* Moving it to the right sysclk and ES rev base */
 420         dpll_param_p = dpll_param_p + 2*clk_index + sil_index;
 421         /* IVA DPLL (set to 12*20=240MHz) */
 422         sr32(CM_CLKEN_PLL_IVA2, 0, 3, PLL_STOP);
 423         wait_on_value(BIT0, 0, CM_IDLEST_PLL_IVA2, LDELAY);
 424         sr32(CM_CLKSEL2_PLL_IVA2, 0, 5, dpll_param_p->m2);      /* set M2 */
 425         sr32(CM_CLKSEL1_PLL_IVA2, 8, 11, dpll_param_p->m);      /* set M */
 426         sr32(CM_CLKSEL1_PLL_IVA2, 0, 7, dpll_param_p->n);       /* set N */
 427         sr32(CM_CLKEN_PLL_IVA2, 4, 4, dpll_param_p->fsel);      /* FREQSEL */
 428         sr32(CM_CLKEN_PLL_IVA2, 0, 3, PLL_LOCK);        /* lock mode */
 429         wait_on_value(BIT0, 1, CM_IDLEST_PLL_IVA2, LDELAY);
 430
 431         /* Set up GPTimers to sys_clk source only */
 432         sr32(CM_CLKSEL_PER, 0, 8, 0xff);
 433         sr32(CM_CLKSEL_WKUP, 0, 1, 1);
 434
 435         delay(5000);
 436 }
 437
 438 /*****************************************
 439  * Routine: secure_unlock
 440  * Description: Setup security registers for access
 441  * (GP Device only)
 442  *****************************************/
 443 void secure_unlock(void)
 444 {
 445         /* Permission values for registers -Full fledged permissions to all */
 446         #define UNLOCK_1 0xFFFFFFFF
 447         #define UNLOCK_2 0x00000000
 448         #define UNLOCK_3 0x0000FFFF
 449         /* Protection Module Register Target APE (PM_RT)*/
 450         __raw_writel(UNLOCK_1, RT_REQ_INFO_PERMISSION_1);
 451         __raw_writel(UNLOCK_1, RT_READ_PERMISSION_0);
 452         __raw_writel(UNLOCK_1, RT_WRITE_PERMISSION_0);
 453         __raw_writel(UNLOCK_2, RT_ADDR_MATCH_1);
 454
 455         __raw_writel(UNLOCK_3, GPMC_REQ_INFO_PERMISSION_0);
 456         __raw_writel(UNLOCK_3, GPMC_READ_PERMISSION_0);
 457         __raw_writel(UNLOCK_3, GPMC_WRITE_PERMISSION_0);
 458
 459         __raw_writel(UNLOCK_3, OCM_REQ_INFO_PERMISSION_0);
 460         __raw_writel(UNLOCK_3, OCM_READ_PERMISSION_0);
 461         __raw_writel(UNLOCK_3, OCM_WRITE_PERMISSION_0);
 462         __raw_writel(UNLOCK_2, OCM_ADDR_MATCH_2);
 463
 464         /* IVA Changes */
 465         __raw_writel(UNLOCK_3, IVA2_REQ_INFO_PERMISSION_0);
 466         __raw_writel(UNLOCK_3, IVA2_READ_PERMISSION_0);
 467         __raw_writel(UNLOCK_3, IVA2_WRITE_PERMISSION_0);
 468
 469         __raw_writel(UNLOCK_1, SMS_RG_ATT0); /* SDRC region 0 public */
 470 }
 471
 472 /**********************************************************
 473  * Routine: try_unlock_sram()
 474  * Description: If chip is GP type, unlock the SRAM for
 475  *  general use.
 476  ***********************************************************/
 477 void try_unlock_memory(void)
 478 {
 479         int mode;
 480
 481         /* if GP device unlock device SRAM for general use */
 482         /* secure code breaks for Secure/Emulation device - HS/E/T*/
 483         mode = get_device_type();
 484         if (mode == GP_DEVICE) {
 485                 secure_unlock();
 486         }
 487         return;
 488 }
 489
 490 /**********************************************************
 491  * Routine: s_init
 492  * Description: Does early system init of muxing and clocks.
 493  * - Called at time when only stack is available.
 494  **********************************************************/
 495
 496 void s_init(void)
 497 {
 498         watchdog_init();
 499 #ifdef CONFIG_3430_AS_3410
 500         /* setup the scalability control register for
 501          * 3430 to work in 3410 mode
 502          */
 503         __raw_writel(0x5ABF,CONTROL_SCALABLE_OMAP_OCP);
 504 #endif
 505         try_unlock_memory();
 506         set_muxconf_regs();
 507         delay(100);
 508         prcm_init();
 509         per_clocks_enable();
 510         config_3430sdram_ddr();
 511 }
 512
 513 /*******************************************************
 514  * Routine: misc_init_r
 515  * Description: Init ethernet (done here so udelay works)
 516  ********************************************************/
 517 int misc_init_r (void)
 518 {
 519         return(0);
 520 }
 521
 522 /******************************************************
 523  * Routine: wait_for_command_complete
 524  * Description: Wait for posting to finish on watchdog
 525  ******************************************************/
 526 void wait_for_command_complete(unsigned int wd_base)
 527 {
 528         int pending = 1;
 529         do {
 530                 pending = __raw_readl(wd_base + WWPS);
 531         } while (pending);
 532 }
 533
 534 /****************************************
 535  * Routine: watchdog_init
 536  * Description: Shut down watch dogs
 537  *****************************************/
 538 void watchdog_init(void)
 539 {
 540         /* There are 3 watch dogs WD1=Secure, WD2=MPU, WD3=IVA. WD1 is
 541          * either taken care of by ROM (HS/EMU) or not accessible (GP).
 542          * We need to take care of WD2-MPU or take a PRCM reset.  WD3
 543          * should not be running and does not generate a PRCM reset.
 544          */
 545         sr32(CM_FCLKEN_WKUP, 5, 1, 1);
 546         sr32(CM_ICLKEN_WKUP, 5, 1, 1);
 547         wait_on_value(BIT5, 0x20, CM_IDLEST_WKUP, 5); /* some issue here */
 548
 549         __raw_writel(WD_UNLOCK1, WD2_BASE + WSPR);
 550         wait_for_command_complete(WD2_BASE);
 551         __raw_writel(WD_UNLOCK2, WD2_BASE + WSPR);
 552 }
 553
 554 /**********************************************
 555  * Routine: dram_init
 556  * Description: sets uboots idea of sdram size
 557  **********************************************/
 558 int dram_init (void)
 559 {
 560         return 0;
 561 }
 562
 563 /*****************************************************************
 564  * Routine: peripheral_enable
 565  * Description: Enable the clks & power for perifs (GPT2, UART1,...)
 566  ******************************************************************/
 567 void per_clocks_enable(void)
 568 {
 569         /* Enable GP2 timer. */
 570         sr32(CM_CLKSEL_PER, 0, 1, 0x1); /* GPT2 = sys clk */
 571         sr32(CM_ICLKEN_PER, 3, 1, 0x1); /* ICKen GPT2 */
 572         sr32(CM_FCLKEN_PER, 3, 1, 0x1); /* FCKen GPT2 */
 573
 574 #ifdef CFG_NS16550
 575         /* Enable UART1 clocks */
 576         sr32(CM_FCLKEN1_CORE, 13, 1, 0x1);
 577         sr32(CM_ICLKEN1_CORE, 13, 1, 0x1);
 578 #endif
 579         delay(1000);
 580 }
 581
 582 /* Set MUX for UART, GPMC, SDRC, GPIO */
 583
 584 #define         MUX_VAL(OFFSET,VALUE)\
 585                 __raw_writew((VALUE), OMAP34XX_CTRL_BASE + (OFFSET));
 586
 587 #define         CP(x)   (CONTROL_PADCONF_##x)
 588 /*
 589  * IEN  - Input Enable
 590  * IDIS - Input Disable
 591  * PTD  - Pull type Down
 592  * PTU  - Pull type Up
 593  * DIS  - Pull type selection is inactive
 594  * EN   - Pull type selection is active
 595  * M0   - Mode 0
 596  * The commented string gives the final mux configuration for that pin
 597  */
 598 #define MUX_DEFAULT()\
 599         MUX_VAL(CP(SDRC_D0),        (IEN  | PTD | DIS | M0)) /*SDRC_D0*/\
 600         MUX_VAL(CP(SDRC_D1),        (IEN  | PTD | DIS | M0)) /*SDRC_D1*/\
 601         MUX_VAL(CP(SDRC_D2),        (IEN  | PTD | DIS | M0)) /*SDRC_D2*/\
 602         MUX_VAL(CP(SDRC_D3),        (IEN  | PTD | DIS | M0)) /*SDRC_D3*/\
 603         MUX_VAL(CP(SDRC_D4),        (IEN  | PTD | DIS | M0)) /*SDRC_D4*/\
 604         MUX_VAL(CP(SDRC_D5),        (IEN  | PTD | DIS | M0)) /*SDRC_D5*/\
 605         MUX_VAL(CP(SDRC_D6),        (IEN  | PTD | DIS | M0)) /*SDRC_D6*/\
 606         MUX_VAL(CP(SDRC_D7),        (IEN  | PTD | DIS | M0)) /*SDRC_D7*/\
 607         MUX_VAL(CP(SDRC_D8),        (IEN  | PTD | DIS | M0)) /*SDRC_D8*/\
 608         MUX_VAL(CP(SDRC_D9),        (IEN  | PTD | DIS | M0)) /*SDRC_D9*/\
 609         MUX_VAL(CP(SDRC_D10),       (IEN  | PTD | DIS | M0)) /*SDRC_D10*/\
 610         MUX_VAL(CP(SDRC_D11),       (IEN  | PTD | DIS | M0)) /*SDRC_D11*/\
 611         MUX_VAL(CP(SDRC_D12),       (IEN  | PTD | DIS | M0)) /*SDRC_D12*/\
 612         MUX_VAL(CP(SDRC_D13),       (IEN  | PTD | DIS | M0)) /*SDRC_D13*/\
 613         MUX_VAL(CP(SDRC_D14),       (IEN  | PTD | DIS | M0)) /*SDRC_D14*/\
 614         MUX_VAL(CP(SDRC_D15),       (IEN  | PTD | DIS | M0)) /*SDRC_D15*/\
 615         MUX_VAL(CP(SDRC_D16),       (IEN  | PTD | DIS | M0)) /*SDRC_D16*/\
 616         MUX_VAL(CP(SDRC_D17),       (IEN  | PTD | DIS | M0)) /*SDRC_D17*/\
 617         MUX_VAL(CP(SDRC_D18),       (IEN  | PTD | DIS | M0)) /*SDRC_D18*/\
 618         MUX_VAL(CP(SDRC_D19),       (IEN  | PTD | DIS | M0)) /*SDRC_D19*/\
 619         MUX_VAL(CP(SDRC_D20),       (IEN  | PTD | DIS | M0)) /*SDRC_D20*/\
 620         MUX_VAL(CP(SDRC_D21),       (IEN  | PTD | DIS | M0)) /*SDRC_D21*/\
 621         MUX_VAL(CP(SDRC_D22),       (IEN  | PTD | DIS | M0)) /*SDRC_D22*/\
 622         MUX_VAL(CP(SDRC_D23),       (IEN  | PTD | DIS | M0)) /*SDRC_D23*/\
 623         MUX_VAL(CP(SDRC_D24),       (IEN  | PTD | DIS | M0)) /*SDRC_D24*/\
 624         MUX_VAL(CP(SDRC_D25),       (IEN  | PTD | DIS | M0)) /*SDRC_D25*/\
 625         MUX_VAL(CP(SDRC_D26),       (IEN  | PTD | DIS | M0)) /*SDRC_D26*/\
 626         MUX_VAL(CP(SDRC_D27),       (IEN  | PTD | DIS | M0)) /*SDRC_D27*/\
 627         MUX_VAL(CP(SDRC_D28),       (IEN  | PTD | DIS | M0)) /*SDRC_D28*/\
 628         MUX_VAL(CP(SDRC_D29),       (IEN  | PTD | DIS | M0)) /*SDRC_D29*/\
 629         MUX_VAL(CP(SDRC_D30),       (IEN  | PTD | DIS | M0)) /*SDRC_D30*/\
 630         MUX_VAL(CP(SDRC_D31),       (IEN  | PTD | DIS | M0)) /*SDRC_D31*/\
 631         MUX_VAL(CP(SDRC_CLK),       (IEN  | PTD | DIS | M0)) /*SDRC_CLK*/\
 632         MUX_VAL(CP(SDRC_DQS0),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS0*/\
 633         MUX_VAL(CP(SDRC_DQS1),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS1*/\
 634         MUX_VAL(CP(SDRC_DQS2),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS2*/\
 635         MUX_VAL(CP(SDRC_DQS3),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS3*/\
 636         MUX_VAL(CP(GPMC_A1),        (IDIS | PTD | DIS | M0)) /*GPMC_A1*/\
 637         MUX_VAL(CP(GPMC_A2),        (IDIS | PTD | DIS | M0)) /*GPMC_A2*/\
 638         MUX_VAL(CP(GPMC_A3),        (IDIS | PTD | DIS | M0)) /*GPMC_A3*/\
 639         MUX_VAL(CP(GPMC_A4),        (IDIS | PTD | DIS | M0)) /*GPMC_A4*/\
 640         MUX_VAL(CP(GPMC_A5),        (IDIS | PTD | DIS | M0)) /*GPMC_A5*/\
 641         MUX_VAL(CP(GPMC_A6),        (IDIS | PTD | DIS | M0)) /*GPMC_A6*/\
 642         MUX_VAL(CP(GPMC_A7),        (IDIS | PTD | DIS | M0)) /*GPMC_A7*/\
 643         MUX_VAL(CP(GPMC_A8),        (IDIS | PTD | DIS | M0)) /*GPMC_A8*/\
 644         MUX_VAL(CP(GPMC_A9),        (IDIS | PTD | DIS | M0)) /*GPMC_A9*/\
 645         MUX_VAL(CP(GPMC_A10),       (IDIS | PTD | DIS | M0)) /*GPMC_A10*/\
 646         MUX_VAL(CP(GPMC_D0),        (IEN  | PTD | DIS | M0)) /*GPMC_D0*/\
 647         MUX_VAL(CP(GPMC_D1),        (IEN  | PTD | DIS | M0)) /*GPMC_D1*/\
 648         MUX_VAL(CP(GPMC_D2),        (IEN  | PTD | DIS | M0)) /*GPMC_D2*/\
 649         MUX_VAL(CP(GPMC_D3),        (IEN  | PTD | DIS | M0)) /*GPMC_D3*/\
 650         MUX_VAL(CP(GPMC_D4),        (IEN  | PTD | DIS | M0)) /*GPMC_D4*/\
 651         MUX_VAL(CP(GPMC_D5),        (IEN  | PTD | DIS | M0)) /*GPMC_D5*/\
 652         MUX_VAL(CP(GPMC_D6),        (IEN  | PTD | DIS | M0)) /*GPMC_D6*/\
 653         MUX_VAL(CP(GPMC_D7),        (IEN  | PTD | DIS | M0)) /*GPMC_D7*/\
 654         MUX_VAL(CP(GPMC_D8),        (IEN  | PTD | DIS | M0)) /*GPMC_D8*/\
 655         MUX_VAL(CP(GPMC_D9),        (IEN  | PTD | DIS | M0)) /*GPMC_D9*/\
 656         MUX_VAL(CP(GPMC_D10),       (IEN  | PTD | DIS | M0)) /*GPMC_D10*/\
 657         MUX_VAL(CP(GPMC_D11),       (IEN  | PTD | DIS | M0)) /*GPMC_D11*/\
 658         MUX_VAL(CP(GPMC_D12),       (IEN  | PTD | DIS | M0)) /*GPMC_D12*/\
 659         MUX_VAL(CP(GPMC_D13),       (IEN  | PTD | DIS | M0)) /*GPMC_D13*/\
 660         MUX_VAL(CP(GPMC_D14),       (IEN  | PTD | DIS | M0)) /*GPMC_D14*/\
 661         MUX_VAL(CP(GPMC_D15),       (IEN  | PTD | DIS | M0)) /*GPMC_D15*/\
 662         MUX_VAL(CP(GPMC_nCS0),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS0*/\
 663         MUX_VAL(CP(GPMC_nCS1),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS1*/\
 664         MUX_VAL(CP(GPMC_nCS2),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS2*/\
 665         MUX_VAL(CP(GPMC_nCS3),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS3*/\
 666         MUX_VAL(CP(GPMC_nCS4),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS4*/\
 667         MUX_VAL(CP(GPMC_nCS5),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS5*/\
 668         MUX_VAL(CP(GPMC_nCS6),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS6*/\
 669         MUX_VAL(CP(GPMC_nCS7),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS7*/\
 670         MUX_VAL(CP(GPMC_CLK),       (IDIS | PTD | DIS | M0)) /*GPMC_CLK*/\
 671         MUX_VAL(CP(GPMC_nADV_ALE),  (IDIS | PTD | DIS | M0)) /*GPMC_nADV_ALE*/\
 672         MUX_VAL(CP(GPMC_nOE),       (IDIS | PTD | DIS | M0)) /*GPMC_nOE*/\
 673         MUX_VAL(CP(GPMC_nWE),       (IDIS | PTD | DIS | M0)) /*GPMC_nWE*/\
 674         MUX_VAL(CP(GPMC_nBE0_CLE),  (IDIS | PTD | DIS | M0)) /*GPMC_nBE0_CLE*/\
 675         MUX_VAL(CP(GPMC_nBE1),      (IDIS | PTD | DIS | M4)) /*GPIO_61*/\
 676         MUX_VAL(CP(GPMC_nWP),       (IEN  | PTD | DIS | M0)) /*GPMC_nWP*/\
 677         MUX_VAL(CP(GPMC_WAIT0),     (IEN  | PTU | EN  | M0)) /*GPMC_WAIT0*/\
 678         MUX_VAL(CP(GPMC_WAIT1),     (IEN  | PTU | EN  | M0)) /*GPMC_WAIT1*/\
 679         MUX_VAL(CP(GPMC_WAIT2),     (IEN  | PTU | EN  | M4)) /*GPIO_64*/\
 680         MUX_VAL(CP(GPMC_WAIT3),     (IEN  | PTU | EN  | M4)) /*GPIO_65*/\
 681         MUX_VAL(CP(DSS_DATA18),     (IEN  | PTD | DIS | M4)) /*GPIO_88*/\
 682         MUX_VAL(CP(DSS_DATA19),     (IEN  | PTD | DIS | M4)) /*GPIO_89*/\
 683         MUX_VAL(CP(DSS_DATA20),     (IEN  | PTD | DIS | M4)) /*GPIO_90*/\
 684         MUX_VAL(CP(DSS_DATA21),     (IEN  | PTD | DIS | M4)) /*GPIO_91*/\
 685         MUX_VAL(CP(CAM_WEN),        (IEN  | PTD | DIS | M4)) /*GPIO_167*/\
 686         MUX_VAL(CP(UART1_TX),       (IDIS | PTD | DIS | M0)) /*UART1_TX*/\
 687         MUX_VAL(CP(UART1_RTS),      (IDIS | PTD | DIS | M0)) /*UART1_RTS*/\
 688         MUX_VAL(CP(UART1_CTS),      (IEN | PTU | DIS | M0)) /*UART1_CTS*/\
 689         MUX_VAL(CP(UART1_RX),       (IEN | PTD | DIS | M0)) /*UART1_RX*/\
 690         MUX_VAL(CP(McBSP1_DX),      (IEN  | PTD | DIS | M4)) /*GPIO_158*/\
 691         MUX_VAL(CP(SYS_32K),        (IEN  | PTD | DIS | M0)) /*SYS_32K*/\
 692         MUX_VAL(CP(SYS_BOOT0),      (IEN  | PTD | DIS | M4)) /*GPIO_2 */\
 693         MUX_VAL(CP(SYS_BOOT1),      (IEN  | PTD | DIS | M4)) /*GPIO_3 */\
 694         MUX_VAL(CP(SYS_BOOT2),      (IEN  | PTD | DIS | M4)) /*GPIO_4 */\
 695         MUX_VAL(CP(SYS_BOOT3),      (IEN  | PTD | DIS | M4)) /*GPIO_5 */\
 696         MUX_VAL(CP(SYS_BOOT4),      (IEN  | PTD | DIS | M4)) /*GPIO_6 */\
 697         MUX_VAL(CP(SYS_BOOT5),      (IEN  | PTD | DIS | M4)) /*GPIO_7 */\
 698         MUX_VAL(CP(SYS_BOOT6),      (IEN  | PTD | DIS | M4)) /*GPIO_8 */\
 699         MUX_VAL(CP(SYS_CLKOUT2),    (IEN  | PTU | EN  | M4)) /*GPIO_186*/\
 700         MUX_VAL(CP(JTAG_nTRST),     (IEN  | PTD | DIS | M0)) /*JTAG_nTRST*/\
 701         MUX_VAL(CP(JTAG_TCK),       (IEN  | PTD | DIS | M0)) /*JTAG_TCK*/\
 702         MUX_VAL(CP(JTAG_TMS),       (IEN  | PTD | DIS | M0)) /*JTAG_TMS*/\
 703         MUX_VAL(CP(JTAG_TDI),       (IEN  | PTD | DIS | M0)) /*JTAG_TDI*/\
 704         MUX_VAL(CP(JTAG_EMU0),      (IEN  | PTD | DIS | M0)) /*JTAG_EMU0*/\
 705         MUX_VAL(CP(JTAG_EMU1),      (IEN  | PTD | DIS | M0)) /*JTAG_EMU1*/\
 706         MUX_VAL(CP(ETK_CLK),        (IEN  | PTD | DIS | M4)) /*GPIO_12*/\
 707         MUX_VAL(CP(ETK_CTL),        (IEN  | PTD | DIS | M4)) /*GPIO_13*/\
 708         MUX_VAL(CP(ETK_D0 ),        (IEN  | PTD | DIS | M4)) /*GPIO_14*/\
 709         MUX_VAL(CP(ETK_D1 ),        (IEN  | PTD | DIS | M4)) /*GPIO_15*/\
 710         MUX_VAL(CP(ETK_D2 ),        (IEN  | PTD | DIS | M4)) /*GPIO_16*/\
 711         MUX_VAL(CP(ETK_D10),        (IEN  | PTD | DIS | M4)) /*GPIO_24*/\
 712         MUX_VAL(CP(ETK_D11),        (IEN  | PTD | DIS | M4)) /*GPIO_25*/\
 713         MUX_VAL(CP(ETK_D12),        (IEN  | PTD | DIS | M4)) /*GPIO_26*/\
 714         MUX_VAL(CP(ETK_D13),        (IEN  | PTD | DIS | M4)) /*GPIO_27*/\
 715         MUX_VAL(CP(ETK_D14),        (IEN  | PTD | DIS | M4)) /*GPIO_28*/\
 716         MUX_VAL(CP(ETK_D15),        (IEN  | PTD | DIS | M4)) /*GPIO_29*/
 717
 718 /**********************************************************
 719  * Routine: set_muxconf_regs
 720  * Description: Setting up the configuration Mux registers
 721  *              specific to the hardware. Many pins need
 722  *              to be moved from protect to primary mode.
 723  *********************************************************/
 724 void set_muxconf_regs(void)
 725 {
 726         MUX_DEFAULT();
 727 }
 728
 729 /**********************************************************
 730  * Routine: nand+_init
 731  * Description: Set up nand for nand and jffs2 commands
 732  *********************************************************/
 733
 734 int nand_init(void)
 735 {
 736         /* global settings */
 737         __raw_writel(0x10, GPMC_SYSCONFIG);     /* smart idle */
 738         __raw_writel(0x0, GPMC_IRQENABLE);      /* isr's sources masked */
 739         __raw_writel(0, GPMC_TIMEOUT_CONTROL);/* timeout disable */
 740
 741         /* Set the GPMC Vals . For NAND boot on 3430SDP, NAND is mapped at CS0
 742          *  , NOR at CS1 and MPDB at CS3. And oneNAND boot, we map oneNAND at CS0.
 743          *  We configure only GPMC CS0 with required values. Configiring other devices
 744          *  at other CS in done in u-boot anyway. So we don't have to bother doing it here.
 745          */
 746         __raw_writel(0 , GPMC_CONFIG7 + GPMC_CONFIG_CS0);
 747         delay(1000);
 748
 749         if ((get_mem_type() == GPMC_NAND) || (get_mem_type() == MMC_NAND)){
 750                 __raw_writel( M_NAND_GPMC_CONFIG1, GPMC_CONFIG1 + GPMC_CONFIG_CS0);
 751                 __raw_writel( M_NAND_GPMC_CONFIG2, GPMC_CONFIG2 + GPMC_CONFIG_CS0);
 752                 __raw_writel( M_NAND_GPMC_CONFIG3, GPMC_CONFIG3 + GPMC_CONFIG_CS0);
 753                 __raw_writel( M_NAND_GPMC_CONFIG4, GPMC_CONFIG4 + GPMC_CONFIG_CS0);
 754                 __raw_writel( M_NAND_GPMC_CONFIG5, GPMC_CONFIG5 + GPMC_CONFIG_CS0);
 755                 __raw_writel( M_NAND_GPMC_CONFIG6, GPMC_CONFIG6 + GPMC_CONFIG_CS0);
 756
 757                 /* Enable the GPMC Mapping */
 758                 __raw_writel(( ((OMAP34XX_GPMC_CS0_SIZE & 0xF)<<8) |
 759                              ((NAND_BASE_ADR>>24) & 0x3F) |
 760                              (1<<6) ),  (GPMC_CONFIG7 + GPMC_CONFIG_CS0));
 761                 delay(2000);
 762
 763                 if (nand_chip()){
 764 #ifdef CFG_PRINTF
 765                         printf("Unsupported Chip!\n");
 766 #endif
 767                         return 1;
 768                 }
 769
 770         }
 771
 772         if ((get_mem_type() == GPMC_ONENAND) || (get_mem_type() == MMC_ONENAND)){
 773                 __raw_writel( ONENAND_GPMC_CONFIG1, GPMC_CONFIG1 + GPMC_CONFIG_CS0);
 774                 __raw_writel( ONENAND_GPMC_CONFIG2, GPMC_CONFIG2 + GPMC_CONFIG_CS0);
 775                 __raw_writel( ONENAND_GPMC_CONFIG3, GPMC_CONFIG3 + GPMC_CONFIG_CS0);
 776                 __raw_writel( ONENAND_GPMC_CONFIG4, GPMC_CONFIG4 + GPMC_CONFIG_CS0);
 777                 __raw_writel( ONENAND_GPMC_CONFIG5, GPMC_CONFIG5 + GPMC_CONFIG_CS0);
 778                 __raw_writel( ONENAND_GPMC_CONFIG6, GPMC_CONFIG6 + GPMC_CONFIG_CS0);
 779
 780                 /* Enable the GPMC Mapping */
 781                 __raw_writel(( ((OMAP34XX_GPMC_CS0_SIZE & 0xF)<<8) |
 782                              ((ONENAND_BASE>>24) & 0x3F) |
 783                              (1<<6) ),  (GPMC_CONFIG7 + GPMC_CONFIG_CS0));
 784                 delay(2000);
 785
 786                 if (onenand_chip()){
 787 #ifdef CFG_PRINTF
 788                         printf("OneNAND Unsupported !\n");
 789 #endif
 790                         return 1;
 791                 }
 792         }
 793         return 0;
 794 }
 795
 796
 797 typedef int (mmc_boot_addr) (void);
 798 int mmc_boot(unsigned char *buf)
 799 {
 800
 801        long size = 0;
 802 #ifdef CFG_CMD_FAT
 803        block_dev_desc_t *dev_desc = NULL;
 804        unsigned char ret = 0;
 805
 806        printf("Starting X-loader on MMC \n");
 807
 808        ret = mmc_init(1);
 809        if(ret == 0){
 810                printf("\n MMC init failed \n");
 811                return 0;
 812        }
 813
 814        dev_desc = mmc_get_dev(0);
 815        fat_register_device(dev_desc, 1);
 816        size = file_fat_read("u-boot.bin", buf, 0);
 817        if (size == -1) {
 818                return 0;
 819        }
 820        printf("\n%ld Bytes Read from MMC \n", size);
 821
 822        printf("Starting OS Bootloader from MMC...\n");
 823 #endif
 824        return size;
 825 }
 826
 827 /* optionally do something like blinking LED */
 828 void board_hang (void)
 829 { while (0) {};}