x86, apic: APIC code touches invalid MSR on P5 class machines
authorBryan O'Donoghue <bryan.odonoghue@linux.intel.com>
Wed, 18 Apr 2012 16:37:39 +0000 (17:37 +0100)
committerBen Hutchings <ben@decadent.org.uk>
Fri, 11 May 2012 12:14:31 +0000 (13:14 +0100)
commit5b13871a6f0c65eef175caad5158aeb75d079e14
tree99ca3a2bf86f8d88826899ae44d30003efc4fbe0
parent31114c4a00db7d7fc730648906bab2a343e22150
x86, apic: APIC code touches invalid MSR on P5 class machines

commit cbf2829b61c136edcba302a5e1b6b40e97d32c00 upstream.

Current APIC code assumes MSR_IA32_APICBASE is present for all systems.
Pentium Classic P5 and friends didn't have this MSR. MSR_IA32_APICBASE
was introduced as an architectural MSR by Intel @ P6.

Code paths that can touch this MSR invalidly are when vendor == Intel &&
cpu-family == 5 and APIC bit is set in CPUID - or when you simply pass
lapic on the kernel command line, on a P5.

The below patch stops Linux incorrectly interfering with the
MSR_IA32_APICBASE for P5 class machines. Other code paths exist that
touch the MSR - however those paths are not currently reachable for a
conformant P5.

Signed-off-by: Bryan O'Donoghue <bryan.odonoghue@linux.intel.com>
Link: http://lkml.kernel.org/r/4F8EEDD3.1080404@linux.intel.com
Signed-off-by: H. Peter Anvin <hpa@linux.intel.com>
Signed-off-by: Ben Hutchings <ben@decadent.org.uk>
arch/x86/kernel/apic/apic.c