sound/pci/hda/hda_intel.c

   1 /*
   2  *
   3  *  hda_intel.c - Implementation of primary alsa driver code base for Intel HD Audio.
   4  *
   5  *  Copyright(c) 2004 Intel Corporation. All rights reserved.
   6  *
   7  *  Copyright (c) 2004 Takashi Iwai <tiwai@suse.de>
   8  *                     PeiSen Hou <pshou@realtek.com.tw>
   9  *
  10  *  This program is free software; you can redistribute it and/or modify it
  11  *  under the terms of the GNU General Public License as published by the Free
  12  *  Software Foundation; either version 2 of the License, or (at your option)
  13  *  any later version.
  14  *
  15  *  This program is distributed in the hope that it will be useful, but WITHOUT
  16  *  ANY WARRANTY; without even the implied warranty of MERCHANTABILITY or
  17  *  FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public License for
  18  *  more details.
  19  *
  20  *  You should have received a copy of the GNU General Public License along with
  21  *  this program; if not, write to the Free Software Foundation, Inc., 59
  22  *  Temple Place - Suite 330, Boston, MA  02111-1307, USA.
  23  *
  24  *  CONTACTS:
  25  *
  26  *  Matt Jared          matt.jared@intel.com
  27  *  Andy Kopp           andy.kopp@intel.com
  28  *  Dan Kogan           dan.d.kogan@intel.com
  29  *
  30  *  CHANGES:
  31  *
  32  *  2004.12.01  Major rewrite by tiwai, merged the work of pshou
  33  *
  34  */
  35
  36 #include <sound/driver.h>
  37 #include <asm/io.h>
  38 #include <linux/delay.h>
  39 #include <linux/interrupt.h>
  40 #include <linux/kernel.h>
  41 #include <linux/module.h>
  42 #include <linux/moduleparam.h>
  43 #include <linux/init.h>
  44 #include <linux/slab.h>
  45 #include <linux/pci.h>
  46 #include <linux/mutex.h>
  47 #include <sound/core.h>
  48 #include <sound/initval.h>
  49 #include "hda_codec.h"
  50
  51
  52 static int index = SNDRV_DEFAULT_IDX1;
  53 static char *id = SNDRV_DEFAULT_STR1;
  54 static char *model;
  55 static int position_fix;
  56 static int probe_mask = -1;
  57 static int single_cmd;
  58 static int disable_msi;
  59
  60 module_param(index, int, 0444);
  61 MODULE_PARM_DESC(index, "Index value for Intel HD audio interface.");
  62 module_param(id, charp, 0444);
  63 MODULE_PARM_DESC(id, "ID string for Intel HD audio interface.");
  64 module_param(model, charp, 0444);
  65 MODULE_PARM_DESC(model, "Use the given board model.");
  66 module_param(position_fix, int, 0444);
  67 MODULE_PARM_DESC(position_fix, "Fix DMA pointer (0 = auto, 1 = none, 2 = POSBUF, 3 = FIFO size).");
  68 module_param(probe_mask, int, 0444);
  69 MODULE_PARM_DESC(probe_mask, "Bitmask to probe codecs (default = -1).");
  70 module_param(single_cmd, bool, 0444);
  71 MODULE_PARM_DESC(single_cmd, "Use single command to communicate with codecs (for debugging only).");
  72 module_param(disable_msi, int, 0);
  73 MODULE_PARM_DESC(disable_msi, "Disable Message Signaled Interrupt (MSI)");
  74
  75
  76 /* just for backward compatibility */
  77 static int enable;
  78 module_param(enable, bool, 0444);
  79
  80 MODULE_LICENSE("GPL");
  81 MODULE_SUPPORTED_DEVICE("{{Intel, ICH6},"
  82                          "{Intel, ICH6M},"
  83                          "{Intel, ICH7},"
  84                          "{Intel, ESB2},"
  85                          "{Intel, ICH8},"
  86                          "{ATI, SB450},"
  87                          "{ATI, SB600},"
  88                          "{ATI, RS600},"
  89                          "{ATI, RS690},"
  90                          "{VIA, VT8251},"
  91                          "{VIA, VT8237A},"
  92                          "{SiS, SIS966},"
  93                          "{ULI, M5461}}");
  94 MODULE_DESCRIPTION("Intel HDA driver");
  95
  96 #define SFX     "hda-intel: "
  97
  98 /*
  99  * registers
 100  */
 101 #define ICH6_REG_GCAP                   0x00
 102 #define ICH6_REG_VMIN                   0x02
 103 #define ICH6_REG_VMAJ                   0x03
 104 #define ICH6_REG_OUTPAY                 0x04
 105 #define ICH6_REG_INPAY                  0x06
 106 #define ICH6_REG_GCTL                   0x08
 107 #define ICH6_REG_WAKEEN                 0x0c
 108 #define ICH6_REG_STATESTS               0x0e
 109 #define ICH6_REG_GSTS                   0x10
 110 #define ICH6_REG_INTCTL                 0x20
 111 #define ICH6_REG_INTSTS                 0x24
 112 #define ICH6_REG_WALCLK                 0x30
 113 #define ICH6_REG_SYNC                   0x34
 114 #define ICH6_REG_CORBLBASE              0x40
 115 #define ICH6_REG_CORBUBASE              0x44
 116 #define ICH6_REG_CORBWP                 0x48
 117 #define ICH6_REG_CORBRP                 0x4A
 118 #define ICH6_REG_CORBCTL                0x4c
 119 #define ICH6_REG_CORBSTS                0x4d
 120 #define ICH6_REG_CORBSIZE               0x4e
 121
 122 #define ICH6_REG_RIRBLBASE              0x50
 123 #define ICH6_REG_RIRBUBASE              0x54
 124 #define ICH6_REG_RIRBWP                 0x58
 125 #define ICH6_REG_RINTCNT                0x5a
 126 #define ICH6_REG_RIRBCTL                0x5c
 127 #define ICH6_REG_RIRBSTS                0x5d
 128 #define ICH6_REG_RIRBSIZE               0x5e
 129
 130 #define ICH6_REG_IC                     0x60
 131 #define ICH6_REG_IR                     0x64
 132 #define ICH6_REG_IRS                    0x68
 133 #define   ICH6_IRS_VALID        (1<<1)
 134 #define   ICH6_IRS_BUSY         (1<<0)
 135
 136 #define ICH6_REG_DPLBASE                0x70
 137 #define ICH6_REG_DPUBASE                0x74
 138 #define   ICH6_DPLBASE_ENABLE   0x1     /* Enable position buffer */
 139
 140 /* SD offset: SDI0=0x80, SDI1=0xa0, ... SDO3=0x160 */
 141 enum { SDI0, SDI1, SDI2, SDI3, SDO0, SDO1, SDO2, SDO3 };
 142
 143 /* stream register offsets from stream base */
 144 #define ICH6_REG_SD_CTL                 0x00
 145 #define ICH6_REG_SD_STS                 0x03
 146 #define ICH6_REG_SD_LPIB                0x04
 147 #define ICH6_REG_SD_CBL                 0x08
 148 #define ICH6_REG_SD_LVI                 0x0c
 149 #define ICH6_REG_SD_FIFOW               0x0e
 150 #define ICH6_REG_SD_FIFOSIZE            0x10
 151 #define ICH6_REG_SD_FORMAT              0x12
 152 #define ICH6_REG_SD_BDLPL               0x18
 153 #define ICH6_REG_SD_BDLPU               0x1c
 154
 155 /* PCI space */
 156 #define ICH6_PCIREG_TCSEL       0x44
 157
 158 /*
 159  * other constants
 160  */
 161
 162 /* max number of SDs */
 163 /* ICH, ATI and VIA have 4 playback and 4 capture */
 164 #define ICH6_CAPTURE_INDEX      0
 165 #define ICH6_NUM_CAPTURE        4
 166 #define ICH6_PLAYBACK_INDEX     4
 167 #define ICH6_NUM_PLAYBACK       4
 168
 169 /* ULI has 6 playback and 5 capture */
 170 #define ULI_CAPTURE_INDEX       0
 171 #define ULI_NUM_CAPTURE         5
 172 #define ULI_PLAYBACK_INDEX      5
 173 #define ULI_NUM_PLAYBACK        6
 174
 175 /* ATI HDMI has 1 playback and 0 capture */
 176 #define ATIHDMI_CAPTURE_INDEX   0
 177 #define ATIHDMI_NUM_CAPTURE     0
 178 #define ATIHDMI_PLAYBACK_INDEX  0
 179 #define ATIHDMI_NUM_PLAYBACK    1
 180
 181 /* this number is statically defined for simplicity */
 182 #define MAX_AZX_DEV             16
 183
 184 /* max number of fragments - we may use more if allocating more pages for BDL */
 185 #define BDL_SIZE                PAGE_ALIGN(8192)
 186 #define AZX_MAX_FRAG            (BDL_SIZE / (MAX_AZX_DEV * 16))
 187 /* max buffer size - no h/w limit, you can increase as you like */
 188 #define AZX_MAX_BUF_SIZE        (1024*1024*1024)
 189 /* max number of PCM devics per card */
 190 #define AZX_MAX_AUDIO_PCMS      6
 191 #define AZX_MAX_MODEM_PCMS      2
 192 #define AZX_MAX_PCMS            (AZX_MAX_AUDIO_PCMS + AZX_MAX_MODEM_PCMS)
 193
 194 /* RIRB int mask: overrun[2], response[0] */
 195 #define RIRB_INT_RESPONSE       0x01
 196 #define RIRB_INT_OVERRUN        0x04
 197 #define RIRB_INT_MASK           0x05
 198
 199 /* STATESTS int mask: SD2,SD1,SD0 */
 200 #define STATESTS_INT_MASK       0x07
 201 #define AZX_MAX_CODECS          4
 202
 203 /* SD_CTL bits */
 204 #define SD_CTL_STREAM_RESET     0x01    /* stream reset bit */
 205 #define SD_CTL_DMA_START        0x02    /* stream DMA start bit */
 206 #define SD_CTL_STREAM_TAG_MASK  (0xf << 20)
 207 #define SD_CTL_STREAM_TAG_SHIFT 20
 208
 209 /* SD_CTL and SD_STS */
 210 #define SD_INT_DESC_ERR         0x10    /* descriptor error interrupt */
 211 #define SD_INT_FIFO_ERR         0x08    /* FIFO error interrupt */
 212 #define SD_INT_COMPLETE         0x04    /* completion interrupt */
 213 #define SD_INT_MASK             (SD_INT_DESC_ERR|SD_INT_FIFO_ERR|SD_INT_COMPLETE)
 214
 215 /* SD_STS */
 216 #define SD_STS_FIFO_READY       0x20    /* FIFO ready */
 217
 218 /* INTCTL and INTSTS */
 219 #define ICH6_INT_ALL_STREAM     0xff            /* all stream interrupts */
 220 #define ICH6_INT_CTRL_EN        0x40000000      /* controller interrupt enable bit */
 221 #define ICH6_INT_GLOBAL_EN      0x80000000      /* global interrupt enable bit */
 222
 223 /* GCTL unsolicited response enable bit */
 224 #define ICH6_GCTL_UREN          (1<<8)
 225
 226 /* GCTL reset bit */
 227 #define ICH6_GCTL_RESET         (1<<0)
 228
 229 /* CORB/RIRB control, read/write pointer */
 230 #define ICH6_RBCTL_DMA_EN       0x02    /* enable DMA */
 231 #define ICH6_RBCTL_IRQ_EN       0x01    /* enable IRQ */
 232 #define ICH6_RBRWP_CLR          0x8000  /* read/write pointer clear */
 233 /* below are so far hardcoded - should read registers in future */
 234 #define ICH6_MAX_CORB_ENTRIES   256
 235 #define ICH6_MAX_RIRB_ENTRIES   256
 236
 237 /* position fix mode */
 238 enum {
 239         POS_FIX_AUTO,
 240         POS_FIX_NONE,
 241         POS_FIX_POSBUF,
 242         POS_FIX_FIFO,
 243 };
 244
 245 /* Defines for ATI HD Audio support in SB450 south bridge */
 246 #define ATI_SB450_HDAUDIO_MISC_CNTR2_ADDR   0x42
 247 #define ATI_SB450_HDAUDIO_ENABLE_SNOOP      0x02
 248
 249 /* Defines for Nvidia HDA support */
 250 #define NVIDIA_HDA_TRANSREG_ADDR      0x4e
 251 #define NVIDIA_HDA_ENABLE_COHBITS     0x0f
 252
 253 /*
 254  */
 255
 256 struct azx_dev {
 257         u32 *bdl;                       /* virtual address of the BDL */
 258         dma_addr_t bdl_addr;            /* physical address of the BDL */
 259         u32 *posbuf;                    /* position buffer pointer */
 260
 261         unsigned int bufsize;           /* size of the play buffer in bytes */
 262         unsigned int fragsize;          /* size of each period in bytes */
 263         unsigned int frags;             /* number for period in the play buffer */
 264         unsigned int fifo_size;         /* FIFO size */
 265
 266         void __iomem *sd_addr;          /* stream descriptor pointer */
 267
 268         u32 sd_int_sta_mask;            /* stream int status mask */
 269
 270         /* pcm support */
 271         struct snd_pcm_substream *substream;    /* assigned substream, set in PCM open */
 272         unsigned int format_val;        /* format value to be set in the controller and the codec */
 273         unsigned char stream_tag;       /* assigned stream */
 274         unsigned char index;            /* stream index */
 275         /* for sanity check of position buffer */
 276         unsigned int period_intr;
 277
 278         unsigned int opened :1;
 279         unsigned int running :1;
 280 };
 281
 282 /* CORB/RIRB */
 283 struct azx_rb {
 284         u32 *buf;               /* CORB/RIRB buffer
 285                                  * Each CORB entry is 4byte, RIRB is 8byte
 286                                  */
 287         dma_addr_t addr;        /* physical address of CORB/RIRB buffer */
 288         /* for RIRB */
 289         unsigned short rp, wp;  /* read/write pointers */
 290         int cmds;               /* number of pending requests */
 291         u32 res;                /* last read value */
 292 };
 293
 294 struct azx {
 295         struct snd_card *card;
 296         struct pci_dev *pci;
 297
 298         /* chip type specific */
 299         int driver_type;
 300         int playback_streams;
 301         int playback_index_offset;
 302         int capture_streams;
 303         int capture_index_offset;
 304         int num_streams;
 305
 306         /* pci resources */
 307         unsigned long addr;
 308         void __iomem *remap_addr;
 309         int irq;
 310
 311         /* locks */
 312         spinlock_t reg_lock;
 313         struct mutex open_mutex;
 314
 315         /* streams (x num_streams) */
 316         struct azx_dev *azx_dev;
 317
 318         /* PCM */
 319         unsigned int pcm_devs;
 320         struct snd_pcm *pcm[AZX_MAX_PCMS];
 321
 322         /* HD codec */
 323         unsigned short codec_mask;
 324         struct hda_bus *bus;
 325
 326         /* CORB/RIRB */
 327         struct azx_rb corb;
 328         struct azx_rb rirb;
 329
 330         /* BDL, CORB/RIRB and position buffers */
 331         struct snd_dma_buffer bdl;
 332         struct snd_dma_buffer rb;
 333         struct snd_dma_buffer posbuf;
 334
 335         /* flags */
 336         int position_fix;
 337         unsigned int initialized :1;
 338         unsigned int single_cmd :1;
 339         unsigned int polling_mode :1;
 340 };
 341
 342 /* driver types */
 343 enum {
 344         AZX_DRIVER_ICH,
 345         AZX_DRIVER_ATI,
 346         AZX_DRIVER_ATIHDMI,
 347         AZX_DRIVER_VIA,
 348         AZX_DRIVER_SIS,
 349         AZX_DRIVER_ULI,
 350         AZX_DRIVER_NVIDIA,
 351 };
 352
 353 static char *driver_short_names[] __devinitdata = {
 354         [AZX_DRIVER_ICH] = "HDA Intel",
 355         [AZX_DRIVER_ATI] = "HDA ATI SB",
 356         [AZX_DRIVER_ATIHDMI] = "HDA ATI HDMI",
 357         [AZX_DRIVER_VIA] = "HDA VIA VT82xx",
 358         [AZX_DRIVER_SIS] = "HDA SIS966",
 359         [AZX_DRIVER_ULI] = "HDA ULI M5461",
 360         [AZX_DRIVER_NVIDIA] = "HDA NVidia",
 361 };
 362
 363 /*
 364  * macros for easy use
 365  */
 366 #define azx_writel(chip,reg,value) \
 367         writel(value, (chip)->remap_addr + ICH6_REG_##reg)
 368 #define azx_readl(chip,reg) \
 369         readl((chip)->remap_addr + ICH6_REG_##reg)
 370 #define azx_writew(chip,reg,value) \
 371         writew(value, (chip)->remap_addr + ICH6_REG_##reg)
 372 #define azx_readw(chip,reg) \
 373         readw((chip)->remap_addr + ICH6_REG_##reg)
 374 #define azx_writeb(chip,reg,value) \
 375         writeb(value, (chip)->remap_addr + ICH6_REG_##reg)
 376 #define azx_readb(chip,reg) \
 377         readb((chip)->remap_addr + ICH6_REG_##reg)
 378
 379 #define azx_sd_writel(dev,reg,value) \
 380         writel(value, (dev)->sd_addr + ICH6_REG_##reg)
 381 #define azx_sd_readl(dev,reg) \
 382         readl((dev)->sd_addr + ICH6_REG_##reg)
 383 #define azx_sd_writew(dev,reg,value) \
 384         writew(value, (dev)->sd_addr + ICH6_REG_##reg)
 385 #define azx_sd_readw(dev,reg) \
 386         readw((dev)->sd_addr + ICH6_REG_##reg)
 387 #define azx_sd_writeb(dev,reg,value) \
 388         writeb(value, (dev)->sd_addr + ICH6_REG_##reg)
 389 #define azx_sd_readb(dev,reg) \
 390         readb((dev)->sd_addr + ICH6_REG_##reg)
 391
 392 /* for pcm support */
 393 #define get_azx_dev(substream) (substream->runtime->private_data)
 394
 395 /* Get the upper 32bit of the given dma_addr_t
 396  * Compiler should optimize and eliminate the code if dma_addr_t is 32bit
 397  */
 398 #define upper_32bit(addr) (sizeof(addr) > 4 ? (u32)((addr) >> 32) : (u32)0)
 399
 400
 401 /*
 402  * Interface for HD codec
 403  */
 404
 405 /*
 406  * CORB / RIRB interface
 407  */
 408 static int azx_alloc_cmd_io(struct azx *chip)
 409 {
 410         int err;
 411
 412         /* single page (at least 4096 bytes) must suffice for both ringbuffes */
 413         err = snd_dma_alloc_pages(SNDRV_DMA_TYPE_DEV, snd_dma_pci_data(chip->pci),
 414                                   PAGE_SIZE, &chip->rb);
 415         if (err < 0) {
 416                 snd_printk(KERN_ERR SFX "cannot allocate CORB/RIRB\n");
 417                 return err;
 418         }
 419         return 0;
 420 }
 421
 422 static void azx_init_cmd_io(struct azx *chip)
 423 {
 424         /* CORB set up */
 425         chip->corb.addr = chip->rb.addr;
 426         chip->corb.buf = (u32 *)chip->rb.area;
 427         azx_writel(chip, CORBLBASE, (u32)chip->corb.addr);
 428         azx_writel(chip, CORBUBASE, upper_32bit(chip->corb.addr));
 429
 430         /* set the corb size to 256 entries (ULI requires explicitly) */
 431         azx_writeb(chip, CORBSIZE, 0x02);
 432         /* set the corb write pointer to 0 */
 433         azx_writew(chip, CORBWP, 0);
 434         /* reset the corb hw read pointer */
 435         azx_writew(chip, CORBRP, ICH6_RBRWP_CLR);
 436         /* enable corb dma */
 437         azx_writeb(chip, CORBCTL, ICH6_RBCTL_DMA_EN);
 438
 439         /* RIRB set up */
 440         chip->rirb.addr = chip->rb.addr + 2048;
 441         chip->rirb.buf = (u32 *)(chip->rb.area + 2048);
 442         azx_writel(chip, RIRBLBASE, (u32)chip->rirb.addr);
 443         azx_writel(chip, RIRBUBASE, upper_32bit(chip->rirb.addr));
 444
 445         /* set the rirb size to 256 entries (ULI requires explicitly) */
 446         azx_writeb(chip, RIRBSIZE, 0x02);
 447         /* reset the rirb hw write pointer */
 448         azx_writew(chip, RIRBWP, ICH6_RBRWP_CLR);
 449         /* set N=1, get RIRB response interrupt for new entry */
 450         azx_writew(chip, RINTCNT, 1);
 451         /* enable rirb dma and response irq */
 452         azx_writeb(chip, RIRBCTL, ICH6_RBCTL_DMA_EN | ICH6_RBCTL_IRQ_EN);
 453         chip->rirb.rp = chip->rirb.cmds = 0;
 454 }
 455
 456 static void azx_free_cmd_io(struct azx *chip)
 457 {
 458         /* disable ringbuffer DMAs */
 459         azx_writeb(chip, RIRBCTL, 0);
 460         azx_writeb(chip, CORBCTL, 0);
 461 }
 462
 463 /* send a command */
 464 static int azx_corb_send_cmd(struct hda_codec *codec, hda_nid_t nid, int direct,
 465                              unsigned int verb, unsigned int para)
 466 {
 467         struct azx *chip = codec->bus->private_data;
 468         unsigned int wp;
 469         u32 val;
 470
 471         val = (u32)(codec->addr & 0x0f) << 28;
 472         val |= (u32)direct << 27;
 473         val |= (u32)nid << 20;
 474         val |= verb << 8;
 475         val |= para;
 476
 477         /* add command to corb */
 478         wp = azx_readb(chip, CORBWP);
 479         wp++;
 480         wp %= ICH6_MAX_CORB_ENTRIES;
 481
 482         spin_lock_irq(&chip->reg_lock);
 483         chip->rirb.cmds++;
 484         chip->corb.buf[wp] = cpu_to_le32(val);
 485         azx_writel(chip, CORBWP, wp);
 486         spin_unlock_irq(&chip->reg_lock);
 487
 488         return 0;
 489 }
 490
 491 #define ICH6_RIRB_EX_UNSOL_EV   (1<<4)
 492
 493 /* retrieve RIRB entry - called from interrupt handler */
 494 static void azx_update_rirb(struct azx *chip)
 495 {
 496         unsigned int rp, wp;
 497         u32 res, res_ex;
 498
 499         wp = azx_readb(chip, RIRBWP);
 500         if (wp == chip->rirb.wp)
 501                 return;
 502         chip->rirb.wp = wp;
 503
 504         while (chip->rirb.rp != wp) {
 505                 chip->rirb.rp++;
 506                 chip->rirb.rp %= ICH6_MAX_RIRB_ENTRIES;
 507
 508                 rp = chip->rirb.rp << 1; /* an RIRB entry is 8-bytes */
 509                 res_ex = le32_to_cpu(chip->rirb.buf[rp + 1]);
 510                 res = le32_to_cpu(chip->rirb.buf[rp]);
 511                 if (res_ex & ICH6_RIRB_EX_UNSOL_EV)
 512                         snd_hda_queue_unsol_event(chip->bus, res, res_ex);
 513                 else if (chip->rirb.cmds) {
 514                         chip->rirb.cmds--;
 515                         chip->rirb.res = res;
 516                 }
 517         }
 518 }
 519
 520 /* receive a response */
 521 static unsigned int azx_rirb_get_response(struct hda_codec *codec)
 522 {
 523         struct azx *chip = codec->bus->private_data;
 524         unsigned long timeout;
 525
 526  again:
 527         timeout = jiffies + msecs_to_jiffies(1000);
 528         do {
 529                 if (chip->polling_mode) {
 530                         spin_lock_irq(&chip->reg_lock);
 531                         azx_update_rirb(chip);
 532                         spin_unlock_irq(&chip->reg_lock);
 533                 }
 534                 if (! chip->rirb.cmds)
 535                         return chip->rirb.res; /* the last value */
 536                 schedule_timeout_interruptible(1);
 537         } while (time_after_eq(timeout, jiffies));
 538
 539         if (!chip->polling_mode) {
 540                 snd_printk(KERN_WARNING "hda_intel: azx_get_response timeout, "
 541                            "switching to polling mode...\n");
 542                 chip->polling_mode = 1;
 543                 goto again;
 544         }
 545
 546         snd_printk(KERN_ERR "hda_intel: azx_get_response timeout, "
 547                    "switching to single_cmd mode...\n");
 548         chip->rirb.rp = azx_readb(chip, RIRBWP);
 549         chip->rirb.cmds = 0;
 550         /* switch to single_cmd mode */
 551         chip->single_cmd = 1;
 552         azx_free_cmd_io(chip);
 553         return -1;
 554 }
 555
 556 /*
 557  * Use the single immediate command instead of CORB/RIRB for simplicity
 558  *
 559  * Note: according to Intel, this is not preferred use.  The command was
 560  *       intended for the BIOS only, and may get confused with unsolicited
 561  *       responses.  So, we shouldn't use it for normal operation from the
 562  *       driver.
 563  *       I left the codes, however, for debugging/testing purposes.
 564  */
 565
 566 /* send a command */
 567 static int azx_single_send_cmd(struct hda_codec *codec, hda_nid_t nid,
 568                                int direct, unsigned int verb,
 569                                unsigned int para)
 570 {
 571         struct azx *chip = codec->bus->private_data;
 572         u32 val;
 573         int timeout = 50;
 574
 575         val = (u32)(codec->addr & 0x0f) << 28;
 576         val |= (u32)direct << 27;
 577         val |= (u32)nid << 20;
 578         val |= verb << 8;
 579         val |= para;
 580
 581         while (timeout--) {
 582                 /* check ICB busy bit */
 583                 if (! (azx_readw(chip, IRS) & ICH6_IRS_BUSY)) {
 584                         /* Clear IRV valid bit */
 585                         azx_writew(chip, IRS, azx_readw(chip, IRS) | ICH6_IRS_VALID);
 586                         azx_writel(chip, IC, val);
 587                         azx_writew(chip, IRS, azx_readw(chip, IRS) | ICH6_IRS_BUSY);
 588                         return 0;
 589                 }
 590                 udelay(1);
 591         }
 592         snd_printd(SFX "send_cmd timeout: IRS=0x%x, val=0x%x\n", azx_readw(chip, IRS), val);
 593         return -EIO;
 594 }
 595
 596 /* receive a response */
 597 static unsigned int azx_single_get_response(struct hda_codec *codec)
 598 {
 599         struct azx *chip = codec->bus->private_data;
 600         int timeout = 50;
 601
 602         while (timeout--) {
 603                 /* check IRV busy bit */
 604                 if (azx_readw(chip, IRS) & ICH6_IRS_VALID)
 605                         return azx_readl(chip, IR);
 606                 udelay(1);
 607         }
 608         snd_printd(SFX "get_response timeout: IRS=0x%x\n", azx_readw(chip, IRS));
 609         return (unsigned int)-1;
 610 }
 611
 612 /*
 613  * The below are the main callbacks from hda_codec.
 614  *
 615  * They are just the skeleton to call sub-callbacks according to the
 616  * current setting of chip->single_cmd.
 617  */
 618
 619 /* send a command */
 620 static int azx_send_cmd(struct hda_codec *codec, hda_nid_t nid,
 621                         int direct, unsigned int verb,
 622                         unsigned int para)
 623 {
 624         struct azx *chip = codec->bus->private_data;
 625         if (chip->single_cmd)
 626                 return azx_single_send_cmd(codec, nid, direct, verb, para);
 627         else
 628                 return azx_corb_send_cmd(codec, nid, direct, verb, para);
 629 }
 630
 631 /* get a response */
 632 static unsigned int azx_get_response(struct hda_codec *codec)
 633 {
 634         struct azx *chip = codec->bus->private_data;
 635         if (chip->single_cmd)
 636                 return azx_single_get_response(codec);
 637         else
 638                 return azx_rirb_get_response(codec);
 639 }
 640
 641
 642 /* reset codec link */
 643 static int azx_reset(struct azx *chip)
 644 {
 645         int count;
 646
 647         /* reset controller */
 648         azx_writel(chip, GCTL, azx_readl(chip, GCTL) & ~ICH6_GCTL_RESET);
 649
 650         count = 50;
 651         while (azx_readb(chip, GCTL) && --count)
 652                 msleep(1);
 653
 654         /* delay for >= 100us for codec PLL to settle per spec
 655          * Rev 0.9 section 5.5.1
 656          */
 657         msleep(1);
 658
 659         /* Bring controller out of reset */
 660         azx_writeb(chip, GCTL, azx_readb(chip, GCTL) | ICH6_GCTL_RESET);
 661
 662         count = 50;
 663         while (!azx_readb(chip, GCTL) && --count)
 664                 msleep(1);
 665
 666         /* Brent Chartrand said to wait >= 540us for codecs to initialize */
 667         msleep(1);
 668
 669         /* check to see if controller is ready */
 670         if (!azx_readb(chip, GCTL)) {
 671                 snd_printd("azx_reset: controller not ready!\n");
 672                 return -EBUSY;
 673         }
 674
 675         /* Accept unsolicited responses */
 676         azx_writel(chip, GCTL, azx_readl(chip, GCTL) | ICH6_GCTL_UREN);
 677
 678         /* detect codecs */
 679         if (!chip->codec_mask) {
 680                 chip->codec_mask = azx_readw(chip, STATESTS);
 681                 snd_printdd("codec_mask = 0x%x\n", chip->codec_mask);
 682         }
 683
 684         return 0;
 685 }
 686
 687
 688 /*
 689  * Lowlevel interface
 690  */
 691
 692 /* enable interrupts */
 693 static void azx_int_enable(struct azx *chip)
 694 {
 695         /* enable controller CIE and GIE */
 696         azx_writel(chip, INTCTL, azx_readl(chip, INTCTL) |
 697                    ICH6_INT_CTRL_EN | ICH6_INT_GLOBAL_EN);
 698 }
 699
 700 /* disable interrupts */
 701 static void azx_int_disable(struct azx *chip)
 702 {
 703         int i;
 704
 705         /* disable interrupts in stream descriptor */
 706         for (i = 0; i < chip->num_streams; i++) {
 707                 struct azx_dev *azx_dev = &chip->azx_dev[i];
 708                 azx_sd_writeb(azx_dev, SD_CTL,
 709                               azx_sd_readb(azx_dev, SD_CTL) & ~SD_INT_MASK);
 710         }
 711
 712         /* disable SIE for all streams */
 713         azx_writeb(chip, INTCTL, 0);
 714
 715         /* disable controller CIE and GIE */
 716         azx_writel(chip, INTCTL, azx_readl(chip, INTCTL) &
 717                    ~(ICH6_INT_CTRL_EN | ICH6_INT_GLOBAL_EN));
 718 }
 719
 720 /* clear interrupts */
 721 static void azx_int_clear(struct azx *chip)
 722 {
 723         int i;
 724
 725         /* clear stream status */
 726         for (i = 0; i < chip->num_streams; i++) {
 727                 struct azx_dev *azx_dev = &chip->azx_dev[i];
 728                 azx_sd_writeb(azx_dev, SD_STS, SD_INT_MASK);
 729         }
 730
 731         /* clear STATESTS */
 732         azx_writeb(chip, STATESTS, STATESTS_INT_MASK);
 733
 734         /* clear rirb status */
 735         azx_writeb(chip, RIRBSTS, RIRB_INT_MASK);
 736
 737         /* clear int status */
 738         azx_writel(chip, INTSTS, ICH6_INT_CTRL_EN | ICH6_INT_ALL_STREAM);
 739 }
 740
 741 /* start a stream */
 742 static void azx_stream_start(struct azx *chip, struct azx_dev *azx_dev)
 743 {
 744         /* enable SIE */
 745         azx_writeb(chip, INTCTL,
 746                    azx_readb(chip, INTCTL) | (1 << azx_dev->index));
 747         /* set DMA start and interrupt mask */
 748         azx_sd_writeb(azx_dev, SD_CTL, azx_sd_readb(azx_dev, SD_CTL) |
 749                       SD_CTL_DMA_START | SD_INT_MASK);
 750 }
 751
 752 /* stop a stream */
 753 static void azx_stream_stop(struct azx *chip, struct azx_dev *azx_dev)
 754 {
 755         /* stop DMA */
 756         azx_sd_writeb(azx_dev, SD_CTL, azx_sd_readb(azx_dev, SD_CTL) &
 757                       ~(SD_CTL_DMA_START | SD_INT_MASK));
 758         azx_sd_writeb(azx_dev, SD_STS, SD_INT_MASK); /* to be sure */
 759         /* disable SIE */
 760         azx_writeb(chip, INTCTL,
 761                    azx_readb(chip, INTCTL) & ~(1 << azx_dev->index));
 762 }
 763
 764
 765 /*
 766  * initialize the chip
 767  */
 768 static void azx_init_chip(struct azx *chip)
 769 {
 770         unsigned char reg;
 771
 772         /* Clear bits 0-2 of PCI register TCSEL (at offset 0x44)
 773          * TCSEL == Traffic Class Select Register, which sets PCI express QOS
 774          * Ensuring these bits are 0 clears playback static on some HD Audio codecs
 775          */
 776         pci_read_config_byte (chip->pci, ICH6_PCIREG_TCSEL, &reg);
 777         pci_write_config_byte(chip->pci, ICH6_PCIREG_TCSEL, reg & 0xf8);
 778
 779         /* reset controller */
 780         azx_reset(chip);
 781
 782         /* initialize interrupts */
 783         azx_int_clear(chip);
 784         azx_int_enable(chip);
 785
 786         /* initialize the codec command I/O */
 787         if (!chip->single_cmd)
 788                 azx_init_cmd_io(chip);
 789
 790         /* program the position buffer */
 791         azx_writel(chip, DPLBASE, (u32)chip->posbuf.addr);
 792         azx_writel(chip, DPUBASE, upper_32bit(chip->posbuf.addr));
 793
 794         switch (chip->driver_type) {
 795         case AZX_DRIVER_ATI:
 796                 /* For ATI SB450 azalia HD audio, we need to enable snoop */
 797                 pci_read_config_byte(chip->pci, ATI_SB450_HDAUDIO_MISC_CNTR2_ADDR,
 798                                      &reg);
 799                 pci_write_config_byte(chip->pci, ATI_SB450_HDAUDIO_MISC_CNTR2_ADDR,
 800                                       (reg & 0xf8) | ATI_SB450_HDAUDIO_ENABLE_SNOOP);
 801                 break;
 802         case AZX_DRIVER_NVIDIA:
 803                 /* For NVIDIA HDA, enable snoop */
 804                 pci_read_config_byte(chip->pci,NVIDIA_HDA_TRANSREG_ADDR, &reg);
 805                 pci_write_config_byte(chip->pci,NVIDIA_HDA_TRANSREG_ADDR,
 806                                       (reg & 0xf0) | NVIDIA_HDA_ENABLE_COHBITS);
 807                 break;
 808         }
 809 }
 810
 811
 812 /*
 813  * interrupt handler
 814  */
 815 static irqreturn_t azx_interrupt(int irq, void *dev_id)
 816 {
 817         struct azx *chip = dev_id;
 818         struct azx_dev *azx_dev;
 819         u32 status;
 820         int i;
 821
 822         spin_lock(&chip->reg_lock);
 823
 824         status = azx_readl(chip, INTSTS);
 825         if (status == 0) {
 826                 spin_unlock(&chip->reg_lock);
 827                 return IRQ_NONE;
 828         }
 829
 830         for (i = 0; i < chip->num_streams; i++) {
 831                 azx_dev = &chip->azx_dev[i];
 832                 if (status & azx_dev->sd_int_sta_mask) {
 833                         azx_sd_writeb(azx_dev, SD_STS, SD_INT_MASK);
 834                         if (azx_dev->substream && azx_dev->running) {
 835                                 azx_dev->period_intr++;
 836                                 spin_unlock(&chip->reg_lock);
 837                                 snd_pcm_period_elapsed(azx_dev->substream);
 838                                 spin_lock(&chip->reg_lock);
 839                         }
 840                 }
 841         }
 842
 843         /* clear rirb int */
 844         status = azx_readb(chip, RIRBSTS);
 845         if (status & RIRB_INT_MASK) {
 846                 if (! chip->single_cmd && (status & RIRB_INT_RESPONSE))
 847                         azx_update_rirb(chip);
 848                 azx_writeb(chip, RIRBSTS, RIRB_INT_MASK);
 849         }
 850
 851 #if 0
 852         /* clear state status int */
 853         if (azx_readb(chip, STATESTS) & 0x04)
 854                 azx_writeb(chip, STATESTS, 0x04);
 855 #endif
 856         spin_unlock(&chip->reg_lock);
 857
 858         return IRQ_HANDLED;
 859 }
 860
 861
 862 /*
 863  * set up BDL entries
 864  */
 865 static void azx_setup_periods(struct azx_dev *azx_dev)
 866 {
 867         u32 *bdl = azx_dev->bdl;
 868         dma_addr_t dma_addr = azx_dev->substream->runtime->dma_addr;
 869         int idx;
 870
 871         /* reset BDL address */
 872         azx_sd_writel(azx_dev, SD_BDLPL, 0);
 873         azx_sd_writel(azx_dev, SD_BDLPU, 0);
 874
 875         /* program the initial BDL entries */
 876         for (idx = 0; idx < azx_dev->frags; idx++) {
 877                 unsigned int off = idx << 2; /* 4 dword step */
 878                 dma_addr_t addr = dma_addr + idx * azx_dev->fragsize;
 879                 /* program the address field of the BDL entry */
 880                 bdl[off] = cpu_to_le32((u32)addr);
 881                 bdl[off+1] = cpu_to_le32(upper_32bit(addr));
 882
 883                 /* program the size field of the BDL entry */
 884                 bdl[off+2] = cpu_to_le32(azx_dev->fragsize);
 885
 886                 /* program the IOC to enable interrupt when buffer completes */
 887                 bdl[off+3] = cpu_to_le32(0x01);
 888         }
 889 }
 890
 891 /*
 892  * set up the SD for streaming
 893  */
 894 static int azx_setup_controller(struct azx *chip, struct azx_dev *azx_dev)
 895 {
 896         unsigned char val;
 897         int timeout;
 898
 899         /* make sure the run bit is zero for SD */
 900         azx_sd_writeb(azx_dev, SD_CTL, azx_sd_readb(azx_dev, SD_CTL) & ~SD_CTL_DMA_START);
 901         /* reset stream */
 902         azx_sd_writeb(azx_dev, SD_CTL, azx_sd_readb(azx_dev, SD_CTL) | SD_CTL_STREAM_RESET);
 903         udelay(3);
 904         timeout = 300;
 905         while (!((val = azx_sd_readb(azx_dev, SD_CTL)) & SD_CTL_STREAM_RESET) &&
 906                --timeout)
 907                 ;
 908         val &= ~SD_CTL_STREAM_RESET;
 909         azx_sd_writeb(azx_dev, SD_CTL, val);
 910         udelay(3);
 911
 912         timeout = 300;
 913         /* waiting for hardware to report that the stream is out of reset */
 914         while (((val = azx_sd_readb(azx_dev, SD_CTL)) & SD_CTL_STREAM_RESET) &&
 915                --timeout)
 916                 ;
 917
 918         /* program the stream_tag */
 919         azx_sd_writel(azx_dev, SD_CTL,
 920                       (azx_sd_readl(azx_dev, SD_CTL) & ~SD_CTL_STREAM_TAG_MASK) |
 921                       (azx_dev->stream_tag << SD_CTL_STREAM_TAG_SHIFT));
 922
 923         /* program the length of samples in cyclic buffer */
 924         azx_sd_writel(azx_dev, SD_CBL, azx_dev->bufsize);
 925
 926         /* program the stream format */
 927         /* this value needs to be the same as the one programmed */
 928         azx_sd_writew(azx_dev, SD_FORMAT, azx_dev->format_val);
 929
 930         /* program the stream LVI (last valid index) of the BDL */
 931         azx_sd_writew(azx_dev, SD_LVI, azx_dev->frags - 1);
 932
 933         /* program the BDL address */
 934         /* lower BDL address */
 935         azx_sd_writel(azx_dev, SD_BDLPL, (u32)azx_dev->bdl_addr);
 936         /* upper BDL address */
 937         azx_sd_writel(azx_dev, SD_BDLPU, upper_32bit(azx_dev->bdl_addr));
 938
 939         /* enable the position buffer */
 940         if (! (azx_readl(chip, DPLBASE) & ICH6_DPLBASE_ENABLE))
 941                 azx_writel(chip, DPLBASE, (u32)chip->posbuf.addr | ICH6_DPLBASE_ENABLE);
 942
 943         /* set the interrupt enable bits in the descriptor control register */
 944         azx_sd_writel(azx_dev, SD_CTL, azx_sd_readl(azx_dev, SD_CTL) | SD_INT_MASK);
 945
 946         return 0;
 947 }
 948
 949
 950 /*
 951  * Codec initialization
 952  */
 953
 954 static int __devinit azx_codec_create(struct azx *chip, const char *model)
 955 {
 956         struct hda_bus_template bus_temp;
 957         int c, codecs, err;
 958
 959         memset(&bus_temp, 0, sizeof(bus_temp));
 960         bus_temp.private_data = chip;
 961         bus_temp.modelname = model;
 962         bus_temp.pci = chip->pci;
 963         bus_temp.ops.command = azx_send_cmd;
 964         bus_temp.ops.get_response = azx_get_response;
 965
 966         if ((err = snd_hda_bus_new(chip->card, &bus_temp, &chip->bus)) < 0)
 967                 return err;
 968
 969         codecs = 0;
 970         for (c = 0; c < AZX_MAX_CODECS; c++) {
 971                 if ((chip->codec_mask & (1 << c)) & probe_mask) {
 972                         err = snd_hda_codec_new(chip->bus, c, NULL);
 973                         if (err < 0)
 974                                 continue;
 975                         codecs++;
 976                 }
 977         }
 978         if (! codecs) {
 979                 snd_printk(KERN_ERR SFX "no codecs initialized\n");
 980                 return -ENXIO;
 981         }
 982
 983         return 0;
 984 }
 985
 986
 987 /*
 988  * PCM support
 989  */
 990
 991 /* assign a stream for the PCM */
 992 static inline struct azx_dev *azx_assign_device(struct azx *chip, int stream)
 993 {
 994         int dev, i, nums;
 995         if (stream == SNDRV_PCM_STREAM_PLAYBACK) {
 996                 dev = chip->playback_index_offset;
 997                 nums = chip->playback_streams;
 998         } else {
 999                 dev = chip->capture_index_offset;
1000                 nums = chip->capture_streams;
1001         }
1002         for (i = 0; i < nums; i++, dev++)
1003                 if (! chip->azx_dev[dev].opened) {
1004                         chip->azx_dev[dev].opened = 1;
1005                         return &chip->azx_dev[dev];
1006                 }
1007         return NULL;
1008 }
1009
1010 /* release the assigned stream */
1011 static inline void azx_release_device(struct azx_dev *azx_dev)
1012 {
1013         azx_dev->opened = 0;
1014 }
1015
1016 static struct snd_pcm_hardware azx_pcm_hw = {
1017         .info =                 (SNDRV_PCM_INFO_MMAP | SNDRV_PCM_INFO_INTERLEAVED |
1018                                  SNDRV_PCM_INFO_BLOCK_TRANSFER |
1019                                  SNDRV_PCM_INFO_MMAP_VALID |
1020                                  /* No full-resume yet implemented */
1021                                  /* SNDRV_PCM_INFO_RESUME |*/
1022                                  SNDRV_PCM_INFO_PAUSE),
1023         .formats =              SNDRV_PCM_FMTBIT_S16_LE,
1024         .rates =                SNDRV_PCM_RATE_48000,
1025         .rate_min =             48000,
1026         .rate_max =             48000,
1027         .channels_min =         2,
1028         .channels_max =         2,
1029         .buffer_bytes_max =     AZX_MAX_BUF_SIZE,
1030         .period_bytes_min =     128,
1031         .period_bytes_max =     AZX_MAX_BUF_SIZE / 2,
1032         .periods_min =          2,
1033         .periods_max =          AZX_MAX_FRAG,
1034         .fifo_size =            0,
1035 };
1036
1037 struct azx_pcm {
1038         struct azx *chip;
1039         struct hda_codec *codec;
1040         struct hda_pcm_stream *hinfo[2];
1041 };
1042
1043 static int azx_pcm_open(struct snd_pcm_substream *substream)
1044 {
1045         struct azx_pcm *apcm = snd_pcm_substream_chip(substream);
1046         struct hda_pcm_stream *hinfo = apcm->hinfo[substream->stream];
1047         struct azx *chip = apcm->chip;
1048         struct azx_dev *azx_dev;
1049         struct snd_pcm_runtime *runtime = substream->runtime;
1050         unsigned long flags;
1051         int err;
1052
1053         mutex_lock(&chip->open_mutex);
1054         azx_dev = azx_assign_device(chip, substream->stream);
1055         if (azx_dev == NULL) {
1056                 mutex_unlock(&chip->open_mutex);
1057                 return -EBUSY;
1058         }
1059         runtime->hw = azx_pcm_hw;
1060         runtime->hw.channels_min = hinfo->channels_min;
1061         runtime->hw.channels_max = hinfo->channels_max;
1062         runtime->hw.formats = hinfo->formats;
1063         runtime->hw.rates = hinfo->rates;
1064         snd_pcm_limit_hw_rates(runtime);
1065         snd_pcm_hw_constraint_integer(runtime, SNDRV_PCM_HW_PARAM_PERIODS);
1066         if ((err = hinfo->ops.open(hinfo, apcm->codec, substream)) < 0) {
1067                 azx_release_device(azx_dev);
1068                 mutex_unlock(&chip->open_mutex);
1069                 return err;
1070         }
1071         spin_lock_irqsave(&chip->reg_lock, flags);
1072         azx_dev->substream = substream;
1073         azx_dev->running = 0;
1074         spin_unlock_irqrestore(&chip->reg_lock, flags);
1075
1076         runtime->private_data = azx_dev;
1077         mutex_unlock(&chip->open_mutex);
1078         return 0;
1079 }
1080
1081 static int azx_pcm_close(struct snd_pcm_substream *substream)
1082 {
1083         struct azx_pcm *apcm = snd_pcm_substream_chip(substream);
1084         struct hda_pcm_stream *hinfo = apcm->hinfo[substream->stream];
1085         struct azx *chip = apcm->chip;
1086         struct azx_dev *azx_dev = get_azx_dev(substream);
1087         unsigned long flags;
1088
1089         mutex_lock(&chip->open_mutex);
1090         spin_lock_irqsave(&chip->reg_lock, flags);
1091         azx_dev->substream = NULL;
1092         azx_dev->running = 0;
1093         spin_unlock_irqrestore(&chip->reg_lock, flags);
1094         azx_release_device(azx_dev);
1095         hinfo->ops.close(hinfo, apcm->codec, substream);
1096         mutex_unlock(&chip->open_mutex);
1097         return 0;
1098 }
1099
1100 static int azx_pcm_hw_params(struct snd_pcm_substream *substream, struct snd_pcm_hw_params *hw_params)
1101 {
1102         return snd_pcm_lib_malloc_pages(substream, params_buffer_bytes(hw_params));
1103 }
1104
1105 static int azx_pcm_hw_free(struct snd_pcm_substream *substream)
1106 {
1107         struct azx_pcm *apcm = snd_pcm_substream_chip(substream);
1108         struct azx_dev *azx_dev = get_azx_dev(substream);
1109         struct hda_pcm_stream *hinfo = apcm->hinfo[substream->stream];
1110
1111         /* reset BDL address */
1112         azx_sd_writel(azx_dev, SD_BDLPL, 0);
1113         azx_sd_writel(azx_dev, SD_BDLPU, 0);
1114         azx_sd_writel(azx_dev, SD_CTL, 0);
1115
1116         hinfo->ops.cleanup(hinfo, apcm->codec, substream);
1117
1118         return snd_pcm_lib_free_pages(substream);
1119 }
1120
1121 static int azx_pcm_prepare(struct snd_pcm_substream *substream)
1122 {
1123         struct azx_pcm *apcm = snd_pcm_substream_chip(substream);
1124         struct azx *chip = apcm->chip;
1125         struct azx_dev *azx_dev = get_azx_dev(substream);
1126         struct hda_pcm_stream *hinfo = apcm->hinfo[substream->stream];
1127         struct snd_pcm_runtime *runtime = substream->runtime;
1128
1129         azx_dev->bufsize = snd_pcm_lib_buffer_bytes(substream);
1130         azx_dev->fragsize = snd_pcm_lib_period_bytes(substream);
1131         azx_dev->frags = azx_dev->bufsize / azx_dev->fragsize;
1132         azx_dev->format_val = snd_hda_calc_stream_format(runtime->rate,
1133                                                          runtime->channels,
1134                                                          runtime->format,
1135                                                          hinfo->maxbps);
1136         if (! azx_dev->format_val) {
1137                 snd_printk(KERN_ERR SFX "invalid format_val, rate=%d, ch=%d, format=%d\n",
1138                            runtime->rate, runtime->channels, runtime->format);
1139                 return -EINVAL;
1140         }
1141
1142         snd_printdd("azx_pcm_prepare: bufsize=0x%x, fragsize=0x%x, format=0x%x\n",
1143                     azx_dev->bufsize, azx_dev->fragsize, azx_dev->format_val);
1144         azx_setup_periods(azx_dev);
1145         azx_setup_controller(chip, azx_dev);
1146         if (substream->stream == SNDRV_PCM_STREAM_PLAYBACK)
1147                 azx_dev->fifo_size = azx_sd_readw(azx_dev, SD_FIFOSIZE) + 1;
1148         else
1149                 azx_dev->fifo_size = 0;
1150
1151         return hinfo->ops.prepare(hinfo, apcm->codec, azx_dev->stream_tag,
1152                                   azx_dev->format_val, substream);
1153 }
1154
1155 static int azx_pcm_trigger(struct snd_pcm_substream *substream, int cmd)
1156 {
1157         struct azx_pcm *apcm = snd_pcm_substream_chip(substream);
1158         struct azx_dev *azx_dev = get_azx_dev(substream);
1159         struct azx *chip = apcm->chip;
1160         int err = 0;
1161
1162         spin_lock(&chip->reg_lock);
1163         switch (cmd) {
1164         case SNDRV_PCM_TRIGGER_PAUSE_RELEASE:
1165         case SNDRV_PCM_TRIGGER_RESUME:
1166         case SNDRV_PCM_TRIGGER_START:
1167                 azx_stream_start(chip, azx_dev);
1168                 azx_dev->running = 1;
1169                 break;
1170         case SNDRV_PCM_TRIGGER_PAUSE_PUSH:
1171         case SNDRV_PCM_TRIGGER_SUSPEND:
1172         case SNDRV_PCM_TRIGGER_STOP:
1173                 azx_stream_stop(chip, azx_dev);
1174                 azx_dev->running = 0;
1175                 break;
1176         default:
1177                 err = -EINVAL;
1178         }
1179         spin_unlock(&chip->reg_lock);
1180         if (cmd == SNDRV_PCM_TRIGGER_PAUSE_PUSH ||
1181             cmd == SNDRV_PCM_TRIGGER_SUSPEND ||
1182             cmd == SNDRV_PCM_TRIGGER_STOP) {
1183                 int timeout = 5000;
1184                 while (azx_sd_readb(azx_dev, SD_CTL) & SD_CTL_DMA_START && --timeout)
1185                         ;
1186         }
1187         return err;
1188 }
1189
1190 static snd_pcm_uframes_t azx_pcm_pointer(struct snd_pcm_substream *substream)
1191 {
1192         struct azx_pcm *apcm = snd_pcm_substream_chip(substream);
1193         struct azx *chip = apcm->chip;
1194         struct azx_dev *azx_dev = get_azx_dev(substream);
1195         unsigned int pos;
1196
1197         if (chip->position_fix == POS_FIX_POSBUF ||
1198             chip->position_fix == POS_FIX_AUTO) {
1199                 /* use the position buffer */
1200                 pos = le32_to_cpu(*azx_dev->posbuf);
1201                 if (chip->position_fix == POS_FIX_AUTO &&
1202                     azx_dev->period_intr == 1 && ! pos) {
1203                         printk(KERN_WARNING
1204                                "hda-intel: Invalid position buffer, "
1205                                "using LPIB read method instead.\n");
1206                         chip->position_fix = POS_FIX_NONE;
1207                         goto read_lpib;
1208                 }
1209         } else {
1210         read_lpib:
1211                 /* read LPIB */
1212                 pos = azx_sd_readl(azx_dev, SD_LPIB);
1213                 if (chip->position_fix == POS_FIX_FIFO)
1214                         pos += azx_dev->fifo_size;
1215         }
1216         if (pos >= azx_dev->bufsize)
1217                 pos = 0;
1218         return bytes_to_frames(substream->runtime, pos);
1219 }
1220
1221 static struct snd_pcm_ops azx_pcm_ops = {
1222         .open = azx_pcm_open,
1223         .close = azx_pcm_close,
1224         .ioctl = snd_pcm_lib_ioctl,
1225         .hw_params = azx_pcm_hw_params,
1226         .hw_free = azx_pcm_hw_free,
1227         .prepare = azx_pcm_prepare,
1228         .trigger = azx_pcm_trigger,
1229         .pointer = azx_pcm_pointer,
1230 };
1231
1232 static void azx_pcm_free(struct snd_pcm *pcm)
1233 {
1234         kfree(pcm->private_data);
1235 }
1236
1237 static int __devinit create_codec_pcm(struct azx *chip, struct hda_codec *codec,
1238                                       struct hda_pcm *cpcm, int pcm_dev)
1239 {
1240         int err;
1241         struct snd_pcm *pcm;
1242         struct azx_pcm *apcm;
1243
1244         /* if no substreams are defined for both playback and capture,
1245          * it's just a placeholder.  ignore it.
1246          */
1247         if (!cpcm->stream[0].substreams && !cpcm->stream[1].substreams)
1248                 return 0;
1249
1250         snd_assert(cpcm->name, return -EINVAL);
1251
1252         err = snd_pcm_new(chip->card, cpcm->name, pcm_dev,
1253                           cpcm->stream[0].substreams, cpcm->stream[1].substreams,
1254                           &pcm);
1255         if (err < 0)
1256                 return err;
1257         strcpy(pcm->name, cpcm->name);
1258         apcm = kmalloc(sizeof(*apcm), GFP_KERNEL);
1259         if (apcm == NULL)
1260                 return -ENOMEM;
1261         apcm->chip = chip;
1262         apcm->codec = codec;
1263         apcm->hinfo[0] = &cpcm->stream[0];
1264         apcm->hinfo[1] = &cpcm->stream[1];
1265         pcm->private_data = apcm;
1266         pcm->private_free = azx_pcm_free;
1267         if (cpcm->stream[0].substreams)
1268                 snd_pcm_set_ops(pcm, SNDRV_PCM_STREAM_PLAYBACK, &azx_pcm_ops);
1269         if (cpcm->stream[1].substreams)
1270                 snd_pcm_set_ops(pcm, SNDRV_PCM_STREAM_CAPTURE, &azx_pcm_ops);
1271         snd_pcm_lib_preallocate_pages_for_all(pcm, SNDRV_DMA_TYPE_DEV,
1272                                               snd_dma_pci_data(chip->pci),
1273                                               1024 * 64, 1024 * 128);
1274         chip->pcm[pcm_dev] = pcm;
1275         if (chip->pcm_devs < pcm_dev + 1)
1276                 chip->pcm_devs = pcm_dev + 1;
1277
1278         return 0;
1279 }
1280
1281 static int __devinit azx_pcm_create(struct azx *chip)
1282 {
1283         struct list_head *p;
1284         struct hda_codec *codec;
1285         int c, err;
1286         int pcm_dev;
1287
1288         if ((err = snd_hda_build_pcms(chip->bus)) < 0)
1289                 return err;
1290
1291         /* create audio PCMs */
1292         pcm_dev = 0;
1293         list_for_each(p, &chip->bus->codec_list) {
1294                 codec = list_entry(p, struct hda_codec, list);
1295                 for (c = 0; c < codec->num_pcms; c++) {
1296                         if (codec->pcm_info[c].is_modem)
1297                                 continue; /* create later */
1298                         if (pcm_dev >= AZX_MAX_AUDIO_PCMS) {
1299                                 snd_printk(KERN_ERR SFX "Too many audio PCMs\n");
1300                                 return -EINVAL;
1301                         }
1302                         err = create_codec_pcm(chip, codec, &codec->pcm_info[c], pcm_dev);
1303                         if (err < 0)
1304                                 return err;
1305                         pcm_dev++;
1306                 }
1307         }
1308
1309         /* create modem PCMs */
1310         pcm_dev = AZX_MAX_AUDIO_PCMS;
1311         list_for_each(p, &chip->bus->codec_list) {
1312                 codec = list_entry(p, struct hda_codec, list);
1313                 for (c = 0; c < codec->num_pcms; c++) {
1314                         if (! codec->pcm_info[c].is_modem)
1315                                 continue; /* already created */
1316                         if (pcm_dev >= AZX_MAX_PCMS) {
1317                                 snd_printk(KERN_ERR SFX "Too many modem PCMs\n");
1318                                 return -EINVAL;
1319                         }
1320                         err = create_codec_pcm(chip, codec, &codec->pcm_info[c], pcm_dev);
1321                         if (err < 0)
1322                                 return err;
1323                         chip->pcm[pcm_dev]->dev_class = SNDRV_PCM_CLASS_MODEM;
1324                         pcm_dev++;
1325                 }
1326         }
1327         return 0;
1328 }
1329
1330 /*
1331  * mixer creation - all stuff is implemented in hda module
1332  */
1333 static int __devinit azx_mixer_create(struct azx *chip)
1334 {
1335         return snd_hda_build_controls(chip->bus);
1336 }
1337
1338
1339 /*
1340  * initialize SD streams
1341  */
1342 static int __devinit azx_init_stream(struct azx *chip)
1343 {
1344         int i;
1345
1346         /* initialize each stream (aka device)
1347          * assign the starting bdl address to each stream (device) and initialize
1348          */
1349         for (i = 0; i < chip->num_streams; i++) {
1350                 unsigned int off = sizeof(u32) * (i * AZX_MAX_FRAG * 4);
1351                 struct azx_dev *azx_dev = &chip->azx_dev[i];
1352                 azx_dev->bdl = (u32 *)(chip->bdl.area + off);
1353                 azx_dev->bdl_addr = chip->bdl.addr + off;
1354                 azx_dev->posbuf = (u32 __iomem *)(chip->posbuf.area + i * 8);
1355                 /* offset: SDI0=0x80, SDI1=0xa0, ... SDO3=0x160 */
1356                 azx_dev->sd_addr = chip->remap_addr + (0x20 * i + 0x80);
1357                 /* int mask: SDI0=0x01, SDI1=0x02, ... SDO3=0x80 */
1358                 azx_dev->sd_int_sta_mask = 1 << i;
1359                 /* stream tag: must be non-zero and unique */
1360                 azx_dev->index = i;
1361                 azx_dev->stream_tag = i + 1;
1362         }
1363
1364         return 0;
1365 }
1366
1367
1368 #ifdef CONFIG_PM
1369 /*
1370  * power management
1371  */
1372 static int azx_suspend(struct pci_dev *pci, pm_message_t state)
1373 {
1374         struct snd_card *card = pci_get_drvdata(pci);
1375         struct azx *chip = card->private_data;
1376         int i;
1377
1378         snd_power_change_state(card, SNDRV_CTL_POWER_D3hot);
1379         for (i = 0; i < chip->pcm_devs; i++)
1380                 snd_pcm_suspend_all(chip->pcm[i]);
1381         snd_hda_suspend(chip->bus, state);
1382         azx_free_cmd_io(chip);
1383         if (chip->irq >= 0) {
1384                 synchronize_irq(chip->irq);
1385                 free_irq(chip->irq, chip);
1386                 chip->irq = -1;
1387         }
1388         if (!disable_msi)
1389                 pci_disable_msi(chip->pci);
1390         pci_disable_device(pci);
1391         pci_save_state(pci);
1392         pci_set_power_state(pci, pci_choose_state(pci, state));
1393         return 0;
1394 }
1395
1396 static int azx_resume(struct pci_dev *pci)
1397 {
1398         struct snd_card *card = pci_get_drvdata(pci);
1399         struct azx *chip = card->private_data;
1400
1401         pci_set_power_state(pci, PCI_D0);
1402         pci_restore_state(pci);
1403         if (pci_enable_device(pci) < 0) {
1404                 printk(KERN_ERR "hda-intel: pci_enable_device failed, "
1405                        "disabling device\n");
1406                 snd_card_disconnect(card);
1407                 return -EIO;
1408         }
1409         pci_set_master(pci);
1410         if (!disable_msi)
1411                 pci_enable_msi(pci);
1412         if (request_irq(pci->irq, azx_interrupt, IRQF_DISABLED|IRQF_SHARED,
1413                         "HDA Intel", chip)) {
1414                 printk(KERN_ERR "hda-intel: unable to grab IRQ %d, "
1415                        "disabling device\n", pci->irq);
1416                 snd_card_disconnect(card);
1417                 return -EIO;
1418         }
1419         chip->irq = pci->irq;
1420         azx_init_chip(chip);
1421         snd_hda_resume(chip->bus);
1422         snd_power_change_state(card, SNDRV_CTL_POWER_D0);
1423         return 0;
1424 }
1425 #endif /* CONFIG_PM */
1426
1427
1428 /*
1429  * destructor
1430  */
1431 static int azx_free(struct azx *chip)
1432 {
1433         if (chip->initialized) {
1434                 int i;
1435
1436                 for (i = 0; i < chip->num_streams; i++)
1437                         azx_stream_stop(chip, &chip->azx_dev[i]);
1438
1439                 /* disable interrupts */
1440                 azx_int_disable(chip);
1441                 azx_int_clear(chip);
1442
1443                 /* disable CORB/RIRB */
1444                 azx_free_cmd_io(chip);
1445
1446                 /* disable position buffer */
1447                 azx_writel(chip, DPLBASE, 0);
1448                 azx_writel(chip, DPUBASE, 0);
1449         }
1450
1451         if (chip->irq >= 0) {
1452                 synchronize_irq(chip->irq);
1453                 free_irq(chip->irq, (void*)chip);
1454         }
1455         if (!disable_msi)
1456                 pci_disable_msi(chip->pci);
1457         if (chip->remap_addr)
1458                 iounmap(chip->remap_addr);
1459
1460         if (chip->bdl.area)
1461                 snd_dma_free_pages(&chip->bdl);
1462         if (chip->rb.area)
1463                 snd_dma_free_pages(&chip->rb);
1464         if (chip->posbuf.area)
1465                 snd_dma_free_pages(&chip->posbuf);
1466         pci_release_regions(chip->pci);
1467         pci_disable_device(chip->pci);
1468         kfree(chip->azx_dev);
1469         kfree(chip);
1470
1471         return 0;
1472 }
1473
1474 static int azx_dev_free(struct snd_device *device)
1475 {
1476         return azx_free(device->device_data);
1477 }
1478
1479 /*
1480  * constructor
1481  */
1482 static int __devinit azx_create(struct snd_card *card, struct pci_dev *pci,
1483                                 int driver_type,
1484                                 struct azx **rchip)
1485 {
1486         struct azx *chip;
1487         int err;
1488         static struct snd_device_ops ops = {
1489                 .dev_free = azx_dev_free,
1490         };
1491
1492         *rchip = NULL;
1493
1494         err = pci_enable_device(pci);
1495         if (err < 0)
1496                 return err;
1497
1498         chip = kzalloc(sizeof(*chip), GFP_KERNEL);
1499         if (!chip) {
1500                 snd_printk(KERN_ERR SFX "cannot allocate chip\n");
1501                 pci_disable_device(pci);
1502                 return -ENOMEM;
1503         }
1504
1505         spin_lock_init(&chip->reg_lock);
1506         mutex_init(&chip->open_mutex);
1507         chip->card = card;
1508         chip->pci = pci;
1509         chip->irq = -1;
1510         chip->driver_type = driver_type;
1511
1512         chip->position_fix = position_fix;
1513         chip->single_cmd = single_cmd;
1514
1515 #if BITS_PER_LONG != 64
1516         /* Fix up base address on ULI M5461 */
1517         if (chip->driver_type == AZX_DRIVER_ULI) {
1518                 u16 tmp3;
1519                 pci_read_config_word(pci, 0x40, &tmp3);
1520                 pci_write_config_word(pci, 0x40, tmp3 | 0x10);
1521                 pci_write_config_dword(pci, PCI_BASE_ADDRESS_1, 0);
1522         }
1523 #endif
1524
1525         err = pci_request_regions(pci, "ICH HD audio");
1526         if (err < 0) {
1527                 kfree(chip);
1528                 pci_disable_device(pci);
1529                 return err;
1530         }
1531
1532         chip->addr = pci_resource_start(pci, 0);
1533         chip->remap_addr = ioremap_nocache(chip->addr, pci_resource_len(pci,0));
1534         if (chip->remap_addr == NULL) {
1535                 snd_printk(KERN_ERR SFX "ioremap error\n");
1536                 err = -ENXIO;
1537                 goto errout;
1538         }
1539
1540         if (!disable_msi)
1541                 pci_enable_msi(pci);
1542
1543         if (request_irq(pci->irq, azx_interrupt, IRQF_DISABLED|IRQF_SHARED,
1544                         "HDA Intel", (void*)chip)) {
1545                 snd_printk(KERN_ERR SFX "unable to grab IRQ %d\n", pci->irq);
1546                 err = -EBUSY;
1547                 goto errout;
1548         }
1549         chip->irq = pci->irq;
1550
1551         pci_set_master(pci);
1552         synchronize_irq(chip->irq);
1553
1554         switch (chip->driver_type) {
1555         case AZX_DRIVER_ULI:
1556                 chip->playback_streams = ULI_NUM_PLAYBACK;
1557                 chip->capture_streams = ULI_NUM_CAPTURE;
1558                 chip->playback_index_offset = ULI_PLAYBACK_INDEX;
1559                 chip->capture_index_offset = ULI_CAPTURE_INDEX;
1560                 break;
1561         case AZX_DRIVER_ATIHDMI:
1562                 chip->playback_streams = ATIHDMI_NUM_PLAYBACK;
1563                 chip->capture_streams = ATIHDMI_NUM_CAPTURE;
1564                 chip->playback_index_offset = ATIHDMI_PLAYBACK_INDEX;
1565                 chip->capture_index_offset = ATIHDMI_CAPTURE_INDEX;
1566                 break;
1567         default:
1568                 chip->playback_streams = ICH6_NUM_PLAYBACK;
1569                 chip->capture_streams = ICH6_NUM_CAPTURE;
1570                 chip->playback_index_offset = ICH6_PLAYBACK_INDEX;
1571                 chip->capture_index_offset = ICH6_CAPTURE_INDEX;
1572                 break;
1573         }
1574         chip->num_streams = chip->playback_streams + chip->capture_streams;
1575         chip->azx_dev = kcalloc(chip->num_streams, sizeof(*chip->azx_dev), GFP_KERNEL);
1576         if (!chip->azx_dev) {
1577                 snd_printk(KERN_ERR "cannot malloc azx_dev\n");
1578                 goto errout;
1579         }
1580
1581         /* allocate memory for the BDL for each stream */
1582         if ((err = snd_dma_alloc_pages(SNDRV_DMA_TYPE_DEV, snd_dma_pci_data(chip->pci),
1583                                        BDL_SIZE, &chip->bdl)) < 0) {
1584                 snd_printk(KERN_ERR SFX "cannot allocate BDL\n");
1585                 goto errout;
1586         }
1587         /* allocate memory for the position buffer */
1588         if ((err = snd_dma_alloc_pages(SNDRV_DMA_TYPE_DEV, snd_dma_pci_data(chip->pci),
1589                                        chip->num_streams * 8, &chip->posbuf)) < 0) {
1590                 snd_printk(KERN_ERR SFX "cannot allocate posbuf\n");
1591                 goto errout;
1592         }
1593         /* allocate CORB/RIRB */
1594         if (! chip->single_cmd)
1595                 if ((err = azx_alloc_cmd_io(chip)) < 0)
1596                         goto errout;
1597
1598         /* initialize streams */
1599         azx_init_stream(chip);
1600
1601         /* initialize chip */
1602         azx_init_chip(chip);
1603
1604         chip->initialized = 1;
1605
1606         /* codec detection */
1607         if (!chip->codec_mask) {
1608                 snd_printk(KERN_ERR SFX "no codecs found!\n");
1609                 err = -ENODEV;
1610                 goto errout;
1611         }
1612
1613         if ((err = snd_device_new(card, SNDRV_DEV_LOWLEVEL, chip, &ops)) <0) {
1614                 snd_printk(KERN_ERR SFX "Error creating device [card]!\n");
1615                 goto errout;
1616         }
1617
1618         strcpy(card->driver, "HDA-Intel");
1619         strcpy(card->shortname, driver_short_names[chip->driver_type]);
1620         sprintf(card->longname, "%s at 0x%lx irq %i", card->shortname, chip->addr, chip->irq);
1621
1622         *rchip = chip;
1623         return 0;
1624
1625  errout:
1626         azx_free(chip);
1627         return err;
1628 }
1629
1630 static int __devinit azx_probe(struct pci_dev *pci, const struct pci_device_id *pci_id)
1631 {
1632         struct snd_card *card;
1633         struct azx *chip;
1634         int err;
1635
1636         card = snd_card_new(index, id, THIS_MODULE, 0);
1637         if (!card) {
1638                 snd_printk(KERN_ERR SFX "Error creating card!\n");
1639                 return -ENOMEM;
1640         }
1641
1642         err = azx_create(card, pci, pci_id->driver_data, &chip);
1643         if (err < 0) {
1644                 snd_card_free(card);
1645                 return err;
1646         }
1647         card->private_data = chip;
1648
1649         /* create codec instances */
1650         if ((err = azx_codec_create(chip, model)) < 0) {
1651                 snd_card_free(card);
1652                 return err;
1653         }
1654
1655         /* create PCM streams */
1656         if ((err = azx_pcm_create(chip)) < 0) {
1657                 snd_card_free(card);
1658                 return err;
1659         }
1660
1661         /* create mixer controls */
1662         if ((err = azx_mixer_create(chip)) < 0) {
1663                 snd_card_free(card);
1664                 return err;
1665         }
1666
1667         snd_card_set_dev(card, &pci->dev);
1668
1669         if ((err = snd_card_register(card)) < 0) {
1670                 snd_card_free(card);
1671                 return err;
1672         }
1673
1674         pci_set_drvdata(pci, card);
1675
1676         return err;
1677 }
1678
1679 static void __devexit azx_remove(struct pci_dev *pci)
1680 {
1681         snd_card_free(pci_get_drvdata(pci));
1682         pci_set_drvdata(pci, NULL);
1683 }
1684
1685 /* PCI IDs */
1686 static struct pci_device_id azx_ids[] = {
1687         { 0x8086, 0x2668, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_ICH }, /* ICH6 */
1688         { 0x8086, 0x27d8, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_ICH }, /* ICH7 */
1689         { 0x8086, 0x269a, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_ICH }, /* ESB2 */
1690         { 0x8086, 0x284b, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_ICH }, /* ICH8 */
1691         { 0x1002, 0x437b, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_ATI }, /* ATI SB450 */
1692         { 0x1002, 0x4383, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_ATI }, /* ATI SB600 */
1693         { 0x1002, 0x793b, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_ATIHDMI }, /* ATI RS600 HDMI */
1694         { 0x1002, 0x7919, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_ATIHDMI }, /* ATI RS690 HDMI */
1695         { 0x1106, 0x3288, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_VIA }, /* VIA VT8251/VT8237A */
1696         { 0x1039, 0x7502, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_SIS }, /* SIS966 */
1697         { 0x10b9, 0x5461, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_ULI }, /* ULI M5461 */
1698         { 0x10de, 0x026c, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_NVIDIA }, /* NVIDIA 026c */
1699         { 0x10de, 0x0371, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_NVIDIA }, /* NVIDIA 0371 */
1700         { 0x10de, 0x03f0, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_NVIDIA }, /* NVIDIA 03f0 */
1701         { 0, }
1702 };
1703 MODULE_DEVICE_TABLE(pci, azx_ids);
1704
1705 /* pci_driver definition */
1706 static struct pci_driver driver = {
1707         .name = "HDA Intel",
1708         .id_table = azx_ids,
1709         .probe = azx_probe,
1710         .remove = __devexit_p(azx_remove),
1711 #ifdef CONFIG_PM
1712         .suspend = azx_suspend,
1713         .resume = azx_resume,
1714 #endif
1715 };
1716
1717 static int __init alsa_card_azx_init(void)
1718 {
1719         return pci_register_driver(&driver);
1720 }
1721
1722 static void __exit alsa_card_azx_exit(void)
1723 {
1724         pci_unregister_driver(&driver);
1725 }
1726
1727 module_init(alsa_card_azx_init)
1728 module_exit(alsa_card_azx_exit)