include/linux/dmaengine.h

   1 /*
   2  * Copyright(c) 2004 - 2006 Intel Corporation. All rights reserved.
   3  *
   4  * This program is free software; you can redistribute it and/or modify it
   5  * under the terms of the GNU General Public License as published by the Free
   6  * Software Foundation; either version 2 of the License, or (at your option)
   7  * any later version.
   8  *
   9  * This program is distributed in the hope that it will be useful, but WITHOUT
  10  * ANY WARRANTY; without even the implied warranty of MERCHANTABILITY or
  11  * FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public License for
  12  * more details.
  13  *
  14  * You should have received a copy of the GNU General Public License along with
  15  * this program; if not, write to the Free Software Foundation, Inc., 59
  16  * Temple Place - Suite 330, Boston, MA  02111-1307, USA.
  17  *
  18  * The full GNU General Public License is included in this distribution in the
  19  * file called COPYING.
  20  */
  21 #ifndef DMAENGINE_H
  22 #define DMAENGINE_H
  23
  24 #include <linux/device.h>
  25 #include <linux/uio.h>
  26 #include <linux/dma-direction.h>
  27 #include <linux/scatterlist.h>
  28 #include <linux/bitmap.h>
  29 #include <asm/page.h>
  30
  31 /**
  32  * typedef dma_cookie_t - an opaque DMA cookie
  33  *
  34  * if dma_cookie_t is >0 it's a DMA request cookie, <0 it's an error code
  35  */
  36 typedef s32 dma_cookie_t;
  37 #define DMA_MIN_COOKIE  1
  38 #define DMA_MAX_COOKIE  INT_MAX
  39
  40 #define dma_submit_error(cookie) ((cookie) < 0 ? 1 : 0)
  41
  42 /**
  43  * enum dma_status - DMA transaction status
  44  * @DMA_SUCCESS: transaction completed successfully
  45  * @DMA_IN_PROGRESS: transaction not yet processed
  46  * @DMA_PAUSED: transaction is paused
  47  * @DMA_ERROR: transaction failed
  48  */
  49 enum dma_status {
  50         DMA_SUCCESS,
  51         DMA_IN_PROGRESS,
  52         DMA_PAUSED,
  53         DMA_ERROR,
  54 };
  55
  56 /**
  57  * enum dma_transaction_type - DMA transaction types/indexes
  58  *
  59  * Note: The DMA_ASYNC_TX capability is not to be set by drivers.  It is
  60  * automatically set as dma devices are registered.
  61  */
  62 enum dma_transaction_type {
  63         DMA_MEMCPY,
  64         DMA_XOR,
  65         DMA_PQ,
  66         DMA_XOR_VAL,
  67         DMA_PQ_VAL,
  68         DMA_MEMSET,
  69         DMA_INTERRUPT,
  70         DMA_SG,
  71         DMA_PRIVATE,
  72         DMA_ASYNC_TX,
  73         DMA_SLAVE,
  74         DMA_CYCLIC,
  75 };
  76
  77 /* last transaction type for creation of the capabilities mask */
  78 #define DMA_TX_TYPE_END (DMA_CYCLIC + 1)
  79
  80
  81 /**
  82  * enum dma_ctrl_flags - DMA flags to augment operation preparation,
  83  *  control completion, and communicate status.
  84  * @DMA_PREP_INTERRUPT - trigger an interrupt (callback) upon completion of
  85  *  this transaction
  86  * @DMA_CTRL_ACK - if clear, the descriptor cannot be reused until the client
  87  *  acknowledges receipt, i.e. has has a chance to establish any dependency
  88  *  chains
  89  * @DMA_COMPL_SKIP_SRC_UNMAP - set to disable dma-unmapping the source buffer(s)
  90  * @DMA_COMPL_SKIP_DEST_UNMAP - set to disable dma-unmapping the destination(s)
  91  * @DMA_COMPL_SRC_UNMAP_SINGLE - set to do the source dma-unmapping as single
  92  *      (if not set, do the source dma-unmapping as page)
  93  * @DMA_COMPL_DEST_UNMAP_SINGLE - set to do the destination dma-unmapping as single
  94  *      (if not set, do the destination dma-unmapping as page)
  95  * @DMA_PREP_PQ_DISABLE_P - prevent generation of P while generating Q
  96  * @DMA_PREP_PQ_DISABLE_Q - prevent generation of Q while generating P
  97  * @DMA_PREP_CONTINUE - indicate to a driver that it is reusing buffers as
  98  *  sources that were the result of a previous operation, in the case of a PQ
  99  *  operation it continues the calculation with new sources
 100  * @DMA_PREP_FENCE - tell the driver that subsequent operations depend
 101  *  on the result of this operation
 102  */
 103 enum dma_ctrl_flags {
 104         DMA_PREP_INTERRUPT = (1 << 0),
 105         DMA_CTRL_ACK = (1 << 1),
 106         DMA_COMPL_SKIP_SRC_UNMAP = (1 << 2),
 107         DMA_COMPL_SKIP_DEST_UNMAP = (1 << 3),
 108         DMA_COMPL_SRC_UNMAP_SINGLE = (1 << 4),
 109         DMA_COMPL_DEST_UNMAP_SINGLE = (1 << 5),
 110         DMA_PREP_PQ_DISABLE_P = (1 << 6),
 111         DMA_PREP_PQ_DISABLE_Q = (1 << 7),
 112         DMA_PREP_CONTINUE = (1 << 8),
 113         DMA_PREP_FENCE = (1 << 9),
 114 };
 115
 116 /**
 117  * enum dma_ctrl_cmd - DMA operations that can optionally be exercised
 118  * on a running channel.
 119  * @DMA_TERMINATE_ALL: terminate all ongoing transfers
 120  * @DMA_PAUSE: pause ongoing transfers
 121  * @DMA_RESUME: resume paused transfer
 122  * @DMA_SLAVE_CONFIG: this command is only implemented by DMA controllers
 123  * that need to runtime reconfigure the slave channels (as opposed to passing
 124  * configuration data in statically from the platform). An additional
 125  * argument of struct dma_slave_config must be passed in with this
 126  * command.
 127  * @FSLDMA_EXTERNAL_START: this command will put the Freescale DMA controller
 128  * into external start mode.
 129  */
 130 enum dma_ctrl_cmd {
 131         DMA_TERMINATE_ALL,
 132         DMA_PAUSE,
 133         DMA_RESUME,
 134         DMA_SLAVE_CONFIG,
 135         FSLDMA_EXTERNAL_START,
 136 };
 137
 138 /**
 139  * enum sum_check_bits - bit position of pq_check_flags
 140  */
 141 enum sum_check_bits {
 142         SUM_CHECK_P = 0,
 143         SUM_CHECK_Q = 1,
 144 };
 145
 146 /**
 147  * enum pq_check_flags - result of async_{xor,pq}_zero_sum operations
 148  * @SUM_CHECK_P_RESULT - 1 if xor zero sum error, 0 otherwise
 149  * @SUM_CHECK_Q_RESULT - 1 if reed-solomon zero sum error, 0 otherwise
 150  */
 151 enum sum_check_flags {
 152         SUM_CHECK_P_RESULT = (1 << SUM_CHECK_P),
 153         SUM_CHECK_Q_RESULT = (1 << SUM_CHECK_Q),
 154 };
 155
 156
 157 /**
 158  * dma_cap_mask_t - capabilities bitmap modeled after cpumask_t.
 159  * See linux/cpumask.h
 160  */
 161 typedef struct { DECLARE_BITMAP(bits, DMA_TX_TYPE_END); } dma_cap_mask_t;
 162
 163 /**
 164  * struct dma_chan_percpu - the per-CPU part of struct dma_chan
 165  * @memcpy_count: transaction counter
 166  * @bytes_transferred: byte counter
 167  */
 168
 169 struct dma_chan_percpu {
 170         /* stats */
 171         unsigned long memcpy_count;
 172         unsigned long bytes_transferred;
 173 };
 174
 175 /**
 176  * struct dma_chan - devices supply DMA channels, clients use them
 177  * @device: ptr to the dma device who supplies this channel, always !%NULL
 178  * @cookie: last cookie value returned to client
 179  * @chan_id: channel ID for sysfs
 180  * @dev: class device for sysfs
 181  * @device_node: used to add this to the device chan list
 182  * @local: per-cpu pointer to a struct dma_chan_percpu
 183  * @client-count: how many clients are using this channel
 184  * @table_count: number of appearances in the mem-to-mem allocation table
 185  * @private: private data for certain client-channel associations
 186  */
 187 struct dma_chan {
 188         struct dma_device *device;
 189         dma_cookie_t cookie;
 190
 191         /* sysfs */
 192         int chan_id;
 193         struct dma_chan_dev *dev;
 194
 195         struct list_head device_node;
 196         struct dma_chan_percpu __percpu *local;
 197         int client_count;
 198         int table_count;
 199         void *private;
 200 };
 201
 202 /**
 203  * struct dma_chan_dev - relate sysfs device node to backing channel device
 204  * @chan - driver channel device
 205  * @device - sysfs device
 206  * @dev_id - parent dma_device dev_id
 207  * @idr_ref - reference count to gate release of dma_device dev_id
 208  */
 209 struct dma_chan_dev {
 210         struct dma_chan *chan;
 211         struct device device;
 212         int dev_id;
 213         atomic_t *idr_ref;
 214 };
 215
 216 /**
 217  * enum dma_slave_buswidth - defines bus with of the DMA slave
 218  * device, source or target buses
 219  */
 220 enum dma_slave_buswidth {
 221         DMA_SLAVE_BUSWIDTH_UNDEFINED = 0,
 222         DMA_SLAVE_BUSWIDTH_1_BYTE = 1,
 223         DMA_SLAVE_BUSWIDTH_2_BYTES = 2,
 224         DMA_SLAVE_BUSWIDTH_4_BYTES = 4,
 225         DMA_SLAVE_BUSWIDTH_8_BYTES = 8,
 226 };
 227
 228 /**
 229  * struct dma_slave_config - dma slave channel runtime config
 230  * @direction: whether the data shall go in or out on this slave
 231  * channel, right now. DMA_TO_DEVICE and DMA_FROM_DEVICE are
 232  * legal values, DMA_BIDIRECTIONAL is not acceptable since we
 233  * need to differentiate source and target addresses.
 234  * @src_addr: this is the physical address where DMA slave data
 235  * should be read (RX), if the source is memory this argument is
 236  * ignored.
 237  * @dst_addr: this is the physical address where DMA slave data
 238  * should be written (TX), if the source is memory this argument
 239  * is ignored.
 240  * @src_addr_width: this is the width in bytes of the source (RX)
 241  * register where DMA data shall be read. If the source
 242  * is memory this may be ignored depending on architecture.
 243  * Legal values: 1, 2, 4, 8.
 244  * @dst_addr_width: same as src_addr_width but for destination
 245  * target (TX) mutatis mutandis.
 246  * @src_maxburst: the maximum number of words (note: words, as in
 247  * units of the src_addr_width member, not bytes) that can be sent
 248  * in one burst to the device. Typically something like half the
 249  * FIFO depth on I/O peripherals so you don't overflow it. This
 250  * may or may not be applicable on memory sources.
 251  * @dst_maxburst: same as src_maxburst but for destination target
 252  * mutatis mutandis.
 253  *
 254  * This struct is passed in as configuration data to a DMA engine
 255  * in order to set up a certain channel for DMA transport at runtime.
 256  * The DMA device/engine has to provide support for an additional
 257  * command in the channel config interface, DMA_SLAVE_CONFIG
 258  * and this struct will then be passed in as an argument to the
 259  * DMA engine device_control() function.
 260  *
 261  * The rationale for adding configuration information to this struct
 262  * is as follows: if it is likely that most DMA slave controllers in
 263  * the world will support the configuration option, then make it
 264  * generic. If not: if it is fixed so that it be sent in static from
 265  * the platform data, then prefer to do that. Else, if it is neither
 266  * fixed at runtime, nor generic enough (such as bus mastership on
 267  * some CPU family and whatnot) then create a custom slave config
 268  * struct and pass that, then make this config a member of that
 269  * struct, if applicable.
 270  */
 271 struct dma_slave_config {
 272         enum dma_data_direction direction;
 273         dma_addr_t src_addr;
 274         dma_addr_t dst_addr;
 275         enum dma_slave_buswidth src_addr_width;
 276         enum dma_slave_buswidth dst_addr_width;
 277         u32 src_maxburst;
 278         u32 dst_maxburst;
 279 };
 280
 281 static inline const char *dma_chan_name(struct dma_chan *chan)
 282 {
 283         return dev_name(&chan->dev->device);
 284 }
 285
 286 void dma_chan_cleanup(struct kref *kref);
 287
 288 /**
 289  * typedef dma_filter_fn - callback filter for dma_request_channel
 290  * @chan: channel to be reviewed
 291  * @filter_param: opaque parameter passed through dma_request_channel
 292  *
 293  * When this optional parameter is specified in a call to dma_request_channel a
 294  * suitable channel is passed to this routine for further dispositioning before
 295  * being returned.  Where 'suitable' indicates a non-busy channel that
 296  * satisfies the given capability mask.  It returns 'true' to indicate that the
 297  * channel is suitable.
 298  */
 299 typedef bool (*dma_filter_fn)(struct dma_chan *chan, void *filter_param);
 300
 301 typedef void (*dma_async_tx_callback)(void *dma_async_param);
 302 /**
 303  * struct dma_async_tx_descriptor - async transaction descriptor
 304  * ---dma generic offload fields---
 305  * @cookie: tracking cookie for this transaction, set to -EBUSY if
 306  *      this tx is sitting on a dependency list
 307  * @flags: flags to augment operation preparation, control completion, and
 308  *      communicate status
 309  * @phys: physical address of the descriptor
 310  * @chan: target channel for this operation
 311  * @tx_submit: set the prepared descriptor(s) to be executed by the engine
 312  * @callback: routine to call after this operation is complete
 313  * @callback_param: general parameter to pass to the callback routine
 314  * ---async_tx api specific fields---
 315  * @next: at completion submit this descriptor
 316  * @parent: pointer to the next level up in the dependency chain
 317  * @lock: protect the parent and next pointers
 318  */
 319 struct dma_async_tx_descriptor {
 320         dma_cookie_t cookie;
 321         enum dma_ctrl_flags flags; /* not a 'long' to pack with cookie */
 322         dma_addr_t phys;
 323         struct dma_chan *chan;
 324         dma_cookie_t (*tx_submit)(struct dma_async_tx_descriptor *tx);
 325         dma_async_tx_callback callback;
 326         void *callback_param;
 327 #ifdef CONFIG_ASYNC_TX_ENABLE_CHANNEL_SWITCH
 328         struct dma_async_tx_descriptor *next;
 329         struct dma_async_tx_descriptor *parent;
 330         spinlock_t lock;
 331 #endif
 332 };
 333
 334 #ifndef CONFIG_ASYNC_TX_ENABLE_CHANNEL_SWITCH
 335 static inline void txd_lock(struct dma_async_tx_descriptor *txd)
 336 {
 337 }
 338 static inline void txd_unlock(struct dma_async_tx_descriptor *txd)
 339 {
 340 }
 341 static inline void txd_chain(struct dma_async_tx_descriptor *txd, struct dma_async_tx_descriptor *next)
 342 {
 343         BUG();
 344 }
 345 static inline void txd_clear_parent(struct dma_async_tx_descriptor *txd)
 346 {
 347 }
 348 static inline void txd_clear_next(struct dma_async_tx_descriptor *txd)
 349 {
 350 }
 351 static inline struct dma_async_tx_descriptor *txd_next(struct dma_async_tx_descriptor *txd)
 352 {
 353         return NULL;
 354 }
 355 static inline struct dma_async_tx_descriptor *txd_parent(struct dma_async_tx_descriptor *txd)
 356 {
 357         return NULL;
 358 }
 359
 360 #else
 361 static inline void txd_lock(struct dma_async_tx_descriptor *txd)
 362 {
 363         spin_lock_bh(&txd->lock);
 364 }
 365 static inline void txd_unlock(struct dma_async_tx_descriptor *txd)
 366 {
 367         spin_unlock_bh(&txd->lock);
 368 }
 369 static inline void txd_chain(struct dma_async_tx_descriptor *txd, struct dma_async_tx_descriptor *next)
 370 {
 371         txd->next = next;
 372         next->parent = txd;
 373 }
 374 static inline void txd_clear_parent(struct dma_async_tx_descriptor *txd)
 375 {
 376         txd->parent = NULL;
 377 }
 378 static inline void txd_clear_next(struct dma_async_tx_descriptor *txd)
 379 {
 380         txd->next = NULL;
 381 }
 382 static inline struct dma_async_tx_descriptor *txd_parent(struct dma_async_tx_descriptor *txd)
 383 {
 384         return txd->parent;
 385 }
 386 static inline struct dma_async_tx_descriptor *txd_next(struct dma_async_tx_descriptor *txd)
 387 {
 388         return txd->next;
 389 }
 390 #endif
 391
 392 /**
 393  * struct dma_tx_state - filled in to report the status of
 394  * a transfer.
 395  * @last: last completed DMA cookie
 396  * @used: last issued DMA cookie (i.e. the one in progress)
 397  * @residue: the remaining number of bytes left to transmit
 398  *      on the selected transfer for states DMA_IN_PROGRESS and
 399  *      DMA_PAUSED if this is implemented in the driver, else 0
 400  */
 401 struct dma_tx_state {
 402         dma_cookie_t last;
 403         dma_cookie_t used;
 404         u32 residue;
 405 };
 406
 407 /**
 408  * struct dma_device - info on the entity supplying DMA services
 409  * @chancnt: how many DMA channels are supported
 410  * @privatecnt: how many DMA channels are requested by dma_request_channel
 411  * @channels: the list of struct dma_chan
 412  * @global_node: list_head for global dma_device_list
 413  * @cap_mask: one or more dma_capability flags
 414  * @max_xor: maximum number of xor sources, 0 if no capability
 415  * @max_pq: maximum number of PQ sources and PQ-continue capability
 416  * @copy_align: alignment shift for memcpy operations
 417  * @xor_align: alignment shift for xor operations
 418  * @pq_align: alignment shift for pq operations
 419  * @fill_align: alignment shift for memset operations
 420  * @dev_id: unique device ID
 421  * @dev: struct device reference for dma mapping api
 422  * @device_alloc_chan_resources: allocate resources and return the
 423  *      number of allocated descriptors
 424  * @device_free_chan_resources: release DMA channel's resources
 425  * @device_prep_dma_memcpy: prepares a memcpy operation
 426  * @device_prep_dma_xor: prepares a xor operation
 427  * @device_prep_dma_xor_val: prepares a xor validation operation
 428  * @device_prep_dma_pq: prepares a pq operation
 429  * @device_prep_dma_pq_val: prepares a pqzero_sum operation
 430  * @device_prep_dma_memset: prepares a memset operation
 431  * @device_prep_dma_interrupt: prepares an end of chain interrupt operation
 432  * @device_prep_slave_sg: prepares a slave dma operation
 433  * @device_prep_dma_cyclic: prepare a cyclic dma operation suitable for audio.
 434  *      The function takes a buffer of size buf_len. The callback function will
 435  *      be called after period_len bytes have been transferred.
 436  * @device_control: manipulate all pending operations on a channel, returns
 437  *      zero or error code
 438  * @device_tx_status: poll for transaction completion, the optional
 439  *      txstate parameter can be supplied with a pointer to get a
 440  *      struct with auxiliary transfer status information, otherwise the call
 441  *      will just return a simple status code
 442  * @device_issue_pending: push pending transactions to hardware
 443  */
 444 struct dma_device {
 445
 446         unsigned int chancnt;
 447         unsigned int privatecnt;
 448         struct list_head channels;
 449         struct list_head global_node;
 450         dma_cap_mask_t  cap_mask;
 451         unsigned short max_xor;
 452         unsigned short max_pq;
 453         u8 copy_align;
 454         u8 xor_align;
 455         u8 pq_align;
 456         u8 fill_align;
 457         #define DMA_HAS_PQ_CONTINUE (1 << 15)
 458
 459         int dev_id;
 460         struct device *dev;
 461
 462         int (*device_alloc_chan_resources)(struct dma_chan *chan);
 463         void (*device_free_chan_resources)(struct dma_chan *chan);
 464
 465         struct dma_async_tx_descriptor *(*device_prep_dma_memcpy)(
 466                 struct dma_chan *chan, dma_addr_t dest, dma_addr_t src,
 467                 size_t len, unsigned long flags);
 468         struct dma_async_tx_descriptor *(*device_prep_dma_xor)(
 469                 struct dma_chan *chan, dma_addr_t dest, dma_addr_t *src,
 470                 unsigned int src_cnt, size_t len, unsigned long flags);
 471         struct dma_async_tx_descriptor *(*device_prep_dma_xor_val)(
 472                 struct dma_chan *chan, dma_addr_t *src, unsigned int src_cnt,
 473                 size_t len, enum sum_check_flags *result, unsigned long flags);
 474         struct dma_async_tx_descriptor *(*device_prep_dma_pq)(
 475                 struct dma_chan *chan, dma_addr_t *dst, dma_addr_t *src,
 476                 unsigned int src_cnt, const unsigned char *scf,
 477                 size_t len, unsigned long flags);
 478         struct dma_async_tx_descriptor *(*device_prep_dma_pq_val)(
 479                 struct dma_chan *chan, dma_addr_t *pq, dma_addr_t *src,
 480                 unsigned int src_cnt, const unsigned char *scf, size_t len,
 481                 enum sum_check_flags *pqres, unsigned long flags);
 482         struct dma_async_tx_descriptor *(*device_prep_dma_memset)(
 483                 struct dma_chan *chan, dma_addr_t dest, int value, size_t len,
 484                 unsigned long flags);
 485         struct dma_async_tx_descriptor *(*device_prep_dma_interrupt)(
 486                 struct dma_chan *chan, unsigned long flags);
 487         struct dma_async_tx_descriptor *(*device_prep_dma_sg)(
 488                 struct dma_chan *chan,
 489                 struct scatterlist *dst_sg, unsigned int dst_nents,
 490                 struct scatterlist *src_sg, unsigned int src_nents,
 491                 unsigned long flags);
 492
 493         struct dma_async_tx_descriptor *(*device_prep_slave_sg)(
 494                 struct dma_chan *chan, struct scatterlist *sgl,
 495                 unsigned int sg_len, enum dma_data_direction direction,
 496                 unsigned long flags);
 497         struct dma_async_tx_descriptor *(*device_prep_dma_cyclic)(
 498                 struct dma_chan *chan, dma_addr_t buf_addr, size_t buf_len,
 499                 size_t period_len, enum dma_data_direction direction);
 500         int (*device_control)(struct dma_chan *chan, enum dma_ctrl_cmd cmd,
 501                 unsigned long arg);
 502
 503         enum dma_status (*device_tx_status)(struct dma_chan *chan,
 504                                             dma_cookie_t cookie,
 505                                             struct dma_tx_state *txstate);
 506         void (*device_issue_pending)(struct dma_chan *chan);
 507 };
 508
 509 static inline int dmaengine_device_control(struct dma_chan *chan,
 510                                            enum dma_ctrl_cmd cmd,
 511                                            unsigned long arg)
 512 {
 513         return chan->device->device_control(chan, cmd, arg);
 514 }
 515
 516 static inline int dmaengine_slave_config(struct dma_chan *chan,
 517                                           struct dma_slave_config *config)
 518 {
 519         return dmaengine_device_control(chan, DMA_SLAVE_CONFIG,
 520                         (unsigned long)config);
 521 }
 522
 523 static inline struct dma_async_tx_descriptor *dmaengine_prep_slave_single(
 524         struct dma_chan *chan, void *buf, size_t len,
 525         enum dma_data_direction dir, unsigned long flags)
 526 {
 527         struct scatterlist sg;
 528         sg_init_one(&sg, buf, len);
 529
 530         return chan->device->device_prep_slave_sg(chan, &sg, 1, dir, flags);
 531 }
 532
 533 static inline int dmaengine_terminate_all(struct dma_chan *chan)
 534 {
 535         return dmaengine_device_control(chan, DMA_TERMINATE_ALL, 0);
 536 }
 537
 538 static inline int dmaengine_pause(struct dma_chan *chan)
 539 {
 540         return dmaengine_device_control(chan, DMA_PAUSE, 0);
 541 }
 542
 543 static inline int dmaengine_resume(struct dma_chan *chan)
 544 {
 545         return dmaengine_device_control(chan, DMA_RESUME, 0);
 546 }
 547
 548 static inline dma_cookie_t dmaengine_submit(struct dma_async_tx_descriptor *desc)
 549 {
 550         return desc->tx_submit(desc);
 551 }
 552
 553 static inline bool dmaengine_check_align(u8 align, size_t off1, size_t off2, size_t len)
 554 {
 555         size_t mask;
 556
 557         if (!align)
 558                 return true;
 559         mask = (1 << align) - 1;
 560         if (mask & (off1 | off2 | len))
 561                 return false;
 562         return true;
 563 }
 564
 565 static inline bool is_dma_copy_aligned(struct dma_device *dev, size_t off1,
 566                                        size_t off2, size_t len)
 567 {
 568         return dmaengine_check_align(dev->copy_align, off1, off2, len);
 569 }
 570
 571 static inline bool is_dma_xor_aligned(struct dma_device *dev, size_t off1,
 572                                       size_t off2, size_t len)
 573 {
 574         return dmaengine_check_align(dev->xor_align, off1, off2, len);
 575 }
 576
 577 static inline bool is_dma_pq_aligned(struct dma_device *dev, size_t off1,
 578                                      size_t off2, size_t len)
 579 {
 580         return dmaengine_check_align(dev->pq_align, off1, off2, len);
 581 }
 582
 583 static inline bool is_dma_fill_aligned(struct dma_device *dev, size_t off1,
 584                                        size_t off2, size_t len)
 585 {
 586         return dmaengine_check_align(dev->fill_align, off1, off2, len);
 587 }
 588
 589 static inline void
 590 dma_set_maxpq(struct dma_device *dma, int maxpq, int has_pq_continue)
 591 {
 592         dma->max_pq = maxpq;
 593         if (has_pq_continue)
 594                 dma->max_pq |= DMA_HAS_PQ_CONTINUE;
 595 }
 596
 597 static inline bool dmaf_continue(enum dma_ctrl_flags flags)
 598 {
 599         return (flags & DMA_PREP_CONTINUE) == DMA_PREP_CONTINUE;
 600 }
 601
 602 static inline bool dmaf_p_disabled_continue(enum dma_ctrl_flags flags)
 603 {
 604         enum dma_ctrl_flags mask = DMA_PREP_CONTINUE | DMA_PREP_PQ_DISABLE_P;
 605
 606         return (flags & mask) == mask;
 607 }
 608
 609 static inline bool dma_dev_has_pq_continue(struct dma_device *dma)
 610 {
 611         return (dma->max_pq & DMA_HAS_PQ_CONTINUE) == DMA_HAS_PQ_CONTINUE;
 612 }
 613
 614 static inline unsigned short dma_dev_to_maxpq(struct dma_device *dma)
 615 {
 616         return dma->max_pq & ~DMA_HAS_PQ_CONTINUE;
 617 }
 618
 619 /* dma_maxpq - reduce maxpq in the face of continued operations
 620  * @dma - dma device with PQ capability
 621  * @flags - to check if DMA_PREP_CONTINUE and DMA_PREP_PQ_DISABLE_P are set
 622  *
 623  * When an engine does not support native continuation we need 3 extra
 624  * source slots to reuse P and Q with the following coefficients:
 625  * 1/ {00} * P : remove P from Q', but use it as a source for P'
 626  * 2/ {01} * Q : use Q to continue Q' calculation
 627  * 3/ {00} * Q : subtract Q from P' to cancel (2)
 628  *
 629  * In the case where P is disabled we only need 1 extra source:
 630  * 1/ {01} * Q : use Q to continue Q' calculation
 631  */
 632 static inline int dma_maxpq(struct dma_device *dma, enum dma_ctrl_flags flags)
 633 {
 634         if (dma_dev_has_pq_continue(dma) || !dmaf_continue(flags))
 635                 return dma_dev_to_maxpq(dma);
 636         else if (dmaf_p_disabled_continue(flags))
 637                 return dma_dev_to_maxpq(dma) - 1;
 638         else if (dmaf_continue(flags))
 639                 return dma_dev_to_maxpq(dma) - 3;
 640         BUG();
 641 }
 642
 643 /* --- public DMA engine API --- */
 644
 645 #ifdef CONFIG_DMA_ENGINE
 646 void dmaengine_get(void);
 647 void dmaengine_put(void);
 648 #else
 649 static inline void dmaengine_get(void)
 650 {
 651 }
 652 static inline void dmaengine_put(void)
 653 {
 654 }
 655 #endif
 656
 657 #ifdef CONFIG_NET_DMA
 658 #define net_dmaengine_get()     dmaengine_get()
 659 #define net_dmaengine_put()     dmaengine_put()
 660 #else
 661 static inline void net_dmaengine_get(void)
 662 {
 663 }
 664 static inline void net_dmaengine_put(void)
 665 {
 666 }
 667 #endif
 668
 669 #ifdef CONFIG_ASYNC_TX_DMA
 670 #define async_dmaengine_get()   dmaengine_get()
 671 #define async_dmaengine_put()   dmaengine_put()
 672 #ifndef CONFIG_ASYNC_TX_ENABLE_CHANNEL_SWITCH
 673 #define async_dma_find_channel(type) dma_find_channel(DMA_ASYNC_TX)
 674 #else
 675 #define async_dma_find_channel(type) dma_find_channel(type)
 676 #endif /* CONFIG_ASYNC_TX_ENABLE_CHANNEL_SWITCH */
 677 #else
 678 static inline void async_dmaengine_get(void)
 679 {
 680 }
 681 static inline void async_dmaengine_put(void)
 682 {
 683 }
 684 static inline struct dma_chan *
 685 async_dma_find_channel(enum dma_transaction_type type)
 686 {
 687         return NULL;
 688 }
 689 #endif /* CONFIG_ASYNC_TX_DMA */
 690
 691 dma_cookie_t dma_async_memcpy_buf_to_buf(struct dma_chan *chan,
 692         void *dest, void *src, size_t len);
 693 dma_cookie_t dma_async_memcpy_buf_to_pg(struct dma_chan *chan,
 694         struct page *page, unsigned int offset, void *kdata, size_t len);
 695 dma_cookie_t dma_async_memcpy_pg_to_pg(struct dma_chan *chan,
 696         struct page *dest_pg, unsigned int dest_off, struct page *src_pg,
 697         unsigned int src_off, size_t len);
 698 void dma_async_tx_descriptor_init(struct dma_async_tx_descriptor *tx,
 699         struct dma_chan *chan);
 700
 701 static inline void async_tx_ack(struct dma_async_tx_descriptor *tx)
 702 {
 703         tx->flags |= DMA_CTRL_ACK;
 704 }
 705
 706 static inline void async_tx_clear_ack(struct dma_async_tx_descriptor *tx)
 707 {
 708         tx->flags &= ~DMA_CTRL_ACK;
 709 }
 710
 711 static inline bool async_tx_test_ack(struct dma_async_tx_descriptor *tx)
 712 {
 713         return (tx->flags & DMA_CTRL_ACK) == DMA_CTRL_ACK;
 714 }
 715
 716 #define first_dma_cap(mask) __first_dma_cap(&(mask))
 717 static inline int __first_dma_cap(const dma_cap_mask_t *srcp)
 718 {
 719         return min_t(int, DMA_TX_TYPE_END,
 720                 find_first_bit(srcp->bits, DMA_TX_TYPE_END));
 721 }
 722
 723 #define next_dma_cap(n, mask) __next_dma_cap((n), &(mask))
 724 static inline int __next_dma_cap(int n, const dma_cap_mask_t *srcp)
 725 {
 726         return min_t(int, DMA_TX_TYPE_END,
 727                 find_next_bit(srcp->bits, DMA_TX_TYPE_END, n+1));
 728 }
 729
 730 #define dma_cap_set(tx, mask) __dma_cap_set((tx), &(mask))
 731 static inline void
 732 __dma_cap_set(enum dma_transaction_type tx_type, dma_cap_mask_t *dstp)
 733 {
 734         set_bit(tx_type, dstp->bits);
 735 }
 736
 737 #define dma_cap_clear(tx, mask) __dma_cap_clear((tx), &(mask))
 738 static inline void
 739 __dma_cap_clear(enum dma_transaction_type tx_type, dma_cap_mask_t *dstp)
 740 {
 741         clear_bit(tx_type, dstp->bits);
 742 }
 743
 744 #define dma_cap_zero(mask) __dma_cap_zero(&(mask))
 745 static inline void __dma_cap_zero(dma_cap_mask_t *dstp)
 746 {
 747         bitmap_zero(dstp->bits, DMA_TX_TYPE_END);
 748 }
 749
 750 #define dma_has_cap(tx, mask) __dma_has_cap((tx), &(mask))
 751 static inline int
 752 __dma_has_cap(enum dma_transaction_type tx_type, dma_cap_mask_t *srcp)
 753 {
 754         return test_bit(tx_type, srcp->bits);
 755 }
 756
 757 #define for_each_dma_cap_mask(cap, mask) \
 758         for ((cap) = first_dma_cap(mask);       \
 759                 (cap) < DMA_TX_TYPE_END;        \
 760                 (cap) = next_dma_cap((cap), (mask)))
 761
 762 /**
 763  * dma_async_issue_pending - flush pending transactions to HW
 764  * @chan: target DMA channel
 765  *
 766  * This allows drivers to push copies to HW in batches,
 767  * reducing MMIO writes where possible.
 768  */
 769 static inline void dma_async_issue_pending(struct dma_chan *chan)
 770 {
 771         chan->device->device_issue_pending(chan);
 772 }
 773
 774 #define dma_async_memcpy_issue_pending(chan) dma_async_issue_pending(chan)
 775
 776 /**
 777  * dma_async_is_tx_complete - poll for transaction completion
 778  * @chan: DMA channel
 779  * @cookie: transaction identifier to check status of
 780  * @last: returns last completed cookie, can be NULL
 781  * @used: returns last issued cookie, can be NULL
 782  *
 783  * If @last and @used are passed in, upon return they reflect the driver
 784  * internal state and can be used with dma_async_is_complete() to check
 785  * the status of multiple cookies without re-checking hardware state.
 786  */
 787 static inline enum dma_status dma_async_is_tx_complete(struct dma_chan *chan,
 788         dma_cookie_t cookie, dma_cookie_t *last, dma_cookie_t *used)
 789 {
 790         struct dma_tx_state state;
 791         enum dma_status status;
 792
 793         status = chan->device->device_tx_status(chan, cookie, &state);
 794         if (last)
 795                 *last = state.last;
 796         if (used)
 797                 *used = state.used;
 798         return status;
 799 }
 800
 801 #define dma_async_memcpy_complete(chan, cookie, last, used)\
 802         dma_async_is_tx_complete(chan, cookie, last, used)
 803
 804 /**
 805  * dma_async_is_complete - test a cookie against chan state
 806  * @cookie: transaction identifier to test status of
 807  * @last_complete: last know completed transaction
 808  * @last_used: last cookie value handed out
 809  *
 810  * dma_async_is_complete() is used in dma_async_memcpy_complete()
 811  * the test logic is separated for lightweight testing of multiple cookies
 812  */
 813 static inline enum dma_status dma_async_is_complete(dma_cookie_t cookie,
 814                         dma_cookie_t last_complete, dma_cookie_t last_used)
 815 {
 816         if (last_complete <= last_used) {
 817                 if ((cookie <= last_complete) || (cookie > last_used))
 818                         return DMA_SUCCESS;
 819         } else {
 820                 if ((cookie <= last_complete) && (cookie > last_used))
 821                         return DMA_SUCCESS;
 822         }
 823         return DMA_IN_PROGRESS;
 824 }
 825
 826 static inline void
 827 dma_set_tx_state(struct dma_tx_state *st, dma_cookie_t last, dma_cookie_t used, u32 residue)
 828 {
 829         if (st) {
 830                 st->last = last;
 831                 st->used = used;
 832                 st->residue = residue;
 833         }
 834 }
 835
 836 enum dma_status dma_sync_wait(struct dma_chan *chan, dma_cookie_t cookie);
 837 #ifdef CONFIG_DMA_ENGINE
 838 enum dma_status dma_wait_for_async_tx(struct dma_async_tx_descriptor *tx);
 839 void dma_issue_pending_all(void);
 840 struct dma_chan *__dma_request_channel(dma_cap_mask_t *mask, dma_filter_fn fn, void *fn_param);
 841 void dma_release_channel(struct dma_chan *chan);
 842 #else
 843 static inline enum dma_status dma_wait_for_async_tx(struct dma_async_tx_descriptor *tx)
 844 {
 845         return DMA_SUCCESS;
 846 }
 847 static inline void dma_issue_pending_all(void)
 848 {
 849 }
 850 static inline struct dma_chan *__dma_request_channel(dma_cap_mask_t *mask,
 851                                               dma_filter_fn fn, void *fn_param)
 852 {
 853         return NULL;
 854 }
 855 static inline void dma_release_channel(struct dma_chan *chan)
 856 {
 857 }
 858 #endif
 859
 860 /* --- DMA device --- */
 861
 862 int dma_async_device_register(struct dma_device *device);
 863 void dma_async_device_unregister(struct dma_device *device);
 864 void dma_run_dependencies(struct dma_async_tx_descriptor *tx);
 865 struct dma_chan *dma_find_channel(enum dma_transaction_type tx_type);
 866 #define dma_request_channel(mask, x, y) __dma_request_channel(&(mask), x, y)
 867
 868 /* --- Helper iov-locking functions --- */
 869
 870 struct dma_page_list {
 871         char __user *base_address;
 872         int nr_pages;
 873         struct page **pages;
 874 };
 875
 876 struct dma_pinned_list {
 877         int nr_iovecs;
 878         struct dma_page_list page_list[0];
 879 };
 880
 881 struct dma_pinned_list *dma_pin_iovec_pages(struct iovec *iov, size_t len);
 882 void dma_unpin_iovec_pages(struct dma_pinned_list* pinned_list);
 883
 884 dma_cookie_t dma_memcpy_to_iovec(struct dma_chan *chan, struct iovec *iov,
 885         struct dma_pinned_list *pinned_list, unsigned char *kdata, size_t len);
 886 dma_cookie_t dma_memcpy_pg_to_iovec(struct dma_chan *chan, struct iovec *iov,
 887         struct dma_pinned_list *pinned_list, struct page *page,
 888         unsigned int offset, size_t len);
 889
 890 #endif /* DMAENGINE_H */