f2b72681d0bcb9de75eca65191527bce9105ea58
[pandora-kernel.git] / drivers / usb / musb / musb_host.c
1 /*
2  * MUSB OTG driver host support
3  *
4  * Copyright 2005 Mentor Graphics Corporation
5  * Copyright (C) 2005-2006 by Texas Instruments
6  * Copyright (C) 2006-2007 Nokia Corporation
7  * Copyright (C) 2008-2009 MontaVista Software, Inc. <source@mvista.com>
8  *
9  * This program is free software; you can redistribute it and/or
10  * modify it under the terms of the GNU General Public License
11  * version 2 as published by the Free Software Foundation.
12  *
13  * This program is distributed in the hope that it will be useful, but
14  * WITHOUT ANY WARRANTY; without even the implied warranty of
15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the GNU
16  * General Public License for more details.
17  *
18  * You should have received a copy of the GNU General Public License
19  * along with this program; if not, write to the Free Software
20  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA
21  * 02110-1301 USA
22  *
23  * THIS SOFTWARE IS PROVIDED "AS IS" AND ANY EXPRESS OR IMPLIED
24  * WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE IMPLIED WARRANTIES OF
25  * MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE ARE DISCLAIMED.  IN
26  * NO EVENT SHALL THE AUTHORS BE LIABLE FOR ANY DIRECT, INDIRECT,
27  * INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL DAMAGES (INCLUDING, BUT
28  * NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR SERVICES; LOSS OF
29  * USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER CAUSED AND ON
30  * ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY, OR TORT
31  * (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE OF
32  * THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.
33  *
34  */
35
36 #include <linux/module.h>
37 #include <linux/kernel.h>
38 #include <linux/delay.h>
39 #include <linux/sched.h>
40 #include <linux/slab.h>
41 #include <linux/errno.h>
42 #include <linux/init.h>
43 #include <linux/list.h>
44 #include <linux/dma-mapping.h>
45
46 #include "musb_core.h"
47 #include "musb_host.h"
48
49
50 /* MUSB HOST status 22-mar-2006
51  *
52  * - There's still lots of partial code duplication for fault paths, so
53  *   they aren't handled as consistently as they need to be.
54  *
55  * - PIO mostly behaved when last tested.
56  *     + including ep0, with all usbtest cases 9, 10
57  *     + usbtest 14 (ep0out) doesn't seem to run at all
58  *     + double buffered OUT/TX endpoints saw stalls(!) with certain usbtest
59  *       configurations, but otherwise double buffering passes basic tests.
60  *     + for 2.6.N, for N > ~10, needs API changes for hcd framework.
61  *
62  * - DMA (CPPI) ... partially behaves, not currently recommended
63  *     + about 1/15 the speed of typical EHCI implementations (PCI)
64  *     + RX, all too often reqpkt seems to misbehave after tx
65  *     + TX, no known issues (other than evident silicon issue)
66  *
67  * - DMA (Mentor/OMAP) ...has at least toggle update problems
68  *
69  * - [23-feb-2009] minimal traffic scheduling to avoid bulk RX packet
70  *   starvation ... nothing yet for TX, interrupt, or bulk.
71  *
72  * - Not tested with HNP, but some SRP paths seem to behave.
73  *
74  * NOTE 24-August-2006:
75  *
76  * - Bulk traffic finally uses both sides of hardware ep1, freeing up an
77  *   extra endpoint for periodic use enabling hub + keybd + mouse.  That
78  *   mostly works, except that with "usbnet" it's easy to trigger cases
79  *   with "ping" where RX loses.  (a) ping to davinci, even "ping -f",
80  *   fine; but (b) ping _from_ davinci, even "ping -c 1", ICMP RX loses
81  *   although ARP RX wins.  (That test was done with a full speed link.)
82  */
83
84
85 /*
86  * NOTE on endpoint usage:
87  *
88  * CONTROL transfers all go through ep0.  BULK ones go through dedicated IN
89  * and OUT endpoints ... hardware is dedicated for those "async" queue(s).
90  * (Yes, bulk _could_ use more of the endpoints than that, and would even
91  * benefit from it.)
92  *
93  * INTERUPPT and ISOCHRONOUS transfers are scheduled to the other endpoints.
94  * So far that scheduling is both dumb and optimistic:  the endpoint will be
95  * "claimed" until its software queue is no longer refilled.  No multiplexing
96  * of transfers between endpoints, or anything clever.
97  */
98
99
100 static void musb_ep_program(struct musb *musb, u8 epnum,
101                         struct urb *urb, int is_out,
102                         u8 *buf, u32 offset, u32 len);
103
104 /*
105  * Clear TX fifo. Needed to avoid BABBLE errors.
106  */
107 static void musb_h_tx_flush_fifo(struct musb_hw_ep *ep)
108 {
109         struct musb     *musb = ep->musb;
110         void __iomem    *epio = ep->regs;
111         u16             csr;
112         u16             lastcsr = 0;
113         int             retries = 1000;
114
115         csr = musb_readw(epio, MUSB_TXCSR);
116         while (csr & MUSB_TXCSR_FIFONOTEMPTY) {
117                 if (csr != lastcsr)
118                         dev_dbg(musb->controller, "Host TX FIFONOTEMPTY csr: %02x\n", csr);
119                 lastcsr = csr;
120                 csr |= MUSB_TXCSR_FLUSHFIFO;
121                 musb_writew(epio, MUSB_TXCSR, csr);
122                 csr = musb_readw(epio, MUSB_TXCSR);
123                 if (WARN(retries-- < 1,
124                                 "Could not flush host TX%d fifo: csr: %04x\n",
125                                 ep->epnum, csr))
126                         return;
127                 mdelay(1);
128         }
129 }
130
131 static void musb_h_ep0_flush_fifo(struct musb_hw_ep *ep)
132 {
133         void __iomem    *epio = ep->regs;
134         u16             csr;
135         int             retries = 5;
136
137         /* scrub any data left in the fifo */
138         do {
139                 csr = musb_readw(epio, MUSB_TXCSR);
140                 if (!(csr & (MUSB_CSR0_TXPKTRDY | MUSB_CSR0_RXPKTRDY)))
141                         break;
142                 musb_writew(epio, MUSB_TXCSR, MUSB_CSR0_FLUSHFIFO);
143                 csr = musb_readw(epio, MUSB_TXCSR);
144                 udelay(10);
145         } while (--retries);
146
147         WARN(!retries, "Could not flush host TX%d fifo: csr: %04x\n",
148                         ep->epnum, csr);
149
150         /* and reset for the next transfer */
151         musb_writew(epio, MUSB_TXCSR, 0);
152 }
153
154 /*
155  * Start transmit. Caller is responsible for locking shared resources.
156  * musb must be locked.
157  */
158 static inline void musb_h_tx_start(struct musb_hw_ep *ep)
159 {
160         u16     txcsr;
161
162         /* NOTE: no locks here; caller should lock and select EP */
163         if (ep->epnum) {
164                 txcsr = musb_readw(ep->regs, MUSB_TXCSR);
165                 txcsr |= MUSB_TXCSR_TXPKTRDY | MUSB_TXCSR_H_WZC_BITS;
166                 musb_writew(ep->regs, MUSB_TXCSR, txcsr);
167         } else {
168                 txcsr = MUSB_CSR0_H_SETUPPKT | MUSB_CSR0_TXPKTRDY;
169                 musb_writew(ep->regs, MUSB_CSR0, txcsr);
170         }
171
172 }
173
174 static inline void musb_h_tx_dma_start(struct musb_hw_ep *ep)
175 {
176         u16     txcsr;
177
178         /* NOTE: no locks here; caller should lock and select EP */
179         txcsr = musb_readw(ep->regs, MUSB_TXCSR);
180         txcsr |= MUSB_TXCSR_DMAENAB | MUSB_TXCSR_H_WZC_BITS;
181         if (is_cppi_enabled())
182                 txcsr |= MUSB_TXCSR_DMAMODE;
183         musb_writew(ep->regs, MUSB_TXCSR, txcsr);
184 }
185
186 static void musb_ep_set_qh(struct musb_hw_ep *ep, int is_in, struct musb_qh *qh)
187 {
188         if (is_in != 0 || ep->is_shared_fifo)
189                 ep->in_qh  = qh;
190         if (is_in == 0 || ep->is_shared_fifo)
191                 ep->out_qh = qh;
192 }
193
194 static struct musb_qh *musb_ep_get_qh(struct musb_hw_ep *ep, int is_in)
195 {
196         return is_in ? ep->in_qh : ep->out_qh;
197 }
198
199 /*
200  * Start the URB at the front of an endpoint's queue
201  * end must be claimed from the caller.
202  *
203  * Context: controller locked, irqs blocked
204  */
205 static void
206 musb_start_urb(struct musb *musb, int is_in, struct musb_qh *qh)
207 {
208         u16                     frame;
209         u32                     len;
210         void __iomem            *mbase =  musb->mregs;
211         struct urb              *urb = next_urb(qh);
212         void                    *buf = urb->transfer_buffer;
213         u32                     offset = 0;
214         struct musb_hw_ep       *hw_ep = qh->hw_ep;
215         unsigned                pipe = urb->pipe;
216         u8                      address = usb_pipedevice(pipe);
217         int                     epnum = hw_ep->epnum;
218
219         /* initialize software qh state */
220         qh->offset = 0;
221         qh->segsize = 0;
222
223         /* gather right source of data */
224         switch (qh->type) {
225         case USB_ENDPOINT_XFER_CONTROL:
226                 /* control transfers always start with SETUP */
227                 is_in = 0;
228                 musb->ep0_stage = MUSB_EP0_START;
229                 buf = urb->setup_packet;
230                 len = 8;
231                 break;
232         case USB_ENDPOINT_XFER_ISOC:
233                 qh->iso_idx = 0;
234                 qh->frame = 0;
235                 offset = urb->iso_frame_desc[0].offset;
236                 len = urb->iso_frame_desc[0].length;
237                 break;
238         default:                /* bulk, interrupt */
239                 /* actual_length may be nonzero on retry paths */
240                 buf = urb->transfer_buffer + urb->actual_length;
241                 len = urb->transfer_buffer_length - urb->actual_length;
242         }
243
244         dev_dbg(musb->controller, "qh %p urb %p dev%d ep%d%s%s, hw_ep %d, %p/%d\n",
245                         qh, urb, address, qh->epnum,
246                         is_in ? "in" : "out",
247                         ({char *s; switch (qh->type) {
248                         case USB_ENDPOINT_XFER_CONTROL: s = ""; break;
249                         case USB_ENDPOINT_XFER_BULK:    s = "-bulk"; break;
250                         case USB_ENDPOINT_XFER_ISOC:    s = "-iso"; break;
251                         default:                        s = "-intr"; break;
252                         }; s; }),
253                         epnum, buf + offset, len);
254
255         /* Configure endpoint */
256         musb_ep_set_qh(hw_ep, is_in, qh);
257         musb_ep_program(musb, epnum, urb, !is_in, buf, offset, len);
258
259         /* transmit may have more work: start it when it is time */
260         if (is_in)
261                 return;
262
263         /* determine if the time is right for a periodic transfer */
264         switch (qh->type) {
265         case USB_ENDPOINT_XFER_ISOC:
266         case USB_ENDPOINT_XFER_INT:
267                 dev_dbg(musb->controller, "check whether there's still time for periodic Tx\n");
268                 frame = musb_readw(mbase, MUSB_FRAME);
269                 /* FIXME this doesn't implement that scheduling policy ...
270                  * or handle framecounter wrapping
271                  */
272                 if ((urb->transfer_flags & URB_ISO_ASAP)
273                                 || (frame >= urb->start_frame)) {
274                         /* REVISIT the SOF irq handler shouldn't duplicate
275                          * this code; and we don't init urb->start_frame...
276                          */
277                         qh->frame = 0;
278                         goto start;
279                 } else {
280                         qh->frame = urb->start_frame;
281                         /* enable SOF interrupt so we can count down */
282                         dev_dbg(musb->controller, "SOF for %d\n", epnum);
283 #if 1 /* ifndef CONFIG_ARCH_DAVINCI */
284                         musb_writeb(mbase, MUSB_INTRUSBE, 0xff);
285 #endif
286                 }
287                 break;
288         default:
289 start:
290                 dev_dbg(musb->controller, "Start TX%d %s\n", epnum,
291                         hw_ep->tx_channel ? "dma" : "pio");
292
293                 if (!hw_ep->tx_channel)
294                         musb_h_tx_start(hw_ep);
295                 else if (is_cppi_enabled() || tusb_dma_omap())
296                         musb_h_tx_dma_start(hw_ep);
297         }
298 }
299
300 /* Context: caller owns controller lock, IRQs are blocked */
301 static void musb_giveback(struct musb *musb, struct urb *urb, int status)
302 __releases(musb->lock)
303 __acquires(musb->lock)
304 {
305         dev_dbg(musb->controller,
306                         "complete %p %pF (%d), dev%d ep%d%s, %d/%d\n",
307                         urb, urb->complete, status,
308                         usb_pipedevice(urb->pipe),
309                         usb_pipeendpoint(urb->pipe),
310                         usb_pipein(urb->pipe) ? "in" : "out",
311                         urb->actual_length, urb->transfer_buffer_length
312                         );
313
314         usb_hcd_unlink_urb_from_ep(musb_to_hcd(musb), urb);
315         spin_unlock(&musb->lock);
316         usb_hcd_giveback_urb(musb_to_hcd(musb), urb, status);
317         spin_lock(&musb->lock);
318 }
319
320 /* For bulk/interrupt endpoints only */
321 static inline void musb_save_toggle(struct musb_qh *qh, int is_in,
322                                     struct urb *urb)
323 {
324         void __iomem            *epio = qh->hw_ep->regs;
325         u16                     csr;
326
327         /*
328          * FIXME: the current Mentor DMA code seems to have
329          * problems getting toggle correct.
330          */
331
332         if (is_in)
333                 csr = musb_readw(epio, MUSB_RXCSR) & MUSB_RXCSR_H_DATATOGGLE;
334         else
335                 csr = musb_readw(epio, MUSB_TXCSR) & MUSB_TXCSR_H_DATATOGGLE;
336
337         usb_settoggle(urb->dev, qh->epnum, !is_in, csr ? 1 : 0);
338 }
339
340 /*
341  * Advance this hardware endpoint's queue, completing the specified URB and
342  * advancing to either the next URB queued to that qh, or else invalidating
343  * that qh and advancing to the next qh scheduled after the current one.
344  *
345  * Context: caller owns controller lock, IRQs are blocked
346  */
347 static void musb_advance_schedule(struct musb *musb, struct urb *urb,
348                                   struct musb_hw_ep *hw_ep, int is_in)
349 {
350         struct musb_qh          *qh = musb_ep_get_qh(hw_ep, is_in);
351         struct musb_hw_ep       *ep = qh->hw_ep;
352         int                     ready = qh->is_ready;
353         int                     status;
354
355         status = (urb->status == -EINPROGRESS) ? 0 : urb->status;
356
357         /* save toggle eagerly, for paranoia */
358         switch (qh->type) {
359         case USB_ENDPOINT_XFER_BULK:
360         case USB_ENDPOINT_XFER_INT:
361                 musb_save_toggle(qh, is_in, urb);
362                 break;
363         case USB_ENDPOINT_XFER_ISOC:
364                 if (status == 0 && urb->error_count)
365                         status = -EXDEV;
366                 break;
367         }
368
369         qh->is_ready = 0;
370         musb_giveback(musb, urb, status);
371         qh->is_ready = ready;
372
373         /* reclaim resources (and bandwidth) ASAP; deschedule it, and
374          * invalidate qh as soon as list_empty(&hep->urb_list)
375          */
376         if (list_empty(&qh->hep->urb_list)) {
377                 struct list_head        *head;
378
379                 if (is_in)
380                         ep->rx_reinit = 1;
381                 else
382                         ep->tx_reinit = 1;
383
384                 /* Clobber old pointers to this qh */
385                 musb_ep_set_qh(ep, is_in, NULL);
386                 qh->hep->hcpriv = NULL;
387
388                 switch (qh->type) {
389
390                 case USB_ENDPOINT_XFER_CONTROL:
391                 case USB_ENDPOINT_XFER_BULK:
392                         /* fifo policy for these lists, except that NAKing
393                          * should rotate a qh to the end (for fairness).
394                          */
395                         if (qh->mux == 1) {
396                                 head = qh->ring.prev;
397                                 list_del(&qh->ring);
398                                 kfree(qh);
399                                 qh = first_qh(head);
400                                 break;
401                         }
402
403                 case USB_ENDPOINT_XFER_ISOC:
404                 case USB_ENDPOINT_XFER_INT:
405                         /* this is where periodic bandwidth should be
406                          * de-allocated if it's tracked and allocated;
407                          * and where we'd update the schedule tree...
408                          */
409                         kfree(qh);
410                         qh = NULL;
411                         break;
412                 }
413         }
414
415         if (qh != NULL && qh->is_ready) {
416                 dev_dbg(musb->controller, "... next ep%d %cX urb %p\n",
417                     hw_ep->epnum, is_in ? 'R' : 'T', next_urb(qh));
418                 musb_start_urb(musb, is_in, qh);
419         }
420 }
421
422 static u16 musb_h_flush_rxfifo(struct musb_hw_ep *hw_ep, u16 csr)
423 {
424         /* we don't want fifo to fill itself again;
425          * ignore dma (various models),
426          * leave toggle alone (may not have been saved yet)
427          */
428         csr |= MUSB_RXCSR_FLUSHFIFO | MUSB_RXCSR_RXPKTRDY;
429         csr &= ~(MUSB_RXCSR_H_REQPKT
430                 | MUSB_RXCSR_H_AUTOREQ
431                 | MUSB_RXCSR_AUTOCLEAR);
432
433         /* write 2x to allow double buffering */
434         musb_writew(hw_ep->regs, MUSB_RXCSR, csr);
435         musb_writew(hw_ep->regs, MUSB_RXCSR, csr);
436
437         /* flush writebuffer */
438         return musb_readw(hw_ep->regs, MUSB_RXCSR);
439 }
440
441 /*
442  * PIO RX for a packet (or part of it).
443  */
444 static bool
445 musb_host_packet_rx(struct musb *musb, struct urb *urb, u8 epnum, u8 iso_err)
446 {
447         u16                     rx_count;
448         u8                      *buf;
449         u16                     csr;
450         bool                    done = false;
451         u32                     length;
452         int                     do_flush = 0;
453         struct musb_hw_ep       *hw_ep = musb->endpoints + epnum;
454         void __iomem            *epio = hw_ep->regs;
455         struct musb_qh          *qh = hw_ep->in_qh;
456         int                     pipe = urb->pipe;
457         void                    *buffer = urb->transfer_buffer;
458
459         /* musb_ep_select(mbase, epnum); */
460         rx_count = musb_readw(epio, MUSB_RXCOUNT);
461         dev_dbg(musb->controller, "RX%d count %d, buffer %p len %d/%d\n", epnum, rx_count,
462                         urb->transfer_buffer, qh->offset,
463                         urb->transfer_buffer_length);
464
465         /* unload FIFO */
466         if (usb_pipeisoc(pipe)) {
467                 int                                     status = 0;
468                 struct usb_iso_packet_descriptor        *d;
469
470                 if (iso_err) {
471                         status = -EILSEQ;
472                         urb->error_count++;
473                 }
474
475                 d = urb->iso_frame_desc + qh->iso_idx;
476                 buf = buffer + d->offset;
477                 length = d->length;
478                 if (rx_count > length) {
479                         if (status == 0) {
480                                 status = -EOVERFLOW;
481                                 urb->error_count++;
482                         }
483                         dev_dbg(musb->controller, "** OVERFLOW %d into %d\n", rx_count, length);
484                         do_flush = 1;
485                 } else
486                         length = rx_count;
487                 urb->actual_length += length;
488                 d->actual_length = length;
489
490                 d->status = status;
491
492                 /* see if we are done */
493                 done = (++qh->iso_idx >= urb->number_of_packets);
494         } else {
495                 /* non-isoch */
496                 buf = buffer + qh->offset;
497                 length = urb->transfer_buffer_length - qh->offset;
498                 if (rx_count > length) {
499                         if (urb->status == -EINPROGRESS)
500                                 urb->status = -EOVERFLOW;
501                         dev_dbg(musb->controller, "** OVERFLOW %d into %d\n", rx_count, length);
502                         do_flush = 1;
503                 } else
504                         length = rx_count;
505                 urb->actual_length += length;
506                 qh->offset += length;
507
508                 /* see if we are done */
509                 done = (urb->actual_length == urb->transfer_buffer_length)
510                         || (rx_count < qh->maxpacket)
511                         || (urb->status != -EINPROGRESS);
512                 if (done
513                                 && (urb->status == -EINPROGRESS)
514                                 && (urb->transfer_flags & URB_SHORT_NOT_OK)
515                                 && (urb->actual_length
516                                         < urb->transfer_buffer_length))
517                         urb->status = -EREMOTEIO;
518         }
519
520         musb_read_fifo(hw_ep, length, buf);
521
522         csr = musb_readw(epio, MUSB_RXCSR);
523         csr |= MUSB_RXCSR_H_WZC_BITS;
524         if (unlikely(do_flush))
525                 musb_h_flush_rxfifo(hw_ep, csr);
526         else {
527                 /* REVISIT this assumes AUTOCLEAR is never set */
528                 csr &= ~(MUSB_RXCSR_RXPKTRDY | MUSB_RXCSR_H_REQPKT);
529                 if (!done)
530                         csr |= MUSB_RXCSR_H_REQPKT;
531                 musb_writew(epio, MUSB_RXCSR, csr);
532         }
533
534         return done;
535 }
536
537 /* we don't always need to reinit a given side of an endpoint...
538  * when we do, use tx/rx reinit routine and then construct a new CSR
539  * to address data toggle, NYET, and DMA or PIO.
540  *
541  * it's possible that driver bugs (especially for DMA) or aborting a
542  * transfer might have left the endpoint busier than it should be.
543  * the busy/not-empty tests are basically paranoia.
544  */
545 static void
546 musb_rx_reinit(struct musb *musb, struct musb_qh *qh, struct musb_hw_ep *ep)
547 {
548         u16     csr;
549
550         /* NOTE:  we know the "rx" fifo reinit never triggers for ep0.
551          * That always uses tx_reinit since ep0 repurposes TX register
552          * offsets; the initial SETUP packet is also a kind of OUT.
553          */
554
555         /* if programmed for Tx, put it in RX mode */
556         if (ep->is_shared_fifo) {
557                 csr = musb_readw(ep->regs, MUSB_TXCSR);
558                 if (csr & MUSB_TXCSR_MODE) {
559                         musb_h_tx_flush_fifo(ep);
560                         csr = musb_readw(ep->regs, MUSB_TXCSR);
561                         musb_writew(ep->regs, MUSB_TXCSR,
562                                     csr | MUSB_TXCSR_FRCDATATOG);
563                 }
564
565                 /*
566                  * Clear the MODE bit (and everything else) to enable Rx.
567                  * NOTE: we mustn't clear the DMAMODE bit before DMAENAB.
568                  */
569                 if (csr & MUSB_TXCSR_DMAMODE)
570                         musb_writew(ep->regs, MUSB_TXCSR, MUSB_TXCSR_DMAMODE);
571                 musb_writew(ep->regs, MUSB_TXCSR, 0);
572
573         /* scrub all previous state, clearing toggle */
574         }
575         csr = musb_readw(ep->regs, MUSB_RXCSR);
576         if (csr & MUSB_RXCSR_RXPKTRDY)
577                 WARNING("rx%d, packet/%d ready?\n", ep->epnum,
578                         musb_readw(ep->regs, MUSB_RXCOUNT));
579
580         musb_h_flush_rxfifo(ep, MUSB_RXCSR_CLRDATATOG);
581
582         /* target addr and (for multipoint) hub addr/port */
583         if (musb->is_multipoint) {
584                 musb_write_rxfunaddr(ep->target_regs, qh->addr_reg);
585                 musb_write_rxhubaddr(ep->target_regs, qh->h_addr_reg);
586                 musb_write_rxhubport(ep->target_regs, qh->h_port_reg);
587
588         } else
589                 musb_writeb(musb->mregs, MUSB_FADDR, qh->addr_reg);
590
591         /* protocol/endpoint, interval/NAKlimit, i/o size */
592         musb_writeb(ep->regs, MUSB_RXTYPE, qh->type_reg);
593         musb_writeb(ep->regs, MUSB_RXINTERVAL, qh->intv_reg);
594         /* NOTE: bulk combining rewrites high bits of maxpacket */
595         /* Set RXMAXP with the FIFO size of the endpoint
596          * to disable double buffer mode.
597          */
598         if (musb->double_buffer_not_ok)
599                 musb_writew(ep->regs, MUSB_RXMAXP, ep->max_packet_sz_rx);
600         else
601                 musb_writew(ep->regs, MUSB_RXMAXP,
602                                 qh->maxpacket | ((qh->hb_mult - 1) << 11));
603
604         ep->rx_reinit = 0;
605 }
606
607 static bool musb_tx_dma_program(struct dma_controller *dma,
608                 struct musb_hw_ep *hw_ep, struct musb_qh *qh,
609                 struct urb *urb, u32 offset, u32 length)
610 {
611         struct dma_channel      *channel = hw_ep->tx_channel;
612         void __iomem            *epio = hw_ep->regs;
613         u16                     pkt_size = qh->maxpacket;
614         u16                     csr;
615         u8                      mode;
616
617 #ifdef  CONFIG_USB_INVENTRA_DMA
618         if (length > channel->max_len)
619                 length = channel->max_len;
620
621         csr = musb_readw(epio, MUSB_TXCSR);
622         if (length > pkt_size) {
623                 mode = 1;
624                 csr |= MUSB_TXCSR_DMAMODE | MUSB_TXCSR_DMAENAB;
625                 /* autoset shouldn't be set in high bandwidth */
626                 if (qh->hb_mult == 1)
627                         csr |= MUSB_TXCSR_AUTOSET;
628         } else {
629                 mode = 0;
630                 csr &= ~(MUSB_TXCSR_AUTOSET | MUSB_TXCSR_DMAMODE);
631                 csr |= MUSB_TXCSR_DMAENAB; /* against programmer's guide */
632         }
633         channel->desired_mode = mode;
634         musb_writew(epio, MUSB_TXCSR, csr);
635 #else
636         if (!is_cppi_enabled() && !tusb_dma_omap())
637                 return false;
638
639         channel->actual_len = 0;
640
641         /*
642          * TX uses "RNDIS" mode automatically but needs help
643          * to identify the zero-length-final-packet case.
644          */
645         mode = (urb->transfer_flags & URB_ZERO_PACKET) ? 1 : 0;
646 #endif
647
648         qh->segsize = length;
649
650         /*
651          * Ensure the data reaches to main memory before starting
652          * DMA transfer
653          */
654         wmb();
655
656         if (!dma->channel_program(channel, pkt_size, mode,
657                         urb->transfer_dma + offset, length)) {
658                 dma->channel_release(channel);
659                 hw_ep->tx_channel = NULL;
660
661                 csr = musb_readw(epio, MUSB_TXCSR);
662                 csr &= ~(MUSB_TXCSR_AUTOSET | MUSB_TXCSR_DMAENAB);
663                 musb_writew(epio, MUSB_TXCSR, csr | MUSB_TXCSR_H_WZC_BITS);
664                 return false;
665         }
666         return true;
667 }
668
669 /*
670  * Program an HDRC endpoint as per the given URB
671  * Context: irqs blocked, controller lock held
672  */
673 static void musb_ep_program(struct musb *musb, u8 epnum,
674                         struct urb *urb, int is_out,
675                         u8 *buf, u32 offset, u32 len)
676 {
677         struct dma_controller   *dma_controller;
678         struct dma_channel      *dma_channel;
679         u8                      dma_ok;
680         void __iomem            *mbase = musb->mregs;
681         struct musb_hw_ep       *hw_ep = musb->endpoints + epnum;
682         void __iomem            *epio = hw_ep->regs;
683         struct musb_qh          *qh = musb_ep_get_qh(hw_ep, !is_out);
684         u16                     packet_sz = qh->maxpacket;
685
686         dev_dbg(musb->controller, "%s hw%d urb %p spd%d dev%d ep%d%s "
687                                 "h_addr%02x h_port%02x bytes %d\n",
688                         is_out ? "-->" : "<--",
689                         epnum, urb, urb->dev->speed,
690                         qh->addr_reg, qh->epnum, is_out ? "out" : "in",
691                         qh->h_addr_reg, qh->h_port_reg,
692                         len);
693
694         musb_ep_select(mbase, epnum);
695
696         /* candidate for DMA? */
697         dma_controller = musb->dma_controller;
698         if (is_dma_capable() && epnum && dma_controller) {
699                 dma_channel = is_out ? hw_ep->tx_channel : hw_ep->rx_channel;
700                 if (!dma_channel) {
701                         dma_channel = dma_controller->channel_alloc(
702                                         dma_controller, hw_ep, is_out);
703                         if (is_out)
704                                 hw_ep->tx_channel = dma_channel;
705                         else
706                                 hw_ep->rx_channel = dma_channel;
707                 }
708         } else
709                 dma_channel = NULL;
710
711         /* make sure we clear DMAEnab, autoSet bits from previous run */
712
713         /* OUT/transmit/EP0 or IN/receive? */
714         if (is_out) {
715                 u16     csr;
716                 u16     int_txe;
717                 u16     load_count;
718
719                 csr = musb_readw(epio, MUSB_TXCSR);
720
721                 /* disable interrupt in case we flush */
722                 int_txe = musb_readw(mbase, MUSB_INTRTXE);
723                 musb_writew(mbase, MUSB_INTRTXE, int_txe & ~(1 << epnum));
724
725                 /* general endpoint setup */
726                 if (epnum) {
727                         /* flush all old state, set default */
728                         musb_h_tx_flush_fifo(hw_ep);
729
730                         /*
731                          * We must not clear the DMAMODE bit before or in
732                          * the same cycle with the DMAENAB bit, so we clear
733                          * the latter first...
734                          */
735                         csr &= ~(MUSB_TXCSR_H_NAKTIMEOUT
736                                         | MUSB_TXCSR_AUTOSET
737                                         | MUSB_TXCSR_DMAENAB
738                                         | MUSB_TXCSR_FRCDATATOG
739                                         | MUSB_TXCSR_H_RXSTALL
740                                         | MUSB_TXCSR_H_ERROR
741                                         | MUSB_TXCSR_TXPKTRDY
742                                         );
743                         csr |= MUSB_TXCSR_MODE;
744
745                         if (usb_gettoggle(urb->dev, qh->epnum, 1))
746                                 csr |= MUSB_TXCSR_H_WR_DATATOGGLE
747                                         | MUSB_TXCSR_H_DATATOGGLE;
748                         else
749                                 csr |= MUSB_TXCSR_CLRDATATOG;
750
751                         musb_writew(epio, MUSB_TXCSR, csr);
752                         /* REVISIT may need to clear FLUSHFIFO ... */
753                         csr &= ~MUSB_TXCSR_DMAMODE;
754                         musb_writew(epio, MUSB_TXCSR, csr);
755                         csr = musb_readw(epio, MUSB_TXCSR);
756                 } else {
757                         /* endpoint 0: just flush */
758                         musb_h_ep0_flush_fifo(hw_ep);
759                 }
760
761                 /* target addr and (for multipoint) hub addr/port */
762                 if (musb->is_multipoint) {
763                         musb_write_txfunaddr(mbase, epnum, qh->addr_reg);
764                         musb_write_txhubaddr(mbase, epnum, qh->h_addr_reg);
765                         musb_write_txhubport(mbase, epnum, qh->h_port_reg);
766 /* FIXME if !epnum, do the same for RX ... */
767                 } else
768                         musb_writeb(mbase, MUSB_FADDR, qh->addr_reg);
769
770                 /* protocol/endpoint/interval/NAKlimit */
771                 if (epnum) {
772                         musb_writeb(epio, MUSB_TXTYPE, qh->type_reg);
773                         if (musb->double_buffer_not_ok)
774                                 musb_writew(epio, MUSB_TXMAXP,
775                                                 hw_ep->max_packet_sz_tx);
776                         else if (can_bulk_split(musb, qh->type))
777                                 musb_writew(epio, MUSB_TXMAXP, packet_sz
778                                         | ((hw_ep->max_packet_sz_tx /
779                                                 packet_sz) - 1) << 11);
780                         else
781                                 musb_writew(epio, MUSB_TXMAXP,
782                                                 qh->maxpacket |
783                                                 ((qh->hb_mult - 1) << 11));
784                         musb_writeb(epio, MUSB_TXINTERVAL, qh->intv_reg);
785                 } else {
786                         musb_writeb(epio, MUSB_NAKLIMIT0, qh->intv_reg);
787                         if (musb->is_multipoint)
788                                 musb_writeb(epio, MUSB_TYPE0,
789                                                 qh->type_reg);
790                 }
791
792                 if (can_bulk_split(musb, qh->type))
793                         load_count = min((u32) hw_ep->max_packet_sz_tx,
794                                                 len);
795                 else
796                         load_count = min((u32) packet_sz, len);
797
798                 if (dma_channel && musb_tx_dma_program(dma_controller,
799                                         hw_ep, qh, urb, offset, len))
800                         load_count = 0;
801
802                 if (load_count) {
803                         /* PIO to load FIFO */
804                         qh->segsize = load_count;
805                         musb_write_fifo(hw_ep, load_count, buf);
806                 }
807
808                 /* re-enable interrupt */
809                 musb_writew(mbase, MUSB_INTRTXE, int_txe);
810
811         /* IN/receive */
812         } else {
813                 u16     csr;
814
815                 if (hw_ep->rx_reinit) {
816                         musb_rx_reinit(musb, qh, hw_ep);
817
818                         /* init new state: toggle and NYET, maybe DMA later */
819                         if (usb_gettoggle(urb->dev, qh->epnum, 0))
820                                 csr = MUSB_RXCSR_H_WR_DATATOGGLE
821                                         | MUSB_RXCSR_H_DATATOGGLE;
822                         else
823                                 csr = 0;
824                         if (qh->type == USB_ENDPOINT_XFER_INT)
825                                 csr |= MUSB_RXCSR_DISNYET;
826
827                 } else {
828                         csr = musb_readw(hw_ep->regs, MUSB_RXCSR);
829
830                         if (csr & (MUSB_RXCSR_RXPKTRDY
831                                         | MUSB_RXCSR_DMAENAB
832                                         | MUSB_RXCSR_H_REQPKT))
833                                 ERR("broken !rx_reinit, ep%d csr %04x\n",
834                                                 hw_ep->epnum, csr);
835
836                         /* scrub any stale state, leaving toggle alone */
837                         csr &= MUSB_RXCSR_DISNYET;
838                 }
839
840                 /* kick things off */
841
842                 if ((is_cppi_enabled() || tusb_dma_omap()) && dma_channel) {
843                         /* Candidate for DMA */
844                         dma_channel->actual_len = 0L;
845                         qh->segsize = len;
846
847                         /* AUTOREQ is in a DMA register */
848                         musb_writew(hw_ep->regs, MUSB_RXCSR, csr);
849                         csr = musb_readw(hw_ep->regs, MUSB_RXCSR);
850
851                         /*
852                          * Unless caller treats short RX transfers as
853                          * errors, we dare not queue multiple transfers.
854                          */
855                         dma_ok = dma_controller->channel_program(dma_channel,
856                                         packet_sz, !(urb->transfer_flags &
857                                                      URB_SHORT_NOT_OK),
858                                         urb->transfer_dma + offset,
859                                         qh->segsize);
860                         if (!dma_ok) {
861                                 dma_controller->channel_release(dma_channel);
862                                 hw_ep->rx_channel = dma_channel = NULL;
863                         } else
864                                 csr |= MUSB_RXCSR_DMAENAB;
865                 }
866
867                 csr |= MUSB_RXCSR_H_REQPKT;
868                 dev_dbg(musb->controller, "RXCSR%d := %04x\n", epnum, csr);
869                 musb_writew(hw_ep->regs, MUSB_RXCSR, csr);
870                 csr = musb_readw(hw_ep->regs, MUSB_RXCSR);
871         }
872 }
873
874
875 /*
876  * Service the default endpoint (ep0) as host.
877  * Return true until it's time to start the status stage.
878  */
879 static bool musb_h_ep0_continue(struct musb *musb, u16 len, struct urb *urb)
880 {
881         bool                     more = false;
882         u8                      *fifo_dest = NULL;
883         u16                     fifo_count = 0;
884         struct musb_hw_ep       *hw_ep = musb->control_ep;
885         struct musb_qh          *qh = hw_ep->in_qh;
886         struct usb_ctrlrequest  *request;
887
888         switch (musb->ep0_stage) {
889         case MUSB_EP0_IN:
890                 fifo_dest = urb->transfer_buffer + urb->actual_length;
891                 fifo_count = min_t(size_t, len, urb->transfer_buffer_length -
892                                    urb->actual_length);
893                 if (fifo_count < len)
894                         urb->status = -EOVERFLOW;
895
896                 musb_read_fifo(hw_ep, fifo_count, fifo_dest);
897
898                 urb->actual_length += fifo_count;
899                 if (len < qh->maxpacket) {
900                         /* always terminate on short read; it's
901                          * rarely reported as an error.
902                          */
903                 } else if (urb->actual_length <
904                                 urb->transfer_buffer_length)
905                         more = true;
906                 break;
907         case MUSB_EP0_START:
908                 request = (struct usb_ctrlrequest *) urb->setup_packet;
909
910                 if (!request->wLength) {
911                         dev_dbg(musb->controller, "start no-DATA\n");
912                         break;
913                 } else if (request->bRequestType & USB_DIR_IN) {
914                         dev_dbg(musb->controller, "start IN-DATA\n");
915                         musb->ep0_stage = MUSB_EP0_IN;
916                         more = true;
917                         break;
918                 } else {
919                         dev_dbg(musb->controller, "start OUT-DATA\n");
920                         musb->ep0_stage = MUSB_EP0_OUT;
921                         more = true;
922                 }
923                 /* FALLTHROUGH */
924         case MUSB_EP0_OUT:
925                 fifo_count = min_t(size_t, qh->maxpacket,
926                                    urb->transfer_buffer_length -
927                                    urb->actual_length);
928                 if (fifo_count) {
929                         fifo_dest = (u8 *) (urb->transfer_buffer
930                                         + urb->actual_length);
931                         dev_dbg(musb->controller, "Sending %d byte%s to ep0 fifo %p\n",
932                                         fifo_count,
933                                         (fifo_count == 1) ? "" : "s",
934                                         fifo_dest);
935                         musb_write_fifo(hw_ep, fifo_count, fifo_dest);
936
937                         urb->actual_length += fifo_count;
938                         more = true;
939                 }
940                 break;
941         default:
942                 ERR("bogus ep0 stage %d\n", musb->ep0_stage);
943                 break;
944         }
945
946         return more;
947 }
948
949 /*
950  * Handle default endpoint interrupt as host. Only called in IRQ time
951  * from musb_interrupt().
952  *
953  * called with controller irqlocked
954  */
955 irqreturn_t musb_h_ep0_irq(struct musb *musb)
956 {
957         struct urb              *urb;
958         u16                     csr, len;
959         int                     status = 0;
960         void __iomem            *mbase = musb->mregs;
961         struct musb_hw_ep       *hw_ep = musb->control_ep;
962         void __iomem            *epio = hw_ep->regs;
963         struct musb_qh          *qh = hw_ep->in_qh;
964         bool                    complete = false;
965         irqreturn_t             retval = IRQ_NONE;
966
967         /* ep0 only has one queue, "in" */
968         urb = next_urb(qh);
969
970         musb_ep_select(mbase, 0);
971         csr = musb_readw(epio, MUSB_CSR0);
972         len = (csr & MUSB_CSR0_RXPKTRDY)
973                         ? musb_readb(epio, MUSB_COUNT0)
974                         : 0;
975
976         dev_dbg(musb->controller, "<== csr0 %04x, qh %p, count %d, urb %p, stage %d\n",
977                 csr, qh, len, urb, musb->ep0_stage);
978
979         /* if we just did status stage, we are done */
980         if (MUSB_EP0_STATUS == musb->ep0_stage) {
981                 retval = IRQ_HANDLED;
982                 complete = true;
983         }
984
985         /* prepare status */
986         if (csr & MUSB_CSR0_H_RXSTALL) {
987                 dev_dbg(musb->controller, "STALLING ENDPOINT\n");
988                 status = -EPIPE;
989
990         } else if (csr & MUSB_CSR0_H_ERROR) {
991                 dev_dbg(musb->controller, "no response, csr0 %04x\n", csr);
992                 status = -EPROTO;
993
994         } else if (csr & MUSB_CSR0_H_NAKTIMEOUT) {
995                 dev_dbg(musb->controller, "control NAK timeout\n");
996
997                 /* NOTE:  this code path would be a good place to PAUSE a
998                  * control transfer, if another one is queued, so that
999                  * ep0 is more likely to stay busy.  That's already done
1000                  * for bulk RX transfers.
1001                  *
1002                  * if (qh->ring.next != &musb->control), then
1003                  * we have a candidate... NAKing is *NOT* an error
1004                  */
1005                 musb_writew(epio, MUSB_CSR0, 0);
1006                 retval = IRQ_HANDLED;
1007         }
1008
1009         if (status) {
1010                 dev_dbg(musb->controller, "aborting\n");
1011                 retval = IRQ_HANDLED;
1012                 if (urb)
1013                         urb->status = status;
1014                 complete = true;
1015
1016                 /* use the proper sequence to abort the transfer */
1017                 if (csr & MUSB_CSR0_H_REQPKT) {
1018                         csr &= ~MUSB_CSR0_H_REQPKT;
1019                         musb_writew(epio, MUSB_CSR0, csr);
1020                         csr &= ~MUSB_CSR0_H_NAKTIMEOUT;
1021                         musb_writew(epio, MUSB_CSR0, csr);
1022                 } else {
1023                         musb_h_ep0_flush_fifo(hw_ep);
1024                 }
1025
1026                 musb_writeb(epio, MUSB_NAKLIMIT0, 0);
1027
1028                 /* clear it */
1029                 musb_writew(epio, MUSB_CSR0, 0);
1030         }
1031
1032         if (unlikely(!urb)) {
1033                 /* stop endpoint since we have no place for its data, this
1034                  * SHOULD NEVER HAPPEN! */
1035                 ERR("no URB for end 0\n");
1036
1037                 musb_h_ep0_flush_fifo(hw_ep);
1038                 goto done;
1039         }
1040
1041         if (!complete) {
1042                 /* call common logic and prepare response */
1043                 if (musb_h_ep0_continue(musb, len, urb)) {
1044                         /* more packets required */
1045                         csr = (MUSB_EP0_IN == musb->ep0_stage)
1046                                 ?  MUSB_CSR0_H_REQPKT : MUSB_CSR0_TXPKTRDY;
1047                 } else {
1048                         /* data transfer complete; perform status phase */
1049                         if (usb_pipeout(urb->pipe)
1050                                         || !urb->transfer_buffer_length)
1051                                 csr = MUSB_CSR0_H_STATUSPKT
1052                                         | MUSB_CSR0_H_REQPKT;
1053                         else
1054                                 csr = MUSB_CSR0_H_STATUSPKT
1055                                         | MUSB_CSR0_TXPKTRDY;
1056
1057                         /* flag status stage */
1058                         musb->ep0_stage = MUSB_EP0_STATUS;
1059
1060                         dev_dbg(musb->controller, "ep0 STATUS, csr %04x\n", csr);
1061
1062                 }
1063                 musb_writew(epio, MUSB_CSR0, csr);
1064                 retval = IRQ_HANDLED;
1065         } else
1066                 musb->ep0_stage = MUSB_EP0_IDLE;
1067
1068         /* call completion handler if done */
1069         if (complete)
1070                 musb_advance_schedule(musb, urb, hw_ep, 1);
1071 done:
1072         return retval;
1073 }
1074
1075
1076 #ifdef CONFIG_USB_INVENTRA_DMA
1077
1078 /* Host side TX (OUT) using Mentor DMA works as follows:
1079         submit_urb ->
1080                 - if queue was empty, Program Endpoint
1081                 - ... which starts DMA to fifo in mode 1 or 0
1082
1083         DMA Isr (transfer complete) -> TxAvail()
1084                 - Stop DMA (~DmaEnab)   (<--- Alert ... currently happens
1085                                         only in musb_cleanup_urb)
1086                 - TxPktRdy has to be set in mode 0 or for
1087                         short packets in mode 1.
1088 */
1089
1090 #endif
1091
1092 /* Service a Tx-Available or dma completion irq for the endpoint */
1093 void musb_host_tx(struct musb *musb, u8 epnum)
1094 {
1095         int                     pipe;
1096         bool                    done = false;
1097         u16                     tx_csr;
1098         size_t                  length = 0;
1099         size_t                  offset = 0;
1100         struct musb_hw_ep       *hw_ep = musb->endpoints + epnum;
1101         void __iomem            *epio = hw_ep->regs;
1102         struct musb_qh          *qh = hw_ep->out_qh;
1103         struct urb              *urb = next_urb(qh);
1104         u32                     status = 0;
1105         void __iomem            *mbase = musb->mregs;
1106         struct dma_channel      *dma;
1107         bool                    transfer_pending = false;
1108
1109         musb_ep_select(mbase, epnum);
1110         tx_csr = musb_readw(epio, MUSB_TXCSR);
1111
1112         /* with CPPI, DMA sometimes triggers "extra" irqs */
1113         if (!urb) {
1114                 dev_dbg(musb->controller, "extra TX%d ready, csr %04x\n", epnum, tx_csr);
1115                 return;
1116         }
1117
1118         pipe = urb->pipe;
1119         dma = is_dma_capable() ? hw_ep->tx_channel : NULL;
1120         dev_dbg(musb->controller, "OUT/TX%d end, csr %04x%s\n", epnum, tx_csr,
1121                         dma ? ", dma" : "");
1122
1123         /* check for errors */
1124         if (tx_csr & MUSB_TXCSR_H_RXSTALL) {
1125                 /* dma was disabled, fifo flushed */
1126                 dev_dbg(musb->controller, "TX end %d stall\n", epnum);
1127
1128                 /* stall; record URB status */
1129                 status = -EPIPE;
1130
1131         } else if (tx_csr & MUSB_TXCSR_H_ERROR) {
1132                 /* (NON-ISO) dma was disabled, fifo flushed */
1133                 dev_dbg(musb->controller, "TX 3strikes on ep=%d\n", epnum);
1134
1135                 status = -ETIMEDOUT;
1136
1137         } else if (tx_csr & MUSB_TXCSR_H_NAKTIMEOUT) {
1138                 dev_dbg(musb->controller, "TX end=%d device not responding\n", epnum);
1139
1140                 /* NOTE:  this code path would be a good place to PAUSE a
1141                  * transfer, if there's some other (nonperiodic) tx urb
1142                  * that could use this fifo.  (dma complicates it...)
1143                  * That's already done for bulk RX transfers.
1144                  *
1145                  * if (bulk && qh->ring.next != &musb->out_bulk), then
1146                  * we have a candidate... NAKing is *NOT* an error
1147                  */
1148                 musb_ep_select(mbase, epnum);
1149                 musb_writew(epio, MUSB_TXCSR,
1150                                 MUSB_TXCSR_H_WZC_BITS
1151                                 | MUSB_TXCSR_TXPKTRDY);
1152                 return;
1153         }
1154
1155         if (status) {
1156                 if (dma_channel_status(dma) == MUSB_DMA_STATUS_BUSY) {
1157                         dma->status = MUSB_DMA_STATUS_CORE_ABORT;
1158                         (void) musb->dma_controller->channel_abort(dma);
1159                 }
1160
1161                 /* do the proper sequence to abort the transfer in the
1162                  * usb core; the dma engine should already be stopped.
1163                  */
1164                 musb_h_tx_flush_fifo(hw_ep);
1165                 tx_csr &= ~(MUSB_TXCSR_AUTOSET
1166                                 | MUSB_TXCSR_DMAENAB
1167                                 | MUSB_TXCSR_H_ERROR
1168                                 | MUSB_TXCSR_H_RXSTALL
1169                                 | MUSB_TXCSR_H_NAKTIMEOUT
1170                                 );
1171
1172                 musb_ep_select(mbase, epnum);
1173                 musb_writew(epio, MUSB_TXCSR, tx_csr);
1174                 /* REVISIT may need to clear FLUSHFIFO ... */
1175                 musb_writew(epio, MUSB_TXCSR, tx_csr);
1176                 musb_writeb(epio, MUSB_TXINTERVAL, 0);
1177
1178                 done = true;
1179         }
1180
1181         /* second cppi case */
1182         if (dma_channel_status(dma) == MUSB_DMA_STATUS_BUSY) {
1183                 dev_dbg(musb->controller, "extra TX%d ready, csr %04x\n", epnum, tx_csr);
1184                 return;
1185         }
1186
1187         if (is_dma_capable() && dma && !status) {
1188                 /*
1189                  * DMA has completed.  But if we're using DMA mode 1 (multi
1190                  * packet DMA), we need a terminal TXPKTRDY interrupt before
1191                  * we can consider this transfer completed, lest we trash
1192                  * its last packet when writing the next URB's data.  So we
1193                  * switch back to mode 0 to get that interrupt; we'll come
1194                  * back here once it happens.
1195                  */
1196                 if (tx_csr & MUSB_TXCSR_DMAMODE) {
1197                         /*
1198                          * We shouldn't clear DMAMODE with DMAENAB set; so
1199                          * clear them in a safe order.  That should be OK
1200                          * once TXPKTRDY has been set (and I've never seen
1201                          * it being 0 at this moment -- DMA interrupt latency
1202                          * is significant) but if it hasn't been then we have
1203                          * no choice but to stop being polite and ignore the
1204                          * programmer's guide... :-)
1205                          *
1206                          * Note that we must write TXCSR with TXPKTRDY cleared
1207                          * in order not to re-trigger the packet send (this bit
1208                          * can't be cleared by CPU), and there's another caveat:
1209                          * TXPKTRDY may be set shortly and then cleared in the
1210                          * double-buffered FIFO mode, so we do an extra TXCSR
1211                          * read for debouncing...
1212                          */
1213                         tx_csr &= musb_readw(epio, MUSB_TXCSR);
1214                         if (tx_csr & MUSB_TXCSR_TXPKTRDY) {
1215                                 tx_csr &= ~(MUSB_TXCSR_DMAENAB |
1216                                             MUSB_TXCSR_TXPKTRDY);
1217                                 musb_writew(epio, MUSB_TXCSR,
1218                                             tx_csr | MUSB_TXCSR_H_WZC_BITS);
1219                         }
1220                         tx_csr &= ~(MUSB_TXCSR_DMAMODE |
1221                                     MUSB_TXCSR_TXPKTRDY);
1222                         musb_writew(epio, MUSB_TXCSR,
1223                                     tx_csr | MUSB_TXCSR_H_WZC_BITS);
1224
1225                         /*
1226                          * There is no guarantee that we'll get an interrupt
1227                          * after clearing DMAMODE as we might have done this
1228                          * too late (after TXPKTRDY was cleared by controller).
1229                          * Re-read TXCSR as we have spoiled its previous value.
1230                          */
1231                         tx_csr = musb_readw(epio, MUSB_TXCSR);
1232                 }
1233
1234                 /*
1235                  * We may get here from a DMA completion or TXPKTRDY interrupt.
1236                  * In any case, we must check the FIFO status here and bail out
1237                  * only if the FIFO still has data -- that should prevent the
1238                  * "missed" TXPKTRDY interrupts and deal with double-buffered
1239                  * FIFO mode too...
1240                  */
1241                 if (tx_csr & (MUSB_TXCSR_FIFONOTEMPTY | MUSB_TXCSR_TXPKTRDY)) {
1242                         dev_dbg(musb->controller, "DMA complete but packet still in FIFO, "
1243                             "CSR %04x\n", tx_csr);
1244                         return;
1245                 }
1246         }
1247
1248         if (!status || dma || usb_pipeisoc(pipe)) {
1249                 if (dma)
1250                         length = dma->actual_len;
1251                 else
1252                         length = qh->segsize;
1253                 qh->offset += length;
1254
1255                 if (usb_pipeisoc(pipe)) {
1256                         struct usb_iso_packet_descriptor        *d;
1257
1258                         d = urb->iso_frame_desc + qh->iso_idx;
1259                         d->actual_length = length;
1260                         d->status = status;
1261                         if (++qh->iso_idx >= urb->number_of_packets) {
1262                                 done = true;
1263                         } else {
1264                                 d++;
1265                                 offset = d->offset;
1266                                 length = d->length;
1267                         }
1268                 } else if (dma && urb->transfer_buffer_length == qh->offset) {
1269                         done = true;
1270                 } else {
1271                         /* see if we need to send more data, or ZLP */
1272                         if (qh->segsize < qh->maxpacket)
1273                                 done = true;
1274                         else if (qh->offset == urb->transfer_buffer_length
1275                                         && !(urb->transfer_flags
1276                                                 & URB_ZERO_PACKET))
1277                                 done = true;
1278                         if (!done) {
1279                                 offset = qh->offset;
1280                                 length = urb->transfer_buffer_length - offset;
1281                                 transfer_pending = true;
1282                         }
1283                 }
1284         }
1285
1286         /* urb->status != -EINPROGRESS means request has been faulted,
1287          * so we must abort this transfer after cleanup
1288          */
1289         if (urb->status != -EINPROGRESS) {
1290                 done = true;
1291                 if (status == 0)
1292                         status = urb->status;
1293         }
1294
1295         if (done) {
1296                 /* set status */
1297                 urb->status = status;
1298                 urb->actual_length = qh->offset;
1299                 musb_advance_schedule(musb, urb, hw_ep, USB_DIR_OUT);
1300                 return;
1301         } else if ((usb_pipeisoc(pipe) || transfer_pending) && dma) {
1302                 if (musb_tx_dma_program(musb->dma_controller, hw_ep, qh, urb,
1303                                 offset, length)) {
1304                         if (is_cppi_enabled() || tusb_dma_omap())
1305                                 musb_h_tx_dma_start(hw_ep);
1306                         return;
1307                 }
1308         } else  if (tx_csr & MUSB_TXCSR_DMAENAB) {
1309                 dev_dbg(musb->controller, "not complete, but DMA enabled?\n");
1310                 return;
1311         }
1312
1313         /*
1314          * PIO: start next packet in this URB.
1315          *
1316          * REVISIT: some docs say that when hw_ep->tx_double_buffered,
1317          * (and presumably, FIFO is not half-full) we should write *two*
1318          * packets before updating TXCSR; other docs disagree...
1319          */
1320         if (length > qh->maxpacket)
1321                 length = qh->maxpacket;
1322         /* Unmap the buffer so that CPU can use it */
1323         usb_hcd_unmap_urb_for_dma(musb_to_hcd(musb), urb);
1324         musb_write_fifo(hw_ep, length, urb->transfer_buffer + offset);
1325         qh->segsize = length;
1326
1327         musb_ep_select(mbase, epnum);
1328         musb_writew(epio, MUSB_TXCSR,
1329                         MUSB_TXCSR_H_WZC_BITS | MUSB_TXCSR_TXPKTRDY);
1330 }
1331
1332
1333 #ifdef CONFIG_USB_INVENTRA_DMA
1334
1335 /* Host side RX (IN) using Mentor DMA works as follows:
1336         submit_urb ->
1337                 - if queue was empty, ProgramEndpoint
1338                 - first IN token is sent out (by setting ReqPkt)
1339         LinuxIsr -> RxReady()
1340         /\      => first packet is received
1341         |       - Set in mode 0 (DmaEnab, ~ReqPkt)
1342         |               -> DMA Isr (transfer complete) -> RxReady()
1343         |                   - Ack receive (~RxPktRdy), turn off DMA (~DmaEnab)
1344         |                   - if urb not complete, send next IN token (ReqPkt)
1345         |                          |            else complete urb.
1346         |                          |
1347         ---------------------------
1348  *
1349  * Nuances of mode 1:
1350  *      For short packets, no ack (+RxPktRdy) is sent automatically
1351  *      (even if AutoClear is ON)
1352  *      For full packets, ack (~RxPktRdy) and next IN token (+ReqPkt) is sent
1353  *      automatically => major problem, as collecting the next packet becomes
1354  *      difficult. Hence mode 1 is not used.
1355  *
1356  * REVISIT
1357  *      All we care about at this driver level is that
1358  *       (a) all URBs terminate with REQPKT cleared and fifo(s) empty;
1359  *       (b) termination conditions are: short RX, or buffer full;
1360  *       (c) fault modes include
1361  *           - iff URB_SHORT_NOT_OK, short RX status is -EREMOTEIO.
1362  *             (and that endpoint's dma queue stops immediately)
1363  *           - overflow (full, PLUS more bytes in the terminal packet)
1364  *
1365  *      So for example, usb-storage sets URB_SHORT_NOT_OK, and would
1366  *      thus be a great candidate for using mode 1 ... for all but the
1367  *      last packet of one URB's transfer.
1368  */
1369
1370 #endif
1371
1372 /* Schedule next QH from musb->in_bulk and move the current qh to
1373  * the end; avoids starvation for other endpoints.
1374  */
1375 static void musb_bulk_rx_nak_timeout(struct musb *musb, struct musb_hw_ep *ep)
1376 {
1377         struct dma_channel      *dma;
1378         struct urb              *urb;
1379         void __iomem            *mbase = musb->mregs;
1380         void __iomem            *epio = ep->regs;
1381         struct musb_qh          *cur_qh, *next_qh;
1382         u16                     rx_csr;
1383
1384         musb_ep_select(mbase, ep->epnum);
1385         dma = is_dma_capable() ? ep->rx_channel : NULL;
1386
1387         /*
1388          * Need to stop the transaction by clearing REQPKT first
1389          * then the NAK Timeout bit ref MUSBMHDRC USB 2.0 HIGH-SPEED
1390          * DUAL-ROLE CONTROLLER Programmer's Guide, section 9.2.2
1391          */
1392         rx_csr = musb_readw(epio, MUSB_RXCSR);
1393         rx_csr |= MUSB_RXCSR_H_WZC_BITS;
1394         rx_csr &= ~MUSB_RXCSR_H_REQPKT;
1395         musb_writew(epio, MUSB_RXCSR, rx_csr);
1396         rx_csr &= ~MUSB_RXCSR_DATAERROR;
1397         musb_writew(epio, MUSB_RXCSR, rx_csr);
1398
1399         cur_qh = first_qh(&musb->in_bulk);
1400         if (cur_qh) {
1401                 urb = next_urb(cur_qh);
1402                 if (dma_channel_status(dma) == MUSB_DMA_STATUS_BUSY) {
1403                         dma->status = MUSB_DMA_STATUS_CORE_ABORT;
1404                         musb->dma_controller->channel_abort(dma);
1405                         urb->actual_length += dma->actual_len;
1406                         dma->actual_len = 0L;
1407                 }
1408                 musb_save_toggle(cur_qh, 1, urb);
1409
1410                 /* move cur_qh to end of queue */
1411                 list_move_tail(&cur_qh->ring, &musb->in_bulk);
1412
1413                 /* get the next qh from musb->in_bulk */
1414                 next_qh = first_qh(&musb->in_bulk);
1415
1416                 /* set rx_reinit and schedule the next qh */
1417                 ep->rx_reinit = 1;
1418                 musb_start_urb(musb, 1, next_qh);
1419         }
1420 }
1421
1422 /*
1423  * Service an RX interrupt for the given IN endpoint; docs cover bulk, iso,
1424  * and high-bandwidth IN transfer cases.
1425  */
1426 void musb_host_rx(struct musb *musb, u8 epnum)
1427 {
1428         struct urb              *urb;
1429         struct musb_hw_ep       *hw_ep = musb->endpoints + epnum;
1430         void __iomem            *epio = hw_ep->regs;
1431         struct musb_qh          *qh = hw_ep->in_qh;
1432         size_t                  xfer_len;
1433         void __iomem            *mbase = musb->mregs;
1434         int                     pipe;
1435         u16                     rx_csr, val;
1436         bool                    iso_err = false;
1437         bool                    done = false;
1438         u32                     status;
1439         struct dma_channel      *dma;
1440
1441         musb_ep_select(mbase, epnum);
1442
1443         urb = next_urb(qh);
1444         dma = is_dma_capable() ? hw_ep->rx_channel : NULL;
1445         status = 0;
1446         xfer_len = 0;
1447
1448         rx_csr = musb_readw(epio, MUSB_RXCSR);
1449         val = rx_csr;
1450
1451         if (unlikely(!urb)) {
1452                 /* REVISIT -- THIS SHOULD NEVER HAPPEN ... but, at least
1453                  * usbtest #11 (unlinks) triggers it regularly, sometimes
1454                  * with fifo full.  (Only with DMA??)
1455                  */
1456                 dev_dbg(musb->controller, "BOGUS RX%d ready, csr %04x, count %d\n", epnum, val,
1457                         musb_readw(epio, MUSB_RXCOUNT));
1458                 musb_h_flush_rxfifo(hw_ep, MUSB_RXCSR_CLRDATATOG);
1459                 return;
1460         }
1461
1462         pipe = urb->pipe;
1463
1464         dev_dbg(musb->controller, "<== hw %d rxcsr %04x, urb actual %d (+dma %zu)\n",
1465                 epnum, rx_csr, urb->actual_length,
1466                 dma ? dma->actual_len : 0);
1467
1468         /* check for errors, concurrent stall & unlink is not really
1469          * handled yet! */
1470         if (rx_csr & MUSB_RXCSR_H_RXSTALL) {
1471                 dev_dbg(musb->controller, "RX end %d STALL\n", epnum);
1472
1473                 /* stall; record URB status */
1474                 status = -EPIPE;
1475
1476         } else if (rx_csr & MUSB_RXCSR_H_ERROR) {
1477                 dev_dbg(musb->controller, "end %d RX proto error\n", epnum);
1478
1479                 status = -EPROTO;
1480                 musb_writeb(epio, MUSB_RXINTERVAL, 0);
1481
1482         } else if (rx_csr & MUSB_RXCSR_DATAERROR) {
1483
1484                 if (USB_ENDPOINT_XFER_ISOC != qh->type) {
1485                         dev_dbg(musb->controller, "RX end %d NAK timeout\n", epnum);
1486
1487                         /* NOTE: NAKing is *NOT* an error, so we want to
1488                          * continue.  Except ... if there's a request for
1489                          * another QH, use that instead of starving it.
1490                          *
1491                          * Devices like Ethernet and serial adapters keep
1492                          * reads posted at all times, which will starve
1493                          * other devices without this logic.
1494                          */
1495                         if (usb_pipebulk(urb->pipe)
1496                                         && qh->mux == 1
1497                                         && !list_is_singular(&musb->in_bulk)) {
1498                                 musb_bulk_rx_nak_timeout(musb, hw_ep);
1499                                 return;
1500                         }
1501                         musb_ep_select(mbase, epnum);
1502                         rx_csr |= MUSB_RXCSR_H_WZC_BITS;
1503                         rx_csr &= ~MUSB_RXCSR_DATAERROR;
1504                         musb_writew(epio, MUSB_RXCSR, rx_csr);
1505
1506                         goto finish;
1507                 } else {
1508                         dev_dbg(musb->controller, "RX end %d ISO data error\n", epnum);
1509                         /* packet error reported later */
1510                         iso_err = true;
1511                 }
1512         } else if (rx_csr & MUSB_RXCSR_INCOMPRX) {
1513                 dev_dbg(musb->controller, "end %d high bandwidth incomplete ISO packet RX\n",
1514                                 epnum);
1515                 status = -EPROTO;
1516         }
1517
1518         /* faults abort the transfer */
1519         if (status) {
1520                 /* clean up dma and collect transfer count */
1521                 if (dma_channel_status(dma) == MUSB_DMA_STATUS_BUSY) {
1522                         dma->status = MUSB_DMA_STATUS_CORE_ABORT;
1523                         (void) musb->dma_controller->channel_abort(dma);
1524                         xfer_len = dma->actual_len;
1525                 }
1526                 musb_h_flush_rxfifo(hw_ep, MUSB_RXCSR_CLRDATATOG);
1527                 musb_writeb(epio, MUSB_RXINTERVAL, 0);
1528                 done = true;
1529                 goto finish;
1530         }
1531
1532         if (unlikely(dma_channel_status(dma) == MUSB_DMA_STATUS_BUSY)) {
1533                 /* SHOULD NEVER HAPPEN ... but at least DaVinci has done it */
1534                 ERR("RX%d dma busy, csr %04x\n", epnum, rx_csr);
1535                 goto finish;
1536         }
1537
1538         /* thorough shutdown for now ... given more precise fault handling
1539          * and better queueing support, we might keep a DMA pipeline going
1540          * while processing this irq for earlier completions.
1541          */
1542
1543         /* FIXME this is _way_ too much in-line logic for Mentor DMA */
1544
1545 #ifndef CONFIG_USB_INVENTRA_DMA
1546         if (rx_csr & MUSB_RXCSR_H_REQPKT)  {
1547                 /* REVISIT this happened for a while on some short reads...
1548                  * the cleanup still needs investigation... looks bad...
1549                  * and also duplicates dma cleanup code above ... plus,
1550                  * shouldn't this be the "half full" double buffer case?
1551                  */
1552                 if (dma_channel_status(dma) == MUSB_DMA_STATUS_BUSY) {
1553                         dma->status = MUSB_DMA_STATUS_CORE_ABORT;
1554                         (void) musb->dma_controller->channel_abort(dma);
1555                         xfer_len = dma->actual_len;
1556                         done = true;
1557                 }
1558
1559                 dev_dbg(musb->controller, "RXCSR%d %04x, reqpkt, len %zu%s\n", epnum, rx_csr,
1560                                 xfer_len, dma ? ", dma" : "");
1561                 rx_csr &= ~MUSB_RXCSR_H_REQPKT;
1562
1563                 musb_ep_select(mbase, epnum);
1564                 musb_writew(epio, MUSB_RXCSR,
1565                                 MUSB_RXCSR_H_WZC_BITS | rx_csr);
1566         }
1567 #endif
1568         if (dma && (rx_csr & MUSB_RXCSR_DMAENAB)) {
1569                 xfer_len = dma->actual_len;
1570
1571                 val &= ~(MUSB_RXCSR_DMAENAB
1572                         | MUSB_RXCSR_H_AUTOREQ
1573                         | MUSB_RXCSR_AUTOCLEAR
1574                         | MUSB_RXCSR_RXPKTRDY);
1575                 musb_writew(hw_ep->regs, MUSB_RXCSR, val);
1576
1577 #ifdef CONFIG_USB_INVENTRA_DMA
1578                 if (usb_pipeisoc(pipe)) {
1579                         struct usb_iso_packet_descriptor *d;
1580
1581                         d = urb->iso_frame_desc + qh->iso_idx;
1582                         d->actual_length = xfer_len;
1583
1584                         /* even if there was an error, we did the dma
1585                          * for iso_frame_desc->length
1586                          */
1587                         if (d->status != -EILSEQ && d->status != -EOVERFLOW)
1588                                 d->status = 0;
1589
1590                         if (++qh->iso_idx >= urb->number_of_packets)
1591                                 done = true;
1592                         else
1593                                 done = false;
1594
1595                 } else  {
1596                 /* done if urb buffer is full or short packet is recd */
1597                 done = (urb->actual_length + xfer_len >=
1598                                 urb->transfer_buffer_length
1599                         || dma->actual_len < qh->maxpacket);
1600                 }
1601
1602                 /* send IN token for next packet, without AUTOREQ */
1603                 if (!done) {
1604                         val |= MUSB_RXCSR_H_REQPKT;
1605                         musb_writew(epio, MUSB_RXCSR,
1606                                 MUSB_RXCSR_H_WZC_BITS | val);
1607                 }
1608
1609                 dev_dbg(musb->controller, "ep %d dma %s, rxcsr %04x, rxcount %d\n", epnum,
1610                         done ? "off" : "reset",
1611                         musb_readw(epio, MUSB_RXCSR),
1612                         musb_readw(epio, MUSB_RXCOUNT));
1613 #else
1614                 done = true;
1615 #endif
1616         } else if (urb->status == -EINPROGRESS) {
1617                 /* if no errors, be sure a packet is ready for unloading */
1618                 if (unlikely(!(rx_csr & MUSB_RXCSR_RXPKTRDY))) {
1619                         status = -EPROTO;
1620                         ERR("Rx interrupt with no errors or packet!\n");
1621
1622                         /* FIXME this is another "SHOULD NEVER HAPPEN" */
1623
1624 /* SCRUB (RX) */
1625                         /* do the proper sequence to abort the transfer */
1626                         musb_ep_select(mbase, epnum);
1627                         val &= ~MUSB_RXCSR_H_REQPKT;
1628                         musb_writew(epio, MUSB_RXCSR, val);
1629                         goto finish;
1630                 }
1631
1632                 /* we are expecting IN packets */
1633 #ifdef CONFIG_USB_INVENTRA_DMA
1634                 if (dma) {
1635                         struct dma_controller   *c;
1636                         u16                     rx_count;
1637                         int                     ret, length;
1638                         dma_addr_t              buf;
1639
1640                         rx_count = musb_readw(epio, MUSB_RXCOUNT);
1641
1642                         dev_dbg(musb->controller, "RX%d count %d, buffer 0x%x len %d/%d\n",
1643                                         epnum, rx_count,
1644                                         urb->transfer_dma
1645                                                 + urb->actual_length,
1646                                         qh->offset,
1647                                         urb->transfer_buffer_length);
1648
1649                         c = musb->dma_controller;
1650
1651                         if (usb_pipeisoc(pipe)) {
1652                                 int d_status = 0;
1653                                 struct usb_iso_packet_descriptor *d;
1654
1655                                 d = urb->iso_frame_desc + qh->iso_idx;
1656
1657                                 if (iso_err) {
1658                                         d_status = -EILSEQ;
1659                                         urb->error_count++;
1660                                 }
1661                                 if (rx_count > d->length) {
1662                                         if (d_status == 0) {
1663                                                 d_status = -EOVERFLOW;
1664                                                 urb->error_count++;
1665                                         }
1666                                         dev_dbg(musb->controller, "** OVERFLOW %d into %d\n",\
1667                                             rx_count, d->length);
1668
1669                                         length = d->length;
1670                                 } else
1671                                         length = rx_count;
1672                                 d->status = d_status;
1673                                 buf = urb->transfer_dma + d->offset;
1674                         } else {
1675                                 length = rx_count;
1676                                 buf = urb->transfer_dma +
1677                                                 urb->actual_length;
1678                         }
1679
1680                         dma->desired_mode = 0;
1681 #ifdef USE_MODE1
1682                         /* because of the issue below, mode 1 will
1683                          * only rarely behave with correct semantics.
1684                          */
1685                         if ((urb->transfer_flags &
1686                                                 URB_SHORT_NOT_OK)
1687                                 && (urb->transfer_buffer_length -
1688                                                 urb->actual_length)
1689                                         > qh->maxpacket)
1690                                 dma->desired_mode = 1;
1691                         if (rx_count < hw_ep->max_packet_sz_rx) {
1692                                 length = rx_count;
1693                                 dma->desired_mode = 0;
1694                         } else {
1695                                 length = urb->transfer_buffer_length;
1696                         }
1697 #endif
1698
1699 /* Disadvantage of using mode 1:
1700  *      It's basically usable only for mass storage class; essentially all
1701  *      other protocols also terminate transfers on short packets.
1702  *
1703  * Details:
1704  *      An extra IN token is sent at the end of the transfer (due to AUTOREQ)
1705  *      If you try to use mode 1 for (transfer_buffer_length - 512), and try
1706  *      to use the extra IN token to grab the last packet using mode 0, then
1707  *      the problem is that you cannot be sure when the device will send the
1708  *      last packet and RxPktRdy set. Sometimes the packet is recd too soon
1709  *      such that it gets lost when RxCSR is re-set at the end of the mode 1
1710  *      transfer, while sometimes it is recd just a little late so that if you
1711  *      try to configure for mode 0 soon after the mode 1 transfer is
1712  *      completed, you will find rxcount 0. Okay, so you might think why not
1713  *      wait for an interrupt when the pkt is recd. Well, you won't get any!
1714  */
1715
1716                         val = musb_readw(epio, MUSB_RXCSR);
1717                         val &= ~MUSB_RXCSR_H_REQPKT;
1718
1719                         if (dma->desired_mode == 0)
1720                                 val &= ~MUSB_RXCSR_H_AUTOREQ;
1721                         else
1722                                 val |= MUSB_RXCSR_H_AUTOREQ;
1723                         val |= MUSB_RXCSR_DMAENAB;
1724
1725                         /* autoclear shouldn't be set in high bandwidth */
1726                         if (qh->hb_mult == 1)
1727                                 val |= MUSB_RXCSR_AUTOCLEAR;
1728
1729                         musb_writew(epio, MUSB_RXCSR,
1730                                 MUSB_RXCSR_H_WZC_BITS | val);
1731
1732                         /* REVISIT if when actual_length != 0,
1733                          * transfer_buffer_length needs to be
1734                          * adjusted first...
1735                          */
1736                         ret = c->channel_program(
1737                                 dma, qh->maxpacket,
1738                                 dma->desired_mode, buf, length);
1739
1740                         if (!ret) {
1741                                 c->channel_release(dma);
1742                                 hw_ep->rx_channel = NULL;
1743                                 dma = NULL;
1744                                 /* REVISIT reset CSR */
1745                         }
1746                 }
1747 #endif  /* Mentor DMA */
1748
1749                 if (!dma) {
1750                         /* Unmap the buffer so that CPU can use it */
1751                         usb_hcd_unmap_urb_for_dma(musb_to_hcd(musb), urb);
1752                         done = musb_host_packet_rx(musb, urb,
1753                                         epnum, iso_err);
1754                         dev_dbg(musb->controller, "read %spacket\n", done ? "last " : "");
1755                 }
1756         }
1757
1758 finish:
1759         urb->actual_length += xfer_len;
1760         qh->offset += xfer_len;
1761         if (done) {
1762                 if (urb->status == -EINPROGRESS)
1763                         urb->status = status;
1764                 musb_advance_schedule(musb, urb, hw_ep, USB_DIR_IN);
1765         }
1766 }
1767
1768 /* schedule nodes correspond to peripheral endpoints, like an OHCI QH.
1769  * the software schedule associates multiple such nodes with a given
1770  * host side hardware endpoint + direction; scheduling may activate
1771  * that hardware endpoint.
1772  */
1773 static int musb_schedule(
1774         struct musb             *musb,
1775         struct musb_qh          *qh,
1776         int                     is_in)
1777 {
1778         int                     idle;
1779         int                     best_diff;
1780         int                     best_end, epnum;
1781         struct musb_hw_ep       *hw_ep = NULL;
1782         struct list_head        *head = NULL;
1783         u8                      toggle;
1784         u8                      txtype;
1785         struct urb              *urb = next_urb(qh);
1786
1787         /* use fixed hardware for control and bulk */
1788         if (qh->type == USB_ENDPOINT_XFER_CONTROL) {
1789                 head = &musb->control;
1790                 hw_ep = musb->control_ep;
1791                 goto success;
1792         }
1793
1794         /* else, periodic transfers get muxed to other endpoints */
1795
1796         /*
1797          * We know this qh hasn't been scheduled, so all we need to do
1798          * is choose which hardware endpoint to put it on ...
1799          *
1800          * REVISIT what we really want here is a regular schedule tree
1801          * like e.g. OHCI uses.
1802          */
1803         best_diff = 4096;
1804         best_end = -1;
1805
1806         for (epnum = 1, hw_ep = musb->endpoints + 1;
1807                         epnum < musb->nr_endpoints;
1808                         epnum++, hw_ep++) {
1809                 int     diff;
1810
1811                 if (musb_ep_get_qh(hw_ep, is_in) != NULL)
1812                         continue;
1813
1814                 if (hw_ep == musb->bulk_ep)
1815                         continue;
1816
1817                 if (is_in)
1818                         diff = hw_ep->max_packet_sz_rx;
1819                 else
1820                         diff = hw_ep->max_packet_sz_tx;
1821                 diff -= (qh->maxpacket * qh->hb_mult);
1822
1823                 if (diff >= 0 && best_diff > diff) {
1824
1825                         /*
1826                          * Mentor controller has a bug in that if we schedule
1827                          * a BULK Tx transfer on an endpoint that had earlier
1828                          * handled ISOC then the BULK transfer has to start on
1829                          * a zero toggle.  If the BULK transfer starts on a 1
1830                          * toggle then this transfer will fail as the mentor
1831                          * controller starts the Bulk transfer on a 0 toggle
1832                          * irrespective of the programming of the toggle bits
1833                          * in the TXCSR register.  Check for this condition
1834                          * while allocating the EP for a Tx Bulk transfer.  If
1835                          * so skip this EP.
1836                          */
1837                         hw_ep = musb->endpoints + epnum;
1838                         toggle = usb_gettoggle(urb->dev, qh->epnum, !is_in);
1839                         txtype = (musb_readb(hw_ep->regs, MUSB_TXTYPE)
1840                                         >> 4) & 0x3;
1841                         if (!is_in && (qh->type == USB_ENDPOINT_XFER_BULK) &&
1842                                 toggle && (txtype == USB_ENDPOINT_XFER_ISOC))
1843                                 continue;
1844
1845                         best_diff = diff;
1846                         best_end = epnum;
1847                 }
1848         }
1849         /* use bulk reserved ep1 if no other ep is free */
1850         if (best_end < 0 && qh->type == USB_ENDPOINT_XFER_BULK) {
1851                 hw_ep = musb->bulk_ep;
1852                 if (is_in)
1853                         head = &musb->in_bulk;
1854                 else
1855                         head = &musb->out_bulk;
1856
1857                 /* Enable bulk RX NAK timeout scheme when bulk requests are
1858                  * multiplexed.  This scheme doen't work in high speed to full
1859                  * speed scenario as NAK interrupts are not coming from a
1860                  * full speed device connected to a high speed device.
1861                  * NAK timeout interval is 8 (128 uframe or 16ms) for HS and
1862                  * 4 (8 frame or 8ms) for FS device.
1863                  */
1864                 if (is_in && qh->dev)
1865                         qh->intv_reg =
1866                                 (USB_SPEED_HIGH == qh->dev->speed) ? 8 : 4;
1867                 goto success;
1868         } else if (best_end < 0) {
1869                 return -ENOSPC;
1870         }
1871
1872         idle = 1;
1873         qh->mux = 0;
1874         hw_ep = musb->endpoints + best_end;
1875         dev_dbg(musb->controller, "qh %p periodic slot %d\n", qh, best_end);
1876 success:
1877         if (head) {
1878                 idle = list_empty(head);
1879                 list_add_tail(&qh->ring, head);
1880                 qh->mux = 1;
1881         }
1882         qh->hw_ep = hw_ep;
1883         qh->hep->hcpriv = qh;
1884         if (idle)
1885                 musb_start_urb(musb, is_in, qh);
1886         return 0;
1887 }
1888
1889 static int musb_urb_enqueue(
1890         struct usb_hcd                  *hcd,
1891         struct urb                      *urb,
1892         gfp_t                           mem_flags)
1893 {
1894         unsigned long                   flags;
1895         struct musb                     *musb = hcd_to_musb(hcd);
1896         struct usb_host_endpoint        *hep = urb->ep;
1897         struct musb_qh                  *qh;
1898         struct usb_endpoint_descriptor  *epd = &hep->desc;
1899         int                             ret;
1900         unsigned                        type_reg;
1901         unsigned                        interval;
1902
1903         /* host role must be active */
1904         if (!is_host_active(musb) || !musb->is_active)
1905                 return -ENODEV;
1906
1907         spin_lock_irqsave(&musb->lock, flags);
1908         ret = usb_hcd_link_urb_to_ep(hcd, urb);
1909         qh = ret ? NULL : hep->hcpriv;
1910         if (qh)
1911                 urb->hcpriv = qh;
1912         spin_unlock_irqrestore(&musb->lock, flags);
1913
1914         /* DMA mapping was already done, if needed, and this urb is on
1915          * hep->urb_list now ... so we're done, unless hep wasn't yet
1916          * scheduled onto a live qh.
1917          *
1918          * REVISIT best to keep hep->hcpriv valid until the endpoint gets
1919          * disabled, testing for empty qh->ring and avoiding qh setup costs
1920          * except for the first urb queued after a config change.
1921          */
1922         if (qh || ret)
1923                 return ret;
1924
1925         /* Allocate and initialize qh, minimizing the work done each time
1926          * hw_ep gets reprogrammed, or with irqs blocked.  Then schedule it.
1927          *
1928          * REVISIT consider a dedicated qh kmem_cache, so it's harder
1929          * for bugs in other kernel code to break this driver...
1930          */
1931         qh = kzalloc(sizeof *qh, mem_flags);
1932         if (!qh) {
1933                 spin_lock_irqsave(&musb->lock, flags);
1934                 usb_hcd_unlink_urb_from_ep(hcd, urb);
1935                 spin_unlock_irqrestore(&musb->lock, flags);
1936                 return -ENOMEM;
1937         }
1938
1939         qh->hep = hep;
1940         qh->dev = urb->dev;
1941         INIT_LIST_HEAD(&qh->ring);
1942         qh->is_ready = 1;
1943
1944         qh->maxpacket = usb_endpoint_maxp(epd);
1945         qh->type = usb_endpoint_type(epd);
1946
1947         /* Bits 11 & 12 of wMaxPacketSize encode high bandwidth multiplier.
1948          * Some musb cores don't support high bandwidth ISO transfers; and
1949          * we don't (yet!) support high bandwidth interrupt transfers.
1950          */
1951         qh->hb_mult = 1 + ((qh->maxpacket >> 11) & 0x03);
1952         if (qh->hb_mult > 1) {
1953                 int ok = (qh->type == USB_ENDPOINT_XFER_ISOC);
1954
1955                 if (ok)
1956                         ok = (usb_pipein(urb->pipe) && musb->hb_iso_rx)
1957                                 || (usb_pipeout(urb->pipe) && musb->hb_iso_tx);
1958                 if (!ok) {
1959                         ret = -EMSGSIZE;
1960                         goto done;
1961                 }
1962                 qh->maxpacket &= 0x7ff;
1963         }
1964
1965         qh->epnum = usb_endpoint_num(epd);
1966
1967         /* NOTE: urb->dev->devnum is wrong during SET_ADDRESS */
1968         qh->addr_reg = (u8) usb_pipedevice(urb->pipe);
1969
1970         /* precompute rxtype/txtype/type0 register */
1971         type_reg = (qh->type << 4) | qh->epnum;
1972         switch (urb->dev->speed) {
1973         case USB_SPEED_LOW:
1974                 type_reg |= 0xc0;
1975                 break;
1976         case USB_SPEED_FULL:
1977                 type_reg |= 0x80;
1978                 break;
1979         default:
1980                 type_reg |= 0x40;
1981         }
1982         qh->type_reg = type_reg;
1983
1984         /* Precompute RXINTERVAL/TXINTERVAL register */
1985         switch (qh->type) {
1986         case USB_ENDPOINT_XFER_INT:
1987                 /*
1988                  * Full/low speeds use the  linear encoding,
1989                  * high speed uses the logarithmic encoding.
1990                  */
1991                 if (urb->dev->speed <= USB_SPEED_FULL) {
1992                         interval = max_t(u8, epd->bInterval, 1);
1993                         break;
1994                 }
1995                 /* FALLTHROUGH */
1996         case USB_ENDPOINT_XFER_ISOC:
1997                 /* ISO always uses logarithmic encoding */
1998                 interval = min_t(u8, epd->bInterval, 16);
1999                 break;
2000         default:
2001                 /* REVISIT we actually want to use NAK limits, hinting to the
2002                  * transfer scheduling logic to try some other qh, e.g. try
2003                  * for 2 msec first:
2004                  *
2005                  * interval = (USB_SPEED_HIGH == urb->dev->speed) ? 16 : 2;
2006                  *
2007                  * The downside of disabling this is that transfer scheduling
2008                  * gets VERY unfair for nonperiodic transfers; a misbehaving
2009                  * peripheral could make that hurt.  That's perfectly normal
2010                  * for reads from network or serial adapters ... so we have
2011                  * partial NAKlimit support for bulk RX.
2012                  *
2013                  * The upside of disabling it is simpler transfer scheduling.
2014                  */
2015                 interval = 0;
2016         }
2017         qh->intv_reg = interval;
2018
2019         /* precompute addressing for external hub/tt ports */
2020         if (musb->is_multipoint) {
2021                 struct usb_device       *parent = urb->dev->parent;
2022
2023                 if (parent != hcd->self.root_hub) {
2024                         qh->h_addr_reg = (u8) parent->devnum;
2025
2026                         /* set up tt info if needed */
2027                         if (urb->dev->tt) {
2028                                 qh->h_port_reg = (u8) urb->dev->ttport;
2029                                 if (urb->dev->tt->hub)
2030                                         qh->h_addr_reg =
2031                                                 (u8) urb->dev->tt->hub->devnum;
2032                                 if (urb->dev->tt->multi)
2033                                         qh->h_addr_reg |= 0x80;
2034                         }
2035                 }
2036         }
2037
2038         /* invariant: hep->hcpriv is null OR the qh that's already scheduled.
2039          * until we get real dma queues (with an entry for each urb/buffer),
2040          * we only have work to do in the former case.
2041          */
2042         spin_lock_irqsave(&musb->lock, flags);
2043         if (hep->hcpriv) {
2044                 /* some concurrent activity submitted another urb to hep...
2045                  * odd, rare, error prone, but legal.
2046                  */
2047                 kfree(qh);
2048                 qh = NULL;
2049                 ret = 0;
2050         } else
2051                 ret = musb_schedule(musb, qh,
2052                                 epd->bEndpointAddress & USB_ENDPOINT_DIR_MASK);
2053
2054         if (ret == 0) {
2055                 urb->hcpriv = qh;
2056                 /* FIXME set urb->start_frame for iso/intr, it's tested in
2057                  * musb_start_urb(), but otherwise only konicawc cares ...
2058                  */
2059         }
2060         spin_unlock_irqrestore(&musb->lock, flags);
2061
2062 done:
2063         if (ret != 0) {
2064                 spin_lock_irqsave(&musb->lock, flags);
2065                 usb_hcd_unlink_urb_from_ep(hcd, urb);
2066                 spin_unlock_irqrestore(&musb->lock, flags);
2067                 kfree(qh);
2068         }
2069         return ret;
2070 }
2071
2072
2073 /*
2074  * abort a transfer that's at the head of a hardware queue.
2075  * called with controller locked, irqs blocked
2076  * that hardware queue advances to the next transfer, unless prevented
2077  */
2078 static int musb_cleanup_urb(struct urb *urb, struct musb_qh *qh)
2079 {
2080         struct musb_hw_ep       *ep = qh->hw_ep;
2081         struct musb             *musb = ep->musb;
2082         void __iomem            *epio = ep->regs;
2083         unsigned                hw_end = ep->epnum;
2084         void __iomem            *regs = ep->musb->mregs;
2085         int                     is_in = usb_pipein(urb->pipe);
2086         int                     status = 0;
2087         u16                     csr;
2088
2089         musb_ep_select(regs, hw_end);
2090
2091         if (is_dma_capable()) {
2092                 struct dma_channel      *dma;
2093
2094                 dma = is_in ? ep->rx_channel : ep->tx_channel;
2095                 if (dma) {
2096                         status = ep->musb->dma_controller->channel_abort(dma);
2097                         dev_dbg(musb->controller,
2098                                 "abort %cX%d DMA for urb %p --> %d\n",
2099                                 is_in ? 'R' : 'T', ep->epnum,
2100                                 urb, status);
2101                         urb->actual_length += dma->actual_len;
2102                 }
2103         }
2104
2105         /* turn off DMA requests, discard state, stop polling ... */
2106         if (is_in) {
2107                 /* giveback saves bulk toggle */
2108                 csr = musb_h_flush_rxfifo(ep, 0);
2109
2110                 /* REVISIT we still get an irq; should likely clear the
2111                  * endpoint's irq status here to avoid bogus irqs.
2112                  * clearing that status is platform-specific...
2113                  */
2114         } else if (ep->epnum) {
2115                 musb_h_tx_flush_fifo(ep);
2116                 csr = musb_readw(epio, MUSB_TXCSR);
2117                 csr &= ~(MUSB_TXCSR_AUTOSET
2118                         | MUSB_TXCSR_DMAENAB
2119                         | MUSB_TXCSR_H_RXSTALL
2120                         | MUSB_TXCSR_H_NAKTIMEOUT
2121                         | MUSB_TXCSR_H_ERROR
2122                         | MUSB_TXCSR_TXPKTRDY);
2123                 musb_writew(epio, MUSB_TXCSR, csr);
2124                 /* REVISIT may need to clear FLUSHFIFO ... */
2125                 musb_writew(epio, MUSB_TXCSR, csr);
2126                 /* flush cpu writebuffer */
2127                 csr = musb_readw(epio, MUSB_TXCSR);
2128         } else  {
2129                 musb_h_ep0_flush_fifo(ep);
2130         }
2131         if (status == 0)
2132                 musb_advance_schedule(ep->musb, urb, ep, is_in);
2133         return status;
2134 }
2135
2136 static int musb_urb_dequeue(struct usb_hcd *hcd, struct urb *urb, int status)
2137 {
2138         struct musb             *musb = hcd_to_musb(hcd);
2139         struct musb_qh          *qh;
2140         unsigned long           flags;
2141         int                     is_in  = usb_pipein(urb->pipe);
2142         int                     ret;
2143
2144         dev_dbg(musb->controller, "urb=%p, dev%d ep%d%s\n", urb,
2145                         usb_pipedevice(urb->pipe),
2146                         usb_pipeendpoint(urb->pipe),
2147                         is_in ? "in" : "out");
2148
2149         spin_lock_irqsave(&musb->lock, flags);
2150         ret = usb_hcd_check_unlink_urb(hcd, urb, status);
2151         if (ret)
2152                 goto done;
2153
2154         qh = urb->hcpriv;
2155         if (!qh)
2156                 goto done;
2157
2158         /*
2159          * Any URB not actively programmed into endpoint hardware can be
2160          * immediately given back; that's any URB not at the head of an
2161          * endpoint queue, unless someday we get real DMA queues.  And even
2162          * if it's at the head, it might not be known to the hardware...
2163          *
2164          * Otherwise abort current transfer, pending DMA, etc.; urb->status
2165          * has already been updated.  This is a synchronous abort; it'd be
2166          * OK to hold off until after some IRQ, though.
2167          *
2168          * NOTE: qh is invalid unless !list_empty(&hep->urb_list)
2169          */
2170         if (!qh->is_ready
2171                         || urb->urb_list.prev != &qh->hep->urb_list
2172                         || musb_ep_get_qh(qh->hw_ep, is_in) != qh) {
2173                 int     ready = qh->is_ready;
2174
2175                 qh->is_ready = 0;
2176                 musb_giveback(musb, urb, 0);
2177                 qh->is_ready = ready;
2178
2179                 /* If nothing else (usually musb_giveback) is using it
2180                  * and its URB list has emptied, recycle this qh.
2181                  */
2182                 if (ready && list_empty(&qh->hep->urb_list)) {
2183                         qh->hep->hcpriv = NULL;
2184                         list_del(&qh->ring);
2185                         kfree(qh);
2186                 }
2187         } else
2188                 ret = musb_cleanup_urb(urb, qh);
2189 done:
2190         spin_unlock_irqrestore(&musb->lock, flags);
2191         return ret;
2192 }
2193
2194 /* disable an endpoint */
2195 static void
2196 musb_h_disable(struct usb_hcd *hcd, struct usb_host_endpoint *hep)
2197 {
2198         u8                      is_in = hep->desc.bEndpointAddress & USB_DIR_IN;
2199         unsigned long           flags;
2200         struct musb             *musb = hcd_to_musb(hcd);
2201         struct musb_qh          *qh;
2202         struct urb              *urb;
2203
2204         spin_lock_irqsave(&musb->lock, flags);
2205
2206         qh = hep->hcpriv;
2207         if (qh == NULL)
2208                 goto exit;
2209
2210         /* NOTE: qh is invalid unless !list_empty(&hep->urb_list) */
2211
2212         /* Kick the first URB off the hardware, if needed */
2213         qh->is_ready = 0;
2214         if (musb_ep_get_qh(qh->hw_ep, is_in) == qh) {
2215                 urb = next_urb(qh);
2216
2217                 /* make software (then hardware) stop ASAP */
2218                 if (!urb->unlinked)
2219                         urb->status = -ESHUTDOWN;
2220
2221                 /* cleanup */
2222                 musb_cleanup_urb(urb, qh);
2223
2224                 /* Then nuke all the others ... and advance the
2225                  * queue on hw_ep (e.g. bulk ring) when we're done.
2226                  */
2227                 while (!list_empty(&hep->urb_list)) {
2228                         urb = next_urb(qh);
2229                         urb->status = -ESHUTDOWN;
2230                         musb_advance_schedule(musb, urb, qh->hw_ep, is_in);
2231                 }
2232         } else {
2233                 /* Just empty the queue; the hardware is busy with
2234                  * other transfers, and since !qh->is_ready nothing
2235                  * will activate any of these as it advances.
2236                  */
2237                 while (!list_empty(&hep->urb_list))
2238                         musb_giveback(musb, next_urb(qh), -ESHUTDOWN);
2239
2240                 hep->hcpriv = NULL;
2241                 list_del(&qh->ring);
2242                 kfree(qh);
2243         }
2244 exit:
2245         spin_unlock_irqrestore(&musb->lock, flags);
2246 }
2247
2248 static int musb_h_get_frame_number(struct usb_hcd *hcd)
2249 {
2250         struct musb     *musb = hcd_to_musb(hcd);
2251
2252         return musb_readw(musb->mregs, MUSB_FRAME);
2253 }
2254
2255 static int musb_h_start(struct usb_hcd *hcd)
2256 {
2257         struct musb     *musb = hcd_to_musb(hcd);
2258
2259         /* NOTE: musb_start() is called when the hub driver turns
2260          * on port power, or when (OTG) peripheral starts.
2261          */
2262         hcd->state = HC_STATE_RUNNING;
2263         musb->port1_status = 0;
2264         return 0;
2265 }
2266
2267 static void musb_h_stop(struct usb_hcd *hcd)
2268 {
2269         musb_stop(hcd_to_musb(hcd));
2270         hcd->state = HC_STATE_HALT;
2271 }
2272
2273 static int musb_bus_suspend(struct usb_hcd *hcd)
2274 {
2275         struct musb     *musb = hcd_to_musb(hcd);
2276         u8              devctl;
2277
2278         if (!is_host_active(musb))
2279                 return 0;
2280
2281         switch (musb->xceiv->state) {
2282         case OTG_STATE_A_SUSPEND:
2283                 return 0;
2284         case OTG_STATE_A_WAIT_VRISE:
2285                 /* ID could be grounded even if there's no device
2286                  * on the other end of the cable.  NOTE that the
2287                  * A_WAIT_VRISE timers are messy with MUSB...
2288                  */
2289                 devctl = musb_readb(musb->mregs, MUSB_DEVCTL);
2290                 if ((devctl & MUSB_DEVCTL_VBUS) == MUSB_DEVCTL_VBUS)
2291                         musb->xceiv->state = OTG_STATE_A_WAIT_BCON;
2292                 break;
2293         default:
2294                 break;
2295         }
2296
2297         if (musb->is_active) {
2298                 WARNING("trying to suspend as %s while active\n",
2299                                 otg_state_string(musb->xceiv->state));
2300                 return -EBUSY;
2301         } else
2302                 return 0;
2303 }
2304
2305 static int musb_bus_resume(struct usb_hcd *hcd)
2306 {
2307         /* resuming child port does the work */
2308         return 0;
2309 }
2310
2311 const struct hc_driver musb_hc_driver = {
2312         .description            = "musb-hcd",
2313         .product_desc           = "MUSB HDRC host driver",
2314         .hcd_priv_size          = sizeof(struct musb),
2315         .flags                  = HCD_USB2 | HCD_MEMORY,
2316
2317         /* not using irq handler or reset hooks from usbcore, since
2318          * those must be shared with peripheral code for OTG configs
2319          */
2320
2321         .start                  = musb_h_start,
2322         .stop                   = musb_h_stop,
2323
2324         .get_frame_number       = musb_h_get_frame_number,
2325
2326         .urb_enqueue            = musb_urb_enqueue,
2327         .urb_dequeue            = musb_urb_dequeue,
2328         .endpoint_disable       = musb_h_disable,
2329
2330         .hub_status_data        = musb_hub_status_data,
2331         .hub_control            = musb_hub_control,
2332         .bus_suspend            = musb_bus_suspend,
2333         .bus_resume             = musb_bus_resume,
2334         /* .start_port_reset    = NULL, */
2335         /* .hub_irq_enable      = NULL, */
2336 };