drivers/net/wireless/rt2x00/rt61pci.h

   1 /*
   2         Copyright (C) 2004 - 2008 rt2x00 SourceForge Project
   3         <http://rt2x00.serialmonkey.com>
   4
   5         This program is free software; you can redistribute it and/or modify
   6         it under the terms of the GNU General Public License as published by
   7         the Free Software Foundation; either version 2 of the License, or
   8         (at your option) any later version.
   9
  10         This program is distributed in the hope that it will be useful,
  11         but WITHOUT ANY WARRANTY; without even the implied warranty of
  12         MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
  13         GNU General Public License for more details.
  14
  15         You should have received a copy of the GNU General Public License
  16         along with this program; if not, write to the
  17         Free Software Foundation, Inc.,
  18         59 Temple Place - Suite 330, Boston, MA 02111-1307, USA.
  19  */
  20
  21 /*
  22         Module: rt61pci
  23         Abstract: Data structures and registers for the rt61pci module.
  24         Supported chipsets: RT2561, RT2561s, RT2661.
  25  */
  26
  27 #ifndef RT61PCI_H
  28 #define RT61PCI_H
  29
  30 /*
  31  * RF chip defines.
  32  */
  33 #define RF5225                          0x0001
  34 #define RF5325                          0x0002
  35 #define RF2527                          0x0003
  36 #define RF2529                          0x0004
  37
  38 /*
  39  * Signal information.
  40  * Defaul offset is required for RSSI <-> dBm conversion.
  41  */
  42 #define DEFAULT_RSSI_OFFSET             120
  43
  44 /*
  45  * Register layout information.
  46  */
  47 #define CSR_REG_BASE                    0x3000
  48 #define CSR_REG_SIZE                    0x04b0
  49 #define EEPROM_BASE                     0x0000
  50 #define EEPROM_SIZE                     0x0100
  51 #define BBP_SIZE                        0x0080
  52 #define RF_SIZE                         0x0014
  53
  54 /*
  55  * Number of TX queues.
  56  */
  57 #define NUM_TX_QUEUES                   4
  58
  59 /*
  60  * PCI registers.
  61  */
  62
  63 /*
  64  * PCI Configuration Header
  65  */
  66 #define PCI_CONFIG_HEADER_VENDOR        0x0000
  67 #define PCI_CONFIG_HEADER_DEVICE        0x0002
  68
  69 /*
  70  * HOST_CMD_CSR: For HOST to interrupt embedded processor
  71  */
  72 #define HOST_CMD_CSR                    0x0008
  73 #define HOST_CMD_CSR_HOST_COMMAND       FIELD32(0x0000007f)
  74 #define HOST_CMD_CSR_INTERRUPT_MCU      FIELD32(0x00000080)
  75
  76 /*
  77  * MCU_CNTL_CSR
  78  * SELECT_BANK: Select 8051 program bank.
  79  * RESET: Enable 8051 reset state.
  80  * READY: Ready state for 8051.
  81  */
  82 #define MCU_CNTL_CSR                    0x000c
  83 #define MCU_CNTL_CSR_SELECT_BANK        FIELD32(0x00000001)
  84 #define MCU_CNTL_CSR_RESET              FIELD32(0x00000002)
  85 #define MCU_CNTL_CSR_READY              FIELD32(0x00000004)
  86
  87 /*
  88  * SOFT_RESET_CSR
  89  */
  90 #define SOFT_RESET_CSR                  0x0010
  91
  92 /*
  93  * MCU_INT_SOURCE_CSR: MCU interrupt source/mask register.
  94  */
  95 #define MCU_INT_SOURCE_CSR              0x0014
  96 #define MCU_INT_SOURCE_CSR_0            FIELD32(0x00000001)
  97 #define MCU_INT_SOURCE_CSR_1            FIELD32(0x00000002)
  98 #define MCU_INT_SOURCE_CSR_2            FIELD32(0x00000004)
  99 #define MCU_INT_SOURCE_CSR_3            FIELD32(0x00000008)
 100 #define MCU_INT_SOURCE_CSR_4            FIELD32(0x00000010)
 101 #define MCU_INT_SOURCE_CSR_5            FIELD32(0x00000020)
 102 #define MCU_INT_SOURCE_CSR_6            FIELD32(0x00000040)
 103 #define MCU_INT_SOURCE_CSR_7            FIELD32(0x00000080)
 104 #define MCU_INT_SOURCE_CSR_TWAKEUP      FIELD32(0x00000100)
 105 #define MCU_INT_SOURCE_CSR_TBTT_EXPIRE  FIELD32(0x00000200)
 106
 107 /*
 108  * MCU_INT_MASK_CSR: MCU interrupt source/mask register.
 109  */
 110 #define MCU_INT_MASK_CSR                0x0018
 111 #define MCU_INT_MASK_CSR_0              FIELD32(0x00000001)
 112 #define MCU_INT_MASK_CSR_1              FIELD32(0x00000002)
 113 #define MCU_INT_MASK_CSR_2              FIELD32(0x00000004)
 114 #define MCU_INT_MASK_CSR_3              FIELD32(0x00000008)
 115 #define MCU_INT_MASK_CSR_4              FIELD32(0x00000010)
 116 #define MCU_INT_MASK_CSR_5              FIELD32(0x00000020)
 117 #define MCU_INT_MASK_CSR_6              FIELD32(0x00000040)
 118 #define MCU_INT_MASK_CSR_7              FIELD32(0x00000080)
 119 #define MCU_INT_MASK_CSR_TWAKEUP        FIELD32(0x00000100)
 120 #define MCU_INT_MASK_CSR_TBTT_EXPIRE    FIELD32(0x00000200)
 121
 122 /*
 123  * PCI_USEC_CSR
 124  */
 125 #define PCI_USEC_CSR                    0x001c
 126
 127 /*
 128  * Security key table memory.
 129  * 16 entries 32-byte for shared key table
 130  * 64 entries 32-byte for pairwise key table
 131  * 64 entries 8-byte for pairwise ta key table
 132  */
 133 #define SHARED_KEY_TABLE_BASE           0x1000
 134 #define PAIRWISE_KEY_TABLE_BASE         0x1200
 135 #define PAIRWISE_TA_TABLE_BASE          0x1a00
 136
 137 struct hw_key_entry {
 138         u8 key[16];
 139         u8 tx_mic[8];
 140         u8 rx_mic[8];
 141 } __attribute__ ((packed));
 142
 143 struct hw_pairwise_ta_entry {
 144         u8 address[6];
 145         u8 reserved[2];
 146 } __attribute__ ((packed));
 147
 148 /*
 149  * Other on-chip shared memory space.
 150  */
 151 #define HW_CIS_BASE                     0x2000
 152 #define HW_NULL_BASE                    0x2b00
 153
 154 /*
 155  * Since NULL frame won't be that long (256 byte),
 156  * We steal 16 tail bytes to save debugging settings.
 157  */
 158 #define HW_DEBUG_SETTING_BASE           0x2bf0
 159
 160 /*
 161  * On-chip BEACON frame space.
 162  */
 163 #define HW_BEACON_BASE0                 0x2c00
 164 #define HW_BEACON_BASE1                 0x2d00
 165 #define HW_BEACON_BASE2                 0x2e00
 166 #define HW_BEACON_BASE3                 0x2f00
 167
 168 #define HW_BEACON_OFFSET(__index) \
 169         ( HW_BEACON_BASE0 + (__index * 0x0100) )
 170
 171 /*
 172  * HOST-MCU shared memory.
 173  */
 174
 175 /*
 176  * H2M_MAILBOX_CSR: Host-to-MCU Mailbox.
 177  */
 178 #define H2M_MAILBOX_CSR                 0x2100
 179 #define H2M_MAILBOX_CSR_ARG0            FIELD32(0x000000ff)
 180 #define H2M_MAILBOX_CSR_ARG1            FIELD32(0x0000ff00)
 181 #define H2M_MAILBOX_CSR_CMD_TOKEN       FIELD32(0x00ff0000)
 182 #define H2M_MAILBOX_CSR_OWNER           FIELD32(0xff000000)
 183
 184 /*
 185  * MCU_LEDCS: LED control for MCU Mailbox.
 186  */
 187 #define MCU_LEDCS_LED_MODE              FIELD16(0x001f)
 188 #define MCU_LEDCS_RADIO_STATUS          FIELD16(0x0020)
 189 #define MCU_LEDCS_LINK_BG_STATUS        FIELD16(0x0040)
 190 #define MCU_LEDCS_LINK_A_STATUS         FIELD16(0x0080)
 191 #define MCU_LEDCS_POLARITY_GPIO_0       FIELD16(0x0100)
 192 #define MCU_LEDCS_POLARITY_GPIO_1       FIELD16(0x0200)
 193 #define MCU_LEDCS_POLARITY_GPIO_2       FIELD16(0x0400)
 194 #define MCU_LEDCS_POLARITY_GPIO_3       FIELD16(0x0800)
 195 #define MCU_LEDCS_POLARITY_GPIO_4       FIELD16(0x1000)
 196 #define MCU_LEDCS_POLARITY_ACT          FIELD16(0x2000)
 197 #define MCU_LEDCS_POLARITY_READY_BG     FIELD16(0x4000)
 198 #define MCU_LEDCS_POLARITY_READY_A      FIELD16(0x8000)
 199
 200 /*
 201  * M2H_CMD_DONE_CSR.
 202  */
 203 #define M2H_CMD_DONE_CSR                0x2104
 204
 205 /*
 206  * MCU_TXOP_ARRAY_BASE.
 207  */
 208 #define MCU_TXOP_ARRAY_BASE             0x2110
 209
 210 /*
 211  * MAC Control/Status Registers(CSR).
 212  * Some values are set in TU, whereas 1 TU == 1024 us.
 213  */
 214
 215 /*
 216  * MAC_CSR0: ASIC revision number.
 217  */
 218 #define MAC_CSR0                        0x3000
 219
 220 /*
 221  * MAC_CSR1: System control register.
 222  * SOFT_RESET: Software reset bit, 1: reset, 0: normal.
 223  * BBP_RESET: Hardware reset BBP.
 224  * HOST_READY: Host is ready after initialization, 1: ready.
 225  */
 226 #define MAC_CSR1                        0x3004
 227 #define MAC_CSR1_SOFT_RESET             FIELD32(0x00000001)
 228 #define MAC_CSR1_BBP_RESET              FIELD32(0x00000002)
 229 #define MAC_CSR1_HOST_READY             FIELD32(0x00000004)
 230
 231 /*
 232  * MAC_CSR2: STA MAC register 0.
 233  */
 234 #define MAC_CSR2                        0x3008
 235 #define MAC_CSR2_BYTE0                  FIELD32(0x000000ff)
 236 #define MAC_CSR2_BYTE1                  FIELD32(0x0000ff00)
 237 #define MAC_CSR2_BYTE2                  FIELD32(0x00ff0000)
 238 #define MAC_CSR2_BYTE3                  FIELD32(0xff000000)
 239
 240 /*
 241  * MAC_CSR3: STA MAC register 1.
 242  * UNICAST_TO_ME_MASK:
 243  *      Used to mask off bits from byte 5 of the MAC address
 244  *      to determine the UNICAST_TO_ME bit for RX frames.
 245  *      The full mask is complemented by BSS_ID_MASK:
 246  *              MASK = BSS_ID_MASK & UNICAST_TO_ME_MASK
 247  */
 248 #define MAC_CSR3                        0x300c
 249 #define MAC_CSR3_BYTE4                  FIELD32(0x000000ff)
 250 #define MAC_CSR3_BYTE5                  FIELD32(0x0000ff00)
 251 #define MAC_CSR3_UNICAST_TO_ME_MASK     FIELD32(0x00ff0000)
 252
 253 /*
 254  * MAC_CSR4: BSSID register 0.
 255  */
 256 #define MAC_CSR4                        0x3010
 257 #define MAC_CSR4_BYTE0                  FIELD32(0x000000ff)
 258 #define MAC_CSR4_BYTE1                  FIELD32(0x0000ff00)
 259 #define MAC_CSR4_BYTE2                  FIELD32(0x00ff0000)
 260 #define MAC_CSR4_BYTE3                  FIELD32(0xff000000)
 261
 262 /*
 263  * MAC_CSR5: BSSID register 1.
 264  * BSS_ID_MASK:
 265  *      This mask is used to mask off bits 0 and 1 of byte 5 of the
 266  *      BSSID. This will make sure that those bits will be ignored
 267  *      when determining the MY_BSS of RX frames.
 268  *              0: 1-BSSID mode (BSS index = 0)
 269  *              1: 2-BSSID mode (BSS index: Byte5, bit 0)
 270  *              2: 2-BSSID mode (BSS index: byte5, bit 1)
 271  *              3: 4-BSSID mode (BSS index: byte5, bit 0 - 1)
 272  */
 273 #define MAC_CSR5                        0x3014
 274 #define MAC_CSR5_BYTE4                  FIELD32(0x000000ff)
 275 #define MAC_CSR5_BYTE5                  FIELD32(0x0000ff00)
 276 #define MAC_CSR5_BSS_ID_MASK            FIELD32(0x00ff0000)
 277
 278 /*
 279  * MAC_CSR6: Maximum frame length register.
 280  */
 281 #define MAC_CSR6                        0x3018
 282 #define MAC_CSR6_MAX_FRAME_UNIT         FIELD32(0x00000fff)
 283
 284 /*
 285  * MAC_CSR7: Reserved
 286  */
 287 #define MAC_CSR7                        0x301c
 288
 289 /*
 290  * MAC_CSR8: SIFS/EIFS register.
 291  * All units are in US.
 292  */
 293 #define MAC_CSR8                        0x3020
 294 #define MAC_CSR8_SIFS                   FIELD32(0x000000ff)
 295 #define MAC_CSR8_SIFS_AFTER_RX_OFDM     FIELD32(0x0000ff00)
 296 #define MAC_CSR8_EIFS                   FIELD32(0xffff0000)
 297
 298 /*
 299  * MAC_CSR9: Back-Off control register.
 300  * SLOT_TIME: Slot time, default is 20us for 802.11BG.
 301  * CWMIN: Bit for Cwmin. default Cwmin is 31 (2^5 - 1).
 302  * CWMAX: Bit for Cwmax, default Cwmax is 1023 (2^10 - 1).
 303  * CW_SELECT: 1: CWmin/Cwmax select from register, 0:select from TxD.
 304  */
 305 #define MAC_CSR9                        0x3024
 306 #define MAC_CSR9_SLOT_TIME              FIELD32(0x000000ff)
 307 #define MAC_CSR9_CWMIN                  FIELD32(0x00000f00)
 308 #define MAC_CSR9_CWMAX                  FIELD32(0x0000f000)
 309 #define MAC_CSR9_CW_SELECT              FIELD32(0x00010000)
 310
 311 /*
 312  * MAC_CSR10: Power state configuration.
 313  */
 314 #define MAC_CSR10                       0x3028
 315
 316 /*
 317  * MAC_CSR11: Power saving transition time register.
 318  * DELAY_AFTER_TBCN: Delay after Tbcn expired in units of TU.
 319  * TBCN_BEFORE_WAKEUP: Number of beacon before wakeup.
 320  * WAKEUP_LATENCY: In unit of TU.
 321  */
 322 #define MAC_CSR11                       0x302c
 323 #define MAC_CSR11_DELAY_AFTER_TBCN      FIELD32(0x000000ff)
 324 #define MAC_CSR11_TBCN_BEFORE_WAKEUP    FIELD32(0x00007f00)
 325 #define MAC_CSR11_AUTOWAKE              FIELD32(0x00008000)
 326 #define MAC_CSR11_WAKEUP_LATENCY        FIELD32(0x000f0000)
 327
 328 /*
 329  * MAC_CSR12: Manual power control / status register (merge CSR20 & PWRCSR1).
 330  * CURRENT_STATE: 0:sleep, 1:awake.
 331  * FORCE_WAKEUP: This has higher priority than PUT_TO_SLEEP.
 332  * BBP_CURRENT_STATE: 0: BBP sleep, 1: BBP awake.
 333  */
 334 #define MAC_CSR12                       0x3030
 335 #define MAC_CSR12_CURRENT_STATE         FIELD32(0x00000001)
 336 #define MAC_CSR12_PUT_TO_SLEEP          FIELD32(0x00000002)
 337 #define MAC_CSR12_FORCE_WAKEUP          FIELD32(0x00000004)
 338 #define MAC_CSR12_BBP_CURRENT_STATE     FIELD32(0x00000008)
 339
 340 /*
 341  * MAC_CSR13: GPIO.
 342  */
 343 #define MAC_CSR13                       0x3034
 344 #define MAC_CSR13_BIT0                  FIELD32(0x00000001)
 345 #define MAC_CSR13_BIT1                  FIELD32(0x00000002)
 346 #define MAC_CSR13_BIT2                  FIELD32(0x00000004)
 347 #define MAC_CSR13_BIT3                  FIELD32(0x00000008)
 348 #define MAC_CSR13_BIT4                  FIELD32(0x00000010)
 349 #define MAC_CSR13_BIT5                  FIELD32(0x00000020)
 350 #define MAC_CSR13_BIT6                  FIELD32(0x00000040)
 351 #define MAC_CSR13_BIT7                  FIELD32(0x00000080)
 352 #define MAC_CSR13_BIT8                  FIELD32(0x00000100)
 353 #define MAC_CSR13_BIT9                  FIELD32(0x00000200)
 354 #define MAC_CSR13_BIT10                 FIELD32(0x00000400)
 355 #define MAC_CSR13_BIT11                 FIELD32(0x00000800)
 356 #define MAC_CSR13_BIT12                 FIELD32(0x00001000)
 357
 358 /*
 359  * MAC_CSR14: LED control register.
 360  * ON_PERIOD: On period, default 70ms.
 361  * OFF_PERIOD: Off period, default 30ms.
 362  * HW_LED: HW TX activity, 1: normal OFF, 0: normal ON.
 363  * SW_LED: s/w LED, 1: ON, 0: OFF.
 364  * HW_LED_POLARITY: 0: active low, 1: active high.
 365  */
 366 #define MAC_CSR14                       0x3038
 367 #define MAC_CSR14_ON_PERIOD             FIELD32(0x000000ff)
 368 #define MAC_CSR14_OFF_PERIOD            FIELD32(0x0000ff00)
 369 #define MAC_CSR14_HW_LED                FIELD32(0x00010000)
 370 #define MAC_CSR14_SW_LED                FIELD32(0x00020000)
 371 #define MAC_CSR14_HW_LED_POLARITY       FIELD32(0x00040000)
 372 #define MAC_CSR14_SW_LED2               FIELD32(0x00080000)
 373
 374 /*
 375  * MAC_CSR15: NAV control.
 376  */
 377 #define MAC_CSR15                       0x303c
 378
 379 /*
 380  * TXRX control registers.
 381  * Some values are set in TU, whereas 1 TU == 1024 us.
 382  */
 383
 384 /*
 385  * TXRX_CSR0: TX/RX configuration register.
 386  * TSF_OFFSET: Default is 24.
 387  * AUTO_TX_SEQ: 1: ASIC auto replace sequence nr in outgoing frame.
 388  * DISABLE_RX: Disable Rx engine.
 389  * DROP_CRC: Drop CRC error.
 390  * DROP_PHYSICAL: Drop physical error.
 391  * DROP_CONTROL: Drop control frame.
 392  * DROP_NOT_TO_ME: Drop not to me unicast frame.
 393  * DROP_TO_DS: Drop fram ToDs bit is true.
 394  * DROP_VERSION_ERROR: Drop version error frame.
 395  * DROP_MULTICAST: Drop multicast frames.
 396  * DROP_BORADCAST: Drop broadcast frames.
 397  * ROP_ACK_CTS: Drop received ACK and CTS.
 398  */
 399 #define TXRX_CSR0                       0x3040
 400 #define TXRX_CSR0_RX_ACK_TIMEOUT        FIELD32(0x000001ff)
 401 #define TXRX_CSR0_TSF_OFFSET            FIELD32(0x00007e00)
 402 #define TXRX_CSR0_AUTO_TX_SEQ           FIELD32(0x00008000)
 403 #define TXRX_CSR0_DISABLE_RX            FIELD32(0x00010000)
 404 #define TXRX_CSR0_DROP_CRC              FIELD32(0x00020000)
 405 #define TXRX_CSR0_DROP_PHYSICAL         FIELD32(0x00040000)
 406 #define TXRX_CSR0_DROP_CONTROL          FIELD32(0x00080000)
 407 #define TXRX_CSR0_DROP_NOT_TO_ME        FIELD32(0x00100000)
 408 #define TXRX_CSR0_DROP_TO_DS            FIELD32(0x00200000)
 409 #define TXRX_CSR0_DROP_VERSION_ERROR    FIELD32(0x00400000)
 410 #define TXRX_CSR0_DROP_MULTICAST        FIELD32(0x00800000)
 411 #define TXRX_CSR0_DROP_BROADCAST        FIELD32(0x01000000)
 412 #define TXRX_CSR0_DROP_ACK_CTS          FIELD32(0x02000000)
 413 #define TXRX_CSR0_TX_WITHOUT_WAITING    FIELD32(0x04000000)
 414
 415 /*
 416  * TXRX_CSR1
 417  */
 418 #define TXRX_CSR1                       0x3044
 419 #define TXRX_CSR1_BBP_ID0               FIELD32(0x0000007f)
 420 #define TXRX_CSR1_BBP_ID0_VALID         FIELD32(0x00000080)
 421 #define TXRX_CSR1_BBP_ID1               FIELD32(0x00007f00)
 422 #define TXRX_CSR1_BBP_ID1_VALID         FIELD32(0x00008000)
 423 #define TXRX_CSR1_BBP_ID2               FIELD32(0x007f0000)
 424 #define TXRX_CSR1_BBP_ID2_VALID         FIELD32(0x00800000)
 425 #define TXRX_CSR1_BBP_ID3               FIELD32(0x7f000000)
 426 #define TXRX_CSR1_BBP_ID3_VALID         FIELD32(0x80000000)
 427
 428 /*
 429  * TXRX_CSR2
 430  */
 431 #define TXRX_CSR2                       0x3048
 432 #define TXRX_CSR2_BBP_ID0               FIELD32(0x0000007f)
 433 #define TXRX_CSR2_BBP_ID0_VALID         FIELD32(0x00000080)
 434 #define TXRX_CSR2_BBP_ID1               FIELD32(0x00007f00)
 435 #define TXRX_CSR2_BBP_ID1_VALID         FIELD32(0x00008000)
 436 #define TXRX_CSR2_BBP_ID2               FIELD32(0x007f0000)
 437 #define TXRX_CSR2_BBP_ID2_VALID         FIELD32(0x00800000)
 438 #define TXRX_CSR2_BBP_ID3               FIELD32(0x7f000000)
 439 #define TXRX_CSR2_BBP_ID3_VALID         FIELD32(0x80000000)
 440
 441 /*
 442  * TXRX_CSR3
 443  */
 444 #define TXRX_CSR3                       0x304c
 445 #define TXRX_CSR3_BBP_ID0               FIELD32(0x0000007f)
 446 #define TXRX_CSR3_BBP_ID0_VALID         FIELD32(0x00000080)
 447 #define TXRX_CSR3_BBP_ID1               FIELD32(0x00007f00)
 448 #define TXRX_CSR3_BBP_ID1_VALID         FIELD32(0x00008000)
 449 #define TXRX_CSR3_BBP_ID2               FIELD32(0x007f0000)
 450 #define TXRX_CSR3_BBP_ID2_VALID         FIELD32(0x00800000)
 451 #define TXRX_CSR3_BBP_ID3               FIELD32(0x7f000000)
 452 #define TXRX_CSR3_BBP_ID3_VALID         FIELD32(0x80000000)
 453
 454 /*
 455  * TXRX_CSR4: Auto-Responder/Tx-retry register.
 456  * AUTORESPOND_PREAMBLE: 0:long, 1:short preamble.
 457  * OFDM_TX_RATE_DOWN: 1:enable.
 458  * OFDM_TX_RATE_STEP: 0:1-step, 1: 2-step, 2:3-step, 3:4-step.
 459  * OFDM_TX_FALLBACK_CCK: 0: Fallback to OFDM 6M only, 1: Fallback to CCK 1M,2M.
 460  */
 461 #define TXRX_CSR4                       0x3050
 462 #define TXRX_CSR4_TX_ACK_TIMEOUT        FIELD32(0x000000ff)
 463 #define TXRX_CSR4_CNTL_ACK_POLICY       FIELD32(0x00000700)
 464 #define TXRX_CSR4_ACK_CTS_PSM           FIELD32(0x00010000)
 465 #define TXRX_CSR4_AUTORESPOND_ENABLE    FIELD32(0x00020000)
 466 #define TXRX_CSR4_AUTORESPOND_PREAMBLE  FIELD32(0x00040000)
 467 #define TXRX_CSR4_OFDM_TX_RATE_DOWN     FIELD32(0x00080000)
 468 #define TXRX_CSR4_OFDM_TX_RATE_STEP     FIELD32(0x00300000)
 469 #define TXRX_CSR4_OFDM_TX_FALLBACK_CCK  FIELD32(0x00400000)
 470 #define TXRX_CSR4_LONG_RETRY_LIMIT      FIELD32(0x0f000000)
 471 #define TXRX_CSR4_SHORT_RETRY_LIMIT     FIELD32(0xf0000000)
 472
 473 /*
 474  * TXRX_CSR5
 475  */
 476 #define TXRX_CSR5                       0x3054
 477
 478 /*
 479  * TXRX_CSR6: ACK/CTS payload consumed time
 480  */
 481 #define TXRX_CSR6                       0x3058
 482
 483 /*
 484  * TXRX_CSR7: OFDM ACK/CTS payload consumed time for 6/9/12/18 mbps.
 485  */
 486 #define TXRX_CSR7                       0x305c
 487 #define TXRX_CSR7_ACK_CTS_6MBS          FIELD32(0x000000ff)
 488 #define TXRX_CSR7_ACK_CTS_9MBS          FIELD32(0x0000ff00)
 489 #define TXRX_CSR7_ACK_CTS_12MBS         FIELD32(0x00ff0000)
 490 #define TXRX_CSR7_ACK_CTS_18MBS         FIELD32(0xff000000)
 491
 492 /*
 493  * TXRX_CSR8: OFDM ACK/CTS payload consumed time for 24/36/48/54 mbps.
 494  */
 495 #define TXRX_CSR8                       0x3060
 496 #define TXRX_CSR8_ACK_CTS_24MBS         FIELD32(0x000000ff)
 497 #define TXRX_CSR8_ACK_CTS_36MBS         FIELD32(0x0000ff00)
 498 #define TXRX_CSR8_ACK_CTS_48MBS         FIELD32(0x00ff0000)
 499 #define TXRX_CSR8_ACK_CTS_54MBS         FIELD32(0xff000000)
 500
 501 /*
 502  * TXRX_CSR9: Synchronization control register.
 503  * BEACON_INTERVAL: In unit of 1/16 TU.
 504  * TSF_TICKING: Enable TSF auto counting.
 505  * TSF_SYNC: Tsf sync, 0: disable, 1: infra, 2: ad-hoc/master mode.
 506  * BEACON_GEN: Enable beacon generator.
 507  */
 508 #define TXRX_CSR9                       0x3064
 509 #define TXRX_CSR9_BEACON_INTERVAL       FIELD32(0x0000ffff)
 510 #define TXRX_CSR9_TSF_TICKING           FIELD32(0x00010000)
 511 #define TXRX_CSR9_TSF_SYNC              FIELD32(0x00060000)
 512 #define TXRX_CSR9_TBTT_ENABLE           FIELD32(0x00080000)
 513 #define TXRX_CSR9_BEACON_GEN            FIELD32(0x00100000)
 514 #define TXRX_CSR9_TIMESTAMP_COMPENSATE  FIELD32(0xff000000)
 515
 516 /*
 517  * TXRX_CSR10: BEACON alignment.
 518  */
 519 #define TXRX_CSR10                      0x3068
 520
 521 /*
 522  * TXRX_CSR11: AES mask.
 523  */
 524 #define TXRX_CSR11                      0x306c
 525
 526 /*
 527  * TXRX_CSR12: TSF low 32.
 528  */
 529 #define TXRX_CSR12                      0x3070
 530 #define TXRX_CSR12_LOW_TSFTIMER         FIELD32(0xffffffff)
 531
 532 /*
 533  * TXRX_CSR13: TSF high 32.
 534  */
 535 #define TXRX_CSR13                      0x3074
 536 #define TXRX_CSR13_HIGH_TSFTIMER        FIELD32(0xffffffff)
 537
 538 /*
 539  * TXRX_CSR14: TBTT timer.
 540  */
 541 #define TXRX_CSR14                      0x3078
 542
 543 /*
 544  * TXRX_CSR15: TKIP MIC priority byte "AND" mask.
 545  */
 546 #define TXRX_CSR15                      0x307c
 547
 548 /*
 549  * PHY control registers.
 550  * Some values are set in TU, whereas 1 TU == 1024 us.
 551  */
 552
 553 /*
 554  * PHY_CSR0: RF/PS control.
 555  */
 556 #define PHY_CSR0                        0x3080
 557 #define PHY_CSR0_PA_PE_BG               FIELD32(0x00010000)
 558 #define PHY_CSR0_PA_PE_A                FIELD32(0x00020000)
 559
 560 /*
 561  * PHY_CSR1
 562  */
 563 #define PHY_CSR1                        0x3084
 564
 565 /*
 566  * PHY_CSR2: Pre-TX BBP control.
 567  */
 568 #define PHY_CSR2                        0x3088
 569
 570 /*
 571  * PHY_CSR3: BBP serial control register.
 572  * VALUE: Register value to program into BBP.
 573  * REG_NUM: Selected BBP register.
 574  * READ_CONTROL: 0: Write BBP, 1: Read BBP.
 575  * BUSY: 1: ASIC is busy execute BBP programming.
 576  */
 577 #define PHY_CSR3                        0x308c
 578 #define PHY_CSR3_VALUE                  FIELD32(0x000000ff)
 579 #define PHY_CSR3_REGNUM                 FIELD32(0x00007f00)
 580 #define PHY_CSR3_READ_CONTROL           FIELD32(0x00008000)
 581 #define PHY_CSR3_BUSY                   FIELD32(0x00010000)
 582
 583 /*
 584  * PHY_CSR4: RF serial control register
 585  * VALUE: Register value (include register id) serial out to RF/IF chip.
 586  * NUMBER_OF_BITS: Number of bits used in RFRegValue (I:20, RFMD:22).
 587  * IF_SELECT: 1: select IF to program, 0: select RF to program.
 588  * PLL_LD: RF PLL_LD status.
 589  * BUSY: 1: ASIC is busy execute RF programming.
 590  */
 591 #define PHY_CSR4                        0x3090
 592 #define PHY_CSR4_VALUE                  FIELD32(0x00ffffff)
 593 #define PHY_CSR4_NUMBER_OF_BITS         FIELD32(0x1f000000)
 594 #define PHY_CSR4_IF_SELECT              FIELD32(0x20000000)
 595 #define PHY_CSR4_PLL_LD                 FIELD32(0x40000000)
 596 #define PHY_CSR4_BUSY                   FIELD32(0x80000000)
 597
 598 /*
 599  * PHY_CSR5: RX to TX signal switch timing control.
 600  */
 601 #define PHY_CSR5                        0x3094
 602 #define PHY_CSR5_IQ_FLIP                FIELD32(0x00000004)
 603
 604 /*
 605  * PHY_CSR6: TX to RX signal timing control.
 606  */
 607 #define PHY_CSR6                        0x3098
 608 #define PHY_CSR6_IQ_FLIP                FIELD32(0x00000004)
 609
 610 /*
 611  * PHY_CSR7: TX DAC switching timing control.
 612  */
 613 #define PHY_CSR7                        0x309c
 614
 615 /*
 616  * Security control register.
 617  */
 618
 619 /*
 620  * SEC_CSR0: Shared key table control.
 621  */
 622 #define SEC_CSR0                        0x30a0
 623 #define SEC_CSR0_BSS0_KEY0_VALID        FIELD32(0x00000001)
 624 #define SEC_CSR0_BSS0_KEY1_VALID        FIELD32(0x00000002)
 625 #define SEC_CSR0_BSS0_KEY2_VALID        FIELD32(0x00000004)
 626 #define SEC_CSR0_BSS0_KEY3_VALID        FIELD32(0x00000008)
 627 #define SEC_CSR0_BSS1_KEY0_VALID        FIELD32(0x00000010)
 628 #define SEC_CSR0_BSS1_KEY1_VALID        FIELD32(0x00000020)
 629 #define SEC_CSR0_BSS1_KEY2_VALID        FIELD32(0x00000040)
 630 #define SEC_CSR0_BSS1_KEY3_VALID        FIELD32(0x00000080)
 631 #define SEC_CSR0_BSS2_KEY0_VALID        FIELD32(0x00000100)
 632 #define SEC_CSR0_BSS2_KEY1_VALID        FIELD32(0x00000200)
 633 #define SEC_CSR0_BSS2_KEY2_VALID        FIELD32(0x00000400)
 634 #define SEC_CSR0_BSS2_KEY3_VALID        FIELD32(0x00000800)
 635 #define SEC_CSR0_BSS3_KEY0_VALID        FIELD32(0x00001000)
 636 #define SEC_CSR0_BSS3_KEY1_VALID        FIELD32(0x00002000)
 637 #define SEC_CSR0_BSS3_KEY2_VALID        FIELD32(0x00004000)
 638 #define SEC_CSR0_BSS3_KEY3_VALID        FIELD32(0x00008000)
 639
 640 /*
 641  * SEC_CSR1: Shared key table security mode register.
 642  */
 643 #define SEC_CSR1                        0x30a4
 644 #define SEC_CSR1_BSS0_KEY0_CIPHER_ALG   FIELD32(0x00000007)
 645 #define SEC_CSR1_BSS0_KEY1_CIPHER_ALG   FIELD32(0x00000070)
 646 #define SEC_CSR1_BSS0_KEY2_CIPHER_ALG   FIELD32(0x00000700)
 647 #define SEC_CSR1_BSS0_KEY3_CIPHER_ALG   FIELD32(0x00007000)
 648 #define SEC_CSR1_BSS1_KEY0_CIPHER_ALG   FIELD32(0x00070000)
 649 #define SEC_CSR1_BSS1_KEY1_CIPHER_ALG   FIELD32(0x00700000)
 650 #define SEC_CSR1_BSS1_KEY2_CIPHER_ALG   FIELD32(0x07000000)
 651 #define SEC_CSR1_BSS1_KEY3_CIPHER_ALG   FIELD32(0x70000000)
 652
 653 /*
 654  * Pairwise key table valid bitmap registers.
 655  * SEC_CSR2: pairwise key table valid bitmap 0.
 656  * SEC_CSR3: pairwise key table valid bitmap 1.
 657  */
 658 #define SEC_CSR2                        0x30a8
 659 #define SEC_CSR3                        0x30ac
 660
 661 /*
 662  * SEC_CSR4: Pairwise key table lookup control.
 663  */
 664 #define SEC_CSR4                        0x30b0
 665
 666 /*
 667  * SEC_CSR5: shared key table security mode register.
 668  */
 669 #define SEC_CSR5                        0x30b4
 670 #define SEC_CSR5_BSS2_KEY0_CIPHER_ALG   FIELD32(0x00000007)
 671 #define SEC_CSR5_BSS2_KEY1_CIPHER_ALG   FIELD32(0x00000070)
 672 #define SEC_CSR5_BSS2_KEY2_CIPHER_ALG   FIELD32(0x00000700)
 673 #define SEC_CSR5_BSS2_KEY3_CIPHER_ALG   FIELD32(0x00007000)
 674 #define SEC_CSR5_BSS3_KEY0_CIPHER_ALG   FIELD32(0x00070000)
 675 #define SEC_CSR5_BSS3_KEY1_CIPHER_ALG   FIELD32(0x00700000)
 676 #define SEC_CSR5_BSS3_KEY2_CIPHER_ALG   FIELD32(0x07000000)
 677 #define SEC_CSR5_BSS3_KEY3_CIPHER_ALG   FIELD32(0x70000000)
 678
 679 /*
 680  * STA control registers.
 681  */
 682
 683 /*
 684  * STA_CSR0: RX PLCP error count & RX FCS error count.
 685  */
 686 #define STA_CSR0                        0x30c0
 687 #define STA_CSR0_FCS_ERROR              FIELD32(0x0000ffff)
 688 #define STA_CSR0_PLCP_ERROR             FIELD32(0xffff0000)
 689
 690 /*
 691  * STA_CSR1: RX False CCA count & RX LONG frame count.
 692  */
 693 #define STA_CSR1                        0x30c4
 694 #define STA_CSR1_PHYSICAL_ERROR         FIELD32(0x0000ffff)
 695 #define STA_CSR1_FALSE_CCA_ERROR        FIELD32(0xffff0000)
 696
 697 /*
 698  * STA_CSR2: TX Beacon count and RX FIFO overflow count.
 699  */
 700 #define STA_CSR2                        0x30c8
 701 #define STA_CSR2_RX_FIFO_OVERFLOW_COUNT FIELD32(0x0000ffff)
 702 #define STA_CSR2_RX_OVERFLOW_COUNT      FIELD32(0xffff0000)
 703
 704 /*
 705  * STA_CSR3: TX Beacon count.
 706  */
 707 #define STA_CSR3                        0x30cc
 708 #define STA_CSR3_TX_BEACON_COUNT        FIELD32(0x0000ffff)
 709
 710 /*
 711  * STA_CSR4: TX Result status register.
 712  * VALID: 1:This register contains a valid TX result.
 713  */
 714 #define STA_CSR4                        0x30d0
 715 #define STA_CSR4_VALID                  FIELD32(0x00000001)
 716 #define STA_CSR4_TX_RESULT              FIELD32(0x0000000e)
 717 #define STA_CSR4_RETRY_COUNT            FIELD32(0x000000f0)
 718 #define STA_CSR4_PID_SUBTYPE            FIELD32(0x00001f00)
 719 #define STA_CSR4_PID_TYPE               FIELD32(0x0000e000)
 720 #define STA_CSR4_TXRATE                 FIELD32(0x000f0000)
 721
 722 /*
 723  * QOS control registers.
 724  */
 725
 726 /*
 727  * QOS_CSR0: TXOP holder MAC address register.
 728  */
 729 #define QOS_CSR0                        0x30e0
 730 #define QOS_CSR0_BYTE0                  FIELD32(0x000000ff)
 731 #define QOS_CSR0_BYTE1                  FIELD32(0x0000ff00)
 732 #define QOS_CSR0_BYTE2                  FIELD32(0x00ff0000)
 733 #define QOS_CSR0_BYTE3                  FIELD32(0xff000000)
 734
 735 /*
 736  * QOS_CSR1: TXOP holder MAC address register.
 737  */
 738 #define QOS_CSR1                        0x30e4
 739 #define QOS_CSR1_BYTE4                  FIELD32(0x000000ff)
 740 #define QOS_CSR1_BYTE5                  FIELD32(0x0000ff00)
 741
 742 /*
 743  * QOS_CSR2: TXOP holder timeout register.
 744  */
 745 #define QOS_CSR2                        0x30e8
 746
 747 /*
 748  * RX QOS-CFPOLL MAC address register.
 749  * QOS_CSR3: RX QOS-CFPOLL MAC address 0.
 750  * QOS_CSR4: RX QOS-CFPOLL MAC address 1.
 751  */
 752 #define QOS_CSR3                        0x30ec
 753 #define QOS_CSR4                        0x30f0
 754
 755 /*
 756  * QOS_CSR5: "QosControl" field of the RX QOS-CFPOLL.
 757  */
 758 #define QOS_CSR5                        0x30f4
 759
 760 /*
 761  * Host DMA registers.
 762  */
 763
 764 /*
 765  * AC0_BASE_CSR: AC_BK base address.
 766  */
 767 #define AC0_BASE_CSR                    0x3400
 768 #define AC0_BASE_CSR_RING_REGISTER      FIELD32(0xffffffff)
 769
 770 /*
 771  * AC1_BASE_CSR: AC_BE base address.
 772  */
 773 #define AC1_BASE_CSR                    0x3404
 774 #define AC1_BASE_CSR_RING_REGISTER      FIELD32(0xffffffff)
 775
 776 /*
 777  * AC2_BASE_CSR: AC_VI base address.
 778  */
 779 #define AC2_BASE_CSR                    0x3408
 780 #define AC2_BASE_CSR_RING_REGISTER      FIELD32(0xffffffff)
 781
 782 /*
 783  * AC3_BASE_CSR: AC_VO base address.
 784  */
 785 #define AC3_BASE_CSR                    0x340c
 786 #define AC3_BASE_CSR_RING_REGISTER      FIELD32(0xffffffff)
 787
 788 /*
 789  * MGMT_BASE_CSR: MGMT ring base address.
 790  */
 791 #define MGMT_BASE_CSR                   0x3410
 792 #define MGMT_BASE_CSR_RING_REGISTER     FIELD32(0xffffffff)
 793
 794 /*
 795  * TX_RING_CSR0: TX Ring size for AC_BK, AC_BE, AC_VI, AC_VO.
 796  */
 797 #define TX_RING_CSR0                    0x3418
 798 #define TX_RING_CSR0_AC0_RING_SIZE      FIELD32(0x000000ff)
 799 #define TX_RING_CSR0_AC1_RING_SIZE      FIELD32(0x0000ff00)
 800 #define TX_RING_CSR0_AC2_RING_SIZE      FIELD32(0x00ff0000)
 801 #define TX_RING_CSR0_AC3_RING_SIZE      FIELD32(0xff000000)
 802
 803 /*
 804  * TX_RING_CSR1: TX Ring size for MGMT Ring, HCCA Ring
 805  * TXD_SIZE: In unit of 32-bit.
 806  */
 807 #define TX_RING_CSR1                    0x341c
 808 #define TX_RING_CSR1_MGMT_RING_SIZE     FIELD32(0x000000ff)
 809 #define TX_RING_CSR1_HCCA_RING_SIZE     FIELD32(0x0000ff00)
 810 #define TX_RING_CSR1_TXD_SIZE           FIELD32(0x003f0000)
 811
 812 /*
 813  * AIFSN_CSR: AIFSN for each EDCA AC.
 814  * AIFSN0: For AC_BK.
 815  * AIFSN1: For AC_BE.
 816  * AIFSN2: For AC_VI.
 817  * AIFSN3: For AC_VO.
 818  */
 819 #define AIFSN_CSR                       0x3420
 820 #define AIFSN_CSR_AIFSN0                FIELD32(0x0000000f)
 821 #define AIFSN_CSR_AIFSN1                FIELD32(0x000000f0)
 822 #define AIFSN_CSR_AIFSN2                FIELD32(0x00000f00)
 823 #define AIFSN_CSR_AIFSN3                FIELD32(0x0000f000)
 824
 825 /*
 826  * CWMIN_CSR: CWmin for each EDCA AC.
 827  * CWMIN0: For AC_BK.
 828  * CWMIN1: For AC_BE.
 829  * CWMIN2: For AC_VI.
 830  * CWMIN3: For AC_VO.
 831  */
 832 #define CWMIN_CSR                       0x3424
 833 #define CWMIN_CSR_CWMIN0                FIELD32(0x0000000f)
 834 #define CWMIN_CSR_CWMIN1                FIELD32(0x000000f0)
 835 #define CWMIN_CSR_CWMIN2                FIELD32(0x00000f00)
 836 #define CWMIN_CSR_CWMIN3                FIELD32(0x0000f000)
 837
 838 /*
 839  * CWMAX_CSR: CWmax for each EDCA AC.
 840  * CWMAX0: For AC_BK.
 841  * CWMAX1: For AC_BE.
 842  * CWMAX2: For AC_VI.
 843  * CWMAX3: For AC_VO.
 844  */
 845 #define CWMAX_CSR                       0x3428
 846 #define CWMAX_CSR_CWMAX0                FIELD32(0x0000000f)
 847 #define CWMAX_CSR_CWMAX1                FIELD32(0x000000f0)
 848 #define CWMAX_CSR_CWMAX2                FIELD32(0x00000f00)
 849 #define CWMAX_CSR_CWMAX3                FIELD32(0x0000f000)
 850
 851 /*
 852  * TX_DMA_DST_CSR: TX DMA destination
 853  * 0: TX ring0, 1: TX ring1, 2: TX ring2 3: invalid
 854  */
 855 #define TX_DMA_DST_CSR                  0x342c
 856 #define TX_DMA_DST_CSR_DEST_AC0         FIELD32(0x00000003)
 857 #define TX_DMA_DST_CSR_DEST_AC1         FIELD32(0x0000000c)
 858 #define TX_DMA_DST_CSR_DEST_AC2         FIELD32(0x00000030)
 859 #define TX_DMA_DST_CSR_DEST_AC3         FIELD32(0x000000c0)
 860 #define TX_DMA_DST_CSR_DEST_MGMT        FIELD32(0x00000300)
 861
 862 /*
 863  * TX_CNTL_CSR: KICK/Abort TX.
 864  * KICK_TX_AC0: For AC_BK.
 865  * KICK_TX_AC1: For AC_BE.
 866  * KICK_TX_AC2: For AC_VI.
 867  * KICK_TX_AC3: For AC_VO.
 868  * ABORT_TX_AC0: For AC_BK.
 869  * ABORT_TX_AC1: For AC_BE.
 870  * ABORT_TX_AC2: For AC_VI.
 871  * ABORT_TX_AC3: For AC_VO.
 872  */
 873 #define TX_CNTL_CSR                     0x3430
 874 #define TX_CNTL_CSR_KICK_TX_AC0         FIELD32(0x00000001)
 875 #define TX_CNTL_CSR_KICK_TX_AC1         FIELD32(0x00000002)
 876 #define TX_CNTL_CSR_KICK_TX_AC2         FIELD32(0x00000004)
 877 #define TX_CNTL_CSR_KICK_TX_AC3         FIELD32(0x00000008)
 878 #define TX_CNTL_CSR_KICK_TX_MGMT        FIELD32(0x00000010)
 879 #define TX_CNTL_CSR_ABORT_TX_AC0        FIELD32(0x00010000)
 880 #define TX_CNTL_CSR_ABORT_TX_AC1        FIELD32(0x00020000)
 881 #define TX_CNTL_CSR_ABORT_TX_AC2        FIELD32(0x00040000)
 882 #define TX_CNTL_CSR_ABORT_TX_AC3        FIELD32(0x00080000)
 883 #define TX_CNTL_CSR_ABORT_TX_MGMT       FIELD32(0x00100000)
 884
 885 /*
 886  * LOAD_TX_RING_CSR: Load RX desriptor
 887  */
 888 #define LOAD_TX_RING_CSR                0x3434
 889 #define LOAD_TX_RING_CSR_LOAD_TXD_AC0   FIELD32(0x00000001)
 890 #define LOAD_TX_RING_CSR_LOAD_TXD_AC1   FIELD32(0x00000002)
 891 #define LOAD_TX_RING_CSR_LOAD_TXD_AC2   FIELD32(0x00000004)
 892 #define LOAD_TX_RING_CSR_LOAD_TXD_AC3   FIELD32(0x00000008)
 893 #define LOAD_TX_RING_CSR_LOAD_TXD_MGMT  FIELD32(0x00000010)
 894
 895 /*
 896  * Several read-only registers, for debugging.
 897  */
 898 #define AC0_TXPTR_CSR                   0x3438
 899 #define AC1_TXPTR_CSR                   0x343c
 900 #define AC2_TXPTR_CSR                   0x3440
 901 #define AC3_TXPTR_CSR                   0x3444
 902 #define MGMT_TXPTR_CSR                  0x3448
 903
 904 /*
 905  * RX_BASE_CSR
 906  */
 907 #define RX_BASE_CSR                     0x3450
 908 #define RX_BASE_CSR_RING_REGISTER       FIELD32(0xffffffff)
 909
 910 /*
 911  * RX_RING_CSR.
 912  * RXD_SIZE: In unit of 32-bit.
 913  */
 914 #define RX_RING_CSR                     0x3454
 915 #define RX_RING_CSR_RING_SIZE           FIELD32(0x000000ff)
 916 #define RX_RING_CSR_RXD_SIZE            FIELD32(0x00003f00)
 917 #define RX_RING_CSR_RXD_WRITEBACK_SIZE  FIELD32(0x00070000)
 918
 919 /*
 920  * RX_CNTL_CSR
 921  */
 922 #define RX_CNTL_CSR                     0x3458
 923 #define RX_CNTL_CSR_ENABLE_RX_DMA       FIELD32(0x00000001)
 924 #define RX_CNTL_CSR_LOAD_RXD            FIELD32(0x00000002)
 925
 926 /*
 927  * RXPTR_CSR: Read-only, for debugging.
 928  */
 929 #define RXPTR_CSR                       0x345c
 930
 931 /*
 932  * PCI_CFG_CSR
 933  */
 934 #define PCI_CFG_CSR                     0x3460
 935
 936 /*
 937  * BUF_FORMAT_CSR
 938  */
 939 #define BUF_FORMAT_CSR                  0x3464
 940
 941 /*
 942  * INT_SOURCE_CSR: Interrupt source register.
 943  * Write one to clear corresponding bit.
 944  */
 945 #define INT_SOURCE_CSR                  0x3468
 946 #define INT_SOURCE_CSR_TXDONE           FIELD32(0x00000001)
 947 #define INT_SOURCE_CSR_RXDONE           FIELD32(0x00000002)
 948 #define INT_SOURCE_CSR_BEACON_DONE      FIELD32(0x00000004)
 949 #define INT_SOURCE_CSR_TX_ABORT_DONE    FIELD32(0x00000010)
 950 #define INT_SOURCE_CSR_AC0_DMA_DONE     FIELD32(0x00010000)
 951 #define INT_SOURCE_CSR_AC1_DMA_DONE     FIELD32(0x00020000)
 952 #define INT_SOURCE_CSR_AC2_DMA_DONE     FIELD32(0x00040000)
 953 #define INT_SOURCE_CSR_AC3_DMA_DONE     FIELD32(0x00080000)
 954 #define INT_SOURCE_CSR_MGMT_DMA_DONE    FIELD32(0x00100000)
 955 #define INT_SOURCE_CSR_HCCA_DMA_DONE    FIELD32(0x00200000)
 956
 957 /*
 958  * INT_MASK_CSR: Interrupt MASK register. 1: the interrupt is mask OFF.
 959  * MITIGATION_PERIOD: Interrupt mitigation in unit of 32 PCI clock.
 960  */
 961 #define INT_MASK_CSR                    0x346c
 962 #define INT_MASK_CSR_TXDONE             FIELD32(0x00000001)
 963 #define INT_MASK_CSR_RXDONE             FIELD32(0x00000002)
 964 #define INT_MASK_CSR_BEACON_DONE        FIELD32(0x00000004)
 965 #define INT_MASK_CSR_TX_ABORT_DONE      FIELD32(0x00000010)
 966 #define INT_MASK_CSR_ENABLE_MITIGATION  FIELD32(0x00000080)
 967 #define INT_MASK_CSR_MITIGATION_PERIOD  FIELD32(0x0000ff00)
 968 #define INT_MASK_CSR_AC0_DMA_DONE       FIELD32(0x00010000)
 969 #define INT_MASK_CSR_AC1_DMA_DONE       FIELD32(0x00020000)
 970 #define INT_MASK_CSR_AC2_DMA_DONE       FIELD32(0x00040000)
 971 #define INT_MASK_CSR_AC3_DMA_DONE       FIELD32(0x00080000)
 972 #define INT_MASK_CSR_MGMT_DMA_DONE      FIELD32(0x00100000)
 973 #define INT_MASK_CSR_HCCA_DMA_DONE      FIELD32(0x00200000)
 974
 975 /*
 976  * E2PROM_CSR: EEPROM control register.
 977  * RELOAD: Write 1 to reload eeprom content.
 978  * TYPE_93C46: 1: 93c46, 0:93c66.
 979  * LOAD_STATUS: 1:loading, 0:done.
 980  */
 981 #define E2PROM_CSR                      0x3470
 982 #define E2PROM_CSR_RELOAD               FIELD32(0x00000001)
 983 #define E2PROM_CSR_DATA_CLOCK           FIELD32(0x00000002)
 984 #define E2PROM_CSR_CHIP_SELECT          FIELD32(0x00000004)
 985 #define E2PROM_CSR_DATA_IN              FIELD32(0x00000008)
 986 #define E2PROM_CSR_DATA_OUT             FIELD32(0x00000010)
 987 #define E2PROM_CSR_TYPE_93C46           FIELD32(0x00000020)
 988 #define E2PROM_CSR_LOAD_STATUS          FIELD32(0x00000040)
 989
 990 /*
 991  * AC_TXOP_CSR0: AC_BK/AC_BE TXOP register.
 992  * AC0_TX_OP: For AC_BK, in unit of 32us.
 993  * AC1_TX_OP: For AC_BE, in unit of 32us.
 994  */
 995 #define AC_TXOP_CSR0                    0x3474
 996 #define AC_TXOP_CSR0_AC0_TX_OP          FIELD32(0x0000ffff)
 997 #define AC_TXOP_CSR0_AC1_TX_OP          FIELD32(0xffff0000)
 998
 999 /*
1000  * AC_TXOP_CSR1: AC_VO/AC_VI TXOP register.
1001  * AC2_TX_OP: For AC_VI, in unit of 32us.
1002  * AC3_TX_OP: For AC_VO, in unit of 32us.
1003  */
1004 #define AC_TXOP_CSR1                    0x3478
1005 #define AC_TXOP_CSR1_AC2_TX_OP          FIELD32(0x0000ffff)
1006 #define AC_TXOP_CSR1_AC3_TX_OP          FIELD32(0xffff0000)
1007
1008 /*
1009  * DMA_STATUS_CSR
1010  */
1011 #define DMA_STATUS_CSR                  0x3480
1012
1013 /*
1014  * TEST_MODE_CSR
1015  */
1016 #define TEST_MODE_CSR                   0x3484
1017
1018 /*
1019  * UART0_TX_CSR
1020  */
1021 #define UART0_TX_CSR                    0x3488
1022
1023 /*
1024  * UART0_RX_CSR
1025  */
1026 #define UART0_RX_CSR                    0x348c
1027
1028 /*
1029  * UART0_FRAME_CSR
1030  */
1031 #define UART0_FRAME_CSR                 0x3490
1032
1033 /*
1034  * UART0_BUFFER_CSR
1035  */
1036 #define UART0_BUFFER_CSR                0x3494
1037
1038 /*
1039  * IO_CNTL_CSR
1040  */
1041 #define IO_CNTL_CSR                     0x3498
1042
1043 /*
1044  * UART_INT_SOURCE_CSR
1045  */
1046 #define UART_INT_SOURCE_CSR             0x34a8
1047
1048 /*
1049  * UART_INT_MASK_CSR
1050  */
1051 #define UART_INT_MASK_CSR               0x34ac
1052
1053 /*
1054  * PBF_QUEUE_CSR
1055  */
1056 #define PBF_QUEUE_CSR                   0x34b0
1057
1058 /*
1059  * Firmware DMA registers.
1060  * Firmware DMA registers are dedicated for MCU usage
1061  * and should not be touched by host driver.
1062  * Therefore we skip the definition of these registers.
1063  */
1064 #define FW_TX_BASE_CSR                  0x34c0
1065 #define FW_TX_START_CSR                 0x34c4
1066 #define FW_TX_LAST_CSR                  0x34c8
1067 #define FW_MODE_CNTL_CSR                0x34cc
1068 #define FW_TXPTR_CSR                    0x34d0
1069
1070 /*
1071  * 8051 firmware image.
1072  */
1073 #define FIRMWARE_RT2561                 "rt2561.bin"
1074 #define FIRMWARE_RT2561s                "rt2561s.bin"
1075 #define FIRMWARE_RT2661                 "rt2661.bin"
1076 #define FIRMWARE_IMAGE_BASE             0x4000
1077
1078 /*
1079  * BBP registers.
1080  * The wordsize of the BBP is 8 bits.
1081  */
1082
1083 /*
1084  * R2
1085  */
1086 #define BBP_R2_BG_MODE                  FIELD8(0x20)
1087
1088 /*
1089  * R3
1090  */
1091 #define BBP_R3_SMART_MODE               FIELD8(0x01)
1092
1093 /*
1094  * R4: RX antenna control
1095  * FRAME_END: 1 - DPDT, 0 - SPDT (Only valid for 802.11G, RF2527 & RF2529)
1096  */
1097
1098 /*
1099  * ANTENNA_CONTROL semantics (guessed):
1100  * 0x1: Software controlled antenna switching (fixed or SW diversity)
1101  * 0x2: Hardware diversity.
1102  */
1103 #define BBP_R4_RX_ANTENNA_CONTROL       FIELD8(0x03)
1104 #define BBP_R4_RX_FRAME_END             FIELD8(0x20)
1105
1106 /*
1107  * R77
1108  */
1109 #define BBP_R77_RX_ANTENNA              FIELD8(0x03)
1110
1111 /*
1112  * RF registers
1113  */
1114
1115 /*
1116  * RF 3
1117  */
1118 #define RF3_TXPOWER                     FIELD32(0x00003e00)
1119
1120 /*
1121  * RF 4
1122  */
1123 #define RF4_FREQ_OFFSET                 FIELD32(0x0003f000)
1124
1125 /*
1126  * EEPROM content.
1127  * The wordsize of the EEPROM is 16 bits.
1128  */
1129
1130 /*
1131  * HW MAC address.
1132  */
1133 #define EEPROM_MAC_ADDR_0               0x0002
1134 #define EEPROM_MAC_ADDR_BYTE0           FIELD16(0x00ff)
1135 #define EEPROM_MAC_ADDR_BYTE1           FIELD16(0xff00)
1136 #define EEPROM_MAC_ADDR1                0x0003
1137 #define EEPROM_MAC_ADDR_BYTE2           FIELD16(0x00ff)
1138 #define EEPROM_MAC_ADDR_BYTE3           FIELD16(0xff00)
1139 #define EEPROM_MAC_ADDR_2               0x0004
1140 #define EEPROM_MAC_ADDR_BYTE4           FIELD16(0x00ff)
1141 #define EEPROM_MAC_ADDR_BYTE5           FIELD16(0xff00)
1142
1143 /*
1144  * EEPROM antenna.
1145  * ANTENNA_NUM: Number of antenna's.
1146  * TX_DEFAULT: Default antenna 0: diversity, 1: A, 2: B.
1147  * RX_DEFAULT: Default antenna 0: diversity, 1: A, 2: B.
1148  * FRAME_TYPE: 0: DPDT , 1: SPDT , noted this bit is valid for g only.
1149  * DYN_TXAGC: Dynamic TX AGC control.
1150  * HARDWARE_RADIO: 1: Hardware controlled radio. Read GPIO0.
1151  * RF_TYPE: Rf_type of this adapter.
1152  */
1153 #define EEPROM_ANTENNA                  0x0010
1154 #define EEPROM_ANTENNA_NUM              FIELD16(0x0003)
1155 #define EEPROM_ANTENNA_TX_DEFAULT       FIELD16(0x000c)
1156 #define EEPROM_ANTENNA_RX_DEFAULT       FIELD16(0x0030)
1157 #define EEPROM_ANTENNA_FRAME_TYPE       FIELD16(0x0040)
1158 #define EEPROM_ANTENNA_DYN_TXAGC        FIELD16(0x0200)
1159 #define EEPROM_ANTENNA_HARDWARE_RADIO   FIELD16(0x0400)
1160 #define EEPROM_ANTENNA_RF_TYPE          FIELD16(0xf800)
1161
1162 /*
1163  * EEPROM NIC config.
1164  * ENABLE_DIVERSITY: 1:enable, 0:disable.
1165  * EXTERNAL_LNA_BG: External LNA enable for 2.4G.
1166  * CARDBUS_ACCEL: 0:enable, 1:disable.
1167  * EXTERNAL_LNA_A: External LNA enable for 5G.
1168  */
1169 #define EEPROM_NIC                      0x0011
1170 #define EEPROM_NIC_ENABLE_DIVERSITY     FIELD16(0x0001)
1171 #define EEPROM_NIC_TX_DIVERSITY         FIELD16(0x0002)
1172 #define EEPROM_NIC_TX_RX_FIXED          FIELD16(0x000c)
1173 #define EEPROM_NIC_EXTERNAL_LNA_BG      FIELD16(0x0010)
1174 #define EEPROM_NIC_CARDBUS_ACCEL        FIELD16(0x0020)
1175 #define EEPROM_NIC_EXTERNAL_LNA_A       FIELD16(0x0040)
1176
1177 /*
1178  * EEPROM geography.
1179  * GEO_A: Default geographical setting for 5GHz band
1180  * GEO: Default geographical setting.
1181  */
1182 #define EEPROM_GEOGRAPHY                0x0012
1183 #define EEPROM_GEOGRAPHY_GEO_A          FIELD16(0x00ff)
1184 #define EEPROM_GEOGRAPHY_GEO            FIELD16(0xff00)
1185
1186 /*
1187  * EEPROM BBP.
1188  */
1189 #define EEPROM_BBP_START                0x0013
1190 #define EEPROM_BBP_SIZE                 16
1191 #define EEPROM_BBP_VALUE                FIELD16(0x00ff)
1192 #define EEPROM_BBP_REG_ID               FIELD16(0xff00)
1193
1194 /*
1195  * EEPROM TXPOWER 802.11G
1196  */
1197 #define EEPROM_TXPOWER_G_START          0x0023
1198 #define EEPROM_TXPOWER_G_SIZE           7
1199 #define EEPROM_TXPOWER_G_1              FIELD16(0x00ff)
1200 #define EEPROM_TXPOWER_G_2              FIELD16(0xff00)
1201
1202 /*
1203  * EEPROM Frequency
1204  */
1205 #define EEPROM_FREQ                     0x002f
1206 #define EEPROM_FREQ_OFFSET              FIELD16(0x00ff)
1207 #define EEPROM_FREQ_SEQ_MASK            FIELD16(0xff00)
1208 #define EEPROM_FREQ_SEQ                 FIELD16(0x0300)
1209
1210 /*
1211  * EEPROM LED.
1212  * POLARITY_RDY_G: Polarity RDY_G setting.
1213  * POLARITY_RDY_A: Polarity RDY_A setting.
1214  * POLARITY_ACT: Polarity ACT setting.
1215  * POLARITY_GPIO_0: Polarity GPIO0 setting.
1216  * POLARITY_GPIO_1: Polarity GPIO1 setting.
1217  * POLARITY_GPIO_2: Polarity GPIO2 setting.
1218  * POLARITY_GPIO_3: Polarity GPIO3 setting.
1219  * POLARITY_GPIO_4: Polarity GPIO4 setting.
1220  * LED_MODE: Led mode.
1221  */
1222 #define EEPROM_LED                      0x0030
1223 #define EEPROM_LED_POLARITY_RDY_G       FIELD16(0x0001)
1224 #define EEPROM_LED_POLARITY_RDY_A       FIELD16(0x0002)
1225 #define EEPROM_LED_POLARITY_ACT         FIELD16(0x0004)
1226 #define EEPROM_LED_POLARITY_GPIO_0      FIELD16(0x0008)
1227 #define EEPROM_LED_POLARITY_GPIO_1      FIELD16(0x0010)
1228 #define EEPROM_LED_POLARITY_GPIO_2      FIELD16(0x0020)
1229 #define EEPROM_LED_POLARITY_GPIO_3      FIELD16(0x0040)
1230 #define EEPROM_LED_POLARITY_GPIO_4      FIELD16(0x0080)
1231 #define EEPROM_LED_LED_MODE             FIELD16(0x1f00)
1232
1233 /*
1234  * EEPROM TXPOWER 802.11A
1235  */
1236 #define EEPROM_TXPOWER_A_START          0x0031
1237 #define EEPROM_TXPOWER_A_SIZE           12
1238 #define EEPROM_TXPOWER_A_1              FIELD16(0x00ff)
1239 #define EEPROM_TXPOWER_A_2              FIELD16(0xff00)
1240
1241 /*
1242  * EEPROM RSSI offset 802.11BG
1243  */
1244 #define EEPROM_RSSI_OFFSET_BG           0x004d
1245 #define EEPROM_RSSI_OFFSET_BG_1         FIELD16(0x00ff)
1246 #define EEPROM_RSSI_OFFSET_BG_2         FIELD16(0xff00)
1247
1248 /*
1249  * EEPROM RSSI offset 802.11A
1250  */
1251 #define EEPROM_RSSI_OFFSET_A            0x004e
1252 #define EEPROM_RSSI_OFFSET_A_1          FIELD16(0x00ff)
1253 #define EEPROM_RSSI_OFFSET_A_2          FIELD16(0xff00)
1254
1255 /*
1256  * MCU mailbox commands.
1257  */
1258 #define MCU_SLEEP                       0x30
1259 #define MCU_WAKEUP                      0x31
1260 #define MCU_LED                         0x50
1261 #define MCU_LED_STRENGTH                0x52
1262
1263 /*
1264  * DMA descriptor defines.
1265  */
1266 #define TXD_DESC_SIZE                   ( 16 * sizeof(__le32) )
1267 #define TXINFO_SIZE                     ( 6 * sizeof(__le32) )
1268 #define RXD_DESC_SIZE                   ( 16 * sizeof(__le32) )
1269
1270 /*
1271  * TX descriptor format for TX, PRIO and Beacon Ring.
1272  */
1273
1274 /*
1275  * Word0
1276  * TKIP_MIC: ASIC appends TKIP MIC if TKIP is used.
1277  * KEY_TABLE: Use per-client pairwise KEY table.
1278  * KEY_INDEX:
1279  * Key index (0~31) to the pairwise KEY table.
1280  * 0~3 to shared KEY table 0 (BSS0).
1281  * 4~7 to shared KEY table 1 (BSS1).
1282  * 8~11 to shared KEY table 2 (BSS2).
1283  * 12~15 to shared KEY table 3 (BSS3).
1284  * BURST: Next frame belongs to same "burst" event.
1285  */
1286 #define TXD_W0_OWNER_NIC                FIELD32(0x00000001)
1287 #define TXD_W0_VALID                    FIELD32(0x00000002)
1288 #define TXD_W0_MORE_FRAG                FIELD32(0x00000004)
1289 #define TXD_W0_ACK                      FIELD32(0x00000008)
1290 #define TXD_W0_TIMESTAMP                FIELD32(0x00000010)
1291 #define TXD_W0_OFDM                     FIELD32(0x00000020)
1292 #define TXD_W0_IFS                      FIELD32(0x00000040)
1293 #define TXD_W0_RETRY_MODE               FIELD32(0x00000080)
1294 #define TXD_W0_TKIP_MIC                 FIELD32(0x00000100)
1295 #define TXD_W0_KEY_TABLE                FIELD32(0x00000200)
1296 #define TXD_W0_KEY_INDEX                FIELD32(0x0000fc00)
1297 #define TXD_W0_DATABYTE_COUNT           FIELD32(0x0fff0000)
1298 #define TXD_W0_BURST                    FIELD32(0x10000000)
1299 #define TXD_W0_CIPHER_ALG               FIELD32(0xe0000000)
1300
1301 /*
1302  * Word1
1303  * HOST_Q_ID: EDCA/HCCA queue ID.
1304  * HW_SEQUENCE: MAC overwrites the frame sequence number.
1305  * BUFFER_COUNT: Number of buffers in this TXD.
1306  */
1307 #define TXD_W1_HOST_Q_ID                FIELD32(0x0000000f)
1308 #define TXD_W1_AIFSN                    FIELD32(0x000000f0)
1309 #define TXD_W1_CWMIN                    FIELD32(0x00000f00)
1310 #define TXD_W1_CWMAX                    FIELD32(0x0000f000)
1311 #define TXD_W1_IV_OFFSET                FIELD32(0x003f0000)
1312 #define TXD_W1_PIGGY_BACK               FIELD32(0x01000000)
1313 #define TXD_W1_HW_SEQUENCE              FIELD32(0x10000000)
1314 #define TXD_W1_BUFFER_COUNT             FIELD32(0xe0000000)
1315
1316 /*
1317  * Word2: PLCP information
1318  */
1319 #define TXD_W2_PLCP_SIGNAL              FIELD32(0x000000ff)
1320 #define TXD_W2_PLCP_SERVICE             FIELD32(0x0000ff00)
1321 #define TXD_W2_PLCP_LENGTH_LOW          FIELD32(0x00ff0000)
1322 #define TXD_W2_PLCP_LENGTH_HIGH         FIELD32(0xff000000)
1323
1324 /*
1325  * Word3
1326  */
1327 #define TXD_W3_IV                       FIELD32(0xffffffff)
1328
1329 /*
1330  * Word4
1331  */
1332 #define TXD_W4_EIV                      FIELD32(0xffffffff)
1333
1334 /*
1335  * Word5
1336  * FRAME_OFFSET: Frame start offset inside ASIC TXFIFO (after TXINFO field).
1337  * TXD_W5_PID_SUBTYPE: Driver assigned packet ID index for txdone handler.
1338  * TXD_W5_PID_TYPE: Driver assigned packet ID type for txdone handler.
1339  * WAITING_DMA_DONE_INT: TXD been filled with data
1340  * and waiting for TxDoneISR housekeeping.
1341  */
1342 #define TXD_W5_FRAME_OFFSET             FIELD32(0x000000ff)
1343 #define TXD_W5_PID_SUBTYPE              FIELD32(0x00001f00)
1344 #define TXD_W5_PID_TYPE                 FIELD32(0x0000e000)
1345 #define TXD_W5_TX_POWER                 FIELD32(0x00ff0000)
1346 #define TXD_W5_WAITING_DMA_DONE_INT     FIELD32(0x01000000)
1347
1348 /*
1349  * the above 24-byte is called TXINFO and will be DMAed to MAC block
1350  * through TXFIFO. MAC block use this TXINFO to control the transmission
1351  * behavior of this frame.
1352  * The following fields are not used by MAC block.
1353  * They are used by DMA block and HOST driver only.
1354  * Once a frame has been DMA to ASIC, all the following fields are useless
1355  * to ASIC.
1356  */
1357
1358 /*
1359  * Word6-10: Buffer physical address
1360  */
1361 #define TXD_W6_BUFFER_PHYSICAL_ADDRESS  FIELD32(0xffffffff)
1362 #define TXD_W7_BUFFER_PHYSICAL_ADDRESS  FIELD32(0xffffffff)
1363 #define TXD_W8_BUFFER_PHYSICAL_ADDRESS  FIELD32(0xffffffff)
1364 #define TXD_W9_BUFFER_PHYSICAL_ADDRESS  FIELD32(0xffffffff)
1365 #define TXD_W10_BUFFER_PHYSICAL_ADDRESS FIELD32(0xffffffff)
1366
1367 /*
1368  * Word11-13: Buffer length
1369  */
1370 #define TXD_W11_BUFFER_LENGTH0          FIELD32(0x00000fff)
1371 #define TXD_W11_BUFFER_LENGTH1          FIELD32(0x0fff0000)
1372 #define TXD_W12_BUFFER_LENGTH2          FIELD32(0x00000fff)
1373 #define TXD_W12_BUFFER_LENGTH3          FIELD32(0x0fff0000)
1374 #define TXD_W13_BUFFER_LENGTH4          FIELD32(0x00000fff)
1375
1376 /*
1377  * Word14
1378  */
1379 #define TXD_W14_SK_BUFFER               FIELD32(0xffffffff)
1380
1381 /*
1382  * Word15
1383  */
1384 #define TXD_W15_NEXT_SK_BUFFER          FIELD32(0xffffffff)
1385
1386 /*
1387  * RX descriptor format for RX Ring.
1388  */
1389
1390 /*
1391  * Word0
1392  * CIPHER_ERROR: 1:ICV error, 2:MIC error, 3:invalid key.
1393  * KEY_INDEX: Decryption key actually used.
1394  */
1395 #define RXD_W0_OWNER_NIC                FIELD32(0x00000001)
1396 #define RXD_W0_DROP                     FIELD32(0x00000002)
1397 #define RXD_W0_UNICAST_TO_ME            FIELD32(0x00000004)
1398 #define RXD_W0_MULTICAST                FIELD32(0x00000008)
1399 #define RXD_W0_BROADCAST                FIELD32(0x00000010)
1400 #define RXD_W0_MY_BSS                   FIELD32(0x00000020)
1401 #define RXD_W0_CRC_ERROR                FIELD32(0x00000040)
1402 #define RXD_W0_OFDM                     FIELD32(0x00000080)
1403 #define RXD_W0_CIPHER_ERROR             FIELD32(0x00000300)
1404 #define RXD_W0_KEY_INDEX                FIELD32(0x0000fc00)
1405 #define RXD_W0_DATABYTE_COUNT           FIELD32(0x0fff0000)
1406 #define RXD_W0_CIPHER_ALG               FIELD32(0xe0000000)
1407
1408 /*
1409  * Word1
1410  * SIGNAL: RX raw data rate reported by BBP.
1411  */
1412 #define RXD_W1_SIGNAL                   FIELD32(0x000000ff)
1413 #define RXD_W1_RSSI_AGC                 FIELD32(0x00001f00)
1414 #define RXD_W1_RSSI_LNA                 FIELD32(0x00006000)
1415 #define RXD_W1_FRAME_OFFSET             FIELD32(0x7f000000)
1416
1417 /*
1418  * Word2
1419  * IV: Received IV of originally encrypted.
1420  */
1421 #define RXD_W2_IV                       FIELD32(0xffffffff)
1422
1423 /*
1424  * Word3
1425  * EIV: Received EIV of originally encrypted.
1426  */
1427 #define RXD_W3_EIV                      FIELD32(0xffffffff)
1428
1429 /*
1430  * Word4
1431  */
1432 #define RXD_W4_RESERVED                 FIELD32(0xffffffff)
1433
1434 /*
1435  * the above 20-byte is called RXINFO and will be DMAed to MAC RX block
1436  * and passed to the HOST driver.
1437  * The following fields are for DMA block and HOST usage only.
1438  * Can't be touched by ASIC MAC block.
1439  */
1440
1441 /*
1442  * Word5
1443  */
1444 #define RXD_W5_BUFFER_PHYSICAL_ADDRESS  FIELD32(0xffffffff)
1445
1446 /*
1447  * Word6-15: Reserved
1448  */
1449 #define RXD_W6_RESERVED                 FIELD32(0xffffffff)
1450 #define RXD_W7_RESERVED                 FIELD32(0xffffffff)
1451 #define RXD_W8_RESERVED                 FIELD32(0xffffffff)
1452 #define RXD_W9_RESERVED                 FIELD32(0xffffffff)
1453 #define RXD_W10_RESERVED                FIELD32(0xffffffff)
1454 #define RXD_W11_RESERVED                FIELD32(0xffffffff)
1455 #define RXD_W12_RESERVED                FIELD32(0xffffffff)
1456 #define RXD_W13_RESERVED                FIELD32(0xffffffff)
1457 #define RXD_W14_RESERVED                FIELD32(0xffffffff)
1458 #define RXD_W15_RESERVED                FIELD32(0xffffffff)
1459
1460 /*
1461  * Macro's for converting txpower from EEPROM to mac80211 value
1462  * and from mac80211 value to register value.
1463  */
1464 #define MIN_TXPOWER     0
1465 #define MAX_TXPOWER     31
1466 #define DEFAULT_TXPOWER 24
1467
1468 #define TXPOWER_FROM_DEV(__txpower)             \
1469 ({                                              \
1470         ((__txpower) > MAX_TXPOWER) ?           \
1471                 DEFAULT_TXPOWER : (__txpower);  \
1472 })
1473
1474 #define TXPOWER_TO_DEV(__txpower)                       \
1475 ({                                                      \
1476         ((__txpower) <= MIN_TXPOWER) ? MIN_TXPOWER :    \
1477         (((__txpower) >= MAX_TXPOWER) ? MAX_TXPOWER :   \
1478         (__txpower));                                   \
1479 })
1480
1481 #endif /* RT61PCI_H */