drivers/net/wireless/ath/ath9k/xmit.c

   1 /*
   2  * Copyright (c) 2008-2009 Atheros Communications Inc.
   3  *
   4  * Permission to use, copy, modify, and/or distribute this software for any
   5  * purpose with or without fee is hereby granted, provided that the above
   6  * copyright notice and this permission notice appear in all copies.
   7  *
   8  * THE SOFTWARE IS PROVIDED "AS IS" AND THE AUTHOR DISCLAIMS ALL WARRANTIES
   9  * WITH REGARD TO THIS SOFTWARE INCLUDING ALL IMPLIED WARRANTIES OF
  10  * MERCHANTABILITY AND FITNESS. IN NO EVENT SHALL THE AUTHOR BE LIABLE FOR
  11  * ANY SPECIAL, DIRECT, INDIRECT, OR CONSEQUENTIAL DAMAGES OR ANY DAMAGES
  12  * WHATSOEVER RESULTING FROM LOSS OF USE, DATA OR PROFITS, WHETHER IN AN
  13  * ACTION OF CONTRACT, NEGLIGENCE OR OTHER TORTIOUS ACTION, ARISING OUT OF
  14  * OR IN CONNECTION WITH THE USE OR PERFORMANCE OF THIS SOFTWARE.
  15  */
  16
  17 #include "ath9k.h"
  18 #include "ar9003_mac.h"
  19
  20 #define BITS_PER_BYTE           8
  21 #define OFDM_PLCP_BITS          22
  22 #define HT_RC_2_MCS(_rc)        ((_rc) & 0x1f)
  23 #define HT_RC_2_STREAMS(_rc)    ((((_rc) & 0x78) >> 3) + 1)
  24 #define L_STF                   8
  25 #define L_LTF                   8
  26 #define L_SIG                   4
  27 #define HT_SIG                  8
  28 #define HT_STF                  4
  29 #define HT_LTF(_ns)             (4 * (_ns))
  30 #define SYMBOL_TIME(_ns)        ((_ns) << 2) /* ns * 4 us */
  31 #define SYMBOL_TIME_HALFGI(_ns) (((_ns) * 18 + 4) / 5)  /* ns * 3.6 us */
  32 #define NUM_SYMBOLS_PER_USEC(_usec) (_usec >> 2)
  33 #define NUM_SYMBOLS_PER_USEC_HALFGI(_usec) (((_usec*5)-4)/18)
  34
  35 #define OFDM_SIFS_TIME              16
  36
  37 static u16 bits_per_symbol[][2] = {
  38         /* 20MHz 40MHz */
  39         {    26,   54 },     /*  0: BPSK */
  40         {    52,  108 },     /*  1: QPSK 1/2 */
  41         {    78,  162 },     /*  2: QPSK 3/4 */
  42         {   104,  216 },     /*  3: 16-QAM 1/2 */
  43         {   156,  324 },     /*  4: 16-QAM 3/4 */
  44         {   208,  432 },     /*  5: 64-QAM 2/3 */
  45         {   234,  486 },     /*  6: 64-QAM 3/4 */
  46         {   260,  540 },     /*  7: 64-QAM 5/6 */
  47 };
  48
  49 #define IS_HT_RATE(_rate)     ((_rate) & 0x80)
  50
  51 static void ath_tx_send_normal(struct ath_softc *sc, struct ath_txq *txq,
  52                                struct ath_atx_tid *tid,
  53                                struct list_head *bf_head);
  54 static void ath_tx_complete_buf(struct ath_softc *sc, struct ath_buf *bf,
  55                                 struct ath_txq *txq, struct list_head *bf_q,
  56                                 struct ath_tx_status *ts, int txok, int sendbar);
  57 static void ath_tx_txqaddbuf(struct ath_softc *sc, struct ath_txq *txq,
  58                              struct list_head *head);
  59 static void ath_buf_set_rate(struct ath_softc *sc, struct ath_buf *bf, int len);
  60 static void ath_tx_rc_status(struct ath_buf *bf, struct ath_tx_status *ts,
  61                              int nframes, int nbad, int txok, bool update_rc);
  62 static void ath_tx_update_baw(struct ath_softc *sc, struct ath_atx_tid *tid,
  63                               int seqno);
  64
  65 enum {
  66         MCS_HT20,
  67         MCS_HT20_SGI,
  68         MCS_HT40,
  69         MCS_HT40_SGI,
  70 };
  71
  72 static int ath_max_4ms_framelen[4][32] = {
  73         [MCS_HT20] = {
  74                 3212,  6432,  9648,  12864,  19300,  25736,  28952,  32172,
  75                 6424,  12852, 19280, 25708,  38568,  51424,  57852,  64280,
  76                 9628,  19260, 28896, 38528,  57792,  65532,  65532,  65532,
  77                 12828, 25656, 38488, 51320,  65532,  65532,  65532,  65532,
  78         },
  79         [MCS_HT20_SGI] = {
  80                 3572,  7144,  10720,  14296,  21444,  28596,  32172,  35744,
  81                 7140,  14284, 21428,  28568,  42856,  57144,  64288,  65532,
  82                 10700, 21408, 32112,  42816,  64228,  65532,  65532,  65532,
  83                 14256, 28516, 42780,  57040,  65532,  65532,  65532,  65532,
  84         },
  85         [MCS_HT40] = {
  86                 6680,  13360,  20044,  26724,  40092,  53456,  60140,  65532,
  87                 13348, 26700,  40052,  53400,  65532,  65532,  65532,  65532,
  88                 20004, 40008,  60016,  65532,  65532,  65532,  65532,  65532,
  89                 26644, 53292,  65532,  65532,  65532,  65532,  65532,  65532,
  90         },
  91         [MCS_HT40_SGI] = {
  92                 7420,  14844,  22272,  29696,  44544,  59396,  65532,  65532,
  93                 14832, 29668,  44504,  59340,  65532,  65532,  65532,  65532,
  94                 22232, 44464,  65532,  65532,  65532,  65532,  65532,  65532,
  95                 29616, 59232,  65532,  65532,  65532,  65532,  65532,  65532,
  96         }
  97 };
  98
  99 /*********************/
 100 /* Aggregation logic */
 101 /*********************/
 102
 103 static void ath_tx_queue_tid(struct ath_txq *txq, struct ath_atx_tid *tid)
 104 {
 105         struct ath_atx_ac *ac = tid->ac;
 106
 107         if (tid->paused)
 108                 return;
 109
 110         if (tid->sched)
 111                 return;
 112
 113         tid->sched = true;
 114         list_add_tail(&tid->list, &ac->tid_q);
 115
 116         if (ac->sched)
 117                 return;
 118
 119         ac->sched = true;
 120         list_add_tail(&ac->list, &txq->axq_acq);
 121 }
 122
 123 static void ath_tx_resume_tid(struct ath_softc *sc, struct ath_atx_tid *tid)
 124 {
 125         struct ath_txq *txq = tid->ac->txq;
 126
 127         WARN_ON(!tid->paused);
 128
 129         spin_lock_bh(&txq->axq_lock);
 130         tid->paused = false;
 131
 132         if (list_empty(&tid->buf_q))
 133                 goto unlock;
 134
 135         ath_tx_queue_tid(txq, tid);
 136         ath_txq_schedule(sc, txq);
 137 unlock:
 138         spin_unlock_bh(&txq->axq_lock);
 139 }
 140
 141 static struct ath_frame_info *get_frame_info(struct sk_buff *skb)
 142 {
 143         struct ieee80211_tx_info *tx_info = IEEE80211_SKB_CB(skb);
 144         BUILD_BUG_ON(sizeof(struct ath_frame_info) >
 145                      sizeof(tx_info->rate_driver_data));
 146         return (struct ath_frame_info *) &tx_info->rate_driver_data[0];
 147 }
 148
 149 static void ath_tx_flush_tid(struct ath_softc *sc, struct ath_atx_tid *tid)
 150 {
 151         struct ath_txq *txq = tid->ac->txq;
 152         struct ath_buf *bf;
 153         struct list_head bf_head;
 154         struct ath_tx_status ts;
 155         struct ath_frame_info *fi;
 156
 157         INIT_LIST_HEAD(&bf_head);
 158
 159         memset(&ts, 0, sizeof(ts));
 160         spin_lock_bh(&txq->axq_lock);
 161
 162         while (!list_empty(&tid->buf_q)) {
 163                 bf = list_first_entry(&tid->buf_q, struct ath_buf, list);
 164                 list_move_tail(&bf->list, &bf_head);
 165
 166                 spin_unlock_bh(&txq->axq_lock);
 167                 fi = get_frame_info(bf->bf_mpdu);
 168                 if (fi->retries) {
 169                         ath_tx_update_baw(sc, tid, fi->seqno);
 170                         ath_tx_complete_buf(sc, bf, txq, &bf_head, &ts, 0, 0);
 171                 } else {
 172                         ath_tx_send_normal(sc, txq, tid, &bf_head);
 173                 }
 174                 spin_lock_bh(&txq->axq_lock);
 175         }
 176
 177         spin_unlock_bh(&txq->axq_lock);
 178 }
 179
 180 static void ath_tx_update_baw(struct ath_softc *sc, struct ath_atx_tid *tid,
 181                               int seqno)
 182 {
 183         int index, cindex;
 184
 185         index  = ATH_BA_INDEX(tid->seq_start, seqno);
 186         cindex = (tid->baw_head + index) & (ATH_TID_MAX_BUFS - 1);
 187
 188         __clear_bit(cindex, tid->tx_buf);
 189
 190         while (tid->baw_head != tid->baw_tail && !test_bit(tid->baw_head, tid->tx_buf)) {
 191                 INCR(tid->seq_start, IEEE80211_SEQ_MAX);
 192                 INCR(tid->baw_head, ATH_TID_MAX_BUFS);
 193         }
 194 }
 195
 196 static void ath_tx_addto_baw(struct ath_softc *sc, struct ath_atx_tid *tid,
 197                              u16 seqno)
 198 {
 199         int index, cindex;
 200
 201         index  = ATH_BA_INDEX(tid->seq_start, seqno);
 202         cindex = (tid->baw_head + index) & (ATH_TID_MAX_BUFS - 1);
 203         __set_bit(cindex, tid->tx_buf);
 204
 205         if (index >= ((tid->baw_tail - tid->baw_head) &
 206                 (ATH_TID_MAX_BUFS - 1))) {
 207                 tid->baw_tail = cindex;
 208                 INCR(tid->baw_tail, ATH_TID_MAX_BUFS);
 209         }
 210 }
 211
 212 /*
 213  * TODO: For frame(s) that are in the retry state, we will reuse the
 214  * sequence number(s) without setting the retry bit. The
 215  * alternative is to give up on these and BAR the receiver's window
 216  * forward.
 217  */
 218 static void ath_tid_drain(struct ath_softc *sc, struct ath_txq *txq,
 219                           struct ath_atx_tid *tid)
 220
 221 {
 222         struct ath_buf *bf;
 223         struct list_head bf_head;
 224         struct ath_tx_status ts;
 225         struct ath_frame_info *fi;
 226
 227         memset(&ts, 0, sizeof(ts));
 228         INIT_LIST_HEAD(&bf_head);
 229
 230         for (;;) {
 231                 if (list_empty(&tid->buf_q))
 232                         break;
 233
 234                 bf = list_first_entry(&tid->buf_q, struct ath_buf, list);
 235                 list_move_tail(&bf->list, &bf_head);
 236
 237                 fi = get_frame_info(bf->bf_mpdu);
 238                 if (fi->retries)
 239                         ath_tx_update_baw(sc, tid, fi->seqno);
 240
 241                 spin_unlock(&txq->axq_lock);
 242                 ath_tx_complete_buf(sc, bf, txq, &bf_head, &ts, 0, 0);
 243                 spin_lock(&txq->axq_lock);
 244         }
 245
 246         tid->seq_next = tid->seq_start;
 247         tid->baw_tail = tid->baw_head;
 248 }
 249
 250 static void ath_tx_set_retry(struct ath_softc *sc, struct ath_txq *txq,
 251                              struct sk_buff *skb)
 252 {
 253         struct ath_frame_info *fi = get_frame_info(skb);
 254         struct ieee80211_hdr *hdr;
 255
 256         TX_STAT_INC(txq->axq_qnum, a_retries);
 257         if (fi->retries++ > 0)
 258                 return;
 259
 260         hdr = (struct ieee80211_hdr *)skb->data;
 261         hdr->frame_control |= cpu_to_le16(IEEE80211_FCTL_RETRY);
 262 }
 263
 264 static struct ath_buf *ath_tx_get_buffer(struct ath_softc *sc)
 265 {
 266         struct ath_buf *bf = NULL;
 267
 268         spin_lock_bh(&sc->tx.txbuflock);
 269
 270         if (unlikely(list_empty(&sc->tx.txbuf))) {
 271                 spin_unlock_bh(&sc->tx.txbuflock);
 272                 return NULL;
 273         }
 274
 275         bf = list_first_entry(&sc->tx.txbuf, struct ath_buf, list);
 276         list_del(&bf->list);
 277
 278         spin_unlock_bh(&sc->tx.txbuflock);
 279
 280         return bf;
 281 }
 282
 283 static void ath_tx_return_buffer(struct ath_softc *sc, struct ath_buf *bf)
 284 {
 285         spin_lock_bh(&sc->tx.txbuflock);
 286         list_add_tail(&bf->list, &sc->tx.txbuf);
 287         spin_unlock_bh(&sc->tx.txbuflock);
 288 }
 289
 290 static struct ath_buf* ath_clone_txbuf(struct ath_softc *sc, struct ath_buf *bf)
 291 {
 292         struct ath_buf *tbf;
 293
 294         tbf = ath_tx_get_buffer(sc);
 295         if (WARN_ON(!tbf))
 296                 return NULL;
 297
 298         ATH_TXBUF_RESET(tbf);
 299
 300         tbf->aphy = bf->aphy;
 301         tbf->bf_mpdu = bf->bf_mpdu;
 302         tbf->bf_buf_addr = bf->bf_buf_addr;
 303         memcpy(tbf->bf_desc, bf->bf_desc, sc->sc_ah->caps.tx_desc_len);
 304         tbf->bf_state = bf->bf_state;
 305
 306         return tbf;
 307 }
 308
 309 static void ath_tx_count_frames(struct ath_softc *sc, struct ath_buf *bf,
 310                                 struct ath_tx_status *ts, int txok,
 311                                 int *nframes, int *nbad)
 312 {
 313         struct ath_frame_info *fi;
 314         u16 seq_st = 0;
 315         u32 ba[WME_BA_BMP_SIZE >> 5];
 316         int ba_index;
 317         int isaggr = 0;
 318
 319         *nbad = 0;
 320         *nframes = 0;
 321
 322         isaggr = bf_isaggr(bf);
 323         if (isaggr) {
 324                 seq_st = ts->ts_seqnum;
 325                 memcpy(ba, &ts->ba_low, WME_BA_BMP_SIZE >> 3);
 326         }
 327
 328         while (bf) {
 329                 fi = get_frame_info(bf->bf_mpdu);
 330                 ba_index = ATH_BA_INDEX(seq_st, fi->seqno);
 331
 332                 (*nframes)++;
 333                 if (!txok || (isaggr && !ATH_BA_ISSET(ba, ba_index)))
 334                         (*nbad)++;
 335
 336                 bf = bf->bf_next;
 337         }
 338 }
 339
 340
 341 static void ath_tx_complete_aggr(struct ath_softc *sc, struct ath_txq *txq,
 342                                  struct ath_buf *bf, struct list_head *bf_q,
 343                                  struct ath_tx_status *ts, int txok, bool retry)
 344 {
 345         struct ath_node *an = NULL;
 346         struct sk_buff *skb;
 347         struct ieee80211_sta *sta;
 348         struct ieee80211_hw *hw;
 349         struct ieee80211_hdr *hdr;
 350         struct ieee80211_tx_info *tx_info;
 351         struct ath_atx_tid *tid = NULL;
 352         struct ath_buf *bf_next, *bf_last = bf->bf_lastbf;
 353         struct list_head bf_head, bf_pending;
 354         u16 seq_st = 0, acked_cnt = 0, txfail_cnt = 0;
 355         u32 ba[WME_BA_BMP_SIZE >> 5];
 356         int isaggr, txfail, txpending, sendbar = 0, needreset = 0, nbad = 0;
 357         bool rc_update = true;
 358         struct ieee80211_tx_rate rates[4];
 359         struct ath_frame_info *fi;
 360         int nframes;
 361         u8 tidno;
 362
 363         skb = bf->bf_mpdu;
 364         hdr = (struct ieee80211_hdr *)skb->data;
 365
 366         tx_info = IEEE80211_SKB_CB(skb);
 367         hw = bf->aphy->hw;
 368
 369         memcpy(rates, tx_info->control.rates, sizeof(rates));
 370
 371         rcu_read_lock();
 372
 373         sta = ieee80211_find_sta_by_ifaddr(hw, hdr->addr1, hdr->addr2);
 374         if (!sta) {
 375                 rcu_read_unlock();
 376
 377                 INIT_LIST_HEAD(&bf_head);
 378                 while (bf) {
 379                         bf_next = bf->bf_next;
 380
 381                         bf->bf_state.bf_type |= BUF_XRETRY;
 382                         if ((sc->sc_ah->caps.hw_caps & ATH9K_HW_CAP_EDMA) ||
 383                             !bf->bf_stale || bf_next != NULL)
 384                                 list_move_tail(&bf->list, &bf_head);
 385
 386                         ath_tx_rc_status(bf, ts, 1, 1, 0, false);
 387                         ath_tx_complete_buf(sc, bf, txq, &bf_head, ts,
 388                                 0, 0);
 389
 390                         bf = bf_next;
 391                 }
 392                 return;
 393         }
 394
 395         an = (struct ath_node *)sta->drv_priv;
 396         tidno = ieee80211_get_qos_ctl(hdr)[0] & IEEE80211_QOS_CTL_TID_MASK;
 397         tid = ATH_AN_2_TID(an, tidno);
 398
 399         /*
 400          * The hardware occasionally sends a tx status for the wrong TID.
 401          * In this case, the BA status cannot be considered valid and all
 402          * subframes need to be retransmitted
 403          */
 404         if (tidno != ts->tid)
 405                 txok = false;
 406
 407         isaggr = bf_isaggr(bf);
 408         memset(ba, 0, WME_BA_BMP_SIZE >> 3);
 409
 410         if (isaggr && txok) {
 411                 if (ts->ts_flags & ATH9K_TX_BA) {
 412                         seq_st = ts->ts_seqnum;
 413                         memcpy(ba, &ts->ba_low, WME_BA_BMP_SIZE >> 3);
 414                 } else {
 415                         /*
 416                          * AR5416 can become deaf/mute when BA
 417                          * issue happens. Chip needs to be reset.
 418                          * But AP code may have sychronization issues
 419                          * when perform internal reset in this routine.
 420                          * Only enable reset in STA mode for now.
 421                          */
 422                         if (sc->sc_ah->opmode == NL80211_IFTYPE_STATION)
 423                                 needreset = 1;
 424                 }
 425         }
 426
 427         INIT_LIST_HEAD(&bf_pending);
 428         INIT_LIST_HEAD(&bf_head);
 429
 430         ath_tx_count_frames(sc, bf, ts, txok, &nframes, &nbad);
 431         while (bf) {
 432                 txfail = txpending = 0;
 433                 bf_next = bf->bf_next;
 434
 435                 skb = bf->bf_mpdu;
 436                 tx_info = IEEE80211_SKB_CB(skb);
 437                 fi = get_frame_info(skb);
 438
 439                 if (ATH_BA_ISSET(ba, ATH_BA_INDEX(seq_st, fi->seqno))) {
 440                         /* transmit completion, subframe is
 441                          * acked by block ack */
 442                         acked_cnt++;
 443                 } else if (!isaggr && txok) {
 444                         /* transmit completion */
 445                         acked_cnt++;
 446                 } else {
 447                         if (!(tid->state & AGGR_CLEANUP) && retry) {
 448                                 if (fi->retries < ATH_MAX_SW_RETRIES) {
 449                                         ath_tx_set_retry(sc, txq, bf->bf_mpdu);
 450                                         txpending = 1;
 451                                 } else {
 452                                         bf->bf_state.bf_type |= BUF_XRETRY;
 453                                         txfail = 1;
 454                                         sendbar = 1;
 455                                         txfail_cnt++;
 456                                 }
 457                         } else {
 458                                 /*
 459                                  * cleanup in progress, just fail
 460                                  * the un-acked sub-frames
 461                                  */
 462                                 txfail = 1;
 463                         }
 464                 }
 465
 466                 if (!(sc->sc_ah->caps.hw_caps & ATH9K_HW_CAP_EDMA) &&
 467                     bf_next == NULL) {
 468                         /*
 469                          * Make sure the last desc is reclaimed if it
 470                          * not a holding desc.
 471                          */
 472                         if (!bf_last->bf_stale)
 473                                 list_move_tail(&bf->list, &bf_head);
 474                         else
 475                                 INIT_LIST_HEAD(&bf_head);
 476                 } else {
 477                         BUG_ON(list_empty(bf_q));
 478                         list_move_tail(&bf->list, &bf_head);
 479                 }
 480
 481                 if (!txpending || (tid->state & AGGR_CLEANUP)) {
 482                         /*
 483                          * complete the acked-ones/xretried ones; update
 484                          * block-ack window
 485                          */
 486                         spin_lock_bh(&txq->axq_lock);
 487                         ath_tx_update_baw(sc, tid, fi->seqno);
 488                         spin_unlock_bh(&txq->axq_lock);
 489
 490                         if (rc_update && (acked_cnt == 1 || txfail_cnt == 1)) {
 491                                 memcpy(tx_info->control.rates, rates, sizeof(rates));
 492                                 ath_tx_rc_status(bf, ts, nframes, nbad, txok, true);
 493                                 rc_update = false;
 494                         } else {
 495                                 ath_tx_rc_status(bf, ts, nframes, nbad, txok, false);
 496                         }
 497
 498                         ath_tx_complete_buf(sc, bf, txq, &bf_head, ts,
 499                                 !txfail, sendbar);
 500                 } else {
 501                         /* retry the un-acked ones */
 502                         if (!(sc->sc_ah->caps.hw_caps & ATH9K_HW_CAP_EDMA)) {
 503                                 if (bf->bf_next == NULL && bf_last->bf_stale) {
 504                                         struct ath_buf *tbf;
 505
 506                                         tbf = ath_clone_txbuf(sc, bf_last);
 507                                         /*
 508                                          * Update tx baw and complete the
 509                                          * frame with failed status if we
 510                                          * run out of tx buf.
 511                                          */
 512                                         if (!tbf) {
 513                                                 spin_lock_bh(&txq->axq_lock);
 514                                                 ath_tx_update_baw(sc, tid, fi->seqno);
 515                                                 spin_unlock_bh(&txq->axq_lock);
 516
 517                                                 bf->bf_state.bf_type |=
 518                                                         BUF_XRETRY;
 519                                                 ath_tx_rc_status(bf, ts, nframes,
 520                                                                 nbad, 0, false);
 521                                                 ath_tx_complete_buf(sc, bf, txq,
 522                                                                     &bf_head,
 523                                                                     ts, 0, 0);
 524                                                 break;
 525                                         }
 526
 527                                         ath9k_hw_cleartxdesc(sc->sc_ah,
 528                                                              tbf->bf_desc);
 529                                         list_add_tail(&tbf->list, &bf_head);
 530                                 } else {
 531                                         /*
 532                                          * Clear descriptor status words for
 533                                          * software retry
 534                                          */
 535                                         ath9k_hw_cleartxdesc(sc->sc_ah,
 536                                                              bf->bf_desc);
 537                                 }
 538                         }
 539
 540                         /*
 541                          * Put this buffer to the temporary pending
 542                          * queue to retain ordering
 543                          */
 544                         list_splice_tail_init(&bf_head, &bf_pending);
 545                 }
 546
 547                 bf = bf_next;
 548         }
 549
 550         /* prepend un-acked frames to the beginning of the pending frame queue */
 551         if (!list_empty(&bf_pending)) {
 552                 spin_lock_bh(&txq->axq_lock);
 553                 list_splice(&bf_pending, &tid->buf_q);
 554                 ath_tx_queue_tid(txq, tid);
 555                 spin_unlock_bh(&txq->axq_lock);
 556         }
 557
 558         if (tid->state & AGGR_CLEANUP) {
 559                 ath_tx_flush_tid(sc, tid);
 560
 561                 if (tid->baw_head == tid->baw_tail) {
 562                         tid->state &= ~AGGR_ADDBA_COMPLETE;
 563                         tid->state &= ~AGGR_CLEANUP;
 564                 }
 565         }
 566
 567         rcu_read_unlock();
 568
 569         if (needreset)
 570                 ath_reset(sc, false);
 571 }
 572
 573 static u32 ath_lookup_rate(struct ath_softc *sc, struct ath_buf *bf,
 574                            struct ath_atx_tid *tid)
 575 {
 576         struct sk_buff *skb;
 577         struct ieee80211_tx_info *tx_info;
 578         struct ieee80211_tx_rate *rates;
 579         u32 max_4ms_framelen, frmlen;
 580         u16 aggr_limit, legacy = 0;
 581         int i;
 582
 583         skb = bf->bf_mpdu;
 584         tx_info = IEEE80211_SKB_CB(skb);
 585         rates = tx_info->control.rates;
 586
 587         /*
 588          * Find the lowest frame length among the rate series that will have a
 589          * 4ms transmit duration.
 590          * TODO - TXOP limit needs to be considered.
 591          */
 592         max_4ms_framelen = ATH_AMPDU_LIMIT_MAX;
 593
 594         for (i = 0; i < 4; i++) {
 595                 if (rates[i].count) {
 596                         int modeidx;
 597                         if (!(rates[i].flags & IEEE80211_TX_RC_MCS)) {
 598                                 legacy = 1;
 599                                 break;
 600                         }
 601
 602                         if (rates[i].flags & IEEE80211_TX_RC_40_MHZ_WIDTH)
 603                                 modeidx = MCS_HT40;
 604                         else
 605                                 modeidx = MCS_HT20;
 606
 607                         if (rates[i].flags & IEEE80211_TX_RC_SHORT_GI)
 608                                 modeidx++;
 609
 610                         frmlen = ath_max_4ms_framelen[modeidx][rates[i].idx];
 611                         max_4ms_framelen = min(max_4ms_framelen, frmlen);
 612                 }
 613         }
 614
 615         /*
 616          * limit aggregate size by the minimum rate if rate selected is
 617          * not a probe rate, if rate selected is a probe rate then
 618          * avoid aggregation of this packet.
 619          */
 620         if (tx_info->flags & IEEE80211_TX_CTL_RATE_CTRL_PROBE || legacy)
 621                 return 0;
 622
 623         if (sc->sc_flags & SC_OP_BT_PRIORITY_DETECTED)
 624                 aggr_limit = min((max_4ms_framelen * 3) / 8,
 625                                  (u32)ATH_AMPDU_LIMIT_MAX);
 626         else
 627                 aggr_limit = min(max_4ms_framelen,
 628                                  (u32)ATH_AMPDU_LIMIT_MAX);
 629
 630         /*
 631          * h/w can accept aggregates upto 16 bit lengths (65535).
 632          * The IE, however can hold upto 65536, which shows up here
 633          * as zero. Ignore 65536 since we  are constrained by hw.
 634          */
 635         if (tid->an->maxampdu)
 636                 aggr_limit = min(aggr_limit, tid->an->maxampdu);
 637
 638         return aggr_limit;
 639 }
 640
 641 /*
 642  * Returns the number of delimiters to be added to
 643  * meet the minimum required mpdudensity.
 644  */
 645 static int ath_compute_num_delims(struct ath_softc *sc, struct ath_atx_tid *tid,
 646                                   struct ath_buf *bf, u16 frmlen)
 647 {
 648         struct sk_buff *skb = bf->bf_mpdu;
 649         struct ieee80211_tx_info *tx_info = IEEE80211_SKB_CB(skb);
 650         u32 nsymbits, nsymbols;
 651         u16 minlen;
 652         u8 flags, rix;
 653         int width, streams, half_gi, ndelim, mindelim;
 654         struct ath_frame_info *fi = get_frame_info(bf->bf_mpdu);
 655
 656         /* Select standard number of delimiters based on frame length alone */
 657         ndelim = ATH_AGGR_GET_NDELIM(frmlen);
 658
 659         /*
 660          * If encryption enabled, hardware requires some more padding between
 661          * subframes.
 662          * TODO - this could be improved to be dependent on the rate.
 663          *      The hardware can keep up at lower rates, but not higher rates
 664          */
 665         if (fi->keyix != ATH9K_TXKEYIX_INVALID)
 666                 ndelim += ATH_AGGR_ENCRYPTDELIM;
 667
 668         /*
 669          * Convert desired mpdu density from microeconds to bytes based
 670          * on highest rate in rate series (i.e. first rate) to determine
 671          * required minimum length for subframe. Take into account
 672          * whether high rate is 20 or 40Mhz and half or full GI.
 673          *
 674          * If there is no mpdu density restriction, no further calculation
 675          * is needed.
 676          */
 677
 678         if (tid->an->mpdudensity == 0)
 679                 return ndelim;
 680
 681         rix = tx_info->control.rates[0].idx;
 682         flags = tx_info->control.rates[0].flags;
 683         width = (flags & IEEE80211_TX_RC_40_MHZ_WIDTH) ? 1 : 0;
 684         half_gi = (flags & IEEE80211_TX_RC_SHORT_GI) ? 1 : 0;
 685
 686         if (half_gi)
 687                 nsymbols = NUM_SYMBOLS_PER_USEC_HALFGI(tid->an->mpdudensity);
 688         else
 689                 nsymbols = NUM_SYMBOLS_PER_USEC(tid->an->mpdudensity);
 690
 691         if (nsymbols == 0)
 692                 nsymbols = 1;
 693
 694         streams = HT_RC_2_STREAMS(rix);
 695         nsymbits = bits_per_symbol[rix % 8][width] * streams;
 696         minlen = (nsymbols * nsymbits) / BITS_PER_BYTE;
 697
 698         if (frmlen < minlen) {
 699                 mindelim = (minlen - frmlen) / ATH_AGGR_DELIM_SZ;
 700                 ndelim = max(mindelim, ndelim);
 701         }
 702
 703         return ndelim;
 704 }
 705
 706 static enum ATH_AGGR_STATUS ath_tx_form_aggr(struct ath_softc *sc,
 707                                              struct ath_txq *txq,
 708                                              struct ath_atx_tid *tid,
 709                                              struct list_head *bf_q,
 710                                              int *aggr_len)
 711 {
 712 #define PADBYTES(_len) ((4 - ((_len) % 4)) % 4)
 713         struct ath_buf *bf, *bf_first, *bf_prev = NULL;
 714         int rl = 0, nframes = 0, ndelim, prev_al = 0;
 715         u16 aggr_limit = 0, al = 0, bpad = 0,
 716                 al_delta, h_baw = tid->baw_size / 2;
 717         enum ATH_AGGR_STATUS status = ATH_AGGR_DONE;
 718         struct ieee80211_tx_info *tx_info;
 719         struct ath_frame_info *fi;
 720
 721         bf_first = list_first_entry(&tid->buf_q, struct ath_buf, list);
 722
 723         do {
 724                 bf = list_first_entry(&tid->buf_q, struct ath_buf, list);
 725                 fi = get_frame_info(bf->bf_mpdu);
 726
 727                 /* do not step over block-ack window */
 728                 if (!BAW_WITHIN(tid->seq_start, tid->baw_size, fi->seqno)) {
 729                         status = ATH_AGGR_BAW_CLOSED;
 730                         break;
 731                 }
 732
 733                 if (!rl) {
 734                         aggr_limit = ath_lookup_rate(sc, bf, tid);
 735                         rl = 1;
 736                 }
 737
 738                 /* do not exceed aggregation limit */
 739                 al_delta = ATH_AGGR_DELIM_SZ + fi->framelen;
 740
 741                 if (nframes &&
 742                     (aggr_limit < (al + bpad + al_delta + prev_al))) {
 743                         status = ATH_AGGR_LIMITED;
 744                         break;
 745                 }
 746
 747                 tx_info = IEEE80211_SKB_CB(bf->bf_mpdu);
 748                 if (nframes && ((tx_info->flags & IEEE80211_TX_CTL_RATE_CTRL_PROBE) ||
 749                         !(tx_info->control.rates[0].flags & IEEE80211_TX_RC_MCS)))
 750                         break;
 751
 752                 /* do not exceed subframe limit */
 753                 if (nframes >= min((int)h_baw, ATH_AMPDU_SUBFRAME_DEFAULT)) {
 754                         status = ATH_AGGR_LIMITED;
 755                         break;
 756                 }
 757                 nframes++;
 758
 759                 /* add padding for previous frame to aggregation length */
 760                 al += bpad + al_delta;
 761
 762                 /*
 763                  * Get the delimiters needed to meet the MPDU
 764                  * density for this node.
 765                  */
 766                 ndelim = ath_compute_num_delims(sc, tid, bf_first, fi->framelen);
 767                 bpad = PADBYTES(al_delta) + (ndelim << 2);
 768
 769                 bf->bf_next = NULL;
 770                 ath9k_hw_set_desc_link(sc->sc_ah, bf->bf_desc, 0);
 771
 772                 /* link buffers of this frame to the aggregate */
 773                 if (!fi->retries)
 774                         ath_tx_addto_baw(sc, tid, fi->seqno);
 775                 ath9k_hw_set11n_aggr_middle(sc->sc_ah, bf->bf_desc, ndelim);
 776                 list_move_tail(&bf->list, bf_q);
 777                 if (bf_prev) {
 778                         bf_prev->bf_next = bf;
 779                         ath9k_hw_set_desc_link(sc->sc_ah, bf_prev->bf_desc,
 780                                                bf->bf_daddr);
 781                 }
 782                 bf_prev = bf;
 783
 784         } while (!list_empty(&tid->buf_q));
 785
 786         *aggr_len = al;
 787
 788         return status;
 789 #undef PADBYTES
 790 }
 791
 792 static void ath_tx_sched_aggr(struct ath_softc *sc, struct ath_txq *txq,
 793                               struct ath_atx_tid *tid)
 794 {
 795         struct ath_buf *bf;
 796         enum ATH_AGGR_STATUS status;
 797         struct ath_frame_info *fi;
 798         struct list_head bf_q;
 799         int aggr_len;
 800
 801         do {
 802                 if (list_empty(&tid->buf_q))
 803                         return;
 804
 805                 INIT_LIST_HEAD(&bf_q);
 806
 807                 status = ath_tx_form_aggr(sc, txq, tid, &bf_q, &aggr_len);
 808
 809                 /*
 810                  * no frames picked up to be aggregated;
 811                  * block-ack window is not open.
 812                  */
 813                 if (list_empty(&bf_q))
 814                         break;
 815
 816                 bf = list_first_entry(&bf_q, struct ath_buf, list);
 817                 bf->bf_lastbf = list_entry(bf_q.prev, struct ath_buf, list);
 818
 819                 /* if only one frame, send as non-aggregate */
 820                 if (bf == bf->bf_lastbf) {
 821                         fi = get_frame_info(bf->bf_mpdu);
 822
 823                         bf->bf_state.bf_type &= ~BUF_AGGR;
 824                         ath9k_hw_clr11n_aggr(sc->sc_ah, bf->bf_desc);
 825                         ath_buf_set_rate(sc, bf, fi->framelen);
 826                         ath_tx_txqaddbuf(sc, txq, &bf_q);
 827                         continue;
 828                 }
 829
 830                 /* setup first desc of aggregate */
 831                 bf->bf_state.bf_type |= BUF_AGGR;
 832                 ath_buf_set_rate(sc, bf, aggr_len);
 833                 ath9k_hw_set11n_aggr_first(sc->sc_ah, bf->bf_desc, aggr_len);
 834
 835                 /* anchor last desc of aggregate */
 836                 ath9k_hw_set11n_aggr_last(sc->sc_ah, bf->bf_lastbf->bf_desc);
 837
 838                 ath_tx_txqaddbuf(sc, txq, &bf_q);
 839                 TX_STAT_INC(txq->axq_qnum, a_aggr);
 840
 841         } while (txq->axq_depth < ATH_AGGR_MIN_QDEPTH &&
 842                  status != ATH_AGGR_BAW_CLOSED);
 843 }
 844
 845 int ath_tx_aggr_start(struct ath_softc *sc, struct ieee80211_sta *sta,
 846                       u16 tid, u16 *ssn)
 847 {
 848         struct ath_atx_tid *txtid;
 849         struct ath_node *an;
 850
 851         an = (struct ath_node *)sta->drv_priv;
 852         txtid = ATH_AN_2_TID(an, tid);
 853
 854         if (txtid->state & (AGGR_CLEANUP | AGGR_ADDBA_COMPLETE))
 855                 return -EAGAIN;
 856
 857         txtid->state |= AGGR_ADDBA_PROGRESS;
 858         txtid->paused = true;
 859         *ssn = txtid->seq_start;
 860
 861         return 0;
 862 }
 863
 864 void ath_tx_aggr_stop(struct ath_softc *sc, struct ieee80211_sta *sta, u16 tid)
 865 {
 866         struct ath_node *an = (struct ath_node *)sta->drv_priv;
 867         struct ath_atx_tid *txtid = ATH_AN_2_TID(an, tid);
 868         struct ath_txq *txq = txtid->ac->txq;
 869
 870         if (txtid->state & AGGR_CLEANUP)
 871                 return;
 872
 873         if (!(txtid->state & AGGR_ADDBA_COMPLETE)) {
 874                 txtid->state &= ~AGGR_ADDBA_PROGRESS;
 875                 return;
 876         }
 877
 878         spin_lock_bh(&txq->axq_lock);
 879         txtid->paused = true;
 880
 881         /*
 882          * If frames are still being transmitted for this TID, they will be
 883          * cleaned up during tx completion. To prevent race conditions, this
 884          * TID can only be reused after all in-progress subframes have been
 885          * completed.
 886          */
 887         if (txtid->baw_head != txtid->baw_tail)
 888                 txtid->state |= AGGR_CLEANUP;
 889         else
 890                 txtid->state &= ~AGGR_ADDBA_COMPLETE;
 891         spin_unlock_bh(&txq->axq_lock);
 892
 893         ath_tx_flush_tid(sc, txtid);
 894 }
 895
 896 void ath_tx_aggr_resume(struct ath_softc *sc, struct ieee80211_sta *sta, u16 tid)
 897 {
 898         struct ath_atx_tid *txtid;
 899         struct ath_node *an;
 900
 901         an = (struct ath_node *)sta->drv_priv;
 902
 903         if (sc->sc_flags & SC_OP_TXAGGR) {
 904                 txtid = ATH_AN_2_TID(an, tid);
 905                 txtid->baw_size =
 906                         IEEE80211_MIN_AMPDU_BUF << sta->ht_cap.ampdu_factor;
 907                 txtid->state |= AGGR_ADDBA_COMPLETE;
 908                 txtid->state &= ~AGGR_ADDBA_PROGRESS;
 909                 ath_tx_resume_tid(sc, txtid);
 910         }
 911 }
 912
 913 /********************/
 914 /* Queue Management */
 915 /********************/
 916
 917 static void ath_txq_drain_pending_buffers(struct ath_softc *sc,
 918                                           struct ath_txq *txq)
 919 {
 920         struct ath_atx_ac *ac, *ac_tmp;
 921         struct ath_atx_tid *tid, *tid_tmp;
 922
 923         list_for_each_entry_safe(ac, ac_tmp, &txq->axq_acq, list) {
 924                 list_del(&ac->list);
 925                 ac->sched = false;
 926                 list_for_each_entry_safe(tid, tid_tmp, &ac->tid_q, list) {
 927                         list_del(&tid->list);
 928                         tid->sched = false;
 929                         ath_tid_drain(sc, txq, tid);
 930                 }
 931         }
 932 }
 933
 934 struct ath_txq *ath_txq_setup(struct ath_softc *sc, int qtype, int subtype)
 935 {
 936         struct ath_hw *ah = sc->sc_ah;
 937         struct ath_common *common = ath9k_hw_common(ah);
 938         struct ath9k_tx_queue_info qi;
 939         static const int subtype_txq_to_hwq[] = {
 940                 [WME_AC_BE] = ATH_TXQ_AC_BE,
 941                 [WME_AC_BK] = ATH_TXQ_AC_BK,
 942                 [WME_AC_VI] = ATH_TXQ_AC_VI,
 943                 [WME_AC_VO] = ATH_TXQ_AC_VO,
 944         };
 945         int qnum, i;
 946
 947         memset(&qi, 0, sizeof(qi));
 948         qi.tqi_subtype = subtype_txq_to_hwq[subtype];
 949         qi.tqi_aifs = ATH9K_TXQ_USEDEFAULT;
 950         qi.tqi_cwmin = ATH9K_TXQ_USEDEFAULT;
 951         qi.tqi_cwmax = ATH9K_TXQ_USEDEFAULT;
 952         qi.tqi_physCompBuf = 0;
 953
 954         /*
 955          * Enable interrupts only for EOL and DESC conditions.
 956          * We mark tx descriptors to receive a DESC interrupt
 957          * when a tx queue gets deep; otherwise waiting for the
 958          * EOL to reap descriptors.  Note that this is done to
 959          * reduce interrupt load and this only defers reaping
 960          * descriptors, never transmitting frames.  Aside from
 961          * reducing interrupts this also permits more concurrency.
 962          * The only potential downside is if the tx queue backs
 963          * up in which case the top half of the kernel may backup
 964          * due to a lack of tx descriptors.
 965          *
 966          * The UAPSD queue is an exception, since we take a desc-
 967          * based intr on the EOSP frames.
 968          */
 969         if (ah->caps.hw_caps & ATH9K_HW_CAP_EDMA) {
 970                 qi.tqi_qflags = TXQ_FLAG_TXOKINT_ENABLE |
 971                                 TXQ_FLAG_TXERRINT_ENABLE;
 972         } else {
 973                 if (qtype == ATH9K_TX_QUEUE_UAPSD)
 974                         qi.tqi_qflags = TXQ_FLAG_TXDESCINT_ENABLE;
 975                 else
 976                         qi.tqi_qflags = TXQ_FLAG_TXEOLINT_ENABLE |
 977                                         TXQ_FLAG_TXDESCINT_ENABLE;
 978         }
 979         qnum = ath9k_hw_setuptxqueue(ah, qtype, &qi);
 980         if (qnum == -1) {
 981                 /*
 982                  * NB: don't print a message, this happens
 983                  * normally on parts with too few tx queues
 984                  */
 985                 return NULL;
 986         }
 987         if (qnum >= ARRAY_SIZE(sc->tx.txq)) {
 988                 ath_err(common, "qnum %u out of range, max %zu!\n",
 989                         qnum, ARRAY_SIZE(sc->tx.txq));
 990                 ath9k_hw_releasetxqueue(ah, qnum);
 991                 return NULL;
 992         }
 993         if (!ATH_TXQ_SETUP(sc, qnum)) {
 994                 struct ath_txq *txq = &sc->tx.txq[qnum];
 995
 996                 txq->axq_qnum = qnum;
 997                 txq->axq_link = NULL;
 998                 INIT_LIST_HEAD(&txq->axq_q);
 999                 INIT_LIST_HEAD(&txq->axq_acq);
1000                 spin_lock_init(&txq->axq_lock);
1001                 txq->axq_depth = 0;
1002                 txq->axq_tx_inprogress = false;
1003                 sc->tx.txqsetup |= 1<<qnum;
1004
1005                 txq->txq_headidx = txq->txq_tailidx = 0;
1006                 for (i = 0; i < ATH_TXFIFO_DEPTH; i++)
1007                         INIT_LIST_HEAD(&txq->txq_fifo[i]);
1008                 INIT_LIST_HEAD(&txq->txq_fifo_pending);
1009         }
1010         return &sc->tx.txq[qnum];
1011 }
1012
1013 int ath_txq_update(struct ath_softc *sc, int qnum,
1014                    struct ath9k_tx_queue_info *qinfo)
1015 {
1016         struct ath_hw *ah = sc->sc_ah;
1017         int error = 0;
1018         struct ath9k_tx_queue_info qi;
1019
1020         if (qnum == sc->beacon.beaconq) {
1021                 /*
1022                  * XXX: for beacon queue, we just save the parameter.
1023                  * It will be picked up by ath_beaconq_config when
1024                  * it's necessary.
1025                  */
1026                 sc->beacon.beacon_qi = *qinfo;
1027                 return 0;
1028         }
1029
1030         BUG_ON(sc->tx.txq[qnum].axq_qnum != qnum);
1031
1032         ath9k_hw_get_txq_props(ah, qnum, &qi);
1033         qi.tqi_aifs = qinfo->tqi_aifs;
1034         qi.tqi_cwmin = qinfo->tqi_cwmin;
1035         qi.tqi_cwmax = qinfo->tqi_cwmax;
1036         qi.tqi_burstTime = qinfo->tqi_burstTime;
1037         qi.tqi_readyTime = qinfo->tqi_readyTime;
1038
1039         if (!ath9k_hw_set_txq_props(ah, qnum, &qi)) {
1040                 ath_err(ath9k_hw_common(sc->sc_ah),
1041                         "Unable to update hardware queue %u!\n", qnum);
1042                 error = -EIO;
1043         } else {
1044                 ath9k_hw_resettxqueue(ah, qnum);
1045         }
1046
1047         return error;
1048 }
1049
1050 int ath_cabq_update(struct ath_softc *sc)
1051 {
1052         struct ath9k_tx_queue_info qi;
1053         int qnum = sc->beacon.cabq->axq_qnum;
1054
1055         ath9k_hw_get_txq_props(sc->sc_ah, qnum, &qi);
1056         /*
1057          * Ensure the readytime % is within the bounds.
1058          */
1059         if (sc->config.cabqReadytime < ATH9K_READY_TIME_LO_BOUND)
1060                 sc->config.cabqReadytime = ATH9K_READY_TIME_LO_BOUND;
1061         else if (sc->config.cabqReadytime > ATH9K_READY_TIME_HI_BOUND)
1062                 sc->config.cabqReadytime = ATH9K_READY_TIME_HI_BOUND;
1063
1064         qi.tqi_readyTime = (sc->beacon_interval *
1065                             sc->config.cabqReadytime) / 100;
1066         ath_txq_update(sc, qnum, &qi);
1067
1068         return 0;
1069 }
1070
1071 /*
1072  * Drain a given TX queue (could be Beacon or Data)
1073  *
1074  * This assumes output has been stopped and
1075  * we do not need to block ath_tx_tasklet.
1076  */
1077 void ath_draintxq(struct ath_softc *sc, struct ath_txq *txq, bool retry_tx)
1078 {
1079         struct ath_buf *bf, *lastbf;
1080         struct list_head bf_head;
1081         struct ath_tx_status ts;
1082
1083         memset(&ts, 0, sizeof(ts));
1084         INIT_LIST_HEAD(&bf_head);
1085
1086         for (;;) {
1087                 spin_lock_bh(&txq->axq_lock);
1088
1089                 if (sc->sc_ah->caps.hw_caps & ATH9K_HW_CAP_EDMA) {
1090                         if (list_empty(&txq->txq_fifo[txq->txq_tailidx])) {
1091                                 txq->txq_headidx = txq->txq_tailidx = 0;
1092                                 spin_unlock_bh(&txq->axq_lock);
1093                                 break;
1094                         } else {
1095                                 bf = list_first_entry(&txq->txq_fifo[txq->txq_tailidx],
1096                                                       struct ath_buf, list);
1097                         }
1098                 } else {
1099                         if (list_empty(&txq->axq_q)) {
1100                                 txq->axq_link = NULL;
1101                                 spin_unlock_bh(&txq->axq_lock);
1102                                 break;
1103                         }
1104                         bf = list_first_entry(&txq->axq_q, struct ath_buf,
1105                                               list);
1106
1107                         if (bf->bf_stale) {
1108                                 list_del(&bf->list);
1109                                 spin_unlock_bh(&txq->axq_lock);
1110
1111                                 ath_tx_return_buffer(sc, bf);
1112                                 continue;
1113                         }
1114                 }
1115
1116                 lastbf = bf->bf_lastbf;
1117
1118                 if (sc->sc_ah->caps.hw_caps & ATH9K_HW_CAP_EDMA) {
1119                         list_cut_position(&bf_head,
1120                                           &txq->txq_fifo[txq->txq_tailidx],
1121                                           &lastbf->list);
1122                         INCR(txq->txq_tailidx, ATH_TXFIFO_DEPTH);
1123                 } else {
1124                         /* remove ath_buf's of the same mpdu from txq */
1125                         list_cut_position(&bf_head, &txq->axq_q, &lastbf->list);
1126                 }
1127
1128                 txq->axq_depth--;
1129
1130                 spin_unlock_bh(&txq->axq_lock);
1131
1132                 if (bf_isampdu(bf))
1133                         ath_tx_complete_aggr(sc, txq, bf, &bf_head, &ts, 0,
1134                                              retry_tx);
1135                 else
1136                         ath_tx_complete_buf(sc, bf, txq, &bf_head, &ts, 0, 0);
1137         }
1138
1139         spin_lock_bh(&txq->axq_lock);
1140         txq->axq_tx_inprogress = false;
1141         spin_unlock_bh(&txq->axq_lock);
1142
1143         if (sc->sc_ah->caps.hw_caps & ATH9K_HW_CAP_EDMA) {
1144                 spin_lock_bh(&txq->axq_lock);
1145                 while (!list_empty(&txq->txq_fifo_pending)) {
1146                         bf = list_first_entry(&txq->txq_fifo_pending,
1147                                               struct ath_buf, list);
1148                         list_cut_position(&bf_head,
1149                                           &txq->txq_fifo_pending,
1150                                           &bf->bf_lastbf->list);
1151                         spin_unlock_bh(&txq->axq_lock);
1152
1153                         if (bf_isampdu(bf))
1154                                 ath_tx_complete_aggr(sc, txq, bf, &bf_head,
1155                                                      &ts, 0, retry_tx);
1156                         else
1157                                 ath_tx_complete_buf(sc, bf, txq, &bf_head,
1158                                                     &ts, 0, 0);
1159                         spin_lock_bh(&txq->axq_lock);
1160                 }
1161                 spin_unlock_bh(&txq->axq_lock);
1162         }
1163
1164         /* flush any pending frames if aggregation is enabled */
1165         if (sc->sc_flags & SC_OP_TXAGGR) {
1166                 if (!retry_tx) {
1167                         spin_lock_bh(&txq->axq_lock);
1168                         ath_txq_drain_pending_buffers(sc, txq);
1169                         spin_unlock_bh(&txq->axq_lock);
1170                 }
1171         }
1172 }
1173
1174 bool ath_drain_all_txq(struct ath_softc *sc, bool retry_tx)
1175 {
1176         struct ath_hw *ah = sc->sc_ah;
1177         struct ath_common *common = ath9k_hw_common(sc->sc_ah);
1178         struct ath_txq *txq;
1179         int i, npend = 0;
1180
1181         if (sc->sc_flags & SC_OP_INVALID)
1182                 return true;
1183
1184         /* Stop beacon queue */
1185         ath9k_hw_stoptxdma(sc->sc_ah, sc->beacon.beaconq);
1186
1187         /* Stop data queues */
1188         for (i = 0; i < ATH9K_NUM_TX_QUEUES; i++) {
1189                 if (ATH_TXQ_SETUP(sc, i)) {
1190                         txq = &sc->tx.txq[i];
1191                         ath9k_hw_stoptxdma(ah, txq->axq_qnum);
1192                         npend += ath9k_hw_numtxpending(ah, txq->axq_qnum);
1193                 }
1194         }
1195
1196         if (npend)
1197                 ath_err(common, "Failed to stop TX DMA!\n");
1198
1199         for (i = 0; i < ATH9K_NUM_TX_QUEUES; i++) {
1200                 if (ATH_TXQ_SETUP(sc, i))
1201                         ath_draintxq(sc, &sc->tx.txq[i], retry_tx);
1202         }
1203
1204         return !npend;
1205 }
1206
1207 void ath_tx_cleanupq(struct ath_softc *sc, struct ath_txq *txq)
1208 {
1209         ath9k_hw_releasetxqueue(sc->sc_ah, txq->axq_qnum);
1210         sc->tx.txqsetup &= ~(1<<txq->axq_qnum);
1211 }
1212
1213 void ath_txq_schedule(struct ath_softc *sc, struct ath_txq *txq)
1214 {
1215         struct ath_atx_ac *ac;
1216         struct ath_atx_tid *tid;
1217
1218         if (list_empty(&txq->axq_acq))
1219                 return;
1220
1221         ac = list_first_entry(&txq->axq_acq, struct ath_atx_ac, list);
1222         list_del(&ac->list);
1223         ac->sched = false;
1224
1225         do {
1226                 if (list_empty(&ac->tid_q))
1227                         return;
1228
1229                 tid = list_first_entry(&ac->tid_q, struct ath_atx_tid, list);
1230                 list_del(&tid->list);
1231                 tid->sched = false;
1232
1233                 if (tid->paused)
1234                         continue;
1235
1236                 ath_tx_sched_aggr(sc, txq, tid);
1237
1238                 /*
1239                  * add tid to round-robin queue if more frames
1240                  * are pending for the tid
1241                  */
1242                 if (!list_empty(&tid->buf_q))
1243                         ath_tx_queue_tid(txq, tid);
1244
1245                 break;
1246         } while (!list_empty(&ac->tid_q));
1247
1248         if (!list_empty(&ac->tid_q)) {
1249                 if (!ac->sched) {
1250                         ac->sched = true;
1251                         list_add_tail(&ac->list, &txq->axq_acq);
1252                 }
1253         }
1254 }
1255
1256 /***********/
1257 /* TX, DMA */
1258 /***********/
1259
1260 /*
1261  * Insert a chain of ath_buf (descriptors) on a txq and
1262  * assume the descriptors are already chained together by caller.
1263  */
1264 static void ath_tx_txqaddbuf(struct ath_softc *sc, struct ath_txq *txq,
1265                              struct list_head *head)
1266 {
1267         struct ath_hw *ah = sc->sc_ah;
1268         struct ath_common *common = ath9k_hw_common(ah);
1269         struct ath_buf *bf;
1270
1271         /*
1272          * Insert the frame on the outbound list and
1273          * pass it on to the hardware.
1274          */
1275
1276         if (list_empty(head))
1277                 return;
1278
1279         bf = list_first_entry(head, struct ath_buf, list);
1280
1281         ath_dbg(common, ATH_DBG_QUEUE,
1282                 "qnum: %d, txq depth: %d\n", txq->axq_qnum, txq->axq_depth);
1283
1284         if (sc->sc_ah->caps.hw_caps & ATH9K_HW_CAP_EDMA) {
1285                 if (txq->axq_depth >= ATH_TXFIFO_DEPTH) {
1286                         list_splice_tail_init(head, &txq->txq_fifo_pending);
1287                         return;
1288                 }
1289                 if (!list_empty(&txq->txq_fifo[txq->txq_headidx]))
1290                         ath_dbg(common, ATH_DBG_XMIT,
1291                                 "Initializing tx fifo %d which is non-empty\n",
1292                                 txq->txq_headidx);
1293                 INIT_LIST_HEAD(&txq->txq_fifo[txq->txq_headidx]);
1294                 list_splice_init(head, &txq->txq_fifo[txq->txq_headidx]);
1295                 INCR(txq->txq_headidx, ATH_TXFIFO_DEPTH);
1296                 ath9k_hw_puttxbuf(ah, txq->axq_qnum, bf->bf_daddr);
1297                 ath_dbg(common, ATH_DBG_XMIT, "TXDP[%u] = %llx (%p)\n",
1298                         txq->axq_qnum, ito64(bf->bf_daddr), bf->bf_desc);
1299         } else {
1300                 list_splice_tail_init(head, &txq->axq_q);
1301
1302                 if (txq->axq_link == NULL) {
1303                         ath9k_hw_puttxbuf(ah, txq->axq_qnum, bf->bf_daddr);
1304                         ath_dbg(common, ATH_DBG_XMIT, "TXDP[%u] = %llx (%p)\n",
1305                                 txq->axq_qnum, ito64(bf->bf_daddr),
1306                                 bf->bf_desc);
1307                 } else {
1308                         *txq->axq_link = bf->bf_daddr;
1309                         ath_dbg(common, ATH_DBG_XMIT,
1310                                 "link[%u] (%p)=%llx (%p)\n",
1311                                 txq->axq_qnum, txq->axq_link,
1312                                 ito64(bf->bf_daddr), bf->bf_desc);
1313                 }
1314                 ath9k_hw_get_desc_link(ah, bf->bf_lastbf->bf_desc,
1315                                        &txq->axq_link);
1316                 ath9k_hw_txstart(ah, txq->axq_qnum);
1317         }
1318         txq->axq_depth++;
1319 }
1320
1321 static void ath_tx_send_ampdu(struct ath_softc *sc, struct ath_atx_tid *tid,
1322                               struct ath_buf *bf, struct ath_tx_control *txctl)
1323 {
1324         struct ath_frame_info *fi = get_frame_info(bf->bf_mpdu);
1325         struct list_head bf_head;
1326
1327         bf->bf_state.bf_type |= BUF_AMPDU;
1328         TX_STAT_INC(txctl->txq->axq_qnum, a_queued);
1329
1330         /*
1331          * Do not queue to h/w when any of the following conditions is true:
1332          * - there are pending frames in software queue
1333          * - the TID is currently paused for ADDBA/BAR request
1334          * - seqno is not within block-ack window
1335          * - h/w queue depth exceeds low water mark
1336          */
1337         if (!list_empty(&tid->buf_q) || tid->paused ||
1338             !BAW_WITHIN(tid->seq_start, tid->baw_size, fi->seqno) ||
1339             txctl->txq->axq_depth >= ATH_AGGR_MIN_QDEPTH) {
1340                 /*
1341                  * Add this frame to software queue for scheduling later
1342                  * for aggregation.
1343                  */
1344                 list_add_tail(&bf->list, &tid->buf_q);
1345                 ath_tx_queue_tid(txctl->txq, tid);
1346                 return;
1347         }
1348
1349         INIT_LIST_HEAD(&bf_head);
1350         list_add(&bf->list, &bf_head);
1351
1352         /* Add sub-frame to BAW */
1353         if (!fi->retries)
1354                 ath_tx_addto_baw(sc, tid, fi->seqno);
1355
1356         /* Queue to h/w without aggregation */
1357         bf->bf_lastbf = bf;
1358         ath_buf_set_rate(sc, bf, fi->framelen);
1359         ath_tx_txqaddbuf(sc, txctl->txq, &bf_head);
1360 }
1361
1362 static void ath_tx_send_normal(struct ath_softc *sc, struct ath_txq *txq,
1363                                struct ath_atx_tid *tid,
1364                                struct list_head *bf_head)
1365 {
1366         struct ath_frame_info *fi;
1367         struct ath_buf *bf;
1368
1369         bf = list_first_entry(bf_head, struct ath_buf, list);
1370         bf->bf_state.bf_type &= ~BUF_AMPDU;
1371
1372         /* update starting sequence number for subsequent ADDBA request */
1373         if (tid)
1374                 INCR(tid->seq_start, IEEE80211_SEQ_MAX);
1375
1376         bf->bf_lastbf = bf;
1377         fi = get_frame_info(bf->bf_mpdu);
1378         ath_buf_set_rate(sc, bf, fi->framelen);
1379         ath_tx_txqaddbuf(sc, txq, bf_head);
1380         TX_STAT_INC(txq->axq_qnum, queued);
1381 }
1382
1383 static enum ath9k_pkt_type get_hw_packet_type(struct sk_buff *skb)
1384 {
1385         struct ieee80211_hdr *hdr;
1386         enum ath9k_pkt_type htype;
1387         __le16 fc;
1388
1389         hdr = (struct ieee80211_hdr *)skb->data;
1390         fc = hdr->frame_control;
1391
1392         if (ieee80211_is_beacon(fc))
1393                 htype = ATH9K_PKT_TYPE_BEACON;
1394         else if (ieee80211_is_probe_resp(fc))
1395                 htype = ATH9K_PKT_TYPE_PROBE_RESP;
1396         else if (ieee80211_is_atim(fc))
1397                 htype = ATH9K_PKT_TYPE_ATIM;
1398         else if (ieee80211_is_pspoll(fc))
1399                 htype = ATH9K_PKT_TYPE_PSPOLL;
1400         else
1401                 htype = ATH9K_PKT_TYPE_NORMAL;
1402
1403         return htype;
1404 }
1405
1406 static void setup_frame_info(struct ieee80211_hw *hw, struct sk_buff *skb,
1407                              int framelen)
1408 {
1409         struct ath_wiphy *aphy = hw->priv;
1410         struct ath_softc *sc = aphy->sc;
1411         struct ieee80211_tx_info *tx_info = IEEE80211_SKB_CB(skb);
1412         struct ieee80211_sta *sta = tx_info->control.sta;
1413         struct ieee80211_key_conf *hw_key = tx_info->control.hw_key;
1414         struct ieee80211_hdr *hdr;
1415         struct ath_frame_info *fi = get_frame_info(skb);
1416         struct ath_node *an;
1417         struct ath_atx_tid *tid;
1418         enum ath9k_key_type keytype;
1419         u16 seqno = 0;
1420         u8 tidno;
1421
1422         keytype = ath9k_cmn_get_hw_crypto_keytype(skb);
1423
1424         hdr = (struct ieee80211_hdr *)skb->data;
1425         if (sta && ieee80211_is_data_qos(hdr->frame_control) &&
1426                 conf_is_ht(&hw->conf) && (sc->sc_flags & SC_OP_TXAGGR)) {
1427
1428                 an = (struct ath_node *) sta->drv_priv;
1429                 tidno = ieee80211_get_qos_ctl(hdr)[0] & IEEE80211_QOS_CTL_TID_MASK;
1430
1431                 /*
1432                  * Override seqno set by upper layer with the one
1433                  * in tx aggregation state.
1434                  */
1435                 tid = ATH_AN_2_TID(an, tidno);
1436                 seqno = tid->seq_next;
1437                 hdr->seq_ctrl = cpu_to_le16(seqno << IEEE80211_SEQ_SEQ_SHIFT);
1438                 INCR(tid->seq_next, IEEE80211_SEQ_MAX);
1439         }
1440
1441         memset(fi, 0, sizeof(*fi));
1442         if (hw_key)
1443                 fi->keyix = hw_key->hw_key_idx;
1444         else
1445                 fi->keyix = ATH9K_TXKEYIX_INVALID;
1446         fi->keytype = keytype;
1447         fi->framelen = framelen;
1448         fi->seqno = seqno;
1449 }
1450
1451 static int setup_tx_flags(struct sk_buff *skb)
1452 {
1453         struct ieee80211_tx_info *tx_info = IEEE80211_SKB_CB(skb);
1454         int flags = 0;
1455
1456         flags |= ATH9K_TXDESC_CLRDMASK; /* needed for crypto errors */
1457         flags |= ATH9K_TXDESC_INTREQ;
1458
1459         if (tx_info->flags & IEEE80211_TX_CTL_NO_ACK)
1460                 flags |= ATH9K_TXDESC_NOACK;
1461
1462         if (tx_info->flags & IEEE80211_TX_CTL_LDPC)
1463                 flags |= ATH9K_TXDESC_LDPC;
1464
1465         return flags;
1466 }
1467
1468 /*
1469  * rix - rate index
1470  * pktlen - total bytes (delims + data + fcs + pads + pad delims)
1471  * width  - 0 for 20 MHz, 1 for 40 MHz
1472  * half_gi - to use 4us v/s 3.6 us for symbol time
1473  */
1474 static u32 ath_pkt_duration(struct ath_softc *sc, u8 rix, int pktlen,
1475                             int width, int half_gi, bool shortPreamble)
1476 {
1477         u32 nbits, nsymbits, duration, nsymbols;
1478         int streams;
1479
1480         /* find number of symbols: PLCP + data */
1481         streams = HT_RC_2_STREAMS(rix);
1482         nbits = (pktlen << 3) + OFDM_PLCP_BITS;
1483         nsymbits = bits_per_symbol[rix % 8][width] * streams;
1484         nsymbols = (nbits + nsymbits - 1) / nsymbits;
1485
1486         if (!half_gi)
1487                 duration = SYMBOL_TIME(nsymbols);
1488         else
1489                 duration = SYMBOL_TIME_HALFGI(nsymbols);
1490
1491         /* addup duration for legacy/ht training and signal fields */
1492         duration += L_STF + L_LTF + L_SIG + HT_SIG + HT_STF + HT_LTF(streams);
1493
1494         return duration;
1495 }
1496
1497 u8 ath_txchainmask_reduction(struct ath_softc *sc, u8 chainmask, u32 rate)
1498 {
1499         struct ath_hw *ah = sc->sc_ah;
1500         struct ath9k_channel *curchan = ah->curchan;
1501         if ((sc->sc_flags & SC_OP_ENABLE_APM) &&
1502                         (curchan->channelFlags & CHANNEL_5GHZ) &&
1503                         (chainmask == 0x7) && (rate < 0x90))
1504                 return 0x3;
1505         else
1506                 return chainmask;
1507 }
1508
1509 static void ath_buf_set_rate(struct ath_softc *sc, struct ath_buf *bf, int len)
1510 {
1511         struct ath_common *common = ath9k_hw_common(sc->sc_ah);
1512         struct ath9k_11n_rate_series series[4];
1513         struct sk_buff *skb;
1514         struct ieee80211_tx_info *tx_info;
1515         struct ieee80211_tx_rate *rates;
1516         const struct ieee80211_rate *rate;
1517         struct ieee80211_hdr *hdr;
1518         int i, flags = 0;
1519         u8 rix = 0, ctsrate = 0;
1520         bool is_pspoll;
1521
1522         memset(series, 0, sizeof(struct ath9k_11n_rate_series) * 4);
1523
1524         skb = bf->bf_mpdu;
1525         tx_info = IEEE80211_SKB_CB(skb);
1526         rates = tx_info->control.rates;
1527         hdr = (struct ieee80211_hdr *)skb->data;
1528         is_pspoll = ieee80211_is_pspoll(hdr->frame_control);
1529
1530         /*
1531          * We check if Short Preamble is needed for the CTS rate by
1532          * checking the BSS's global flag.
1533          * But for the rate series, IEEE80211_TX_RC_USE_SHORT_PREAMBLE is used.
1534          */
1535         rate = ieee80211_get_rts_cts_rate(sc->hw, tx_info);
1536         ctsrate = rate->hw_value;
1537         if (sc->sc_flags & SC_OP_PREAMBLE_SHORT)
1538                 ctsrate |= rate->hw_value_short;
1539
1540         for (i = 0; i < 4; i++) {
1541                 bool is_40, is_sgi, is_sp;
1542                 int phy;
1543
1544                 if (!rates[i].count || (rates[i].idx < 0))
1545                         continue;
1546
1547                 rix = rates[i].idx;
1548                 series[i].Tries = rates[i].count;
1549
1550                 if ((sc->config.ath_aggr_prot && bf_isaggr(bf)) ||
1551                     (rates[i].flags & IEEE80211_TX_RC_USE_RTS_CTS)) {
1552                         series[i].RateFlags |= ATH9K_RATESERIES_RTS_CTS;
1553                         flags |= ATH9K_TXDESC_RTSENA;
1554                 } else if (rates[i].flags & IEEE80211_TX_RC_USE_CTS_PROTECT) {
1555                         series[i].RateFlags |= ATH9K_RATESERIES_RTS_CTS;
1556                         flags |= ATH9K_TXDESC_CTSENA;
1557                 }
1558
1559                 if (rates[i].flags & IEEE80211_TX_RC_40_MHZ_WIDTH)
1560                         series[i].RateFlags |= ATH9K_RATESERIES_2040;
1561                 if (rates[i].flags & IEEE80211_TX_RC_SHORT_GI)
1562                         series[i].RateFlags |= ATH9K_RATESERIES_HALFGI;
1563
1564                 is_sgi = !!(rates[i].flags & IEEE80211_TX_RC_SHORT_GI);
1565                 is_40 = !!(rates[i].flags & IEEE80211_TX_RC_40_MHZ_WIDTH);
1566                 is_sp = !!(rates[i].flags & IEEE80211_TX_RC_USE_SHORT_PREAMBLE);
1567
1568                 if (rates[i].flags & IEEE80211_TX_RC_MCS) {
1569                         /* MCS rates */
1570                         series[i].Rate = rix | 0x80;
1571                         series[i].ChSel = ath_txchainmask_reduction(sc,
1572                                         common->tx_chainmask, series[i].Rate);
1573                         series[i].PktDuration = ath_pkt_duration(sc, rix, len,
1574                                  is_40, is_sgi, is_sp);
1575                         if (rix < 8 && (tx_info->flags & IEEE80211_TX_CTL_STBC))
1576                                 series[i].RateFlags |= ATH9K_RATESERIES_STBC;
1577                         continue;
1578                 }
1579
1580                 /* legacy rates */
1581                 if ((tx_info->band == IEEE80211_BAND_2GHZ) &&
1582                     !(rate->flags & IEEE80211_RATE_ERP_G))
1583                         phy = WLAN_RC_PHY_CCK;
1584                 else
1585                         phy = WLAN_RC_PHY_OFDM;
1586
1587                 rate = &sc->sbands[tx_info->band].bitrates[rates[i].idx];
1588                 series[i].Rate = rate->hw_value;
1589                 if (rate->hw_value_short) {
1590                         if (rates[i].flags & IEEE80211_TX_RC_USE_SHORT_PREAMBLE)
1591                                 series[i].Rate |= rate->hw_value_short;
1592                 } else {
1593                         is_sp = false;
1594                 }
1595
1596                 if (bf->bf_state.bfs_paprd)
1597                         series[i].ChSel = common->tx_chainmask;
1598                 else
1599                         series[i].ChSel = ath_txchainmask_reduction(sc,
1600                                         common->tx_chainmask, series[i].Rate);
1601
1602                 series[i].PktDuration = ath9k_hw_computetxtime(sc->sc_ah,
1603                         phy, rate->bitrate * 100, len, rix, is_sp);
1604         }
1605
1606         /* For AR5416 - RTS cannot be followed by a frame larger than 8K */
1607         if (bf_isaggr(bf) && (len > sc->sc_ah->caps.rts_aggr_limit))
1608                 flags &= ~ATH9K_TXDESC_RTSENA;
1609
1610         /* ATH9K_TXDESC_RTSENA and ATH9K_TXDESC_CTSENA are mutually exclusive. */
1611         if (flags & ATH9K_TXDESC_RTSENA)
1612                 flags &= ~ATH9K_TXDESC_CTSENA;
1613
1614         /* set dur_update_en for l-sig computation except for PS-Poll frames */
1615         ath9k_hw_set11n_ratescenario(sc->sc_ah, bf->bf_desc,
1616                                      bf->bf_lastbf->bf_desc,
1617                                      !is_pspoll, ctsrate,
1618                                      0, series, 4, flags);
1619
1620         if (sc->config.ath_aggr_prot && flags)
1621                 ath9k_hw_set11n_burstduration(sc->sc_ah, bf->bf_desc, 8192);
1622 }
1623
1624 static struct ath_buf *ath_tx_setup_buffer(struct ieee80211_hw *hw,
1625                                            struct ath_txq *txq,
1626                                            struct sk_buff *skb)
1627 {
1628         struct ath_wiphy *aphy = hw->priv;
1629         struct ath_softc *sc = aphy->sc;
1630         struct ath_hw *ah = sc->sc_ah;
1631         struct ath_common *common = ath9k_hw_common(sc->sc_ah);
1632         struct ath_frame_info *fi = get_frame_info(skb);
1633         struct ath_buf *bf;
1634         struct ath_desc *ds;
1635         int frm_type;
1636
1637         bf = ath_tx_get_buffer(sc);
1638         if (!bf) {
1639                 ath_dbg(common, ATH_DBG_XMIT, "TX buffers are full\n");
1640                 return NULL;
1641         }
1642
1643         ATH_TXBUF_RESET(bf);
1644
1645         bf->aphy = aphy;
1646         bf->bf_flags = setup_tx_flags(skb);
1647         bf->bf_mpdu = skb;
1648
1649         bf->bf_buf_addr = dma_map_single(sc->dev, skb->data,
1650                                          skb->len, DMA_TO_DEVICE);
1651         if (unlikely(dma_mapping_error(sc->dev, bf->bf_buf_addr))) {
1652                 bf->bf_mpdu = NULL;
1653                 bf->bf_buf_addr = 0;
1654                 ath_err(ath9k_hw_common(sc->sc_ah),
1655                         "dma_mapping_error() on TX\n");
1656                 ath_tx_return_buffer(sc, bf);
1657                 return NULL;
1658         }
1659
1660         frm_type = get_hw_packet_type(skb);
1661
1662         ds = bf->bf_desc;
1663         ath9k_hw_set_desc_link(ah, ds, 0);
1664
1665         ath9k_hw_set11n_txdesc(ah, ds, fi->framelen, frm_type, MAX_RATE_POWER,
1666                                fi->keyix, fi->keytype, bf->bf_flags);
1667
1668         ath9k_hw_filltxdesc(ah, ds,
1669                             skb->len,   /* segment length */
1670                             true,       /* first segment */
1671                             true,       /* last segment */
1672                             ds,         /* first descriptor */
1673                             bf->bf_buf_addr,
1674                             txq->axq_qnum);
1675
1676
1677         return bf;
1678 }
1679
1680 /* FIXME: tx power */
1681 static void ath_tx_start_dma(struct ath_softc *sc, struct ath_buf *bf,
1682                              struct ath_tx_control *txctl)
1683 {
1684         struct sk_buff *skb = bf->bf_mpdu;
1685         struct ieee80211_tx_info *tx_info = IEEE80211_SKB_CB(skb);
1686         struct ieee80211_hdr *hdr = (struct ieee80211_hdr *)skb->data;
1687         struct list_head bf_head;
1688         struct ath_atx_tid *tid;
1689         u8 tidno;
1690
1691         spin_lock_bh(&txctl->txq->axq_lock);
1692
1693         if ((tx_info->flags & IEEE80211_TX_CTL_AMPDU) && txctl->an) {
1694                 tidno = ieee80211_get_qos_ctl(hdr)[0] &
1695                         IEEE80211_QOS_CTL_TID_MASK;
1696                 tid = ATH_AN_2_TID(txctl->an, tidno);
1697
1698                 WARN_ON(tid->ac->txq != txctl->txq);
1699                 /*
1700                  * Try aggregation if it's a unicast data frame
1701                  * and the destination is HT capable.
1702                  */
1703                 ath_tx_send_ampdu(sc, tid, bf, txctl);
1704         } else {
1705                 INIT_LIST_HEAD(&bf_head);
1706                 list_add_tail(&bf->list, &bf_head);
1707
1708                 bf->bf_state.bfs_ftype = txctl->frame_type;
1709                 bf->bf_state.bfs_paprd = txctl->paprd;
1710
1711                 if (bf->bf_state.bfs_paprd)
1712                         ar9003_hw_set_paprd_txdesc(sc->sc_ah, bf->bf_desc,
1713                                                    bf->bf_state.bfs_paprd);
1714
1715                 ath_tx_send_normal(sc, txctl->txq, NULL, &bf_head);
1716         }
1717
1718         spin_unlock_bh(&txctl->txq->axq_lock);
1719 }
1720
1721 /* Upon failure caller should free skb */
1722 int ath_tx_start(struct ieee80211_hw *hw, struct sk_buff *skb,
1723                  struct ath_tx_control *txctl)
1724 {
1725         struct ieee80211_hdr *hdr = (struct ieee80211_hdr *) skb->data;
1726         struct ieee80211_tx_info *info = IEEE80211_SKB_CB(skb);
1727         struct ieee80211_sta *sta = info->control.sta;
1728         struct ath_wiphy *aphy = hw->priv;
1729         struct ath_softc *sc = aphy->sc;
1730         struct ath_txq *txq = txctl->txq;
1731         struct ath_buf *bf;
1732         int padpos, padsize;
1733         int frmlen = skb->len + FCS_LEN;
1734         int q;
1735
1736         /* NOTE:  sta can be NULL according to net/mac80211.h */
1737         if (sta)
1738                 txctl->an = (struct ath_node *)sta->drv_priv;
1739
1740         if (info->control.hw_key)
1741                 frmlen += info->control.hw_key->icv_len;
1742
1743         /*
1744          * As a temporary workaround, assign seq# here; this will likely need
1745          * to be cleaned up to work better with Beacon transmission and virtual
1746          * BSSes.
1747          */
1748         if (info->flags & IEEE80211_TX_CTL_ASSIGN_SEQ) {
1749                 if (info->flags & IEEE80211_TX_CTL_FIRST_FRAGMENT)
1750                         sc->tx.seq_no += 0x10;
1751                 hdr->seq_ctrl &= cpu_to_le16(IEEE80211_SCTL_FRAG);
1752                 hdr->seq_ctrl |= cpu_to_le16(sc->tx.seq_no);
1753         }
1754
1755         /* Add the padding after the header if this is not already done */
1756         padpos = ath9k_cmn_padpos(hdr->frame_control);
1757         padsize = padpos & 3;
1758         if (padsize && skb->len > padpos) {
1759                 if (skb_headroom(skb) < padsize)
1760                         return -ENOMEM;
1761
1762                 skb_push(skb, padsize);
1763                 memmove(skb->data, skb->data + padsize, padpos);
1764         }
1765
1766         setup_frame_info(hw, skb, frmlen);
1767
1768         /*
1769          * At this point, the vif, hw_key and sta pointers in the tx control
1770          * info are no longer valid (overwritten by the ath_frame_info data.
1771          */
1772
1773         bf = ath_tx_setup_buffer(hw, txctl->txq, skb);
1774         if (unlikely(!bf))
1775                 return -ENOMEM;
1776
1777         q = skb_get_queue_mapping(skb);
1778         spin_lock_bh(&txq->axq_lock);
1779         if (txq == sc->tx.txq_map[q] &&
1780             ++txq->pending_frames > ATH_MAX_QDEPTH && !txq->stopped) {
1781                 ath_mac80211_stop_queue(sc, q);
1782                 txq->stopped = 1;
1783         }
1784         spin_unlock_bh(&txq->axq_lock);
1785
1786         ath_tx_start_dma(sc, bf, txctl);
1787
1788         return 0;
1789 }
1790
1791 /*****************/
1792 /* TX Completion */
1793 /*****************/
1794
1795 static void ath_tx_complete(struct ath_softc *sc, struct sk_buff *skb,
1796                             struct ath_wiphy *aphy, int tx_flags, int ftype,
1797                             struct ath_txq *txq)
1798 {
1799         struct ieee80211_hw *hw = sc->hw;
1800         struct ieee80211_tx_info *tx_info = IEEE80211_SKB_CB(skb);
1801         struct ath_common *common = ath9k_hw_common(sc->sc_ah);
1802         struct ieee80211_hdr * hdr = (struct ieee80211_hdr *)skb->data;
1803         int q, padpos, padsize;
1804
1805         ath_dbg(common, ATH_DBG_XMIT, "TX complete: skb: %p\n", skb);
1806
1807         if (aphy)
1808                 hw = aphy->hw;
1809
1810         if (tx_flags & ATH_TX_BAR)
1811                 tx_info->flags |= IEEE80211_TX_STAT_AMPDU_NO_BACK;
1812
1813         if (!(tx_flags & (ATH_TX_ERROR | ATH_TX_XRETRY))) {
1814                 /* Frame was ACKed */
1815                 tx_info->flags |= IEEE80211_TX_STAT_ACK;
1816         }
1817
1818         padpos = ath9k_cmn_padpos(hdr->frame_control);
1819         padsize = padpos & 3;
1820         if (padsize && skb->len>padpos+padsize) {
1821                 /*
1822                  * Remove MAC header padding before giving the frame back to
1823                  * mac80211.
1824                  */
1825                 memmove(skb->data + padsize, skb->data, padpos);
1826                 skb_pull(skb, padsize);
1827         }
1828
1829         if (sc->ps_flags & PS_WAIT_FOR_TX_ACK) {
1830                 sc->ps_flags &= ~PS_WAIT_FOR_TX_ACK;
1831                 ath_dbg(common, ATH_DBG_PS,
1832                         "Going back to sleep after having received TX status (0x%lx)\n",
1833                         sc->ps_flags & (PS_WAIT_FOR_BEACON |
1834                                         PS_WAIT_FOR_CAB |
1835                                         PS_WAIT_FOR_PSPOLL_DATA |
1836                                         PS_WAIT_FOR_TX_ACK));
1837         }
1838
1839         if (unlikely(ftype))
1840                 ath9k_tx_status(hw, skb, ftype);
1841         else {
1842                 q = skb_get_queue_mapping(skb);
1843                 if (txq == sc->tx.txq_map[q]) {
1844                         spin_lock_bh(&txq->axq_lock);
1845                         if (WARN_ON(--txq->pending_frames < 0))
1846                                 txq->pending_frames = 0;
1847                         spin_unlock_bh(&txq->axq_lock);
1848                 }
1849
1850                 ieee80211_tx_status(hw, skb);
1851         }
1852 }
1853
1854 static void ath_tx_complete_buf(struct ath_softc *sc, struct ath_buf *bf,
1855                                 struct ath_txq *txq, struct list_head *bf_q,
1856                                 struct ath_tx_status *ts, int txok, int sendbar)
1857 {
1858         struct sk_buff *skb = bf->bf_mpdu;
1859         unsigned long flags;
1860         int tx_flags = 0;
1861
1862         if (sendbar)
1863                 tx_flags = ATH_TX_BAR;
1864
1865         if (!txok) {
1866                 tx_flags |= ATH_TX_ERROR;
1867
1868                 if (bf_isxretried(bf))
1869                         tx_flags |= ATH_TX_XRETRY;
1870         }
1871
1872         dma_unmap_single(sc->dev, bf->bf_buf_addr, skb->len, DMA_TO_DEVICE);
1873         bf->bf_buf_addr = 0;
1874
1875         if (bf->bf_state.bfs_paprd) {
1876                 if (!sc->paprd_pending)
1877                         dev_kfree_skb_any(skb);
1878                 else
1879                         complete(&sc->paprd_complete);
1880         } else {
1881                 ath_debug_stat_tx(sc, bf, ts);
1882                 ath_tx_complete(sc, skb, bf->aphy, tx_flags,
1883                                 bf->bf_state.bfs_ftype, txq);
1884         }
1885         /* At this point, skb (bf->bf_mpdu) is consumed...make sure we don't
1886          * accidentally reference it later.
1887          */
1888         bf->bf_mpdu = NULL;
1889
1890         /*
1891          * Return the list of ath_buf of this mpdu to free queue
1892          */
1893         spin_lock_irqsave(&sc->tx.txbuflock, flags);
1894         list_splice_tail_init(bf_q, &sc->tx.txbuf);
1895         spin_unlock_irqrestore(&sc->tx.txbuflock, flags);
1896 }
1897
1898 static void ath_tx_rc_status(struct ath_buf *bf, struct ath_tx_status *ts,
1899                              int nframes, int nbad, int txok, bool update_rc)
1900 {
1901         struct sk_buff *skb = bf->bf_mpdu;
1902         struct ieee80211_hdr *hdr = (struct ieee80211_hdr *)skb->data;
1903         struct ieee80211_tx_info *tx_info = IEEE80211_SKB_CB(skb);
1904         struct ieee80211_hw *hw = bf->aphy->hw;
1905         struct ath_softc *sc = bf->aphy->sc;
1906         struct ath_hw *ah = sc->sc_ah;
1907         u8 i, tx_rateindex;
1908
1909         if (txok)
1910                 tx_info->status.ack_signal = ts->ts_rssi;
1911
1912         tx_rateindex = ts->ts_rateindex;
1913         WARN_ON(tx_rateindex >= hw->max_rates);
1914
1915         if (ts->ts_status & ATH9K_TXERR_FILT)
1916                 tx_info->flags |= IEEE80211_TX_STAT_TX_FILTERED;
1917         if ((tx_info->flags & IEEE80211_TX_CTL_AMPDU) && update_rc) {
1918                 tx_info->flags |= IEEE80211_TX_STAT_AMPDU;
1919
1920                 BUG_ON(nbad > nframes);
1921
1922                 tx_info->status.ampdu_len = nframes;
1923                 tx_info->status.ampdu_ack_len = nframes - nbad;
1924         }
1925
1926         if ((ts->ts_status & ATH9K_TXERR_FILT) == 0 &&
1927             (bf->bf_flags & ATH9K_TXDESC_NOACK) == 0 && update_rc) {
1928                 /*
1929                  * If an underrun error is seen assume it as an excessive
1930                  * retry only if max frame trigger level has been reached
1931                  * (2 KB for single stream, and 4 KB for dual stream).
1932                  * Adjust the long retry as if the frame was tried
1933                  * hw->max_rate_tries times to affect how rate control updates
1934                  * PER for the failed rate.
1935                  * In case of congestion on the bus penalizing this type of
1936                  * underruns should help hardware actually transmit new frames
1937                  * successfully by eventually preferring slower rates.
1938                  * This itself should also alleviate congestion on the bus.
1939                  */
1940                 if (ieee80211_is_data(hdr->frame_control) &&
1941                     (ts->ts_flags & (ATH9K_TX_DATA_UNDERRUN |
1942                                      ATH9K_TX_DELIM_UNDERRUN)) &&
1943                     ah->tx_trig_level >= sc->sc_ah->caps.tx_triglevel_max)
1944                         tx_info->status.rates[tx_rateindex].count =
1945                                 hw->max_rate_tries;
1946         }
1947
1948         for (i = tx_rateindex + 1; i < hw->max_rates; i++) {
1949                 tx_info->status.rates[i].count = 0;
1950                 tx_info->status.rates[i].idx = -1;
1951         }
1952
1953         tx_info->status.rates[tx_rateindex].count = ts->ts_longretry + 1;
1954 }
1955
1956 static void ath_wake_mac80211_queue(struct ath_softc *sc, int qnum)
1957 {
1958         struct ath_txq *txq;
1959
1960         txq = sc->tx.txq_map[qnum];
1961         spin_lock_bh(&txq->axq_lock);
1962         if (txq->stopped && txq->pending_frames < ATH_MAX_QDEPTH) {
1963                 if (ath_mac80211_start_queue(sc, qnum))
1964                         txq->stopped = 0;
1965         }
1966         spin_unlock_bh(&txq->axq_lock);
1967 }
1968
1969 static void ath_tx_processq(struct ath_softc *sc, struct ath_txq *txq)
1970 {
1971         struct ath_hw *ah = sc->sc_ah;
1972         struct ath_common *common = ath9k_hw_common(ah);
1973         struct ath_buf *bf, *lastbf, *bf_held = NULL;
1974         struct list_head bf_head;
1975         struct ath_desc *ds;
1976         struct ath_tx_status ts;
1977         int txok;
1978         int status;
1979         int qnum;
1980
1981         ath_dbg(common, ATH_DBG_QUEUE, "tx queue %d (%x), link %p\n",
1982                 txq->axq_qnum, ath9k_hw_gettxbuf(sc->sc_ah, txq->axq_qnum),
1983                 txq->axq_link);
1984
1985         for (;;) {
1986                 spin_lock_bh(&txq->axq_lock);
1987                 if (list_empty(&txq->axq_q)) {
1988                         txq->axq_link = NULL;
1989                         spin_unlock_bh(&txq->axq_lock);
1990                         break;
1991                 }
1992                 bf = list_first_entry(&txq->axq_q, struct ath_buf, list);
1993
1994                 /*
1995                  * There is a race condition that a BH gets scheduled
1996                  * after sw writes TxE and before hw re-load the last
1997                  * descriptor to get the newly chained one.
1998                  * Software must keep the last DONE descriptor as a
1999                  * holding descriptor - software does so by marking
2000                  * it with the STALE flag.
2001                  */
2002                 bf_held = NULL;
2003                 if (bf->bf_stale) {
2004                         bf_held = bf;
2005                         if (list_is_last(&bf_held->list, &txq->axq_q)) {
2006                                 spin_unlock_bh(&txq->axq_lock);
2007                                 break;
2008                         } else {
2009                                 bf = list_entry(bf_held->list.next,
2010                                                 struct ath_buf, list);
2011                         }
2012                 }
2013
2014                 lastbf = bf->bf_lastbf;
2015                 ds = lastbf->bf_desc;
2016
2017                 memset(&ts, 0, sizeof(ts));
2018                 status = ath9k_hw_txprocdesc(ah, ds, &ts);
2019                 if (status == -EINPROGRESS) {
2020                         spin_unlock_bh(&txq->axq_lock);
2021                         break;
2022                 }
2023
2024                 /*
2025                  * Remove ath_buf's of the same transmit unit from txq,
2026                  * however leave the last descriptor back as the holding
2027                  * descriptor for hw.
2028                  */
2029                 lastbf->bf_stale = true;
2030                 INIT_LIST_HEAD(&bf_head);
2031                 if (!list_is_singular(&lastbf->list))
2032                         list_cut_position(&bf_head,
2033                                 &txq->axq_q, lastbf->list.prev);
2034
2035                 txq->axq_depth--;
2036                 txok = !(ts.ts_status & ATH9K_TXERR_MASK);
2037                 txq->axq_tx_inprogress = false;
2038                 if (bf_held)
2039                         list_del(&bf_held->list);
2040                 spin_unlock_bh(&txq->axq_lock);
2041
2042                 if (bf_held)
2043                         ath_tx_return_buffer(sc, bf_held);
2044
2045                 if (!bf_isampdu(bf)) {
2046                         /*
2047                          * This frame is sent out as a single frame.
2048                          * Use hardware retry status for this frame.
2049                          */
2050                         if (ts.ts_status & ATH9K_TXERR_XRETRY)
2051                                 bf->bf_state.bf_type |= BUF_XRETRY;
2052                         ath_tx_rc_status(bf, &ts, 1, txok ? 0 : 1, txok, true);
2053                 }
2054
2055                 qnum = skb_get_queue_mapping(bf->bf_mpdu);
2056
2057                 if (bf_isampdu(bf))
2058                         ath_tx_complete_aggr(sc, txq, bf, &bf_head, &ts, txok,
2059                                              true);
2060                 else
2061                         ath_tx_complete_buf(sc, bf, txq, &bf_head, &ts, txok, 0);
2062
2063                 if (txq == sc->tx.txq_map[qnum])
2064                         ath_wake_mac80211_queue(sc, qnum);
2065
2066                 spin_lock_bh(&txq->axq_lock);
2067                 if (sc->sc_flags & SC_OP_TXAGGR)
2068                         ath_txq_schedule(sc, txq);
2069                 spin_unlock_bh(&txq->axq_lock);
2070         }
2071 }
2072
2073 static void ath_tx_complete_poll_work(struct work_struct *work)
2074 {
2075         struct ath_softc *sc = container_of(work, struct ath_softc,
2076                         tx_complete_work.work);
2077         struct ath_txq *txq;
2078         int i;
2079         bool needreset = false;
2080
2081         for (i = 0; i < ATH9K_NUM_TX_QUEUES; i++)
2082                 if (ATH_TXQ_SETUP(sc, i)) {
2083                         txq = &sc->tx.txq[i];
2084                         spin_lock_bh(&txq->axq_lock);
2085                         if (txq->axq_depth) {
2086                                 if (txq->axq_tx_inprogress) {
2087                                         needreset = true;
2088                                         spin_unlock_bh(&txq->axq_lock);
2089                                         break;
2090                                 } else {
2091                                         txq->axq_tx_inprogress = true;
2092                                 }
2093                         }
2094                         spin_unlock_bh(&txq->axq_lock);
2095                 }
2096
2097         if (needreset) {
2098                 ath_dbg(ath9k_hw_common(sc->sc_ah), ATH_DBG_RESET,
2099                         "tx hung, resetting the chip\n");
2100                 ath9k_ps_wakeup(sc);
2101                 ath_reset(sc, true);
2102                 ath9k_ps_restore(sc);
2103         }
2104
2105         ieee80211_queue_delayed_work(sc->hw, &sc->tx_complete_work,
2106                         msecs_to_jiffies(ATH_TX_COMPLETE_POLL_INT));
2107 }
2108
2109
2110
2111 void ath_tx_tasklet(struct ath_softc *sc)
2112 {
2113         int i;
2114         u32 qcumask = ((1 << ATH9K_NUM_TX_QUEUES) - 1);
2115
2116         ath9k_hw_gettxintrtxqs(sc->sc_ah, &qcumask);
2117
2118         for (i = 0; i < ATH9K_NUM_TX_QUEUES; i++) {
2119                 if (ATH_TXQ_SETUP(sc, i) && (qcumask & (1 << i)))
2120                         ath_tx_processq(sc, &sc->tx.txq[i]);
2121         }
2122 }
2123
2124 void ath_tx_edma_tasklet(struct ath_softc *sc)
2125 {
2126         struct ath_tx_status txs;
2127         struct ath_common *common = ath9k_hw_common(sc->sc_ah);
2128         struct ath_hw *ah = sc->sc_ah;
2129         struct ath_txq *txq;
2130         struct ath_buf *bf, *lastbf;
2131         struct list_head bf_head;
2132         int status;
2133         int txok;
2134         int qnum;
2135
2136         for (;;) {
2137                 status = ath9k_hw_txprocdesc(ah, NULL, (void *)&txs);
2138                 if (status == -EINPROGRESS)
2139                         break;
2140                 if (status == -EIO) {
2141                         ath_dbg(common, ATH_DBG_XMIT,
2142                                 "Error processing tx status\n");
2143                         break;
2144                 }
2145
2146                 /* Skip beacon completions */
2147                 if (txs.qid == sc->beacon.beaconq)
2148                         continue;
2149
2150                 txq = &sc->tx.txq[txs.qid];
2151
2152                 spin_lock_bh(&txq->axq_lock);
2153                 if (list_empty(&txq->txq_fifo[txq->txq_tailidx])) {
2154                         spin_unlock_bh(&txq->axq_lock);
2155                         return;
2156                 }
2157
2158                 bf = list_first_entry(&txq->txq_fifo[txq->txq_tailidx],
2159                                       struct ath_buf, list);
2160                 lastbf = bf->bf_lastbf;
2161
2162                 INIT_LIST_HEAD(&bf_head);
2163                 list_cut_position(&bf_head, &txq->txq_fifo[txq->txq_tailidx],
2164                                   &lastbf->list);
2165                 INCR(txq->txq_tailidx, ATH_TXFIFO_DEPTH);
2166                 txq->axq_depth--;
2167                 txq->axq_tx_inprogress = false;
2168                 spin_unlock_bh(&txq->axq_lock);
2169
2170                 txok = !(txs.ts_status & ATH9K_TXERR_MASK);
2171
2172                 if (!bf_isampdu(bf)) {
2173                         if (txs.ts_status & ATH9K_TXERR_XRETRY)
2174                                 bf->bf_state.bf_type |= BUF_XRETRY;
2175                         ath_tx_rc_status(bf, &txs, 1, txok ? 0 : 1, txok, true);
2176                 }
2177
2178                 qnum = skb_get_queue_mapping(bf->bf_mpdu);
2179
2180                 if (bf_isampdu(bf))
2181                         ath_tx_complete_aggr(sc, txq, bf, &bf_head, &txs,
2182                                              txok, true);
2183                 else
2184                         ath_tx_complete_buf(sc, bf, txq, &bf_head,
2185                                             &txs, txok, 0);
2186
2187                 if (txq == sc->tx.txq_map[qnum])
2188                         ath_wake_mac80211_queue(sc, qnum);
2189
2190                 spin_lock_bh(&txq->axq_lock);
2191                 if (!list_empty(&txq->txq_fifo_pending)) {
2192                         INIT_LIST_HEAD(&bf_head);
2193                         bf = list_first_entry(&txq->txq_fifo_pending,
2194                                 struct ath_buf, list);
2195                         list_cut_position(&bf_head, &txq->txq_fifo_pending,
2196                                 &bf->bf_lastbf->list);
2197                         ath_tx_txqaddbuf(sc, txq, &bf_head);
2198                 } else if (sc->sc_flags & SC_OP_TXAGGR)
2199                         ath_txq_schedule(sc, txq);
2200                 spin_unlock_bh(&txq->axq_lock);
2201         }
2202 }
2203
2204 /*****************/
2205 /* Init, Cleanup */
2206 /*****************/
2207
2208 static int ath_txstatus_setup(struct ath_softc *sc, int size)
2209 {
2210         struct ath_descdma *dd = &sc->txsdma;
2211         u8 txs_len = sc->sc_ah->caps.txs_len;
2212
2213         dd->dd_desc_len = size * txs_len;
2214         dd->dd_desc = dma_alloc_coherent(sc->dev, dd->dd_desc_len,
2215                                          &dd->dd_desc_paddr, GFP_KERNEL);
2216         if (!dd->dd_desc)
2217                 return -ENOMEM;
2218
2219         return 0;
2220 }
2221
2222 static int ath_tx_edma_init(struct ath_softc *sc)
2223 {
2224         int err;
2225
2226         err = ath_txstatus_setup(sc, ATH_TXSTATUS_RING_SIZE);
2227         if (!err)
2228                 ath9k_hw_setup_statusring(sc->sc_ah, sc->txsdma.dd_desc,
2229                                           sc->txsdma.dd_desc_paddr,
2230                                           ATH_TXSTATUS_RING_SIZE);
2231
2232         return err;
2233 }
2234
2235 static void ath_tx_edma_cleanup(struct ath_softc *sc)
2236 {
2237         struct ath_descdma *dd = &sc->txsdma;
2238
2239         dma_free_coherent(sc->dev, dd->dd_desc_len, dd->dd_desc,
2240                           dd->dd_desc_paddr);
2241 }
2242
2243 int ath_tx_init(struct ath_softc *sc, int nbufs)
2244 {
2245         struct ath_common *common = ath9k_hw_common(sc->sc_ah);
2246         int error = 0;
2247
2248         spin_lock_init(&sc->tx.txbuflock);
2249
2250         error = ath_descdma_setup(sc, &sc->tx.txdma, &sc->tx.txbuf,
2251                                   "tx", nbufs, 1, 1);
2252         if (error != 0) {
2253                 ath_err(common,
2254                         "Failed to allocate tx descriptors: %d\n", error);
2255                 goto err;
2256         }
2257
2258         error = ath_descdma_setup(sc, &sc->beacon.bdma, &sc->beacon.bbuf,
2259                                   "beacon", ATH_BCBUF, 1, 1);
2260         if (error != 0) {
2261                 ath_err(common,
2262                         "Failed to allocate beacon descriptors: %d\n", error);
2263                 goto err;
2264         }
2265
2266         INIT_DELAYED_WORK(&sc->tx_complete_work, ath_tx_complete_poll_work);
2267
2268         if (sc->sc_ah->caps.hw_caps & ATH9K_HW_CAP_EDMA) {
2269                 error = ath_tx_edma_init(sc);
2270                 if (error)
2271                         goto err;
2272         }
2273
2274 err:
2275         if (error != 0)
2276                 ath_tx_cleanup(sc);
2277
2278         return error;
2279 }
2280
2281 void ath_tx_cleanup(struct ath_softc *sc)
2282 {
2283         if (sc->beacon.bdma.dd_desc_len != 0)
2284                 ath_descdma_cleanup(sc, &sc->beacon.bdma, &sc->beacon.bbuf);
2285
2286         if (sc->tx.txdma.dd_desc_len != 0)
2287                 ath_descdma_cleanup(sc, &sc->tx.txdma, &sc->tx.txbuf);
2288
2289         if (sc->sc_ah->caps.hw_caps & ATH9K_HW_CAP_EDMA)
2290                 ath_tx_edma_cleanup(sc);
2291 }
2292
2293 void ath_tx_node_init(struct ath_softc *sc, struct ath_node *an)
2294 {
2295         struct ath_atx_tid *tid;
2296         struct ath_atx_ac *ac;
2297         int tidno, acno;
2298
2299         for (tidno = 0, tid = &an->tid[tidno];
2300              tidno < WME_NUM_TID;
2301              tidno++, tid++) {
2302                 tid->an        = an;
2303                 tid->tidno     = tidno;
2304                 tid->seq_start = tid->seq_next = 0;
2305                 tid->baw_size  = WME_MAX_BA;
2306                 tid->baw_head  = tid->baw_tail = 0;
2307                 tid->sched     = false;
2308                 tid->paused    = false;
2309                 tid->state &= ~AGGR_CLEANUP;
2310                 INIT_LIST_HEAD(&tid->buf_q);
2311                 acno = TID_TO_WME_AC(tidno);
2312                 tid->ac = &an->ac[acno];
2313                 tid->state &= ~AGGR_ADDBA_COMPLETE;
2314                 tid->state &= ~AGGR_ADDBA_PROGRESS;
2315         }
2316
2317         for (acno = 0, ac = &an->ac[acno];
2318              acno < WME_NUM_AC; acno++, ac++) {
2319                 ac->sched    = false;
2320                 ac->txq = sc->tx.txq_map[acno];
2321                 INIT_LIST_HEAD(&ac->tid_q);
2322         }
2323 }
2324
2325 void ath_tx_node_cleanup(struct ath_softc *sc, struct ath_node *an)
2326 {
2327         struct ath_atx_ac *ac;
2328         struct ath_atx_tid *tid;
2329         struct ath_txq *txq;
2330         int tidno;
2331
2332         for (tidno = 0, tid = &an->tid[tidno];
2333              tidno < WME_NUM_TID; tidno++, tid++) {
2334
2335                 ac = tid->ac;
2336                 txq = ac->txq;
2337
2338                 spin_lock_bh(&txq->axq_lock);
2339
2340                 if (tid->sched) {
2341                         list_del(&tid->list);
2342                         tid->sched = false;
2343                 }
2344
2345                 if (ac->sched) {
2346                         list_del(&ac->list);
2347                         tid->ac->sched = false;
2348                 }
2349
2350                 ath_tid_drain(sc, txq, tid);
2351                 tid->state &= ~AGGR_ADDBA_COMPLETE;
2352                 tid->state &= ~AGGR_CLEANUP;
2353
2354                 spin_unlock_bh(&txq->axq_lock);
2355         }
2356 }