drivers/net/wireless/ath/ath9k/hw.c

   1 /*
   2  * Copyright (c) 2008-2011 Atheros Communications Inc.
   3  *
   4  * Permission to use, copy, modify, and/or distribute this software for any
   5  * purpose with or without fee is hereby granted, provided that the above
   6  * copyright notice and this permission notice appear in all copies.
   7  *
   8  * THE SOFTWARE IS PROVIDED "AS IS" AND THE AUTHOR DISCLAIMS ALL WARRANTIES
   9  * WITH REGARD TO THIS SOFTWARE INCLUDING ALL IMPLIED WARRANTIES OF
  10  * MERCHANTABILITY AND FITNESS. IN NO EVENT SHALL THE AUTHOR BE LIABLE FOR
  11  * ANY SPECIAL, DIRECT, INDIRECT, OR CONSEQUENTIAL DAMAGES OR ANY DAMAGES
  12  * WHATSOEVER RESULTING FROM LOSS OF USE, DATA OR PROFITS, WHETHER IN AN
  13  * ACTION OF CONTRACT, NEGLIGENCE OR OTHER TORTIOUS ACTION, ARISING OUT OF
  14  * OR IN CONNECTION WITH THE USE OR PERFORMANCE OF THIS SOFTWARE.
  15  */
  16
  17 #include <linux/io.h>
  18 #include <linux/slab.h>
  19 #include <linux/module.h>
  20 #include <asm/unaligned.h>
  21
  22 #include "hw.h"
  23 #include "hw-ops.h"
  24 #include "rc.h"
  25 #include "ar9003_mac.h"
  26
  27 static bool ath9k_hw_set_reset_reg(struct ath_hw *ah, u32 type);
  28
  29 MODULE_AUTHOR("Atheros Communications");
  30 MODULE_DESCRIPTION("Support for Atheros 802.11n wireless LAN cards.");
  31 MODULE_SUPPORTED_DEVICE("Atheros 802.11n WLAN cards");
  32 MODULE_LICENSE("Dual BSD/GPL");
  33
  34 static int __init ath9k_init(void)
  35 {
  36         return 0;
  37 }
  38 module_init(ath9k_init);
  39
  40 static void __exit ath9k_exit(void)
  41 {
  42         return;
  43 }
  44 module_exit(ath9k_exit);
  45
  46 /* Private hardware callbacks */
  47
  48 static void ath9k_hw_init_cal_settings(struct ath_hw *ah)
  49 {
  50         ath9k_hw_private_ops(ah)->init_cal_settings(ah);
  51 }
  52
  53 static void ath9k_hw_init_mode_regs(struct ath_hw *ah)
  54 {
  55         ath9k_hw_private_ops(ah)->init_mode_regs(ah);
  56 }
  57
  58 static u32 ath9k_hw_compute_pll_control(struct ath_hw *ah,
  59                                         struct ath9k_channel *chan)
  60 {
  61         return ath9k_hw_private_ops(ah)->compute_pll_control(ah, chan);
  62 }
  63
  64 static void ath9k_hw_init_mode_gain_regs(struct ath_hw *ah)
  65 {
  66         if (!ath9k_hw_private_ops(ah)->init_mode_gain_regs)
  67                 return;
  68
  69         ath9k_hw_private_ops(ah)->init_mode_gain_regs(ah);
  70 }
  71
  72 static void ath9k_hw_ani_cache_ini_regs(struct ath_hw *ah)
  73 {
  74         /* You will not have this callback if using the old ANI */
  75         if (!ath9k_hw_private_ops(ah)->ani_cache_ini_regs)
  76                 return;
  77
  78         ath9k_hw_private_ops(ah)->ani_cache_ini_regs(ah);
  79 }
  80
  81 /********************/
  82 /* Helper Functions */
  83 /********************/
  84
  85 static void ath9k_hw_set_clockrate(struct ath_hw *ah)
  86 {
  87         struct ieee80211_conf *conf = &ath9k_hw_common(ah)->hw->conf;
  88         struct ath_common *common = ath9k_hw_common(ah);
  89         unsigned int clockrate;
  90
  91         /* AR9287 v1.3+ uses async FIFO and runs the MAC at 117 MHz */
  92         if (AR_SREV_9287(ah) && AR_SREV_9287_13_OR_LATER(ah))
  93                 clockrate = 117;
  94         else if (!ah->curchan) /* should really check for CCK instead */
  95                 clockrate = ATH9K_CLOCK_RATE_CCK;
  96         else if (conf->channel->band == IEEE80211_BAND_2GHZ)
  97                 clockrate = ATH9K_CLOCK_RATE_2GHZ_OFDM;
  98         else if (ah->caps.hw_caps & ATH9K_HW_CAP_FASTCLOCK)
  99                 clockrate = ATH9K_CLOCK_FAST_RATE_5GHZ_OFDM;
 100         else
 101                 clockrate = ATH9K_CLOCK_RATE_5GHZ_OFDM;
 102
 103         if (conf_is_ht40(conf))
 104                 clockrate *= 2;
 105
 106         if (ah->curchan) {
 107                 if (IS_CHAN_HALF_RATE(ah->curchan))
 108                         clockrate /= 2;
 109                 if (IS_CHAN_QUARTER_RATE(ah->curchan))
 110                         clockrate /= 4;
 111         }
 112
 113         common->clockrate = clockrate;
 114 }
 115
 116 static u32 ath9k_hw_mac_to_clks(struct ath_hw *ah, u32 usecs)
 117 {
 118         struct ath_common *common = ath9k_hw_common(ah);
 119
 120         return usecs * common->clockrate;
 121 }
 122
 123 bool ath9k_hw_wait(struct ath_hw *ah, u32 reg, u32 mask, u32 val, u32 timeout)
 124 {
 125         int i;
 126
 127         BUG_ON(timeout < AH_TIME_QUANTUM);
 128
 129         for (i = 0; i < (timeout / AH_TIME_QUANTUM); i++) {
 130                 if ((REG_READ(ah, reg) & mask) == val)
 131                         return true;
 132
 133                 udelay(AH_TIME_QUANTUM);
 134         }
 135
 136         ath_dbg(ath9k_hw_common(ah), ATH_DBG_ANY,
 137                 "timeout (%d us) on reg 0x%x: 0x%08x & 0x%08x != 0x%08x\n",
 138                 timeout, reg, REG_READ(ah, reg), mask, val);
 139
 140         return false;
 141 }
 142 EXPORT_SYMBOL(ath9k_hw_wait);
 143
 144 void ath9k_hw_write_array(struct ath_hw *ah, struct ar5416IniArray *array,
 145                           int column, unsigned int *writecnt)
 146 {
 147         int r;
 148
 149         ENABLE_REGWRITE_BUFFER(ah);
 150         for (r = 0; r < array->ia_rows; r++) {
 151                 REG_WRITE(ah, INI_RA(array, r, 0),
 152                           INI_RA(array, r, column));
 153                 DO_DELAY(*writecnt);
 154         }
 155         REGWRITE_BUFFER_FLUSH(ah);
 156 }
 157
 158 u32 ath9k_hw_reverse_bits(u32 val, u32 n)
 159 {
 160         u32 retval;
 161         int i;
 162
 163         for (i = 0, retval = 0; i < n; i++) {
 164                 retval = (retval << 1) | (val & 1);
 165                 val >>= 1;
 166         }
 167         return retval;
 168 }
 169
 170 u16 ath9k_hw_computetxtime(struct ath_hw *ah,
 171                            u8 phy, int kbps,
 172                            u32 frameLen, u16 rateix,
 173                            bool shortPreamble)
 174 {
 175         u32 bitsPerSymbol, numBits, numSymbols, phyTime, txTime;
 176
 177         if (kbps == 0)
 178                 return 0;
 179
 180         switch (phy) {
 181         case WLAN_RC_PHY_CCK:
 182                 phyTime = CCK_PREAMBLE_BITS + CCK_PLCP_BITS;
 183                 if (shortPreamble)
 184                         phyTime >>= 1;
 185                 numBits = frameLen << 3;
 186                 txTime = CCK_SIFS_TIME + phyTime + ((numBits * 1000) / kbps);
 187                 break;
 188         case WLAN_RC_PHY_OFDM:
 189                 if (ah->curchan && IS_CHAN_QUARTER_RATE(ah->curchan)) {
 190                         bitsPerSymbol = (kbps * OFDM_SYMBOL_TIME_QUARTER) / 1000;
 191                         numBits = OFDM_PLCP_BITS + (frameLen << 3);
 192                         numSymbols = DIV_ROUND_UP(numBits, bitsPerSymbol);
 193                         txTime = OFDM_SIFS_TIME_QUARTER
 194                                 + OFDM_PREAMBLE_TIME_QUARTER
 195                                 + (numSymbols * OFDM_SYMBOL_TIME_QUARTER);
 196                 } else if (ah->curchan &&
 197                            IS_CHAN_HALF_RATE(ah->curchan)) {
 198                         bitsPerSymbol = (kbps * OFDM_SYMBOL_TIME_HALF) / 1000;
 199                         numBits = OFDM_PLCP_BITS + (frameLen << 3);
 200                         numSymbols = DIV_ROUND_UP(numBits, bitsPerSymbol);
 201                         txTime = OFDM_SIFS_TIME_HALF +
 202                                 OFDM_PREAMBLE_TIME_HALF
 203                                 + (numSymbols * OFDM_SYMBOL_TIME_HALF);
 204                 } else {
 205                         bitsPerSymbol = (kbps * OFDM_SYMBOL_TIME) / 1000;
 206                         numBits = OFDM_PLCP_BITS + (frameLen << 3);
 207                         numSymbols = DIV_ROUND_UP(numBits, bitsPerSymbol);
 208                         txTime = OFDM_SIFS_TIME + OFDM_PREAMBLE_TIME
 209                                 + (numSymbols * OFDM_SYMBOL_TIME);
 210                 }
 211                 break;
 212         default:
 213                 ath_err(ath9k_hw_common(ah),
 214                         "Unknown phy %u (rate ix %u)\n", phy, rateix);
 215                 txTime = 0;
 216                 break;
 217         }
 218
 219         return txTime;
 220 }
 221 EXPORT_SYMBOL(ath9k_hw_computetxtime);
 222
 223 void ath9k_hw_get_channel_centers(struct ath_hw *ah,
 224                                   struct ath9k_channel *chan,
 225                                   struct chan_centers *centers)
 226 {
 227         int8_t extoff;
 228
 229         if (!IS_CHAN_HT40(chan)) {
 230                 centers->ctl_center = centers->ext_center =
 231                         centers->synth_center = chan->channel;
 232                 return;
 233         }
 234
 235         if ((chan->chanmode == CHANNEL_A_HT40PLUS) ||
 236             (chan->chanmode == CHANNEL_G_HT40PLUS)) {
 237                 centers->synth_center =
 238                         chan->channel + HT40_CHANNEL_CENTER_SHIFT;
 239                 extoff = 1;
 240         } else {
 241                 centers->synth_center =
 242                         chan->channel - HT40_CHANNEL_CENTER_SHIFT;
 243                 extoff = -1;
 244         }
 245
 246         centers->ctl_center =
 247                 centers->synth_center - (extoff * HT40_CHANNEL_CENTER_SHIFT);
 248         /* 25 MHz spacing is supported by hw but not on upper layers */
 249         centers->ext_center =
 250                 centers->synth_center + (extoff * HT40_CHANNEL_CENTER_SHIFT);
 251 }
 252
 253 /******************/
 254 /* Chip Revisions */
 255 /******************/
 256
 257 static void ath9k_hw_read_revisions(struct ath_hw *ah)
 258 {
 259         u32 val;
 260
 261         switch (ah->hw_version.devid) {
 262         case AR5416_AR9100_DEVID:
 263                 ah->hw_version.macVersion = AR_SREV_VERSION_9100;
 264                 break;
 265         case AR9300_DEVID_AR9330:
 266                 ah->hw_version.macVersion = AR_SREV_VERSION_9330;
 267                 if (ah->get_mac_revision) {
 268                         ah->hw_version.macRev = ah->get_mac_revision();
 269                 } else {
 270                         val = REG_READ(ah, AR_SREV);
 271                         ah->hw_version.macRev = MS(val, AR_SREV_REVISION2);
 272                 }
 273                 return;
 274         case AR9300_DEVID_AR9340:
 275                 ah->hw_version.macVersion = AR_SREV_VERSION_9340;
 276                 val = REG_READ(ah, AR_SREV);
 277                 ah->hw_version.macRev = MS(val, AR_SREV_REVISION2);
 278                 return;
 279         }
 280
 281         val = REG_READ(ah, AR_SREV) & AR_SREV_ID;
 282
 283         if (val == 0xFF) {
 284                 val = REG_READ(ah, AR_SREV);
 285                 ah->hw_version.macVersion =
 286                         (val & AR_SREV_VERSION2) >> AR_SREV_TYPE2_S;
 287                 ah->hw_version.macRev = MS(val, AR_SREV_REVISION2);
 288
 289                 if (AR_SREV_9462(ah))
 290                         ah->is_pciexpress = true;
 291                 else
 292                         ah->is_pciexpress = (val &
 293                                              AR_SREV_TYPE2_HOST_MODE) ? 0 : 1;
 294         } else {
 295                 if (!AR_SREV_9100(ah))
 296                         ah->hw_version.macVersion = MS(val, AR_SREV_VERSION);
 297
 298                 ah->hw_version.macRev = val & AR_SREV_REVISION;
 299
 300                 if (ah->hw_version.macVersion == AR_SREV_VERSION_5416_PCIE)
 301                         ah->is_pciexpress = true;
 302         }
 303 }
 304
 305 /************************************/
 306 /* HW Attach, Detach, Init Routines */
 307 /************************************/
 308
 309 static void ath9k_hw_disablepcie(struct ath_hw *ah)
 310 {
 311         if (!AR_SREV_5416(ah))
 312                 return;
 313
 314         REG_WRITE(ah, AR_PCIE_SERDES, 0x9248fc00);
 315         REG_WRITE(ah, AR_PCIE_SERDES, 0x24924924);
 316         REG_WRITE(ah, AR_PCIE_SERDES, 0x28000029);
 317         REG_WRITE(ah, AR_PCIE_SERDES, 0x57160824);
 318         REG_WRITE(ah, AR_PCIE_SERDES, 0x25980579);
 319         REG_WRITE(ah, AR_PCIE_SERDES, 0x00000000);
 320         REG_WRITE(ah, AR_PCIE_SERDES, 0x1aaabe40);
 321         REG_WRITE(ah, AR_PCIE_SERDES, 0xbe105554);
 322         REG_WRITE(ah, AR_PCIE_SERDES, 0x000e1007);
 323
 324         REG_WRITE(ah, AR_PCIE_SERDES2, 0x00000000);
 325 }
 326
 327 static void ath9k_hw_aspm_init(struct ath_hw *ah)
 328 {
 329         struct ath_common *common = ath9k_hw_common(ah);
 330
 331         if (common->bus_ops->aspm_init)
 332                 common->bus_ops->aspm_init(common);
 333 }
 334
 335 /* This should work for all families including legacy */
 336 static bool ath9k_hw_chip_test(struct ath_hw *ah)
 337 {
 338         struct ath_common *common = ath9k_hw_common(ah);
 339         u32 regAddr[2] = { AR_STA_ID0 };
 340         u32 regHold[2];
 341         static const u32 patternData[4] = {
 342                 0x55555555, 0xaaaaaaaa, 0x66666666, 0x99999999
 343         };
 344         int i, j, loop_max;
 345
 346         if (!AR_SREV_9300_20_OR_LATER(ah)) {
 347                 loop_max = 2;
 348                 regAddr[1] = AR_PHY_BASE + (8 << 2);
 349         } else
 350                 loop_max = 1;
 351
 352         for (i = 0; i < loop_max; i++) {
 353                 u32 addr = regAddr[i];
 354                 u32 wrData, rdData;
 355
 356                 regHold[i] = REG_READ(ah, addr);
 357                 for (j = 0; j < 0x100; j++) {
 358                         wrData = (j << 16) | j;
 359                         REG_WRITE(ah, addr, wrData);
 360                         rdData = REG_READ(ah, addr);
 361                         if (rdData != wrData) {
 362                                 ath_err(common,
 363                                         "address test failed addr: 0x%08x - wr:0x%08x != rd:0x%08x\n",
 364                                         addr, wrData, rdData);
 365                                 return false;
 366                         }
 367                 }
 368                 for (j = 0; j < 4; j++) {
 369                         wrData = patternData[j];
 370                         REG_WRITE(ah, addr, wrData);
 371                         rdData = REG_READ(ah, addr);
 372                         if (wrData != rdData) {
 373                                 ath_err(common,
 374                                         "address test failed addr: 0x%08x - wr:0x%08x != rd:0x%08x\n",
 375                                         addr, wrData, rdData);
 376                                 return false;
 377                         }
 378                 }
 379                 REG_WRITE(ah, regAddr[i], regHold[i]);
 380         }
 381         udelay(100);
 382
 383         return true;
 384 }
 385
 386 static void ath9k_hw_init_config(struct ath_hw *ah)
 387 {
 388         int i;
 389
 390         ah->config.dma_beacon_response_time = 2;
 391         ah->config.sw_beacon_response_time = 10;
 392         ah->config.additional_swba_backoff = 0;
 393         ah->config.ack_6mb = 0x0;
 394         ah->config.cwm_ignore_extcca = 0;
 395         ah->config.pcie_clock_req = 0;
 396         ah->config.pcie_waen = 0;
 397         ah->config.analog_shiftreg = 1;
 398         ah->config.enable_ani = true;
 399
 400         for (i = 0; i < AR_EEPROM_MODAL_SPURS; i++) {
 401                 ah->config.spurchans[i][0] = AR_NO_SPUR;
 402                 ah->config.spurchans[i][1] = AR_NO_SPUR;
 403         }
 404
 405         /* PAPRD needs some more work to be enabled */
 406         ah->config.paprd_disable = 1;
 407
 408         ah->config.rx_intr_mitigation = true;
 409         ah->config.pcieSerDesWrite = true;
 410
 411         /*
 412          * We need this for PCI devices only (Cardbus, PCI, miniPCI)
 413          * _and_ if on non-uniprocessor systems (Multiprocessor/HT).
 414          * This means we use it for all AR5416 devices, and the few
 415          * minor PCI AR9280 devices out there.
 416          *
 417          * Serialization is required because these devices do not handle
 418          * well the case of two concurrent reads/writes due to the latency
 419          * involved. During one read/write another read/write can be issued
 420          * on another CPU while the previous read/write may still be working
 421          * on our hardware, if we hit this case the hardware poops in a loop.
 422          * We prevent this by serializing reads and writes.
 423          *
 424          * This issue is not present on PCI-Express devices or pre-AR5416
 425          * devices (legacy, 802.11abg).
 426          */
 427         if (num_possible_cpus() > 1)
 428                 ah->config.serialize_regmode = SER_REG_MODE_AUTO;
 429 }
 430
 431 static void ath9k_hw_init_defaults(struct ath_hw *ah)
 432 {
 433         struct ath_regulatory *regulatory = ath9k_hw_regulatory(ah);
 434
 435         regulatory->country_code = CTRY_DEFAULT;
 436         regulatory->power_limit = MAX_RATE_POWER;
 437
 438         ah->hw_version.magic = AR5416_MAGIC;
 439         ah->hw_version.subvendorid = 0;
 440
 441         ah->atim_window = 0;
 442         ah->sta_id1_defaults =
 443                 AR_STA_ID1_CRPT_MIC_ENABLE |
 444                 AR_STA_ID1_MCAST_KSRCH;
 445         if (AR_SREV_9100(ah))
 446                 ah->sta_id1_defaults |= AR_STA_ID1_AR9100_BA_FIX;
 447         ah->enable_32kHz_clock = DONT_USE_32KHZ;
 448         ah->slottime = ATH9K_SLOT_TIME_9;
 449         ah->globaltxtimeout = (u32) -1;
 450         ah->power_mode = ATH9K_PM_UNDEFINED;
 451 }
 452
 453 static int ath9k_hw_init_macaddr(struct ath_hw *ah)
 454 {
 455         struct ath_common *common = ath9k_hw_common(ah);
 456         u32 sum;
 457         int i;
 458         u16 eeval;
 459         static const u32 EEP_MAC[] = { EEP_MAC_LSW, EEP_MAC_MID, EEP_MAC_MSW };
 460
 461         sum = 0;
 462         for (i = 0; i < 3; i++) {
 463                 eeval = ah->eep_ops->get_eeprom(ah, EEP_MAC[i]);
 464                 sum += eeval;
 465                 common->macaddr[2 * i] = eeval >> 8;
 466                 common->macaddr[2 * i + 1] = eeval & 0xff;
 467         }
 468         if (sum == 0 || sum == 0xffff * 3)
 469                 return -EADDRNOTAVAIL;
 470
 471         return 0;
 472 }
 473
 474 static int ath9k_hw_post_init(struct ath_hw *ah)
 475 {
 476         struct ath_common *common = ath9k_hw_common(ah);
 477         int ecode;
 478
 479         if (common->bus_ops->ath_bus_type != ATH_USB) {
 480                 if (!ath9k_hw_chip_test(ah))
 481                         return -ENODEV;
 482         }
 483
 484         if (!AR_SREV_9300_20_OR_LATER(ah)) {
 485                 ecode = ar9002_hw_rf_claim(ah);
 486                 if (ecode != 0)
 487                         return ecode;
 488         }
 489
 490         ecode = ath9k_hw_eeprom_init(ah);
 491         if (ecode != 0)
 492                 return ecode;
 493
 494         ath_dbg(ath9k_hw_common(ah), ATH_DBG_CONFIG,
 495                 "Eeprom VER: %d, REV: %d\n",
 496                 ah->eep_ops->get_eeprom_ver(ah),
 497                 ah->eep_ops->get_eeprom_rev(ah));
 498
 499         ecode = ath9k_hw_rf_alloc_ext_banks(ah);
 500         if (ecode) {
 501                 ath_err(ath9k_hw_common(ah),
 502                         "Failed allocating banks for external radio\n");
 503                 ath9k_hw_rf_free_ext_banks(ah);
 504                 return ecode;
 505         }
 506
 507         if (!AR_SREV_9100(ah) && !AR_SREV_9340(ah)) {
 508                 ath9k_hw_ani_setup(ah);
 509                 ath9k_hw_ani_init(ah);
 510         }
 511
 512         return 0;
 513 }
 514
 515 static void ath9k_hw_attach_ops(struct ath_hw *ah)
 516 {
 517         if (AR_SREV_9300_20_OR_LATER(ah))
 518                 ar9003_hw_attach_ops(ah);
 519         else
 520                 ar9002_hw_attach_ops(ah);
 521 }
 522
 523 /* Called for all hardware families */
 524 static int __ath9k_hw_init(struct ath_hw *ah)
 525 {
 526         struct ath_common *common = ath9k_hw_common(ah);
 527         int r = 0;
 528
 529         ath9k_hw_read_revisions(ah);
 530
 531         /*
 532          * Read back AR_WA into a permanent copy and set bits 14 and 17.
 533          * We need to do this to avoid RMW of this register. We cannot
 534          * read the reg when chip is asleep.
 535          */
 536         ah->WARegVal = REG_READ(ah, AR_WA);
 537         ah->WARegVal |= (AR_WA_D3_L1_DISABLE |
 538                          AR_WA_ASPM_TIMER_BASED_DISABLE);
 539
 540         if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_POWER_ON)) {
 541                 ath_err(common, "Couldn't reset chip\n");
 542                 return -EIO;
 543         }
 544
 545         if (AR_SREV_9462(ah))
 546                 ah->WARegVal &= ~AR_WA_D3_L1_DISABLE;
 547
 548         ath9k_hw_init_defaults(ah);
 549         ath9k_hw_init_config(ah);
 550
 551         ath9k_hw_attach_ops(ah);
 552
 553         if (!ath9k_hw_setpower(ah, ATH9K_PM_AWAKE)) {
 554                 ath_err(common, "Couldn't wakeup chip\n");
 555                 return -EIO;
 556         }
 557
 558         if (ah->config.serialize_regmode == SER_REG_MODE_AUTO) {
 559                 if (ah->hw_version.macVersion == AR_SREV_VERSION_5416_PCI ||
 560                     ((AR_SREV_9160(ah) || AR_SREV_9280(ah)) &&
 561                      !ah->is_pciexpress)) {
 562                         ah->config.serialize_regmode =
 563                                 SER_REG_MODE_ON;
 564                 } else {
 565                         ah->config.serialize_regmode =
 566                                 SER_REG_MODE_OFF;
 567                 }
 568         }
 569
 570         ath_dbg(common, ATH_DBG_RESET, "serialize_regmode is %d\n",
 571                 ah->config.serialize_regmode);
 572
 573         if (AR_SREV_9285(ah) || AR_SREV_9271(ah))
 574                 ah->config.max_txtrig_level = MAX_TX_FIFO_THRESHOLD >> 1;
 575         else
 576                 ah->config.max_txtrig_level = MAX_TX_FIFO_THRESHOLD;
 577
 578         switch (ah->hw_version.macVersion) {
 579         case AR_SREV_VERSION_5416_PCI:
 580         case AR_SREV_VERSION_5416_PCIE:
 581         case AR_SREV_VERSION_9160:
 582         case AR_SREV_VERSION_9100:
 583         case AR_SREV_VERSION_9280:
 584         case AR_SREV_VERSION_9285:
 585         case AR_SREV_VERSION_9287:
 586         case AR_SREV_VERSION_9271:
 587         case AR_SREV_VERSION_9300:
 588         case AR_SREV_VERSION_9330:
 589         case AR_SREV_VERSION_9485:
 590         case AR_SREV_VERSION_9340:
 591         case AR_SREV_VERSION_9462:
 592                 break;
 593         default:
 594                 ath_err(common,
 595                         "Mac Chip Rev 0x%02x.%x is not supported by this driver\n",
 596                         ah->hw_version.macVersion, ah->hw_version.macRev);
 597                 return -EOPNOTSUPP;
 598         }
 599
 600         if (AR_SREV_9271(ah) || AR_SREV_9100(ah) || AR_SREV_9340(ah) ||
 601             AR_SREV_9330(ah))
 602                 ah->is_pciexpress = false;
 603
 604         ah->hw_version.phyRev = REG_READ(ah, AR_PHY_CHIP_ID);
 605         ath9k_hw_init_cal_settings(ah);
 606
 607         ah->ani_function = ATH9K_ANI_ALL;
 608         if (AR_SREV_9280_20_OR_LATER(ah) && !AR_SREV_9300_20_OR_LATER(ah))
 609                 ah->ani_function &= ~ATH9K_ANI_NOISE_IMMUNITY_LEVEL;
 610         if (!AR_SREV_9300_20_OR_LATER(ah))
 611                 ah->ani_function &= ~ATH9K_ANI_MRC_CCK;
 612
 613         ath9k_hw_init_mode_regs(ah);
 614
 615         if (!ah->is_pciexpress)
 616                 ath9k_hw_disablepcie(ah);
 617
 618         if (!AR_SREV_9300_20_OR_LATER(ah))
 619                 ar9002_hw_cck_chan14_spread(ah);
 620
 621         r = ath9k_hw_post_init(ah);
 622         if (r)
 623                 return r;
 624
 625         ath9k_hw_init_mode_gain_regs(ah);
 626         r = ath9k_hw_fill_cap_info(ah);
 627         if (r)
 628                 return r;
 629
 630         if (ah->is_pciexpress)
 631                 ath9k_hw_aspm_init(ah);
 632
 633         r = ath9k_hw_init_macaddr(ah);
 634         if (r) {
 635                 ath_err(common, "Failed to initialize MAC address\n");
 636                 return r;
 637         }
 638
 639         if (AR_SREV_9285(ah) || AR_SREV_9271(ah))
 640                 ah->tx_trig_level = (AR_FTRIG_256B >> AR_FTRIG_S);
 641         else
 642                 ah->tx_trig_level = (AR_FTRIG_512B >> AR_FTRIG_S);
 643
 644         if (AR_SREV_9330(ah))
 645                 ah->bb_watchdog_timeout_ms = 85;
 646         else
 647                 ah->bb_watchdog_timeout_ms = 25;
 648
 649         common->state = ATH_HW_INITIALIZED;
 650
 651         return 0;
 652 }
 653
 654 int ath9k_hw_init(struct ath_hw *ah)
 655 {
 656         int ret;
 657         struct ath_common *common = ath9k_hw_common(ah);
 658
 659         /* These are all the AR5008/AR9001/AR9002 hardware family of chipsets */
 660         switch (ah->hw_version.devid) {
 661         case AR5416_DEVID_PCI:
 662         case AR5416_DEVID_PCIE:
 663         case AR5416_AR9100_DEVID:
 664         case AR9160_DEVID_PCI:
 665         case AR9280_DEVID_PCI:
 666         case AR9280_DEVID_PCIE:
 667         case AR9285_DEVID_PCIE:
 668         case AR9287_DEVID_PCI:
 669         case AR9287_DEVID_PCIE:
 670         case AR2427_DEVID_PCIE:
 671         case AR9300_DEVID_PCIE:
 672         case AR9300_DEVID_AR9485_PCIE:
 673         case AR9300_DEVID_AR9330:
 674         case AR9300_DEVID_AR9340:
 675         case AR9300_DEVID_AR9580:
 676         case AR9300_DEVID_AR9462:
 677                 break;
 678         default:
 679                 if (common->bus_ops->ath_bus_type == ATH_USB)
 680                         break;
 681                 ath_err(common, "Hardware device ID 0x%04x not supported\n",
 682                         ah->hw_version.devid);
 683                 return -EOPNOTSUPP;
 684         }
 685
 686         ret = __ath9k_hw_init(ah);
 687         if (ret) {
 688                 ath_err(common,
 689                         "Unable to initialize hardware; initialization status: %d\n",
 690                         ret);
 691                 return ret;
 692         }
 693
 694         return 0;
 695 }
 696 EXPORT_SYMBOL(ath9k_hw_init);
 697
 698 static void ath9k_hw_init_qos(struct ath_hw *ah)
 699 {
 700         ENABLE_REGWRITE_BUFFER(ah);
 701
 702         REG_WRITE(ah, AR_MIC_QOS_CONTROL, 0x100aa);
 703         REG_WRITE(ah, AR_MIC_QOS_SELECT, 0x3210);
 704
 705         REG_WRITE(ah, AR_QOS_NO_ACK,
 706                   SM(2, AR_QOS_NO_ACK_TWO_BIT) |
 707                   SM(5, AR_QOS_NO_ACK_BIT_OFF) |
 708                   SM(0, AR_QOS_NO_ACK_BYTE_OFF));
 709
 710         REG_WRITE(ah, AR_TXOP_X, AR_TXOP_X_VAL);
 711         REG_WRITE(ah, AR_TXOP_0_3, 0xFFFFFFFF);
 712         REG_WRITE(ah, AR_TXOP_4_7, 0xFFFFFFFF);
 713         REG_WRITE(ah, AR_TXOP_8_11, 0xFFFFFFFF);
 714         REG_WRITE(ah, AR_TXOP_12_15, 0xFFFFFFFF);
 715
 716         REGWRITE_BUFFER_FLUSH(ah);
 717 }
 718
 719 u32 ar9003_get_pll_sqsum_dvc(struct ath_hw *ah)
 720 {
 721         REG_CLR_BIT(ah, PLL3, PLL3_DO_MEAS_MASK);
 722         udelay(100);
 723         REG_SET_BIT(ah, PLL3, PLL3_DO_MEAS_MASK);
 724
 725         while ((REG_READ(ah, PLL4) & PLL4_MEAS_DONE) == 0)
 726                 udelay(100);
 727
 728         return (REG_READ(ah, PLL3) & SQSUM_DVC_MASK) >> 3;
 729 }
 730 EXPORT_SYMBOL(ar9003_get_pll_sqsum_dvc);
 731
 732 static void ath9k_hw_init_pll(struct ath_hw *ah,
 733                               struct ath9k_channel *chan)
 734 {
 735         u32 pll;
 736
 737         if (AR_SREV_9485(ah)) {
 738
 739                 /* program BB PLL ki and kd value, ki=0x4, kd=0x40 */
 740                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
 741                               AR_CH0_BB_DPLL2_PLL_PWD, 0x1);
 742                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
 743                               AR_CH0_DPLL2_KD, 0x40);
 744                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
 745                               AR_CH0_DPLL2_KI, 0x4);
 746
 747                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL1,
 748                               AR_CH0_BB_DPLL1_REFDIV, 0x5);
 749                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL1,
 750                               AR_CH0_BB_DPLL1_NINI, 0x58);
 751                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL1,
 752                               AR_CH0_BB_DPLL1_NFRAC, 0x0);
 753
 754                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
 755                               AR_CH0_BB_DPLL2_OUTDIV, 0x1);
 756                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
 757                               AR_CH0_BB_DPLL2_LOCAL_PLL, 0x1);
 758                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
 759                               AR_CH0_BB_DPLL2_EN_NEGTRIG, 0x1);
 760
 761                 /* program BB PLL phase_shift to 0x6 */
 762                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL3,
 763                               AR_CH0_BB_DPLL3_PHASE_SHIFT, 0x6);
 764
 765                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
 766                               AR_CH0_BB_DPLL2_PLL_PWD, 0x0);
 767                 udelay(1000);
 768         } else if (AR_SREV_9330(ah)) {
 769                 u32 ddr_dpll2, pll_control2, kd;
 770
 771                 if (ah->is_clk_25mhz) {
 772                         ddr_dpll2 = 0x18e82f01;
 773                         pll_control2 = 0xe04a3d;
 774                         kd = 0x1d;
 775                 } else {
 776                         ddr_dpll2 = 0x19e82f01;
 777                         pll_control2 = 0x886666;
 778                         kd = 0x3d;
 779                 }
 780
 781                 /* program DDR PLL ki and kd value */
 782                 REG_WRITE(ah, AR_CH0_DDR_DPLL2, ddr_dpll2);
 783
 784                 /* program DDR PLL phase_shift */
 785                 REG_RMW_FIELD(ah, AR_CH0_DDR_DPLL3,
 786                               AR_CH0_DPLL3_PHASE_SHIFT, 0x1);
 787
 788                 REG_WRITE(ah, AR_RTC_PLL_CONTROL, 0x1142c);
 789                 udelay(1000);
 790
 791                 /* program refdiv, nint, frac to RTC register */
 792                 REG_WRITE(ah, AR_RTC_PLL_CONTROL2, pll_control2);
 793
 794                 /* program BB PLL kd and ki value */
 795                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2, AR_CH0_DPLL2_KD, kd);
 796                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2, AR_CH0_DPLL2_KI, 0x06);
 797
 798                 /* program BB PLL phase_shift */
 799                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL3,
 800                               AR_CH0_BB_DPLL3_PHASE_SHIFT, 0x1);
 801         } else if (AR_SREV_9340(ah)) {
 802                 u32 regval, pll2_divint, pll2_divfrac, refdiv;
 803
 804                 REG_WRITE(ah, AR_RTC_PLL_CONTROL, 0x1142c);
 805                 udelay(1000);
 806
 807                 REG_SET_BIT(ah, AR_PHY_PLL_MODE, 0x1 << 16);
 808                 udelay(100);
 809
 810                 if (ah->is_clk_25mhz) {
 811                         pll2_divint = 0x54;
 812                         pll2_divfrac = 0x1eb85;
 813                         refdiv = 3;
 814                 } else {
 815                         pll2_divint = 88;
 816                         pll2_divfrac = 0;
 817                         refdiv = 5;
 818                 }
 819
 820                 regval = REG_READ(ah, AR_PHY_PLL_MODE);
 821                 regval |= (0x1 << 16);
 822                 REG_WRITE(ah, AR_PHY_PLL_MODE, regval);
 823                 udelay(100);
 824
 825                 REG_WRITE(ah, AR_PHY_PLL_CONTROL, (refdiv << 27) |
 826                           (pll2_divint << 18) | pll2_divfrac);
 827                 udelay(100);
 828
 829                 regval = REG_READ(ah, AR_PHY_PLL_MODE);
 830                 regval = (regval & 0x80071fff) | (0x1 << 30) | (0x1 << 13) |
 831                          (0x4 << 26) | (0x18 << 19);
 832                 REG_WRITE(ah, AR_PHY_PLL_MODE, regval);
 833                 REG_WRITE(ah, AR_PHY_PLL_MODE,
 834                           REG_READ(ah, AR_PHY_PLL_MODE) & 0xfffeffff);
 835                 udelay(1000);
 836         }
 837
 838         pll = ath9k_hw_compute_pll_control(ah, chan);
 839
 840         REG_WRITE(ah, AR_RTC_PLL_CONTROL, pll);
 841
 842         if (AR_SREV_9485(ah) || AR_SREV_9340(ah) || AR_SREV_9330(ah))
 843                 udelay(1000);
 844
 845         /* Switch the core clock for ar9271 to 117Mhz */
 846         if (AR_SREV_9271(ah)) {
 847                 udelay(500);
 848                 REG_WRITE(ah, 0x50040, 0x304);
 849         }
 850
 851         udelay(RTC_PLL_SETTLE_DELAY);
 852
 853         REG_WRITE(ah, AR_RTC_SLEEP_CLK, AR_RTC_FORCE_DERIVED_CLK);
 854
 855         if (AR_SREV_9340(ah)) {
 856                 if (ah->is_clk_25mhz) {
 857                         REG_WRITE(ah, AR_RTC_DERIVED_CLK, 0x17c << 1);
 858                         REG_WRITE(ah, AR_SLP32_MODE, 0x0010f3d7);
 859                         REG_WRITE(ah,  AR_SLP32_INC, 0x0001e7ae);
 860                 } else {
 861                         REG_WRITE(ah, AR_RTC_DERIVED_CLK, 0x261 << 1);
 862                         REG_WRITE(ah, AR_SLP32_MODE, 0x0010f400);
 863                         REG_WRITE(ah,  AR_SLP32_INC, 0x0001e800);
 864                 }
 865                 udelay(100);
 866         }
 867 }
 868
 869 static void ath9k_hw_init_interrupt_masks(struct ath_hw *ah,
 870                                           enum nl80211_iftype opmode)
 871 {
 872         u32 sync_default = AR_INTR_SYNC_DEFAULT;
 873         u32 imr_reg = AR_IMR_TXERR |
 874                 AR_IMR_TXURN |
 875                 AR_IMR_RXERR |
 876                 AR_IMR_RXORN |
 877                 AR_IMR_BCNMISC;
 878
 879         if (AR_SREV_9340(ah))
 880                 sync_default &= ~AR_INTR_SYNC_HOST1_FATAL;
 881
 882         if (AR_SREV_9300_20_OR_LATER(ah)) {
 883                 imr_reg |= AR_IMR_RXOK_HP;
 884                 if (ah->config.rx_intr_mitigation)
 885                         imr_reg |= AR_IMR_RXINTM | AR_IMR_RXMINTR;
 886                 else
 887                         imr_reg |= AR_IMR_RXOK_LP;
 888
 889         } else {
 890                 if (ah->config.rx_intr_mitigation)
 891                         imr_reg |= AR_IMR_RXINTM | AR_IMR_RXMINTR;
 892                 else
 893                         imr_reg |= AR_IMR_RXOK;
 894         }
 895
 896         if (ah->config.tx_intr_mitigation)
 897                 imr_reg |= AR_IMR_TXINTM | AR_IMR_TXMINTR;
 898         else
 899                 imr_reg |= AR_IMR_TXOK;
 900
 901         if (opmode == NL80211_IFTYPE_AP)
 902                 imr_reg |= AR_IMR_MIB;
 903
 904         ENABLE_REGWRITE_BUFFER(ah);
 905
 906         REG_WRITE(ah, AR_IMR, imr_reg);
 907         ah->imrs2_reg |= AR_IMR_S2_GTT;
 908         REG_WRITE(ah, AR_IMR_S2, ah->imrs2_reg);
 909
 910         if (!AR_SREV_9100(ah)) {
 911                 REG_WRITE(ah, AR_INTR_SYNC_CAUSE, 0xFFFFFFFF);
 912                 REG_WRITE(ah, AR_INTR_SYNC_ENABLE, sync_default);
 913                 REG_WRITE(ah, AR_INTR_SYNC_MASK, 0);
 914         }
 915
 916         REGWRITE_BUFFER_FLUSH(ah);
 917
 918         if (AR_SREV_9300_20_OR_LATER(ah)) {
 919                 REG_WRITE(ah, AR_INTR_PRIO_ASYNC_ENABLE, 0);
 920                 REG_WRITE(ah, AR_INTR_PRIO_ASYNC_MASK, 0);
 921                 REG_WRITE(ah, AR_INTR_PRIO_SYNC_ENABLE, 0);
 922                 REG_WRITE(ah, AR_INTR_PRIO_SYNC_MASK, 0);
 923         }
 924 }
 925
 926 static void ath9k_hw_set_sifs_time(struct ath_hw *ah, u32 us)
 927 {
 928         u32 val = ath9k_hw_mac_to_clks(ah, us - 2);
 929         val = min(val, (u32) 0xFFFF);
 930         REG_WRITE(ah, AR_D_GBL_IFS_SIFS, val);
 931 }
 932
 933 static void ath9k_hw_setslottime(struct ath_hw *ah, u32 us)
 934 {
 935         u32 val = ath9k_hw_mac_to_clks(ah, us);
 936         val = min(val, (u32) 0xFFFF);
 937         REG_WRITE(ah, AR_D_GBL_IFS_SLOT, val);
 938 }
 939
 940 static void ath9k_hw_set_ack_timeout(struct ath_hw *ah, u32 us)
 941 {
 942         u32 val = ath9k_hw_mac_to_clks(ah, us);
 943         val = min(val, (u32) MS(0xFFFFFFFF, AR_TIME_OUT_ACK));
 944         REG_RMW_FIELD(ah, AR_TIME_OUT, AR_TIME_OUT_ACK, val);
 945 }
 946
 947 static void ath9k_hw_set_cts_timeout(struct ath_hw *ah, u32 us)
 948 {
 949         u32 val = ath9k_hw_mac_to_clks(ah, us);
 950         val = min(val, (u32) MS(0xFFFFFFFF, AR_TIME_OUT_CTS));
 951         REG_RMW_FIELD(ah, AR_TIME_OUT, AR_TIME_OUT_CTS, val);
 952 }
 953
 954 static bool ath9k_hw_set_global_txtimeout(struct ath_hw *ah, u32 tu)
 955 {
 956         if (tu > 0xFFFF) {
 957                 ath_dbg(ath9k_hw_common(ah), ATH_DBG_XMIT,
 958                         "bad global tx timeout %u\n", tu);
 959                 ah->globaltxtimeout = (u32) -1;
 960                 return false;
 961         } else {
 962                 REG_RMW_FIELD(ah, AR_GTXTO, AR_GTXTO_TIMEOUT_LIMIT, tu);
 963                 ah->globaltxtimeout = tu;
 964                 return true;
 965         }
 966 }
 967
 968 void ath9k_hw_init_global_settings(struct ath_hw *ah)
 969 {
 970         struct ath_common *common = ath9k_hw_common(ah);
 971         struct ieee80211_conf *conf = &common->hw->conf;
 972         const struct ath9k_channel *chan = ah->curchan;
 973         int acktimeout, ctstimeout;
 974         int slottime;
 975         int sifstime;
 976         int rx_lat = 0, tx_lat = 0, eifs = 0;
 977         u32 reg;
 978
 979         ath_dbg(ath9k_hw_common(ah), ATH_DBG_RESET, "ah->misc_mode 0x%x\n",
 980                 ah->misc_mode);
 981
 982         if (!chan)
 983                 return;
 984
 985         if (ah->misc_mode != 0)
 986                 REG_SET_BIT(ah, AR_PCU_MISC, ah->misc_mode);
 987
 988         if (IS_CHAN_A_FAST_CLOCK(ah, chan))
 989                 rx_lat = 41;
 990         else
 991                 rx_lat = 37;
 992         tx_lat = 54;
 993
 994         if (IS_CHAN_HALF_RATE(chan)) {
 995                 eifs = 175;
 996                 rx_lat *= 2;
 997                 tx_lat *= 2;
 998                 if (IS_CHAN_A_FAST_CLOCK(ah, chan))
 999                     tx_lat += 11;
1000
1001                 slottime = 13;
1002                 sifstime = 32;
1003         } else if (IS_CHAN_QUARTER_RATE(chan)) {
1004                 eifs = 340;
1005                 rx_lat = (rx_lat * 4) - 1;
1006                 tx_lat *= 4;
1007                 if (IS_CHAN_A_FAST_CLOCK(ah, chan))
1008                     tx_lat += 22;
1009
1010                 slottime = 21;
1011                 sifstime = 64;
1012         } else {
1013                 if (AR_SREV_9287(ah) && AR_SREV_9287_13_OR_LATER(ah)) {
1014                         eifs = AR_D_GBL_IFS_EIFS_ASYNC_FIFO;
1015                         reg = AR_USEC_ASYNC_FIFO;
1016                 } else {
1017                         eifs = REG_READ(ah, AR_D_GBL_IFS_EIFS)/
1018                                 common->clockrate;
1019                         reg = REG_READ(ah, AR_USEC);
1020                 }
1021                 rx_lat = MS(reg, AR_USEC_RX_LAT);
1022                 tx_lat = MS(reg, AR_USEC_TX_LAT);
1023
1024                 slottime = ah->slottime;
1025                 if (IS_CHAN_5GHZ(chan))
1026                         sifstime = 16;
1027                 else
1028                         sifstime = 10;
1029         }
1030
1031         /* As defined by IEEE 802.11-2007 17.3.8.6 */
1032         acktimeout = slottime + sifstime + 3 * ah->coverage_class;
1033         ctstimeout = acktimeout;
1034
1035         /*
1036          * Workaround for early ACK timeouts, add an offset to match the
1037          * initval's 64us ack timeout value.
1038          * This was initially only meant to work around an issue with delayed
1039          * BA frames in some implementations, but it has been found to fix ACK
1040          * timeout issues in other cases as well.
1041          */
1042         if (conf->channel && conf->channel->band == IEEE80211_BAND_2GHZ)
1043                 acktimeout += 64 - sifstime - ah->slottime;
1044
1045         ath9k_hw_set_sifs_time(ah, sifstime);
1046         ath9k_hw_setslottime(ah, slottime);
1047         ath9k_hw_set_ack_timeout(ah, acktimeout);
1048         ath9k_hw_set_cts_timeout(ah, ctstimeout);
1049         if (ah->globaltxtimeout != (u32) -1)
1050                 ath9k_hw_set_global_txtimeout(ah, ah->globaltxtimeout);
1051
1052         REG_WRITE(ah, AR_D_GBL_IFS_EIFS, ath9k_hw_mac_to_clks(ah, eifs));
1053         REG_RMW(ah, AR_USEC,
1054                 (common->clockrate - 1) |
1055                 SM(rx_lat, AR_USEC_RX_LAT) |
1056                 SM(tx_lat, AR_USEC_TX_LAT),
1057                 AR_USEC_TX_LAT | AR_USEC_RX_LAT | AR_USEC_USEC);
1058
1059 }
1060 EXPORT_SYMBOL(ath9k_hw_init_global_settings);
1061
1062 void ath9k_hw_deinit(struct ath_hw *ah)
1063 {
1064         struct ath_common *common = ath9k_hw_common(ah);
1065
1066         if (common->state < ATH_HW_INITIALIZED)
1067                 goto free_hw;
1068
1069         ath9k_hw_setpower(ah, ATH9K_PM_FULL_SLEEP);
1070
1071 free_hw:
1072         ath9k_hw_rf_free_ext_banks(ah);
1073 }
1074 EXPORT_SYMBOL(ath9k_hw_deinit);
1075
1076 /*******/
1077 /* INI */
1078 /*******/
1079
1080 u32 ath9k_regd_get_ctl(struct ath_regulatory *reg, struct ath9k_channel *chan)
1081 {
1082         u32 ctl = ath_regd_get_band_ctl(reg, chan->chan->band);
1083
1084         if (IS_CHAN_B(chan))
1085                 ctl |= CTL_11B;
1086         else if (IS_CHAN_G(chan))
1087                 ctl |= CTL_11G;
1088         else
1089                 ctl |= CTL_11A;
1090
1091         return ctl;
1092 }
1093
1094 /****************************************/
1095 /* Reset and Channel Switching Routines */
1096 /****************************************/
1097
1098 static inline void ath9k_hw_set_dma(struct ath_hw *ah)
1099 {
1100         struct ath_common *common = ath9k_hw_common(ah);
1101
1102         ENABLE_REGWRITE_BUFFER(ah);
1103
1104         /*
1105          * set AHB_MODE not to do cacheline prefetches
1106         */
1107         if (!AR_SREV_9300_20_OR_LATER(ah))
1108                 REG_SET_BIT(ah, AR_AHB_MODE, AR_AHB_PREFETCH_RD_EN);
1109
1110         /*
1111          * let mac dma reads be in 128 byte chunks
1112          */
1113         REG_RMW(ah, AR_TXCFG, AR_TXCFG_DMASZ_128B, AR_TXCFG_DMASZ_MASK);
1114
1115         REGWRITE_BUFFER_FLUSH(ah);
1116
1117         /*
1118          * Restore TX Trigger Level to its pre-reset value.
1119          * The initial value depends on whether aggregation is enabled, and is
1120          * adjusted whenever underruns are detected.
1121          */
1122         if (!AR_SREV_9300_20_OR_LATER(ah))
1123                 REG_RMW_FIELD(ah, AR_TXCFG, AR_FTRIG, ah->tx_trig_level);
1124
1125         ENABLE_REGWRITE_BUFFER(ah);
1126
1127         /*
1128          * let mac dma writes be in 128 byte chunks
1129          */
1130         REG_RMW(ah, AR_RXCFG, AR_RXCFG_DMASZ_128B, AR_RXCFG_DMASZ_MASK);
1131
1132         /*
1133          * Setup receive FIFO threshold to hold off TX activities
1134          */
1135         REG_WRITE(ah, AR_RXFIFO_CFG, 0x200);
1136
1137         if (AR_SREV_9300_20_OR_LATER(ah)) {
1138                 REG_RMW_FIELD(ah, AR_RXBP_THRESH, AR_RXBP_THRESH_HP, 0x1);
1139                 REG_RMW_FIELD(ah, AR_RXBP_THRESH, AR_RXBP_THRESH_LP, 0x1);
1140
1141                 ath9k_hw_set_rx_bufsize(ah, common->rx_bufsize -
1142                         ah->caps.rx_status_len);
1143         }
1144
1145         /*
1146          * reduce the number of usable entries in PCU TXBUF to avoid
1147          * wrap around issues.
1148          */
1149         if (AR_SREV_9285(ah)) {
1150                 /* For AR9285 the number of Fifos are reduced to half.
1151                  * So set the usable tx buf size also to half to
1152                  * avoid data/delimiter underruns
1153                  */
1154                 REG_WRITE(ah, AR_PCU_TXBUF_CTRL,
1155                           AR_9285_PCU_TXBUF_CTRL_USABLE_SIZE);
1156         } else if (!AR_SREV_9271(ah)) {
1157                 REG_WRITE(ah, AR_PCU_TXBUF_CTRL,
1158                           AR_PCU_TXBUF_CTRL_USABLE_SIZE);
1159         }
1160
1161         REGWRITE_BUFFER_FLUSH(ah);
1162
1163         if (AR_SREV_9300_20_OR_LATER(ah))
1164                 ath9k_hw_reset_txstatus_ring(ah);
1165 }
1166
1167 static void ath9k_hw_set_operating_mode(struct ath_hw *ah, int opmode)
1168 {
1169         u32 mask = AR_STA_ID1_STA_AP | AR_STA_ID1_ADHOC;
1170         u32 set = AR_STA_ID1_KSRCH_MODE;
1171
1172         switch (opmode) {
1173         case NL80211_IFTYPE_ADHOC:
1174         case NL80211_IFTYPE_MESH_POINT:
1175                 set |= AR_STA_ID1_ADHOC;
1176                 REG_SET_BIT(ah, AR_CFG, AR_CFG_AP_ADHOC_INDICATION);
1177                 break;
1178         case NL80211_IFTYPE_AP:
1179                 set |= AR_STA_ID1_STA_AP;
1180                 /* fall through */
1181         case NL80211_IFTYPE_STATION:
1182                 REG_CLR_BIT(ah, AR_CFG, AR_CFG_AP_ADHOC_INDICATION);
1183                 break;
1184         default:
1185                 if (!ah->is_monitoring)
1186                         set = 0;
1187                 break;
1188         }
1189         REG_RMW(ah, AR_STA_ID1, set, mask);
1190 }
1191
1192 void ath9k_hw_get_delta_slope_vals(struct ath_hw *ah, u32 coef_scaled,
1193                                    u32 *coef_mantissa, u32 *coef_exponent)
1194 {
1195         u32 coef_exp, coef_man;
1196
1197         for (coef_exp = 31; coef_exp > 0; coef_exp--)
1198                 if ((coef_scaled >> coef_exp) & 0x1)
1199                         break;
1200
1201         coef_exp = 14 - (coef_exp - COEF_SCALE_S);
1202
1203         coef_man = coef_scaled + (1 << (COEF_SCALE_S - coef_exp - 1));
1204
1205         *coef_mantissa = coef_man >> (COEF_SCALE_S - coef_exp);
1206         *coef_exponent = coef_exp - 16;
1207 }
1208
1209 static bool ath9k_hw_set_reset(struct ath_hw *ah, int type)
1210 {
1211         u32 rst_flags;
1212         u32 tmpReg;
1213
1214         if (AR_SREV_9100(ah)) {
1215                 REG_RMW_FIELD(ah, AR_RTC_DERIVED_CLK,
1216                               AR_RTC_DERIVED_CLK_PERIOD, 1);
1217                 (void)REG_READ(ah, AR_RTC_DERIVED_CLK);
1218         }
1219
1220         ENABLE_REGWRITE_BUFFER(ah);
1221
1222         if (AR_SREV_9300_20_OR_LATER(ah)) {
1223                 REG_WRITE(ah, AR_WA, ah->WARegVal);
1224                 udelay(10);
1225         }
1226
1227         REG_WRITE(ah, AR_RTC_FORCE_WAKE, AR_RTC_FORCE_WAKE_EN |
1228                   AR_RTC_FORCE_WAKE_ON_INT);
1229
1230         if (AR_SREV_9100(ah)) {
1231                 rst_flags = AR_RTC_RC_MAC_WARM | AR_RTC_RC_MAC_COLD |
1232                         AR_RTC_RC_COLD_RESET | AR_RTC_RC_WARM_RESET;
1233         } else {
1234                 tmpReg = REG_READ(ah, AR_INTR_SYNC_CAUSE);
1235                 if (tmpReg &
1236                     (AR_INTR_SYNC_LOCAL_TIMEOUT |
1237                      AR_INTR_SYNC_RADM_CPL_TIMEOUT)) {
1238                         u32 val;
1239                         REG_WRITE(ah, AR_INTR_SYNC_ENABLE, 0);
1240
1241                         val = AR_RC_HOSTIF;
1242                         if (!AR_SREV_9300_20_OR_LATER(ah))
1243                                 val |= AR_RC_AHB;
1244                         REG_WRITE(ah, AR_RC, val);
1245
1246                 } else if (!AR_SREV_9300_20_OR_LATER(ah))
1247                         REG_WRITE(ah, AR_RC, AR_RC_AHB);
1248
1249                 rst_flags = AR_RTC_RC_MAC_WARM;
1250                 if (type == ATH9K_RESET_COLD)
1251                         rst_flags |= AR_RTC_RC_MAC_COLD;
1252         }
1253
1254         if (AR_SREV_9330(ah)) {
1255                 int npend = 0;
1256                 int i;
1257
1258                 /* AR9330 WAR:
1259                  * call external reset function to reset WMAC if:
1260                  * - doing a cold reset
1261                  * - we have pending frames in the TX queues
1262                  */
1263
1264                 for (i = 0; i < AR_NUM_QCU; i++) {
1265                         npend = ath9k_hw_numtxpending(ah, i);
1266                         if (npend)
1267                                 break;
1268                 }
1269
1270                 if (ah->external_reset &&
1271                     (npend || type == ATH9K_RESET_COLD)) {
1272                         int reset_err = 0;
1273
1274                         ath_dbg(ath9k_hw_common(ah), ATH_DBG_RESET,
1275                                 "reset MAC via external reset\n");
1276
1277                         reset_err = ah->external_reset();
1278                         if (reset_err) {
1279                                 ath_err(ath9k_hw_common(ah),
1280                                         "External reset failed, err=%d\n",
1281                                         reset_err);
1282                                 return false;
1283                         }
1284
1285                         REG_WRITE(ah, AR_RTC_RESET, 1);
1286                 }
1287         }
1288
1289         REG_WRITE(ah, AR_RTC_RC, rst_flags);
1290
1291         REGWRITE_BUFFER_FLUSH(ah);
1292
1293         udelay(50);
1294
1295         REG_WRITE(ah, AR_RTC_RC, 0);
1296         if (!ath9k_hw_wait(ah, AR_RTC_RC, AR_RTC_RC_M, 0, AH_WAIT_TIMEOUT)) {
1297                 ath_dbg(ath9k_hw_common(ah), ATH_DBG_RESET,
1298                         "RTC stuck in MAC reset\n");
1299                 return false;
1300         }
1301
1302         if (!AR_SREV_9100(ah))
1303                 REG_WRITE(ah, AR_RC, 0);
1304
1305         if (AR_SREV_9100(ah))
1306                 udelay(50);
1307
1308         return true;
1309 }
1310
1311 static bool ath9k_hw_set_reset_power_on(struct ath_hw *ah)
1312 {
1313         ENABLE_REGWRITE_BUFFER(ah);
1314
1315         if (AR_SREV_9300_20_OR_LATER(ah)) {
1316                 REG_WRITE(ah, AR_WA, ah->WARegVal);
1317                 udelay(10);
1318         }
1319
1320         REG_WRITE(ah, AR_RTC_FORCE_WAKE, AR_RTC_FORCE_WAKE_EN |
1321                   AR_RTC_FORCE_WAKE_ON_INT);
1322
1323         if (!AR_SREV_9100(ah) && !AR_SREV_9300_20_OR_LATER(ah))
1324                 REG_WRITE(ah, AR_RC, AR_RC_AHB);
1325
1326         REG_WRITE(ah, AR_RTC_RESET, 0);
1327
1328         REGWRITE_BUFFER_FLUSH(ah);
1329
1330         if (!AR_SREV_9300_20_OR_LATER(ah))
1331                 udelay(2);
1332
1333         if (!AR_SREV_9100(ah) && !AR_SREV_9300_20_OR_LATER(ah))
1334                 REG_WRITE(ah, AR_RC, 0);
1335
1336         REG_WRITE(ah, AR_RTC_RESET, 1);
1337
1338         if (!ath9k_hw_wait(ah,
1339                            AR_RTC_STATUS,
1340                            AR_RTC_STATUS_M,
1341                            AR_RTC_STATUS_ON,
1342                            AH_WAIT_TIMEOUT)) {
1343                 ath_dbg(ath9k_hw_common(ah), ATH_DBG_RESET,
1344                         "RTC not waking up\n");
1345                 return false;
1346         }
1347
1348         return ath9k_hw_set_reset(ah, ATH9K_RESET_WARM);
1349 }
1350
1351 static bool ath9k_hw_set_reset_reg(struct ath_hw *ah, u32 type)
1352 {
1353
1354         if (AR_SREV_9300_20_OR_LATER(ah)) {
1355                 REG_WRITE(ah, AR_WA, ah->WARegVal);
1356                 udelay(10);
1357         }
1358
1359         REG_WRITE(ah, AR_RTC_FORCE_WAKE,
1360                   AR_RTC_FORCE_WAKE_EN | AR_RTC_FORCE_WAKE_ON_INT);
1361
1362         switch (type) {
1363         case ATH9K_RESET_POWER_ON:
1364                 return ath9k_hw_set_reset_power_on(ah);
1365         case ATH9K_RESET_WARM:
1366         case ATH9K_RESET_COLD:
1367                 return ath9k_hw_set_reset(ah, type);
1368         default:
1369                 return false;
1370         }
1371 }
1372
1373 static bool ath9k_hw_chip_reset(struct ath_hw *ah,
1374                                 struct ath9k_channel *chan)
1375 {
1376         if (AR_SREV_9280(ah) && ah->eep_ops->get_eeprom(ah, EEP_OL_PWRCTRL)) {
1377                 if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_POWER_ON))
1378                         return false;
1379         } else if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_WARM))
1380                 return false;
1381
1382         if (!ath9k_hw_setpower(ah, ATH9K_PM_AWAKE))
1383                 return false;
1384
1385         ah->chip_fullsleep = false;
1386         ath9k_hw_init_pll(ah, chan);
1387         ath9k_hw_set_rfmode(ah, chan);
1388
1389         return true;
1390 }
1391
1392 static bool ath9k_hw_channel_change(struct ath_hw *ah,
1393                                     struct ath9k_channel *chan)
1394 {
1395         struct ath_common *common = ath9k_hw_common(ah);
1396         u32 qnum;
1397         int r;
1398         bool edma = !!(ah->caps.hw_caps & ATH9K_HW_CAP_EDMA);
1399         bool band_switch, mode_diff;
1400         u8 ini_reloaded;
1401
1402         band_switch = (chan->channelFlags & (CHANNEL_2GHZ | CHANNEL_5GHZ)) !=
1403                       (ah->curchan->channelFlags & (CHANNEL_2GHZ |
1404                                                     CHANNEL_5GHZ));
1405         mode_diff = (chan->chanmode != ah->curchan->chanmode);
1406
1407         for (qnum = 0; qnum < AR_NUM_QCU; qnum++) {
1408                 if (ath9k_hw_numtxpending(ah, qnum)) {
1409                         ath_dbg(common, ATH_DBG_QUEUE,
1410                                 "Transmit frames pending on queue %d\n", qnum);
1411                         return false;
1412                 }
1413         }
1414
1415         if (!ath9k_hw_rfbus_req(ah)) {
1416                 ath_err(common, "Could not kill baseband RX\n");
1417                 return false;
1418         }
1419
1420         if (edma && (band_switch || mode_diff)) {
1421                 ath9k_hw_mark_phy_inactive(ah);
1422                 udelay(5);
1423
1424                 ath9k_hw_init_pll(ah, NULL);
1425
1426                 if (ath9k_hw_fast_chan_change(ah, chan, &ini_reloaded)) {
1427                         ath_err(common, "Failed to do fast channel change\n");
1428                         return false;
1429                 }
1430         }
1431
1432         ath9k_hw_set_channel_regs(ah, chan);
1433
1434         r = ath9k_hw_rf_set_freq(ah, chan);
1435         if (r) {
1436                 ath_err(common, "Failed to set channel\n");
1437                 return false;
1438         }
1439         ath9k_hw_set_clockrate(ah);
1440         ath9k_hw_apply_txpower(ah, chan);
1441         ath9k_hw_rfbus_done(ah);
1442
1443         if (IS_CHAN_OFDM(chan) || IS_CHAN_HT(chan))
1444                 ath9k_hw_set_delta_slope(ah, chan);
1445
1446         ath9k_hw_spur_mitigate_freq(ah, chan);
1447
1448         if (edma && (band_switch || mode_diff)) {
1449                 ah->ah_flags |= AH_FASTCC;
1450                 if (band_switch || ini_reloaded)
1451                         ah->eep_ops->set_board_values(ah, chan);
1452
1453                 ath9k_hw_init_bb(ah, chan);
1454
1455                 if (band_switch || ini_reloaded)
1456                         ath9k_hw_init_cal(ah, chan);
1457                 ah->ah_flags &= ~AH_FASTCC;
1458         }
1459
1460         return true;
1461 }
1462
1463 static void ath9k_hw_apply_gpio_override(struct ath_hw *ah)
1464 {
1465         u32 gpio_mask = ah->gpio_mask;
1466         int i;
1467
1468         for (i = 0; gpio_mask; i++, gpio_mask >>= 1) {
1469                 if (!(gpio_mask & 1))
1470                         continue;
1471
1472                 ath9k_hw_cfg_output(ah, i, AR_GPIO_OUTPUT_MUX_AS_OUTPUT);
1473                 ath9k_hw_set_gpio(ah, i, !!(ah->gpio_val & BIT(i)));
1474         }
1475 }
1476
1477 bool ath9k_hw_check_alive(struct ath_hw *ah)
1478 {
1479         int count = 50;
1480         u32 reg;
1481
1482         if (AR_SREV_9285_12_OR_LATER(ah))
1483                 return true;
1484
1485         do {
1486                 reg = REG_READ(ah, AR_OBS_BUS_1);
1487
1488                 if ((reg & 0x7E7FFFEF) == 0x00702400)
1489                         continue;
1490
1491                 switch (reg & 0x7E000B00) {
1492                 case 0x1E000000:
1493                 case 0x52000B00:
1494                 case 0x18000B00:
1495                         continue;
1496                 default:
1497                         return true;
1498                 }
1499         } while (count-- > 0);
1500
1501         return false;
1502 }
1503 EXPORT_SYMBOL(ath9k_hw_check_alive);
1504
1505 int ath9k_hw_reset(struct ath_hw *ah, struct ath9k_channel *chan,
1506                    struct ath9k_hw_cal_data *caldata, bool bChannelChange)
1507 {
1508         struct ath_common *common = ath9k_hw_common(ah);
1509         u32 saveLedState;
1510         struct ath9k_channel *curchan = ah->curchan;
1511         u32 saveDefAntenna;
1512         u32 macStaId1;
1513         u64 tsf = 0;
1514         int i, r;
1515         bool allow_fbs = false;
1516
1517         if (!ath9k_hw_setpower(ah, ATH9K_PM_AWAKE))
1518                 return -EIO;
1519
1520         if (curchan && !ah->chip_fullsleep)
1521                 ath9k_hw_getnf(ah, curchan);
1522
1523         ah->caldata = caldata;
1524         if (caldata &&
1525             (chan->channel != caldata->channel ||
1526              (chan->channelFlags & ~CHANNEL_CW_INT) !=
1527              (caldata->channelFlags & ~CHANNEL_CW_INT))) {
1528                 /* Operating channel changed, reset channel calibration data */
1529                 memset(caldata, 0, sizeof(*caldata));
1530                 ath9k_init_nfcal_hist_buffer(ah, chan);
1531         }
1532         ah->noise = ath9k_hw_getchan_noise(ah, chan);
1533
1534         if (AR_SREV_9280(ah) && common->bus_ops->ath_bus_type == ATH_PCI)
1535                 bChannelChange = false;
1536
1537         if (caldata &&
1538             caldata->done_txiqcal_once &&
1539             caldata->done_txclcal_once &&
1540             caldata->rtt_hist.num_readings)
1541                 allow_fbs = true;
1542
1543         if (bChannelChange &&
1544             (ah->chip_fullsleep != true) &&
1545             (ah->curchan != NULL) &&
1546             (chan->channel != ah->curchan->channel) &&
1547             (allow_fbs ||
1548              ((chan->channelFlags & CHANNEL_ALL) ==
1549               (ah->curchan->channelFlags & CHANNEL_ALL)))) {
1550                 if (ath9k_hw_channel_change(ah, chan)) {
1551                         ath9k_hw_loadnf(ah, ah->curchan);
1552                         ath9k_hw_start_nfcal(ah, true);
1553                         if (AR_SREV_9271(ah))
1554                                 ar9002_hw_load_ani_reg(ah, chan);
1555                         return 0;
1556                 }
1557         }
1558
1559         saveDefAntenna = REG_READ(ah, AR_DEF_ANTENNA);
1560         if (saveDefAntenna == 0)
1561                 saveDefAntenna = 1;
1562
1563         macStaId1 = REG_READ(ah, AR_STA_ID1) & AR_STA_ID1_BASE_RATE_11B;
1564
1565         /* For chips on which RTC reset is done, save TSF before it gets cleared */
1566         if (AR_SREV_9100(ah) ||
1567             (AR_SREV_9280(ah) && ah->eep_ops->get_eeprom(ah, EEP_OL_PWRCTRL)))
1568                 tsf = ath9k_hw_gettsf64(ah);
1569
1570         saveLedState = REG_READ(ah, AR_CFG_LED) &
1571                 (AR_CFG_LED_ASSOC_CTL | AR_CFG_LED_MODE_SEL |
1572                  AR_CFG_LED_BLINK_THRESH_SEL | AR_CFG_LED_BLINK_SLOW);
1573
1574         ath9k_hw_mark_phy_inactive(ah);
1575
1576         ah->paprd_table_write_done = false;
1577
1578         /* Only required on the first reset */
1579         if (AR_SREV_9271(ah) && ah->htc_reset_init) {
1580                 REG_WRITE(ah,
1581                           AR9271_RESET_POWER_DOWN_CONTROL,
1582                           AR9271_RADIO_RF_RST);
1583                 udelay(50);
1584         }
1585
1586         if (!ath9k_hw_chip_reset(ah, chan)) {
1587                 ath_err(common, "Chip reset failed\n");
1588                 return -EINVAL;
1589         }
1590
1591         /* Only required on the first reset */
1592         if (AR_SREV_9271(ah) && ah->htc_reset_init) {
1593                 ah->htc_reset_init = false;
1594                 REG_WRITE(ah,
1595                           AR9271_RESET_POWER_DOWN_CONTROL,
1596                           AR9271_GATE_MAC_CTL);
1597                 udelay(50);
1598         }
1599
1600         /* Restore TSF */
1601         if (tsf)
1602                 ath9k_hw_settsf64(ah, tsf);
1603
1604         if (AR_SREV_9280_20_OR_LATER(ah))
1605                 REG_SET_BIT(ah, AR_GPIO_INPUT_EN_VAL, AR_GPIO_JTAG_DISABLE);
1606
1607         if (!AR_SREV_9300_20_OR_LATER(ah))
1608                 ar9002_hw_enable_async_fifo(ah);
1609
1610         r = ath9k_hw_process_ini(ah, chan);
1611         if (r)
1612                 return r;
1613
1614         /*
1615          * Some AR91xx SoC devices frequently fail to accept TSF writes
1616          * right after the chip reset. When that happens, write a new
1617          * value after the initvals have been applied, with an offset
1618          * based on measured time difference
1619          */
1620         if (AR_SREV_9100(ah) && (ath9k_hw_gettsf64(ah) < tsf)) {
1621                 tsf += 1500;
1622                 ath9k_hw_settsf64(ah, tsf);
1623         }
1624
1625         /* Setup MFP options for CCMP */
1626         if (AR_SREV_9280_20_OR_LATER(ah)) {
1627                 /* Mask Retry(b11), PwrMgt(b12), MoreData(b13) to 0 in mgmt
1628                  * frames when constructing CCMP AAD. */
1629                 REG_RMW_FIELD(ah, AR_AES_MUTE_MASK1, AR_AES_MUTE_MASK1_FC_MGMT,
1630                               0xc7ff);
1631                 ah->sw_mgmt_crypto = false;
1632         } else if (AR_SREV_9160_10_OR_LATER(ah)) {
1633                 /* Disable hardware crypto for management frames */
1634                 REG_CLR_BIT(ah, AR_PCU_MISC_MODE2,
1635                             AR_PCU_MISC_MODE2_MGMT_CRYPTO_ENABLE);
1636                 REG_SET_BIT(ah, AR_PCU_MISC_MODE2,
1637                             AR_PCU_MISC_MODE2_NO_CRYPTO_FOR_NON_DATA_PKT);
1638                 ah->sw_mgmt_crypto = true;
1639         } else
1640                 ah->sw_mgmt_crypto = true;
1641
1642         if (IS_CHAN_OFDM(chan) || IS_CHAN_HT(chan))
1643                 ath9k_hw_set_delta_slope(ah, chan);
1644
1645         ath9k_hw_spur_mitigate_freq(ah, chan);
1646         ah->eep_ops->set_board_values(ah, chan);
1647
1648         ENABLE_REGWRITE_BUFFER(ah);
1649
1650         REG_WRITE(ah, AR_STA_ID0, get_unaligned_le32(common->macaddr));
1651         REG_WRITE(ah, AR_STA_ID1, get_unaligned_le16(common->macaddr + 4)
1652                   | macStaId1
1653                   | AR_STA_ID1_RTS_USE_DEF
1654                   | (ah->config.
1655                      ack_6mb ? AR_STA_ID1_ACKCTS_6MB : 0)
1656                   | ah->sta_id1_defaults);
1657         ath_hw_setbssidmask(common);
1658         REG_WRITE(ah, AR_DEF_ANTENNA, saveDefAntenna);
1659         ath9k_hw_write_associd(ah);
1660         REG_WRITE(ah, AR_ISR, ~0);
1661         REG_WRITE(ah, AR_RSSI_THR, INIT_RSSI_THR);
1662
1663         REGWRITE_BUFFER_FLUSH(ah);
1664
1665         ath9k_hw_set_operating_mode(ah, ah->opmode);
1666
1667         r = ath9k_hw_rf_set_freq(ah, chan);
1668         if (r)
1669                 return r;
1670
1671         ath9k_hw_set_clockrate(ah);
1672
1673         ENABLE_REGWRITE_BUFFER(ah);
1674
1675         for (i = 0; i < AR_NUM_DCU; i++)
1676                 REG_WRITE(ah, AR_DQCUMASK(i), 1 << i);
1677
1678         REGWRITE_BUFFER_FLUSH(ah);
1679
1680         ah->intr_txqs = 0;
1681         for (i = 0; i < ATH9K_NUM_TX_QUEUES; i++)
1682                 ath9k_hw_resettxqueue(ah, i);
1683
1684         ath9k_hw_init_interrupt_masks(ah, ah->opmode);
1685         ath9k_hw_ani_cache_ini_regs(ah);
1686         ath9k_hw_init_qos(ah);
1687
1688         if (ah->caps.hw_caps & ATH9K_HW_CAP_RFSILENT)
1689                 ath9k_hw_cfg_gpio_input(ah, ah->rfkill_gpio);
1690
1691         ath9k_hw_init_global_settings(ah);
1692
1693         if (AR_SREV_9287(ah) && AR_SREV_9287_13_OR_LATER(ah)) {
1694                 REG_SET_BIT(ah, AR_MAC_PCU_LOGIC_ANALYZER,
1695                             AR_MAC_PCU_LOGIC_ANALYZER_DISBUG20768);
1696                 REG_RMW_FIELD(ah, AR_AHB_MODE, AR_AHB_CUSTOM_BURST_EN,
1697                               AR_AHB_CUSTOM_BURST_ASYNC_FIFO_VAL);
1698                 REG_SET_BIT(ah, AR_PCU_MISC_MODE2,
1699                             AR_PCU_MISC_MODE2_ENABLE_AGGWEP);
1700         }
1701
1702         REG_SET_BIT(ah, AR_STA_ID1, AR_STA_ID1_PRESERVE_SEQNUM);
1703
1704         ath9k_hw_set_dma(ah);
1705
1706         REG_WRITE(ah, AR_OBS, 8);
1707
1708         if (ah->config.rx_intr_mitigation) {
1709                 REG_RMW_FIELD(ah, AR_RIMT, AR_RIMT_LAST, 500);
1710                 REG_RMW_FIELD(ah, AR_RIMT, AR_RIMT_FIRST, 2000);
1711         }
1712
1713         if (ah->config.tx_intr_mitigation) {
1714                 REG_RMW_FIELD(ah, AR_TIMT, AR_TIMT_LAST, 300);
1715                 REG_RMW_FIELD(ah, AR_TIMT, AR_TIMT_FIRST, 750);
1716         }
1717
1718         ath9k_hw_init_bb(ah, chan);
1719
1720         if (caldata) {
1721                 caldata->done_txiqcal_once = false;
1722                 caldata->done_txclcal_once = false;
1723                 caldata->rtt_hist.num_readings = 0;
1724         }
1725         if (!ath9k_hw_init_cal(ah, chan))
1726                 return -EIO;
1727
1728         ENABLE_REGWRITE_BUFFER(ah);
1729
1730         ath9k_hw_restore_chainmask(ah);
1731         REG_WRITE(ah, AR_CFG_LED, saveLedState | AR_CFG_SCLK_32KHZ);
1732
1733         REGWRITE_BUFFER_FLUSH(ah);
1734
1735         /*
1736          * For big endian systems turn on swapping for descriptors
1737          */
1738         if (AR_SREV_9100(ah)) {
1739                 u32 mask;
1740                 mask = REG_READ(ah, AR_CFG);
1741                 if (mask & (AR_CFG_SWRB | AR_CFG_SWTB | AR_CFG_SWRG)) {
1742                         ath_dbg(common, ATH_DBG_RESET,
1743                                 "CFG Byte Swap Set 0x%x\n", mask);
1744                 } else {
1745                         mask =
1746                                 INIT_CONFIG_STATUS | AR_CFG_SWRB | AR_CFG_SWTB;
1747                         REG_WRITE(ah, AR_CFG, mask);
1748                         ath_dbg(common, ATH_DBG_RESET,
1749                                 "Setting CFG 0x%x\n", REG_READ(ah, AR_CFG));
1750                 }
1751         } else {
1752                 if (common->bus_ops->ath_bus_type == ATH_USB) {
1753                         /* Configure AR9271 target WLAN */
1754                         if (AR_SREV_9271(ah))
1755                                 REG_WRITE(ah, AR_CFG, AR_CFG_SWRB | AR_CFG_SWTB);
1756                         else
1757                                 REG_WRITE(ah, AR_CFG, AR_CFG_SWTD | AR_CFG_SWRD);
1758                 }
1759 #ifdef __BIG_ENDIAN
1760                 else if (AR_SREV_9330(ah) || AR_SREV_9340(ah))
1761                         REG_RMW(ah, AR_CFG, AR_CFG_SWRB | AR_CFG_SWTB, 0);
1762                 else
1763                         REG_WRITE(ah, AR_CFG, AR_CFG_SWTD | AR_CFG_SWRD);
1764 #endif
1765         }
1766
1767         if (ah->btcoex_hw.enabled)
1768                 ath9k_hw_btcoex_enable(ah);
1769
1770         if (AR_SREV_9300_20_OR_LATER(ah)) {
1771                 ar9003_hw_bb_watchdog_config(ah);
1772
1773                 ar9003_hw_disable_phy_restart(ah);
1774         }
1775
1776         ath9k_hw_apply_gpio_override(ah);
1777
1778         return 0;
1779 }
1780 EXPORT_SYMBOL(ath9k_hw_reset);
1781
1782 /******************************/
1783 /* Power Management (Chipset) */
1784 /******************************/
1785
1786 /*
1787  * Notify Power Mgt is disabled in self-generated frames.
1788  * If requested, force chip to sleep.
1789  */
1790 static void ath9k_set_power_sleep(struct ath_hw *ah, int setChip)
1791 {
1792         REG_SET_BIT(ah, AR_STA_ID1, AR_STA_ID1_PWR_SAV);
1793         if (setChip) {
1794                 if (AR_SREV_9462(ah)) {
1795                         REG_WRITE(ah, AR_TIMER_MODE,
1796                                   REG_READ(ah, AR_TIMER_MODE) & 0xFFFFFF00);
1797                         REG_WRITE(ah, AR_NDP2_TIMER_MODE, REG_READ(ah,
1798                                   AR_NDP2_TIMER_MODE) & 0xFFFFFF00);
1799                         REG_WRITE(ah, AR_SLP32_INC,
1800                                   REG_READ(ah, AR_SLP32_INC) & 0xFFF00000);
1801                         /* xxx Required for WLAN only case ? */
1802                         REG_WRITE(ah, AR_MCI_INTERRUPT_RX_MSG_EN, 0);
1803                         udelay(100);
1804                 }
1805
1806                 /*
1807                  * Clear the RTC force wake bit to allow the
1808                  * mac to go to sleep.
1809                  */
1810                 REG_CLR_BIT(ah, AR_RTC_FORCE_WAKE, AR_RTC_FORCE_WAKE_EN);
1811
1812                 if (AR_SREV_9462(ah))
1813                         udelay(100);
1814
1815                 if (!AR_SREV_9100(ah) && !AR_SREV_9300_20_OR_LATER(ah))
1816                         REG_WRITE(ah, AR_RC, AR_RC_AHB | AR_RC_HOSTIF);
1817
1818                 /* Shutdown chip. Active low */
1819                 if (!AR_SREV_5416(ah) &&
1820                                 !AR_SREV_9271(ah) && !AR_SREV_9462_10(ah)) {
1821                         REG_CLR_BIT(ah, AR_RTC_RESET, AR_RTC_RESET_EN);
1822                         udelay(2);
1823                 }
1824         }
1825
1826         /* Clear Bit 14 of AR_WA after putting chip into Full Sleep mode. */
1827         REG_WRITE(ah, AR_WA, ah->WARegVal & ~AR_WA_D3_L1_DISABLE);
1828 }
1829
1830 /*
1831  * Notify Power Management is enabled in self-generating
1832  * frames. If request, set power mode of chip to
1833  * auto/normal.  Duration in units of 128us (1/8 TU).
1834  */
1835 static void ath9k_set_power_network_sleep(struct ath_hw *ah, int setChip)
1836 {
1837         u32 val;
1838
1839         REG_SET_BIT(ah, AR_STA_ID1, AR_STA_ID1_PWR_SAV);
1840         if (setChip) {
1841                 struct ath9k_hw_capabilities *pCap = &ah->caps;
1842
1843                 if (!(pCap->hw_caps & ATH9K_HW_CAP_AUTOSLEEP)) {
1844                         /* Set WakeOnInterrupt bit; clear ForceWake bit */
1845                         REG_WRITE(ah, AR_RTC_FORCE_WAKE,
1846                                   AR_RTC_FORCE_WAKE_ON_INT);
1847                 } else {
1848
1849                         /* When chip goes into network sleep, it could be waken
1850                          * up by MCI_INT interrupt caused by BT's HW messages
1851                          * (LNA_xxx, CONT_xxx) which chould be in a very fast
1852                          * rate (~100us). This will cause chip to leave and
1853                          * re-enter network sleep mode frequently, which in
1854                          * consequence will have WLAN MCI HW to generate lots of
1855                          * SYS_WAKING and SYS_SLEEPING messages which will make
1856                          * BT CPU to busy to process.
1857                          */
1858                         if (AR_SREV_9462(ah)) {
1859                                 val = REG_READ(ah, AR_MCI_INTERRUPT_RX_MSG_EN) &
1860                                         ~AR_MCI_INTERRUPT_RX_HW_MSG_MASK;
1861                                 REG_WRITE(ah, AR_MCI_INTERRUPT_RX_MSG_EN, val);
1862                         }
1863                         /*
1864                          * Clear the RTC force wake bit to allow the
1865                          * mac to go to sleep.
1866                          */
1867                         REG_CLR_BIT(ah, AR_RTC_FORCE_WAKE,
1868                                     AR_RTC_FORCE_WAKE_EN);
1869
1870                         if (AR_SREV_9462(ah))
1871                                 udelay(30);
1872                 }
1873         }
1874
1875         /* Clear Bit 14 of AR_WA after putting chip into Net Sleep mode. */
1876         if (AR_SREV_9300_20_OR_LATER(ah))
1877                 REG_WRITE(ah, AR_WA, ah->WARegVal & ~AR_WA_D3_L1_DISABLE);
1878 }
1879
1880 static bool ath9k_hw_set_power_awake(struct ath_hw *ah, int setChip)
1881 {
1882         u32 val;
1883         int i;
1884
1885         /* Set Bits 14 and 17 of AR_WA before powering on the chip. */
1886         if (AR_SREV_9300_20_OR_LATER(ah)) {
1887                 REG_WRITE(ah, AR_WA, ah->WARegVal);
1888                 udelay(10);
1889         }
1890
1891         if (setChip) {
1892                 if ((REG_READ(ah, AR_RTC_STATUS) &
1893                      AR_RTC_STATUS_M) == AR_RTC_STATUS_SHUTDOWN) {
1894                         if (ath9k_hw_set_reset_reg(ah,
1895                                            ATH9K_RESET_POWER_ON) != true) {
1896                                 return false;
1897                         }
1898                         if (!AR_SREV_9300_20_OR_LATER(ah))
1899                                 ath9k_hw_init_pll(ah, NULL);
1900                 }
1901                 if (AR_SREV_9100(ah))
1902                         REG_SET_BIT(ah, AR_RTC_RESET,
1903                                     AR_RTC_RESET_EN);
1904
1905                 REG_SET_BIT(ah, AR_RTC_FORCE_WAKE,
1906                             AR_RTC_FORCE_WAKE_EN);
1907                 udelay(50);
1908
1909                 for (i = POWER_UP_TIME / 50; i > 0; i--) {
1910                         val = REG_READ(ah, AR_RTC_STATUS) & AR_RTC_STATUS_M;
1911                         if (val == AR_RTC_STATUS_ON)
1912                                 break;
1913                         udelay(50);
1914                         REG_SET_BIT(ah, AR_RTC_FORCE_WAKE,
1915                                     AR_RTC_FORCE_WAKE_EN);
1916                 }
1917                 if (i == 0) {
1918                         ath_err(ath9k_hw_common(ah),
1919                                 "Failed to wakeup in %uus\n",
1920                                 POWER_UP_TIME / 20);
1921                         return false;
1922                 }
1923         }
1924
1925         REG_CLR_BIT(ah, AR_STA_ID1, AR_STA_ID1_PWR_SAV);
1926
1927         return true;
1928 }
1929
1930 bool ath9k_hw_setpower(struct ath_hw *ah, enum ath9k_power_mode mode)
1931 {
1932         struct ath_common *common = ath9k_hw_common(ah);
1933         int status = true, setChip = true;
1934         static const char *modes[] = {
1935                 "AWAKE",
1936                 "FULL-SLEEP",
1937                 "NETWORK SLEEP",
1938                 "UNDEFINED"
1939         };
1940
1941         if (ah->power_mode == mode)
1942                 return status;
1943
1944         ath_dbg(common, ATH_DBG_RESET, "%s -> %s\n",
1945                 modes[ah->power_mode], modes[mode]);
1946
1947         switch (mode) {
1948         case ATH9K_PM_AWAKE:
1949                 status = ath9k_hw_set_power_awake(ah, setChip);
1950                 break;
1951         case ATH9K_PM_FULL_SLEEP:
1952                 ath9k_set_power_sleep(ah, setChip);
1953                 ah->chip_fullsleep = true;
1954                 break;
1955         case ATH9K_PM_NETWORK_SLEEP:
1956                 ath9k_set_power_network_sleep(ah, setChip);
1957                 break;
1958         default:
1959                 ath_err(common, "Unknown power mode %u\n", mode);
1960                 return false;
1961         }
1962         ah->power_mode = mode;
1963
1964         /*
1965          * XXX: If this warning never comes up after a while then
1966          * simply keep the ATH_DBG_WARN_ON_ONCE() but make
1967          * ath9k_hw_setpower() return type void.
1968          */
1969
1970         if (!(ah->ah_flags & AH_UNPLUGGED))
1971                 ATH_DBG_WARN_ON_ONCE(!status);
1972
1973         return status;
1974 }
1975 EXPORT_SYMBOL(ath9k_hw_setpower);
1976
1977 /*******************/
1978 /* Beacon Handling */
1979 /*******************/
1980
1981 void ath9k_hw_beaconinit(struct ath_hw *ah, u32 next_beacon, u32 beacon_period)
1982 {
1983         int flags = 0;
1984
1985         ENABLE_REGWRITE_BUFFER(ah);
1986
1987         switch (ah->opmode) {
1988         case NL80211_IFTYPE_ADHOC:
1989         case NL80211_IFTYPE_MESH_POINT:
1990                 REG_SET_BIT(ah, AR_TXCFG,
1991                             AR_TXCFG_ADHOC_BEACON_ATIM_TX_POLICY);
1992                 REG_WRITE(ah, AR_NEXT_NDP_TIMER, next_beacon +
1993                           TU_TO_USEC(ah->atim_window ? ah->atim_window : 1));
1994                 flags |= AR_NDP_TIMER_EN;
1995         case NL80211_IFTYPE_AP:
1996                 REG_WRITE(ah, AR_NEXT_TBTT_TIMER, next_beacon);
1997                 REG_WRITE(ah, AR_NEXT_DMA_BEACON_ALERT, next_beacon -
1998                           TU_TO_USEC(ah->config.dma_beacon_response_time));
1999                 REG_WRITE(ah, AR_NEXT_SWBA, next_beacon -
2000                           TU_TO_USEC(ah->config.sw_beacon_response_time));
2001                 flags |=
2002                         AR_TBTT_TIMER_EN | AR_DBA_TIMER_EN | AR_SWBA_TIMER_EN;
2003                 break;
2004         default:
2005                 ath_dbg(ath9k_hw_common(ah), ATH_DBG_BEACON,
2006                         "%s: unsupported opmode: %d\n",
2007                         __func__, ah->opmode);
2008                 return;
2009                 break;
2010         }
2011
2012         REG_WRITE(ah, AR_BEACON_PERIOD, beacon_period);
2013         REG_WRITE(ah, AR_DMA_BEACON_PERIOD, beacon_period);
2014         REG_WRITE(ah, AR_SWBA_PERIOD, beacon_period);
2015         REG_WRITE(ah, AR_NDP_PERIOD, beacon_period);
2016
2017         REGWRITE_BUFFER_FLUSH(ah);
2018
2019         REG_SET_BIT(ah, AR_TIMER_MODE, flags);
2020 }
2021 EXPORT_SYMBOL(ath9k_hw_beaconinit);
2022
2023 void ath9k_hw_set_sta_beacon_timers(struct ath_hw *ah,
2024                                     const struct ath9k_beacon_state *bs)
2025 {
2026         u32 nextTbtt, beaconintval, dtimperiod, beacontimeout;
2027         struct ath9k_hw_capabilities *pCap = &ah->caps;
2028         struct ath_common *common = ath9k_hw_common(ah);
2029
2030         ENABLE_REGWRITE_BUFFER(ah);
2031
2032         REG_WRITE(ah, AR_NEXT_TBTT_TIMER, TU_TO_USEC(bs->bs_nexttbtt));
2033
2034         REG_WRITE(ah, AR_BEACON_PERIOD,
2035                   TU_TO_USEC(bs->bs_intval));
2036         REG_WRITE(ah, AR_DMA_BEACON_PERIOD,
2037                   TU_TO_USEC(bs->bs_intval));
2038
2039         REGWRITE_BUFFER_FLUSH(ah);
2040
2041         REG_RMW_FIELD(ah, AR_RSSI_THR,
2042                       AR_RSSI_THR_BM_THR, bs->bs_bmissthreshold);
2043
2044         beaconintval = bs->bs_intval;
2045
2046         if (bs->bs_sleepduration > beaconintval)
2047                 beaconintval = bs->bs_sleepduration;
2048
2049         dtimperiod = bs->bs_dtimperiod;
2050         if (bs->bs_sleepduration > dtimperiod)
2051                 dtimperiod = bs->bs_sleepduration;
2052
2053         if (beaconintval == dtimperiod)
2054                 nextTbtt = bs->bs_nextdtim;
2055         else
2056                 nextTbtt = bs->bs_nexttbtt;
2057
2058         ath_dbg(common, ATH_DBG_BEACON, "next DTIM %d\n", bs->bs_nextdtim);
2059         ath_dbg(common, ATH_DBG_BEACON, "next beacon %d\n", nextTbtt);
2060         ath_dbg(common, ATH_DBG_BEACON, "beacon period %d\n", beaconintval);
2061         ath_dbg(common, ATH_DBG_BEACON, "DTIM period %d\n", dtimperiod);
2062
2063         ENABLE_REGWRITE_BUFFER(ah);
2064
2065         REG_WRITE(ah, AR_NEXT_DTIM,
2066                   TU_TO_USEC(bs->bs_nextdtim - SLEEP_SLOP));
2067         REG_WRITE(ah, AR_NEXT_TIM, TU_TO_USEC(nextTbtt - SLEEP_SLOP));
2068
2069         REG_WRITE(ah, AR_SLEEP1,
2070                   SM((CAB_TIMEOUT_VAL << 3), AR_SLEEP1_CAB_TIMEOUT)
2071                   | AR_SLEEP1_ASSUME_DTIM);
2072
2073         if (pCap->hw_caps & ATH9K_HW_CAP_AUTOSLEEP)
2074                 beacontimeout = (BEACON_TIMEOUT_VAL << 3);
2075         else
2076                 beacontimeout = MIN_BEACON_TIMEOUT_VAL;
2077
2078         REG_WRITE(ah, AR_SLEEP2,
2079                   SM(beacontimeout, AR_SLEEP2_BEACON_TIMEOUT));
2080
2081         REG_WRITE(ah, AR_TIM_PERIOD, TU_TO_USEC(beaconintval));
2082         REG_WRITE(ah, AR_DTIM_PERIOD, TU_TO_USEC(dtimperiod));
2083
2084         REGWRITE_BUFFER_FLUSH(ah);
2085
2086         REG_SET_BIT(ah, AR_TIMER_MODE,
2087                     AR_TBTT_TIMER_EN | AR_TIM_TIMER_EN |
2088                     AR_DTIM_TIMER_EN);
2089
2090         /* TSF Out of Range Threshold */
2091         REG_WRITE(ah, AR_TSFOOR_THRESHOLD, bs->bs_tsfoor_threshold);
2092 }
2093 EXPORT_SYMBOL(ath9k_hw_set_sta_beacon_timers);
2094
2095 /*******************/
2096 /* HW Capabilities */
2097 /*******************/
2098
2099 static u8 fixup_chainmask(u8 chip_chainmask, u8 eeprom_chainmask)
2100 {
2101         eeprom_chainmask &= chip_chainmask;
2102         if (eeprom_chainmask)
2103                 return eeprom_chainmask;
2104         else
2105                 return chip_chainmask;
2106 }
2107
2108 int ath9k_hw_fill_cap_info(struct ath_hw *ah)
2109 {
2110         struct ath9k_hw_capabilities *pCap = &ah->caps;
2111         struct ath_regulatory *regulatory = ath9k_hw_regulatory(ah);
2112         struct ath_common *common = ath9k_hw_common(ah);
2113         struct ath_btcoex_hw *btcoex_hw = &ah->btcoex_hw;
2114         unsigned int chip_chainmask;
2115
2116         u16 eeval;
2117         u8 ant_div_ctl1, tx_chainmask, rx_chainmask;
2118
2119         eeval = ah->eep_ops->get_eeprom(ah, EEP_REG_0);
2120         regulatory->current_rd = eeval;
2121
2122         if (ah->opmode != NL80211_IFTYPE_AP &&
2123             ah->hw_version.subvendorid == AR_SUBVENDOR_ID_NEW_A) {
2124                 if (regulatory->current_rd == 0x64 ||
2125                     regulatory->current_rd == 0x65)
2126                         regulatory->current_rd += 5;
2127                 else if (regulatory->current_rd == 0x41)
2128                         regulatory->current_rd = 0x43;
2129                 ath_dbg(common, ATH_DBG_REGULATORY,
2130                         "regdomain mapped to 0x%x\n", regulatory->current_rd);
2131         }
2132
2133         eeval = ah->eep_ops->get_eeprom(ah, EEP_OP_MODE);
2134         if ((eeval & (AR5416_OPFLAGS_11G | AR5416_OPFLAGS_11A)) == 0) {
2135                 ath_err(common,
2136                         "no band has been marked as supported in EEPROM\n");
2137                 return -EINVAL;
2138         }
2139
2140         if (eeval & AR5416_OPFLAGS_11A)
2141                 pCap->hw_caps |= ATH9K_HW_CAP_5GHZ;
2142
2143         if (eeval & AR5416_OPFLAGS_11G)
2144                 pCap->hw_caps |= ATH9K_HW_CAP_2GHZ;
2145
2146         if (AR_SREV_9485(ah) || AR_SREV_9285(ah) || AR_SREV_9330(ah))
2147                 chip_chainmask = 1;
2148         else if (!AR_SREV_9280_20_OR_LATER(ah))
2149                 chip_chainmask = 7;
2150         else if (!AR_SREV_9300_20_OR_LATER(ah) || AR_SREV_9340(ah))
2151                 chip_chainmask = 3;
2152         else
2153                 chip_chainmask = 7;
2154
2155         pCap->tx_chainmask = ah->eep_ops->get_eeprom(ah, EEP_TX_MASK);
2156         /*
2157          * For AR9271 we will temporarilly uses the rx chainmax as read from
2158          * the EEPROM.
2159          */
2160         if ((ah->hw_version.devid == AR5416_DEVID_PCI) &&
2161             !(eeval & AR5416_OPFLAGS_11A) &&
2162             !(AR_SREV_9271(ah)))
2163                 /* CB71: GPIO 0 is pulled down to indicate 3 rx chains */
2164                 pCap->rx_chainmask = ath9k_hw_gpio_get(ah, 0) ? 0x5 : 0x7;
2165         else if (AR_SREV_9100(ah))
2166                 pCap->rx_chainmask = 0x7;
2167         else
2168                 /* Use rx_chainmask from EEPROM. */
2169                 pCap->rx_chainmask = ah->eep_ops->get_eeprom(ah, EEP_RX_MASK);
2170
2171         pCap->tx_chainmask = fixup_chainmask(chip_chainmask, pCap->tx_chainmask);
2172         pCap->rx_chainmask = fixup_chainmask(chip_chainmask, pCap->rx_chainmask);
2173         ah->txchainmask = pCap->tx_chainmask;
2174         ah->rxchainmask = pCap->rx_chainmask;
2175
2176         ah->misc_mode |= AR_PCU_MIC_NEW_LOC_ENA;
2177
2178         /* enable key search for every frame in an aggregate */
2179         if (AR_SREV_9300_20_OR_LATER(ah))
2180                 ah->misc_mode |= AR_PCU_ALWAYS_PERFORM_KEYSEARCH;
2181
2182         common->crypt_caps |= ATH_CRYPT_CAP_CIPHER_AESCCM;
2183
2184         if (ah->hw_version.devid != AR2427_DEVID_PCIE)
2185                 pCap->hw_caps |= ATH9K_HW_CAP_HT;
2186         else
2187                 pCap->hw_caps &= ~ATH9K_HW_CAP_HT;
2188
2189         if (AR_SREV_9271(ah))
2190                 pCap->num_gpio_pins = AR9271_NUM_GPIO;
2191         else if (AR_DEVID_7010(ah))
2192                 pCap->num_gpio_pins = AR7010_NUM_GPIO;
2193         else if (AR_SREV_9300_20_OR_LATER(ah))
2194                 pCap->num_gpio_pins = AR9300_NUM_GPIO;
2195         else if (AR_SREV_9287_11_OR_LATER(ah))
2196                 pCap->num_gpio_pins = AR9287_NUM_GPIO;
2197         else if (AR_SREV_9285_12_OR_LATER(ah))
2198                 pCap->num_gpio_pins = AR9285_NUM_GPIO;
2199         else if (AR_SREV_9280_20_OR_LATER(ah))
2200                 pCap->num_gpio_pins = AR928X_NUM_GPIO;
2201         else
2202                 pCap->num_gpio_pins = AR_NUM_GPIO;
2203
2204         if (AR_SREV_9160_10_OR_LATER(ah) || AR_SREV_9100(ah)) {
2205                 pCap->hw_caps |= ATH9K_HW_CAP_CST;
2206                 pCap->rts_aggr_limit = ATH_AMPDU_LIMIT_MAX;
2207         } else {
2208                 pCap->rts_aggr_limit = (8 * 1024);
2209         }
2210
2211 #if defined(CONFIG_RFKILL) || defined(CONFIG_RFKILL_MODULE)
2212         ah->rfsilent = ah->eep_ops->get_eeprom(ah, EEP_RF_SILENT);
2213         if (ah->rfsilent & EEP_RFSILENT_ENABLED) {
2214                 ah->rfkill_gpio =
2215                         MS(ah->rfsilent, EEP_RFSILENT_GPIO_SEL);
2216                 ah->rfkill_polarity =
2217                         MS(ah->rfsilent, EEP_RFSILENT_POLARITY);
2218
2219                 pCap->hw_caps |= ATH9K_HW_CAP_RFSILENT;
2220         }
2221 #endif
2222         if (AR_SREV_9271(ah) || AR_SREV_9300_20_OR_LATER(ah))
2223                 pCap->hw_caps |= ATH9K_HW_CAP_AUTOSLEEP;
2224         else
2225                 pCap->hw_caps &= ~ATH9K_HW_CAP_AUTOSLEEP;
2226
2227         if (AR_SREV_9280(ah) || AR_SREV_9285(ah))
2228                 pCap->hw_caps &= ~ATH9K_HW_CAP_4KB_SPLITTRANS;
2229         else
2230                 pCap->hw_caps |= ATH9K_HW_CAP_4KB_SPLITTRANS;
2231
2232         if (common->btcoex_enabled) {
2233                 if (AR_SREV_9300_20_OR_LATER(ah)) {
2234                         btcoex_hw->scheme = ATH_BTCOEX_CFG_3WIRE;
2235                         btcoex_hw->btactive_gpio = ATH_BTACTIVE_GPIO_9300;
2236                         btcoex_hw->wlanactive_gpio = ATH_WLANACTIVE_GPIO_9300;
2237                         btcoex_hw->btpriority_gpio = ATH_BTPRIORITY_GPIO_9300;
2238                 } else if (AR_SREV_9280_20_OR_LATER(ah)) {
2239                         btcoex_hw->btactive_gpio = ATH_BTACTIVE_GPIO_9280;
2240                         btcoex_hw->wlanactive_gpio = ATH_WLANACTIVE_GPIO_9280;
2241
2242                         if (AR_SREV_9285(ah)) {
2243                                 btcoex_hw->scheme = ATH_BTCOEX_CFG_3WIRE;
2244                                 btcoex_hw->btpriority_gpio =
2245                                                 ATH_BTPRIORITY_GPIO_9285;
2246                         } else {
2247                                 btcoex_hw->scheme = ATH_BTCOEX_CFG_2WIRE;
2248                         }
2249                 }
2250         } else {
2251                 btcoex_hw->scheme = ATH_BTCOEX_CFG_NONE;
2252         }
2253
2254         if (AR_SREV_9300_20_OR_LATER(ah)) {
2255                 pCap->hw_caps |= ATH9K_HW_CAP_EDMA | ATH9K_HW_CAP_FASTCLOCK;
2256                 if (!AR_SREV_9330(ah) && !AR_SREV_9485(ah))
2257                         pCap->hw_caps |= ATH9K_HW_CAP_LDPC;
2258
2259                 pCap->rx_hp_qdepth = ATH9K_HW_RX_HP_QDEPTH;
2260                 pCap->rx_lp_qdepth = ATH9K_HW_RX_LP_QDEPTH;
2261                 pCap->rx_status_len = sizeof(struct ar9003_rxs);
2262                 pCap->tx_desc_len = sizeof(struct ar9003_txc);
2263                 pCap->txs_len = sizeof(struct ar9003_txs);
2264                 if (!ah->config.paprd_disable &&
2265                     ah->eep_ops->get_eeprom(ah, EEP_PAPRD))
2266                         pCap->hw_caps |= ATH9K_HW_CAP_PAPRD;
2267         } else {
2268                 pCap->tx_desc_len = sizeof(struct ath_desc);
2269                 if (AR_SREV_9280_20(ah))
2270                         pCap->hw_caps |= ATH9K_HW_CAP_FASTCLOCK;
2271         }
2272
2273         if (AR_SREV_9300_20_OR_LATER(ah))
2274                 pCap->hw_caps |= ATH9K_HW_CAP_RAC_SUPPORTED;
2275
2276         if (AR_SREV_9300_20_OR_LATER(ah))
2277                 ah->ent_mode = REG_READ(ah, AR_ENT_OTP);
2278
2279         if (AR_SREV_9287_11_OR_LATER(ah) || AR_SREV_9271(ah))
2280                 pCap->hw_caps |= ATH9K_HW_CAP_SGI_20;
2281
2282         if (AR_SREV_9285(ah))
2283                 if (ah->eep_ops->get_eeprom(ah, EEP_MODAL_VER) >= 3) {
2284                         ant_div_ctl1 =
2285                                 ah->eep_ops->get_eeprom(ah, EEP_ANT_DIV_CTL1);
2286                         if ((ant_div_ctl1 & 0x1) && ((ant_div_ctl1 >> 3) & 0x1))
2287                                 pCap->hw_caps |= ATH9K_HW_CAP_ANT_DIV_COMB;
2288                 }
2289         if (AR_SREV_9300_20_OR_LATER(ah)) {
2290                 if (ah->eep_ops->get_eeprom(ah, EEP_CHAIN_MASK_REDUCE))
2291                         pCap->hw_caps |= ATH9K_HW_CAP_APM;
2292         }
2293
2294
2295         if (AR_SREV_9330(ah) || AR_SREV_9485(ah)) {
2296                 ant_div_ctl1 = ah->eep_ops->get_eeprom(ah, EEP_ANT_DIV_CTL1);
2297                 /*
2298                  * enable the diversity-combining algorithm only when
2299                  * both enable_lna_div and enable_fast_div are set
2300                  *              Table for Diversity
2301                  * ant_div_alt_lnaconf          bit 0-1
2302                  * ant_div_main_lnaconf         bit 2-3
2303                  * ant_div_alt_gaintb           bit 4
2304                  * ant_div_main_gaintb          bit 5
2305                  * enable_ant_div_lnadiv        bit 6
2306                  * enable_ant_fast_div          bit 7
2307                  */
2308                 if ((ant_div_ctl1 >> 0x6) == 0x3)
2309                         pCap->hw_caps |= ATH9K_HW_CAP_ANT_DIV_COMB;
2310         }
2311
2312         if (AR_SREV_9485_10(ah)) {
2313                 pCap->pcie_lcr_extsync_en = true;
2314                 pCap->pcie_lcr_offset = 0x80;
2315         }
2316
2317         tx_chainmask = pCap->tx_chainmask;
2318         rx_chainmask = pCap->rx_chainmask;
2319         while (tx_chainmask || rx_chainmask) {
2320                 if (tx_chainmask & BIT(0))
2321                         pCap->max_txchains++;
2322                 if (rx_chainmask & BIT(0))
2323                         pCap->max_rxchains++;
2324
2325                 tx_chainmask >>= 1;
2326                 rx_chainmask >>= 1;
2327         }
2328
2329         if (AR_SREV_9300_20_OR_LATER(ah)) {
2330                 ah->enabled_cals |= TX_IQ_CAL;
2331                 if (!AR_SREV_9330(ah))
2332                         ah->enabled_cals |= TX_IQ_ON_AGC_CAL;
2333         }
2334         if (AR_SREV_9462(ah))
2335                 pCap->hw_caps |= ATH9K_HW_CAP_RTT;
2336
2337         return 0;
2338 }
2339
2340 /****************************/
2341 /* GPIO / RFKILL / Antennae */
2342 /****************************/
2343
2344 static void ath9k_hw_gpio_cfg_output_mux(struct ath_hw *ah,
2345                                          u32 gpio, u32 type)
2346 {
2347         int addr;
2348         u32 gpio_shift, tmp;
2349
2350         if (gpio > 11)
2351                 addr = AR_GPIO_OUTPUT_MUX3;
2352         else if (gpio > 5)
2353                 addr = AR_GPIO_OUTPUT_MUX2;
2354         else
2355                 addr = AR_GPIO_OUTPUT_MUX1;
2356
2357         gpio_shift = (gpio % 6) * 5;
2358
2359         if (AR_SREV_9280_20_OR_LATER(ah)
2360             || (addr != AR_GPIO_OUTPUT_MUX1)) {
2361                 REG_RMW(ah, addr, (type << gpio_shift),
2362                         (0x1f << gpio_shift));
2363         } else {
2364                 tmp = REG_READ(ah, addr);
2365                 tmp = ((tmp & 0x1F0) << 1) | (tmp & ~0x1F0);
2366                 tmp &= ~(0x1f << gpio_shift);
2367                 tmp |= (type << gpio_shift);
2368                 REG_WRITE(ah, addr, tmp);
2369         }
2370 }
2371
2372 void ath9k_hw_cfg_gpio_input(struct ath_hw *ah, u32 gpio)
2373 {
2374         u32 gpio_shift;
2375
2376         BUG_ON(gpio >= ah->caps.num_gpio_pins);
2377
2378         if (AR_DEVID_7010(ah)) {
2379                 gpio_shift = gpio;
2380                 REG_RMW(ah, AR7010_GPIO_OE,
2381                         (AR7010_GPIO_OE_AS_INPUT << gpio_shift),
2382                         (AR7010_GPIO_OE_MASK << gpio_shift));
2383                 return;
2384         }
2385
2386         gpio_shift = gpio << 1;
2387         REG_RMW(ah,
2388                 AR_GPIO_OE_OUT,
2389                 (AR_GPIO_OE_OUT_DRV_NO << gpio_shift),
2390                 (AR_GPIO_OE_OUT_DRV << gpio_shift));
2391 }
2392 EXPORT_SYMBOL(ath9k_hw_cfg_gpio_input);
2393
2394 u32 ath9k_hw_gpio_get(struct ath_hw *ah, u32 gpio)
2395 {
2396 #define MS_REG_READ(x, y) \
2397         (MS(REG_READ(ah, AR_GPIO_IN_OUT), x##_GPIO_IN_VAL) & (AR_GPIO_BIT(y)))
2398
2399         if (gpio >= ah->caps.num_gpio_pins)
2400                 return 0xffffffff;
2401
2402         if (AR_DEVID_7010(ah)) {
2403                 u32 val;
2404                 val = REG_READ(ah, AR7010_GPIO_IN);
2405                 return (MS(val, AR7010_GPIO_IN_VAL) & AR_GPIO_BIT(gpio)) == 0;
2406         } else if (AR_SREV_9300_20_OR_LATER(ah))
2407                 return (MS(REG_READ(ah, AR_GPIO_IN), AR9300_GPIO_IN_VAL) &
2408                         AR_GPIO_BIT(gpio)) != 0;
2409         else if (AR_SREV_9271(ah))
2410                 return MS_REG_READ(AR9271, gpio) != 0;
2411         else if (AR_SREV_9287_11_OR_LATER(ah))
2412                 return MS_REG_READ(AR9287, gpio) != 0;
2413         else if (AR_SREV_9285_12_OR_LATER(ah))
2414                 return MS_REG_READ(AR9285, gpio) != 0;
2415         else if (AR_SREV_9280_20_OR_LATER(ah))
2416                 return MS_REG_READ(AR928X, gpio) != 0;
2417         else
2418                 return MS_REG_READ(AR, gpio) != 0;
2419 }
2420 EXPORT_SYMBOL(ath9k_hw_gpio_get);
2421
2422 void ath9k_hw_cfg_output(struct ath_hw *ah, u32 gpio,
2423                          u32 ah_signal_type)
2424 {
2425         u32 gpio_shift;
2426
2427         if (AR_DEVID_7010(ah)) {
2428                 gpio_shift = gpio;
2429                 REG_RMW(ah, AR7010_GPIO_OE,
2430                         (AR7010_GPIO_OE_AS_OUTPUT << gpio_shift),
2431                         (AR7010_GPIO_OE_MASK << gpio_shift));
2432                 return;
2433         }
2434
2435         ath9k_hw_gpio_cfg_output_mux(ah, gpio, ah_signal_type);
2436         gpio_shift = 2 * gpio;
2437         REG_RMW(ah,
2438                 AR_GPIO_OE_OUT,
2439                 (AR_GPIO_OE_OUT_DRV_ALL << gpio_shift),
2440                 (AR_GPIO_OE_OUT_DRV << gpio_shift));
2441 }
2442 EXPORT_SYMBOL(ath9k_hw_cfg_output);
2443
2444 void ath9k_hw_set_gpio(struct ath_hw *ah, u32 gpio, u32 val)
2445 {
2446         if (AR_DEVID_7010(ah)) {
2447                 val = val ? 0 : 1;
2448                 REG_RMW(ah, AR7010_GPIO_OUT, ((val&1) << gpio),
2449                         AR_GPIO_BIT(gpio));
2450                 return;
2451         }
2452
2453         if (AR_SREV_9271(ah))
2454                 val = ~val;
2455
2456         REG_RMW(ah, AR_GPIO_IN_OUT, ((val & 1) << gpio),
2457                 AR_GPIO_BIT(gpio));
2458 }
2459 EXPORT_SYMBOL(ath9k_hw_set_gpio);
2460
2461 u32 ath9k_hw_getdefantenna(struct ath_hw *ah)
2462 {
2463         return REG_READ(ah, AR_DEF_ANTENNA) & 0x7;
2464 }
2465 EXPORT_SYMBOL(ath9k_hw_getdefantenna);
2466
2467 void ath9k_hw_setantenna(struct ath_hw *ah, u32 antenna)
2468 {
2469         REG_WRITE(ah, AR_DEF_ANTENNA, (antenna & 0x7));
2470 }
2471 EXPORT_SYMBOL(ath9k_hw_setantenna);
2472
2473 /*********************/
2474 /* General Operation */
2475 /*********************/
2476
2477 u32 ath9k_hw_getrxfilter(struct ath_hw *ah)
2478 {
2479         u32 bits = REG_READ(ah, AR_RX_FILTER);
2480         u32 phybits = REG_READ(ah, AR_PHY_ERR);
2481
2482         if (phybits & AR_PHY_ERR_RADAR)
2483                 bits |= ATH9K_RX_FILTER_PHYRADAR;
2484         if (phybits & (AR_PHY_ERR_OFDM_TIMING | AR_PHY_ERR_CCK_TIMING))
2485                 bits |= ATH9K_RX_FILTER_PHYERR;
2486
2487         return bits;
2488 }
2489 EXPORT_SYMBOL(ath9k_hw_getrxfilter);
2490
2491 void ath9k_hw_setrxfilter(struct ath_hw *ah, u32 bits)
2492 {
2493         u32 phybits;
2494
2495         ENABLE_REGWRITE_BUFFER(ah);
2496
2497         if (AR_SREV_9462(ah))
2498                 bits |= ATH9K_RX_FILTER_CONTROL_WRAPPER;
2499
2500         REG_WRITE(ah, AR_RX_FILTER, bits);
2501
2502         phybits = 0;
2503         if (bits & ATH9K_RX_FILTER_PHYRADAR)
2504                 phybits |= AR_PHY_ERR_RADAR;
2505         if (bits & ATH9K_RX_FILTER_PHYERR)
2506                 phybits |= AR_PHY_ERR_OFDM_TIMING | AR_PHY_ERR_CCK_TIMING;
2507         REG_WRITE(ah, AR_PHY_ERR, phybits);
2508
2509         if (phybits)
2510                 REG_SET_BIT(ah, AR_RXCFG, AR_RXCFG_ZLFDMA);
2511         else
2512                 REG_CLR_BIT(ah, AR_RXCFG, AR_RXCFG_ZLFDMA);
2513
2514         REGWRITE_BUFFER_FLUSH(ah);
2515 }
2516 EXPORT_SYMBOL(ath9k_hw_setrxfilter);
2517
2518 bool ath9k_hw_phy_disable(struct ath_hw *ah)
2519 {
2520         if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_WARM))
2521                 return false;
2522
2523         ath9k_hw_init_pll(ah, NULL);
2524         return true;
2525 }
2526 EXPORT_SYMBOL(ath9k_hw_phy_disable);
2527
2528 bool ath9k_hw_disable(struct ath_hw *ah)
2529 {
2530         if (!ath9k_hw_setpower(ah, ATH9K_PM_AWAKE))
2531                 return false;
2532
2533         if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_COLD))
2534                 return false;
2535
2536         ath9k_hw_init_pll(ah, NULL);
2537         return true;
2538 }
2539 EXPORT_SYMBOL(ath9k_hw_disable);
2540
2541 static int get_antenna_gain(struct ath_hw *ah, struct ath9k_channel *chan)
2542 {
2543         enum eeprom_param gain_param;
2544
2545         if (IS_CHAN_2GHZ(chan))
2546                 gain_param = EEP_ANTENNA_GAIN_2G;
2547         else
2548                 gain_param = EEP_ANTENNA_GAIN_5G;
2549
2550         return ah->eep_ops->get_eeprom(ah, gain_param);
2551 }
2552
2553 void ath9k_hw_apply_txpower(struct ath_hw *ah, struct ath9k_channel *chan)
2554 {
2555         struct ath_regulatory *reg = ath9k_hw_regulatory(ah);
2556         struct ieee80211_channel *channel;
2557         int chan_pwr, new_pwr, max_gain;
2558         int ant_gain, ant_reduction = 0;
2559
2560         if (!chan)
2561                 return;
2562
2563         channel = chan->chan;
2564         chan_pwr = min_t(int, channel->max_power * 2, MAX_RATE_POWER);
2565         new_pwr = min_t(int, chan_pwr, reg->power_limit);
2566         max_gain = chan_pwr - new_pwr + channel->max_antenna_gain * 2;
2567
2568         ant_gain = get_antenna_gain(ah, chan);
2569         if (ant_gain > max_gain)
2570                 ant_reduction = ant_gain - max_gain;
2571
2572         ah->eep_ops->set_txpower(ah, chan,
2573                                  ath9k_regd_get_ctl(reg, chan),
2574                                  ant_reduction, new_pwr, false);
2575 }
2576
2577 void ath9k_hw_set_txpowerlimit(struct ath_hw *ah, u32 limit, bool test)
2578 {
2579         struct ath_regulatory *reg = ath9k_hw_regulatory(ah);
2580         struct ath9k_channel *chan = ah->curchan;
2581         struct ieee80211_channel *channel = chan->chan;
2582
2583         reg->power_limit = min_t(int, limit, MAX_RATE_POWER);
2584         if (test)
2585                 channel->max_power = MAX_RATE_POWER / 2;
2586
2587         ath9k_hw_apply_txpower(ah, chan);
2588
2589         if (test)
2590                 channel->max_power = DIV_ROUND_UP(reg->max_power_level, 2);
2591 }
2592 EXPORT_SYMBOL(ath9k_hw_set_txpowerlimit);
2593
2594 void ath9k_hw_setopmode(struct ath_hw *ah)
2595 {
2596         ath9k_hw_set_operating_mode(ah, ah->opmode);
2597 }
2598 EXPORT_SYMBOL(ath9k_hw_setopmode);
2599
2600 void ath9k_hw_setmcastfilter(struct ath_hw *ah, u32 filter0, u32 filter1)
2601 {
2602         REG_WRITE(ah, AR_MCAST_FIL0, filter0);
2603         REG_WRITE(ah, AR_MCAST_FIL1, filter1);
2604 }
2605 EXPORT_SYMBOL(ath9k_hw_setmcastfilter);
2606
2607 void ath9k_hw_write_associd(struct ath_hw *ah)
2608 {
2609         struct ath_common *common = ath9k_hw_common(ah);
2610
2611         REG_WRITE(ah, AR_BSS_ID0, get_unaligned_le32(common->curbssid));
2612         REG_WRITE(ah, AR_BSS_ID1, get_unaligned_le16(common->curbssid + 4) |
2613                   ((common->curaid & 0x3fff) << AR_BSS_ID1_AID_S));
2614 }
2615 EXPORT_SYMBOL(ath9k_hw_write_associd);
2616
2617 #define ATH9K_MAX_TSF_READ 10
2618
2619 u64 ath9k_hw_gettsf64(struct ath_hw *ah)
2620 {
2621         u32 tsf_lower, tsf_upper1, tsf_upper2;
2622         int i;
2623
2624         tsf_upper1 = REG_READ(ah, AR_TSF_U32);
2625         for (i = 0; i < ATH9K_MAX_TSF_READ; i++) {
2626                 tsf_lower = REG_READ(ah, AR_TSF_L32);
2627                 tsf_upper2 = REG_READ(ah, AR_TSF_U32);
2628                 if (tsf_upper2 == tsf_upper1)
2629                         break;
2630                 tsf_upper1 = tsf_upper2;
2631         }
2632
2633         WARN_ON( i == ATH9K_MAX_TSF_READ );
2634
2635         return (((u64)tsf_upper1 << 32) | tsf_lower);
2636 }
2637 EXPORT_SYMBOL(ath9k_hw_gettsf64);
2638
2639 void ath9k_hw_settsf64(struct ath_hw *ah, u64 tsf64)
2640 {
2641         REG_WRITE(ah, AR_TSF_L32, tsf64 & 0xffffffff);
2642         REG_WRITE(ah, AR_TSF_U32, (tsf64 >> 32) & 0xffffffff);
2643 }
2644 EXPORT_SYMBOL(ath9k_hw_settsf64);
2645
2646 void ath9k_hw_reset_tsf(struct ath_hw *ah)
2647 {
2648         if (!ath9k_hw_wait(ah, AR_SLP32_MODE, AR_SLP32_TSF_WRITE_STATUS, 0,
2649                            AH_TSF_WRITE_TIMEOUT))
2650                 ath_dbg(ath9k_hw_common(ah), ATH_DBG_RESET,
2651                         "AR_SLP32_TSF_WRITE_STATUS limit exceeded\n");
2652
2653         REG_WRITE(ah, AR_RESET_TSF, AR_RESET_TSF_ONCE);
2654 }
2655 EXPORT_SYMBOL(ath9k_hw_reset_tsf);
2656
2657 void ath9k_hw_set_tsfadjust(struct ath_hw *ah, u32 setting)
2658 {
2659         if (setting)
2660                 ah->misc_mode |= AR_PCU_TX_ADD_TSF;
2661         else
2662                 ah->misc_mode &= ~AR_PCU_TX_ADD_TSF;
2663 }
2664 EXPORT_SYMBOL(ath9k_hw_set_tsfadjust);
2665
2666 void ath9k_hw_set11nmac2040(struct ath_hw *ah)
2667 {
2668         struct ieee80211_conf *conf = &ath9k_hw_common(ah)->hw->conf;
2669         u32 macmode;
2670
2671         if (conf_is_ht40(conf) && !ah->config.cwm_ignore_extcca)
2672                 macmode = AR_2040_JOINED_RX_CLEAR;
2673         else
2674                 macmode = 0;
2675
2676         REG_WRITE(ah, AR_2040_MODE, macmode);
2677 }
2678
2679 /* HW Generic timers configuration */
2680
2681 static const struct ath_gen_timer_configuration gen_tmr_configuration[] =
2682 {
2683         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2684         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2685         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2686         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2687         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2688         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2689         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2690         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2691         {AR_NEXT_NDP2_TIMER, AR_NDP2_PERIOD, AR_NDP2_TIMER_MODE, 0x0001},
2692         {AR_NEXT_NDP2_TIMER + 1*4, AR_NDP2_PERIOD + 1*4,
2693                                 AR_NDP2_TIMER_MODE, 0x0002},
2694         {AR_NEXT_NDP2_TIMER + 2*4, AR_NDP2_PERIOD + 2*4,
2695                                 AR_NDP2_TIMER_MODE, 0x0004},
2696         {AR_NEXT_NDP2_TIMER + 3*4, AR_NDP2_PERIOD + 3*4,
2697                                 AR_NDP2_TIMER_MODE, 0x0008},
2698         {AR_NEXT_NDP2_TIMER + 4*4, AR_NDP2_PERIOD + 4*4,
2699                                 AR_NDP2_TIMER_MODE, 0x0010},
2700         {AR_NEXT_NDP2_TIMER + 5*4, AR_NDP2_PERIOD + 5*4,
2701                                 AR_NDP2_TIMER_MODE, 0x0020},
2702         {AR_NEXT_NDP2_TIMER + 6*4, AR_NDP2_PERIOD + 6*4,
2703                                 AR_NDP2_TIMER_MODE, 0x0040},
2704         {AR_NEXT_NDP2_TIMER + 7*4, AR_NDP2_PERIOD + 7*4,
2705                                 AR_NDP2_TIMER_MODE, 0x0080}
2706 };
2707
2708 /* HW generic timer primitives */
2709
2710 /* compute and clear index of rightmost 1 */
2711 static u32 rightmost_index(struct ath_gen_timer_table *timer_table, u32 *mask)
2712 {
2713         u32 b;
2714
2715         b = *mask;
2716         b &= (0-b);
2717         *mask &= ~b;
2718         b *= debruijn32;
2719         b >>= 27;
2720
2721         return timer_table->gen_timer_index[b];
2722 }
2723
2724 u32 ath9k_hw_gettsf32(struct ath_hw *ah)
2725 {
2726         return REG_READ(ah, AR_TSF_L32);
2727 }
2728 EXPORT_SYMBOL(ath9k_hw_gettsf32);
2729
2730 struct ath_gen_timer *ath_gen_timer_alloc(struct ath_hw *ah,
2731                                           void (*trigger)(void *),
2732                                           void (*overflow)(void *),
2733                                           void *arg,
2734                                           u8 timer_index)
2735 {
2736         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
2737         struct ath_gen_timer *timer;
2738
2739         timer = kzalloc(sizeof(struct ath_gen_timer), GFP_KERNEL);
2740
2741         if (timer == NULL) {
2742                 ath_err(ath9k_hw_common(ah),
2743                         "Failed to allocate memory for hw timer[%d]\n",
2744                         timer_index);
2745                 return NULL;
2746         }
2747
2748         /* allocate a hardware generic timer slot */
2749         timer_table->timers[timer_index] = timer;
2750         timer->index = timer_index;
2751         timer->trigger = trigger;
2752         timer->overflow = overflow;
2753         timer->arg = arg;
2754
2755         return timer;
2756 }
2757 EXPORT_SYMBOL(ath_gen_timer_alloc);
2758
2759 void ath9k_hw_gen_timer_start(struct ath_hw *ah,
2760                               struct ath_gen_timer *timer,
2761                               u32 trig_timeout,
2762                               u32 timer_period)
2763 {
2764         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
2765         u32 tsf, timer_next;
2766
2767         BUG_ON(!timer_period);
2768
2769         set_bit(timer->index, &timer_table->timer_mask.timer_bits);
2770
2771         tsf = ath9k_hw_gettsf32(ah);
2772
2773         timer_next = tsf + trig_timeout;
2774
2775         ath_dbg(ath9k_hw_common(ah), ATH_DBG_HWTIMER,
2776                 "current tsf %x period %x timer_next %x\n",
2777                 tsf, timer_period, timer_next);
2778
2779         /*
2780          * Program generic timer registers
2781          */
2782         REG_WRITE(ah, gen_tmr_configuration[timer->index].next_addr,
2783                  timer_next);
2784         REG_WRITE(ah, gen_tmr_configuration[timer->index].period_addr,
2785                   timer_period);
2786         REG_SET_BIT(ah, gen_tmr_configuration[timer->index].mode_addr,
2787                     gen_tmr_configuration[timer->index].mode_mask);
2788
2789         if (AR_SREV_9462(ah)) {
2790                 /*
2791                  * Starting from AR9462, each generic timer can select which tsf
2792                  * to use. But we still follow the old rule, 0 - 7 use tsf and
2793                  * 8 - 15  use tsf2.
2794                  */
2795                 if ((timer->index < AR_GEN_TIMER_BANK_1_LEN))
2796                         REG_CLR_BIT(ah, AR_MAC_PCU_GEN_TIMER_TSF_SEL,
2797                                        (1 << timer->index));
2798                 else
2799                         REG_SET_BIT(ah, AR_MAC_PCU_GEN_TIMER_TSF_SEL,
2800                                        (1 << timer->index));
2801         }
2802
2803         /* Enable both trigger and thresh interrupt masks */
2804         REG_SET_BIT(ah, AR_IMR_S5,
2805                 (SM(AR_GENTMR_BIT(timer->index), AR_IMR_S5_GENTIMER_THRESH) |
2806                 SM(AR_GENTMR_BIT(timer->index), AR_IMR_S5_GENTIMER_TRIG)));
2807 }
2808 EXPORT_SYMBOL(ath9k_hw_gen_timer_start);
2809
2810 void ath9k_hw_gen_timer_stop(struct ath_hw *ah, struct ath_gen_timer *timer)
2811 {
2812         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
2813
2814         if ((timer->index < AR_FIRST_NDP_TIMER) ||
2815                 (timer->index >= ATH_MAX_GEN_TIMER)) {
2816                 return;
2817         }
2818
2819         /* Clear generic timer enable bits. */
2820         REG_CLR_BIT(ah, gen_tmr_configuration[timer->index].mode_addr,
2821                         gen_tmr_configuration[timer->index].mode_mask);
2822
2823         /* Disable both trigger and thresh interrupt masks */
2824         REG_CLR_BIT(ah, AR_IMR_S5,
2825                 (SM(AR_GENTMR_BIT(timer->index), AR_IMR_S5_GENTIMER_THRESH) |
2826                 SM(AR_GENTMR_BIT(timer->index), AR_IMR_S5_GENTIMER_TRIG)));
2827
2828         clear_bit(timer->index, &timer_table->timer_mask.timer_bits);
2829 }
2830 EXPORT_SYMBOL(ath9k_hw_gen_timer_stop);
2831
2832 void ath_gen_timer_free(struct ath_hw *ah, struct ath_gen_timer *timer)
2833 {
2834         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
2835
2836         /* free the hardware generic timer slot */
2837         timer_table->timers[timer->index] = NULL;
2838         kfree(timer);
2839 }
2840 EXPORT_SYMBOL(ath_gen_timer_free);
2841
2842 /*
2843  * Generic Timer Interrupts handling
2844  */
2845 void ath_gen_timer_isr(struct ath_hw *ah)
2846 {
2847         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
2848         struct ath_gen_timer *timer;
2849         struct ath_common *common = ath9k_hw_common(ah);
2850         u32 trigger_mask, thresh_mask, index;
2851
2852         /* get hardware generic timer interrupt status */
2853         trigger_mask = ah->intr_gen_timer_trigger;
2854         thresh_mask = ah->intr_gen_timer_thresh;
2855         trigger_mask &= timer_table->timer_mask.val;
2856         thresh_mask &= timer_table->timer_mask.val;
2857
2858         trigger_mask &= ~thresh_mask;
2859
2860         while (thresh_mask) {
2861                 index = rightmost_index(timer_table, &thresh_mask);
2862                 timer = timer_table->timers[index];
2863                 BUG_ON(!timer);
2864                 ath_dbg(common, ATH_DBG_HWTIMER,
2865                         "TSF overflow for Gen timer %d\n", index);
2866                 timer->overflow(timer->arg);
2867         }
2868
2869         while (trigger_mask) {
2870                 index = rightmost_index(timer_table, &trigger_mask);
2871                 timer = timer_table->timers[index];
2872                 BUG_ON(!timer);
2873                 ath_dbg(common, ATH_DBG_HWTIMER,
2874                         "Gen timer[%d] trigger\n", index);
2875                 timer->trigger(timer->arg);
2876         }
2877 }
2878 EXPORT_SYMBOL(ath_gen_timer_isr);
2879
2880 /********/
2881 /* HTC  */
2882 /********/
2883
2884 void ath9k_hw_htc_resetinit(struct ath_hw *ah)
2885 {
2886         ah->htc_reset_init = true;
2887 }
2888 EXPORT_SYMBOL(ath9k_hw_htc_resetinit);
2889
2890 static struct {
2891         u32 version;
2892         const char * name;
2893 } ath_mac_bb_names[] = {
2894         /* Devices with external radios */
2895         { AR_SREV_VERSION_5416_PCI,     "5416" },
2896         { AR_SREV_VERSION_5416_PCIE,    "5418" },
2897         { AR_SREV_VERSION_9100,         "9100" },
2898         { AR_SREV_VERSION_9160,         "9160" },
2899         /* Single-chip solutions */
2900         { AR_SREV_VERSION_9280,         "9280" },
2901         { AR_SREV_VERSION_9285,         "9285" },
2902         { AR_SREV_VERSION_9287,         "9287" },
2903         { AR_SREV_VERSION_9271,         "9271" },
2904         { AR_SREV_VERSION_9300,         "9300" },
2905         { AR_SREV_VERSION_9330,         "9330" },
2906         { AR_SREV_VERSION_9340,         "9340" },
2907         { AR_SREV_VERSION_9485,         "9485" },
2908         { AR_SREV_VERSION_9462,         "9462" },
2909 };
2910
2911 /* For devices with external radios */
2912 static struct {
2913         u16 version;
2914         const char * name;
2915 } ath_rf_names[] = {
2916         { 0,                            "5133" },
2917         { AR_RAD5133_SREV_MAJOR,        "5133" },
2918         { AR_RAD5122_SREV_MAJOR,        "5122" },
2919         { AR_RAD2133_SREV_MAJOR,        "2133" },
2920         { AR_RAD2122_SREV_MAJOR,        "2122" }
2921 };
2922
2923 /*
2924  * Return the MAC/BB name. "????" is returned if the MAC/BB is unknown.
2925  */
2926 static const char *ath9k_hw_mac_bb_name(u32 mac_bb_version)
2927 {
2928         int i;
2929
2930         for (i=0; i<ARRAY_SIZE(ath_mac_bb_names); i++) {
2931                 if (ath_mac_bb_names[i].version == mac_bb_version) {
2932                         return ath_mac_bb_names[i].name;
2933                 }
2934         }
2935
2936         return "????";
2937 }
2938
2939 /*
2940  * Return the RF name. "????" is returned if the RF is unknown.
2941  * Used for devices with external radios.
2942  */
2943 static const char *ath9k_hw_rf_name(u16 rf_version)
2944 {
2945         int i;
2946
2947         for (i=0; i<ARRAY_SIZE(ath_rf_names); i++) {
2948                 if (ath_rf_names[i].version == rf_version) {
2949                         return ath_rf_names[i].name;
2950                 }
2951         }
2952
2953         return "????";
2954 }
2955
2956 void ath9k_hw_name(struct ath_hw *ah, char *hw_name, size_t len)
2957 {
2958         int used;
2959
2960         /* chipsets >= AR9280 are single-chip */
2961         if (AR_SREV_9280_20_OR_LATER(ah)) {
2962                 used = snprintf(hw_name, len,
2963                                "Atheros AR%s Rev:%x",
2964                                ath9k_hw_mac_bb_name(ah->hw_version.macVersion),
2965                                ah->hw_version.macRev);
2966         }
2967         else {
2968                 used = snprintf(hw_name, len,
2969                                "Atheros AR%s MAC/BB Rev:%x AR%s RF Rev:%x",
2970                                ath9k_hw_mac_bb_name(ah->hw_version.macVersion),
2971                                ah->hw_version.macRev,
2972                                ath9k_hw_rf_name((ah->hw_version.analog5GhzRev &
2973                                                 AR_RADIO_SREV_MAJOR)),
2974                                ah->hw_version.phyRev);
2975         }
2976
2977         hw_name[used] = '\0';
2978 }
2979 EXPORT_SYMBOL(ath9k_hw_name);