Merge branch 'master' of git://git.kernel.org/pub/scm/linux/kernel/git/linville/wirel...
[pandora-kernel.git] / drivers / net / wireless / ath / ath5k / base.c
1 /*-
2  * Copyright (c) 2002-2005 Sam Leffler, Errno Consulting
3  * Copyright (c) 2004-2005 Atheros Communications, Inc.
4  * Copyright (c) 2006 Devicescape Software, Inc.
5  * Copyright (c) 2007 Jiri Slaby <jirislaby@gmail.com>
6  * Copyright (c) 2007 Luis R. Rodriguez <mcgrof@winlab.rutgers.edu>
7  *
8  * All rights reserved.
9  *
10  * Redistribution and use in source and binary forms, with or without
11  * modification, are permitted provided that the following conditions
12  * are met:
13  * 1. Redistributions of source code must retain the above copyright
14  *    notice, this list of conditions and the following disclaimer,
15  *    without modification.
16  * 2. Redistributions in binary form must reproduce at minimum a disclaimer
17  *    similar to the "NO WARRANTY" disclaimer below ("Disclaimer") and any
18  *    redistribution must be conditioned upon including a substantially
19  *    similar Disclaimer requirement for further binary redistribution.
20  * 3. Neither the names of the above-listed copyright holders nor the names
21  *    of any contributors may be used to endorse or promote products derived
22  *    from this software without specific prior written permission.
23  *
24  * Alternatively, this software may be distributed under the terms of the
25  * GNU General Public License ("GPL") version 2 as published by the Free
26  * Software Foundation.
27  *
28  * NO WARRANTY
29  * THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS
30  * ``AS IS'' AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT
31  * LIMITED TO, THE IMPLIED WARRANTIES OF NONINFRINGEMENT, MERCHANTIBILITY
32  * AND FITNESS FOR A PARTICULAR PURPOSE ARE DISCLAIMED. IN NO EVENT SHALL
33  * THE COPYRIGHT HOLDERS OR CONTRIBUTORS BE LIABLE FOR SPECIAL, EXEMPLARY,
34  * OR CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF
35  * SUBSTITUTE GOODS OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS
36  * INTERRUPTION) HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER
37  * IN CONTRACT, STRICT LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE)
38  * ARISING IN ANY WAY OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF
39  * THE POSSIBILITY OF SUCH DAMAGES.
40  *
41  */
42
43 #include <linux/module.h>
44 #include <linux/delay.h>
45 #include <linux/hardirq.h>
46 #include <linux/if.h>
47 #include <linux/io.h>
48 #include <linux/netdevice.h>
49 #include <linux/cache.h>
50 #include <linux/ethtool.h>
51 #include <linux/uaccess.h>
52 #include <linux/slab.h>
53 #include <linux/etherdevice.h>
54
55 #include <net/ieee80211_radiotap.h>
56
57 #include <asm/unaligned.h>
58
59 #include "base.h"
60 #include "reg.h"
61 #include "debug.h"
62 #include "ani.h"
63
64 #define CREATE_TRACE_POINTS
65 #include "trace.h"
66
67 int ath5k_modparam_nohwcrypt;
68 module_param_named(nohwcrypt, ath5k_modparam_nohwcrypt, bool, S_IRUGO);
69 MODULE_PARM_DESC(nohwcrypt, "Disable hardware encryption.");
70
71 static int modparam_all_channels;
72 module_param_named(all_channels, modparam_all_channels, bool, S_IRUGO);
73 MODULE_PARM_DESC(all_channels, "Expose all channels the device can use.");
74
75 /* Module info */
76 MODULE_AUTHOR("Jiri Slaby");
77 MODULE_AUTHOR("Nick Kossifidis");
78 MODULE_DESCRIPTION("Support for 5xxx series of Atheros 802.11 wireless LAN cards.");
79 MODULE_SUPPORTED_DEVICE("Atheros 5xxx WLAN cards");
80 MODULE_LICENSE("Dual BSD/GPL");
81
82 static int ath5k_init(struct ieee80211_hw *hw);
83 static int ath5k_reset(struct ath5k_softc *sc, struct ieee80211_channel *chan,
84                                                                 bool skip_pcu);
85 int ath5k_beacon_update(struct ieee80211_hw *hw, struct ieee80211_vif *vif);
86 void ath5k_beacon_update_timers(struct ath5k_softc *sc, u64 bc_tsf);
87
88 /* Known SREVs */
89 static const struct ath5k_srev_name srev_names[] = {
90 #ifdef CONFIG_ATHEROS_AR231X
91         { "5312",       AR5K_VERSION_MAC,       AR5K_SREV_AR5312_R2 },
92         { "5312",       AR5K_VERSION_MAC,       AR5K_SREV_AR5312_R7 },
93         { "2313",       AR5K_VERSION_MAC,       AR5K_SREV_AR2313_R8 },
94         { "2315",       AR5K_VERSION_MAC,       AR5K_SREV_AR2315_R6 },
95         { "2315",       AR5K_VERSION_MAC,       AR5K_SREV_AR2315_R7 },
96         { "2317",       AR5K_VERSION_MAC,       AR5K_SREV_AR2317_R1 },
97         { "2317",       AR5K_VERSION_MAC,       AR5K_SREV_AR2317_R2 },
98 #else
99         { "5210",       AR5K_VERSION_MAC,       AR5K_SREV_AR5210 },
100         { "5311",       AR5K_VERSION_MAC,       AR5K_SREV_AR5311 },
101         { "5311A",      AR5K_VERSION_MAC,       AR5K_SREV_AR5311A },
102         { "5311B",      AR5K_VERSION_MAC,       AR5K_SREV_AR5311B },
103         { "5211",       AR5K_VERSION_MAC,       AR5K_SREV_AR5211 },
104         { "5212",       AR5K_VERSION_MAC,       AR5K_SREV_AR5212 },
105         { "5213",       AR5K_VERSION_MAC,       AR5K_SREV_AR5213 },
106         { "5213A",      AR5K_VERSION_MAC,       AR5K_SREV_AR5213A },
107         { "2413",       AR5K_VERSION_MAC,       AR5K_SREV_AR2413 },
108         { "2414",       AR5K_VERSION_MAC,       AR5K_SREV_AR2414 },
109         { "5424",       AR5K_VERSION_MAC,       AR5K_SREV_AR5424 },
110         { "5413",       AR5K_VERSION_MAC,       AR5K_SREV_AR5413 },
111         { "5414",       AR5K_VERSION_MAC,       AR5K_SREV_AR5414 },
112         { "2415",       AR5K_VERSION_MAC,       AR5K_SREV_AR2415 },
113         { "5416",       AR5K_VERSION_MAC,       AR5K_SREV_AR5416 },
114         { "5418",       AR5K_VERSION_MAC,       AR5K_SREV_AR5418 },
115         { "2425",       AR5K_VERSION_MAC,       AR5K_SREV_AR2425 },
116         { "2417",       AR5K_VERSION_MAC,       AR5K_SREV_AR2417 },
117 #endif
118         { "xxxxx",      AR5K_VERSION_MAC,       AR5K_SREV_UNKNOWN },
119         { "5110",       AR5K_VERSION_RAD,       AR5K_SREV_RAD_5110 },
120         { "5111",       AR5K_VERSION_RAD,       AR5K_SREV_RAD_5111 },
121         { "5111A",      AR5K_VERSION_RAD,       AR5K_SREV_RAD_5111A },
122         { "2111",       AR5K_VERSION_RAD,       AR5K_SREV_RAD_2111 },
123         { "5112",       AR5K_VERSION_RAD,       AR5K_SREV_RAD_5112 },
124         { "5112A",      AR5K_VERSION_RAD,       AR5K_SREV_RAD_5112A },
125         { "5112B",      AR5K_VERSION_RAD,       AR5K_SREV_RAD_5112B },
126         { "2112",       AR5K_VERSION_RAD,       AR5K_SREV_RAD_2112 },
127         { "2112A",      AR5K_VERSION_RAD,       AR5K_SREV_RAD_2112A },
128         { "2112B",      AR5K_VERSION_RAD,       AR5K_SREV_RAD_2112B },
129         { "2413",       AR5K_VERSION_RAD,       AR5K_SREV_RAD_2413 },
130         { "5413",       AR5K_VERSION_RAD,       AR5K_SREV_RAD_5413 },
131         { "5424",       AR5K_VERSION_RAD,       AR5K_SREV_RAD_5424 },
132         { "5133",       AR5K_VERSION_RAD,       AR5K_SREV_RAD_5133 },
133 #ifdef CONFIG_ATHEROS_AR231X
134         { "2316",       AR5K_VERSION_RAD,       AR5K_SREV_RAD_2316 },
135         { "2317",       AR5K_VERSION_RAD,       AR5K_SREV_RAD_2317 },
136 #endif
137         { "xxxxx",      AR5K_VERSION_RAD,       AR5K_SREV_UNKNOWN },
138 };
139
140 static const struct ieee80211_rate ath5k_rates[] = {
141         { .bitrate = 10,
142           .hw_value = ATH5K_RATE_CODE_1M, },
143         { .bitrate = 20,
144           .hw_value = ATH5K_RATE_CODE_2M,
145           .hw_value_short = ATH5K_RATE_CODE_2M | AR5K_SET_SHORT_PREAMBLE,
146           .flags = IEEE80211_RATE_SHORT_PREAMBLE },
147         { .bitrate = 55,
148           .hw_value = ATH5K_RATE_CODE_5_5M,
149           .hw_value_short = ATH5K_RATE_CODE_5_5M | AR5K_SET_SHORT_PREAMBLE,
150           .flags = IEEE80211_RATE_SHORT_PREAMBLE },
151         { .bitrate = 110,
152           .hw_value = ATH5K_RATE_CODE_11M,
153           .hw_value_short = ATH5K_RATE_CODE_11M | AR5K_SET_SHORT_PREAMBLE,
154           .flags = IEEE80211_RATE_SHORT_PREAMBLE },
155         { .bitrate = 60,
156           .hw_value = ATH5K_RATE_CODE_6M,
157           .flags = 0 },
158         { .bitrate = 90,
159           .hw_value = ATH5K_RATE_CODE_9M,
160           .flags = 0 },
161         { .bitrate = 120,
162           .hw_value = ATH5K_RATE_CODE_12M,
163           .flags = 0 },
164         { .bitrate = 180,
165           .hw_value = ATH5K_RATE_CODE_18M,
166           .flags = 0 },
167         { .bitrate = 240,
168           .hw_value = ATH5K_RATE_CODE_24M,
169           .flags = 0 },
170         { .bitrate = 360,
171           .hw_value = ATH5K_RATE_CODE_36M,
172           .flags = 0 },
173         { .bitrate = 480,
174           .hw_value = ATH5K_RATE_CODE_48M,
175           .flags = 0 },
176         { .bitrate = 540,
177           .hw_value = ATH5K_RATE_CODE_54M,
178           .flags = 0 },
179         /* XR missing */
180 };
181
182 static inline u64 ath5k_extend_tsf(struct ath5k_hw *ah, u32 rstamp)
183 {
184         u64 tsf = ath5k_hw_get_tsf64(ah);
185
186         if ((tsf & 0x7fff) < rstamp)
187                 tsf -= 0x8000;
188
189         return (tsf & ~0x7fff) | rstamp;
190 }
191
192 const char *
193 ath5k_chip_name(enum ath5k_srev_type type, u_int16_t val)
194 {
195         const char *name = "xxxxx";
196         unsigned int i;
197
198         for (i = 0; i < ARRAY_SIZE(srev_names); i++) {
199                 if (srev_names[i].sr_type != type)
200                         continue;
201
202                 if ((val & 0xf0) == srev_names[i].sr_val)
203                         name = srev_names[i].sr_name;
204
205                 if ((val & 0xff) == srev_names[i].sr_val) {
206                         name = srev_names[i].sr_name;
207                         break;
208                 }
209         }
210
211         return name;
212 }
213 static unsigned int ath5k_ioread32(void *hw_priv, u32 reg_offset)
214 {
215         struct ath5k_hw *ah = (struct ath5k_hw *) hw_priv;
216         return ath5k_hw_reg_read(ah, reg_offset);
217 }
218
219 static void ath5k_iowrite32(void *hw_priv, u32 val, u32 reg_offset)
220 {
221         struct ath5k_hw *ah = (struct ath5k_hw *) hw_priv;
222         ath5k_hw_reg_write(ah, val, reg_offset);
223 }
224
225 static const struct ath_ops ath5k_common_ops = {
226         .read = ath5k_ioread32,
227         .write = ath5k_iowrite32,
228 };
229
230 /***********************\
231 * Driver Initialization *
232 \***********************/
233
234 static int ath5k_reg_notifier(struct wiphy *wiphy, struct regulatory_request *request)
235 {
236         struct ieee80211_hw *hw = wiphy_to_ieee80211_hw(wiphy);
237         struct ath5k_softc *sc = hw->priv;
238         struct ath_regulatory *regulatory = ath5k_hw_regulatory(sc->ah);
239
240         return ath_reg_notifier_apply(wiphy, request, regulatory);
241 }
242
243 /********************\
244 * Channel/mode setup *
245 \********************/
246
247 /*
248  * Returns true for the channel numbers used without all_channels modparam.
249  */
250 static bool ath5k_is_standard_channel(short chan, enum ieee80211_band band)
251 {
252         if (band == IEEE80211_BAND_2GHZ && chan <= 14)
253                 return true;
254
255         return  /* UNII 1,2 */
256                 (((chan & 3) == 0 && chan >= 36 && chan <= 64) ||
257                 /* midband */
258                 ((chan & 3) == 0 && chan >= 100 && chan <= 140) ||
259                 /* UNII-3 */
260                 ((chan & 3) == 1 && chan >= 149 && chan <= 165) ||
261                 /* 802.11j 5.030-5.080 GHz (20MHz) */
262                 (chan == 8 || chan == 12 || chan == 16) ||
263                 /* 802.11j 4.9GHz (20MHz) */
264                 (chan == 184 || chan == 188 || chan == 192 || chan == 196));
265 }
266
267 static unsigned int
268 ath5k_setup_channels(struct ath5k_hw *ah, struct ieee80211_channel *channels,
269                 unsigned int mode, unsigned int max)
270 {
271         unsigned int count, size, chfreq, freq, ch;
272         enum ieee80211_band band;
273
274         switch (mode) {
275         case AR5K_MODE_11A:
276                 /* 1..220, but 2GHz frequencies are filtered by check_channel */
277                 size = 220;
278                 chfreq = CHANNEL_5GHZ;
279                 band = IEEE80211_BAND_5GHZ;
280                 break;
281         case AR5K_MODE_11B:
282         case AR5K_MODE_11G:
283                 size = 26;
284                 chfreq = CHANNEL_2GHZ;
285                 band = IEEE80211_BAND_2GHZ;
286                 break;
287         default:
288                 ATH5K_WARN(ah->ah_sc, "bad mode, not copying channels\n");
289                 return 0;
290         }
291
292         count = 0;
293         for (ch = 1; ch <= size && count < max; ch++) {
294                 freq = ieee80211_channel_to_frequency(ch, band);
295
296                 if (freq == 0) /* mapping failed - not a standard channel */
297                         continue;
298
299                 /* Check if channel is supported by the chipset */
300                 if (!ath5k_channel_ok(ah, freq, chfreq))
301                         continue;
302
303                 if (!modparam_all_channels &&
304                     !ath5k_is_standard_channel(ch, band))
305                         continue;
306
307                 /* Write channel info and increment counter */
308                 channels[count].center_freq = freq;
309                 channels[count].band = band;
310                 switch (mode) {
311                 case AR5K_MODE_11A:
312                 case AR5K_MODE_11G:
313                         channels[count].hw_value = chfreq | CHANNEL_OFDM;
314                         break;
315                 case AR5K_MODE_11B:
316                         channels[count].hw_value = CHANNEL_B;
317                 }
318
319                 count++;
320         }
321
322         return count;
323 }
324
325 static void
326 ath5k_setup_rate_idx(struct ath5k_softc *sc, struct ieee80211_supported_band *b)
327 {
328         u8 i;
329
330         for (i = 0; i < AR5K_MAX_RATES; i++)
331                 sc->rate_idx[b->band][i] = -1;
332
333         for (i = 0; i < b->n_bitrates; i++) {
334                 sc->rate_idx[b->band][b->bitrates[i].hw_value] = i;
335                 if (b->bitrates[i].hw_value_short)
336                         sc->rate_idx[b->band][b->bitrates[i].hw_value_short] = i;
337         }
338 }
339
340 static int
341 ath5k_setup_bands(struct ieee80211_hw *hw)
342 {
343         struct ath5k_softc *sc = hw->priv;
344         struct ath5k_hw *ah = sc->ah;
345         struct ieee80211_supported_band *sband;
346         int max_c, count_c = 0;
347         int i;
348
349         BUILD_BUG_ON(ARRAY_SIZE(sc->sbands) < IEEE80211_NUM_BANDS);
350         max_c = ARRAY_SIZE(sc->channels);
351
352         /* 2GHz band */
353         sband = &sc->sbands[IEEE80211_BAND_2GHZ];
354         sband->band = IEEE80211_BAND_2GHZ;
355         sband->bitrates = &sc->rates[IEEE80211_BAND_2GHZ][0];
356
357         if (test_bit(AR5K_MODE_11G, sc->ah->ah_capabilities.cap_mode)) {
358                 /* G mode */
359                 memcpy(sband->bitrates, &ath5k_rates[0],
360                        sizeof(struct ieee80211_rate) * 12);
361                 sband->n_bitrates = 12;
362
363                 sband->channels = sc->channels;
364                 sband->n_channels = ath5k_setup_channels(ah, sband->channels,
365                                         AR5K_MODE_11G, max_c);
366
367                 hw->wiphy->bands[IEEE80211_BAND_2GHZ] = sband;
368                 count_c = sband->n_channels;
369                 max_c -= count_c;
370         } else if (test_bit(AR5K_MODE_11B, sc->ah->ah_capabilities.cap_mode)) {
371                 /* B mode */
372                 memcpy(sband->bitrates, &ath5k_rates[0],
373                        sizeof(struct ieee80211_rate) * 4);
374                 sband->n_bitrates = 4;
375
376                 /* 5211 only supports B rates and uses 4bit rate codes
377                  * (e.g normally we have 0x1B for 1M, but on 5211 we have 0x0B)
378                  * fix them up here:
379                  */
380                 if (ah->ah_version == AR5K_AR5211) {
381                         for (i = 0; i < 4; i++) {
382                                 sband->bitrates[i].hw_value =
383                                         sband->bitrates[i].hw_value & 0xF;
384                                 sband->bitrates[i].hw_value_short =
385                                         sband->bitrates[i].hw_value_short & 0xF;
386                         }
387                 }
388
389                 sband->channels = sc->channels;
390                 sband->n_channels = ath5k_setup_channels(ah, sband->channels,
391                                         AR5K_MODE_11B, max_c);
392
393                 hw->wiphy->bands[IEEE80211_BAND_2GHZ] = sband;
394                 count_c = sband->n_channels;
395                 max_c -= count_c;
396         }
397         ath5k_setup_rate_idx(sc, sband);
398
399         /* 5GHz band, A mode */
400         if (test_bit(AR5K_MODE_11A, sc->ah->ah_capabilities.cap_mode)) {
401                 sband = &sc->sbands[IEEE80211_BAND_5GHZ];
402                 sband->band = IEEE80211_BAND_5GHZ;
403                 sband->bitrates = &sc->rates[IEEE80211_BAND_5GHZ][0];
404
405                 memcpy(sband->bitrates, &ath5k_rates[4],
406                        sizeof(struct ieee80211_rate) * 8);
407                 sband->n_bitrates = 8;
408
409                 sband->channels = &sc->channels[count_c];
410                 sband->n_channels = ath5k_setup_channels(ah, sband->channels,
411                                         AR5K_MODE_11A, max_c);
412
413                 hw->wiphy->bands[IEEE80211_BAND_5GHZ] = sband;
414         }
415         ath5k_setup_rate_idx(sc, sband);
416
417         ath5k_debug_dump_bands(sc);
418
419         return 0;
420 }
421
422 /*
423  * Set/change channels. We always reset the chip.
424  * To accomplish this we must first cleanup any pending DMA,
425  * then restart stuff after a la  ath5k_init.
426  *
427  * Called with sc->lock.
428  */
429 int
430 ath5k_chan_set(struct ath5k_softc *sc, struct ieee80211_channel *chan)
431 {
432         ATH5K_DBG(sc, ATH5K_DEBUG_RESET,
433                   "channel set, resetting (%u -> %u MHz)\n",
434                   sc->curchan->center_freq, chan->center_freq);
435
436         /*
437          * To switch channels clear any pending DMA operations;
438          * wait long enough for the RX fifo to drain, reset the
439          * hardware at the new frequency, and then re-enable
440          * the relevant bits of the h/w.
441          */
442         return ath5k_reset(sc, chan, true);
443 }
444
445 struct ath_vif_iter_data {
446         const u8        *hw_macaddr;
447         u8              mask[ETH_ALEN];
448         u8              active_mac[ETH_ALEN]; /* first active MAC */
449         bool            need_set_hw_addr;
450         bool            found_active;
451         bool            any_assoc;
452         enum nl80211_iftype opmode;
453 };
454
455 static void ath_vif_iter(void *data, u8 *mac, struct ieee80211_vif *vif)
456 {
457         struct ath_vif_iter_data *iter_data = data;
458         int i;
459         struct ath5k_vif *avf = (void *)vif->drv_priv;
460
461         if (iter_data->hw_macaddr)
462                 for (i = 0; i < ETH_ALEN; i++)
463                         iter_data->mask[i] &=
464                                 ~(iter_data->hw_macaddr[i] ^ mac[i]);
465
466         if (!iter_data->found_active) {
467                 iter_data->found_active = true;
468                 memcpy(iter_data->active_mac, mac, ETH_ALEN);
469         }
470
471         if (iter_data->need_set_hw_addr && iter_data->hw_macaddr)
472                 if (compare_ether_addr(iter_data->hw_macaddr, mac) == 0)
473                         iter_data->need_set_hw_addr = false;
474
475         if (!iter_data->any_assoc) {
476                 if (avf->assoc)
477                         iter_data->any_assoc = true;
478         }
479
480         /* Calculate combined mode - when APs are active, operate in AP mode.
481          * Otherwise use the mode of the new interface. This can currently
482          * only deal with combinations of APs and STAs. Only one ad-hoc
483          * interfaces is allowed.
484          */
485         if (avf->opmode == NL80211_IFTYPE_AP)
486                 iter_data->opmode = NL80211_IFTYPE_AP;
487         else
488                 if (iter_data->opmode == NL80211_IFTYPE_UNSPECIFIED)
489                         iter_data->opmode = avf->opmode;
490 }
491
492 void
493 ath5k_update_bssid_mask_and_opmode(struct ath5k_softc *sc,
494                                    struct ieee80211_vif *vif)
495 {
496         struct ath_common *common = ath5k_hw_common(sc->ah);
497         struct ath_vif_iter_data iter_data;
498
499         /*
500          * Use the hardware MAC address as reference, the hardware uses it
501          * together with the BSSID mask when matching addresses.
502          */
503         iter_data.hw_macaddr = common->macaddr;
504         memset(&iter_data.mask, 0xff, ETH_ALEN);
505         iter_data.found_active = false;
506         iter_data.need_set_hw_addr = true;
507         iter_data.opmode = NL80211_IFTYPE_UNSPECIFIED;
508
509         if (vif)
510                 ath_vif_iter(&iter_data, vif->addr, vif);
511
512         /* Get list of all active MAC addresses */
513         ieee80211_iterate_active_interfaces_atomic(sc->hw, ath_vif_iter,
514                                                    &iter_data);
515         memcpy(sc->bssidmask, iter_data.mask, ETH_ALEN);
516
517         sc->opmode = iter_data.opmode;
518         if (sc->opmode == NL80211_IFTYPE_UNSPECIFIED)
519                 /* Nothing active, default to station mode */
520                 sc->opmode = NL80211_IFTYPE_STATION;
521
522         ath5k_hw_set_opmode(sc->ah, sc->opmode);
523         ATH5K_DBG(sc, ATH5K_DEBUG_MODE, "mode setup opmode %d (%s)\n",
524                   sc->opmode, ath_opmode_to_string(sc->opmode));
525
526         if (iter_data.need_set_hw_addr && iter_data.found_active)
527                 ath5k_hw_set_lladdr(sc->ah, iter_data.active_mac);
528
529         if (ath5k_hw_hasbssidmask(sc->ah))
530                 ath5k_hw_set_bssid_mask(sc->ah, sc->bssidmask);
531 }
532
533 void
534 ath5k_mode_setup(struct ath5k_softc *sc, struct ieee80211_vif *vif)
535 {
536         struct ath5k_hw *ah = sc->ah;
537         u32 rfilt;
538
539         /* configure rx filter */
540         rfilt = sc->filter_flags;
541         ath5k_hw_set_rx_filter(ah, rfilt);
542         ATH5K_DBG(sc, ATH5K_DEBUG_MODE, "RX filter 0x%x\n", rfilt);
543
544         ath5k_update_bssid_mask_and_opmode(sc, vif);
545 }
546
547 static inline int
548 ath5k_hw_to_driver_rix(struct ath5k_softc *sc, int hw_rix)
549 {
550         int rix;
551
552         /* return base rate on errors */
553         if (WARN(hw_rix < 0 || hw_rix >= AR5K_MAX_RATES,
554                         "hw_rix out of bounds: %x\n", hw_rix))
555                 return 0;
556
557         rix = sc->rate_idx[sc->curchan->band][hw_rix];
558         if (WARN(rix < 0, "invalid hw_rix: %x\n", hw_rix))
559                 rix = 0;
560
561         return rix;
562 }
563
564 /***************\
565 * Buffers setup *
566 \***************/
567
568 static
569 struct sk_buff *ath5k_rx_skb_alloc(struct ath5k_softc *sc, dma_addr_t *skb_addr)
570 {
571         struct ath_common *common = ath5k_hw_common(sc->ah);
572         struct sk_buff *skb;
573
574         /*
575          * Allocate buffer with headroom_needed space for the
576          * fake physical layer header at the start.
577          */
578         skb = ath_rxbuf_alloc(common,
579                               common->rx_bufsize,
580                               GFP_ATOMIC);
581
582         if (!skb) {
583                 ATH5K_ERR(sc, "can't alloc skbuff of size %u\n",
584                                 common->rx_bufsize);
585                 return NULL;
586         }
587
588         *skb_addr = dma_map_single(sc->dev,
589                                    skb->data, common->rx_bufsize,
590                                    DMA_FROM_DEVICE);
591
592         if (unlikely(dma_mapping_error(sc->dev, *skb_addr))) {
593                 ATH5K_ERR(sc, "%s: DMA mapping failed\n", __func__);
594                 dev_kfree_skb(skb);
595                 return NULL;
596         }
597         return skb;
598 }
599
600 static int
601 ath5k_rxbuf_setup(struct ath5k_softc *sc, struct ath5k_buf *bf)
602 {
603         struct ath5k_hw *ah = sc->ah;
604         struct sk_buff *skb = bf->skb;
605         struct ath5k_desc *ds;
606         int ret;
607
608         if (!skb) {
609                 skb = ath5k_rx_skb_alloc(sc, &bf->skbaddr);
610                 if (!skb)
611                         return -ENOMEM;
612                 bf->skb = skb;
613         }
614
615         /*
616          * Setup descriptors.  For receive we always terminate
617          * the descriptor list with a self-linked entry so we'll
618          * not get overrun under high load (as can happen with a
619          * 5212 when ANI processing enables PHY error frames).
620          *
621          * To ensure the last descriptor is self-linked we create
622          * each descriptor as self-linked and add it to the end.  As
623          * each additional descriptor is added the previous self-linked
624          * entry is "fixed" naturally.  This should be safe even
625          * if DMA is happening.  When processing RX interrupts we
626          * never remove/process the last, self-linked, entry on the
627          * descriptor list.  This ensures the hardware always has
628          * someplace to write a new frame.
629          */
630         ds = bf->desc;
631         ds->ds_link = bf->daddr;        /* link to self */
632         ds->ds_data = bf->skbaddr;
633         ret = ath5k_hw_setup_rx_desc(ah, ds, ah->common.rx_bufsize, 0);
634         if (ret) {
635                 ATH5K_ERR(sc, "%s: could not setup RX desc\n", __func__);
636                 return ret;
637         }
638
639         if (sc->rxlink != NULL)
640                 *sc->rxlink = bf->daddr;
641         sc->rxlink = &ds->ds_link;
642         return 0;
643 }
644
645 static enum ath5k_pkt_type get_hw_packet_type(struct sk_buff *skb)
646 {
647         struct ieee80211_hdr *hdr;
648         enum ath5k_pkt_type htype;
649         __le16 fc;
650
651         hdr = (struct ieee80211_hdr *)skb->data;
652         fc = hdr->frame_control;
653
654         if (ieee80211_is_beacon(fc))
655                 htype = AR5K_PKT_TYPE_BEACON;
656         else if (ieee80211_is_probe_resp(fc))
657                 htype = AR5K_PKT_TYPE_PROBE_RESP;
658         else if (ieee80211_is_atim(fc))
659                 htype = AR5K_PKT_TYPE_ATIM;
660         else if (ieee80211_is_pspoll(fc))
661                 htype = AR5K_PKT_TYPE_PSPOLL;
662         else
663                 htype = AR5K_PKT_TYPE_NORMAL;
664
665         return htype;
666 }
667
668 static int
669 ath5k_txbuf_setup(struct ath5k_softc *sc, struct ath5k_buf *bf,
670                   struct ath5k_txq *txq, int padsize)
671 {
672         struct ath5k_hw *ah = sc->ah;
673         struct ath5k_desc *ds = bf->desc;
674         struct sk_buff *skb = bf->skb;
675         struct ieee80211_tx_info *info = IEEE80211_SKB_CB(skb);
676         unsigned int pktlen, flags, keyidx = AR5K_TXKEYIX_INVALID;
677         struct ieee80211_rate *rate;
678         unsigned int mrr_rate[3], mrr_tries[3];
679         int i, ret;
680         u16 hw_rate;
681         u16 cts_rate = 0;
682         u16 duration = 0;
683         u8 rc_flags;
684
685         flags = AR5K_TXDESC_INTREQ | AR5K_TXDESC_CLRDMASK;
686
687         /* XXX endianness */
688         bf->skbaddr = dma_map_single(sc->dev, skb->data, skb->len,
689                         DMA_TO_DEVICE);
690
691         rate = ieee80211_get_tx_rate(sc->hw, info);
692         if (!rate) {
693                 ret = -EINVAL;
694                 goto err_unmap;
695         }
696
697         if (info->flags & IEEE80211_TX_CTL_NO_ACK)
698                 flags |= AR5K_TXDESC_NOACK;
699
700         rc_flags = info->control.rates[0].flags;
701         hw_rate = (rc_flags & IEEE80211_TX_RC_USE_SHORT_PREAMBLE) ?
702                 rate->hw_value_short : rate->hw_value;
703
704         pktlen = skb->len;
705
706         /* FIXME: If we are in g mode and rate is a CCK rate
707          * subtract ah->ah_txpower.txp_cck_ofdm_pwr_delta
708          * from tx power (value is in dB units already) */
709         if (info->control.hw_key) {
710                 keyidx = info->control.hw_key->hw_key_idx;
711                 pktlen += info->control.hw_key->icv_len;
712         }
713         if (rc_flags & IEEE80211_TX_RC_USE_RTS_CTS) {
714                 flags |= AR5K_TXDESC_RTSENA;
715                 cts_rate = ieee80211_get_rts_cts_rate(sc->hw, info)->hw_value;
716                 duration = le16_to_cpu(ieee80211_rts_duration(sc->hw,
717                         info->control.vif, pktlen, info));
718         }
719         if (rc_flags & IEEE80211_TX_RC_USE_CTS_PROTECT) {
720                 flags |= AR5K_TXDESC_CTSENA;
721                 cts_rate = ieee80211_get_rts_cts_rate(sc->hw, info)->hw_value;
722                 duration = le16_to_cpu(ieee80211_ctstoself_duration(sc->hw,
723                         info->control.vif, pktlen, info));
724         }
725         ret = ah->ah_setup_tx_desc(ah, ds, pktlen,
726                 ieee80211_get_hdrlen_from_skb(skb), padsize,
727                 get_hw_packet_type(skb),
728                 (sc->power_level * 2),
729                 hw_rate,
730                 info->control.rates[0].count, keyidx, ah->ah_tx_ant, flags,
731                 cts_rate, duration);
732         if (ret)
733                 goto err_unmap;
734
735         memset(mrr_rate, 0, sizeof(mrr_rate));
736         memset(mrr_tries, 0, sizeof(mrr_tries));
737         for (i = 0; i < 3; i++) {
738                 rate = ieee80211_get_alt_retry_rate(sc->hw, info, i);
739                 if (!rate)
740                         break;
741
742                 mrr_rate[i] = rate->hw_value;
743                 mrr_tries[i] = info->control.rates[i + 1].count;
744         }
745
746         ath5k_hw_setup_mrr_tx_desc(ah, ds,
747                 mrr_rate[0], mrr_tries[0],
748                 mrr_rate[1], mrr_tries[1],
749                 mrr_rate[2], mrr_tries[2]);
750
751         ds->ds_link = 0;
752         ds->ds_data = bf->skbaddr;
753
754         spin_lock_bh(&txq->lock);
755         list_add_tail(&bf->list, &txq->q);
756         txq->txq_len++;
757         if (txq->link == NULL) /* is this first packet? */
758                 ath5k_hw_set_txdp(ah, txq->qnum, bf->daddr);
759         else /* no, so only link it */
760                 *txq->link = bf->daddr;
761
762         txq->link = &ds->ds_link;
763         ath5k_hw_start_tx_dma(ah, txq->qnum);
764         mmiowb();
765         spin_unlock_bh(&txq->lock);
766
767         return 0;
768 err_unmap:
769         dma_unmap_single(sc->dev, bf->skbaddr, skb->len, DMA_TO_DEVICE);
770         return ret;
771 }
772
773 /*******************\
774 * Descriptors setup *
775 \*******************/
776
777 static int
778 ath5k_desc_alloc(struct ath5k_softc *sc)
779 {
780         struct ath5k_desc *ds;
781         struct ath5k_buf *bf;
782         dma_addr_t da;
783         unsigned int i;
784         int ret;
785
786         /* allocate descriptors */
787         sc->desc_len = sizeof(struct ath5k_desc) *
788                         (ATH_TXBUF + ATH_RXBUF + ATH_BCBUF + 1);
789
790         sc->desc = dma_alloc_coherent(sc->dev, sc->desc_len,
791                                 &sc->desc_daddr, GFP_KERNEL);
792         if (sc->desc == NULL) {
793                 ATH5K_ERR(sc, "can't allocate descriptors\n");
794                 ret = -ENOMEM;
795                 goto err;
796         }
797         ds = sc->desc;
798         da = sc->desc_daddr;
799         ATH5K_DBG(sc, ATH5K_DEBUG_ANY, "DMA map: %p (%zu) -> %llx\n",
800                 ds, sc->desc_len, (unsigned long long)sc->desc_daddr);
801
802         bf = kcalloc(1 + ATH_TXBUF + ATH_RXBUF + ATH_BCBUF,
803                         sizeof(struct ath5k_buf), GFP_KERNEL);
804         if (bf == NULL) {
805                 ATH5K_ERR(sc, "can't allocate bufptr\n");
806                 ret = -ENOMEM;
807                 goto err_free;
808         }
809         sc->bufptr = bf;
810
811         INIT_LIST_HEAD(&sc->rxbuf);
812         for (i = 0; i < ATH_RXBUF; i++, bf++, ds++, da += sizeof(*ds)) {
813                 bf->desc = ds;
814                 bf->daddr = da;
815                 list_add_tail(&bf->list, &sc->rxbuf);
816         }
817
818         INIT_LIST_HEAD(&sc->txbuf);
819         sc->txbuf_len = ATH_TXBUF;
820         for (i = 0; i < ATH_TXBUF; i++, bf++, ds++,
821                         da += sizeof(*ds)) {
822                 bf->desc = ds;
823                 bf->daddr = da;
824                 list_add_tail(&bf->list, &sc->txbuf);
825         }
826
827         /* beacon buffers */
828         INIT_LIST_HEAD(&sc->bcbuf);
829         for (i = 0; i < ATH_BCBUF; i++, bf++, ds++, da += sizeof(*ds)) {
830                 bf->desc = ds;
831                 bf->daddr = da;
832                 list_add_tail(&bf->list, &sc->bcbuf);
833         }
834
835         return 0;
836 err_free:
837         dma_free_coherent(sc->dev, sc->desc_len, sc->desc, sc->desc_daddr);
838 err:
839         sc->desc = NULL;
840         return ret;
841 }
842
843 void
844 ath5k_txbuf_free_skb(struct ath5k_softc *sc, struct ath5k_buf *bf)
845 {
846         BUG_ON(!bf);
847         if (!bf->skb)
848                 return;
849         dma_unmap_single(sc->dev, bf->skbaddr, bf->skb->len,
850                         DMA_TO_DEVICE);
851         dev_kfree_skb_any(bf->skb);
852         bf->skb = NULL;
853         bf->skbaddr = 0;
854         bf->desc->ds_data = 0;
855 }
856
857 void
858 ath5k_rxbuf_free_skb(struct ath5k_softc *sc, struct ath5k_buf *bf)
859 {
860         struct ath5k_hw *ah = sc->ah;
861         struct ath_common *common = ath5k_hw_common(ah);
862
863         BUG_ON(!bf);
864         if (!bf->skb)
865                 return;
866         dma_unmap_single(sc->dev, bf->skbaddr, common->rx_bufsize,
867                         DMA_FROM_DEVICE);
868         dev_kfree_skb_any(bf->skb);
869         bf->skb = NULL;
870         bf->skbaddr = 0;
871         bf->desc->ds_data = 0;
872 }
873
874 static void
875 ath5k_desc_free(struct ath5k_softc *sc)
876 {
877         struct ath5k_buf *bf;
878
879         list_for_each_entry(bf, &sc->txbuf, list)
880                 ath5k_txbuf_free_skb(sc, bf);
881         list_for_each_entry(bf, &sc->rxbuf, list)
882                 ath5k_rxbuf_free_skb(sc, bf);
883         list_for_each_entry(bf, &sc->bcbuf, list)
884                 ath5k_txbuf_free_skb(sc, bf);
885
886         /* Free memory associated with all descriptors */
887         dma_free_coherent(sc->dev, sc->desc_len, sc->desc, sc->desc_daddr);
888         sc->desc = NULL;
889         sc->desc_daddr = 0;
890
891         kfree(sc->bufptr);
892         sc->bufptr = NULL;
893 }
894
895
896 /**************\
897 * Queues setup *
898 \**************/
899
900 static struct ath5k_txq *
901 ath5k_txq_setup(struct ath5k_softc *sc,
902                 int qtype, int subtype)
903 {
904         struct ath5k_hw *ah = sc->ah;
905         struct ath5k_txq *txq;
906         struct ath5k_txq_info qi = {
907                 .tqi_subtype = subtype,
908                 /* XXX: default values not correct for B and XR channels,
909                  * but who cares? */
910                 .tqi_aifs = AR5K_TUNE_AIFS,
911                 .tqi_cw_min = AR5K_TUNE_CWMIN,
912                 .tqi_cw_max = AR5K_TUNE_CWMAX
913         };
914         int qnum;
915
916         /*
917          * Enable interrupts only for EOL and DESC conditions.
918          * We mark tx descriptors to receive a DESC interrupt
919          * when a tx queue gets deep; otherwise we wait for the
920          * EOL to reap descriptors.  Note that this is done to
921          * reduce interrupt load and this only defers reaping
922          * descriptors, never transmitting frames.  Aside from
923          * reducing interrupts this also permits more concurrency.
924          * The only potential downside is if the tx queue backs
925          * up in which case the top half of the kernel may backup
926          * due to a lack of tx descriptors.
927          */
928         qi.tqi_flags = AR5K_TXQ_FLAG_TXEOLINT_ENABLE |
929                                 AR5K_TXQ_FLAG_TXDESCINT_ENABLE;
930         qnum = ath5k_hw_setup_tx_queue(ah, qtype, &qi);
931         if (qnum < 0) {
932                 /*
933                  * NB: don't print a message, this happens
934                  * normally on parts with too few tx queues
935                  */
936                 return ERR_PTR(qnum);
937         }
938         if (qnum >= ARRAY_SIZE(sc->txqs)) {
939                 ATH5K_ERR(sc, "hw qnum %u out of range, max %tu!\n",
940                         qnum, ARRAY_SIZE(sc->txqs));
941                 ath5k_hw_release_tx_queue(ah, qnum);
942                 return ERR_PTR(-EINVAL);
943         }
944         txq = &sc->txqs[qnum];
945         if (!txq->setup) {
946                 txq->qnum = qnum;
947                 txq->link = NULL;
948                 INIT_LIST_HEAD(&txq->q);
949                 spin_lock_init(&txq->lock);
950                 txq->setup = true;
951                 txq->txq_len = 0;
952                 txq->txq_poll_mark = false;
953                 txq->txq_stuck = 0;
954         }
955         return &sc->txqs[qnum];
956 }
957
958 static int
959 ath5k_beaconq_setup(struct ath5k_hw *ah)
960 {
961         struct ath5k_txq_info qi = {
962                 /* XXX: default values not correct for B and XR channels,
963                  * but who cares? */
964                 .tqi_aifs = AR5K_TUNE_AIFS,
965                 .tqi_cw_min = AR5K_TUNE_CWMIN,
966                 .tqi_cw_max = AR5K_TUNE_CWMAX,
967                 /* NB: for dynamic turbo, don't enable any other interrupts */
968                 .tqi_flags = AR5K_TXQ_FLAG_TXDESCINT_ENABLE
969         };
970
971         return ath5k_hw_setup_tx_queue(ah, AR5K_TX_QUEUE_BEACON, &qi);
972 }
973
974 static int
975 ath5k_beaconq_config(struct ath5k_softc *sc)
976 {
977         struct ath5k_hw *ah = sc->ah;
978         struct ath5k_txq_info qi;
979         int ret;
980
981         ret = ath5k_hw_get_tx_queueprops(ah, sc->bhalq, &qi);
982         if (ret)
983                 goto err;
984
985         if (sc->opmode == NL80211_IFTYPE_AP ||
986                 sc->opmode == NL80211_IFTYPE_MESH_POINT) {
987                 /*
988                  * Always burst out beacon and CAB traffic
989                  * (aifs = cwmin = cwmax = 0)
990                  */
991                 qi.tqi_aifs = 0;
992                 qi.tqi_cw_min = 0;
993                 qi.tqi_cw_max = 0;
994         } else if (sc->opmode == NL80211_IFTYPE_ADHOC) {
995                 /*
996                  * Adhoc mode; backoff between 0 and (2 * cw_min).
997                  */
998                 qi.tqi_aifs = 0;
999                 qi.tqi_cw_min = 0;
1000                 qi.tqi_cw_max = 2 * AR5K_TUNE_CWMIN;
1001         }
1002
1003         ATH5K_DBG(sc, ATH5K_DEBUG_BEACON,
1004                 "beacon queueprops tqi_aifs:%d tqi_cw_min:%d tqi_cw_max:%d\n",
1005                 qi.tqi_aifs, qi.tqi_cw_min, qi.tqi_cw_max);
1006
1007         ret = ath5k_hw_set_tx_queueprops(ah, sc->bhalq, &qi);
1008         if (ret) {
1009                 ATH5K_ERR(sc, "%s: unable to update parameters for beacon "
1010                         "hardware queue!\n", __func__);
1011                 goto err;
1012         }
1013         ret = ath5k_hw_reset_tx_queue(ah, sc->bhalq); /* push to h/w */
1014         if (ret)
1015                 goto err;
1016
1017         /* reconfigure cabq with ready time to 80% of beacon_interval */
1018         ret = ath5k_hw_get_tx_queueprops(ah, AR5K_TX_QUEUE_ID_CAB, &qi);
1019         if (ret)
1020                 goto err;
1021
1022         qi.tqi_ready_time = (sc->bintval * 80) / 100;
1023         ret = ath5k_hw_set_tx_queueprops(ah, AR5K_TX_QUEUE_ID_CAB, &qi);
1024         if (ret)
1025                 goto err;
1026
1027         ret = ath5k_hw_reset_tx_queue(ah, AR5K_TX_QUEUE_ID_CAB);
1028 err:
1029         return ret;
1030 }
1031
1032 /**
1033  * ath5k_drain_tx_buffs - Empty tx buffers
1034  *
1035  * @sc The &struct ath5k_softc
1036  *
1037  * Empty tx buffers from all queues in preparation
1038  * of a reset or during shutdown.
1039  *
1040  * NB:  this assumes output has been stopped and
1041  *      we do not need to block ath5k_tx_tasklet
1042  */
1043 static void
1044 ath5k_drain_tx_buffs(struct ath5k_softc *sc)
1045 {
1046         struct ath5k_txq *txq;
1047         struct ath5k_buf *bf, *bf0;
1048         int i;
1049
1050         for (i = 0; i < ARRAY_SIZE(sc->txqs); i++) {
1051                 if (sc->txqs[i].setup) {
1052                         txq = &sc->txqs[i];
1053                         spin_lock_bh(&txq->lock);
1054                         list_for_each_entry_safe(bf, bf0, &txq->q, list) {
1055                                 ath5k_debug_printtxbuf(sc, bf);
1056
1057                                 ath5k_txbuf_free_skb(sc, bf);
1058
1059                                 spin_lock_bh(&sc->txbuflock);
1060                                 list_move_tail(&bf->list, &sc->txbuf);
1061                                 sc->txbuf_len++;
1062                                 txq->txq_len--;
1063                                 spin_unlock_bh(&sc->txbuflock);
1064                         }
1065                         txq->link = NULL;
1066                         txq->txq_poll_mark = false;
1067                         spin_unlock_bh(&txq->lock);
1068                 }
1069         }
1070 }
1071
1072 static void
1073 ath5k_txq_release(struct ath5k_softc *sc)
1074 {
1075         struct ath5k_txq *txq = sc->txqs;
1076         unsigned int i;
1077
1078         for (i = 0; i < ARRAY_SIZE(sc->txqs); i++, txq++)
1079                 if (txq->setup) {
1080                         ath5k_hw_release_tx_queue(sc->ah, txq->qnum);
1081                         txq->setup = false;
1082                 }
1083 }
1084
1085
1086 /*************\
1087 * RX Handling *
1088 \*************/
1089
1090 /*
1091  * Enable the receive h/w following a reset.
1092  */
1093 static int
1094 ath5k_rx_start(struct ath5k_softc *sc)
1095 {
1096         struct ath5k_hw *ah = sc->ah;
1097         struct ath_common *common = ath5k_hw_common(ah);
1098         struct ath5k_buf *bf;
1099         int ret;
1100
1101         common->rx_bufsize = roundup(IEEE80211_MAX_FRAME_LEN, common->cachelsz);
1102
1103         ATH5K_DBG(sc, ATH5K_DEBUG_RESET, "cachelsz %u rx_bufsize %u\n",
1104                   common->cachelsz, common->rx_bufsize);
1105
1106         spin_lock_bh(&sc->rxbuflock);
1107         sc->rxlink = NULL;
1108         list_for_each_entry(bf, &sc->rxbuf, list) {
1109                 ret = ath5k_rxbuf_setup(sc, bf);
1110                 if (ret != 0) {
1111                         spin_unlock_bh(&sc->rxbuflock);
1112                         goto err;
1113                 }
1114         }
1115         bf = list_first_entry(&sc->rxbuf, struct ath5k_buf, list);
1116         ath5k_hw_set_rxdp(ah, bf->daddr);
1117         spin_unlock_bh(&sc->rxbuflock);
1118
1119         ath5k_hw_start_rx_dma(ah);      /* enable recv descriptors */
1120         ath5k_mode_setup(sc, NULL);             /* set filters, etc. */
1121         ath5k_hw_start_rx_pcu(ah);      /* re-enable PCU/DMA engine */
1122
1123         return 0;
1124 err:
1125         return ret;
1126 }
1127
1128 /*
1129  * Disable the receive logic on PCU (DRU)
1130  * In preparation for a shutdown.
1131  *
1132  * Note: Doesn't stop rx DMA, ath5k_hw_dma_stop
1133  * does.
1134  */
1135 static void
1136 ath5k_rx_stop(struct ath5k_softc *sc)
1137 {
1138         struct ath5k_hw *ah = sc->ah;
1139
1140         ath5k_hw_set_rx_filter(ah, 0);  /* clear recv filter */
1141         ath5k_hw_stop_rx_pcu(ah);       /* disable PCU */
1142
1143         ath5k_debug_printrxbuffs(sc, ah);
1144 }
1145
1146 static unsigned int
1147 ath5k_rx_decrypted(struct ath5k_softc *sc, struct sk_buff *skb,
1148                    struct ath5k_rx_status *rs)
1149 {
1150         struct ath5k_hw *ah = sc->ah;
1151         struct ath_common *common = ath5k_hw_common(ah);
1152         struct ieee80211_hdr *hdr = (void *)skb->data;
1153         unsigned int keyix, hlen;
1154
1155         if (!(rs->rs_status & AR5K_RXERR_DECRYPT) &&
1156                         rs->rs_keyix != AR5K_RXKEYIX_INVALID)
1157                 return RX_FLAG_DECRYPTED;
1158
1159         /* Apparently when a default key is used to decrypt the packet
1160            the hw does not set the index used to decrypt.  In such cases
1161            get the index from the packet. */
1162         hlen = ieee80211_hdrlen(hdr->frame_control);
1163         if (ieee80211_has_protected(hdr->frame_control) &&
1164             !(rs->rs_status & AR5K_RXERR_DECRYPT) &&
1165             skb->len >= hlen + 4) {
1166                 keyix = skb->data[hlen + 3] >> 6;
1167
1168                 if (test_bit(keyix, common->keymap))
1169                         return RX_FLAG_DECRYPTED;
1170         }
1171
1172         return 0;
1173 }
1174
1175
1176 static void
1177 ath5k_check_ibss_tsf(struct ath5k_softc *sc, struct sk_buff *skb,
1178                      struct ieee80211_rx_status *rxs)
1179 {
1180         struct ath_common *common = ath5k_hw_common(sc->ah);
1181         u64 tsf, bc_tstamp;
1182         u32 hw_tu;
1183         struct ieee80211_mgmt *mgmt = (struct ieee80211_mgmt *)skb->data;
1184
1185         if (ieee80211_is_beacon(mgmt->frame_control) &&
1186             le16_to_cpu(mgmt->u.beacon.capab_info) & WLAN_CAPABILITY_IBSS &&
1187             memcmp(mgmt->bssid, common->curbssid, ETH_ALEN) == 0) {
1188                 /*
1189                  * Received an IBSS beacon with the same BSSID. Hardware *must*
1190                  * have updated the local TSF. We have to work around various
1191                  * hardware bugs, though...
1192                  */
1193                 tsf = ath5k_hw_get_tsf64(sc->ah);
1194                 bc_tstamp = le64_to_cpu(mgmt->u.beacon.timestamp);
1195                 hw_tu = TSF_TO_TU(tsf);
1196
1197                 ATH5K_DBG_UNLIMIT(sc, ATH5K_DEBUG_BEACON,
1198                         "beacon %llx mactime %llx (diff %lld) tsf now %llx\n",
1199                         (unsigned long long)bc_tstamp,
1200                         (unsigned long long)rxs->mactime,
1201                         (unsigned long long)(rxs->mactime - bc_tstamp),
1202                         (unsigned long long)tsf);
1203
1204                 /*
1205                  * Sometimes the HW will give us a wrong tstamp in the rx
1206                  * status, causing the timestamp extension to go wrong.
1207                  * (This seems to happen especially with beacon frames bigger
1208                  * than 78 byte (incl. FCS))
1209                  * But we know that the receive timestamp must be later than the
1210                  * timestamp of the beacon since HW must have synced to that.
1211                  *
1212                  * NOTE: here we assume mactime to be after the frame was
1213                  * received, not like mac80211 which defines it at the start.
1214                  */
1215                 if (bc_tstamp > rxs->mactime) {
1216                         ATH5K_DBG_UNLIMIT(sc, ATH5K_DEBUG_BEACON,
1217                                 "fixing mactime from %llx to %llx\n",
1218                                 (unsigned long long)rxs->mactime,
1219                                 (unsigned long long)tsf);
1220                         rxs->mactime = tsf;
1221                 }
1222
1223                 /*
1224                  * Local TSF might have moved higher than our beacon timers,
1225                  * in that case we have to update them to continue sending
1226                  * beacons. This also takes care of synchronizing beacon sending
1227                  * times with other stations.
1228                  */
1229                 if (hw_tu >= sc->nexttbtt)
1230                         ath5k_beacon_update_timers(sc, bc_tstamp);
1231
1232                 /* Check if the beacon timers are still correct, because a TSF
1233                  * update might have created a window between them - for a
1234                  * longer description see the comment of this function: */
1235                 if (!ath5k_hw_check_beacon_timers(sc->ah, sc->bintval)) {
1236                         ath5k_beacon_update_timers(sc, bc_tstamp);
1237                         ATH5K_DBG_UNLIMIT(sc, ATH5K_DEBUG_BEACON,
1238                                 "fixed beacon timers after beacon receive\n");
1239                 }
1240         }
1241 }
1242
1243 static void
1244 ath5k_update_beacon_rssi(struct ath5k_softc *sc, struct sk_buff *skb, int rssi)
1245 {
1246         struct ieee80211_mgmt *mgmt = (struct ieee80211_mgmt *)skb->data;
1247         struct ath5k_hw *ah = sc->ah;
1248         struct ath_common *common = ath5k_hw_common(ah);
1249
1250         /* only beacons from our BSSID */
1251         if (!ieee80211_is_beacon(mgmt->frame_control) ||
1252             memcmp(mgmt->bssid, common->curbssid, ETH_ALEN) != 0)
1253                 return;
1254
1255         ewma_add(&ah->ah_beacon_rssi_avg, rssi);
1256
1257         /* in IBSS mode we should keep RSSI statistics per neighbour */
1258         /* le16_to_cpu(mgmt->u.beacon.capab_info) & WLAN_CAPABILITY_IBSS */
1259 }
1260
1261 /*
1262  * Compute padding position. skb must contain an IEEE 802.11 frame
1263  */
1264 static int ath5k_common_padpos(struct sk_buff *skb)
1265 {
1266         struct ieee80211_hdr * hdr = (struct ieee80211_hdr *)skb->data;
1267         __le16 frame_control = hdr->frame_control;
1268         int padpos = 24;
1269
1270         if (ieee80211_has_a4(frame_control)) {
1271                 padpos += ETH_ALEN;
1272         }
1273         if (ieee80211_is_data_qos(frame_control)) {
1274                 padpos += IEEE80211_QOS_CTL_LEN;
1275         }
1276
1277         return padpos;
1278 }
1279
1280 /*
1281  * This function expects an 802.11 frame and returns the number of
1282  * bytes added, or -1 if we don't have enough header room.
1283  */
1284 static int ath5k_add_padding(struct sk_buff *skb)
1285 {
1286         int padpos = ath5k_common_padpos(skb);
1287         int padsize = padpos & 3;
1288
1289         if (padsize && skb->len>padpos) {
1290
1291                 if (skb_headroom(skb) < padsize)
1292                         return -1;
1293
1294                 skb_push(skb, padsize);
1295                 memmove(skb->data, skb->data+padsize, padpos);
1296                 return padsize;
1297         }
1298
1299         return 0;
1300 }
1301
1302 /*
1303  * The MAC header is padded to have 32-bit boundary if the
1304  * packet payload is non-zero. The general calculation for
1305  * padsize would take into account odd header lengths:
1306  * padsize = 4 - (hdrlen & 3); however, since only
1307  * even-length headers are used, padding can only be 0 or 2
1308  * bytes and we can optimize this a bit.  We must not try to
1309  * remove padding from short control frames that do not have a
1310  * payload.
1311  *
1312  * This function expects an 802.11 frame and returns the number of
1313  * bytes removed.
1314  */
1315 static int ath5k_remove_padding(struct sk_buff *skb)
1316 {
1317         int padpos = ath5k_common_padpos(skb);
1318         int padsize = padpos & 3;
1319
1320         if (padsize && skb->len>=padpos+padsize) {
1321                 memmove(skb->data + padsize, skb->data, padpos);
1322                 skb_pull(skb, padsize);
1323                 return padsize;
1324         }
1325
1326         return 0;
1327 }
1328
1329 static void
1330 ath5k_receive_frame(struct ath5k_softc *sc, struct sk_buff *skb,
1331                     struct ath5k_rx_status *rs)
1332 {
1333         struct ieee80211_rx_status *rxs;
1334
1335         ath5k_remove_padding(skb);
1336
1337         rxs = IEEE80211_SKB_RXCB(skb);
1338
1339         rxs->flag = 0;
1340         if (unlikely(rs->rs_status & AR5K_RXERR_MIC))
1341                 rxs->flag |= RX_FLAG_MMIC_ERROR;
1342
1343         /*
1344          * always extend the mac timestamp, since this information is
1345          * also needed for proper IBSS merging.
1346          *
1347          * XXX: it might be too late to do it here, since rs_tstamp is
1348          * 15bit only. that means TSF extension has to be done within
1349          * 32768usec (about 32ms). it might be necessary to move this to
1350          * the interrupt handler, like it is done in madwifi.
1351          *
1352          * Unfortunately we don't know when the hardware takes the rx
1353          * timestamp (beginning of phy frame, data frame, end of rx?).
1354          * The only thing we know is that it is hardware specific...
1355          * On AR5213 it seems the rx timestamp is at the end of the
1356          * frame, but i'm not sure.
1357          *
1358          * NOTE: mac80211 defines mactime at the beginning of the first
1359          * data symbol. Since we don't have any time references it's
1360          * impossible to comply to that. This affects IBSS merge only
1361          * right now, so it's not too bad...
1362          */
1363         rxs->mactime = ath5k_extend_tsf(sc->ah, rs->rs_tstamp);
1364         rxs->flag |= RX_FLAG_TSFT;
1365
1366         rxs->freq = sc->curchan->center_freq;
1367         rxs->band = sc->curchan->band;
1368
1369         rxs->signal = sc->ah->ah_noise_floor + rs->rs_rssi;
1370
1371         rxs->antenna = rs->rs_antenna;
1372
1373         if (rs->rs_antenna > 0 && rs->rs_antenna < 5)
1374                 sc->stats.antenna_rx[rs->rs_antenna]++;
1375         else
1376                 sc->stats.antenna_rx[0]++; /* invalid */
1377
1378         rxs->rate_idx = ath5k_hw_to_driver_rix(sc, rs->rs_rate);
1379         rxs->flag |= ath5k_rx_decrypted(sc, skb, rs);
1380
1381         if (rxs->rate_idx >= 0 && rs->rs_rate ==
1382             sc->sbands[sc->curchan->band].bitrates[rxs->rate_idx].hw_value_short)
1383                 rxs->flag |= RX_FLAG_SHORTPRE;
1384
1385         trace_ath5k_rx(sc, skb);
1386
1387         ath5k_update_beacon_rssi(sc, skb, rs->rs_rssi);
1388
1389         /* check beacons in IBSS mode */
1390         if (sc->opmode == NL80211_IFTYPE_ADHOC)
1391                 ath5k_check_ibss_tsf(sc, skb, rxs);
1392
1393         ieee80211_rx(sc->hw, skb);
1394 }
1395
1396 /** ath5k_frame_receive_ok() - Do we want to receive this frame or not?
1397  *
1398  * Check if we want to further process this frame or not. Also update
1399  * statistics. Return true if we want this frame, false if not.
1400  */
1401 static bool
1402 ath5k_receive_frame_ok(struct ath5k_softc *sc, struct ath5k_rx_status *rs)
1403 {
1404         sc->stats.rx_all_count++;
1405         sc->stats.rx_bytes_count += rs->rs_datalen;
1406
1407         if (unlikely(rs->rs_status)) {
1408                 if (rs->rs_status & AR5K_RXERR_CRC)
1409                         sc->stats.rxerr_crc++;
1410                 if (rs->rs_status & AR5K_RXERR_FIFO)
1411                         sc->stats.rxerr_fifo++;
1412                 if (rs->rs_status & AR5K_RXERR_PHY) {
1413                         sc->stats.rxerr_phy++;
1414                         if (rs->rs_phyerr > 0 && rs->rs_phyerr < 32)
1415                                 sc->stats.rxerr_phy_code[rs->rs_phyerr]++;
1416                         return false;
1417                 }
1418                 if (rs->rs_status & AR5K_RXERR_DECRYPT) {
1419                         /*
1420                          * Decrypt error.  If the error occurred
1421                          * because there was no hardware key, then
1422                          * let the frame through so the upper layers
1423                          * can process it.  This is necessary for 5210
1424                          * parts which have no way to setup a ``clear''
1425                          * key cache entry.
1426                          *
1427                          * XXX do key cache faulting
1428                          */
1429                         sc->stats.rxerr_decrypt++;
1430                         if (rs->rs_keyix == AR5K_RXKEYIX_INVALID &&
1431                             !(rs->rs_status & AR5K_RXERR_CRC))
1432                                 return true;
1433                 }
1434                 if (rs->rs_status & AR5K_RXERR_MIC) {
1435                         sc->stats.rxerr_mic++;
1436                         return true;
1437                 }
1438
1439                 /* reject any frames with non-crypto errors */
1440                 if (rs->rs_status & ~(AR5K_RXERR_DECRYPT))
1441                         return false;
1442         }
1443
1444         if (unlikely(rs->rs_more)) {
1445                 sc->stats.rxerr_jumbo++;
1446                 return false;
1447         }
1448         return true;
1449 }
1450
1451 static void
1452 ath5k_tasklet_rx(unsigned long data)
1453 {
1454         struct ath5k_rx_status rs = {};
1455         struct sk_buff *skb, *next_skb;
1456         dma_addr_t next_skb_addr;
1457         struct ath5k_softc *sc = (void *)data;
1458         struct ath5k_hw *ah = sc->ah;
1459         struct ath_common *common = ath5k_hw_common(ah);
1460         struct ath5k_buf *bf;
1461         struct ath5k_desc *ds;
1462         int ret;
1463
1464         spin_lock(&sc->rxbuflock);
1465         if (list_empty(&sc->rxbuf)) {
1466                 ATH5K_WARN(sc, "empty rx buf pool\n");
1467                 goto unlock;
1468         }
1469         do {
1470                 bf = list_first_entry(&sc->rxbuf, struct ath5k_buf, list);
1471                 BUG_ON(bf->skb == NULL);
1472                 skb = bf->skb;
1473                 ds = bf->desc;
1474
1475                 /* bail if HW is still using self-linked descriptor */
1476                 if (ath5k_hw_get_rxdp(sc->ah) == bf->daddr)
1477                         break;
1478
1479                 ret = sc->ah->ah_proc_rx_desc(sc->ah, ds, &rs);
1480                 if (unlikely(ret == -EINPROGRESS))
1481                         break;
1482                 else if (unlikely(ret)) {
1483                         ATH5K_ERR(sc, "error in processing rx descriptor\n");
1484                         sc->stats.rxerr_proc++;
1485                         break;
1486                 }
1487
1488                 if (ath5k_receive_frame_ok(sc, &rs)) {
1489                         next_skb = ath5k_rx_skb_alloc(sc, &next_skb_addr);
1490
1491                         /*
1492                          * If we can't replace bf->skb with a new skb under
1493                          * memory pressure, just skip this packet
1494                          */
1495                         if (!next_skb)
1496                                 goto next;
1497
1498                         dma_unmap_single(sc->dev, bf->skbaddr,
1499                                          common->rx_bufsize,
1500                                          DMA_FROM_DEVICE);
1501
1502                         skb_put(skb, rs.rs_datalen);
1503
1504                         ath5k_receive_frame(sc, skb, &rs);
1505
1506                         bf->skb = next_skb;
1507                         bf->skbaddr = next_skb_addr;
1508                 }
1509 next:
1510                 list_move_tail(&bf->list, &sc->rxbuf);
1511         } while (ath5k_rxbuf_setup(sc, bf) == 0);
1512 unlock:
1513         spin_unlock(&sc->rxbuflock);
1514 }
1515
1516
1517 /*************\
1518 * TX Handling *
1519 \*************/
1520
1521 int
1522 ath5k_tx_queue(struct ieee80211_hw *hw, struct sk_buff *skb,
1523                struct ath5k_txq *txq)
1524 {
1525         struct ath5k_softc *sc = hw->priv;
1526         struct ath5k_buf *bf;
1527         unsigned long flags;
1528         int padsize;
1529
1530         trace_ath5k_tx(sc, skb, txq);
1531
1532         /*
1533          * The hardware expects the header padded to 4 byte boundaries.
1534          * If this is not the case, we add the padding after the header.
1535          */
1536         padsize = ath5k_add_padding(skb);
1537         if (padsize < 0) {
1538                 ATH5K_ERR(sc, "tx hdrlen not %%4: not enough"
1539                           " headroom to pad");
1540                 goto drop_packet;
1541         }
1542
1543         if (txq->txq_len >= ATH5K_TXQ_LEN_MAX)
1544                 ieee80211_stop_queue(hw, txq->qnum);
1545
1546         spin_lock_irqsave(&sc->txbuflock, flags);
1547         if (list_empty(&sc->txbuf)) {
1548                 ATH5K_ERR(sc, "no further txbuf available, dropping packet\n");
1549                 spin_unlock_irqrestore(&sc->txbuflock, flags);
1550                 ieee80211_stop_queues(hw);
1551                 goto drop_packet;
1552         }
1553         bf = list_first_entry(&sc->txbuf, struct ath5k_buf, list);
1554         list_del(&bf->list);
1555         sc->txbuf_len--;
1556         if (list_empty(&sc->txbuf))
1557                 ieee80211_stop_queues(hw);
1558         spin_unlock_irqrestore(&sc->txbuflock, flags);
1559
1560         bf->skb = skb;
1561
1562         if (ath5k_txbuf_setup(sc, bf, txq, padsize)) {
1563                 bf->skb = NULL;
1564                 spin_lock_irqsave(&sc->txbuflock, flags);
1565                 list_add_tail(&bf->list, &sc->txbuf);
1566                 sc->txbuf_len++;
1567                 spin_unlock_irqrestore(&sc->txbuflock, flags);
1568                 goto drop_packet;
1569         }
1570         return NETDEV_TX_OK;
1571
1572 drop_packet:
1573         dev_kfree_skb_any(skb);
1574         return NETDEV_TX_OK;
1575 }
1576
1577 static void
1578 ath5k_tx_frame_completed(struct ath5k_softc *sc, struct sk_buff *skb,
1579                          struct ath5k_txq *txq, struct ath5k_tx_status *ts)
1580 {
1581         struct ieee80211_tx_info *info;
1582         int i;
1583
1584         sc->stats.tx_all_count++;
1585         sc->stats.tx_bytes_count += skb->len;
1586         info = IEEE80211_SKB_CB(skb);
1587
1588         ieee80211_tx_info_clear_status(info);
1589         for (i = 0; i < 4; i++) {
1590                 struct ieee80211_tx_rate *r =
1591                         &info->status.rates[i];
1592
1593                 if (ts->ts_rate[i]) {
1594                         r->idx = ath5k_hw_to_driver_rix(sc, ts->ts_rate[i]);
1595                         r->count = ts->ts_retry[i];
1596                 } else {
1597                         r->idx = -1;
1598                         r->count = 0;
1599                 }
1600         }
1601
1602         /* count the successful attempt as well */
1603         info->status.rates[ts->ts_final_idx].count++;
1604
1605         if (unlikely(ts->ts_status)) {
1606                 sc->stats.ack_fail++;
1607                 if (ts->ts_status & AR5K_TXERR_FILT) {
1608                         info->flags |= IEEE80211_TX_STAT_TX_FILTERED;
1609                         sc->stats.txerr_filt++;
1610                 }
1611                 if (ts->ts_status & AR5K_TXERR_XRETRY)
1612                         sc->stats.txerr_retry++;
1613                 if (ts->ts_status & AR5K_TXERR_FIFO)
1614                         sc->stats.txerr_fifo++;
1615         } else {
1616                 info->flags |= IEEE80211_TX_STAT_ACK;
1617                 info->status.ack_signal = ts->ts_rssi;
1618         }
1619
1620         /*
1621         * Remove MAC header padding before giving the frame
1622         * back to mac80211.
1623         */
1624         ath5k_remove_padding(skb);
1625
1626         if (ts->ts_antenna > 0 && ts->ts_antenna < 5)
1627                 sc->stats.antenna_tx[ts->ts_antenna]++;
1628         else
1629                 sc->stats.antenna_tx[0]++; /* invalid */
1630
1631         trace_ath5k_tx_complete(sc, skb, txq, ts);
1632         ieee80211_tx_status(sc->hw, skb);
1633 }
1634
1635 static void
1636 ath5k_tx_processq(struct ath5k_softc *sc, struct ath5k_txq *txq)
1637 {
1638         struct ath5k_tx_status ts = {};
1639         struct ath5k_buf *bf, *bf0;
1640         struct ath5k_desc *ds;
1641         struct sk_buff *skb;
1642         int ret;
1643
1644         spin_lock(&txq->lock);
1645         list_for_each_entry_safe(bf, bf0, &txq->q, list) {
1646
1647                 txq->txq_poll_mark = false;
1648
1649                 /* skb might already have been processed last time. */
1650                 if (bf->skb != NULL) {
1651                         ds = bf->desc;
1652
1653                         ret = sc->ah->ah_proc_tx_desc(sc->ah, ds, &ts);
1654                         if (unlikely(ret == -EINPROGRESS))
1655                                 break;
1656                         else if (unlikely(ret)) {
1657                                 ATH5K_ERR(sc,
1658                                         "error %d while processing "
1659                                         "queue %u\n", ret, txq->qnum);
1660                                 break;
1661                         }
1662
1663                         skb = bf->skb;
1664                         bf->skb = NULL;
1665
1666                         dma_unmap_single(sc->dev, bf->skbaddr, skb->len,
1667                                         DMA_TO_DEVICE);
1668                         ath5k_tx_frame_completed(sc, skb, txq, &ts);
1669                 }
1670
1671                 /*
1672                  * It's possible that the hardware can say the buffer is
1673                  * completed when it hasn't yet loaded the ds_link from
1674                  * host memory and moved on.
1675                  * Always keep the last descriptor to avoid HW races...
1676                  */
1677                 if (ath5k_hw_get_txdp(sc->ah, txq->qnum) != bf->daddr) {
1678                         spin_lock(&sc->txbuflock);
1679                         list_move_tail(&bf->list, &sc->txbuf);
1680                         sc->txbuf_len++;
1681                         txq->txq_len--;
1682                         spin_unlock(&sc->txbuflock);
1683                 }
1684         }
1685         spin_unlock(&txq->lock);
1686         if (txq->txq_len < ATH5K_TXQ_LEN_LOW && txq->qnum < 4)
1687                 ieee80211_wake_queue(sc->hw, txq->qnum);
1688 }
1689
1690 static void
1691 ath5k_tasklet_tx(unsigned long data)
1692 {
1693         int i;
1694         struct ath5k_softc *sc = (void *)data;
1695
1696         for (i=0; i < AR5K_NUM_TX_QUEUES; i++)
1697                 if (sc->txqs[i].setup && (sc->ah->ah_txq_isr & BIT(i)))
1698                         ath5k_tx_processq(sc, &sc->txqs[i]);
1699 }
1700
1701
1702 /*****************\
1703 * Beacon handling *
1704 \*****************/
1705
1706 /*
1707  * Setup the beacon frame for transmit.
1708  */
1709 static int
1710 ath5k_beacon_setup(struct ath5k_softc *sc, struct ath5k_buf *bf)
1711 {
1712         struct sk_buff *skb = bf->skb;
1713         struct  ieee80211_tx_info *info = IEEE80211_SKB_CB(skb);
1714         struct ath5k_hw *ah = sc->ah;
1715         struct ath5k_desc *ds;
1716         int ret = 0;
1717         u8 antenna;
1718         u32 flags;
1719         const int padsize = 0;
1720
1721         bf->skbaddr = dma_map_single(sc->dev, skb->data, skb->len,
1722                         DMA_TO_DEVICE);
1723         ATH5K_DBG(sc, ATH5K_DEBUG_BEACON, "skb %p [data %p len %u] "
1724                         "skbaddr %llx\n", skb, skb->data, skb->len,
1725                         (unsigned long long)bf->skbaddr);
1726
1727         if (dma_mapping_error(sc->dev, bf->skbaddr)) {
1728                 ATH5K_ERR(sc, "beacon DMA mapping failed\n");
1729                 return -EIO;
1730         }
1731
1732         ds = bf->desc;
1733         antenna = ah->ah_tx_ant;
1734
1735         flags = AR5K_TXDESC_NOACK;
1736         if (sc->opmode == NL80211_IFTYPE_ADHOC && ath5k_hw_hasveol(ah)) {
1737                 ds->ds_link = bf->daddr;        /* self-linked */
1738                 flags |= AR5K_TXDESC_VEOL;
1739         } else
1740                 ds->ds_link = 0;
1741
1742         /*
1743          * If we use multiple antennas on AP and use
1744          * the Sectored AP scenario, switch antenna every
1745          * 4 beacons to make sure everybody hears our AP.
1746          * When a client tries to associate, hw will keep
1747          * track of the tx antenna to be used for this client
1748          * automaticaly, based on ACKed packets.
1749          *
1750          * Note: AP still listens and transmits RTS on the
1751          * default antenna which is supposed to be an omni.
1752          *
1753          * Note2: On sectored scenarios it's possible to have
1754          * multiple antennas (1 omni -- the default -- and 14
1755          * sectors), so if we choose to actually support this
1756          * mode, we need to allow the user to set how many antennas
1757          * we have and tweak the code below to send beacons
1758          * on all of them.
1759          */
1760         if (ah->ah_ant_mode == AR5K_ANTMODE_SECTOR_AP)
1761                 antenna = sc->bsent & 4 ? 2 : 1;
1762
1763
1764         /* FIXME: If we are in g mode and rate is a CCK rate
1765          * subtract ah->ah_txpower.txp_cck_ofdm_pwr_delta
1766          * from tx power (value is in dB units already) */
1767         ds->ds_data = bf->skbaddr;
1768         ret = ah->ah_setup_tx_desc(ah, ds, skb->len,
1769                         ieee80211_get_hdrlen_from_skb(skb), padsize,
1770                         AR5K_PKT_TYPE_BEACON, (sc->power_level * 2),
1771                         ieee80211_get_tx_rate(sc->hw, info)->hw_value,
1772                         1, AR5K_TXKEYIX_INVALID,
1773                         antenna, flags, 0, 0);
1774         if (ret)
1775                 goto err_unmap;
1776
1777         return 0;
1778 err_unmap:
1779         dma_unmap_single(sc->dev, bf->skbaddr, skb->len, DMA_TO_DEVICE);
1780         return ret;
1781 }
1782
1783 /*
1784  * Updates the beacon that is sent by ath5k_beacon_send.  For adhoc,
1785  * this is called only once at config_bss time, for AP we do it every
1786  * SWBA interrupt so that the TIM will reflect buffered frames.
1787  *
1788  * Called with the beacon lock.
1789  */
1790 int
1791 ath5k_beacon_update(struct ieee80211_hw *hw, struct ieee80211_vif *vif)
1792 {
1793         int ret;
1794         struct ath5k_softc *sc = hw->priv;
1795         struct ath5k_vif *avf = (void *)vif->drv_priv;
1796         struct sk_buff *skb;
1797
1798         if (WARN_ON(!vif)) {
1799                 ret = -EINVAL;
1800                 goto out;
1801         }
1802
1803         skb = ieee80211_beacon_get(hw, vif);
1804
1805         if (!skb) {
1806                 ret = -ENOMEM;
1807                 goto out;
1808         }
1809
1810         ath5k_txbuf_free_skb(sc, avf->bbuf);
1811         avf->bbuf->skb = skb;
1812         ret = ath5k_beacon_setup(sc, avf->bbuf);
1813         if (ret)
1814                 avf->bbuf->skb = NULL;
1815 out:
1816         return ret;
1817 }
1818
1819 /*
1820  * Transmit a beacon frame at SWBA.  Dynamic updates to the
1821  * frame contents are done as needed and the slot time is
1822  * also adjusted based on current state.
1823  *
1824  * This is called from software irq context (beacontq tasklets)
1825  * or user context from ath5k_beacon_config.
1826  */
1827 static void
1828 ath5k_beacon_send(struct ath5k_softc *sc)
1829 {
1830         struct ath5k_hw *ah = sc->ah;
1831         struct ieee80211_vif *vif;
1832         struct ath5k_vif *avf;
1833         struct ath5k_buf *bf;
1834         struct sk_buff *skb;
1835
1836         ATH5K_DBG_UNLIMIT(sc, ATH5K_DEBUG_BEACON, "in beacon_send\n");
1837
1838         /*
1839          * Check if the previous beacon has gone out.  If
1840          * not, don't don't try to post another: skip this
1841          * period and wait for the next.  Missed beacons
1842          * indicate a problem and should not occur.  If we
1843          * miss too many consecutive beacons reset the device.
1844          */
1845         if (unlikely(ath5k_hw_num_tx_pending(ah, sc->bhalq) != 0)) {
1846                 sc->bmisscount++;
1847                 ATH5K_DBG(sc, ATH5K_DEBUG_BEACON,
1848                         "missed %u consecutive beacons\n", sc->bmisscount);
1849                 if (sc->bmisscount > 10) {      /* NB: 10 is a guess */
1850                         ATH5K_DBG(sc, ATH5K_DEBUG_BEACON,
1851                                 "stuck beacon time (%u missed)\n",
1852                                 sc->bmisscount);
1853                         ATH5K_DBG(sc, ATH5K_DEBUG_RESET,
1854                                   "stuck beacon, resetting\n");
1855                         ieee80211_queue_work(sc->hw, &sc->reset_work);
1856                 }
1857                 return;
1858         }
1859         if (unlikely(sc->bmisscount != 0)) {
1860                 ATH5K_DBG(sc, ATH5K_DEBUG_BEACON,
1861                         "resume beacon xmit after %u misses\n",
1862                         sc->bmisscount);
1863                 sc->bmisscount = 0;
1864         }
1865
1866         if ((sc->opmode == NL80211_IFTYPE_AP && sc->num_ap_vifs > 1) ||
1867                         sc->opmode == NL80211_IFTYPE_MESH_POINT) {
1868                 u64 tsf = ath5k_hw_get_tsf64(ah);
1869                 u32 tsftu = TSF_TO_TU(tsf);
1870                 int slot = ((tsftu % sc->bintval) * ATH_BCBUF) / sc->bintval;
1871                 vif = sc->bslot[(slot + 1) % ATH_BCBUF];
1872                 ATH5K_DBG(sc, ATH5K_DEBUG_BEACON,
1873                         "tsf %llx tsftu %x intval %u slot %u vif %p\n",
1874                         (unsigned long long)tsf, tsftu, sc->bintval, slot, vif);
1875         } else /* only one interface */
1876                 vif = sc->bslot[0];
1877
1878         if (!vif)
1879                 return;
1880
1881         avf = (void *)vif->drv_priv;
1882         bf = avf->bbuf;
1883         if (unlikely(bf->skb == NULL || sc->opmode == NL80211_IFTYPE_STATION ||
1884                         sc->opmode == NL80211_IFTYPE_MONITOR)) {
1885                 ATH5K_WARN(sc, "bf=%p bf_skb=%p\n", bf, bf ? bf->skb : NULL);
1886                 return;
1887         }
1888
1889         /*
1890          * Stop any current dma and put the new frame on the queue.
1891          * This should never fail since we check above that no frames
1892          * are still pending on the queue.
1893          */
1894         if (unlikely(ath5k_hw_stop_beacon_queue(ah, sc->bhalq))) {
1895                 ATH5K_WARN(sc, "beacon queue %u didn't start/stop ?\n", sc->bhalq);
1896                 /* NB: hw still stops DMA, so proceed */
1897         }
1898
1899         /* refresh the beacon for AP or MESH mode */
1900         if (sc->opmode == NL80211_IFTYPE_AP ||
1901                         sc->opmode == NL80211_IFTYPE_MESH_POINT)
1902                 ath5k_beacon_update(sc->hw, vif);
1903
1904         trace_ath5k_tx(sc, bf->skb, &sc->txqs[sc->bhalq]);
1905
1906         ath5k_hw_set_txdp(ah, sc->bhalq, bf->daddr);
1907         ath5k_hw_start_tx_dma(ah, sc->bhalq);
1908         ATH5K_DBG(sc, ATH5K_DEBUG_BEACON, "TXDP[%u] = %llx (%p)\n",
1909                 sc->bhalq, (unsigned long long)bf->daddr, bf->desc);
1910
1911         skb = ieee80211_get_buffered_bc(sc->hw, vif);
1912         while (skb) {
1913                 ath5k_tx_queue(sc->hw, skb, sc->cabq);
1914                 skb = ieee80211_get_buffered_bc(sc->hw, vif);
1915         }
1916
1917         sc->bsent++;
1918 }
1919
1920 /**
1921  * ath5k_beacon_update_timers - update beacon timers
1922  *
1923  * @sc: struct ath5k_softc pointer we are operating on
1924  * @bc_tsf: the timestamp of the beacon. 0 to reset the TSF. -1 to perform a
1925  *          beacon timer update based on the current HW TSF.
1926  *
1927  * Calculate the next target beacon transmit time (TBTT) based on the timestamp
1928  * of a received beacon or the current local hardware TSF and write it to the
1929  * beacon timer registers.
1930  *
1931  * This is called in a variety of situations, e.g. when a beacon is received,
1932  * when a TSF update has been detected, but also when an new IBSS is created or
1933  * when we otherwise know we have to update the timers, but we keep it in this
1934  * function to have it all together in one place.
1935  */
1936 void
1937 ath5k_beacon_update_timers(struct ath5k_softc *sc, u64 bc_tsf)
1938 {
1939         struct ath5k_hw *ah = sc->ah;
1940         u32 nexttbtt, intval, hw_tu, bc_tu;
1941         u64 hw_tsf;
1942
1943         intval = sc->bintval & AR5K_BEACON_PERIOD;
1944         if (sc->opmode == NL80211_IFTYPE_AP && sc->num_ap_vifs > 1) {
1945                 intval /= ATH_BCBUF;    /* staggered multi-bss beacons */
1946                 if (intval < 15)
1947                         ATH5K_WARN(sc, "intval %u is too low, min 15\n",
1948                                    intval);
1949         }
1950         if (WARN_ON(!intval))
1951                 return;
1952
1953         /* beacon TSF converted to TU */
1954         bc_tu = TSF_TO_TU(bc_tsf);
1955
1956         /* current TSF converted to TU */
1957         hw_tsf = ath5k_hw_get_tsf64(ah);
1958         hw_tu = TSF_TO_TU(hw_tsf);
1959
1960 #define FUDGE AR5K_TUNE_SW_BEACON_RESP + 3
1961         /* We use FUDGE to make sure the next TBTT is ahead of the current TU.
1962          * Since we later substract AR5K_TUNE_SW_BEACON_RESP (10) in the timer
1963          * configuration we need to make sure it is bigger than that. */
1964
1965         if (bc_tsf == -1) {
1966                 /*
1967                  * no beacons received, called internally.
1968                  * just need to refresh timers based on HW TSF.
1969                  */
1970                 nexttbtt = roundup(hw_tu + FUDGE, intval);
1971         } else if (bc_tsf == 0) {
1972                 /*
1973                  * no beacon received, probably called by ath5k_reset_tsf().
1974                  * reset TSF to start with 0.
1975                  */
1976                 nexttbtt = intval;
1977                 intval |= AR5K_BEACON_RESET_TSF;
1978         } else if (bc_tsf > hw_tsf) {
1979                 /*
1980                  * beacon received, SW merge happend but HW TSF not yet updated.
1981                  * not possible to reconfigure timers yet, but next time we
1982                  * receive a beacon with the same BSSID, the hardware will
1983                  * automatically update the TSF and then we need to reconfigure
1984                  * the timers.
1985                  */
1986                 ATH5K_DBG_UNLIMIT(sc, ATH5K_DEBUG_BEACON,
1987                         "need to wait for HW TSF sync\n");
1988                 return;
1989         } else {
1990                 /*
1991                  * most important case for beacon synchronization between STA.
1992                  *
1993                  * beacon received and HW TSF has been already updated by HW.
1994                  * update next TBTT based on the TSF of the beacon, but make
1995                  * sure it is ahead of our local TSF timer.
1996                  */
1997                 nexttbtt = bc_tu + roundup(hw_tu + FUDGE - bc_tu, intval);
1998         }
1999 #undef FUDGE
2000
2001         sc->nexttbtt = nexttbtt;
2002
2003         intval |= AR5K_BEACON_ENA;
2004         ath5k_hw_init_beacon(ah, nexttbtt, intval);
2005
2006         /*
2007          * debugging output last in order to preserve the time critical aspect
2008          * of this function
2009          */
2010         if (bc_tsf == -1)
2011                 ATH5K_DBG_UNLIMIT(sc, ATH5K_DEBUG_BEACON,
2012                         "reconfigured timers based on HW TSF\n");
2013         else if (bc_tsf == 0)
2014                 ATH5K_DBG_UNLIMIT(sc, ATH5K_DEBUG_BEACON,
2015                         "reset HW TSF and timers\n");
2016         else
2017                 ATH5K_DBG_UNLIMIT(sc, ATH5K_DEBUG_BEACON,
2018                         "updated timers based on beacon TSF\n");
2019
2020         ATH5K_DBG_UNLIMIT(sc, ATH5K_DEBUG_BEACON,
2021                           "bc_tsf %llx hw_tsf %llx bc_tu %u hw_tu %u nexttbtt %u\n",
2022                           (unsigned long long) bc_tsf,
2023                           (unsigned long long) hw_tsf, bc_tu, hw_tu, nexttbtt);
2024         ATH5K_DBG_UNLIMIT(sc, ATH5K_DEBUG_BEACON, "intval %u %s %s\n",
2025                 intval & AR5K_BEACON_PERIOD,
2026                 intval & AR5K_BEACON_ENA ? "AR5K_BEACON_ENA" : "",
2027                 intval & AR5K_BEACON_RESET_TSF ? "AR5K_BEACON_RESET_TSF" : "");
2028 }
2029
2030 /**
2031  * ath5k_beacon_config - Configure the beacon queues and interrupts
2032  *
2033  * @sc: struct ath5k_softc pointer we are operating on
2034  *
2035  * In IBSS mode we use a self-linked tx descriptor if possible. We enable SWBA
2036  * interrupts to detect TSF updates only.
2037  */
2038 void
2039 ath5k_beacon_config(struct ath5k_softc *sc)
2040 {
2041         struct ath5k_hw *ah = sc->ah;
2042         unsigned long flags;
2043
2044         spin_lock_irqsave(&sc->block, flags);
2045         sc->bmisscount = 0;
2046         sc->imask &= ~(AR5K_INT_BMISS | AR5K_INT_SWBA);
2047
2048         if (sc->enable_beacon) {
2049                 /*
2050                  * In IBSS mode we use a self-linked tx descriptor and let the
2051                  * hardware send the beacons automatically. We have to load it
2052                  * only once here.
2053                  * We use the SWBA interrupt only to keep track of the beacon
2054                  * timers in order to detect automatic TSF updates.
2055                  */
2056                 ath5k_beaconq_config(sc);
2057
2058                 sc->imask |= AR5K_INT_SWBA;
2059
2060                 if (sc->opmode == NL80211_IFTYPE_ADHOC) {
2061                         if (ath5k_hw_hasveol(ah))
2062                                 ath5k_beacon_send(sc);
2063                 } else
2064                         ath5k_beacon_update_timers(sc, -1);
2065         } else {
2066                 ath5k_hw_stop_beacon_queue(sc->ah, sc->bhalq);
2067         }
2068
2069         ath5k_hw_set_imr(ah, sc->imask);
2070         mmiowb();
2071         spin_unlock_irqrestore(&sc->block, flags);
2072 }
2073
2074 static void ath5k_tasklet_beacon(unsigned long data)
2075 {
2076         struct ath5k_softc *sc = (struct ath5k_softc *) data;
2077
2078         /*
2079          * Software beacon alert--time to send a beacon.
2080          *
2081          * In IBSS mode we use this interrupt just to
2082          * keep track of the next TBTT (target beacon
2083          * transmission time) in order to detect wether
2084          * automatic TSF updates happened.
2085          */
2086         if (sc->opmode == NL80211_IFTYPE_ADHOC) {
2087                 /* XXX: only if VEOL suppported */
2088                 u64 tsf = ath5k_hw_get_tsf64(sc->ah);
2089                 sc->nexttbtt += sc->bintval;
2090                 ATH5K_DBG(sc, ATH5K_DEBUG_BEACON,
2091                                 "SWBA nexttbtt: %x hw_tu: %x "
2092                                 "TSF: %llx\n",
2093                                 sc->nexttbtt,
2094                                 TSF_TO_TU(tsf),
2095                                 (unsigned long long) tsf);
2096         } else {
2097                 spin_lock(&sc->block);
2098                 ath5k_beacon_send(sc);
2099                 spin_unlock(&sc->block);
2100         }
2101 }
2102
2103
2104 /********************\
2105 * Interrupt handling *
2106 \********************/
2107
2108 static void
2109 ath5k_intr_calibration_poll(struct ath5k_hw *ah)
2110 {
2111         if (time_is_before_eq_jiffies(ah->ah_cal_next_ani) &&
2112             !(ah->ah_cal_mask & AR5K_CALIBRATION_FULL)) {
2113                 /* run ANI only when full calibration is not active */
2114                 ah->ah_cal_next_ani = jiffies +
2115                         msecs_to_jiffies(ATH5K_TUNE_CALIBRATION_INTERVAL_ANI);
2116                 tasklet_schedule(&ah->ah_sc->ani_tasklet);
2117
2118         } else if (time_is_before_eq_jiffies(ah->ah_cal_next_full)) {
2119                 ah->ah_cal_next_full = jiffies +
2120                         msecs_to_jiffies(ATH5K_TUNE_CALIBRATION_INTERVAL_FULL);
2121                 tasklet_schedule(&ah->ah_sc->calib);
2122         }
2123         /* we could use SWI to generate enough interrupts to meet our
2124          * calibration interval requirements, if necessary:
2125          * AR5K_REG_ENABLE_BITS(ah, AR5K_CR, AR5K_CR_SWI); */
2126 }
2127
2128 irqreturn_t
2129 ath5k_intr(int irq, void *dev_id)
2130 {
2131         struct ath5k_softc *sc = dev_id;
2132         struct ath5k_hw *ah = sc->ah;
2133         enum ath5k_int status;
2134         unsigned int counter = 1000;
2135
2136         if (unlikely(test_bit(ATH_STAT_INVALID, sc->status) ||
2137                 ((ath5k_get_bus_type(ah) != ATH_AHB) &&
2138                                 !ath5k_hw_is_intr_pending(ah))))
2139                 return IRQ_NONE;
2140
2141         do {
2142                 ath5k_hw_get_isr(ah, &status);          /* NB: clears IRQ too */
2143                 ATH5K_DBG(sc, ATH5K_DEBUG_INTR, "status 0x%x/0x%x\n",
2144                                 status, sc->imask);
2145                 if (unlikely(status & AR5K_INT_FATAL)) {
2146                         /*
2147                          * Fatal errors are unrecoverable.
2148                          * Typically these are caused by DMA errors.
2149                          */
2150                         ATH5K_DBG(sc, ATH5K_DEBUG_RESET,
2151                                   "fatal int, resetting\n");
2152                         ieee80211_queue_work(sc->hw, &sc->reset_work);
2153                 } else if (unlikely(status & AR5K_INT_RXORN)) {
2154                         /*
2155                          * Receive buffers are full. Either the bus is busy or
2156                          * the CPU is not fast enough to process all received
2157                          * frames.
2158                          * Older chipsets need a reset to come out of this
2159                          * condition, but we treat it as RX for newer chips.
2160                          * We don't know exactly which versions need a reset -
2161                          * this guess is copied from the HAL.
2162                          */
2163                         sc->stats.rxorn_intr++;
2164                         if (ah->ah_mac_srev < AR5K_SREV_AR5212) {
2165                                 ATH5K_DBG(sc, ATH5K_DEBUG_RESET,
2166                                           "rx overrun, resetting\n");
2167                                 ieee80211_queue_work(sc->hw, &sc->reset_work);
2168                         }
2169                         else
2170                                 tasklet_schedule(&sc->rxtq);
2171                 } else {
2172                         if (status & AR5K_INT_SWBA) {
2173                                 tasklet_hi_schedule(&sc->beacontq);
2174                         }
2175                         if (status & AR5K_INT_RXEOL) {
2176                                 /*
2177                                 * NB: the hardware should re-read the link when
2178                                 *     RXE bit is written, but it doesn't work at
2179                                 *     least on older hardware revs.
2180                                 */
2181                                 sc->stats.rxeol_intr++;
2182                         }
2183                         if (status & AR5K_INT_TXURN) {
2184                                 /* bump tx trigger level */
2185                                 ath5k_hw_update_tx_triglevel(ah, true);
2186                         }
2187                         if (status & (AR5K_INT_RXOK | AR5K_INT_RXERR))
2188                                 tasklet_schedule(&sc->rxtq);
2189                         if (status & (AR5K_INT_TXOK | AR5K_INT_TXDESC
2190                                         | AR5K_INT_TXERR | AR5K_INT_TXEOL))
2191                                 tasklet_schedule(&sc->txtq);
2192                         if (status & AR5K_INT_BMISS) {
2193                                 /* TODO */
2194                         }
2195                         if (status & AR5K_INT_MIB) {
2196                                 sc->stats.mib_intr++;
2197                                 ath5k_hw_update_mib_counters(ah);
2198                                 ath5k_ani_mib_intr(ah);
2199                         }
2200                         if (status & AR5K_INT_GPIO)
2201                                 tasklet_schedule(&sc->rf_kill.toggleq);
2202
2203                 }
2204
2205                 if (ath5k_get_bus_type(ah) == ATH_AHB)
2206                         break;
2207
2208         } while (ath5k_hw_is_intr_pending(ah) && --counter > 0);
2209
2210         if (unlikely(!counter))
2211                 ATH5K_WARN(sc, "too many interrupts, giving up for now\n");
2212
2213         ath5k_intr_calibration_poll(ah);
2214
2215         return IRQ_HANDLED;
2216 }
2217
2218 /*
2219  * Periodically recalibrate the PHY to account
2220  * for temperature/environment changes.
2221  */
2222 static void
2223 ath5k_tasklet_calibrate(unsigned long data)
2224 {
2225         struct ath5k_softc *sc = (void *)data;
2226         struct ath5k_hw *ah = sc->ah;
2227
2228         /* Only full calibration for now */
2229         ah->ah_cal_mask |= AR5K_CALIBRATION_FULL;
2230
2231         ATH5K_DBG(sc, ATH5K_DEBUG_CALIBRATE, "channel %u/%x\n",
2232                 ieee80211_frequency_to_channel(sc->curchan->center_freq),
2233                 sc->curchan->hw_value);
2234
2235         if (ath5k_hw_gainf_calibrate(ah) == AR5K_RFGAIN_NEED_CHANGE) {
2236                 /*
2237                  * Rfgain is out of bounds, reset the chip
2238                  * to load new gain values.
2239                  */
2240                 ATH5K_DBG(sc, ATH5K_DEBUG_RESET, "calibration, resetting\n");
2241                 ieee80211_queue_work(sc->hw, &sc->reset_work);
2242         }
2243         if (ath5k_hw_phy_calibrate(ah, sc->curchan))
2244                 ATH5K_ERR(sc, "calibration of channel %u failed\n",
2245                         ieee80211_frequency_to_channel(
2246                                 sc->curchan->center_freq));
2247
2248         /* Noise floor calibration interrupts rx/tx path while I/Q calibration
2249          * doesn't.
2250          * TODO: We should stop TX here, so that it doesn't interfere.
2251          * Note that stopping the queues is not enough to stop TX! */
2252         if (time_is_before_eq_jiffies(ah->ah_cal_next_nf)) {
2253                 ah->ah_cal_next_nf = jiffies +
2254                         msecs_to_jiffies(ATH5K_TUNE_CALIBRATION_INTERVAL_NF);
2255                 ath5k_hw_update_noise_floor(ah);
2256         }
2257
2258         ah->ah_cal_mask &= ~AR5K_CALIBRATION_FULL;
2259 }
2260
2261
2262 static void
2263 ath5k_tasklet_ani(unsigned long data)
2264 {
2265         struct ath5k_softc *sc = (void *)data;
2266         struct ath5k_hw *ah = sc->ah;
2267
2268         ah->ah_cal_mask |= AR5K_CALIBRATION_ANI;
2269         ath5k_ani_calibration(ah);
2270         ah->ah_cal_mask &= ~AR5K_CALIBRATION_ANI;
2271 }
2272
2273
2274 static void
2275 ath5k_tx_complete_poll_work(struct work_struct *work)
2276 {
2277         struct ath5k_softc *sc = container_of(work, struct ath5k_softc,
2278                         tx_complete_work.work);
2279         struct ath5k_txq *txq;
2280         int i;
2281         bool needreset = false;
2282
2283         mutex_lock(&sc->lock);
2284
2285         for (i = 0; i < ARRAY_SIZE(sc->txqs); i++) {
2286                 if (sc->txqs[i].setup) {
2287                         txq = &sc->txqs[i];
2288                         spin_lock_bh(&txq->lock);
2289                         if (txq->txq_len > 1) {
2290                                 if (txq->txq_poll_mark) {
2291                                         ATH5K_DBG(sc, ATH5K_DEBUG_XMIT,
2292                                                   "TX queue stuck %d\n",
2293                                                   txq->qnum);
2294                                         needreset = true;
2295                                         txq->txq_stuck++;
2296                                         spin_unlock_bh(&txq->lock);
2297                                         break;
2298                                 } else {
2299                                         txq->txq_poll_mark = true;
2300                                 }
2301                         }
2302                         spin_unlock_bh(&txq->lock);
2303                 }
2304         }
2305
2306         if (needreset) {
2307                 ATH5K_DBG(sc, ATH5K_DEBUG_RESET,
2308                           "TX queues stuck, resetting\n");
2309                 ath5k_reset(sc, NULL, true);
2310         }
2311
2312         mutex_unlock(&sc->lock);
2313
2314         ieee80211_queue_delayed_work(sc->hw, &sc->tx_complete_work,
2315                 msecs_to_jiffies(ATH5K_TX_COMPLETE_POLL_INT));
2316 }
2317
2318
2319 /*************************\
2320 * Initialization routines *
2321 \*************************/
2322
2323 int
2324 ath5k_init_softc(struct ath5k_softc *sc, const struct ath_bus_ops *bus_ops)
2325 {
2326         struct ieee80211_hw *hw = sc->hw;
2327         struct ath_common *common;
2328         int ret;
2329         int csz;
2330
2331         /* Initialize driver private data */
2332         SET_IEEE80211_DEV(hw, sc->dev);
2333         hw->flags = IEEE80211_HW_RX_INCLUDES_FCS |
2334                         IEEE80211_HW_HOST_BROADCAST_PS_BUFFERING |
2335                         IEEE80211_HW_SIGNAL_DBM |
2336                         IEEE80211_HW_REPORTS_TX_ACK_STATUS;
2337
2338         hw->wiphy->interface_modes =
2339                 BIT(NL80211_IFTYPE_AP) |
2340                 BIT(NL80211_IFTYPE_STATION) |
2341                 BIT(NL80211_IFTYPE_ADHOC) |
2342                 BIT(NL80211_IFTYPE_MESH_POINT);
2343
2344         /* both antennas can be configured as RX or TX */
2345         hw->wiphy->available_antennas_tx = 0x3;
2346         hw->wiphy->available_antennas_rx = 0x3;
2347
2348         hw->extra_tx_headroom = 2;
2349         hw->channel_change_time = 5000;
2350
2351         /*
2352          * Mark the device as detached to avoid processing
2353          * interrupts until setup is complete.
2354          */
2355         __set_bit(ATH_STAT_INVALID, sc->status);
2356
2357         sc->opmode = NL80211_IFTYPE_STATION;
2358         sc->bintval = 1000;
2359         mutex_init(&sc->lock);
2360         spin_lock_init(&sc->rxbuflock);
2361         spin_lock_init(&sc->txbuflock);
2362         spin_lock_init(&sc->block);
2363
2364
2365         /* Setup interrupt handler */
2366         ret = request_irq(sc->irq, ath5k_intr, IRQF_SHARED, "ath", sc);
2367         if (ret) {
2368                 ATH5K_ERR(sc, "request_irq failed\n");
2369                 goto err;
2370         }
2371
2372         /* If we passed the test, malloc an ath5k_hw struct */
2373         sc->ah = kzalloc(sizeof(struct ath5k_hw), GFP_KERNEL);
2374         if (!sc->ah) {
2375                 ret = -ENOMEM;
2376                 ATH5K_ERR(sc, "out of memory\n");
2377                 goto err_irq;
2378         }
2379
2380         sc->ah->ah_sc = sc;
2381         sc->ah->ah_iobase = sc->iobase;
2382         common = ath5k_hw_common(sc->ah);
2383         common->ops = &ath5k_common_ops;
2384         common->bus_ops = bus_ops;
2385         common->ah = sc->ah;
2386         common->hw = hw;
2387         common->priv = sc;
2388
2389         /*
2390          * Cache line size is used to size and align various
2391          * structures used to communicate with the hardware.
2392          */
2393         ath5k_read_cachesize(common, &csz);
2394         common->cachelsz = csz << 2; /* convert to bytes */
2395
2396         spin_lock_init(&common->cc_lock);
2397
2398         /* Initialize device */
2399         ret = ath5k_hw_init(sc);
2400         if (ret)
2401                 goto err_free_ah;
2402
2403         /* set up multi-rate retry capabilities */
2404         if (sc->ah->ah_version == AR5K_AR5212) {
2405                 hw->max_rates = 4;
2406                 hw->max_rate_tries = max(AR5K_INIT_RETRY_SHORT,
2407                                          AR5K_INIT_RETRY_LONG);
2408         }
2409
2410         hw->vif_data_size = sizeof(struct ath5k_vif);
2411
2412         /* Finish private driver data initialization */
2413         ret = ath5k_init(hw);
2414         if (ret)
2415                 goto err_ah;
2416
2417         ATH5K_INFO(sc, "Atheros AR%s chip found (MAC: 0x%x, PHY: 0x%x)\n",
2418                         ath5k_chip_name(AR5K_VERSION_MAC, sc->ah->ah_mac_srev),
2419                                         sc->ah->ah_mac_srev,
2420                                         sc->ah->ah_phy_revision);
2421
2422         if (!sc->ah->ah_single_chip) {
2423                 /* Single chip radio (!RF5111) */
2424                 if (sc->ah->ah_radio_5ghz_revision &&
2425                         !sc->ah->ah_radio_2ghz_revision) {
2426                         /* No 5GHz support -> report 2GHz radio */
2427                         if (!test_bit(AR5K_MODE_11A,
2428                                 sc->ah->ah_capabilities.cap_mode)) {
2429                                 ATH5K_INFO(sc, "RF%s 2GHz radio found (0x%x)\n",
2430                                         ath5k_chip_name(AR5K_VERSION_RAD,
2431                                                 sc->ah->ah_radio_5ghz_revision),
2432                                                 sc->ah->ah_radio_5ghz_revision);
2433                         /* No 2GHz support (5110 and some
2434                          * 5Ghz only cards) -> report 5Ghz radio */
2435                         } else if (!test_bit(AR5K_MODE_11B,
2436                                 sc->ah->ah_capabilities.cap_mode)) {
2437                                 ATH5K_INFO(sc, "RF%s 5GHz radio found (0x%x)\n",
2438                                         ath5k_chip_name(AR5K_VERSION_RAD,
2439                                                 sc->ah->ah_radio_5ghz_revision),
2440                                                 sc->ah->ah_radio_5ghz_revision);
2441                         /* Multiband radio */
2442                         } else {
2443                                 ATH5K_INFO(sc, "RF%s multiband radio found"
2444                                         " (0x%x)\n",
2445                                         ath5k_chip_name(AR5K_VERSION_RAD,
2446                                                 sc->ah->ah_radio_5ghz_revision),
2447                                                 sc->ah->ah_radio_5ghz_revision);
2448                         }
2449                 }
2450                 /* Multi chip radio (RF5111 - RF2111) ->
2451                  * report both 2GHz/5GHz radios */
2452                 else if (sc->ah->ah_radio_5ghz_revision &&
2453                                 sc->ah->ah_radio_2ghz_revision){
2454                         ATH5K_INFO(sc, "RF%s 5GHz radio found (0x%x)\n",
2455                                 ath5k_chip_name(AR5K_VERSION_RAD,
2456                                         sc->ah->ah_radio_5ghz_revision),
2457                                         sc->ah->ah_radio_5ghz_revision);
2458                         ATH5K_INFO(sc, "RF%s 2GHz radio found (0x%x)\n",
2459                                 ath5k_chip_name(AR5K_VERSION_RAD,
2460                                         sc->ah->ah_radio_2ghz_revision),
2461                                         sc->ah->ah_radio_2ghz_revision);
2462                 }
2463         }
2464
2465         ath5k_debug_init_device(sc);
2466
2467         /* ready to process interrupts */
2468         __clear_bit(ATH_STAT_INVALID, sc->status);
2469
2470         return 0;
2471 err_ah:
2472         ath5k_hw_deinit(sc->ah);
2473 err_free_ah:
2474         kfree(sc->ah);
2475 err_irq:
2476         free_irq(sc->irq, sc);
2477 err:
2478         return ret;
2479 }
2480
2481 static int
2482 ath5k_stop_locked(struct ath5k_softc *sc)
2483 {
2484         struct ath5k_hw *ah = sc->ah;
2485
2486         ATH5K_DBG(sc, ATH5K_DEBUG_RESET, "invalid %u\n",
2487                         test_bit(ATH_STAT_INVALID, sc->status));
2488
2489         /*
2490          * Shutdown the hardware and driver:
2491          *    stop output from above
2492          *    disable interrupts
2493          *    turn off timers
2494          *    turn off the radio
2495          *    clear transmit machinery
2496          *    clear receive machinery
2497          *    drain and release tx queues
2498          *    reclaim beacon resources
2499          *    power down hardware
2500          *
2501          * Note that some of this work is not possible if the
2502          * hardware is gone (invalid).
2503          */
2504         ieee80211_stop_queues(sc->hw);
2505
2506         if (!test_bit(ATH_STAT_INVALID, sc->status)) {
2507                 ath5k_led_off(sc);
2508                 ath5k_hw_set_imr(ah, 0);
2509                 synchronize_irq(sc->irq);
2510                 ath5k_rx_stop(sc);
2511                 ath5k_hw_dma_stop(ah);
2512                 ath5k_drain_tx_buffs(sc);
2513                 ath5k_hw_phy_disable(ah);
2514         }
2515
2516         return 0;
2517 }
2518
2519 int
2520 ath5k_init_hw(struct ath5k_softc *sc)
2521 {
2522         struct ath5k_hw *ah = sc->ah;
2523         struct ath_common *common = ath5k_hw_common(ah);
2524         int ret, i;
2525
2526         mutex_lock(&sc->lock);
2527
2528         ATH5K_DBG(sc, ATH5K_DEBUG_RESET, "mode %d\n", sc->opmode);
2529
2530         /*
2531          * Stop anything previously setup.  This is safe
2532          * no matter this is the first time through or not.
2533          */
2534         ath5k_stop_locked(sc);
2535
2536         /*
2537          * The basic interface to setting the hardware in a good
2538          * state is ``reset''.  On return the hardware is known to
2539          * be powered up and with interrupts disabled.  This must
2540          * be followed by initialization of the appropriate bits
2541          * and then setup of the interrupt mask.
2542          */
2543         sc->curchan = sc->hw->conf.channel;
2544         sc->imask = AR5K_INT_RXOK | AR5K_INT_RXERR | AR5K_INT_RXEOL |
2545                 AR5K_INT_RXORN | AR5K_INT_TXDESC | AR5K_INT_TXEOL |
2546                 AR5K_INT_FATAL | AR5K_INT_GLOBAL | AR5K_INT_MIB;
2547
2548         ret = ath5k_reset(sc, NULL, false);
2549         if (ret)
2550                 goto done;
2551
2552         ath5k_rfkill_hw_start(ah);
2553
2554         /*
2555          * Reset the key cache since some parts do not reset the
2556          * contents on initial power up or resume from suspend.
2557          */
2558         for (i = 0; i < common->keymax; i++)
2559                 ath_hw_keyreset(common, (u16) i);
2560
2561         /* Use higher rates for acks instead of base
2562          * rate */
2563         ah->ah_ack_bitrate_high = true;
2564
2565         for (i = 0; i < ARRAY_SIZE(sc->bslot); i++)
2566                 sc->bslot[i] = NULL;
2567
2568         ret = 0;
2569 done:
2570         mmiowb();
2571         mutex_unlock(&sc->lock);
2572
2573         ieee80211_queue_delayed_work(sc->hw, &sc->tx_complete_work,
2574                         msecs_to_jiffies(ATH5K_TX_COMPLETE_POLL_INT));
2575
2576         return ret;
2577 }
2578
2579 static void stop_tasklets(struct ath5k_softc *sc)
2580 {
2581         tasklet_kill(&sc->rxtq);
2582         tasklet_kill(&sc->txtq);
2583         tasklet_kill(&sc->calib);
2584         tasklet_kill(&sc->beacontq);
2585         tasklet_kill(&sc->ani_tasklet);
2586 }
2587
2588 /*
2589  * Stop the device, grabbing the top-level lock to protect
2590  * against concurrent entry through ath5k_init (which can happen
2591  * if another thread does a system call and the thread doing the
2592  * stop is preempted).
2593  */
2594 int
2595 ath5k_stop_hw(struct ath5k_softc *sc)
2596 {
2597         int ret;
2598
2599         mutex_lock(&sc->lock);
2600         ret = ath5k_stop_locked(sc);
2601         if (ret == 0 && !test_bit(ATH_STAT_INVALID, sc->status)) {
2602                 /*
2603                  * Don't set the card in full sleep mode!
2604                  *
2605                  * a) When the device is in this state it must be carefully
2606                  * woken up or references to registers in the PCI clock
2607                  * domain may freeze the bus (and system).  This varies
2608                  * by chip and is mostly an issue with newer parts
2609                  * (madwifi sources mentioned srev >= 0x78) that go to
2610                  * sleep more quickly.
2611                  *
2612                  * b) On older chips full sleep results a weird behaviour
2613                  * during wakeup. I tested various cards with srev < 0x78
2614                  * and they don't wake up after module reload, a second
2615                  * module reload is needed to bring the card up again.
2616                  *
2617                  * Until we figure out what's going on don't enable
2618                  * full chip reset on any chip (this is what Legacy HAL
2619                  * and Sam's HAL do anyway). Instead Perform a full reset
2620                  * on the device (same as initial state after attach) and
2621                  * leave it idle (keep MAC/BB on warm reset) */
2622                 ret = ath5k_hw_on_hold(sc->ah);
2623
2624                 ATH5K_DBG(sc, ATH5K_DEBUG_RESET,
2625                                 "putting device to sleep\n");
2626         }
2627
2628         mmiowb();
2629         mutex_unlock(&sc->lock);
2630
2631         stop_tasklets(sc);
2632
2633         cancel_delayed_work_sync(&sc->tx_complete_work);
2634
2635         ath5k_rfkill_hw_stop(sc->ah);
2636
2637         return ret;
2638 }
2639
2640 /*
2641  * Reset the hardware.  If chan is not NULL, then also pause rx/tx
2642  * and change to the given channel.
2643  *
2644  * This should be called with sc->lock.
2645  */
2646 static int
2647 ath5k_reset(struct ath5k_softc *sc, struct ieee80211_channel *chan,
2648                                                         bool skip_pcu)
2649 {
2650         struct ath5k_hw *ah = sc->ah;
2651         struct ath_common *common = ath5k_hw_common(ah);
2652         int ret, ani_mode;
2653
2654         ATH5K_DBG(sc, ATH5K_DEBUG_RESET, "resetting\n");
2655
2656         ath5k_hw_set_imr(ah, 0);
2657         synchronize_irq(sc->irq);
2658         stop_tasklets(sc);
2659
2660         /* Save ani mode and disable ANI durring
2661          * reset. If we don't we might get false
2662          * PHY error interrupts. */
2663         ani_mode = ah->ah_sc->ani_state.ani_mode;
2664         ath5k_ani_init(ah, ATH5K_ANI_MODE_OFF);
2665
2666         /* We are going to empty hw queues
2667          * so we should also free any remaining
2668          * tx buffers */
2669         ath5k_drain_tx_buffs(sc);
2670         if (chan)
2671                 sc->curchan = chan;
2672         ret = ath5k_hw_reset(ah, sc->opmode, sc->curchan, chan != NULL,
2673                                                                 skip_pcu);
2674         if (ret) {
2675                 ATH5K_ERR(sc, "can't reset hardware (%d)\n", ret);
2676                 goto err;
2677         }
2678
2679         ret = ath5k_rx_start(sc);
2680         if (ret) {
2681                 ATH5K_ERR(sc, "can't start recv logic\n");
2682                 goto err;
2683         }
2684
2685         ath5k_ani_init(ah, ani_mode);
2686
2687         ah->ah_cal_next_full = jiffies;
2688         ah->ah_cal_next_ani = jiffies;
2689         ah->ah_cal_next_nf = jiffies;
2690         ewma_init(&ah->ah_beacon_rssi_avg, 1024, 8);
2691
2692         /* clear survey data and cycle counters */
2693         memset(&sc->survey, 0, sizeof(sc->survey));
2694         spin_lock_bh(&common->cc_lock);
2695         ath_hw_cycle_counters_update(common);
2696         memset(&common->cc_survey, 0, sizeof(common->cc_survey));
2697         memset(&common->cc_ani, 0, sizeof(common->cc_ani));
2698         spin_unlock_bh(&common->cc_lock);
2699
2700         /*
2701          * Change channels and update the h/w rate map if we're switching;
2702          * e.g. 11a to 11b/g.
2703          *
2704          * We may be doing a reset in response to an ioctl that changes the
2705          * channel so update any state that might change as a result.
2706          *
2707          * XXX needed?
2708          */
2709 /*      ath5k_chan_change(sc, c); */
2710
2711         ath5k_beacon_config(sc);
2712         /* intrs are enabled by ath5k_beacon_config */
2713
2714         ieee80211_wake_queues(sc->hw);
2715
2716         return 0;
2717 err:
2718         return ret;
2719 }
2720
2721 static void ath5k_reset_work(struct work_struct *work)
2722 {
2723         struct ath5k_softc *sc = container_of(work, struct ath5k_softc,
2724                 reset_work);
2725
2726         mutex_lock(&sc->lock);
2727         ath5k_reset(sc, NULL, true);
2728         mutex_unlock(&sc->lock);
2729 }
2730
2731 static int
2732 ath5k_init(struct ieee80211_hw *hw)
2733 {
2734
2735         struct ath5k_softc *sc = hw->priv;
2736         struct ath5k_hw *ah = sc->ah;
2737         struct ath_regulatory *regulatory = ath5k_hw_regulatory(ah);
2738         struct ath5k_txq *txq;
2739         u8 mac[ETH_ALEN] = {};
2740         int ret;
2741
2742
2743         /*
2744          * Check if the MAC has multi-rate retry support.
2745          * We do this by trying to setup a fake extended
2746          * descriptor.  MACs that don't have support will
2747          * return false w/o doing anything.  MACs that do
2748          * support it will return true w/o doing anything.
2749          */
2750         ret = ath5k_hw_setup_mrr_tx_desc(ah, NULL, 0, 0, 0, 0, 0, 0);
2751
2752         if (ret < 0)
2753                 goto err;
2754         if (ret > 0)
2755                 __set_bit(ATH_STAT_MRRETRY, sc->status);
2756
2757         /*
2758          * Collect the channel list.  The 802.11 layer
2759          * is resposible for filtering this list based
2760          * on settings like the phy mode and regulatory
2761          * domain restrictions.
2762          */
2763         ret = ath5k_setup_bands(hw);
2764         if (ret) {
2765                 ATH5K_ERR(sc, "can't get channels\n");
2766                 goto err;
2767         }
2768
2769         /*
2770          * Allocate tx+rx descriptors and populate the lists.
2771          */
2772         ret = ath5k_desc_alloc(sc);
2773         if (ret) {
2774                 ATH5K_ERR(sc, "can't allocate descriptors\n");
2775                 goto err;
2776         }
2777
2778         /*
2779          * Allocate hardware transmit queues: one queue for
2780          * beacon frames and one data queue for each QoS
2781          * priority.  Note that hw functions handle resetting
2782          * these queues at the needed time.
2783          */
2784         ret = ath5k_beaconq_setup(ah);
2785         if (ret < 0) {
2786                 ATH5K_ERR(sc, "can't setup a beacon xmit queue\n");
2787                 goto err_desc;
2788         }
2789         sc->bhalq = ret;
2790         sc->cabq = ath5k_txq_setup(sc, AR5K_TX_QUEUE_CAB, 0);
2791         if (IS_ERR(sc->cabq)) {
2792                 ATH5K_ERR(sc, "can't setup cab queue\n");
2793                 ret = PTR_ERR(sc->cabq);
2794                 goto err_bhal;
2795         }
2796
2797         /* 5211 and 5212 usually support 10 queues but we better rely on the
2798          * capability information */
2799         if (ah->ah_capabilities.cap_queues.q_tx_num >= 6) {
2800                 /* This order matches mac80211's queue priority, so we can
2801                 * directly use the mac80211 queue number without any mapping */
2802                 txq = ath5k_txq_setup(sc, AR5K_TX_QUEUE_DATA, AR5K_WME_AC_VO);
2803                 if (IS_ERR(txq)) {
2804                         ATH5K_ERR(sc, "can't setup xmit queue\n");
2805                         ret = PTR_ERR(txq);
2806                         goto err_queues;
2807                 }
2808                 txq = ath5k_txq_setup(sc, AR5K_TX_QUEUE_DATA, AR5K_WME_AC_VI);
2809                 if (IS_ERR(txq)) {
2810                         ATH5K_ERR(sc, "can't setup xmit queue\n");
2811                         ret = PTR_ERR(txq);
2812                         goto err_queues;
2813                 }
2814                 txq = ath5k_txq_setup(sc, AR5K_TX_QUEUE_DATA, AR5K_WME_AC_BE);
2815                 if (IS_ERR(txq)) {
2816                         ATH5K_ERR(sc, "can't setup xmit queue\n");
2817                         ret = PTR_ERR(txq);
2818                         goto err_queues;
2819                 }
2820                 txq = ath5k_txq_setup(sc, AR5K_TX_QUEUE_DATA, AR5K_WME_AC_BK);
2821                 if (IS_ERR(txq)) {
2822                         ATH5K_ERR(sc, "can't setup xmit queue\n");
2823                         ret = PTR_ERR(txq);
2824                         goto err_queues;
2825                 }
2826                 hw->queues = 4;
2827         } else {
2828                 /* older hardware (5210) can only support one data queue */
2829                 txq = ath5k_txq_setup(sc, AR5K_TX_QUEUE_DATA, AR5K_WME_AC_BE);
2830                 if (IS_ERR(txq)) {
2831                         ATH5K_ERR(sc, "can't setup xmit queue\n");
2832                         ret = PTR_ERR(txq);
2833                         goto err_queues;
2834                 }
2835                 hw->queues = 1;
2836         }
2837
2838         tasklet_init(&sc->rxtq, ath5k_tasklet_rx, (unsigned long)sc);
2839         tasklet_init(&sc->txtq, ath5k_tasklet_tx, (unsigned long)sc);
2840         tasklet_init(&sc->calib, ath5k_tasklet_calibrate, (unsigned long)sc);
2841         tasklet_init(&sc->beacontq, ath5k_tasklet_beacon, (unsigned long)sc);
2842         tasklet_init(&sc->ani_tasklet, ath5k_tasklet_ani, (unsigned long)sc);
2843
2844         INIT_WORK(&sc->reset_work, ath5k_reset_work);
2845         INIT_DELAYED_WORK(&sc->tx_complete_work, ath5k_tx_complete_poll_work);
2846
2847         ret = ath5k_eeprom_read_mac(ah, mac);
2848         if (ret) {
2849                 ATH5K_ERR(sc, "unable to read address from EEPROM\n");
2850                 goto err_queues;
2851         }
2852
2853         SET_IEEE80211_PERM_ADDR(hw, mac);
2854         memcpy(&sc->lladdr, mac, ETH_ALEN);
2855         /* All MAC address bits matter for ACKs */
2856         ath5k_update_bssid_mask_and_opmode(sc, NULL);
2857
2858         regulatory->current_rd = ah->ah_capabilities.cap_eeprom.ee_regdomain;
2859         ret = ath_regd_init(regulatory, hw->wiphy, ath5k_reg_notifier);
2860         if (ret) {
2861                 ATH5K_ERR(sc, "can't initialize regulatory system\n");
2862                 goto err_queues;
2863         }
2864
2865         ret = ieee80211_register_hw(hw);
2866         if (ret) {
2867                 ATH5K_ERR(sc, "can't register ieee80211 hw\n");
2868                 goto err_queues;
2869         }
2870
2871         if (!ath_is_world_regd(regulatory))
2872                 regulatory_hint(hw->wiphy, regulatory->alpha2);
2873
2874         ath5k_init_leds(sc);
2875
2876         ath5k_sysfs_register(sc);
2877
2878         return 0;
2879 err_queues:
2880         ath5k_txq_release(sc);
2881 err_bhal:
2882         ath5k_hw_release_tx_queue(ah, sc->bhalq);
2883 err_desc:
2884         ath5k_desc_free(sc);
2885 err:
2886         return ret;
2887 }
2888
2889 void
2890 ath5k_deinit_softc(struct ath5k_softc *sc)
2891 {
2892         struct ieee80211_hw *hw = sc->hw;
2893
2894         /*
2895          * NB: the order of these is important:
2896          * o call the 802.11 layer before detaching ath5k_hw to
2897          *   ensure callbacks into the driver to delete global
2898          *   key cache entries can be handled
2899          * o reclaim the tx queue data structures after calling
2900          *   the 802.11 layer as we'll get called back to reclaim
2901          *   node state and potentially want to use them
2902          * o to cleanup the tx queues the hal is called, so detach
2903          *   it last
2904          * XXX: ??? detach ath5k_hw ???
2905          * Other than that, it's straightforward...
2906          */
2907         ath5k_debug_finish_device(sc);
2908         ieee80211_unregister_hw(hw);
2909         ath5k_desc_free(sc);
2910         ath5k_txq_release(sc);
2911         ath5k_hw_release_tx_queue(sc->ah, sc->bhalq);
2912         ath5k_unregister_leds(sc);
2913
2914         ath5k_sysfs_unregister(sc);
2915         /*
2916          * NB: can't reclaim these until after ieee80211_ifdetach
2917          * returns because we'll get called back to reclaim node
2918          * state and potentially want to use them.
2919          */
2920         ath5k_hw_deinit(sc->ah);
2921         free_irq(sc->irq, sc);
2922 }
2923
2924 bool
2925 ath_any_vif_assoc(struct ath5k_softc *sc)
2926 {
2927         struct ath_vif_iter_data iter_data;
2928         iter_data.hw_macaddr = NULL;
2929         iter_data.any_assoc = false;
2930         iter_data.need_set_hw_addr = false;
2931         iter_data.found_active = true;
2932
2933         ieee80211_iterate_active_interfaces_atomic(sc->hw, ath_vif_iter,
2934                                                    &iter_data);
2935         return iter_data.any_assoc;
2936 }
2937
2938 void
2939 set_beacon_filter(struct ieee80211_hw *hw, bool enable)
2940 {
2941         struct ath5k_softc *sc = hw->priv;
2942         struct ath5k_hw *ah = sc->ah;
2943         u32 rfilt;
2944         rfilt = ath5k_hw_get_rx_filter(ah);
2945         if (enable)
2946                 rfilt |= AR5K_RX_FILTER_BEACON;
2947         else
2948                 rfilt &= ~AR5K_RX_FILTER_BEACON;
2949         ath5k_hw_set_rx_filter(ah, rfilt);
2950         sc->filter_flags = rfilt;
2951 }