drivers/net/sky2.c

   1 /*
   2  * New driver for Marvell Yukon 2 chipset.
   3  * Based on earlier sk98lin, and skge driver.
   4  *
   5  * This driver intentionally does not support all the features
   6  * of the original driver such as link fail-over and link management because
   7  * those should be done at higher levels.
   8  *
   9  * Copyright (C) 2005 Stephen Hemminger <shemminger@osdl.org>
  10  *
  11  * This program is free software; you can redistribute it and/or modify
  12  * it under the terms of the GNU General Public License as published by
  13  * the Free Software Foundation; either version 2 of the License, or
  14  * (at your option) any later version.
  15  *
  16  * This program is distributed in the hope that it will be useful,
  17  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  18  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
  19  * GNU General Public License for more details.
  20  *
  21  * You should have received a copy of the GNU General Public License
  22  * along with this program; if not, write to the Free Software
  23  * Foundation, Inc., 675 Mass Ave, Cambridge, MA 02139, USA.
  24  */
  25
  26 #include <linux/config.h>
  27 #include <linux/crc32.h>
  28 #include <linux/kernel.h>
  29 #include <linux/version.h>
  30 #include <linux/module.h>
  31 #include <linux/netdevice.h>
  32 #include <linux/dma-mapping.h>
  33 #include <linux/etherdevice.h>
  34 #include <linux/ethtool.h>
  35 #include <linux/pci.h>
  36 #include <linux/ip.h>
  37 #include <linux/tcp.h>
  38 #include <linux/in.h>
  39 #include <linux/delay.h>
  40 #include <linux/workqueue.h>
  41 #include <linux/if_vlan.h>
  42 #include <linux/prefetch.h>
  43 #include <linux/mii.h>
  44
  45 #include <asm/irq.h>
  46
  47 #if defined(CONFIG_VLAN_8021Q) || defined(CONFIG_VLAN_8021Q_MODULE)
  48 #define SKY2_VLAN_TAG_USED 1
  49 #endif
  50
  51 #include "sky2.h"
  52
  53 #define DRV_NAME                "sky2"
  54 #define DRV_VERSION             "1.4"
  55 #define PFX                     DRV_NAME " "
  56
  57 /*
  58  * The Yukon II chipset takes 64 bit command blocks (called list elements)
  59  * that are organized into three (receive, transmit, status) different rings
  60  * similar to Tigon3. A transmit can require several elements;
  61  * a receive requires one (or two if using 64 bit dma).
  62  */
  63
  64 #define RX_LE_SIZE              512
  65 #define RX_LE_BYTES             (RX_LE_SIZE*sizeof(struct sky2_rx_le))
  66 #define RX_MAX_PENDING          (RX_LE_SIZE/2 - 2)
  67 #define RX_DEF_PENDING          RX_MAX_PENDING
  68 #define RX_SKB_ALIGN            8
  69
  70 #define TX_RING_SIZE            512
  71 #define TX_DEF_PENDING          (TX_RING_SIZE - 1)
  72 #define TX_MIN_PENDING          64
  73 #define MAX_SKB_TX_LE           (4 + (sizeof(dma_addr_t)/sizeof(u32))*MAX_SKB_FRAGS)
  74
  75 #define STATUS_RING_SIZE        2048    /* 2 ports * (TX + 2*RX) */
  76 #define STATUS_LE_BYTES         (STATUS_RING_SIZE*sizeof(struct sky2_status_le))
  77 #define ETH_JUMBO_MTU           9000
  78 #define TX_WATCHDOG             (5 * HZ)
  79 #define NAPI_WEIGHT             64
  80 #define PHY_RETRIES             1000
  81
  82 #define RING_NEXT(x,s)  (((x)+1) & ((s)-1))
  83
  84 static const u32 default_msg =
  85     NETIF_MSG_DRV | NETIF_MSG_PROBE | NETIF_MSG_LINK
  86     | NETIF_MSG_TIMER | NETIF_MSG_TX_ERR | NETIF_MSG_RX_ERR
  87     | NETIF_MSG_IFUP | NETIF_MSG_IFDOWN;
  88
  89 static int debug = -1;          /* defaults above */
  90 module_param(debug, int, 0);
  91 MODULE_PARM_DESC(debug, "Debug level (0=none,...,16=all)");
  92
  93 static int copybreak __read_mostly = 256;
  94 module_param(copybreak, int, 0);
  95 MODULE_PARM_DESC(copybreak, "Receive copy threshold");
  96
  97 static int disable_msi = 0;
  98 module_param(disable_msi, int, 0);
  99 MODULE_PARM_DESC(disable_msi, "Disable Message Signaled Interrupt (MSI)");
 100
 101 static int idle_timeout = 100;
 102 module_param(idle_timeout, int, 0);
 103 MODULE_PARM_DESC(idle_timeout, "Idle timeout workaround for lost interrupts (ms)");
 104
 105 static const struct pci_device_id sky2_id_table[] = {
 106         { PCI_DEVICE(PCI_VENDOR_ID_SYSKONNECT, 0x9000) },
 107         { PCI_DEVICE(PCI_VENDOR_ID_SYSKONNECT, 0x9E00) },
 108         { PCI_DEVICE(PCI_VENDOR_ID_DLINK, 0x4b00) },    /* DGE-560T */
 109         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4340) },
 110         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4341) },
 111         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4342) },
 112         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4343) },
 113         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4344) },
 114         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4345) },
 115         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4346) },
 116         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4347) },
 117         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4350) },
 118         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4351) },
 119         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4352) },
 120         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4360) },
 121         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4361) },
 122         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4362) },
 123         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4363) },
 124         { 0 }
 125 };
 126
 127 MODULE_DEVICE_TABLE(pci, sky2_id_table);
 128
 129 /* Avoid conditionals by using array */
 130 static const unsigned txqaddr[] = { Q_XA1, Q_XA2 };
 131 static const unsigned rxqaddr[] = { Q_R1, Q_R2 };
 132 static const u32 portirq_msk[] = { Y2_IS_PORT_1, Y2_IS_PORT_2 };
 133
 134 /* This driver supports yukon2 chipset only */
 135 static const char *yukon2_name[] = {
 136         "XL",           /* 0xb3 */
 137         "EC Ultra",     /* 0xb4 */
 138         "UNKNOWN",      /* 0xb5 */
 139         "EC",           /* 0xb6 */
 140         "FE",           /* 0xb7 */
 141 };
 142
 143 /* Access to external PHY */
 144 static int gm_phy_write(struct sky2_hw *hw, unsigned port, u16 reg, u16 val)
 145 {
 146         int i;
 147
 148         gma_write16(hw, port, GM_SMI_DATA, val);
 149         gma_write16(hw, port, GM_SMI_CTRL,
 150                     GM_SMI_CT_PHY_AD(PHY_ADDR_MARV) | GM_SMI_CT_REG_AD(reg));
 151
 152         for (i = 0; i < PHY_RETRIES; i++) {
 153                 if (!(gma_read16(hw, port, GM_SMI_CTRL) & GM_SMI_CT_BUSY))
 154                         return 0;
 155                 udelay(1);
 156         }
 157
 158         printk(KERN_WARNING PFX "%s: phy write timeout\n", hw->dev[port]->name);
 159         return -ETIMEDOUT;
 160 }
 161
 162 static int __gm_phy_read(struct sky2_hw *hw, unsigned port, u16 reg, u16 *val)
 163 {
 164         int i;
 165
 166         gma_write16(hw, port, GM_SMI_CTRL, GM_SMI_CT_PHY_AD(PHY_ADDR_MARV)
 167                     | GM_SMI_CT_REG_AD(reg) | GM_SMI_CT_OP_RD);
 168
 169         for (i = 0; i < PHY_RETRIES; i++) {
 170                 if (gma_read16(hw, port, GM_SMI_CTRL) & GM_SMI_CT_RD_VAL) {
 171                         *val = gma_read16(hw, port, GM_SMI_DATA);
 172                         return 0;
 173                 }
 174
 175                 udelay(1);
 176         }
 177
 178         return -ETIMEDOUT;
 179 }
 180
 181 static u16 gm_phy_read(struct sky2_hw *hw, unsigned port, u16 reg)
 182 {
 183         u16 v;
 184
 185         if (__gm_phy_read(hw, port, reg, &v) != 0)
 186                 printk(KERN_WARNING PFX "%s: phy read timeout\n", hw->dev[port]->name);
 187         return v;
 188 }
 189
 190 static void sky2_set_power_state(struct sky2_hw *hw, pci_power_t state)
 191 {
 192         u16 power_control;
 193         u32 reg1;
 194         int vaux;
 195
 196         pr_debug("sky2_set_power_state %d\n", state);
 197         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
 198
 199         power_control = sky2_pci_read16(hw, hw->pm_cap + PCI_PM_PMC);
 200         vaux = (sky2_read16(hw, B0_CTST) & Y2_VAUX_AVAIL) &&
 201                 (power_control & PCI_PM_CAP_PME_D3cold);
 202
 203         power_control = sky2_pci_read16(hw, hw->pm_cap + PCI_PM_CTRL);
 204
 205         power_control |= PCI_PM_CTRL_PME_STATUS;
 206         power_control &= ~(PCI_PM_CTRL_STATE_MASK);
 207
 208         switch (state) {
 209         case PCI_D0:
 210                 /* switch power to VCC (WA for VAUX problem) */
 211                 sky2_write8(hw, B0_POWER_CTRL,
 212                             PC_VAUX_ENA | PC_VCC_ENA | PC_VAUX_OFF | PC_VCC_ON);
 213
 214                 /* disable Core Clock Division, */
 215                 sky2_write32(hw, B2_Y2_CLK_CTRL, Y2_CLK_DIV_DIS);
 216
 217                 if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev > 1)
 218                         /* enable bits are inverted */
 219                         sky2_write8(hw, B2_Y2_CLK_GATE,
 220                                     Y2_PCI_CLK_LNK1_DIS | Y2_COR_CLK_LNK1_DIS |
 221                                     Y2_CLK_GAT_LNK1_DIS | Y2_PCI_CLK_LNK2_DIS |
 222                                     Y2_COR_CLK_LNK2_DIS | Y2_CLK_GAT_LNK2_DIS);
 223                 else
 224                         sky2_write8(hw, B2_Y2_CLK_GATE, 0);
 225
 226                 /* Turn off phy power saving */
 227                 reg1 = sky2_pci_read32(hw, PCI_DEV_REG1);
 228                 reg1 &= ~(PCI_Y2_PHY1_POWD | PCI_Y2_PHY2_POWD);
 229
 230                 /* looks like this XL is back asswards .. */
 231                 if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev > 1) {
 232                         reg1 |= PCI_Y2_PHY1_COMA;
 233                         if (hw->ports > 1)
 234                                 reg1 |= PCI_Y2_PHY2_COMA;
 235                 }
 236
 237                 if (hw->chip_id == CHIP_ID_YUKON_EC_U) {
 238                         sky2_write16(hw, B0_CTST, Y2_HW_WOL_ON);
 239                         sky2_pci_write32(hw, PCI_DEV_REG3, 0);
 240                         reg1 = sky2_pci_read32(hw, PCI_DEV_REG4);
 241                         reg1 &= P_ASPM_CONTROL_MSK;
 242                         sky2_pci_write32(hw, PCI_DEV_REG4, reg1);
 243                         sky2_pci_write32(hw, PCI_DEV_REG5, 0);
 244                 }
 245
 246                 sky2_pci_write32(hw, PCI_DEV_REG1, reg1);
 247
 248                 break;
 249
 250         case PCI_D3hot:
 251         case PCI_D3cold:
 252                 /* Turn on phy power saving */
 253                 reg1 = sky2_pci_read32(hw, PCI_DEV_REG1);
 254                 if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev > 1)
 255                         reg1 &= ~(PCI_Y2_PHY1_POWD | PCI_Y2_PHY2_POWD);
 256                 else
 257                         reg1 |= (PCI_Y2_PHY1_POWD | PCI_Y2_PHY2_POWD);
 258                 sky2_pci_write32(hw, PCI_DEV_REG1, reg1);
 259
 260                 if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev > 1)
 261                         sky2_write8(hw, B2_Y2_CLK_GATE, 0);
 262                 else
 263                         /* enable bits are inverted */
 264                         sky2_write8(hw, B2_Y2_CLK_GATE,
 265                                     Y2_PCI_CLK_LNK1_DIS | Y2_COR_CLK_LNK1_DIS |
 266                                     Y2_CLK_GAT_LNK1_DIS | Y2_PCI_CLK_LNK2_DIS |
 267                                     Y2_COR_CLK_LNK2_DIS | Y2_CLK_GAT_LNK2_DIS);
 268
 269                 /* switch power to VAUX */
 270                 if (vaux && state != PCI_D3cold)
 271                         sky2_write8(hw, B0_POWER_CTRL,
 272                                     (PC_VAUX_ENA | PC_VCC_ENA |
 273                                      PC_VAUX_ON | PC_VCC_OFF));
 274                 break;
 275         default:
 276                 printk(KERN_ERR PFX "Unknown power state %d\n", state);
 277         }
 278
 279         sky2_pci_write16(hw, hw->pm_cap + PCI_PM_CTRL, power_control);
 280         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
 281 }
 282
 283 static void sky2_phy_reset(struct sky2_hw *hw, unsigned port)
 284 {
 285         u16 reg;
 286
 287         /* disable all GMAC IRQ's */
 288         sky2_write8(hw, SK_REG(port, GMAC_IRQ_MSK), 0);
 289         /* disable PHY IRQs */
 290         gm_phy_write(hw, port, PHY_MARV_INT_MASK, 0);
 291
 292         gma_write16(hw, port, GM_MC_ADDR_H1, 0);        /* clear MC hash */
 293         gma_write16(hw, port, GM_MC_ADDR_H2, 0);
 294         gma_write16(hw, port, GM_MC_ADDR_H3, 0);
 295         gma_write16(hw, port, GM_MC_ADDR_H4, 0);
 296
 297         reg = gma_read16(hw, port, GM_RX_CTRL);
 298         reg |= GM_RXCR_UCF_ENA | GM_RXCR_MCF_ENA;
 299         gma_write16(hw, port, GM_RX_CTRL, reg);
 300 }
 301
 302 static void sky2_phy_init(struct sky2_hw *hw, unsigned port)
 303 {
 304         struct sky2_port *sky2 = netdev_priv(hw->dev[port]);
 305         u16 ctrl, ct1000, adv, pg, ledctrl, ledover;
 306
 307         if (sky2->autoneg == AUTONEG_ENABLE &&
 308             !(hw->chip_id == CHIP_ID_YUKON_XL || hw->chip_id == CHIP_ID_YUKON_EC_U)) {
 309                 u16 ectrl = gm_phy_read(hw, port, PHY_MARV_EXT_CTRL);
 310
 311                 ectrl &= ~(PHY_M_EC_M_DSC_MSK | PHY_M_EC_S_DSC_MSK |
 312                            PHY_M_EC_MAC_S_MSK);
 313                 ectrl |= PHY_M_EC_MAC_S(MAC_TX_CLK_25_MHZ);
 314
 315                 if (hw->chip_id == CHIP_ID_YUKON_EC)
 316                         ectrl |= PHY_M_EC_DSC_2(2) | PHY_M_EC_DOWN_S_ENA;
 317                 else
 318                         ectrl |= PHY_M_EC_M_DSC(2) | PHY_M_EC_S_DSC(3);
 319
 320                 gm_phy_write(hw, port, PHY_MARV_EXT_CTRL, ectrl);
 321         }
 322
 323         ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
 324         if (hw->copper) {
 325                 if (hw->chip_id == CHIP_ID_YUKON_FE) {
 326                         /* enable automatic crossover */
 327                         ctrl |= PHY_M_PC_MDI_XMODE(PHY_M_PC_ENA_AUTO) >> 1;
 328                 } else {
 329                         /* disable energy detect */
 330                         ctrl &= ~PHY_M_PC_EN_DET_MSK;
 331
 332                         /* enable automatic crossover */
 333                         ctrl |= PHY_M_PC_MDI_XMODE(PHY_M_PC_ENA_AUTO);
 334
 335                         if (sky2->autoneg == AUTONEG_ENABLE &&
 336                             (hw->chip_id == CHIP_ID_YUKON_XL || hw->chip_id == CHIP_ID_YUKON_EC_U)) {
 337                                 ctrl &= ~PHY_M_PC_DSC_MSK;
 338                                 ctrl |= PHY_M_PC_DSC(2) | PHY_M_PC_DOWN_S_ENA;
 339                         }
 340                 }
 341                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
 342         } else {
 343                 /* workaround for deviation #4.88 (CRC errors) */
 344                 /* disable Automatic Crossover */
 345
 346                 ctrl &= ~PHY_M_PC_MDIX_MSK;
 347                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
 348
 349                 if (hw->chip_id == CHIP_ID_YUKON_XL) {
 350                         /* Fiber: select 1000BASE-X only mode MAC Specific Ctrl Reg. */
 351                         gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 2);
 352                         ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
 353                         ctrl &= ~PHY_M_MAC_MD_MSK;
 354                         ctrl |= PHY_M_MAC_MODE_SEL(PHY_M_MAC_MD_1000BX);
 355                         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
 356
 357                         /* select page 1 to access Fiber registers */
 358                         gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 1);
 359                 }
 360         }
 361
 362         ctrl = gm_phy_read(hw, port, PHY_MARV_CTRL);
 363         if (sky2->autoneg == AUTONEG_DISABLE)
 364                 ctrl &= ~PHY_CT_ANE;
 365         else
 366                 ctrl |= PHY_CT_ANE;
 367
 368         ctrl |= PHY_CT_RESET;
 369         gm_phy_write(hw, port, PHY_MARV_CTRL, ctrl);
 370
 371         ctrl = 0;
 372         ct1000 = 0;
 373         adv = PHY_AN_CSMA;
 374
 375         if (sky2->autoneg == AUTONEG_ENABLE) {
 376                 if (hw->copper) {
 377                         if (sky2->advertising & ADVERTISED_1000baseT_Full)
 378                                 ct1000 |= PHY_M_1000C_AFD;
 379                         if (sky2->advertising & ADVERTISED_1000baseT_Half)
 380                                 ct1000 |= PHY_M_1000C_AHD;
 381                         if (sky2->advertising & ADVERTISED_100baseT_Full)
 382                                 adv |= PHY_M_AN_100_FD;
 383                         if (sky2->advertising & ADVERTISED_100baseT_Half)
 384                                 adv |= PHY_M_AN_100_HD;
 385                         if (sky2->advertising & ADVERTISED_10baseT_Full)
 386                                 adv |= PHY_M_AN_10_FD;
 387                         if (sky2->advertising & ADVERTISED_10baseT_Half)
 388                                 adv |= PHY_M_AN_10_HD;
 389                 } else          /* special defines for FIBER (88E1011S only) */
 390                         adv |= PHY_M_AN_1000X_AHD | PHY_M_AN_1000X_AFD;
 391
 392                 /* Set Flow-control capabilities */
 393                 if (sky2->tx_pause && sky2->rx_pause)
 394                         adv |= PHY_AN_PAUSE_CAP;        /* symmetric */
 395                 else if (sky2->rx_pause && !sky2->tx_pause)
 396                         adv |= PHY_AN_PAUSE_ASYM | PHY_AN_PAUSE_CAP;
 397                 else if (!sky2->rx_pause && sky2->tx_pause)
 398                         adv |= PHY_AN_PAUSE_ASYM;       /* local */
 399
 400                 /* Restart Auto-negotiation */
 401                 ctrl |= PHY_CT_ANE | PHY_CT_RE_CFG;
 402         } else {
 403                 /* forced speed/duplex settings */
 404                 ct1000 = PHY_M_1000C_MSE;
 405
 406                 if (sky2->duplex == DUPLEX_FULL)
 407                         ctrl |= PHY_CT_DUP_MD;
 408
 409                 switch (sky2->speed) {
 410                 case SPEED_1000:
 411                         ctrl |= PHY_CT_SP1000;
 412                         break;
 413                 case SPEED_100:
 414                         ctrl |= PHY_CT_SP100;
 415                         break;
 416                 }
 417
 418                 ctrl |= PHY_CT_RESET;
 419         }
 420
 421         if (hw->chip_id != CHIP_ID_YUKON_FE)
 422                 gm_phy_write(hw, port, PHY_MARV_1000T_CTRL, ct1000);
 423
 424         gm_phy_write(hw, port, PHY_MARV_AUNE_ADV, adv);
 425         gm_phy_write(hw, port, PHY_MARV_CTRL, ctrl);
 426
 427         /* Setup Phy LED's */
 428         ledctrl = PHY_M_LED_PULS_DUR(PULS_170MS);
 429         ledover = 0;
 430
 431         switch (hw->chip_id) {
 432         case CHIP_ID_YUKON_FE:
 433                 /* on 88E3082 these bits are at 11..9 (shifted left) */
 434                 ledctrl |= PHY_M_LED_BLINK_RT(BLINK_84MS) << 1;
 435
 436                 ctrl = gm_phy_read(hw, port, PHY_MARV_FE_LED_PAR);
 437
 438                 /* delete ACT LED control bits */
 439                 ctrl &= ~PHY_M_FELP_LED1_MSK;
 440                 /* change ACT LED control to blink mode */
 441                 ctrl |= PHY_M_FELP_LED1_CTRL(LED_PAR_CTRL_ACT_BL);
 442                 gm_phy_write(hw, port, PHY_MARV_FE_LED_PAR, ctrl);
 443                 break;
 444
 445         case CHIP_ID_YUKON_XL:
 446                 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
 447
 448                 /* select page 3 to access LED control register */
 449                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
 450
 451                 /* set LED Function Control register */
 452                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
 453                              (PHY_M_LEDC_LOS_CTRL(1) |  /* LINK/ACT */
 454                               PHY_M_LEDC_INIT_CTRL(7) | /* 10 Mbps */
 455                               PHY_M_LEDC_STA1_CTRL(7) | /* 100 Mbps */
 456                               PHY_M_LEDC_STA0_CTRL(7)));        /* 1000 Mbps */
 457
 458                 /* set Polarity Control register */
 459                 gm_phy_write(hw, port, PHY_MARV_PHY_STAT,
 460                              (PHY_M_POLC_LS1_P_MIX(4) |
 461                               PHY_M_POLC_IS0_P_MIX(4) |
 462                               PHY_M_POLC_LOS_CTRL(2) |
 463                               PHY_M_POLC_INIT_CTRL(2) |
 464                               PHY_M_POLC_STA1_CTRL(2) |
 465                               PHY_M_POLC_STA0_CTRL(2)));
 466
 467                 /* restore page register */
 468                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
 469                 break;
 470         case CHIP_ID_YUKON_EC_U:
 471                 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
 472
 473                 /* select page 3 to access LED control register */
 474                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
 475
 476                 /* set LED Function Control register */
 477                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
 478                              (PHY_M_LEDC_LOS_CTRL(1) |  /* LINK/ACT */
 479                               PHY_M_LEDC_INIT_CTRL(8) | /* 10 Mbps */
 480                               PHY_M_LEDC_STA1_CTRL(7) | /* 100 Mbps */
 481                               PHY_M_LEDC_STA0_CTRL(7)));/* 1000 Mbps */
 482
 483                 /* set Blink Rate in LED Timer Control Register */
 484                 gm_phy_write(hw, port, PHY_MARV_INT_MASK,
 485                              ledctrl | PHY_M_LED_BLINK_RT(BLINK_84MS));
 486                 /* restore page register */
 487                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
 488                 break;
 489
 490         default:
 491                 /* set Tx LED (LED_TX) to blink mode on Rx OR Tx activity */
 492                 ledctrl |= PHY_M_LED_BLINK_RT(BLINK_84MS) | PHY_M_LEDC_TX_CTRL;
 493                 /* turn off the Rx LED (LED_RX) */
 494                 ledover |= PHY_M_LED_MO_RX(MO_LED_OFF);
 495         }
 496
 497         if (hw->chip_id == CHIP_ID_YUKON_EC_U && hw->chip_rev == CHIP_REV_YU_EC_A1) {
 498                 /* apply fixes in PHY AFE */
 499                 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
 500                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 255);
 501
 502                 /* increase differential signal amplitude in 10BASE-T */
 503                 gm_phy_write(hw, port, 0x18, 0xaa99);
 504                 gm_phy_write(hw, port, 0x17, 0x2011);
 505
 506                 /* fix for IEEE A/B Symmetry failure in 1000BASE-T */
 507                 gm_phy_write(hw, port, 0x18, 0xa204);
 508                 gm_phy_write(hw, port, 0x17, 0x2002);
 509
 510                 /* set page register to 0 */
 511                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
 512         } else {
 513                 gm_phy_write(hw, port, PHY_MARV_LED_CTRL, ledctrl);
 514
 515                 if (sky2->autoneg == AUTONEG_DISABLE || sky2->speed == SPEED_100) {
 516                         /* turn on 100 Mbps LED (LED_LINK100) */
 517                         ledover |= PHY_M_LED_MO_100(MO_LED_ON);
 518                 }
 519
 520                 if (ledover)
 521                         gm_phy_write(hw, port, PHY_MARV_LED_OVER, ledover);
 522
 523         }
 524         /* Enable phy interrupt on auto-negotiation complete (or link up) */
 525         if (sky2->autoneg == AUTONEG_ENABLE)
 526                 gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_IS_AN_COMPL);
 527         else
 528                 gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_DEF_MSK);
 529 }
 530
 531 /* Force a renegotiation */
 532 static void sky2_phy_reinit(struct sky2_port *sky2)
 533 {
 534         spin_lock_bh(&sky2->phy_lock);
 535         sky2_phy_init(sky2->hw, sky2->port);
 536         spin_unlock_bh(&sky2->phy_lock);
 537 }
 538
 539 static void sky2_mac_init(struct sky2_hw *hw, unsigned port)
 540 {
 541         struct sky2_port *sky2 = netdev_priv(hw->dev[port]);
 542         u16 reg;
 543         int i;
 544         const u8 *addr = hw->dev[port]->dev_addr;
 545
 546         sky2_write32(hw, SK_REG(port, GPHY_CTRL), GPC_RST_SET);
 547         sky2_write32(hw, SK_REG(port, GPHY_CTRL), GPC_RST_CLR|GPC_ENA_PAUSE);
 548
 549         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_RST_CLR);
 550
 551         if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev == 0 && port == 1) {
 552                 /* WA DEV_472 -- looks like crossed wires on port 2 */
 553                 /* clear GMAC 1 Control reset */
 554                 sky2_write8(hw, SK_REG(0, GMAC_CTRL), GMC_RST_CLR);
 555                 do {
 556                         sky2_write8(hw, SK_REG(1, GMAC_CTRL), GMC_RST_SET);
 557                         sky2_write8(hw, SK_REG(1, GMAC_CTRL), GMC_RST_CLR);
 558                 } while (gm_phy_read(hw, 1, PHY_MARV_ID0) != PHY_MARV_ID0_VAL ||
 559                          gm_phy_read(hw, 1, PHY_MARV_ID1) != PHY_MARV_ID1_Y2 ||
 560                          gm_phy_read(hw, 1, PHY_MARV_INT_MASK) != 0);
 561         }
 562
 563         if (sky2->autoneg == AUTONEG_DISABLE) {
 564                 reg = gma_read16(hw, port, GM_GP_CTRL);
 565                 reg |= GM_GPCR_AU_ALL_DIS;
 566                 gma_write16(hw, port, GM_GP_CTRL, reg);
 567                 gma_read16(hw, port, GM_GP_CTRL);
 568
 569                 switch (sky2->speed) {
 570                 case SPEED_1000:
 571                         reg &= ~GM_GPCR_SPEED_100;
 572                         reg |= GM_GPCR_SPEED_1000;
 573                         break;
 574                 case SPEED_100:
 575                         reg &= ~GM_GPCR_SPEED_1000;
 576                         reg |= GM_GPCR_SPEED_100;
 577                         break;
 578                 case SPEED_10:
 579                         reg &= ~(GM_GPCR_SPEED_1000 | GM_GPCR_SPEED_100);
 580                         break;
 581                 }
 582
 583                 if (sky2->duplex == DUPLEX_FULL)
 584                         reg |= GM_GPCR_DUP_FULL;
 585
 586                 /* turn off pause in 10/100mbps half duplex */
 587                 else if (sky2->speed != SPEED_1000 &&
 588                          hw->chip_id != CHIP_ID_YUKON_EC_U)
 589                         sky2->tx_pause = sky2->rx_pause = 0;
 590         } else
 591                 reg = GM_GPCR_SPEED_1000 | GM_GPCR_SPEED_100 | GM_GPCR_DUP_FULL;
 592
 593         if (!sky2->tx_pause && !sky2->rx_pause) {
 594                 sky2_write32(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_OFF);
 595                 reg |=
 596                     GM_GPCR_FC_TX_DIS | GM_GPCR_FC_RX_DIS | GM_GPCR_AU_FCT_DIS;
 597         } else if (sky2->tx_pause && !sky2->rx_pause) {
 598                 /* disable Rx flow-control */
 599                 reg |= GM_GPCR_FC_RX_DIS | GM_GPCR_AU_FCT_DIS;
 600         }
 601
 602         gma_write16(hw, port, GM_GP_CTRL, reg);
 603
 604         sky2_read16(hw, SK_REG(port, GMAC_IRQ_SRC));
 605
 606         spin_lock_bh(&sky2->phy_lock);
 607         sky2_phy_init(hw, port);
 608         spin_unlock_bh(&sky2->phy_lock);
 609
 610         /* MIB clear */
 611         reg = gma_read16(hw, port, GM_PHY_ADDR);
 612         gma_write16(hw, port, GM_PHY_ADDR, reg | GM_PAR_MIB_CLR);
 613
 614         for (i = GM_MIB_CNT_BASE; i <= GM_MIB_CNT_END; i += 4)
 615                 gma_read16(hw, port, i);
 616         gma_write16(hw, port, GM_PHY_ADDR, reg);
 617
 618         /* transmit control */
 619         gma_write16(hw, port, GM_TX_CTRL, TX_COL_THR(TX_COL_DEF));
 620
 621         /* receive control reg: unicast + multicast + no FCS  */
 622         gma_write16(hw, port, GM_RX_CTRL,
 623                     GM_RXCR_UCF_ENA | GM_RXCR_CRC_DIS | GM_RXCR_MCF_ENA);
 624
 625         /* transmit flow control */
 626         gma_write16(hw, port, GM_TX_FLOW_CTRL, 0xffff);
 627
 628         /* transmit parameter */
 629         gma_write16(hw, port, GM_TX_PARAM,
 630                     TX_JAM_LEN_VAL(TX_JAM_LEN_DEF) |
 631                     TX_JAM_IPG_VAL(TX_JAM_IPG_DEF) |
 632                     TX_IPG_JAM_DATA(TX_IPG_JAM_DEF) |
 633                     TX_BACK_OFF_LIM(TX_BOF_LIM_DEF));
 634
 635         /* serial mode register */
 636         reg = DATA_BLIND_VAL(DATA_BLIND_DEF) |
 637                 GM_SMOD_VLAN_ENA | IPG_DATA_VAL(IPG_DATA_DEF);
 638
 639         if (hw->dev[port]->mtu > ETH_DATA_LEN)
 640                 reg |= GM_SMOD_JUMBO_ENA;
 641
 642         gma_write16(hw, port, GM_SERIAL_MODE, reg);
 643
 644         /* virtual address for data */
 645         gma_set_addr(hw, port, GM_SRC_ADDR_2L, addr);
 646
 647         /* physical address: used for pause frames */
 648         gma_set_addr(hw, port, GM_SRC_ADDR_1L, addr);
 649
 650         /* ignore counter overflows */
 651         gma_write16(hw, port, GM_TX_IRQ_MSK, 0);
 652         gma_write16(hw, port, GM_RX_IRQ_MSK, 0);
 653         gma_write16(hw, port, GM_TR_IRQ_MSK, 0);
 654
 655         /* Configure Rx MAC FIFO */
 656         sky2_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_RST_CLR);
 657         sky2_write32(hw, SK_REG(port, RX_GMF_CTRL_T),
 658                      GMF_OPER_ON | GMF_RX_F_FL_ON);
 659
 660         /* Flush Rx MAC FIFO on any flow control or error */
 661         sky2_write16(hw, SK_REG(port, RX_GMF_FL_MSK), GMR_FS_ANY_ERR);
 662
 663         /* Set threshold to 0xa (64 bytes)
 664          *  ASF disabled so no need to do WA dev #4.30
 665          */
 666         sky2_write16(hw, SK_REG(port, RX_GMF_FL_THR), RX_GMF_FL_THR_DEF);
 667
 668         /* Configure Tx MAC FIFO */
 669         sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_RST_CLR);
 670         sky2_write16(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_OPER_ON);
 671
 672         if (hw->chip_id == CHIP_ID_YUKON_EC_U) {
 673                 sky2_write8(hw, SK_REG(port, RX_GMF_LP_THR), 768/8);
 674                 sky2_write8(hw, SK_REG(port, RX_GMF_UP_THR), 1024/8);
 675                 if (hw->dev[port]->mtu > ETH_DATA_LEN) {
 676                         /* set Tx GMAC FIFO Almost Empty Threshold */
 677                         sky2_write32(hw, SK_REG(port, TX_GMF_AE_THR), 0x180);
 678                         /* Disable Store & Forward mode for TX */
 679                         sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T), TX_STFW_DIS);
 680                 }
 681         }
 682
 683 }
 684
 685 /* Assign Ram Buffer allocation.
 686  * start and end are in units of 4k bytes
 687  * ram registers are in units of 64bit words
 688  */
 689 static void sky2_ramset(struct sky2_hw *hw, u16 q, u8 startk, u8 endk)
 690 {
 691         u32 start, end;
 692
 693         start = startk * 4096/8;
 694         end = (endk * 4096/8) - 1;
 695
 696         sky2_write8(hw, RB_ADDR(q, RB_CTRL), RB_RST_CLR);
 697         sky2_write32(hw, RB_ADDR(q, RB_START), start);
 698         sky2_write32(hw, RB_ADDR(q, RB_END), end);
 699         sky2_write32(hw, RB_ADDR(q, RB_WP), start);
 700         sky2_write32(hw, RB_ADDR(q, RB_RP), start);
 701
 702         if (q == Q_R1 || q == Q_R2) {
 703                 u32 space = (endk - startk) * 4096/8;
 704                 u32 tp = space - space/4;
 705
 706                 /* On receive queue's set the thresholds
 707                  * give receiver priority when > 3/4 full
 708                  * send pause when down to 2K
 709                  */
 710                 sky2_write32(hw, RB_ADDR(q, RB_RX_UTHP), tp);
 711                 sky2_write32(hw, RB_ADDR(q, RB_RX_LTHP), space/2);
 712
 713                 tp = space - 2048/8;
 714                 sky2_write32(hw, RB_ADDR(q, RB_RX_UTPP), tp);
 715                 sky2_write32(hw, RB_ADDR(q, RB_RX_LTPP), space/4);
 716         } else {
 717                 /* Enable store & forward on Tx queue's because
 718                  * Tx FIFO is only 1K on Yukon
 719                  */
 720                 sky2_write8(hw, RB_ADDR(q, RB_CTRL), RB_ENA_STFWD);
 721         }
 722
 723         sky2_write8(hw, RB_ADDR(q, RB_CTRL), RB_ENA_OP_MD);
 724         sky2_read8(hw, RB_ADDR(q, RB_CTRL));
 725 }
 726
 727 /* Setup Bus Memory Interface */
 728 static void sky2_qset(struct sky2_hw *hw, u16 q)
 729 {
 730         sky2_write32(hw, Q_ADDR(q, Q_CSR), BMU_CLR_RESET);
 731         sky2_write32(hw, Q_ADDR(q, Q_CSR), BMU_OPER_INIT);
 732         sky2_write32(hw, Q_ADDR(q, Q_CSR), BMU_FIFO_OP_ON);
 733         sky2_write32(hw, Q_ADDR(q, Q_WM),  BMU_WM_DEFAULT);
 734 }
 735
 736 /* Setup prefetch unit registers. This is the interface between
 737  * hardware and driver list elements
 738  */
 739 static void sky2_prefetch_init(struct sky2_hw *hw, u32 qaddr,
 740                                       u64 addr, u32 last)
 741 {
 742         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL), PREF_UNIT_RST_SET);
 743         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL), PREF_UNIT_RST_CLR);
 744         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_ADDR_HI), addr >> 32);
 745         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_ADDR_LO), (u32) addr);
 746         sky2_write16(hw, Y2_QADDR(qaddr, PREF_UNIT_LAST_IDX), last);
 747         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL), PREF_UNIT_OP_ON);
 748
 749         sky2_read32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL));
 750 }
 751
 752 static inline struct sky2_tx_le *get_tx_le(struct sky2_port *sky2)
 753 {
 754         struct sky2_tx_le *le = sky2->tx_le + sky2->tx_prod;
 755
 756         sky2->tx_prod = RING_NEXT(sky2->tx_prod, TX_RING_SIZE);
 757         return le;
 758 }
 759
 760 /* Update chip's next pointer */
 761 static inline void sky2_put_idx(struct sky2_hw *hw, unsigned q, u16 idx)
 762 {
 763         wmb();
 764         sky2_write16(hw, Y2_QADDR(q, PREF_UNIT_PUT_IDX), idx);
 765         mmiowb();
 766 }
 767
 768
 769 static inline struct sky2_rx_le *sky2_next_rx(struct sky2_port *sky2)
 770 {
 771         struct sky2_rx_le *le = sky2->rx_le + sky2->rx_put;
 772         sky2->rx_put = RING_NEXT(sky2->rx_put, RX_LE_SIZE);
 773         return le;
 774 }
 775
 776 /* Return high part of DMA address (could be 32 or 64 bit) */
 777 static inline u32 high32(dma_addr_t a)
 778 {
 779         return sizeof(a) > sizeof(u32) ? (a >> 16) >> 16 : 0;
 780 }
 781
 782 /* Build description to hardware about buffer */
 783 static void sky2_rx_add(struct sky2_port *sky2, dma_addr_t map)
 784 {
 785         struct sky2_rx_le *le;
 786         u32 hi = high32(map);
 787         u16 len = sky2->rx_bufsize;
 788
 789         if (sky2->rx_addr64 != hi) {
 790                 le = sky2_next_rx(sky2);
 791                 le->addr = cpu_to_le32(hi);
 792                 le->ctrl = 0;
 793                 le->opcode = OP_ADDR64 | HW_OWNER;
 794                 sky2->rx_addr64 = high32(map + len);
 795         }
 796
 797         le = sky2_next_rx(sky2);
 798         le->addr = cpu_to_le32((u32) map);
 799         le->length = cpu_to_le16(len);
 800         le->ctrl = 0;
 801         le->opcode = OP_PACKET | HW_OWNER;
 802 }
 803
 804
 805 /* Tell chip where to start receive checksum.
 806  * Actually has two checksums, but set both same to avoid possible byte
 807  * order problems.
 808  */
 809 static void rx_set_checksum(struct sky2_port *sky2)
 810 {
 811         struct sky2_rx_le *le;
 812
 813         le = sky2_next_rx(sky2);
 814         le->addr = (ETH_HLEN << 16) | ETH_HLEN;
 815         le->ctrl = 0;
 816         le->opcode = OP_TCPSTART | HW_OWNER;
 817
 818         sky2_write32(sky2->hw,
 819                      Q_ADDR(rxqaddr[sky2->port], Q_CSR),
 820                      sky2->rx_csum ? BMU_ENA_RX_CHKSUM : BMU_DIS_RX_CHKSUM);
 821
 822 }
 823
 824 /*
 825  * The RX Stop command will not work for Yukon-2 if the BMU does not
 826  * reach the end of packet and since we can't make sure that we have
 827  * incoming data, we must reset the BMU while it is not doing a DMA
 828  * transfer. Since it is possible that the RX path is still active,
 829  * the RX RAM buffer will be stopped first, so any possible incoming
 830  * data will not trigger a DMA. After the RAM buffer is stopped, the
 831  * BMU is polled until any DMA in progress is ended and only then it
 832  * will be reset.
 833  */
 834 static void sky2_rx_stop(struct sky2_port *sky2)
 835 {
 836         struct sky2_hw *hw = sky2->hw;
 837         unsigned rxq = rxqaddr[sky2->port];
 838         int i;
 839
 840         /* disable the RAM Buffer receive queue */
 841         sky2_write8(hw, RB_ADDR(rxq, RB_CTRL), RB_DIS_OP_MD);
 842
 843         for (i = 0; i < 0xffff; i++)
 844                 if (sky2_read8(hw, RB_ADDR(rxq, Q_RSL))
 845                     == sky2_read8(hw, RB_ADDR(rxq, Q_RL)))
 846                         goto stopped;
 847
 848         printk(KERN_WARNING PFX "%s: receiver stop failed\n",
 849                sky2->netdev->name);
 850 stopped:
 851         sky2_write32(hw, Q_ADDR(rxq, Q_CSR), BMU_RST_SET | BMU_FIFO_RST);
 852
 853         /* reset the Rx prefetch unit */
 854         sky2_write32(hw, Y2_QADDR(rxq, PREF_UNIT_CTRL), PREF_UNIT_RST_SET);
 855 }
 856
 857 /* Clean out receive buffer area, assumes receiver hardware stopped */
 858 static void sky2_rx_clean(struct sky2_port *sky2)
 859 {
 860         unsigned i;
 861
 862         memset(sky2->rx_le, 0, RX_LE_BYTES);
 863         for (i = 0; i < sky2->rx_pending; i++) {
 864                 struct ring_info *re = sky2->rx_ring + i;
 865
 866                 if (re->skb) {
 867                         pci_unmap_single(sky2->hw->pdev,
 868                                          re->mapaddr, sky2->rx_bufsize,
 869                                          PCI_DMA_FROMDEVICE);
 870                         kfree_skb(re->skb);
 871                         re->skb = NULL;
 872                 }
 873         }
 874 }
 875
 876 /* Basic MII support */
 877 static int sky2_ioctl(struct net_device *dev, struct ifreq *ifr, int cmd)
 878 {
 879         struct mii_ioctl_data *data = if_mii(ifr);
 880         struct sky2_port *sky2 = netdev_priv(dev);
 881         struct sky2_hw *hw = sky2->hw;
 882         int err = -EOPNOTSUPP;
 883
 884         if (!netif_running(dev))
 885                 return -ENODEV; /* Phy still in reset */
 886
 887         switch (cmd) {
 888         case SIOCGMIIPHY:
 889                 data->phy_id = PHY_ADDR_MARV;
 890
 891                 /* fallthru */
 892         case SIOCGMIIREG: {
 893                 u16 val = 0;
 894
 895                 spin_lock_bh(&sky2->phy_lock);
 896                 err = __gm_phy_read(hw, sky2->port, data->reg_num & 0x1f, &val);
 897                 spin_unlock_bh(&sky2->phy_lock);
 898
 899                 data->val_out = val;
 900                 break;
 901         }
 902
 903         case SIOCSMIIREG:
 904                 if (!capable(CAP_NET_ADMIN))
 905                         return -EPERM;
 906
 907                 spin_lock_bh(&sky2->phy_lock);
 908                 err = gm_phy_write(hw, sky2->port, data->reg_num & 0x1f,
 909                                    data->val_in);
 910                 spin_unlock_bh(&sky2->phy_lock);
 911                 break;
 912         }
 913         return err;
 914 }
 915
 916 #ifdef SKY2_VLAN_TAG_USED
 917 static void sky2_vlan_rx_register(struct net_device *dev, struct vlan_group *grp)
 918 {
 919         struct sky2_port *sky2 = netdev_priv(dev);
 920         struct sky2_hw *hw = sky2->hw;
 921         u16 port = sky2->port;
 922
 923         spin_lock_bh(&sky2->tx_lock);
 924
 925         sky2_write32(hw, SK_REG(port, RX_GMF_CTRL_T), RX_VLAN_STRIP_ON);
 926         sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T), TX_VLAN_TAG_ON);
 927         sky2->vlgrp = grp;
 928
 929         spin_unlock_bh(&sky2->tx_lock);
 930 }
 931
 932 static void sky2_vlan_rx_kill_vid(struct net_device *dev, unsigned short vid)
 933 {
 934         struct sky2_port *sky2 = netdev_priv(dev);
 935         struct sky2_hw *hw = sky2->hw;
 936         u16 port = sky2->port;
 937
 938         spin_lock_bh(&sky2->tx_lock);
 939
 940         sky2_write32(hw, SK_REG(port, RX_GMF_CTRL_T), RX_VLAN_STRIP_OFF);
 941         sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T), TX_VLAN_TAG_OFF);
 942         if (sky2->vlgrp)
 943                 sky2->vlgrp->vlan_devices[vid] = NULL;
 944
 945         spin_unlock_bh(&sky2->tx_lock);
 946 }
 947 #endif
 948
 949 /*
 950  * It appears the hardware has a bug in the FIFO logic that
 951  * cause it to hang if the FIFO gets overrun and the receive buffer
 952  * is not aligned. ALso alloc_skb() won't align properly if slab
 953  * debugging is enabled.
 954  */
 955 static inline struct sk_buff *sky2_alloc_skb(unsigned int size, gfp_t gfp_mask)
 956 {
 957         struct sk_buff *skb;
 958
 959         skb = alloc_skb(size + RX_SKB_ALIGN, gfp_mask);
 960         if (likely(skb)) {
 961                 unsigned long p = (unsigned long) skb->data;
 962                 skb_reserve(skb, ALIGN(p, RX_SKB_ALIGN) - p);
 963         }
 964
 965         return skb;
 966 }
 967
 968 /*
 969  * Allocate and setup receiver buffer pool.
 970  * In case of 64 bit dma, there are 2X as many list elements
 971  * available as ring entries
 972  * and need to reserve one list element so we don't wrap around.
 973  */
 974 static int sky2_rx_start(struct sky2_port *sky2)
 975 {
 976         struct sky2_hw *hw = sky2->hw;
 977         unsigned rxq = rxqaddr[sky2->port];
 978         int i;
 979         unsigned thresh;
 980
 981         sky2->rx_put = sky2->rx_next = 0;
 982         sky2_qset(hw, rxq);
 983
 984         if (hw->chip_id == CHIP_ID_YUKON_EC_U && hw->chip_rev >= 2) {
 985                 /* MAC Rx RAM Read is controlled by hardware */
 986                 sky2_write32(hw, Q_ADDR(rxq, Q_F), F_M_RX_RAM_DIS);
 987         }
 988
 989         sky2_prefetch_init(hw, rxq, sky2->rx_le_map, RX_LE_SIZE - 1);
 990
 991         rx_set_checksum(sky2);
 992         for (i = 0; i < sky2->rx_pending; i++) {
 993                 struct ring_info *re = sky2->rx_ring + i;
 994
 995                 re->skb = sky2_alloc_skb(sky2->rx_bufsize, GFP_KERNEL);
 996                 if (!re->skb)
 997                         goto nomem;
 998
 999                 re->mapaddr = pci_map_single(hw->pdev, re->skb->data,
1000                                              sky2->rx_bufsize, PCI_DMA_FROMDEVICE);
1001                 sky2_rx_add(sky2, re->mapaddr);
1002         }
1003
1004
1005         /*
1006          * The receiver hangs if it receives frames larger than the
1007          * packet buffer. As a workaround, truncate oversize frames, but
1008          * the register is limited to 9 bits, so if you do frames > 2052
1009          * you better get the MTU right!
1010          */
1011         thresh = (sky2->rx_bufsize - 8) / sizeof(u32);
1012         if (thresh > 0x1ff)
1013                 sky2_write32(hw, SK_REG(sky2->port, RX_GMF_CTRL_T), RX_TRUNC_OFF);
1014         else {
1015                 sky2_write16(hw, SK_REG(sky2->port, RX_GMF_TR_THR), thresh);
1016                 sky2_write32(hw, SK_REG(sky2->port, RX_GMF_CTRL_T), RX_TRUNC_ON);
1017         }
1018
1019
1020         /* Tell chip about available buffers */
1021         sky2_write16(hw, Y2_QADDR(rxq, PREF_UNIT_PUT_IDX), sky2->rx_put);
1022         return 0;
1023 nomem:
1024         sky2_rx_clean(sky2);
1025         return -ENOMEM;
1026 }
1027
1028 /* Bring up network interface. */
1029 static int sky2_up(struct net_device *dev)
1030 {
1031         struct sky2_port *sky2 = netdev_priv(dev);
1032         struct sky2_hw *hw = sky2->hw;
1033         unsigned port = sky2->port;
1034         u32 ramsize, rxspace, imask;
1035         int cap, err = -ENOMEM;
1036         struct net_device *otherdev = hw->dev[sky2->port^1];
1037
1038         /*
1039          * On dual port PCI-X card, there is an problem where status
1040          * can be received out of order due to split transactions
1041          */
1042         if (otherdev && netif_running(otherdev) &&
1043             (cap = pci_find_capability(hw->pdev, PCI_CAP_ID_PCIX))) {
1044                 struct sky2_port *osky2 = netdev_priv(otherdev);
1045                 u16 cmd;
1046
1047                 cmd = sky2_pci_read16(hw, cap + PCI_X_CMD);
1048                 cmd &= ~PCI_X_CMD_MAX_SPLIT;
1049                 sky2_pci_write16(hw, cap + PCI_X_CMD, cmd);
1050
1051                 sky2->rx_csum = 0;
1052                 osky2->rx_csum = 0;
1053         }
1054
1055         if (netif_msg_ifup(sky2))
1056                 printk(KERN_INFO PFX "%s: enabling interface\n", dev->name);
1057
1058         /* must be power of 2 */
1059         sky2->tx_le = pci_alloc_consistent(hw->pdev,
1060                                            TX_RING_SIZE *
1061                                            sizeof(struct sky2_tx_le),
1062                                            &sky2->tx_le_map);
1063         if (!sky2->tx_le)
1064                 goto err_out;
1065
1066         sky2->tx_ring = kcalloc(TX_RING_SIZE, sizeof(struct tx_ring_info),
1067                                 GFP_KERNEL);
1068         if (!sky2->tx_ring)
1069                 goto err_out;
1070         sky2->tx_prod = sky2->tx_cons = 0;
1071
1072         sky2->rx_le = pci_alloc_consistent(hw->pdev, RX_LE_BYTES,
1073                                            &sky2->rx_le_map);
1074         if (!sky2->rx_le)
1075                 goto err_out;
1076         memset(sky2->rx_le, 0, RX_LE_BYTES);
1077
1078         sky2->rx_ring = kcalloc(sky2->rx_pending, sizeof(struct ring_info),
1079                                 GFP_KERNEL);
1080         if (!sky2->rx_ring)
1081                 goto err_out;
1082
1083         sky2_mac_init(hw, port);
1084
1085         /* Determine available ram buffer space (in 4K blocks).
1086          * Note: not sure about the FE setting below yet
1087          */
1088         if (hw->chip_id == CHIP_ID_YUKON_FE)
1089                 ramsize = 4;
1090         else
1091                 ramsize = sky2_read8(hw, B2_E_0);
1092
1093         /* Give transmitter one third (rounded up) */
1094         rxspace = ramsize - (ramsize + 2) / 3;
1095
1096         sky2_ramset(hw, rxqaddr[port], 0, rxspace);
1097         sky2_ramset(hw, txqaddr[port], rxspace, ramsize);
1098
1099         /* Make sure SyncQ is disabled */
1100         sky2_write8(hw, RB_ADDR(port == 0 ? Q_XS1 : Q_XS2, RB_CTRL),
1101                     RB_RST_SET);
1102
1103         sky2_qset(hw, txqaddr[port]);
1104
1105         /* Set almost empty threshold */
1106         if (hw->chip_id == CHIP_ID_YUKON_EC_U && hw->chip_rev == 1)
1107                 sky2_write16(hw, Q_ADDR(txqaddr[port], Q_AL), 0x1a0);
1108
1109         sky2_prefetch_init(hw, txqaddr[port], sky2->tx_le_map,
1110                            TX_RING_SIZE - 1);
1111
1112         err = sky2_rx_start(sky2);
1113         if (err)
1114                 goto err_out;
1115
1116         /* Enable interrupts from phy/mac for port */
1117         imask = sky2_read32(hw, B0_IMSK);
1118         imask |= portirq_msk[port];
1119         sky2_write32(hw, B0_IMSK, imask);
1120
1121         return 0;
1122
1123 err_out:
1124         if (sky2->rx_le) {
1125                 pci_free_consistent(hw->pdev, RX_LE_BYTES,
1126                                     sky2->rx_le, sky2->rx_le_map);
1127                 sky2->rx_le = NULL;
1128         }
1129         if (sky2->tx_le) {
1130                 pci_free_consistent(hw->pdev,
1131                                     TX_RING_SIZE * sizeof(struct sky2_tx_le),
1132                                     sky2->tx_le, sky2->tx_le_map);
1133                 sky2->tx_le = NULL;
1134         }
1135         kfree(sky2->tx_ring);
1136         kfree(sky2->rx_ring);
1137
1138         sky2->tx_ring = NULL;
1139         sky2->rx_ring = NULL;
1140         return err;
1141 }
1142
1143 /* Modular subtraction in ring */
1144 static inline int tx_dist(unsigned tail, unsigned head)
1145 {
1146         return (head - tail) & (TX_RING_SIZE - 1);
1147 }
1148
1149 /* Number of list elements available for next tx */
1150 static inline int tx_avail(const struct sky2_port *sky2)
1151 {
1152         return sky2->tx_pending - tx_dist(sky2->tx_cons, sky2->tx_prod);
1153 }
1154
1155 /* Estimate of number of transmit list elements required */
1156 static unsigned tx_le_req(const struct sk_buff *skb)
1157 {
1158         unsigned count;
1159
1160         count = sizeof(dma_addr_t) / sizeof(u32);
1161         count += skb_shinfo(skb)->nr_frags * count;
1162
1163         if (skb_shinfo(skb)->tso_size)
1164                 ++count;
1165
1166         if (skb->ip_summed == CHECKSUM_HW)
1167                 ++count;
1168
1169         return count;
1170 }
1171
1172 /*
1173  * Put one packet in ring for transmit.
1174  * A single packet can generate multiple list elements, and
1175  * the number of ring elements will probably be less than the number
1176  * of list elements used.
1177  *
1178  * No BH disabling for tx_lock here (like tg3)
1179  */
1180 static int sky2_xmit_frame(struct sk_buff *skb, struct net_device *dev)
1181 {
1182         struct sky2_port *sky2 = netdev_priv(dev);
1183         struct sky2_hw *hw = sky2->hw;
1184         struct sky2_tx_le *le = NULL;
1185         struct tx_ring_info *re;
1186         unsigned i, len;
1187         int avail;
1188         dma_addr_t mapping;
1189         u32 addr64;
1190         u16 mss;
1191         u8 ctrl;
1192
1193         /* No BH disabling for tx_lock here.  We are running in BH disabled
1194          * context and TX reclaim runs via poll inside of a software
1195          * interrupt, and no related locks in IRQ processing.
1196          */
1197         if (!spin_trylock(&sky2->tx_lock))
1198                 return NETDEV_TX_LOCKED;
1199
1200         if (unlikely(tx_avail(sky2) < tx_le_req(skb))) {
1201                 /* There is a known but harmless race with lockless tx
1202                  * and netif_stop_queue.
1203                  */
1204                 if (!netif_queue_stopped(dev)) {
1205                         netif_stop_queue(dev);
1206                         if (net_ratelimit())
1207                                 printk(KERN_WARNING PFX "%s: ring full when queue awake!\n",
1208                                        dev->name);
1209                 }
1210                 spin_unlock(&sky2->tx_lock);
1211
1212                 return NETDEV_TX_BUSY;
1213         }
1214
1215         if (unlikely(netif_msg_tx_queued(sky2)))
1216                 printk(KERN_DEBUG "%s: tx queued, slot %u, len %d\n",
1217                        dev->name, sky2->tx_prod, skb->len);
1218
1219         len = skb_headlen(skb);
1220         mapping = pci_map_single(hw->pdev, skb->data, len, PCI_DMA_TODEVICE);
1221         addr64 = high32(mapping);
1222
1223         re = sky2->tx_ring + sky2->tx_prod;
1224
1225         /* Send high bits if changed or crosses boundary */
1226         if (addr64 != sky2->tx_addr64 || high32(mapping + len) != sky2->tx_addr64) {
1227                 le = get_tx_le(sky2);
1228                 le->tx.addr = cpu_to_le32(addr64);
1229                 le->ctrl = 0;
1230                 le->opcode = OP_ADDR64 | HW_OWNER;
1231                 sky2->tx_addr64 = high32(mapping + len);
1232         }
1233
1234         /* Check for TCP Segmentation Offload */
1235         mss = skb_shinfo(skb)->tso_size;
1236         if (mss != 0) {
1237                 /* just drop the packet if non-linear expansion fails */
1238                 if (skb_header_cloned(skb) &&
1239                     pskb_expand_head(skb, 0, 0, GFP_ATOMIC)) {
1240                         dev_kfree_skb(skb);
1241                         goto out_unlock;
1242                 }
1243
1244                 mss += ((skb->h.th->doff - 5) * 4);     /* TCP options */
1245                 mss += (skb->nh.iph->ihl * 4) + sizeof(struct tcphdr);
1246                 mss += ETH_HLEN;
1247         }
1248
1249         if (mss != sky2->tx_last_mss) {
1250                 le = get_tx_le(sky2);
1251                 le->tx.tso.size = cpu_to_le16(mss);
1252                 le->tx.tso.rsvd = 0;
1253                 le->opcode = OP_LRGLEN | HW_OWNER;
1254                 le->ctrl = 0;
1255                 sky2->tx_last_mss = mss;
1256         }
1257
1258         ctrl = 0;
1259 #ifdef SKY2_VLAN_TAG_USED
1260         /* Add VLAN tag, can piggyback on LRGLEN or ADDR64 */
1261         if (sky2->vlgrp && vlan_tx_tag_present(skb)) {
1262                 if (!le) {
1263                         le = get_tx_le(sky2);
1264                         le->tx.addr = 0;
1265                         le->opcode = OP_VLAN|HW_OWNER;
1266                         le->ctrl = 0;
1267                 } else
1268                         le->opcode |= OP_VLAN;
1269                 le->length = cpu_to_be16(vlan_tx_tag_get(skb));
1270                 ctrl |= INS_VLAN;
1271         }
1272 #endif
1273
1274         /* Handle TCP checksum offload */
1275         if (skb->ip_summed == CHECKSUM_HW) {
1276                 u16 hdr = skb->h.raw - skb->data;
1277                 u16 offset = hdr + skb->csum;
1278
1279                 ctrl = CALSUM | WR_SUM | INIT_SUM | LOCK_SUM;
1280                 if (skb->nh.iph->protocol == IPPROTO_UDP)
1281                         ctrl |= UDPTCP;
1282
1283                 le = get_tx_le(sky2);
1284                 le->tx.csum.start = cpu_to_le16(hdr);
1285                 le->tx.csum.offset = cpu_to_le16(offset);
1286                 le->length = 0; /* initial checksum value */
1287                 le->ctrl = 1;   /* one packet */
1288                 le->opcode = OP_TCPLISW | HW_OWNER;
1289         }
1290
1291         le = get_tx_le(sky2);
1292         le->tx.addr = cpu_to_le32((u32) mapping);
1293         le->length = cpu_to_le16(len);
1294         le->ctrl = ctrl;
1295         le->opcode = mss ? (OP_LARGESEND | HW_OWNER) : (OP_PACKET | HW_OWNER);
1296
1297         /* Record the transmit mapping info */
1298         re->skb = skb;
1299         pci_unmap_addr_set(re, mapaddr, mapping);
1300
1301         for (i = 0; i < skb_shinfo(skb)->nr_frags; i++) {
1302                 skb_frag_t *frag = &skb_shinfo(skb)->frags[i];
1303                 struct tx_ring_info *fre;
1304
1305                 mapping = pci_map_page(hw->pdev, frag->page, frag->page_offset,
1306                                        frag->size, PCI_DMA_TODEVICE);
1307                 addr64 = high32(mapping);
1308                 if (addr64 != sky2->tx_addr64) {
1309                         le = get_tx_le(sky2);
1310                         le->tx.addr = cpu_to_le32(addr64);
1311                         le->ctrl = 0;
1312                         le->opcode = OP_ADDR64 | HW_OWNER;
1313                         sky2->tx_addr64 = addr64;
1314                 }
1315
1316                 le = get_tx_le(sky2);
1317                 le->tx.addr = cpu_to_le32((u32) mapping);
1318                 le->length = cpu_to_le16(frag->size);
1319                 le->ctrl = ctrl;
1320                 le->opcode = OP_BUFFER | HW_OWNER;
1321
1322                 fre = sky2->tx_ring
1323                     + RING_NEXT((re - sky2->tx_ring) + i, TX_RING_SIZE);
1324                 pci_unmap_addr_set(fre, mapaddr, mapping);
1325         }
1326
1327         re->idx = sky2->tx_prod;
1328         le->ctrl |= EOP;
1329
1330         avail = tx_avail(sky2);
1331         if (mss != 0 || avail < TX_MIN_PENDING) {
1332                 le->ctrl |= FRC_STAT;
1333                 if (avail <= MAX_SKB_TX_LE)
1334                         netif_stop_queue(dev);
1335         }
1336
1337         sky2_put_idx(hw, txqaddr[sky2->port], sky2->tx_prod);
1338
1339 out_unlock:
1340         spin_unlock(&sky2->tx_lock);
1341
1342         dev->trans_start = jiffies;
1343         return NETDEV_TX_OK;
1344 }
1345
1346 /*
1347  * Free ring elements from starting at tx_cons until "done"
1348  *
1349  * NB: the hardware will tell us about partial completion of multi-part
1350  *     buffers; these are deferred until completion.
1351  */
1352 static void sky2_tx_complete(struct sky2_port *sky2, u16 done)
1353 {
1354         struct net_device *dev = sky2->netdev;
1355         struct pci_dev *pdev = sky2->hw->pdev;
1356         u16 nxt, put;
1357         unsigned i;
1358
1359         BUG_ON(done >= TX_RING_SIZE);
1360
1361         if (unlikely(netif_msg_tx_done(sky2)))
1362                 printk(KERN_DEBUG "%s: tx done, up to %u\n",
1363                        dev->name, done);
1364
1365         for (put = sky2->tx_cons; put != done; put = nxt) {
1366                 struct tx_ring_info *re = sky2->tx_ring + put;
1367                 struct sk_buff *skb = re->skb;
1368
1369                 nxt = re->idx;
1370                 BUG_ON(nxt >= TX_RING_SIZE);
1371                 prefetch(sky2->tx_ring + nxt);
1372
1373                 /* Check for partial status */
1374                 if (tx_dist(put, done) < tx_dist(put, nxt))
1375                         break;
1376
1377                 skb = re->skb;
1378                 pci_unmap_single(pdev, pci_unmap_addr(re, mapaddr),
1379                                  skb_headlen(skb), PCI_DMA_TODEVICE);
1380
1381                 for (i = 0; i < skb_shinfo(skb)->nr_frags; i++) {
1382                         struct tx_ring_info *fre;
1383                         fre = sky2->tx_ring + RING_NEXT(put + i, TX_RING_SIZE);
1384                         pci_unmap_page(pdev, pci_unmap_addr(fre, mapaddr),
1385                                        skb_shinfo(skb)->frags[i].size,
1386                                        PCI_DMA_TODEVICE);
1387                 }
1388
1389                 dev_kfree_skb(skb);
1390         }
1391
1392         sky2->tx_cons = put;
1393         if (tx_avail(sky2) > MAX_SKB_TX_LE)
1394                 netif_wake_queue(dev);
1395 }
1396
1397 /* Cleanup all untransmitted buffers, assume transmitter not running */
1398 static void sky2_tx_clean(struct sky2_port *sky2)
1399 {
1400         spin_lock_bh(&sky2->tx_lock);
1401         sky2_tx_complete(sky2, sky2->tx_prod);
1402         spin_unlock_bh(&sky2->tx_lock);
1403 }
1404
1405 /* Network shutdown */
1406 static int sky2_down(struct net_device *dev)
1407 {
1408         struct sky2_port *sky2 = netdev_priv(dev);
1409         struct sky2_hw *hw = sky2->hw;
1410         unsigned port = sky2->port;
1411         u16 ctrl;
1412         u32 imask;
1413
1414         /* Never really got started! */
1415         if (!sky2->tx_le)
1416                 return 0;
1417
1418         if (netif_msg_ifdown(sky2))
1419                 printk(KERN_INFO PFX "%s: disabling interface\n", dev->name);
1420
1421         /* Stop more packets from being queued */
1422         netif_stop_queue(dev);
1423
1424         sky2_phy_reset(hw, port);
1425
1426         /* Stop transmitter */
1427         sky2_write32(hw, Q_ADDR(txqaddr[port], Q_CSR), BMU_STOP);
1428         sky2_read32(hw, Q_ADDR(txqaddr[port], Q_CSR));
1429
1430         sky2_write32(hw, RB_ADDR(txqaddr[port], RB_CTRL),
1431                      RB_RST_SET | RB_DIS_OP_MD);
1432
1433         ctrl = gma_read16(hw, port, GM_GP_CTRL);
1434         ctrl &= ~(GM_GPCR_TX_ENA | GM_GPCR_RX_ENA);
1435         gma_write16(hw, port, GM_GP_CTRL, ctrl);
1436
1437         sky2_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_SET);
1438
1439         /* Workaround shared GMAC reset */
1440         if (!(hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev == 0
1441               && port == 0 && hw->dev[1] && netif_running(hw->dev[1])))
1442                 sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_RST_SET);
1443
1444         /* Disable Force Sync bit and Enable Alloc bit */
1445         sky2_write8(hw, SK_REG(port, TXA_CTRL),
1446                     TXA_DIS_FSYNC | TXA_DIS_ALLOC | TXA_STOP_RC);
1447
1448         /* Stop Interval Timer and Limit Counter of Tx Arbiter */
1449         sky2_write32(hw, SK_REG(port, TXA_ITI_INI), 0L);
1450         sky2_write32(hw, SK_REG(port, TXA_LIM_INI), 0L);
1451
1452         /* Reset the PCI FIFO of the async Tx queue */
1453         sky2_write32(hw, Q_ADDR(txqaddr[port], Q_CSR),
1454                      BMU_RST_SET | BMU_FIFO_RST);
1455
1456         /* Reset the Tx prefetch units */
1457         sky2_write32(hw, Y2_QADDR(txqaddr[port], PREF_UNIT_CTRL),
1458                      PREF_UNIT_RST_SET);
1459
1460         sky2_write32(hw, RB_ADDR(txqaddr[port], RB_CTRL), RB_RST_SET);
1461
1462         sky2_rx_stop(sky2);
1463
1464         sky2_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_RST_SET);
1465         sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_RST_SET);
1466
1467         /* Disable port IRQ */
1468         imask = sky2_read32(hw, B0_IMSK);
1469         imask &= ~portirq_msk[port];
1470         sky2_write32(hw, B0_IMSK, imask);
1471
1472         /* turn off LED's */
1473         sky2_write16(hw, B0_Y2LED, LED_STAT_OFF);
1474
1475         synchronize_irq(hw->pdev->irq);
1476
1477         sky2_tx_clean(sky2);
1478         sky2_rx_clean(sky2);
1479
1480         pci_free_consistent(hw->pdev, RX_LE_BYTES,
1481                             sky2->rx_le, sky2->rx_le_map);
1482         kfree(sky2->rx_ring);
1483
1484         pci_free_consistent(hw->pdev,
1485                             TX_RING_SIZE * sizeof(struct sky2_tx_le),
1486                             sky2->tx_le, sky2->tx_le_map);
1487         kfree(sky2->tx_ring);
1488
1489         sky2->tx_le = NULL;
1490         sky2->rx_le = NULL;
1491
1492         sky2->rx_ring = NULL;
1493         sky2->tx_ring = NULL;
1494
1495         return 0;
1496 }
1497
1498 static u16 sky2_phy_speed(const struct sky2_hw *hw, u16 aux)
1499 {
1500         if (!hw->copper)
1501                 return SPEED_1000;
1502
1503         if (hw->chip_id == CHIP_ID_YUKON_FE)
1504                 return (aux & PHY_M_PS_SPEED_100) ? SPEED_100 : SPEED_10;
1505
1506         switch (aux & PHY_M_PS_SPEED_MSK) {
1507         case PHY_M_PS_SPEED_1000:
1508                 return SPEED_1000;
1509         case PHY_M_PS_SPEED_100:
1510                 return SPEED_100;
1511         default:
1512                 return SPEED_10;
1513         }
1514 }
1515
1516 static void sky2_link_up(struct sky2_port *sky2)
1517 {
1518         struct sky2_hw *hw = sky2->hw;
1519         unsigned port = sky2->port;
1520         u16 reg;
1521
1522         /* Enable Transmit FIFO Underrun */
1523         sky2_write8(hw, SK_REG(port, GMAC_IRQ_MSK), GMAC_DEF_MSK);
1524
1525         reg = gma_read16(hw, port, GM_GP_CTRL);
1526         if (sky2->autoneg == AUTONEG_DISABLE) {
1527                 reg |= GM_GPCR_AU_ALL_DIS;
1528
1529                 /* Is write/read necessary?  Copied from sky2_mac_init */
1530                 gma_write16(hw, port, GM_GP_CTRL, reg);
1531                 gma_read16(hw, port, GM_GP_CTRL);
1532
1533                 switch (sky2->speed) {
1534                 case SPEED_1000:
1535                         reg &= ~GM_GPCR_SPEED_100;
1536                         reg |= GM_GPCR_SPEED_1000;
1537                         break;
1538                 case SPEED_100:
1539                         reg &= ~GM_GPCR_SPEED_1000;
1540                         reg |= GM_GPCR_SPEED_100;
1541                         break;
1542                 case SPEED_10:
1543                         reg &= ~(GM_GPCR_SPEED_1000 | GM_GPCR_SPEED_100);
1544                         break;
1545                 }
1546         } else
1547                 reg &= ~GM_GPCR_AU_ALL_DIS;
1548
1549         if (sky2->duplex == DUPLEX_FULL || sky2->autoneg == AUTONEG_ENABLE)
1550                 reg |= GM_GPCR_DUP_FULL;
1551
1552         /* enable Rx/Tx */
1553         reg |= GM_GPCR_RX_ENA | GM_GPCR_TX_ENA;
1554         gma_write16(hw, port, GM_GP_CTRL, reg);
1555         gma_read16(hw, port, GM_GP_CTRL);
1556
1557         gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_DEF_MSK);
1558
1559         netif_carrier_on(sky2->netdev);
1560         netif_wake_queue(sky2->netdev);
1561
1562         /* Turn on link LED */
1563         sky2_write8(hw, SK_REG(port, LNK_LED_REG),
1564                     LINKLED_ON | LINKLED_BLINK_OFF | LINKLED_LINKSYNC_OFF);
1565
1566         if (hw->chip_id == CHIP_ID_YUKON_XL || hw->chip_id == CHIP_ID_YUKON_EC_U) {
1567                 u16 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
1568                 u16 led = PHY_M_LEDC_LOS_CTRL(1);       /* link active */
1569
1570                 switch(sky2->speed) {
1571                 case SPEED_10:
1572                         led |= PHY_M_LEDC_INIT_CTRL(7);
1573                         break;
1574
1575                 case SPEED_100:
1576                         led |= PHY_M_LEDC_STA1_CTRL(7);
1577                         break;
1578
1579                 case SPEED_1000:
1580                         led |= PHY_M_LEDC_STA0_CTRL(7);
1581                         break;
1582                 }
1583
1584                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
1585                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, led);
1586                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
1587         }
1588
1589         if (netif_msg_link(sky2))
1590                 printk(KERN_INFO PFX
1591                        "%s: Link is up at %d Mbps, %s duplex, flow control %s\n",
1592                        sky2->netdev->name, sky2->speed,
1593                        sky2->duplex == DUPLEX_FULL ? "full" : "half",
1594                        (sky2->tx_pause && sky2->rx_pause) ? "both" :
1595                        sky2->tx_pause ? "tx" : sky2->rx_pause ? "rx" : "none");
1596 }
1597
1598 static void sky2_link_down(struct sky2_port *sky2)
1599 {
1600         struct sky2_hw *hw = sky2->hw;
1601         unsigned port = sky2->port;
1602         u16 reg;
1603
1604         gm_phy_write(hw, port, PHY_MARV_INT_MASK, 0);
1605
1606         reg = gma_read16(hw, port, GM_GP_CTRL);
1607         reg &= ~(GM_GPCR_RX_ENA | GM_GPCR_TX_ENA);
1608         gma_write16(hw, port, GM_GP_CTRL, reg);
1609         gma_read16(hw, port, GM_GP_CTRL);       /* PCI post */
1610
1611         if (sky2->rx_pause && !sky2->tx_pause) {
1612                 /* restore Asymmetric Pause bit */
1613                 gm_phy_write(hw, port, PHY_MARV_AUNE_ADV,
1614                              gm_phy_read(hw, port, PHY_MARV_AUNE_ADV)
1615                              | PHY_M_AN_ASP);
1616         }
1617
1618         netif_carrier_off(sky2->netdev);
1619         netif_stop_queue(sky2->netdev);
1620
1621         /* Turn on link LED */
1622         sky2_write8(hw, SK_REG(port, LNK_LED_REG), LINKLED_OFF);
1623
1624         if (netif_msg_link(sky2))
1625                 printk(KERN_INFO PFX "%s: Link is down.\n", sky2->netdev->name);
1626         sky2_phy_init(hw, port);
1627 }
1628
1629 static int sky2_autoneg_done(struct sky2_port *sky2, u16 aux)
1630 {
1631         struct sky2_hw *hw = sky2->hw;
1632         unsigned port = sky2->port;
1633         u16 lpa;
1634
1635         lpa = gm_phy_read(hw, port, PHY_MARV_AUNE_LP);
1636
1637         if (lpa & PHY_M_AN_RF) {
1638                 printk(KERN_ERR PFX "%s: remote fault", sky2->netdev->name);
1639                 return -1;
1640         }
1641
1642         if (hw->chip_id != CHIP_ID_YUKON_FE &&
1643             gm_phy_read(hw, port, PHY_MARV_1000T_STAT) & PHY_B_1000S_MSF) {
1644                 printk(KERN_ERR PFX "%s: master/slave fault",
1645                        sky2->netdev->name);
1646                 return -1;
1647         }
1648
1649         if (!(aux & PHY_M_PS_SPDUP_RES)) {
1650                 printk(KERN_ERR PFX "%s: speed/duplex mismatch",
1651                        sky2->netdev->name);
1652                 return -1;
1653         }
1654
1655         sky2->duplex = (aux & PHY_M_PS_FULL_DUP) ? DUPLEX_FULL : DUPLEX_HALF;
1656
1657         sky2->speed = sky2_phy_speed(hw, aux);
1658
1659         /* Pause bits are offset (9..8) */
1660         if (hw->chip_id == CHIP_ID_YUKON_XL || hw->chip_id == CHIP_ID_YUKON_EC_U)
1661                 aux >>= 6;
1662
1663         sky2->rx_pause = (aux & PHY_M_PS_RX_P_EN) != 0;
1664         sky2->tx_pause = (aux & PHY_M_PS_TX_P_EN) != 0;
1665
1666         if ((sky2->tx_pause || sky2->rx_pause)
1667             && !(sky2->speed < SPEED_1000 && sky2->duplex == DUPLEX_HALF))
1668                 sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_ON);
1669         else
1670                 sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_OFF);
1671
1672         return 0;
1673 }
1674
1675 /* Interrupt from PHY */
1676 static void sky2_phy_intr(struct sky2_hw *hw, unsigned port)
1677 {
1678         struct net_device *dev = hw->dev[port];
1679         struct sky2_port *sky2 = netdev_priv(dev);
1680         u16 istatus, phystat;
1681
1682         spin_lock(&sky2->phy_lock);
1683         istatus = gm_phy_read(hw, port, PHY_MARV_INT_STAT);
1684         phystat = gm_phy_read(hw, port, PHY_MARV_PHY_STAT);
1685
1686         if (!netif_running(dev))
1687                 goto out;
1688
1689         if (netif_msg_intr(sky2))
1690                 printk(KERN_INFO PFX "%s: phy interrupt status 0x%x 0x%x\n",
1691                        sky2->netdev->name, istatus, phystat);
1692
1693         if (istatus & PHY_M_IS_AN_COMPL) {
1694                 if (sky2_autoneg_done(sky2, phystat) == 0)
1695                         sky2_link_up(sky2);
1696                 goto out;
1697         }
1698
1699         if (istatus & PHY_M_IS_LSP_CHANGE)
1700                 sky2->speed = sky2_phy_speed(hw, phystat);
1701
1702         if (istatus & PHY_M_IS_DUP_CHANGE)
1703                 sky2->duplex =
1704                     (phystat & PHY_M_PS_FULL_DUP) ? DUPLEX_FULL : DUPLEX_HALF;
1705
1706         if (istatus & PHY_M_IS_LST_CHANGE) {
1707                 if (phystat & PHY_M_PS_LINK_UP)
1708                         sky2_link_up(sky2);
1709                 else
1710                         sky2_link_down(sky2);
1711         }
1712 out:
1713         spin_unlock(&sky2->phy_lock);
1714 }
1715
1716
1717 /* Transmit timeout is only called if we are running, carries is up
1718  * and tx queue is full (stopped).
1719  */
1720 static void sky2_tx_timeout(struct net_device *dev)
1721 {
1722         struct sky2_port *sky2 = netdev_priv(dev);
1723         struct sky2_hw *hw = sky2->hw;
1724         unsigned txq = txqaddr[sky2->port];
1725         u16 report, done;
1726
1727         if (netif_msg_timer(sky2))
1728                 printk(KERN_ERR PFX "%s: tx timeout\n", dev->name);
1729
1730         report = sky2_read16(hw, sky2->port == 0 ? STAT_TXA1_RIDX : STAT_TXA2_RIDX);
1731         done = sky2_read16(hw, Q_ADDR(txq, Q_DONE));
1732
1733         printk(KERN_DEBUG PFX "%s: transmit ring %u .. %u report=%u done=%u\n",
1734                dev->name,
1735                sky2->tx_cons, sky2->tx_prod, report, done);
1736
1737         if (report != done) {
1738                 printk(KERN_INFO PFX "status burst pending (irq moderation?)\n");
1739
1740                 sky2_write8(hw, STAT_TX_TIMER_CTRL, TIM_STOP);
1741                 sky2_write8(hw, STAT_TX_TIMER_CTRL, TIM_START);
1742         } else if (report != sky2->tx_cons) {
1743                 printk(KERN_INFO PFX "status report lost?\n");
1744
1745                 spin_lock_bh(&sky2->tx_lock);
1746                 sky2_tx_complete(sky2, report);
1747                 spin_unlock_bh(&sky2->tx_lock);
1748         } else {
1749                 printk(KERN_INFO PFX "hardware hung? flushing\n");
1750
1751                 sky2_write32(hw, Q_ADDR(txq, Q_CSR), BMU_STOP);
1752                 sky2_write32(hw, Y2_QADDR(txq, PREF_UNIT_CTRL), PREF_UNIT_RST_SET);
1753
1754                 sky2_tx_clean(sky2);
1755
1756                 sky2_qset(hw, txq);
1757                 sky2_prefetch_init(hw, txq, sky2->tx_le_map, TX_RING_SIZE - 1);
1758         }
1759 }
1760
1761
1762 /* Want receive buffer size to be multiple of 64 bits
1763  * and incl room for vlan and truncation
1764  */
1765 static inline unsigned sky2_buf_size(int mtu)
1766 {
1767         return ALIGN(mtu + ETH_HLEN + VLAN_HLEN, 8) + 8;
1768 }
1769
1770 static int sky2_change_mtu(struct net_device *dev, int new_mtu)
1771 {
1772         struct sky2_port *sky2 = netdev_priv(dev);
1773         struct sky2_hw *hw = sky2->hw;
1774         int err;
1775         u16 ctl, mode;
1776         u32 imask;
1777
1778         if (new_mtu < ETH_ZLEN || new_mtu > ETH_JUMBO_MTU)
1779                 return -EINVAL;
1780
1781         if (hw->chip_id == CHIP_ID_YUKON_EC_U && new_mtu > ETH_DATA_LEN)
1782                 return -EINVAL;
1783
1784         if (!netif_running(dev)) {
1785                 dev->mtu = new_mtu;
1786                 return 0;
1787         }
1788
1789         imask = sky2_read32(hw, B0_IMSK);
1790         sky2_write32(hw, B0_IMSK, 0);
1791
1792         dev->trans_start = jiffies;     /* prevent tx timeout */
1793         netif_stop_queue(dev);
1794         netif_poll_disable(hw->dev[0]);
1795
1796         synchronize_irq(hw->pdev->irq);
1797
1798         ctl = gma_read16(hw, sky2->port, GM_GP_CTRL);
1799         gma_write16(hw, sky2->port, GM_GP_CTRL, ctl & ~GM_GPCR_RX_ENA);
1800         sky2_rx_stop(sky2);
1801         sky2_rx_clean(sky2);
1802
1803         dev->mtu = new_mtu;
1804         sky2->rx_bufsize = sky2_buf_size(new_mtu);
1805         mode = DATA_BLIND_VAL(DATA_BLIND_DEF) |
1806                 GM_SMOD_VLAN_ENA | IPG_DATA_VAL(IPG_DATA_DEF);
1807
1808         if (dev->mtu > ETH_DATA_LEN)
1809                 mode |= GM_SMOD_JUMBO_ENA;
1810
1811         gma_write16(hw, sky2->port, GM_SERIAL_MODE, mode);
1812
1813         sky2_write8(hw, RB_ADDR(rxqaddr[sky2->port], RB_CTRL), RB_ENA_OP_MD);
1814
1815         err = sky2_rx_start(sky2);
1816         sky2_write32(hw, B0_IMSK, imask);
1817
1818         if (err)
1819                 dev_close(dev);
1820         else {
1821                 gma_write16(hw, sky2->port, GM_GP_CTRL, ctl);
1822
1823                 netif_poll_enable(hw->dev[0]);
1824                 netif_wake_queue(dev);
1825         }
1826
1827         return err;
1828 }
1829
1830 /*
1831  * Receive one packet.
1832  * For small packets or errors, just reuse existing skb.
1833  * For larger packets, get new buffer.
1834  */
1835 static struct sk_buff *sky2_receive(struct sky2_port *sky2,
1836                                     u16 length, u32 status)
1837 {
1838         struct ring_info *re = sky2->rx_ring + sky2->rx_next;
1839         struct sk_buff *skb = NULL;
1840
1841         if (unlikely(netif_msg_rx_status(sky2)))
1842                 printk(KERN_DEBUG PFX "%s: rx slot %u status 0x%x len %d\n",
1843                        sky2->netdev->name, sky2->rx_next, status, length);
1844
1845         sky2->rx_next = (sky2->rx_next + 1) % sky2->rx_pending;
1846         prefetch(sky2->rx_ring + sky2->rx_next);
1847
1848         if (status & GMR_FS_ANY_ERR)
1849                 goto error;
1850
1851         if (!(status & GMR_FS_RX_OK))
1852                 goto resubmit;
1853
1854         if (length > sky2->netdev->mtu + ETH_HLEN)
1855                 goto oversize;
1856
1857         if (length < copybreak) {
1858                 skb = alloc_skb(length + 2, GFP_ATOMIC);
1859                 if (!skb)
1860                         goto resubmit;
1861
1862                 skb_reserve(skb, 2);
1863                 pci_dma_sync_single_for_cpu(sky2->hw->pdev, re->mapaddr,
1864                                             length, PCI_DMA_FROMDEVICE);
1865                 memcpy(skb->data, re->skb->data, length);
1866                 skb->ip_summed = re->skb->ip_summed;
1867                 skb->csum = re->skb->csum;
1868                 pci_dma_sync_single_for_device(sky2->hw->pdev, re->mapaddr,
1869                                                length, PCI_DMA_FROMDEVICE);
1870         } else {
1871                 struct sk_buff *nskb;
1872
1873                 nskb = sky2_alloc_skb(sky2->rx_bufsize, GFP_ATOMIC);
1874                 if (!nskb)
1875                         goto resubmit;
1876
1877                 skb = re->skb;
1878                 re->skb = nskb;
1879                 pci_unmap_single(sky2->hw->pdev, re->mapaddr,
1880                                  sky2->rx_bufsize, PCI_DMA_FROMDEVICE);
1881                 prefetch(skb->data);
1882
1883                 re->mapaddr = pci_map_single(sky2->hw->pdev, nskb->data,
1884                                              sky2->rx_bufsize, PCI_DMA_FROMDEVICE);
1885         }
1886
1887         skb_put(skb, length);
1888 resubmit:
1889         re->skb->ip_summed = CHECKSUM_NONE;
1890         sky2_rx_add(sky2, re->mapaddr);
1891
1892         /* Tell receiver about new buffers. */
1893         sky2_put_idx(sky2->hw, rxqaddr[sky2->port], sky2->rx_put);
1894
1895         return skb;
1896
1897 oversize:
1898         ++sky2->net_stats.rx_over_errors;
1899         goto resubmit;
1900
1901 error:
1902         ++sky2->net_stats.rx_errors;
1903
1904         if (netif_msg_rx_err(sky2) && net_ratelimit())
1905                 printk(KERN_INFO PFX "%s: rx error, status 0x%x length %d\n",
1906                        sky2->netdev->name, status, length);
1907
1908         if (status & (GMR_FS_LONG_ERR | GMR_FS_UN_SIZE))
1909                 sky2->net_stats.rx_length_errors++;
1910         if (status & GMR_FS_FRAGMENT)
1911                 sky2->net_stats.rx_frame_errors++;
1912         if (status & GMR_FS_CRC_ERR)
1913                 sky2->net_stats.rx_crc_errors++;
1914         if (status & GMR_FS_RX_FF_OV)
1915                 sky2->net_stats.rx_fifo_errors++;
1916
1917         goto resubmit;
1918 }
1919
1920 /* Transmit complete */
1921 static inline void sky2_tx_done(struct net_device *dev, u16 last)
1922 {
1923         struct sky2_port *sky2 = netdev_priv(dev);
1924
1925         if (netif_running(dev)) {
1926                 spin_lock(&sky2->tx_lock);
1927                 sky2_tx_complete(sky2, last);
1928                 spin_unlock(&sky2->tx_lock);
1929         }
1930 }
1931
1932 /* Is status ring empty or is there more to do? */
1933 static inline int sky2_more_work(const struct sky2_hw *hw)
1934 {
1935         return (hw->st_idx != sky2_read16(hw, STAT_PUT_IDX));
1936 }
1937
1938 /* Process status response ring */
1939 static int sky2_status_intr(struct sky2_hw *hw, int to_do)
1940 {
1941         int work_done = 0;
1942         u16 hwidx = sky2_read16(hw, STAT_PUT_IDX);
1943
1944         rmb();
1945
1946         while (hw->st_idx != hwidx) {
1947                 struct sky2_status_le *le  = hw->st_le + hw->st_idx;
1948                 struct net_device *dev;
1949                 struct sky2_port *sky2;
1950                 struct sk_buff *skb;
1951                 u32 status;
1952                 u16 length;
1953
1954                 hw->st_idx = RING_NEXT(hw->st_idx, STATUS_RING_SIZE);
1955
1956                 BUG_ON(le->link >= 2);
1957                 dev = hw->dev[le->link];
1958
1959                 sky2 = netdev_priv(dev);
1960                 length = le->length;
1961                 status = le->status;
1962
1963                 switch (le->opcode & ~HW_OWNER) {
1964                 case OP_RXSTAT:
1965                         skb = sky2_receive(sky2, length, status);
1966                         if (!skb)
1967                                 break;
1968
1969                         skb->dev = dev;
1970                         skb->protocol = eth_type_trans(skb, dev);
1971                         dev->last_rx = jiffies;
1972
1973 #ifdef SKY2_VLAN_TAG_USED
1974                         if (sky2->vlgrp && (status & GMR_FS_VLAN)) {
1975                                 vlan_hwaccel_receive_skb(skb,
1976                                                          sky2->vlgrp,
1977                                                          be16_to_cpu(sky2->rx_tag));
1978                         } else
1979 #endif
1980                                 netif_receive_skb(skb);
1981
1982                         if (++work_done >= to_do)
1983                                 goto exit_loop;
1984                         break;
1985
1986 #ifdef SKY2_VLAN_TAG_USED
1987                 case OP_RXVLAN:
1988                         sky2->rx_tag = length;
1989                         break;
1990
1991                 case OP_RXCHKSVLAN:
1992                         sky2->rx_tag = length;
1993                         /* fall through */
1994 #endif
1995                 case OP_RXCHKS:
1996                         skb = sky2->rx_ring[sky2->rx_next].skb;
1997                         skb->ip_summed = CHECKSUM_HW;
1998                         skb->csum = le16_to_cpu(status);
1999                         break;
2000
2001                 case OP_TXINDEXLE:
2002                         /* TX index reports status for both ports */
2003                         BUILD_BUG_ON(TX_RING_SIZE > 0x1000);
2004                         sky2_tx_done(hw->dev[0], status & 0xfff);
2005                         if (hw->dev[1])
2006                                 sky2_tx_done(hw->dev[1],
2007                                      ((status >> 24) & 0xff)
2008                                              | (u16)(length & 0xf) << 8);
2009                         break;
2010
2011                 default:
2012                         if (net_ratelimit())
2013                                 printk(KERN_WARNING PFX
2014                                        "unknown status opcode 0x%x\n", le->opcode);
2015                         goto exit_loop;
2016                 }
2017         }
2018
2019 exit_loop:
2020         return work_done;
2021 }
2022
2023 static void sky2_hw_error(struct sky2_hw *hw, unsigned port, u32 status)
2024 {
2025         struct net_device *dev = hw->dev[port];
2026
2027         if (net_ratelimit())
2028                 printk(KERN_INFO PFX "%s: hw error interrupt status 0x%x\n",
2029                        dev->name, status);
2030
2031         if (status & Y2_IS_PAR_RD1) {
2032                 if (net_ratelimit())
2033                         printk(KERN_ERR PFX "%s: ram data read parity error\n",
2034                                dev->name);
2035                 /* Clear IRQ */
2036                 sky2_write16(hw, RAM_BUFFER(port, B3_RI_CTRL), RI_CLR_RD_PERR);
2037         }
2038
2039         if (status & Y2_IS_PAR_WR1) {
2040                 if (net_ratelimit())
2041                         printk(KERN_ERR PFX "%s: ram data write parity error\n",
2042                                dev->name);
2043
2044                 sky2_write16(hw, RAM_BUFFER(port, B3_RI_CTRL), RI_CLR_WR_PERR);
2045         }
2046
2047         if (status & Y2_IS_PAR_MAC1) {
2048                 if (net_ratelimit())
2049                         printk(KERN_ERR PFX "%s: MAC parity error\n", dev->name);
2050                 sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_CLI_TX_PE);
2051         }
2052
2053         if (status & Y2_IS_PAR_RX1) {
2054                 if (net_ratelimit())
2055                         printk(KERN_ERR PFX "%s: RX parity error\n", dev->name);
2056                 sky2_write32(hw, Q_ADDR(rxqaddr[port], Q_CSR), BMU_CLR_IRQ_PAR);
2057         }
2058
2059         if (status & Y2_IS_TCP_TXA1) {
2060                 if (net_ratelimit())
2061                         printk(KERN_ERR PFX "%s: TCP segmentation error\n",
2062                                dev->name);
2063                 sky2_write32(hw, Q_ADDR(txqaddr[port], Q_CSR), BMU_CLR_IRQ_TCP);
2064         }
2065 }
2066
2067 static void sky2_hw_intr(struct sky2_hw *hw)
2068 {
2069         u32 status = sky2_read32(hw, B0_HWE_ISRC);
2070
2071         if (status & Y2_IS_TIST_OV)
2072                 sky2_write8(hw, GMAC_TI_ST_CTRL, GMT_ST_CLR_IRQ);
2073
2074         if (status & (Y2_IS_MST_ERR | Y2_IS_IRQ_STAT)) {
2075                 u16 pci_err;
2076
2077                 pci_err = sky2_pci_read16(hw, PCI_STATUS);
2078                 if (net_ratelimit())
2079                         printk(KERN_ERR PFX "%s: pci hw error (0x%x)\n",
2080                                pci_name(hw->pdev), pci_err);
2081
2082                 sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
2083                 sky2_pci_write16(hw, PCI_STATUS,
2084                                       pci_err | PCI_STATUS_ERROR_BITS);
2085                 sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
2086         }
2087
2088         if (status & Y2_IS_PCI_EXP) {
2089                 /* PCI-Express uncorrectable Error occurred */
2090                 u32 pex_err;
2091
2092                 pex_err = sky2_pci_read32(hw, PEX_UNC_ERR_STAT);
2093
2094                 if (net_ratelimit())
2095                         printk(KERN_ERR PFX "%s: pci express error (0x%x)\n",
2096                                pci_name(hw->pdev), pex_err);
2097
2098                 /* clear the interrupt */
2099                 sky2_write32(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
2100                 sky2_pci_write32(hw, PEX_UNC_ERR_STAT,
2101                                        0xffffffffUL);
2102                 sky2_write32(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
2103
2104                 if (pex_err & PEX_FATAL_ERRORS) {
2105                         u32 hwmsk = sky2_read32(hw, B0_HWE_IMSK);
2106                         hwmsk &= ~Y2_IS_PCI_EXP;
2107                         sky2_write32(hw, B0_HWE_IMSK, hwmsk);
2108                 }
2109         }
2110
2111         if (status & Y2_HWE_L1_MASK)
2112                 sky2_hw_error(hw, 0, status);
2113         status >>= 8;
2114         if (status & Y2_HWE_L1_MASK)
2115                 sky2_hw_error(hw, 1, status);
2116 }
2117
2118 static void sky2_mac_intr(struct sky2_hw *hw, unsigned port)
2119 {
2120         struct net_device *dev = hw->dev[port];
2121         struct sky2_port *sky2 = netdev_priv(dev);
2122         u8 status = sky2_read8(hw, SK_REG(port, GMAC_IRQ_SRC));
2123
2124         if (netif_msg_intr(sky2))
2125                 printk(KERN_INFO PFX "%s: mac interrupt status 0x%x\n",
2126                        dev->name, status);
2127
2128         if (status & GM_IS_RX_FF_OR) {
2129                 ++sky2->net_stats.rx_fifo_errors;
2130                 sky2_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_CLI_RX_FO);
2131         }
2132
2133         if (status & GM_IS_TX_FF_UR) {
2134                 ++sky2->net_stats.tx_fifo_errors;
2135                 sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_CLI_TX_FU);
2136         }
2137 }
2138
2139 /* This should never happen it is a fatal situation */
2140 static void sky2_descriptor_error(struct sky2_hw *hw, unsigned port,
2141                                   const char *rxtx, u32 mask)
2142 {
2143         struct net_device *dev = hw->dev[port];
2144         struct sky2_port *sky2 = netdev_priv(dev);
2145         u32 imask;
2146
2147         printk(KERN_ERR PFX "%s: %s descriptor error (hardware problem)\n",
2148                dev ? dev->name : "<not registered>", rxtx);
2149
2150         imask = sky2_read32(hw, B0_IMSK);
2151         imask &= ~mask;
2152         sky2_write32(hw, B0_IMSK, imask);
2153
2154         if (dev) {
2155                 spin_lock(&sky2->phy_lock);
2156                 sky2_link_down(sky2);
2157                 spin_unlock(&sky2->phy_lock);
2158         }
2159 }
2160
2161 /* If idle then force a fake soft NAPI poll once a second
2162  * to work around cases where sharing an edge triggered interrupt.
2163  */
2164 static inline void sky2_idle_start(struct sky2_hw *hw)
2165 {
2166         if (idle_timeout > 0)
2167                 mod_timer(&hw->idle_timer,
2168                           jiffies + msecs_to_jiffies(idle_timeout));
2169 }
2170
2171 static void sky2_idle(unsigned long arg)
2172 {
2173         struct sky2_hw *hw = (struct sky2_hw *) arg;
2174         struct net_device *dev = hw->dev[0];
2175
2176         if (__netif_rx_schedule_prep(dev))
2177                 __netif_rx_schedule(dev);
2178
2179         mod_timer(&hw->idle_timer, jiffies + msecs_to_jiffies(idle_timeout));
2180 }
2181
2182
2183 static int sky2_poll(struct net_device *dev0, int *budget)
2184 {
2185         struct sky2_hw *hw = ((struct sky2_port *) netdev_priv(dev0))->hw;
2186         int work_limit = min(dev0->quota, *budget);
2187         int work_done = 0;
2188         u32 status = sky2_read32(hw, B0_Y2_SP_EISR);
2189
2190         if (!~status)
2191                 goto out;
2192
2193         if (status & Y2_IS_HW_ERR)
2194                 sky2_hw_intr(hw);
2195
2196         if (status & Y2_IS_IRQ_PHY1)
2197                 sky2_phy_intr(hw, 0);
2198
2199         if (status & Y2_IS_IRQ_PHY2)
2200                 sky2_phy_intr(hw, 1);
2201
2202         if (status & Y2_IS_IRQ_MAC1)
2203                 sky2_mac_intr(hw, 0);
2204
2205         if (status & Y2_IS_IRQ_MAC2)
2206                 sky2_mac_intr(hw, 1);
2207
2208         if (status & Y2_IS_CHK_RX1)
2209                 sky2_descriptor_error(hw, 0, "receive", Y2_IS_CHK_RX1);
2210
2211         if (status & Y2_IS_CHK_RX2)
2212                 sky2_descriptor_error(hw, 1, "receive", Y2_IS_CHK_RX2);
2213
2214         if (status & Y2_IS_CHK_TXA1)
2215                 sky2_descriptor_error(hw, 0, "transmit", Y2_IS_CHK_TXA1);
2216
2217         if (status & Y2_IS_CHK_TXA2)
2218                 sky2_descriptor_error(hw, 1, "transmit", Y2_IS_CHK_TXA2);
2219
2220         work_done = sky2_status_intr(hw, work_limit);
2221         *budget -= work_done;
2222         dev0->quota -= work_done;
2223
2224         if (status & Y2_IS_STAT_BMU)
2225                 sky2_write32(hw, STAT_CTRL, SC_STAT_CLR_IRQ);
2226
2227         if (sky2_more_work(hw))
2228                 return 1;
2229 out:
2230         netif_rx_complete(dev0);
2231
2232         sky2_read32(hw, B0_Y2_SP_LISR);
2233         return 0;
2234 }
2235
2236 static irqreturn_t sky2_intr(int irq, void *dev_id, struct pt_regs *regs)
2237 {
2238         struct sky2_hw *hw = dev_id;
2239         struct net_device *dev0 = hw->dev[0];
2240         u32 status;
2241
2242         /* Reading this mask interrupts as side effect */
2243         status = sky2_read32(hw, B0_Y2_SP_ISRC2);
2244         if (status == 0 || status == ~0)
2245                 return IRQ_NONE;
2246
2247         prefetch(&hw->st_le[hw->st_idx]);
2248         if (likely(__netif_rx_schedule_prep(dev0)))
2249                 __netif_rx_schedule(dev0);
2250
2251         return IRQ_HANDLED;
2252 }
2253
2254 #ifdef CONFIG_NET_POLL_CONTROLLER
2255 static void sky2_netpoll(struct net_device *dev)
2256 {
2257         struct sky2_port *sky2 = netdev_priv(dev);
2258
2259         sky2_intr(sky2->hw->pdev->irq, sky2->hw, NULL);
2260 }
2261 #endif
2262
2263 /* Chip internal frequency for clock calculations */
2264 static inline u32 sky2_mhz(const struct sky2_hw *hw)
2265 {
2266         switch (hw->chip_id) {
2267         case CHIP_ID_YUKON_EC:
2268         case CHIP_ID_YUKON_EC_U:
2269                 return 125;     /* 125 Mhz */
2270         case CHIP_ID_YUKON_FE:
2271                 return 100;     /* 100 Mhz */
2272         default:                /* YUKON_XL */
2273                 return 156;     /* 156 Mhz */
2274         }
2275 }
2276
2277 static inline u32 sky2_us2clk(const struct sky2_hw *hw, u32 us)
2278 {
2279         return sky2_mhz(hw) * us;
2280 }
2281
2282 static inline u32 sky2_clk2us(const struct sky2_hw *hw, u32 clk)
2283 {
2284         return clk / sky2_mhz(hw);
2285 }
2286
2287
2288 static int __devinit sky2_reset(struct sky2_hw *hw)
2289 {
2290         u16 status;
2291         u8 t8, pmd_type;
2292         int i;
2293
2294         sky2_write8(hw, B0_CTST, CS_RST_CLR);
2295
2296         hw->chip_id = sky2_read8(hw, B2_CHIP_ID);
2297         if (hw->chip_id < CHIP_ID_YUKON_XL || hw->chip_id > CHIP_ID_YUKON_FE) {
2298                 printk(KERN_ERR PFX "%s: unsupported chip type 0x%x\n",
2299                        pci_name(hw->pdev), hw->chip_id);
2300                 return -EOPNOTSUPP;
2301         }
2302
2303         hw->chip_rev = (sky2_read8(hw, B2_MAC_CFG) & CFG_CHIP_R_MSK) >> 4;
2304
2305         /* This rev is really old, and requires untested workarounds */
2306         if (hw->chip_id == CHIP_ID_YUKON_EC && hw->chip_rev == CHIP_REV_YU_EC_A1) {
2307                 printk(KERN_ERR PFX "%s: unsupported revision Yukon-%s (0x%x) rev %d\n",
2308                        pci_name(hw->pdev), yukon2_name[hw->chip_id - CHIP_ID_YUKON_XL],
2309                        hw->chip_id, hw->chip_rev);
2310                 return -EOPNOTSUPP;
2311         }
2312
2313         /* disable ASF */
2314         if (hw->chip_id <= CHIP_ID_YUKON_EC) {
2315                 sky2_write8(hw, B28_Y2_ASF_STAT_CMD, Y2_ASF_RESET);
2316                 sky2_write16(hw, B0_CTST, Y2_ASF_DISABLE);
2317         }
2318
2319         /* do a SW reset */
2320         sky2_write8(hw, B0_CTST, CS_RST_SET);
2321         sky2_write8(hw, B0_CTST, CS_RST_CLR);
2322
2323         /* clear PCI errors, if any */
2324         status = sky2_pci_read16(hw, PCI_STATUS);
2325
2326         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
2327         sky2_pci_write16(hw, PCI_STATUS, status | PCI_STATUS_ERROR_BITS);
2328
2329
2330         sky2_write8(hw, B0_CTST, CS_MRST_CLR);
2331
2332         /* clear any PEX errors */
2333         if (pci_find_capability(hw->pdev, PCI_CAP_ID_EXP))
2334                 sky2_pci_write32(hw, PEX_UNC_ERR_STAT, 0xffffffffUL);
2335
2336
2337         pmd_type = sky2_read8(hw, B2_PMD_TYP);
2338         hw->copper = !(pmd_type == 'L' || pmd_type == 'S');
2339
2340         hw->ports = 1;
2341         t8 = sky2_read8(hw, B2_Y2_HW_RES);
2342         if ((t8 & CFG_DUAL_MAC_MSK) == CFG_DUAL_MAC_MSK) {
2343                 if (!(sky2_read8(hw, B2_Y2_CLK_GATE) & Y2_STATUS_LNK2_INAC))
2344                         ++hw->ports;
2345         }
2346
2347         sky2_set_power_state(hw, PCI_D0);
2348
2349         for (i = 0; i < hw->ports; i++) {
2350                 sky2_write8(hw, SK_REG(i, GMAC_LINK_CTRL), GMLC_RST_SET);
2351                 sky2_write8(hw, SK_REG(i, GMAC_LINK_CTRL), GMLC_RST_CLR);
2352         }
2353
2354         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
2355
2356         /* Clear I2C IRQ noise */
2357         sky2_write32(hw, B2_I2C_IRQ, 1);
2358
2359         /* turn off hardware timer (unused) */
2360         sky2_write8(hw, B2_TI_CTRL, TIM_STOP);
2361         sky2_write8(hw, B2_TI_CTRL, TIM_CLR_IRQ);
2362
2363         sky2_write8(hw, B0_Y2LED, LED_STAT_ON);
2364
2365         /* Turn off descriptor polling */
2366         sky2_write32(hw, B28_DPT_CTRL, DPT_STOP);
2367
2368         /* Turn off receive timestamp */
2369         sky2_write8(hw, GMAC_TI_ST_CTRL, GMT_ST_STOP);
2370         sky2_write8(hw, GMAC_TI_ST_CTRL, GMT_ST_CLR_IRQ);
2371
2372         /* enable the Tx Arbiters */
2373         for (i = 0; i < hw->ports; i++)
2374                 sky2_write8(hw, SK_REG(i, TXA_CTRL), TXA_ENA_ARB);
2375
2376         /* Initialize ram interface */
2377         for (i = 0; i < hw->ports; i++) {
2378                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_CTRL), RI_RST_CLR);
2379
2380                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_R1), SK_RI_TO_53);
2381                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XA1), SK_RI_TO_53);
2382                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XS1), SK_RI_TO_53);
2383                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_R1), SK_RI_TO_53);
2384                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XA1), SK_RI_TO_53);
2385                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XS1), SK_RI_TO_53);
2386                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_R2), SK_RI_TO_53);
2387                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XA2), SK_RI_TO_53);
2388                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XS2), SK_RI_TO_53);
2389                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_R2), SK_RI_TO_53);
2390                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XA2), SK_RI_TO_53);
2391                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XS2), SK_RI_TO_53);
2392         }
2393
2394         sky2_write32(hw, B0_HWE_IMSK, Y2_HWE_ALL_MASK);
2395
2396         for (i = 0; i < hw->ports; i++)
2397                 sky2_phy_reset(hw, i);
2398
2399         memset(hw->st_le, 0, STATUS_LE_BYTES);
2400         hw->st_idx = 0;
2401
2402         sky2_write32(hw, STAT_CTRL, SC_STAT_RST_SET);
2403         sky2_write32(hw, STAT_CTRL, SC_STAT_RST_CLR);
2404
2405         sky2_write32(hw, STAT_LIST_ADDR_LO, hw->st_dma);
2406         sky2_write32(hw, STAT_LIST_ADDR_HI, (u64) hw->st_dma >> 32);
2407
2408         /* Set the list last index */
2409         sky2_write16(hw, STAT_LAST_IDX, STATUS_RING_SIZE - 1);
2410
2411         sky2_write16(hw, STAT_TX_IDX_TH, 10);
2412         sky2_write8(hw, STAT_FIFO_WM, 16);
2413
2414         /* set Status-FIFO ISR watermark */
2415         if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev == 0)
2416                 sky2_write8(hw, STAT_FIFO_ISR_WM, 4);
2417         else
2418                 sky2_write8(hw, STAT_FIFO_ISR_WM, 16);
2419
2420         sky2_write32(hw, STAT_TX_TIMER_INI, sky2_us2clk(hw, 1000));
2421         sky2_write32(hw, STAT_ISR_TIMER_INI, sky2_us2clk(hw, 20));
2422         sky2_write32(hw, STAT_LEV_TIMER_INI, sky2_us2clk(hw, 100));
2423
2424         /* enable status unit */
2425         sky2_write32(hw, STAT_CTRL, SC_STAT_OP_ON);
2426
2427         sky2_write8(hw, STAT_TX_TIMER_CTRL, TIM_START);
2428         sky2_write8(hw, STAT_LEV_TIMER_CTRL, TIM_START);
2429         sky2_write8(hw, STAT_ISR_TIMER_CTRL, TIM_START);
2430
2431         return 0;
2432 }
2433
2434 static u32 sky2_supported_modes(const struct sky2_hw *hw)
2435 {
2436         u32 modes;
2437         if (hw->copper) {
2438                 modes = SUPPORTED_10baseT_Half
2439                     | SUPPORTED_10baseT_Full
2440                     | SUPPORTED_100baseT_Half
2441                     | SUPPORTED_100baseT_Full
2442                     | SUPPORTED_Autoneg | SUPPORTED_TP;
2443
2444                 if (hw->chip_id != CHIP_ID_YUKON_FE)
2445                         modes |= SUPPORTED_1000baseT_Half
2446                             | SUPPORTED_1000baseT_Full;
2447         } else
2448                 modes = SUPPORTED_1000baseT_Full | SUPPORTED_FIBRE
2449                     | SUPPORTED_Autoneg;
2450         return modes;
2451 }
2452
2453 static int sky2_get_settings(struct net_device *dev, struct ethtool_cmd *ecmd)
2454 {
2455         struct sky2_port *sky2 = netdev_priv(dev);
2456         struct sky2_hw *hw = sky2->hw;
2457
2458         ecmd->transceiver = XCVR_INTERNAL;
2459         ecmd->supported = sky2_supported_modes(hw);
2460         ecmd->phy_address = PHY_ADDR_MARV;
2461         if (hw->copper) {
2462                 ecmd->supported = SUPPORTED_10baseT_Half
2463                     | SUPPORTED_10baseT_Full
2464                     | SUPPORTED_100baseT_Half
2465                     | SUPPORTED_100baseT_Full
2466                     | SUPPORTED_1000baseT_Half
2467                     | SUPPORTED_1000baseT_Full
2468                     | SUPPORTED_Autoneg | SUPPORTED_TP;
2469                 ecmd->port = PORT_TP;
2470         } else
2471                 ecmd->port = PORT_FIBRE;
2472
2473         ecmd->advertising = sky2->advertising;
2474         ecmd->autoneg = sky2->autoneg;
2475         ecmd->speed = sky2->speed;
2476         ecmd->duplex = sky2->duplex;
2477         return 0;
2478 }
2479
2480 static int sky2_set_settings(struct net_device *dev, struct ethtool_cmd *ecmd)
2481 {
2482         struct sky2_port *sky2 = netdev_priv(dev);
2483         const struct sky2_hw *hw = sky2->hw;
2484         u32 supported = sky2_supported_modes(hw);
2485
2486         if (ecmd->autoneg == AUTONEG_ENABLE) {
2487                 ecmd->advertising = supported;
2488                 sky2->duplex = -1;
2489                 sky2->speed = -1;
2490         } else {
2491                 u32 setting;
2492
2493                 switch (ecmd->speed) {
2494                 case SPEED_1000:
2495                         if (ecmd->duplex == DUPLEX_FULL)
2496                                 setting = SUPPORTED_1000baseT_Full;
2497                         else if (ecmd->duplex == DUPLEX_HALF)
2498                                 setting = SUPPORTED_1000baseT_Half;
2499                         else
2500                                 return -EINVAL;
2501                         break;
2502                 case SPEED_100:
2503                         if (ecmd->duplex == DUPLEX_FULL)
2504                                 setting = SUPPORTED_100baseT_Full;
2505                         else if (ecmd->duplex == DUPLEX_HALF)
2506                                 setting = SUPPORTED_100baseT_Half;
2507                         else
2508                                 return -EINVAL;
2509                         break;
2510
2511                 case SPEED_10:
2512                         if (ecmd->duplex == DUPLEX_FULL)
2513                                 setting = SUPPORTED_10baseT_Full;
2514                         else if (ecmd->duplex == DUPLEX_HALF)
2515                                 setting = SUPPORTED_10baseT_Half;
2516                         else
2517                                 return -EINVAL;
2518                         break;
2519                 default:
2520                         return -EINVAL;
2521                 }
2522
2523                 if ((setting & supported) == 0)
2524                         return -EINVAL;
2525
2526                 sky2->speed = ecmd->speed;
2527                 sky2->duplex = ecmd->duplex;
2528         }
2529
2530         sky2->autoneg = ecmd->autoneg;
2531         sky2->advertising = ecmd->advertising;
2532
2533         if (netif_running(dev))
2534                 sky2_phy_reinit(sky2);
2535
2536         return 0;
2537 }
2538
2539 static void sky2_get_drvinfo(struct net_device *dev,
2540                              struct ethtool_drvinfo *info)
2541 {
2542         struct sky2_port *sky2 = netdev_priv(dev);
2543
2544         strcpy(info->driver, DRV_NAME);
2545         strcpy(info->version, DRV_VERSION);
2546         strcpy(info->fw_version, "N/A");
2547         strcpy(info->bus_info, pci_name(sky2->hw->pdev));
2548 }
2549
2550 static const struct sky2_stat {
2551         char name[ETH_GSTRING_LEN];
2552         u16 offset;
2553 } sky2_stats[] = {
2554         { "tx_bytes",      GM_TXO_OK_HI },
2555         { "rx_bytes",      GM_RXO_OK_HI },
2556         { "tx_broadcast",  GM_TXF_BC_OK },
2557         { "rx_broadcast",  GM_RXF_BC_OK },
2558         { "tx_multicast",  GM_TXF_MC_OK },
2559         { "rx_multicast",  GM_RXF_MC_OK },
2560         { "tx_unicast",    GM_TXF_UC_OK },
2561         { "rx_unicast",    GM_RXF_UC_OK },
2562         { "tx_mac_pause",  GM_TXF_MPAUSE },
2563         { "rx_mac_pause",  GM_RXF_MPAUSE },
2564         { "collisions",    GM_TXF_COL },
2565         { "late_collision",GM_TXF_LAT_COL },
2566         { "aborted",       GM_TXF_ABO_COL },
2567         { "single_collisions", GM_TXF_SNG_COL },
2568         { "multi_collisions", GM_TXF_MUL_COL },
2569
2570         { "rx_short",      GM_RXF_SHT },
2571         { "rx_runt",       GM_RXE_FRAG },
2572         { "rx_64_byte_packets", GM_RXF_64B },
2573         { "rx_65_to_127_byte_packets", GM_RXF_127B },
2574         { "rx_128_to_255_byte_packets", GM_RXF_255B },
2575         { "rx_256_to_511_byte_packets", GM_RXF_511B },
2576         { "rx_512_to_1023_byte_packets", GM_RXF_1023B },
2577         { "rx_1024_to_1518_byte_packets", GM_RXF_1518B },
2578         { "rx_1518_to_max_byte_packets", GM_RXF_MAX_SZ },
2579         { "rx_too_long",   GM_RXF_LNG_ERR },
2580         { "rx_fifo_overflow", GM_RXE_FIFO_OV },
2581         { "rx_jabber",     GM_RXF_JAB_PKT },
2582         { "rx_fcs_error",   GM_RXF_FCS_ERR },
2583
2584         { "tx_64_byte_packets", GM_TXF_64B },
2585         { "tx_65_to_127_byte_packets", GM_TXF_127B },
2586         { "tx_128_to_255_byte_packets", GM_TXF_255B },
2587         { "tx_256_to_511_byte_packets", GM_TXF_511B },
2588         { "tx_512_to_1023_byte_packets", GM_TXF_1023B },
2589         { "tx_1024_to_1518_byte_packets", GM_TXF_1518B },
2590         { "tx_1519_to_max_byte_packets", GM_TXF_MAX_SZ },
2591         { "tx_fifo_underrun", GM_TXE_FIFO_UR },
2592 };
2593
2594 static u32 sky2_get_rx_csum(struct net_device *dev)
2595 {
2596         struct sky2_port *sky2 = netdev_priv(dev);
2597
2598         return sky2->rx_csum;
2599 }
2600
2601 static int sky2_set_rx_csum(struct net_device *dev, u32 data)
2602 {
2603         struct sky2_port *sky2 = netdev_priv(dev);
2604
2605         sky2->rx_csum = data;
2606
2607         sky2_write32(sky2->hw, Q_ADDR(rxqaddr[sky2->port], Q_CSR),
2608                      data ? BMU_ENA_RX_CHKSUM : BMU_DIS_RX_CHKSUM);
2609
2610         return 0;
2611 }
2612
2613 static u32 sky2_get_msglevel(struct net_device *netdev)
2614 {
2615         struct sky2_port *sky2 = netdev_priv(netdev);
2616         return sky2->msg_enable;
2617 }
2618
2619 static int sky2_nway_reset(struct net_device *dev)
2620 {
2621         struct sky2_port *sky2 = netdev_priv(dev);
2622
2623         if (sky2->autoneg != AUTONEG_ENABLE)
2624                 return -EINVAL;
2625
2626         sky2_phy_reinit(sky2);
2627
2628         return 0;
2629 }
2630
2631 static void sky2_phy_stats(struct sky2_port *sky2, u64 * data, unsigned count)
2632 {
2633         struct sky2_hw *hw = sky2->hw;
2634         unsigned port = sky2->port;
2635         int i;
2636
2637         data[0] = (u64) gma_read32(hw, port, GM_TXO_OK_HI) << 32
2638             | (u64) gma_read32(hw, port, GM_TXO_OK_LO);
2639         data[1] = (u64) gma_read32(hw, port, GM_RXO_OK_HI) << 32
2640             | (u64) gma_read32(hw, port, GM_RXO_OK_LO);
2641
2642         for (i = 2; i < count; i++)
2643                 data[i] = (u64) gma_read32(hw, port, sky2_stats[i].offset);
2644 }
2645
2646 static void sky2_set_msglevel(struct net_device *netdev, u32 value)
2647 {
2648         struct sky2_port *sky2 = netdev_priv(netdev);
2649         sky2->msg_enable = value;
2650 }
2651
2652 static int sky2_get_stats_count(struct net_device *dev)
2653 {
2654         return ARRAY_SIZE(sky2_stats);
2655 }
2656
2657 static void sky2_get_ethtool_stats(struct net_device *dev,
2658                                    struct ethtool_stats *stats, u64 * data)
2659 {
2660         struct sky2_port *sky2 = netdev_priv(dev);
2661
2662         sky2_phy_stats(sky2, data, ARRAY_SIZE(sky2_stats));
2663 }
2664
2665 static void sky2_get_strings(struct net_device *dev, u32 stringset, u8 * data)
2666 {
2667         int i;
2668
2669         switch (stringset) {
2670         case ETH_SS_STATS:
2671                 for (i = 0; i < ARRAY_SIZE(sky2_stats); i++)
2672                         memcpy(data + i * ETH_GSTRING_LEN,
2673                                sky2_stats[i].name, ETH_GSTRING_LEN);
2674                 break;
2675         }
2676 }
2677
2678 /* Use hardware MIB variables for critical path statistics and
2679  * transmit feedback not reported at interrupt.
2680  * Other errors are accounted for in interrupt handler.
2681  */
2682 static struct net_device_stats *sky2_get_stats(struct net_device *dev)
2683 {
2684         struct sky2_port *sky2 = netdev_priv(dev);
2685         u64 data[13];
2686
2687         sky2_phy_stats(sky2, data, ARRAY_SIZE(data));
2688
2689         sky2->net_stats.tx_bytes = data[0];
2690         sky2->net_stats.rx_bytes = data[1];
2691         sky2->net_stats.tx_packets = data[2] + data[4] + data[6];
2692         sky2->net_stats.rx_packets = data[3] + data[5] + data[7];
2693         sky2->net_stats.multicast = data[3] + data[5];
2694         sky2->net_stats.collisions = data[10];
2695         sky2->net_stats.tx_aborted_errors = data[12];
2696
2697         return &sky2->net_stats;
2698 }
2699
2700 static int sky2_set_mac_address(struct net_device *dev, void *p)
2701 {
2702         struct sky2_port *sky2 = netdev_priv(dev);
2703         struct sky2_hw *hw = sky2->hw;
2704         unsigned port = sky2->port;
2705         const struct sockaddr *addr = p;
2706
2707         if (!is_valid_ether_addr(addr->sa_data))
2708                 return -EADDRNOTAVAIL;
2709
2710         memcpy(dev->dev_addr, addr->sa_data, ETH_ALEN);
2711         memcpy_toio(hw->regs + B2_MAC_1 + port * 8,
2712                     dev->dev_addr, ETH_ALEN);
2713         memcpy_toio(hw->regs + B2_MAC_2 + port * 8,
2714                     dev->dev_addr, ETH_ALEN);
2715
2716         /* virtual address for data */
2717         gma_set_addr(hw, port, GM_SRC_ADDR_2L, dev->dev_addr);
2718
2719         /* physical address: used for pause frames */
2720         gma_set_addr(hw, port, GM_SRC_ADDR_1L, dev->dev_addr);
2721
2722         return 0;
2723 }
2724
2725 static void sky2_set_multicast(struct net_device *dev)
2726 {
2727         struct sky2_port *sky2 = netdev_priv(dev);
2728         struct sky2_hw *hw = sky2->hw;
2729         unsigned port = sky2->port;
2730         struct dev_mc_list *list = dev->mc_list;
2731         u16 reg;
2732         u8 filter[8];
2733
2734         memset(filter, 0, sizeof(filter));
2735
2736         reg = gma_read16(hw, port, GM_RX_CTRL);
2737         reg |= GM_RXCR_UCF_ENA;
2738
2739         if (dev->flags & IFF_PROMISC)   /* promiscuous */
2740                 reg &= ~(GM_RXCR_UCF_ENA | GM_RXCR_MCF_ENA);
2741         else if ((dev->flags & IFF_ALLMULTI) || dev->mc_count > 16)     /* all multicast */
2742                 memset(filter, 0xff, sizeof(filter));
2743         else if (dev->mc_count == 0)    /* no multicast */
2744                 reg &= ~GM_RXCR_MCF_ENA;
2745         else {
2746                 int i;
2747                 reg |= GM_RXCR_MCF_ENA;
2748
2749                 for (i = 0; list && i < dev->mc_count; i++, list = list->next) {
2750                         u32 bit = ether_crc(ETH_ALEN, list->dmi_addr) & 0x3f;
2751                         filter[bit / 8] |= 1 << (bit % 8);
2752                 }
2753         }
2754
2755         gma_write16(hw, port, GM_MC_ADDR_H1,
2756                     (u16) filter[0] | ((u16) filter[1] << 8));
2757         gma_write16(hw, port, GM_MC_ADDR_H2,
2758                     (u16) filter[2] | ((u16) filter[3] << 8));
2759         gma_write16(hw, port, GM_MC_ADDR_H3,
2760                     (u16) filter[4] | ((u16) filter[5] << 8));
2761         gma_write16(hw, port, GM_MC_ADDR_H4,
2762                     (u16) filter[6] | ((u16) filter[7] << 8));
2763
2764         gma_write16(hw, port, GM_RX_CTRL, reg);
2765 }
2766
2767 /* Can have one global because blinking is controlled by
2768  * ethtool and that is always under RTNL mutex
2769  */
2770 static void sky2_led(struct sky2_hw *hw, unsigned port, int on)
2771 {
2772         u16 pg;
2773
2774         switch (hw->chip_id) {
2775         case CHIP_ID_YUKON_XL:
2776                 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
2777                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
2778                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
2779                              on ? (PHY_M_LEDC_LOS_CTRL(1) |
2780                                    PHY_M_LEDC_INIT_CTRL(7) |
2781                                    PHY_M_LEDC_STA1_CTRL(7) |
2782                                    PHY_M_LEDC_STA0_CTRL(7))
2783                              : 0);
2784
2785                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
2786                 break;
2787
2788         default:
2789                 gm_phy_write(hw, port, PHY_MARV_LED_CTRL, 0);
2790                 gm_phy_write(hw, port, PHY_MARV_LED_OVER,
2791                              on ? PHY_M_LED_MO_DUP(MO_LED_ON) |
2792                              PHY_M_LED_MO_10(MO_LED_ON) |
2793                              PHY_M_LED_MO_100(MO_LED_ON) |
2794                              PHY_M_LED_MO_1000(MO_LED_ON) |
2795                              PHY_M_LED_MO_RX(MO_LED_ON)
2796                              : PHY_M_LED_MO_DUP(MO_LED_OFF) |
2797                              PHY_M_LED_MO_10(MO_LED_OFF) |
2798                              PHY_M_LED_MO_100(MO_LED_OFF) |
2799                              PHY_M_LED_MO_1000(MO_LED_OFF) |
2800                              PHY_M_LED_MO_RX(MO_LED_OFF));
2801
2802         }
2803 }
2804
2805 /* blink LED's for finding board */
2806 static int sky2_phys_id(struct net_device *dev, u32 data)
2807 {
2808         struct sky2_port *sky2 = netdev_priv(dev);
2809         struct sky2_hw *hw = sky2->hw;
2810         unsigned port = sky2->port;
2811         u16 ledctrl, ledover = 0;
2812         long ms;
2813         int interrupted;
2814         int onoff = 1;
2815
2816         if (!data || data > (u32) (MAX_SCHEDULE_TIMEOUT / HZ))
2817                 ms = jiffies_to_msecs(MAX_SCHEDULE_TIMEOUT);
2818         else
2819                 ms = data * 1000;
2820
2821         /* save initial values */
2822         spin_lock_bh(&sky2->phy_lock);
2823         if (hw->chip_id == CHIP_ID_YUKON_XL) {
2824                 u16 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
2825                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
2826                 ledctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
2827                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
2828         } else {
2829                 ledctrl = gm_phy_read(hw, port, PHY_MARV_LED_CTRL);
2830                 ledover = gm_phy_read(hw, port, PHY_MARV_LED_OVER);
2831         }
2832
2833         interrupted = 0;
2834         while (!interrupted && ms > 0) {
2835                 sky2_led(hw, port, onoff);
2836                 onoff = !onoff;
2837
2838                 spin_unlock_bh(&sky2->phy_lock);
2839                 interrupted = msleep_interruptible(250);
2840                 spin_lock_bh(&sky2->phy_lock);
2841
2842                 ms -= 250;
2843         }
2844
2845         /* resume regularly scheduled programming */
2846         if (hw->chip_id == CHIP_ID_YUKON_XL) {
2847                 u16 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
2848                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
2849                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ledctrl);
2850                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
2851         } else {
2852                 gm_phy_write(hw, port, PHY_MARV_LED_CTRL, ledctrl);
2853                 gm_phy_write(hw, port, PHY_MARV_LED_OVER, ledover);
2854         }
2855         spin_unlock_bh(&sky2->phy_lock);
2856
2857         return 0;
2858 }
2859
2860 static void sky2_get_pauseparam(struct net_device *dev,
2861                                 struct ethtool_pauseparam *ecmd)
2862 {
2863         struct sky2_port *sky2 = netdev_priv(dev);
2864
2865         ecmd->tx_pause = sky2->tx_pause;
2866         ecmd->rx_pause = sky2->rx_pause;
2867         ecmd->autoneg = sky2->autoneg;
2868 }
2869
2870 static int sky2_set_pauseparam(struct net_device *dev,
2871                                struct ethtool_pauseparam *ecmd)
2872 {
2873         struct sky2_port *sky2 = netdev_priv(dev);
2874         int err = 0;
2875
2876         sky2->autoneg = ecmd->autoneg;
2877         sky2->tx_pause = ecmd->tx_pause != 0;
2878         sky2->rx_pause = ecmd->rx_pause != 0;
2879
2880         sky2_phy_reinit(sky2);
2881
2882         return err;
2883 }
2884
2885 static int sky2_get_coalesce(struct net_device *dev,
2886                              struct ethtool_coalesce *ecmd)
2887 {
2888         struct sky2_port *sky2 = netdev_priv(dev);
2889         struct sky2_hw *hw = sky2->hw;
2890
2891         if (sky2_read8(hw, STAT_TX_TIMER_CTRL) == TIM_STOP)
2892                 ecmd->tx_coalesce_usecs = 0;
2893         else {
2894                 u32 clks = sky2_read32(hw, STAT_TX_TIMER_INI);
2895                 ecmd->tx_coalesce_usecs = sky2_clk2us(hw, clks);
2896         }
2897         ecmd->tx_max_coalesced_frames = sky2_read16(hw, STAT_TX_IDX_TH);
2898
2899         if (sky2_read8(hw, STAT_LEV_TIMER_CTRL) == TIM_STOP)
2900                 ecmd->rx_coalesce_usecs = 0;
2901         else {
2902                 u32 clks = sky2_read32(hw, STAT_LEV_TIMER_INI);
2903                 ecmd->rx_coalesce_usecs = sky2_clk2us(hw, clks);
2904         }
2905         ecmd->rx_max_coalesced_frames = sky2_read8(hw, STAT_FIFO_WM);
2906
2907         if (sky2_read8(hw, STAT_ISR_TIMER_CTRL) == TIM_STOP)
2908                 ecmd->rx_coalesce_usecs_irq = 0;
2909         else {
2910                 u32 clks = sky2_read32(hw, STAT_ISR_TIMER_INI);
2911                 ecmd->rx_coalesce_usecs_irq = sky2_clk2us(hw, clks);
2912         }
2913
2914         ecmd->rx_max_coalesced_frames_irq = sky2_read8(hw, STAT_FIFO_ISR_WM);
2915
2916         return 0;
2917 }
2918
2919 /* Note: this affect both ports */
2920 static int sky2_set_coalesce(struct net_device *dev,
2921                              struct ethtool_coalesce *ecmd)
2922 {
2923         struct sky2_port *sky2 = netdev_priv(dev);
2924         struct sky2_hw *hw = sky2->hw;
2925         const u32 tmax = sky2_clk2us(hw, 0x0ffffff);
2926
2927         if (ecmd->tx_coalesce_usecs > tmax ||
2928             ecmd->rx_coalesce_usecs > tmax ||
2929             ecmd->rx_coalesce_usecs_irq > tmax)
2930                 return -EINVAL;
2931
2932         if (ecmd->tx_max_coalesced_frames >= TX_RING_SIZE-1)
2933                 return -EINVAL;
2934         if (ecmd->rx_max_coalesced_frames > RX_MAX_PENDING)
2935                 return -EINVAL;
2936         if (ecmd->rx_max_coalesced_frames_irq >RX_MAX_PENDING)
2937                 return -EINVAL;
2938
2939         if (ecmd->tx_coalesce_usecs == 0)
2940                 sky2_write8(hw, STAT_TX_TIMER_CTRL, TIM_STOP);
2941         else {
2942                 sky2_write32(hw, STAT_TX_TIMER_INI,
2943                              sky2_us2clk(hw, ecmd->tx_coalesce_usecs));
2944                 sky2_write8(hw, STAT_TX_TIMER_CTRL, TIM_START);
2945         }
2946         sky2_write16(hw, STAT_TX_IDX_TH, ecmd->tx_max_coalesced_frames);
2947
2948         if (ecmd->rx_coalesce_usecs == 0)
2949                 sky2_write8(hw, STAT_LEV_TIMER_CTRL, TIM_STOP);
2950         else {
2951                 sky2_write32(hw, STAT_LEV_TIMER_INI,
2952                              sky2_us2clk(hw, ecmd->rx_coalesce_usecs));
2953                 sky2_write8(hw, STAT_LEV_TIMER_CTRL, TIM_START);
2954         }
2955         sky2_write8(hw, STAT_FIFO_WM, ecmd->rx_max_coalesced_frames);
2956
2957         if (ecmd->rx_coalesce_usecs_irq == 0)
2958                 sky2_write8(hw, STAT_ISR_TIMER_CTRL, TIM_STOP);
2959         else {
2960                 sky2_write32(hw, STAT_ISR_TIMER_INI,
2961                              sky2_us2clk(hw, ecmd->rx_coalesce_usecs_irq));
2962                 sky2_write8(hw, STAT_ISR_TIMER_CTRL, TIM_START);
2963         }
2964         sky2_write8(hw, STAT_FIFO_ISR_WM, ecmd->rx_max_coalesced_frames_irq);
2965         return 0;
2966 }
2967
2968 static void sky2_get_ringparam(struct net_device *dev,
2969                                struct ethtool_ringparam *ering)
2970 {
2971         struct sky2_port *sky2 = netdev_priv(dev);
2972
2973         ering->rx_max_pending = RX_MAX_PENDING;
2974         ering->rx_mini_max_pending = 0;
2975         ering->rx_jumbo_max_pending = 0;
2976         ering->tx_max_pending = TX_RING_SIZE - 1;
2977
2978         ering->rx_pending = sky2->rx_pending;
2979         ering->rx_mini_pending = 0;
2980         ering->rx_jumbo_pending = 0;
2981         ering->tx_pending = sky2->tx_pending;
2982 }
2983
2984 static int sky2_set_ringparam(struct net_device *dev,
2985                               struct ethtool_ringparam *ering)
2986 {
2987         struct sky2_port *sky2 = netdev_priv(dev);
2988         int err = 0;
2989
2990         if (ering->rx_pending > RX_MAX_PENDING ||
2991             ering->rx_pending < 8 ||
2992             ering->tx_pending < MAX_SKB_TX_LE ||
2993             ering->tx_pending > TX_RING_SIZE - 1)
2994                 return -EINVAL;
2995
2996         if (netif_running(dev))
2997                 sky2_down(dev);
2998
2999         sky2->rx_pending = ering->rx_pending;
3000         sky2->tx_pending = ering->tx_pending;
3001
3002         if (netif_running(dev)) {
3003                 err = sky2_up(dev);
3004                 if (err)
3005                         dev_close(dev);
3006                 else
3007                         sky2_set_multicast(dev);
3008         }
3009
3010         return err;
3011 }
3012
3013 static int sky2_get_regs_len(struct net_device *dev)
3014 {
3015         return 0x4000;
3016 }
3017
3018 /*
3019  * Returns copy of control register region
3020  * Note: access to the RAM address register set will cause timeouts.
3021  */
3022 static void sky2_get_regs(struct net_device *dev, struct ethtool_regs *regs,
3023                           void *p)
3024 {
3025         const struct sky2_port *sky2 = netdev_priv(dev);
3026         const void __iomem *io = sky2->hw->regs;
3027
3028         BUG_ON(regs->len < B3_RI_WTO_R1);
3029         regs->version = 1;
3030         memset(p, 0, regs->len);
3031
3032         memcpy_fromio(p, io, B3_RAM_ADDR);
3033
3034         memcpy_fromio(p + B3_RI_WTO_R1,
3035                       io + B3_RI_WTO_R1,
3036                       regs->len - B3_RI_WTO_R1);
3037 }
3038
3039 static struct ethtool_ops sky2_ethtool_ops = {
3040         .get_settings = sky2_get_settings,
3041         .set_settings = sky2_set_settings,
3042         .get_drvinfo = sky2_get_drvinfo,
3043         .get_msglevel = sky2_get_msglevel,
3044         .set_msglevel = sky2_set_msglevel,
3045         .nway_reset   = sky2_nway_reset,
3046         .get_regs_len = sky2_get_regs_len,
3047         .get_regs = sky2_get_regs,
3048         .get_link = ethtool_op_get_link,
3049         .get_sg = ethtool_op_get_sg,
3050         .set_sg = ethtool_op_set_sg,
3051         .get_tx_csum = ethtool_op_get_tx_csum,
3052         .set_tx_csum = ethtool_op_set_tx_csum,
3053         .get_tso = ethtool_op_get_tso,
3054         .set_tso = ethtool_op_set_tso,
3055         .get_rx_csum = sky2_get_rx_csum,
3056         .set_rx_csum = sky2_set_rx_csum,
3057         .get_strings = sky2_get_strings,
3058         .get_coalesce = sky2_get_coalesce,
3059         .set_coalesce = sky2_set_coalesce,
3060         .get_ringparam = sky2_get_ringparam,
3061         .set_ringparam = sky2_set_ringparam,
3062         .get_pauseparam = sky2_get_pauseparam,
3063         .set_pauseparam = sky2_set_pauseparam,
3064         .phys_id = sky2_phys_id,
3065         .get_stats_count = sky2_get_stats_count,
3066         .get_ethtool_stats = sky2_get_ethtool_stats,
3067         .get_perm_addr  = ethtool_op_get_perm_addr,
3068 };
3069
3070 /* Initialize network device */
3071 static __devinit struct net_device *sky2_init_netdev(struct sky2_hw *hw,
3072                                                      unsigned port, int highmem)
3073 {
3074         struct sky2_port *sky2;
3075         struct net_device *dev = alloc_etherdev(sizeof(*sky2));
3076
3077         if (!dev) {
3078                 printk(KERN_ERR "sky2 etherdev alloc failed");
3079                 return NULL;
3080         }
3081
3082         SET_MODULE_OWNER(dev);
3083         SET_NETDEV_DEV(dev, &hw->pdev->dev);
3084         dev->irq = hw->pdev->irq;
3085         dev->open = sky2_up;
3086         dev->stop = sky2_down;
3087         dev->do_ioctl = sky2_ioctl;
3088         dev->hard_start_xmit = sky2_xmit_frame;
3089         dev->get_stats = sky2_get_stats;
3090         dev->set_multicast_list = sky2_set_multicast;
3091         dev->set_mac_address = sky2_set_mac_address;
3092         dev->change_mtu = sky2_change_mtu;
3093         SET_ETHTOOL_OPS(dev, &sky2_ethtool_ops);
3094         dev->tx_timeout = sky2_tx_timeout;
3095         dev->watchdog_timeo = TX_WATCHDOG;
3096         if (port == 0)
3097                 dev->poll = sky2_poll;
3098         dev->weight = NAPI_WEIGHT;
3099 #ifdef CONFIG_NET_POLL_CONTROLLER
3100         dev->poll_controller = sky2_netpoll;
3101 #endif
3102
3103         sky2 = netdev_priv(dev);
3104         sky2->netdev = dev;
3105         sky2->hw = hw;
3106         sky2->msg_enable = netif_msg_init(debug, default_msg);
3107
3108         spin_lock_init(&sky2->tx_lock);
3109         /* Auto speed and flow control */
3110         sky2->autoneg = AUTONEG_ENABLE;
3111         sky2->tx_pause = 1;
3112         sky2->rx_pause = 1;
3113         sky2->duplex = -1;
3114         sky2->speed = -1;
3115         sky2->advertising = sky2_supported_modes(hw);
3116         sky2->rx_csum = 1;
3117
3118         spin_lock_init(&sky2->phy_lock);
3119         sky2->tx_pending = TX_DEF_PENDING;
3120         sky2->rx_pending = RX_DEF_PENDING;
3121         sky2->rx_bufsize = sky2_buf_size(ETH_DATA_LEN);
3122
3123         hw->dev[port] = dev;
3124
3125         sky2->port = port;
3126
3127         dev->features |= NETIF_F_LLTX;
3128         if (hw->chip_id != CHIP_ID_YUKON_EC_U)
3129                 dev->features |= NETIF_F_TSO;
3130         if (highmem)
3131                 dev->features |= NETIF_F_HIGHDMA;
3132         dev->features |= NETIF_F_IP_CSUM | NETIF_F_SG;
3133
3134 #ifdef SKY2_VLAN_TAG_USED
3135         dev->features |= NETIF_F_HW_VLAN_TX | NETIF_F_HW_VLAN_RX;
3136         dev->vlan_rx_register = sky2_vlan_rx_register;
3137         dev->vlan_rx_kill_vid = sky2_vlan_rx_kill_vid;
3138 #endif
3139
3140         /* read the mac address */
3141         memcpy_fromio(dev->dev_addr, hw->regs + B2_MAC_1 + port * 8, ETH_ALEN);
3142         memcpy(dev->perm_addr, dev->dev_addr, dev->addr_len);
3143
3144         /* device is off until link detection */
3145         netif_carrier_off(dev);
3146         netif_stop_queue(dev);
3147
3148         return dev;
3149 }
3150
3151 static void __devinit sky2_show_addr(struct net_device *dev)
3152 {
3153         const struct sky2_port *sky2 = netdev_priv(dev);
3154
3155         if (netif_msg_probe(sky2))
3156                 printk(KERN_INFO PFX "%s: addr %02x:%02x:%02x:%02x:%02x:%02x\n",
3157                        dev->name,
3158                        dev->dev_addr[0], dev->dev_addr[1], dev->dev_addr[2],
3159                        dev->dev_addr[3], dev->dev_addr[4], dev->dev_addr[5]);
3160 }
3161
3162 /* Handle software interrupt used during MSI test */
3163 static irqreturn_t __devinit sky2_test_intr(int irq, void *dev_id,
3164                                             struct pt_regs *regs)
3165 {
3166         struct sky2_hw *hw = dev_id;
3167         u32 status = sky2_read32(hw, B0_Y2_SP_ISRC2);
3168
3169         if (status == 0)
3170                 return IRQ_NONE;
3171
3172         if (status & Y2_IS_IRQ_SW) {
3173                 hw->msi_detected = 1;
3174                 wake_up(&hw->msi_wait);
3175                 sky2_write8(hw, B0_CTST, CS_CL_SW_IRQ);
3176         }
3177         sky2_write32(hw, B0_Y2_SP_ICR, 2);
3178
3179         return IRQ_HANDLED;
3180 }
3181
3182 /* Test interrupt path by forcing a a software IRQ */
3183 static int __devinit sky2_test_msi(struct sky2_hw *hw)
3184 {
3185         struct pci_dev *pdev = hw->pdev;
3186         int err;
3187
3188         sky2_write32(hw, B0_IMSK, Y2_IS_IRQ_SW);
3189
3190         err = request_irq(pdev->irq, sky2_test_intr, SA_SHIRQ, DRV_NAME, hw);
3191         if (err) {
3192                 printk(KERN_ERR PFX "%s: cannot assign irq %d\n",
3193                        pci_name(pdev), pdev->irq);
3194                 return err;
3195         }
3196
3197         init_waitqueue_head (&hw->msi_wait);
3198
3199         sky2_write8(hw, B0_CTST, CS_ST_SW_IRQ);
3200         wmb();
3201
3202         wait_event_timeout(hw->msi_wait, hw->msi_detected, HZ/10);
3203
3204         if (!hw->msi_detected) {
3205                 /* MSI test failed, go back to INTx mode */
3206                 printk(KERN_WARNING PFX "%s: No interrupt was generated using MSI, "
3207                        "switching to INTx mode. Please report this failure to "
3208                        "the PCI maintainer and include system chipset information.\n",
3209                        pci_name(pdev));
3210
3211                 err = -EOPNOTSUPP;
3212                 sky2_write8(hw, B0_CTST, CS_CL_SW_IRQ);
3213         }
3214
3215         sky2_write32(hw, B0_IMSK, 0);
3216
3217         free_irq(pdev->irq, hw);
3218
3219         return err;
3220 }
3221
3222 static int __devinit sky2_probe(struct pci_dev *pdev,
3223                                 const struct pci_device_id *ent)
3224 {
3225         struct net_device *dev, *dev1 = NULL;
3226         struct sky2_hw *hw;
3227         int err, pm_cap, using_dac = 0;
3228
3229         err = pci_enable_device(pdev);
3230         if (err) {
3231                 printk(KERN_ERR PFX "%s cannot enable PCI device\n",
3232                        pci_name(pdev));
3233                 goto err_out;
3234         }
3235
3236         err = pci_request_regions(pdev, DRV_NAME);
3237         if (err) {
3238                 printk(KERN_ERR PFX "%s cannot obtain PCI resources\n",
3239                        pci_name(pdev));
3240                 goto err_out;
3241         }
3242
3243         pci_set_master(pdev);
3244
3245         /* Find power-management capability. */
3246         pm_cap = pci_find_capability(pdev, PCI_CAP_ID_PM);
3247         if (pm_cap == 0) {
3248                 printk(KERN_ERR PFX "Cannot find PowerManagement capability, "
3249                        "aborting.\n");
3250                 err = -EIO;
3251                 goto err_out_free_regions;
3252         }
3253
3254         if (sizeof(dma_addr_t) > sizeof(u32) &&
3255             !(err = pci_set_dma_mask(pdev, DMA_64BIT_MASK))) {
3256                 using_dac = 1;
3257                 err = pci_set_consistent_dma_mask(pdev, DMA_64BIT_MASK);
3258                 if (err < 0) {
3259                         printk(KERN_ERR PFX "%s unable to obtain 64 bit DMA "
3260                                "for consistent allocations\n", pci_name(pdev));
3261                         goto err_out_free_regions;
3262                 }
3263
3264         } else {
3265                 err = pci_set_dma_mask(pdev, DMA_32BIT_MASK);
3266                 if (err) {
3267                         printk(KERN_ERR PFX "%s no usable DMA configuration\n",
3268                                pci_name(pdev));
3269                         goto err_out_free_regions;
3270                 }
3271         }
3272
3273         err = -ENOMEM;
3274         hw = kzalloc(sizeof(*hw), GFP_KERNEL);
3275         if (!hw) {
3276                 printk(KERN_ERR PFX "%s: cannot allocate hardware struct\n",
3277                        pci_name(pdev));
3278                 goto err_out_free_regions;
3279         }
3280
3281         hw->pdev = pdev;
3282
3283         hw->regs = ioremap_nocache(pci_resource_start(pdev, 0), 0x4000);
3284         if (!hw->regs) {
3285                 printk(KERN_ERR PFX "%s: cannot map device registers\n",
3286                        pci_name(pdev));
3287                 goto err_out_free_hw;
3288         }
3289         hw->pm_cap = pm_cap;
3290
3291 #ifdef __BIG_ENDIAN
3292         /* byte swap descriptors in hardware */
3293         {
3294                 u32 reg;
3295
3296                 reg = sky2_pci_read32(hw, PCI_DEV_REG2);
3297                 reg |= PCI_REV_DESC;
3298                 sky2_pci_write32(hw, PCI_DEV_REG2, reg);
3299         }
3300 #endif
3301
3302         /* ring for status responses */
3303         hw->st_le = pci_alloc_consistent(hw->pdev, STATUS_LE_BYTES,
3304                                          &hw->st_dma);
3305         if (!hw->st_le)
3306                 goto err_out_iounmap;
3307
3308         err = sky2_reset(hw);
3309         if (err)
3310                 goto err_out_iounmap;
3311
3312         printk(KERN_INFO PFX "v%s addr 0x%lx irq %d Yukon-%s (0x%x) rev %d\n",
3313                DRV_VERSION, pci_resource_start(pdev, 0), pdev->irq,
3314                yukon2_name[hw->chip_id - CHIP_ID_YUKON_XL],
3315                hw->chip_id, hw->chip_rev);
3316
3317         dev = sky2_init_netdev(hw, 0, using_dac);
3318         if (!dev)
3319                 goto err_out_free_pci;
3320
3321         err = register_netdev(dev);
3322         if (err) {
3323                 printk(KERN_ERR PFX "%s: cannot register net device\n",
3324                        pci_name(pdev));
3325                 goto err_out_free_netdev;
3326         }
3327
3328         sky2_show_addr(dev);
3329
3330         if (hw->ports > 1 && (dev1 = sky2_init_netdev(hw, 1, using_dac))) {
3331                 if (register_netdev(dev1) == 0)
3332                         sky2_show_addr(dev1);
3333                 else {
3334                         /* Failure to register second port need not be fatal */
3335                         printk(KERN_WARNING PFX
3336                                "register of second port failed\n");
3337                         hw->dev[1] = NULL;
3338                         free_netdev(dev1);
3339                 }
3340         }
3341
3342         if (!disable_msi && pci_enable_msi(pdev) == 0) {
3343                 err = sky2_test_msi(hw);
3344                 if (err == -EOPNOTSUPP)
3345                         pci_disable_msi(pdev);
3346                 else if (err)
3347                         goto err_out_unregister;
3348         }
3349
3350         err = request_irq(pdev->irq,  sky2_intr, SA_SHIRQ, DRV_NAME, hw);
3351         if (err) {
3352                 printk(KERN_ERR PFX "%s: cannot assign irq %d\n",
3353                        pci_name(pdev), pdev->irq);
3354                 goto err_out_unregister;
3355         }
3356
3357         sky2_write32(hw, B0_IMSK, Y2_IS_BASE);
3358
3359         setup_timer(&hw->idle_timer, sky2_idle, (unsigned long) hw);
3360         sky2_idle_start(hw);
3361
3362         pci_set_drvdata(pdev, hw);
3363
3364         return 0;
3365
3366 err_out_unregister:
3367         pci_disable_msi(pdev);
3368         if (dev1) {
3369                 unregister_netdev(dev1);
3370                 free_netdev(dev1);
3371         }
3372         unregister_netdev(dev);
3373 err_out_free_netdev:
3374         free_netdev(dev);
3375 err_out_free_pci:
3376         sky2_write8(hw, B0_CTST, CS_RST_SET);
3377         pci_free_consistent(hw->pdev, STATUS_LE_BYTES, hw->st_le, hw->st_dma);
3378 err_out_iounmap:
3379         iounmap(hw->regs);
3380 err_out_free_hw:
3381         kfree(hw);
3382 err_out_free_regions:
3383         pci_release_regions(pdev);
3384         pci_disable_device(pdev);
3385 err_out:
3386         return err;
3387 }
3388
3389 static void __devexit sky2_remove(struct pci_dev *pdev)
3390 {
3391         struct sky2_hw *hw = pci_get_drvdata(pdev);
3392         struct net_device *dev0, *dev1;
3393
3394         if (!hw)
3395                 return;
3396
3397         del_timer_sync(&hw->idle_timer);
3398
3399         sky2_write32(hw, B0_IMSK, 0);
3400         synchronize_irq(hw->pdev->irq);
3401
3402         dev0 = hw->dev[0];
3403         dev1 = hw->dev[1];
3404         if (dev1)
3405                 unregister_netdev(dev1);
3406         unregister_netdev(dev0);
3407
3408         sky2_set_power_state(hw, PCI_D3hot);
3409         sky2_write16(hw, B0_Y2LED, LED_STAT_OFF);
3410         sky2_write8(hw, B0_CTST, CS_RST_SET);
3411         sky2_read8(hw, B0_CTST);
3412
3413         free_irq(pdev->irq, hw);
3414         pci_disable_msi(pdev);
3415         pci_free_consistent(pdev, STATUS_LE_BYTES, hw->st_le, hw->st_dma);
3416         pci_release_regions(pdev);
3417         pci_disable_device(pdev);
3418
3419         if (dev1)
3420                 free_netdev(dev1);
3421         free_netdev(dev0);
3422         iounmap(hw->regs);
3423         kfree(hw);
3424
3425         pci_set_drvdata(pdev, NULL);
3426 }
3427
3428 #ifdef CONFIG_PM
3429 static int sky2_suspend(struct pci_dev *pdev, pm_message_t state)
3430 {
3431         struct sky2_hw *hw = pci_get_drvdata(pdev);
3432         int i;
3433         pci_power_t pstate = pci_choose_state(pdev, state);
3434
3435         if (!(pstate == PCI_D3hot || pstate == PCI_D3cold))
3436                 return -EINVAL;
3437
3438         del_timer_sync(&hw->idle_timer);
3439
3440         for (i = 0; i < hw->ports; i++) {
3441                 struct net_device *dev = hw->dev[i];
3442
3443                 if (dev) {
3444                         if (!netif_running(dev))
3445                                 continue;
3446
3447                         sky2_down(dev);
3448                         netif_device_detach(dev);
3449                 }
3450         }
3451
3452         sky2_write32(hw, B0_IMSK, 0);
3453         pci_save_state(pdev);
3454         sky2_set_power_state(hw, pstate);
3455         return 0;
3456 }
3457
3458 static int sky2_resume(struct pci_dev *pdev)
3459 {
3460         struct sky2_hw *hw = pci_get_drvdata(pdev);
3461         int i, err;
3462
3463         pci_restore_state(pdev);
3464         pci_enable_wake(pdev, PCI_D0, 0);
3465         sky2_set_power_state(hw, PCI_D0);
3466
3467         err = sky2_reset(hw);
3468         if (err)
3469                 goto out;
3470
3471         sky2_write32(hw, B0_IMSK, Y2_IS_BASE);
3472
3473         for (i = 0; i < hw->ports; i++) {
3474                 struct net_device *dev = hw->dev[i];
3475                 if (dev && netif_running(dev)) {
3476                         netif_device_attach(dev);
3477                         err = sky2_up(dev);
3478                         if (err) {
3479                                 printk(KERN_ERR PFX "%s: could not up: %d\n",
3480                                        dev->name, err);
3481                                 dev_close(dev);
3482                                 goto out;
3483                         }
3484                 }
3485         }
3486
3487         sky2_idle_start(hw);
3488 out:
3489         return err;
3490 }
3491 #endif
3492
3493 static struct pci_driver sky2_driver = {
3494         .name = DRV_NAME,
3495         .id_table = sky2_id_table,
3496         .probe = sky2_probe,
3497         .remove = __devexit_p(sky2_remove),
3498 #ifdef CONFIG_PM
3499         .suspend = sky2_suspend,
3500         .resume = sky2_resume,
3501 #endif
3502 };
3503
3504 static int __init sky2_init_module(void)
3505 {
3506         return pci_register_driver(&sky2_driver);
3507 }
3508
3509 static void __exit sky2_cleanup_module(void)
3510 {
3511         pci_unregister_driver(&sky2_driver);
3512 }
3513
3514 module_init(sky2_init_module);
3515 module_exit(sky2_cleanup_module);
3516
3517 MODULE_DESCRIPTION("Marvell Yukon 2 Gigabit Ethernet driver");
3518 MODULE_AUTHOR("Stephen Hemminger <shemminger@osdl.org>");
3519 MODULE_LICENSE("GPL");
3520 MODULE_VERSION(DRV_VERSION);