drivers/net/r8169.c

   1 /*
   2  * r8169.c: RealTek 8169/8168/8101 ethernet driver.
   3  *
   4  * Copyright (c) 2002 ShuChen <shuchen@realtek.com.tw>
   5  * Copyright (c) 2003 - 2007 Francois Romieu <romieu@fr.zoreil.com>
   6  * Copyright (c) a lot of people too. Please respect their work.
   7  *
   8  * See MAINTAINERS file for support contact information.
   9  */
  10
  11 #include <linux/module.h>
  12 #include <linux/moduleparam.h>
  13 #include <linux/pci.h>
  14 #include <linux/netdevice.h>
  15 #include <linux/etherdevice.h>
  16 #include <linux/delay.h>
  17 #include <linux/ethtool.h>
  18 #include <linux/mii.h>
  19 #include <linux/if_vlan.h>
  20 #include <linux/crc32.h>
  21 #include <linux/in.h>
  22 #include <linux/ip.h>
  23 #include <linux/tcp.h>
  24 #include <linux/init.h>
  25 #include <linux/dma-mapping.h>
  26 #include <linux/pm_runtime.h>
  27
  28 #include <asm/system.h>
  29 #include <asm/io.h>
  30 #include <asm/irq.h>
  31
  32 #define RTL8169_VERSION "2.3LK-NAPI"
  33 #define MODULENAME "r8169"
  34 #define PFX MODULENAME ": "
  35
  36 #ifdef RTL8169_DEBUG
  37 #define assert(expr) \
  38         if (!(expr)) {                                  \
  39                 printk( "Assertion failed! %s,%s,%s,line=%d\n", \
  40                 #expr,__FILE__,__func__,__LINE__);              \
  41         }
  42 #define dprintk(fmt, args...) \
  43         do { printk(KERN_DEBUG PFX fmt, ## args); } while (0)
  44 #else
  45 #define assert(expr) do {} while (0)
  46 #define dprintk(fmt, args...)   do {} while (0)
  47 #endif /* RTL8169_DEBUG */
  48
  49 #define R8169_MSG_DEFAULT \
  50         (NETIF_MSG_DRV | NETIF_MSG_PROBE | NETIF_MSG_IFUP | NETIF_MSG_IFDOWN)
  51
  52 #define TX_BUFFS_AVAIL(tp) \
  53         (tp->dirty_tx + NUM_TX_DESC - tp->cur_tx - 1)
  54
  55 /* Maximum number of multicast addresses to filter (vs. Rx-all-multicast).
  56    The RTL chips use a 64 element hash table based on the Ethernet CRC. */
  57 static const int multicast_filter_limit = 32;
  58
  59 /* MAC address length */
  60 #define MAC_ADDR_LEN    6
  61
  62 #define MAX_READ_REQUEST_SHIFT  12
  63 #define RX_FIFO_THRESH  7       /* 7 means NO threshold, Rx buffer level before first PCI xfer. */
  64 #define RX_DMA_BURST    6       /* Maximum PCI burst, '6' is 1024 */
  65 #define TX_DMA_BURST    6       /* Maximum PCI burst, '6' is 1024 */
  66 #define EarlyTxThld     0x3F    /* 0x3F means NO early transmit */
  67 #define SafeMtu         0x1c20  /* ... actually life sucks beyond ~7k */
  68 #define InterFrameGap   0x03    /* 3 means InterFrameGap = the shortest one */
  69
  70 #define R8169_REGS_SIZE         256
  71 #define R8169_NAPI_WEIGHT       64
  72 #define NUM_TX_DESC     64      /* Number of Tx descriptor registers */
  73 #define NUM_RX_DESC     256     /* Number of Rx descriptor registers */
  74 #define RX_BUF_SIZE     1536    /* Rx Buffer size */
  75 #define R8169_TX_RING_BYTES     (NUM_TX_DESC * sizeof(struct TxDesc))
  76 #define R8169_RX_RING_BYTES     (NUM_RX_DESC * sizeof(struct RxDesc))
  77
  78 #define RTL8169_TX_TIMEOUT      (6*HZ)
  79 #define RTL8169_PHY_TIMEOUT     (10*HZ)
  80
  81 #define RTL_EEPROM_SIG          cpu_to_le32(0x8129)
  82 #define RTL_EEPROM_SIG_MASK     cpu_to_le32(0xffff)
  83 #define RTL_EEPROM_SIG_ADDR     0x0000
  84
  85 /* write/read MMIO register */
  86 #define RTL_W8(reg, val8)       writeb ((val8), ioaddr + (reg))
  87 #define RTL_W16(reg, val16)     writew ((val16), ioaddr + (reg))
  88 #define RTL_W32(reg, val32)     writel ((val32), ioaddr + (reg))
  89 #define RTL_R8(reg)             readb (ioaddr + (reg))
  90 #define RTL_R16(reg)            readw (ioaddr + (reg))
  91 #define RTL_R32(reg)            readl (ioaddr + (reg))
  92
  93 enum mac_version {
  94         RTL_GIGA_MAC_NONE   = 0x00,
  95         RTL_GIGA_MAC_VER_01 = 0x01, // 8169
  96         RTL_GIGA_MAC_VER_02 = 0x02, // 8169S
  97         RTL_GIGA_MAC_VER_03 = 0x03, // 8110S
  98         RTL_GIGA_MAC_VER_04 = 0x04, // 8169SB
  99         RTL_GIGA_MAC_VER_05 = 0x05, // 8110SCd
 100         RTL_GIGA_MAC_VER_06 = 0x06, // 8110SCe
 101         RTL_GIGA_MAC_VER_07 = 0x07, // 8102e
 102         RTL_GIGA_MAC_VER_08 = 0x08, // 8102e
 103         RTL_GIGA_MAC_VER_09 = 0x09, // 8102e
 104         RTL_GIGA_MAC_VER_10 = 0x0a, // 8101e
 105         RTL_GIGA_MAC_VER_11 = 0x0b, // 8168Bb
 106         RTL_GIGA_MAC_VER_12 = 0x0c, // 8168Be
 107         RTL_GIGA_MAC_VER_13 = 0x0d, // 8101Eb
 108         RTL_GIGA_MAC_VER_14 = 0x0e, // 8101 ?
 109         RTL_GIGA_MAC_VER_15 = 0x0f, // 8101 ?
 110         RTL_GIGA_MAC_VER_16 = 0x11, // 8101Ec
 111         RTL_GIGA_MAC_VER_17 = 0x10, // 8168Bf
 112         RTL_GIGA_MAC_VER_18 = 0x12, // 8168CP
 113         RTL_GIGA_MAC_VER_19 = 0x13, // 8168C
 114         RTL_GIGA_MAC_VER_20 = 0x14, // 8168C
 115         RTL_GIGA_MAC_VER_21 = 0x15, // 8168C
 116         RTL_GIGA_MAC_VER_22 = 0x16, // 8168C
 117         RTL_GIGA_MAC_VER_23 = 0x17, // 8168CP
 118         RTL_GIGA_MAC_VER_24 = 0x18, // 8168CP
 119         RTL_GIGA_MAC_VER_25 = 0x19, // 8168D
 120         RTL_GIGA_MAC_VER_26 = 0x1a, // 8168D
 121         RTL_GIGA_MAC_VER_27 = 0x1b  // 8168DP
 122 };
 123
 124 #define _R(NAME,MAC,MASK) \
 125         { .name = NAME, .mac_version = MAC, .RxConfigMask = MASK }
 126
 127 static const struct {
 128         const char *name;
 129         u8 mac_version;
 130         u32 RxConfigMask;       /* Clears the bits supported by this chip */
 131 } rtl_chip_info[] = {
 132         _R("RTL8169",           RTL_GIGA_MAC_VER_01, 0xff7e1880), // 8169
 133         _R("RTL8169s",          RTL_GIGA_MAC_VER_02, 0xff7e1880), // 8169S
 134         _R("RTL8110s",          RTL_GIGA_MAC_VER_03, 0xff7e1880), // 8110S
 135         _R("RTL8169sb/8110sb",  RTL_GIGA_MAC_VER_04, 0xff7e1880), // 8169SB
 136         _R("RTL8169sc/8110sc",  RTL_GIGA_MAC_VER_05, 0xff7e1880), // 8110SCd
 137         _R("RTL8169sc/8110sc",  RTL_GIGA_MAC_VER_06, 0xff7e1880), // 8110SCe
 138         _R("RTL8102e",          RTL_GIGA_MAC_VER_07, 0xff7e1880), // PCI-E
 139         _R("RTL8102e",          RTL_GIGA_MAC_VER_08, 0xff7e1880), // PCI-E
 140         _R("RTL8102e",          RTL_GIGA_MAC_VER_09, 0xff7e1880), // PCI-E
 141         _R("RTL8101e",          RTL_GIGA_MAC_VER_10, 0xff7e1880), // PCI-E
 142         _R("RTL8168b/8111b",    RTL_GIGA_MAC_VER_11, 0xff7e1880), // PCI-E
 143         _R("RTL8168b/8111b",    RTL_GIGA_MAC_VER_12, 0xff7e1880), // PCI-E
 144         _R("RTL8101e",          RTL_GIGA_MAC_VER_13, 0xff7e1880), // PCI-E 8139
 145         _R("RTL8100e",          RTL_GIGA_MAC_VER_14, 0xff7e1880), // PCI-E 8139
 146         _R("RTL8100e",          RTL_GIGA_MAC_VER_15, 0xff7e1880), // PCI-E 8139
 147         _R("RTL8168b/8111b",    RTL_GIGA_MAC_VER_17, 0xff7e1880), // PCI-E
 148         _R("RTL8101e",          RTL_GIGA_MAC_VER_16, 0xff7e1880), // PCI-E
 149         _R("RTL8168cp/8111cp",  RTL_GIGA_MAC_VER_18, 0xff7e1880), // PCI-E
 150         _R("RTL8168c/8111c",    RTL_GIGA_MAC_VER_19, 0xff7e1880), // PCI-E
 151         _R("RTL8168c/8111c",    RTL_GIGA_MAC_VER_20, 0xff7e1880), // PCI-E
 152         _R("RTL8168c/8111c",    RTL_GIGA_MAC_VER_21, 0xff7e1880), // PCI-E
 153         _R("RTL8168c/8111c",    RTL_GIGA_MAC_VER_22, 0xff7e1880), // PCI-E
 154         _R("RTL8168cp/8111cp",  RTL_GIGA_MAC_VER_23, 0xff7e1880), // PCI-E
 155         _R("RTL8168cp/8111cp",  RTL_GIGA_MAC_VER_24, 0xff7e1880), // PCI-E
 156         _R("RTL8168d/8111d",    RTL_GIGA_MAC_VER_25, 0xff7e1880), // PCI-E
 157         _R("RTL8168d/8111d",    RTL_GIGA_MAC_VER_26, 0xff7e1880), // PCI-E
 158         _R("RTL8168dp/8111dp",  RTL_GIGA_MAC_VER_27, 0xff7e1880)  // PCI-E
 159 };
 160 #undef _R
 161
 162 enum cfg_version {
 163         RTL_CFG_0 = 0x00,
 164         RTL_CFG_1,
 165         RTL_CFG_2
 166 };
 167
 168 static void rtl_hw_start_8169(struct net_device *);
 169 static void rtl_hw_start_8168(struct net_device *);
 170 static void rtl_hw_start_8101(struct net_device *);
 171
 172 static DEFINE_PCI_DEVICE_TABLE(rtl8169_pci_tbl) = {
 173         { PCI_DEVICE(PCI_VENDOR_ID_REALTEK,     0x8129), 0, 0, RTL_CFG_0 },
 174         { PCI_DEVICE(PCI_VENDOR_ID_REALTEK,     0x8136), 0, 0, RTL_CFG_2 },
 175         { PCI_DEVICE(PCI_VENDOR_ID_REALTEK,     0x8167), 0, 0, RTL_CFG_0 },
 176         { PCI_DEVICE(PCI_VENDOR_ID_REALTEK,     0x8168), 0, 0, RTL_CFG_1 },
 177         { PCI_DEVICE(PCI_VENDOR_ID_REALTEK,     0x8169), 0, 0, RTL_CFG_0 },
 178         { PCI_DEVICE(PCI_VENDOR_ID_DLINK,       0x4300), 0, 0, RTL_CFG_0 },
 179         { PCI_DEVICE(PCI_VENDOR_ID_AT,          0xc107), 0, 0, RTL_CFG_0 },
 180         { PCI_DEVICE(0x16ec,                    0x0116), 0, 0, RTL_CFG_0 },
 181         { PCI_VENDOR_ID_LINKSYS,                0x1032,
 182                 PCI_ANY_ID, 0x0024, 0, 0, RTL_CFG_0 },
 183         { 0x0001,                               0x8168,
 184                 PCI_ANY_ID, 0x2410, 0, 0, RTL_CFG_2 },
 185         {0,},
 186 };
 187
 188 MODULE_DEVICE_TABLE(pci, rtl8169_pci_tbl);
 189
 190 static int rx_buf_sz = 16383;
 191 static int use_dac;
 192 static struct {
 193         u32 msg_enable;
 194 } debug = { -1 };
 195
 196 enum rtl_registers {
 197         MAC0            = 0,    /* Ethernet hardware address. */
 198         MAC4            = 4,
 199         MAR0            = 8,    /* Multicast filter. */
 200         CounterAddrLow          = 0x10,
 201         CounterAddrHigh         = 0x14,
 202         TxDescStartAddrLow      = 0x20,
 203         TxDescStartAddrHigh     = 0x24,
 204         TxHDescStartAddrLow     = 0x28,
 205         TxHDescStartAddrHigh    = 0x2c,
 206         FLASH           = 0x30,
 207         ERSR            = 0x36,
 208         ChipCmd         = 0x37,
 209         TxPoll          = 0x38,
 210         IntrMask        = 0x3c,
 211         IntrStatus      = 0x3e,
 212         TxConfig        = 0x40,
 213         RxConfig        = 0x44,
 214         RxMissed        = 0x4c,
 215         Cfg9346         = 0x50,
 216         Config0         = 0x51,
 217         Config1         = 0x52,
 218         Config2         = 0x53,
 219         Config3         = 0x54,
 220         Config4         = 0x55,
 221         Config5         = 0x56,
 222         MultiIntr       = 0x5c,
 223         PHYAR           = 0x60,
 224         PHYstatus       = 0x6c,
 225         RxMaxSize       = 0xda,
 226         CPlusCmd        = 0xe0,
 227         IntrMitigate    = 0xe2,
 228         RxDescAddrLow   = 0xe4,
 229         RxDescAddrHigh  = 0xe8,
 230         EarlyTxThres    = 0xec,
 231         FuncEvent       = 0xf0,
 232         FuncEventMask   = 0xf4,
 233         FuncPresetState = 0xf8,
 234         FuncForceEvent  = 0xfc,
 235 };
 236
 237 enum rtl8110_registers {
 238         TBICSR                  = 0x64,
 239         TBI_ANAR                = 0x68,
 240         TBI_LPAR                = 0x6a,
 241 };
 242
 243 enum rtl8168_8101_registers {
 244         CSIDR                   = 0x64,
 245         CSIAR                   = 0x68,
 246 #define CSIAR_FLAG                      0x80000000
 247 #define CSIAR_WRITE_CMD                 0x80000000
 248 #define CSIAR_BYTE_ENABLE               0x0f
 249 #define CSIAR_BYTE_ENABLE_SHIFT         12
 250 #define CSIAR_ADDR_MASK                 0x0fff
 251
 252         EPHYAR                  = 0x80,
 253 #define EPHYAR_FLAG                     0x80000000
 254 #define EPHYAR_WRITE_CMD                0x80000000
 255 #define EPHYAR_REG_MASK                 0x1f
 256 #define EPHYAR_REG_SHIFT                16
 257 #define EPHYAR_DATA_MASK                0xffff
 258         DBG_REG                 = 0xd1,
 259 #define FIX_NAK_1                       (1 << 4)
 260 #define FIX_NAK_2                       (1 << 3)
 261         EFUSEAR                 = 0xdc,
 262 #define EFUSEAR_FLAG                    0x80000000
 263 #define EFUSEAR_WRITE_CMD               0x80000000
 264 #define EFUSEAR_READ_CMD                0x00000000
 265 #define EFUSEAR_REG_MASK                0x03ff
 266 #define EFUSEAR_REG_SHIFT               8
 267 #define EFUSEAR_DATA_MASK               0xff
 268 };
 269
 270 enum rtl_register_content {
 271         /* InterruptStatusBits */
 272         SYSErr          = 0x8000,
 273         PCSTimeout      = 0x4000,
 274         SWInt           = 0x0100,
 275         TxDescUnavail   = 0x0080,
 276         RxFIFOOver      = 0x0040,
 277         LinkChg         = 0x0020,
 278         RxOverflow      = 0x0010,
 279         TxErr           = 0x0008,
 280         TxOK            = 0x0004,
 281         RxErr           = 0x0002,
 282         RxOK            = 0x0001,
 283
 284         /* RxStatusDesc */
 285         RxFOVF  = (1 << 23),
 286         RxRWT   = (1 << 22),
 287         RxRES   = (1 << 21),
 288         RxRUNT  = (1 << 20),
 289         RxCRC   = (1 << 19),
 290
 291         /* ChipCmdBits */
 292         CmdReset        = 0x10,
 293         CmdRxEnb        = 0x08,
 294         CmdTxEnb        = 0x04,
 295         RxBufEmpty      = 0x01,
 296
 297         /* TXPoll register p.5 */
 298         HPQ             = 0x80,         /* Poll cmd on the high prio queue */
 299         NPQ             = 0x40,         /* Poll cmd on the low prio queue */
 300         FSWInt          = 0x01,         /* Forced software interrupt */
 301
 302         /* Cfg9346Bits */
 303         Cfg9346_Lock    = 0x00,
 304         Cfg9346_Unlock  = 0xc0,
 305
 306         /* rx_mode_bits */
 307         AcceptErr       = 0x20,
 308         AcceptRunt      = 0x10,
 309         AcceptBroadcast = 0x08,
 310         AcceptMulticast = 0x04,
 311         AcceptMyPhys    = 0x02,
 312         AcceptAllPhys   = 0x01,
 313
 314         /* RxConfigBits */
 315         RxCfgFIFOShift  = 13,
 316         RxCfgDMAShift   =  8,
 317
 318         /* TxConfigBits */
 319         TxInterFrameGapShift = 24,
 320         TxDMAShift = 8, /* DMA burst value (0-7) is shift this many bits */
 321
 322         /* Config1 register p.24 */
 323         LEDS1           = (1 << 7),
 324         LEDS0           = (1 << 6),
 325         MSIEnable       = (1 << 5),     /* Enable Message Signaled Interrupt */
 326         Speed_down      = (1 << 4),
 327         MEMMAP          = (1 << 3),
 328         IOMAP           = (1 << 2),
 329         VPD             = (1 << 1),
 330         PMEnable        = (1 << 0),     /* Power Management Enable */
 331
 332         /* Config2 register p. 25 */
 333         PCI_Clock_66MHz = 0x01,
 334         PCI_Clock_33MHz = 0x00,
 335
 336         /* Config3 register p.25 */
 337         MagicPacket     = (1 << 5),     /* Wake up when receives a Magic Packet */
 338         LinkUp          = (1 << 4),     /* Wake up when the cable connection is re-established */
 339         Beacon_en       = (1 << 0),     /* 8168 only. Reserved in the 8168b */
 340
 341         /* Config5 register p.27 */
 342         BWF             = (1 << 6),     /* Accept Broadcast wakeup frame */
 343         MWF             = (1 << 5),     /* Accept Multicast wakeup frame */
 344         UWF             = (1 << 4),     /* Accept Unicast wakeup frame */
 345         LanWake         = (1 << 1),     /* LanWake enable/disable */
 346         PMEStatus       = (1 << 0),     /* PME status can be reset by PCI RST# */
 347
 348         /* TBICSR p.28 */
 349         TBIReset        = 0x80000000,
 350         TBILoopback     = 0x40000000,
 351         TBINwEnable     = 0x20000000,
 352         TBINwRestart    = 0x10000000,
 353         TBILinkOk       = 0x02000000,
 354         TBINwComplete   = 0x01000000,
 355
 356         /* CPlusCmd p.31 */
 357         EnableBist      = (1 << 15),    // 8168 8101
 358         Mac_dbgo_oe     = (1 << 14),    // 8168 8101
 359         Normal_mode     = (1 << 13),    // unused
 360         Force_half_dup  = (1 << 12),    // 8168 8101
 361         Force_rxflow_en = (1 << 11),    // 8168 8101
 362         Force_txflow_en = (1 << 10),    // 8168 8101
 363         Cxpl_dbg_sel    = (1 << 9),     // 8168 8101
 364         ASF             = (1 << 8),     // 8168 8101
 365         PktCntrDisable  = (1 << 7),     // 8168 8101
 366         Mac_dbgo_sel    = 0x001c,       // 8168
 367         RxVlan          = (1 << 6),
 368         RxChkSum        = (1 << 5),
 369         PCIDAC          = (1 << 4),
 370         PCIMulRW        = (1 << 3),
 371         INTT_0          = 0x0000,       // 8168
 372         INTT_1          = 0x0001,       // 8168
 373         INTT_2          = 0x0002,       // 8168
 374         INTT_3          = 0x0003,       // 8168
 375
 376         /* rtl8169_PHYstatus */
 377         TBI_Enable      = 0x80,
 378         TxFlowCtrl      = 0x40,
 379         RxFlowCtrl      = 0x20,
 380         _1000bpsF       = 0x10,
 381         _100bps         = 0x08,
 382         _10bps          = 0x04,
 383         LinkStatus      = 0x02,
 384         FullDup         = 0x01,
 385
 386         /* _TBICSRBit */
 387         TBILinkOK       = 0x02000000,
 388
 389         /* DumpCounterCommand */
 390         CounterDump     = 0x8,
 391 };
 392
 393 enum desc_status_bit {
 394         DescOwn         = (1 << 31), /* Descriptor is owned by NIC */
 395         RingEnd         = (1 << 30), /* End of descriptor ring */
 396         FirstFrag       = (1 << 29), /* First segment of a packet */
 397         LastFrag        = (1 << 28), /* Final segment of a packet */
 398
 399         /* Tx private */
 400         LargeSend       = (1 << 27), /* TCP Large Send Offload (TSO) */
 401         MSSShift        = 16,        /* MSS value position */
 402         MSSMask         = 0xfff,     /* MSS value + LargeSend bit: 12 bits */
 403         IPCS            = (1 << 18), /* Calculate IP checksum */
 404         UDPCS           = (1 << 17), /* Calculate UDP/IP checksum */
 405         TCPCS           = (1 << 16), /* Calculate TCP/IP checksum */
 406         TxVlanTag       = (1 << 17), /* Add VLAN tag */
 407
 408         /* Rx private */
 409         PID1            = (1 << 18), /* Protocol ID bit 1/2 */
 410         PID0            = (1 << 17), /* Protocol ID bit 2/2 */
 411
 412 #define RxProtoUDP      (PID1)
 413 #define RxProtoTCP      (PID0)
 414 #define RxProtoIP       (PID1 | PID0)
 415 #define RxProtoMask     RxProtoIP
 416
 417         IPFail          = (1 << 16), /* IP checksum failed */
 418         UDPFail         = (1 << 15), /* UDP/IP checksum failed */
 419         TCPFail         = (1 << 14), /* TCP/IP checksum failed */
 420         RxVlanTag       = (1 << 16), /* VLAN tag available */
 421 };
 422
 423 #define RsvdMask        0x3fffc000
 424
 425 struct TxDesc {
 426         __le32 opts1;
 427         __le32 opts2;
 428         __le64 addr;
 429 };
 430
 431 struct RxDesc {
 432         __le32 opts1;
 433         __le32 opts2;
 434         __le64 addr;
 435 };
 436
 437 struct ring_info {
 438         struct sk_buff  *skb;
 439         u32             len;
 440         u8              __pad[sizeof(void *) - sizeof(u32)];
 441 };
 442
 443 enum features {
 444         RTL_FEATURE_WOL         = (1 << 0),
 445         RTL_FEATURE_MSI         = (1 << 1),
 446         RTL_FEATURE_GMII        = (1 << 2),
 447 };
 448
 449 struct rtl8169_counters {
 450         __le64  tx_packets;
 451         __le64  rx_packets;
 452         __le64  tx_errors;
 453         __le32  rx_errors;
 454         __le16  rx_missed;
 455         __le16  align_errors;
 456         __le32  tx_one_collision;
 457         __le32  tx_multi_collision;
 458         __le64  rx_unicast;
 459         __le64  rx_broadcast;
 460         __le32  rx_multicast;
 461         __le16  tx_aborted;
 462         __le16  tx_underun;
 463 };
 464
 465 struct rtl8169_private {
 466         void __iomem *mmio_addr;        /* memory map physical address */
 467         struct pci_dev *pci_dev;        /* Index of PCI device */
 468         struct net_device *dev;
 469         struct napi_struct napi;
 470         spinlock_t lock;                /* spin lock flag */
 471         u32 msg_enable;
 472         int chipset;
 473         int mac_version;
 474         u32 cur_rx; /* Index into the Rx descriptor buffer of next Rx pkt. */
 475         u32 cur_tx; /* Index into the Tx descriptor buffer of next Rx pkt. */
 476         u32 dirty_rx;
 477         u32 dirty_tx;
 478         struct TxDesc *TxDescArray;     /* 256-aligned Tx descriptor ring */
 479         struct RxDesc *RxDescArray;     /* 256-aligned Rx descriptor ring */
 480         dma_addr_t TxPhyAddr;
 481         dma_addr_t RxPhyAddr;
 482         void *Rx_databuff[NUM_RX_DESC]; /* Rx data buffers */
 483         struct ring_info tx_skb[NUM_TX_DESC];   /* Tx data buffers */
 484         struct timer_list timer;
 485         u16 cp_cmd;
 486         u16 intr_event;
 487         u16 napi_event;
 488         u16 intr_mask;
 489         int phy_1000_ctrl_reg;
 490 #ifdef CONFIG_R8169_VLAN
 491         struct vlan_group *vlgrp;
 492 #endif
 493         int (*set_speed)(struct net_device *, u8 autoneg, u16 speed, u8 duplex);
 494         int (*get_settings)(struct net_device *, struct ethtool_cmd *);
 495         void (*phy_reset_enable)(void __iomem *);
 496         void (*hw_start)(struct net_device *);
 497         unsigned int (*phy_reset_pending)(void __iomem *);
 498         unsigned int (*link_ok)(void __iomem *);
 499         int (*do_ioctl)(struct rtl8169_private *tp, struct mii_ioctl_data *data, int cmd);
 500         int pcie_cap;
 501         struct delayed_work task;
 502         unsigned features;
 503
 504         struct mii_if_info mii;
 505         struct rtl8169_counters counters;
 506         u32 saved_wolopts;
 507 };
 508
 509 MODULE_AUTHOR("Realtek and the Linux r8169 crew <netdev@vger.kernel.org>");
 510 MODULE_DESCRIPTION("RealTek RTL-8169 Gigabit Ethernet driver");
 511 module_param(use_dac, int, 0);
 512 MODULE_PARM_DESC(use_dac, "Enable PCI DAC. Unsafe on 32 bit PCI slot.");
 513 module_param_named(debug, debug.msg_enable, int, 0);
 514 MODULE_PARM_DESC(debug, "Debug verbosity level (0=none, ..., 16=all)");
 515 MODULE_LICENSE("GPL");
 516 MODULE_VERSION(RTL8169_VERSION);
 517
 518 static int rtl8169_open(struct net_device *dev);
 519 static netdev_tx_t rtl8169_start_xmit(struct sk_buff *skb,
 520                                       struct net_device *dev);
 521 static irqreturn_t rtl8169_interrupt(int irq, void *dev_instance);
 522 static int rtl8169_init_ring(struct net_device *dev);
 523 static void rtl_hw_start(struct net_device *dev);
 524 static int rtl8169_close(struct net_device *dev);
 525 static void rtl_set_rx_mode(struct net_device *dev);
 526 static void rtl8169_tx_timeout(struct net_device *dev);
 527 static struct net_device_stats *rtl8169_get_stats(struct net_device *dev);
 528 static int rtl8169_rx_interrupt(struct net_device *, struct rtl8169_private *,
 529                                 void __iomem *, u32 budget);
 530 static int rtl8169_change_mtu(struct net_device *dev, int new_mtu);
 531 static void rtl8169_down(struct net_device *dev);
 532 static void rtl8169_rx_clear(struct rtl8169_private *tp);
 533 static int rtl8169_poll(struct napi_struct *napi, int budget);
 534
 535 static const unsigned int rtl8169_rx_config =
 536         (RX_FIFO_THRESH << RxCfgFIFOShift) | (RX_DMA_BURST << RxCfgDMAShift);
 537
 538 static void mdio_write(void __iomem *ioaddr, int reg_addr, int value)
 539 {
 540         int i;
 541
 542         RTL_W32(PHYAR, 0x80000000 | (reg_addr & 0x1f) << 16 | (value & 0xffff));
 543
 544         for (i = 20; i > 0; i--) {
 545                 /*
 546                  * Check if the RTL8169 has completed writing to the specified
 547                  * MII register.
 548                  */
 549                 if (!(RTL_R32(PHYAR) & 0x80000000))
 550                         break;
 551                 udelay(25);
 552         }
 553         /*
 554          * According to hardware specs a 20us delay is required after write
 555          * complete indication, but before sending next command.
 556          */
 557         udelay(20);
 558 }
 559
 560 static int mdio_read(void __iomem *ioaddr, int reg_addr)
 561 {
 562         int i, value = -1;
 563
 564         RTL_W32(PHYAR, 0x0 | (reg_addr & 0x1f) << 16);
 565
 566         for (i = 20; i > 0; i--) {
 567                 /*
 568                  * Check if the RTL8169 has completed retrieving data from
 569                  * the specified MII register.
 570                  */
 571                 if (RTL_R32(PHYAR) & 0x80000000) {
 572                         value = RTL_R32(PHYAR) & 0xffff;
 573                         break;
 574                 }
 575                 udelay(25);
 576         }
 577         /*
 578          * According to hardware specs a 20us delay is required after read
 579          * complete indication, but before sending next command.
 580          */
 581         udelay(20);
 582
 583         return value;
 584 }
 585
 586 static void mdio_patch(void __iomem *ioaddr, int reg_addr, int value)
 587 {
 588         mdio_write(ioaddr, reg_addr, mdio_read(ioaddr, reg_addr) | value);
 589 }
 590
 591 static void mdio_plus_minus(void __iomem *ioaddr, int reg_addr, int p, int m)
 592 {
 593         int val;
 594
 595         val = mdio_read(ioaddr, reg_addr);
 596         mdio_write(ioaddr, reg_addr, (val | p) & ~m);
 597 }
 598
 599 static void rtl_mdio_write(struct net_device *dev, int phy_id, int location,
 600                            int val)
 601 {
 602         struct rtl8169_private *tp = netdev_priv(dev);
 603         void __iomem *ioaddr = tp->mmio_addr;
 604
 605         mdio_write(ioaddr, location, val);
 606 }
 607
 608 static int rtl_mdio_read(struct net_device *dev, int phy_id, int location)
 609 {
 610         struct rtl8169_private *tp = netdev_priv(dev);
 611         void __iomem *ioaddr = tp->mmio_addr;
 612
 613         return mdio_read(ioaddr, location);
 614 }
 615
 616 static void rtl_ephy_write(void __iomem *ioaddr, int reg_addr, int value)
 617 {
 618         unsigned int i;
 619
 620         RTL_W32(EPHYAR, EPHYAR_WRITE_CMD | (value & EPHYAR_DATA_MASK) |
 621                 (reg_addr & EPHYAR_REG_MASK) << EPHYAR_REG_SHIFT);
 622
 623         for (i = 0; i < 100; i++) {
 624                 if (!(RTL_R32(EPHYAR) & EPHYAR_FLAG))
 625                         break;
 626                 udelay(10);
 627         }
 628 }
 629
 630 static u16 rtl_ephy_read(void __iomem *ioaddr, int reg_addr)
 631 {
 632         u16 value = 0xffff;
 633         unsigned int i;
 634
 635         RTL_W32(EPHYAR, (reg_addr & EPHYAR_REG_MASK) << EPHYAR_REG_SHIFT);
 636
 637         for (i = 0; i < 100; i++) {
 638                 if (RTL_R32(EPHYAR) & EPHYAR_FLAG) {
 639                         value = RTL_R32(EPHYAR) & EPHYAR_DATA_MASK;
 640                         break;
 641                 }
 642                 udelay(10);
 643         }
 644
 645         return value;
 646 }
 647
 648 static void rtl_csi_write(void __iomem *ioaddr, int addr, int value)
 649 {
 650         unsigned int i;
 651
 652         RTL_W32(CSIDR, value);
 653         RTL_W32(CSIAR, CSIAR_WRITE_CMD | (addr & CSIAR_ADDR_MASK) |
 654                 CSIAR_BYTE_ENABLE << CSIAR_BYTE_ENABLE_SHIFT);
 655
 656         for (i = 0; i < 100; i++) {
 657                 if (!(RTL_R32(CSIAR) & CSIAR_FLAG))
 658                         break;
 659                 udelay(10);
 660         }
 661 }
 662
 663 static u32 rtl_csi_read(void __iomem *ioaddr, int addr)
 664 {
 665         u32 value = ~0x00;
 666         unsigned int i;
 667
 668         RTL_W32(CSIAR, (addr & CSIAR_ADDR_MASK) |
 669                 CSIAR_BYTE_ENABLE << CSIAR_BYTE_ENABLE_SHIFT);
 670
 671         for (i = 0; i < 100; i++) {
 672                 if (RTL_R32(CSIAR) & CSIAR_FLAG) {
 673                         value = RTL_R32(CSIDR);
 674                         break;
 675                 }
 676                 udelay(10);
 677         }
 678
 679         return value;
 680 }
 681
 682 static u8 rtl8168d_efuse_read(void __iomem *ioaddr, int reg_addr)
 683 {
 684         u8 value = 0xff;
 685         unsigned int i;
 686
 687         RTL_W32(EFUSEAR, (reg_addr & EFUSEAR_REG_MASK) << EFUSEAR_REG_SHIFT);
 688
 689         for (i = 0; i < 300; i++) {
 690                 if (RTL_R32(EFUSEAR) & EFUSEAR_FLAG) {
 691                         value = RTL_R32(EFUSEAR) & EFUSEAR_DATA_MASK;
 692                         break;
 693                 }
 694                 udelay(100);
 695         }
 696
 697         return value;
 698 }
 699
 700 static void rtl8169_irq_mask_and_ack(void __iomem *ioaddr)
 701 {
 702         RTL_W16(IntrMask, 0x0000);
 703
 704         RTL_W16(IntrStatus, 0xffff);
 705 }
 706
 707 static void rtl8169_asic_down(void __iomem *ioaddr)
 708 {
 709         RTL_W8(ChipCmd, 0x00);
 710         rtl8169_irq_mask_and_ack(ioaddr);
 711         RTL_R16(CPlusCmd);
 712 }
 713
 714 static unsigned int rtl8169_tbi_reset_pending(void __iomem *ioaddr)
 715 {
 716         return RTL_R32(TBICSR) & TBIReset;
 717 }
 718
 719 static unsigned int rtl8169_xmii_reset_pending(void __iomem *ioaddr)
 720 {
 721         return mdio_read(ioaddr, MII_BMCR) & BMCR_RESET;
 722 }
 723
 724 static unsigned int rtl8169_tbi_link_ok(void __iomem *ioaddr)
 725 {
 726         return RTL_R32(TBICSR) & TBILinkOk;
 727 }
 728
 729 static unsigned int rtl8169_xmii_link_ok(void __iomem *ioaddr)
 730 {
 731         return RTL_R8(PHYstatus) & LinkStatus;
 732 }
 733
 734 static void rtl8169_tbi_reset_enable(void __iomem *ioaddr)
 735 {
 736         RTL_W32(TBICSR, RTL_R32(TBICSR) | TBIReset);
 737 }
 738
 739 static void rtl8169_xmii_reset_enable(void __iomem *ioaddr)
 740 {
 741         unsigned int val;
 742
 743         val = mdio_read(ioaddr, MII_BMCR) | BMCR_RESET;
 744         mdio_write(ioaddr, MII_BMCR, val & 0xffff);
 745 }
 746
 747 static void rtl8169_check_link_status(struct net_device *dev,
 748                                       struct rtl8169_private *tp,
 749                                       void __iomem *ioaddr)
 750 {
 751         unsigned long flags;
 752
 753         spin_lock_irqsave(&tp->lock, flags);
 754         if (tp->link_ok(ioaddr)) {
 755                 /* This is to cancel a scheduled suspend if there's one. */
 756                 pm_request_resume(&tp->pci_dev->dev);
 757                 netif_carrier_on(dev);
 758                 netif_info(tp, ifup, dev, "link up\n");
 759         } else {
 760                 netif_carrier_off(dev);
 761                 netif_info(tp, ifdown, dev, "link down\n");
 762                 pm_schedule_suspend(&tp->pci_dev->dev, 100);
 763         }
 764         spin_unlock_irqrestore(&tp->lock, flags);
 765 }
 766
 767 #define WAKE_ANY (WAKE_PHY | WAKE_MAGIC | WAKE_UCAST | WAKE_BCAST | WAKE_MCAST)
 768
 769 static u32 __rtl8169_get_wol(struct rtl8169_private *tp)
 770 {
 771         void __iomem *ioaddr = tp->mmio_addr;
 772         u8 options;
 773         u32 wolopts = 0;
 774
 775         options = RTL_R8(Config1);
 776         if (!(options & PMEnable))
 777                 return 0;
 778
 779         options = RTL_R8(Config3);
 780         if (options & LinkUp)
 781                 wolopts |= WAKE_PHY;
 782         if (options & MagicPacket)
 783                 wolopts |= WAKE_MAGIC;
 784
 785         options = RTL_R8(Config5);
 786         if (options & UWF)
 787                 wolopts |= WAKE_UCAST;
 788         if (options & BWF)
 789                 wolopts |= WAKE_BCAST;
 790         if (options & MWF)
 791                 wolopts |= WAKE_MCAST;
 792
 793         return wolopts;
 794 }
 795
 796 static void rtl8169_get_wol(struct net_device *dev, struct ethtool_wolinfo *wol)
 797 {
 798         struct rtl8169_private *tp = netdev_priv(dev);
 799
 800         spin_lock_irq(&tp->lock);
 801
 802         wol->supported = WAKE_ANY;
 803         wol->wolopts = __rtl8169_get_wol(tp);
 804
 805         spin_unlock_irq(&tp->lock);
 806 }
 807
 808 static void __rtl8169_set_wol(struct rtl8169_private *tp, u32 wolopts)
 809 {
 810         void __iomem *ioaddr = tp->mmio_addr;
 811         unsigned int i;
 812         static const struct {
 813                 u32 opt;
 814                 u16 reg;
 815                 u8  mask;
 816         } cfg[] = {
 817                 { WAKE_ANY,   Config1, PMEnable },
 818                 { WAKE_PHY,   Config3, LinkUp },
 819                 { WAKE_MAGIC, Config3, MagicPacket },
 820                 { WAKE_UCAST, Config5, UWF },
 821                 { WAKE_BCAST, Config5, BWF },
 822                 { WAKE_MCAST, Config5, MWF },
 823                 { WAKE_ANY,   Config5, LanWake }
 824         };
 825
 826         RTL_W8(Cfg9346, Cfg9346_Unlock);
 827
 828         for (i = 0; i < ARRAY_SIZE(cfg); i++) {
 829                 u8 options = RTL_R8(cfg[i].reg) & ~cfg[i].mask;
 830                 if (wolopts & cfg[i].opt)
 831                         options |= cfg[i].mask;
 832                 RTL_W8(cfg[i].reg, options);
 833         }
 834
 835         RTL_W8(Cfg9346, Cfg9346_Lock);
 836 }
 837
 838 static int rtl8169_set_wol(struct net_device *dev, struct ethtool_wolinfo *wol)
 839 {
 840         struct rtl8169_private *tp = netdev_priv(dev);
 841
 842         spin_lock_irq(&tp->lock);
 843
 844         if (wol->wolopts)
 845                 tp->features |= RTL_FEATURE_WOL;
 846         else
 847                 tp->features &= ~RTL_FEATURE_WOL;
 848         __rtl8169_set_wol(tp, wol->wolopts);
 849         device_set_wakeup_enable(&tp->pci_dev->dev, wol->wolopts);
 850
 851         spin_unlock_irq(&tp->lock);
 852
 853         return 0;
 854 }
 855
 856 static void rtl8169_get_drvinfo(struct net_device *dev,
 857                                 struct ethtool_drvinfo *info)
 858 {
 859         struct rtl8169_private *tp = netdev_priv(dev);
 860
 861         strcpy(info->driver, MODULENAME);
 862         strcpy(info->version, RTL8169_VERSION);
 863         strcpy(info->bus_info, pci_name(tp->pci_dev));
 864 }
 865
 866 static int rtl8169_get_regs_len(struct net_device *dev)
 867 {
 868         return R8169_REGS_SIZE;
 869 }
 870
 871 static int rtl8169_set_speed_tbi(struct net_device *dev,
 872                                  u8 autoneg, u16 speed, u8 duplex)
 873 {
 874         struct rtl8169_private *tp = netdev_priv(dev);
 875         void __iomem *ioaddr = tp->mmio_addr;
 876         int ret = 0;
 877         u32 reg;
 878
 879         reg = RTL_R32(TBICSR);
 880         if ((autoneg == AUTONEG_DISABLE) && (speed == SPEED_1000) &&
 881             (duplex == DUPLEX_FULL)) {
 882                 RTL_W32(TBICSR, reg & ~(TBINwEnable | TBINwRestart));
 883         } else if (autoneg == AUTONEG_ENABLE)
 884                 RTL_W32(TBICSR, reg | TBINwEnable | TBINwRestart);
 885         else {
 886                 netif_warn(tp, link, dev,
 887                            "incorrect speed setting refused in TBI mode\n");
 888                 ret = -EOPNOTSUPP;
 889         }
 890
 891         return ret;
 892 }
 893
 894 static int rtl8169_set_speed_xmii(struct net_device *dev,
 895                                   u8 autoneg, u16 speed, u8 duplex)
 896 {
 897         struct rtl8169_private *tp = netdev_priv(dev);
 898         void __iomem *ioaddr = tp->mmio_addr;
 899         int giga_ctrl, bmcr;
 900
 901         if (autoneg == AUTONEG_ENABLE) {
 902                 int auto_nego;
 903
 904                 auto_nego = mdio_read(ioaddr, MII_ADVERTISE);
 905                 auto_nego |= (ADVERTISE_10HALF | ADVERTISE_10FULL |
 906                               ADVERTISE_100HALF | ADVERTISE_100FULL);
 907                 auto_nego |= ADVERTISE_PAUSE_CAP | ADVERTISE_PAUSE_ASYM;
 908
 909                 giga_ctrl = mdio_read(ioaddr, MII_CTRL1000);
 910                 giga_ctrl &= ~(ADVERTISE_1000FULL | ADVERTISE_1000HALF);
 911
 912                 /* The 8100e/8101e/8102e do Fast Ethernet only. */
 913                 if ((tp->mac_version != RTL_GIGA_MAC_VER_07) &&
 914                     (tp->mac_version != RTL_GIGA_MAC_VER_08) &&
 915                     (tp->mac_version != RTL_GIGA_MAC_VER_09) &&
 916                     (tp->mac_version != RTL_GIGA_MAC_VER_10) &&
 917                     (tp->mac_version != RTL_GIGA_MAC_VER_13) &&
 918                     (tp->mac_version != RTL_GIGA_MAC_VER_14) &&
 919                     (tp->mac_version != RTL_GIGA_MAC_VER_15) &&
 920                     (tp->mac_version != RTL_GIGA_MAC_VER_16)) {
 921                         giga_ctrl |= ADVERTISE_1000FULL | ADVERTISE_1000HALF;
 922                 } else {
 923                         netif_info(tp, link, dev,
 924                                    "PHY does not support 1000Mbps\n");
 925                 }
 926
 927                 bmcr = BMCR_ANENABLE | BMCR_ANRESTART;
 928
 929                 if ((tp->mac_version == RTL_GIGA_MAC_VER_11) ||
 930                     (tp->mac_version == RTL_GIGA_MAC_VER_12) ||
 931                     (tp->mac_version >= RTL_GIGA_MAC_VER_17)) {
 932                         /*
 933                          * Wake up the PHY.
 934                          * Vendor specific (0x1f) and reserved (0x0e) MII
 935                          * registers.
 936                          */
 937                         mdio_write(ioaddr, 0x1f, 0x0000);
 938                         mdio_write(ioaddr, 0x0e, 0x0000);
 939                 }
 940
 941                 mdio_write(ioaddr, MII_ADVERTISE, auto_nego);
 942                 mdio_write(ioaddr, MII_CTRL1000, giga_ctrl);
 943         } else {
 944                 giga_ctrl = 0;
 945
 946                 if (speed == SPEED_10)
 947                         bmcr = 0;
 948                 else if (speed == SPEED_100)
 949                         bmcr = BMCR_SPEED100;
 950                 else
 951                         return -EINVAL;
 952
 953                 if (duplex == DUPLEX_FULL)
 954                         bmcr |= BMCR_FULLDPLX;
 955
 956                 mdio_write(ioaddr, 0x1f, 0x0000);
 957         }
 958
 959         tp->phy_1000_ctrl_reg = giga_ctrl;
 960
 961         mdio_write(ioaddr, MII_BMCR, bmcr);
 962
 963         if ((tp->mac_version == RTL_GIGA_MAC_VER_02) ||
 964             (tp->mac_version == RTL_GIGA_MAC_VER_03)) {
 965                 if ((speed == SPEED_100) && (autoneg != AUTONEG_ENABLE)) {
 966                         mdio_write(ioaddr, 0x17, 0x2138);
 967                         mdio_write(ioaddr, 0x0e, 0x0260);
 968                 } else {
 969                         mdio_write(ioaddr, 0x17, 0x2108);
 970                         mdio_write(ioaddr, 0x0e, 0x0000);
 971                 }
 972         }
 973
 974         return 0;
 975 }
 976
 977 static int rtl8169_set_speed(struct net_device *dev,
 978                              u8 autoneg, u16 speed, u8 duplex)
 979 {
 980         struct rtl8169_private *tp = netdev_priv(dev);
 981         int ret;
 982
 983         ret = tp->set_speed(dev, autoneg, speed, duplex);
 984
 985         if (netif_running(dev) && (tp->phy_1000_ctrl_reg & ADVERTISE_1000FULL))
 986                 mod_timer(&tp->timer, jiffies + RTL8169_PHY_TIMEOUT);
 987
 988         return ret;
 989 }
 990
 991 static int rtl8169_set_settings(struct net_device *dev, struct ethtool_cmd *cmd)
 992 {
 993         struct rtl8169_private *tp = netdev_priv(dev);
 994         unsigned long flags;
 995         int ret;
 996
 997         spin_lock_irqsave(&tp->lock, flags);
 998         ret = rtl8169_set_speed(dev, cmd->autoneg, cmd->speed, cmd->duplex);
 999         spin_unlock_irqrestore(&tp->lock, flags);
1000
1001         return ret;
1002 }
1003
1004 static u32 rtl8169_get_rx_csum(struct net_device *dev)
1005 {
1006         struct rtl8169_private *tp = netdev_priv(dev);
1007
1008         return tp->cp_cmd & RxChkSum;
1009 }
1010
1011 static int rtl8169_set_rx_csum(struct net_device *dev, u32 data)
1012 {
1013         struct rtl8169_private *tp = netdev_priv(dev);
1014         void __iomem *ioaddr = tp->mmio_addr;
1015         unsigned long flags;
1016
1017         spin_lock_irqsave(&tp->lock, flags);
1018
1019         if (data)
1020                 tp->cp_cmd |= RxChkSum;
1021         else
1022                 tp->cp_cmd &= ~RxChkSum;
1023
1024         RTL_W16(CPlusCmd, tp->cp_cmd);
1025         RTL_R16(CPlusCmd);
1026
1027         spin_unlock_irqrestore(&tp->lock, flags);
1028
1029         return 0;
1030 }
1031
1032 #ifdef CONFIG_R8169_VLAN
1033
1034 static inline u32 rtl8169_tx_vlan_tag(struct rtl8169_private *tp,
1035                                       struct sk_buff *skb)
1036 {
1037         return (vlan_tx_tag_present(skb)) ?
1038                 TxVlanTag | swab16(vlan_tx_tag_get(skb)) : 0x00;
1039 }
1040
1041 static void rtl8169_vlan_rx_register(struct net_device *dev,
1042                                      struct vlan_group *grp)
1043 {
1044         struct rtl8169_private *tp = netdev_priv(dev);
1045         void __iomem *ioaddr = tp->mmio_addr;
1046         unsigned long flags;
1047
1048         spin_lock_irqsave(&tp->lock, flags);
1049         tp->vlgrp = grp;
1050         /*
1051          * Do not disable RxVlan on 8110SCd.
1052          */
1053         if (tp->vlgrp || (tp->mac_version == RTL_GIGA_MAC_VER_05))
1054                 tp->cp_cmd |= RxVlan;
1055         else
1056                 tp->cp_cmd &= ~RxVlan;
1057         RTL_W16(CPlusCmd, tp->cp_cmd);
1058         RTL_R16(CPlusCmd);
1059         spin_unlock_irqrestore(&tp->lock, flags);
1060 }
1061
1062 static int rtl8169_rx_vlan_skb(struct rtl8169_private *tp, struct RxDesc *desc,
1063                                struct sk_buff *skb, int polling)
1064 {
1065         u32 opts2 = le32_to_cpu(desc->opts2);
1066         struct vlan_group *vlgrp = tp->vlgrp;
1067         int ret;
1068
1069         if (vlgrp && (opts2 & RxVlanTag)) {
1070                 u16 vtag = swab16(opts2 & 0xffff);
1071
1072                 if (likely(polling))
1073                         vlan_gro_receive(&tp->napi, vlgrp, vtag, skb);
1074                 else
1075                         __vlan_hwaccel_rx(skb, vlgrp, vtag, polling);
1076                 ret = 0;
1077         } else
1078                 ret = -1;
1079         desc->opts2 = 0;
1080         return ret;
1081 }
1082
1083 #else /* !CONFIG_R8169_VLAN */
1084
1085 static inline u32 rtl8169_tx_vlan_tag(struct rtl8169_private *tp,
1086                                       struct sk_buff *skb)
1087 {
1088         return 0;
1089 }
1090
1091 static int rtl8169_rx_vlan_skb(struct rtl8169_private *tp, struct RxDesc *desc,
1092                                struct sk_buff *skb, int polling)
1093 {
1094         return -1;
1095 }
1096
1097 #endif
1098
1099 static int rtl8169_gset_tbi(struct net_device *dev, struct ethtool_cmd *cmd)
1100 {
1101         struct rtl8169_private *tp = netdev_priv(dev);
1102         void __iomem *ioaddr = tp->mmio_addr;
1103         u32 status;
1104
1105         cmd->supported =
1106                 SUPPORTED_1000baseT_Full | SUPPORTED_Autoneg | SUPPORTED_FIBRE;
1107         cmd->port = PORT_FIBRE;
1108         cmd->transceiver = XCVR_INTERNAL;
1109
1110         status = RTL_R32(TBICSR);
1111         cmd->advertising = (status & TBINwEnable) ?  ADVERTISED_Autoneg : 0;
1112         cmd->autoneg = !!(status & TBINwEnable);
1113
1114         cmd->speed = SPEED_1000;
1115         cmd->duplex = DUPLEX_FULL; /* Always set */
1116
1117         return 0;
1118 }
1119
1120 static int rtl8169_gset_xmii(struct net_device *dev, struct ethtool_cmd *cmd)
1121 {
1122         struct rtl8169_private *tp = netdev_priv(dev);
1123
1124         return mii_ethtool_gset(&tp->mii, cmd);
1125 }
1126
1127 static int rtl8169_get_settings(struct net_device *dev, struct ethtool_cmd *cmd)
1128 {
1129         struct rtl8169_private *tp = netdev_priv(dev);
1130         unsigned long flags;
1131         int rc;
1132
1133         spin_lock_irqsave(&tp->lock, flags);
1134
1135         rc = tp->get_settings(dev, cmd);
1136
1137         spin_unlock_irqrestore(&tp->lock, flags);
1138         return rc;
1139 }
1140
1141 static void rtl8169_get_regs(struct net_device *dev, struct ethtool_regs *regs,
1142                              void *p)
1143 {
1144         struct rtl8169_private *tp = netdev_priv(dev);
1145         unsigned long flags;
1146
1147         if (regs->len > R8169_REGS_SIZE)
1148                 regs->len = R8169_REGS_SIZE;
1149
1150         spin_lock_irqsave(&tp->lock, flags);
1151         memcpy_fromio(p, tp->mmio_addr, regs->len);
1152         spin_unlock_irqrestore(&tp->lock, flags);
1153 }
1154
1155 static u32 rtl8169_get_msglevel(struct net_device *dev)
1156 {
1157         struct rtl8169_private *tp = netdev_priv(dev);
1158
1159         return tp->msg_enable;
1160 }
1161
1162 static void rtl8169_set_msglevel(struct net_device *dev, u32 value)
1163 {
1164         struct rtl8169_private *tp = netdev_priv(dev);
1165
1166         tp->msg_enable = value;
1167 }
1168
1169 static const char rtl8169_gstrings[][ETH_GSTRING_LEN] = {
1170         "tx_packets",
1171         "rx_packets",
1172         "tx_errors",
1173         "rx_errors",
1174         "rx_missed",
1175         "align_errors",
1176         "tx_single_collisions",
1177         "tx_multi_collisions",
1178         "unicast",
1179         "broadcast",
1180         "multicast",
1181         "tx_aborted",
1182         "tx_underrun",
1183 };
1184
1185 static int rtl8169_get_sset_count(struct net_device *dev, int sset)
1186 {
1187         switch (sset) {
1188         case ETH_SS_STATS:
1189                 return ARRAY_SIZE(rtl8169_gstrings);
1190         default:
1191                 return -EOPNOTSUPP;
1192         }
1193 }
1194
1195 static void rtl8169_update_counters(struct net_device *dev)
1196 {
1197         struct rtl8169_private *tp = netdev_priv(dev);
1198         void __iomem *ioaddr = tp->mmio_addr;
1199         struct rtl8169_counters *counters;
1200         dma_addr_t paddr;
1201         u32 cmd;
1202         int wait = 1000;
1203         struct device *d = &tp->pci_dev->dev;
1204
1205         /*
1206          * Some chips are unable to dump tally counters when the receiver
1207          * is disabled.
1208          */
1209         if ((RTL_R8(ChipCmd) & CmdRxEnb) == 0)
1210                 return;
1211
1212         counters = dma_alloc_coherent(d, sizeof(*counters), &paddr, GFP_KERNEL);
1213         if (!counters)
1214                 return;
1215
1216         RTL_W32(CounterAddrHigh, (u64)paddr >> 32);
1217         cmd = (u64)paddr & DMA_BIT_MASK(32);
1218         RTL_W32(CounterAddrLow, cmd);
1219         RTL_W32(CounterAddrLow, cmd | CounterDump);
1220
1221         while (wait--) {
1222                 if ((RTL_R32(CounterAddrLow) & CounterDump) == 0) {
1223                         /* copy updated counters */
1224                         memcpy(&tp->counters, counters, sizeof(*counters));
1225                         break;
1226                 }
1227                 udelay(10);
1228         }
1229
1230         RTL_W32(CounterAddrLow, 0);
1231         RTL_W32(CounterAddrHigh, 0);
1232
1233         dma_free_coherent(d, sizeof(*counters), counters, paddr);
1234 }
1235
1236 static void rtl8169_get_ethtool_stats(struct net_device *dev,
1237                                       struct ethtool_stats *stats, u64 *data)
1238 {
1239         struct rtl8169_private *tp = netdev_priv(dev);
1240
1241         ASSERT_RTNL();
1242
1243         rtl8169_update_counters(dev);
1244
1245         data[0] = le64_to_cpu(tp->counters.tx_packets);
1246         data[1] = le64_to_cpu(tp->counters.rx_packets);
1247         data[2] = le64_to_cpu(tp->counters.tx_errors);
1248         data[3] = le32_to_cpu(tp->counters.rx_errors);
1249         data[4] = le16_to_cpu(tp->counters.rx_missed);
1250         data[5] = le16_to_cpu(tp->counters.align_errors);
1251         data[6] = le32_to_cpu(tp->counters.tx_one_collision);
1252         data[7] = le32_to_cpu(tp->counters.tx_multi_collision);
1253         data[8] = le64_to_cpu(tp->counters.rx_unicast);
1254         data[9] = le64_to_cpu(tp->counters.rx_broadcast);
1255         data[10] = le32_to_cpu(tp->counters.rx_multicast);
1256         data[11] = le16_to_cpu(tp->counters.tx_aborted);
1257         data[12] = le16_to_cpu(tp->counters.tx_underun);
1258 }
1259
1260 static void rtl8169_get_strings(struct net_device *dev, u32 stringset, u8 *data)
1261 {
1262         switch(stringset) {
1263         case ETH_SS_STATS:
1264                 memcpy(data, *rtl8169_gstrings, sizeof(rtl8169_gstrings));
1265                 break;
1266         }
1267 }
1268
1269 static const struct ethtool_ops rtl8169_ethtool_ops = {
1270         .get_drvinfo            = rtl8169_get_drvinfo,
1271         .get_regs_len           = rtl8169_get_regs_len,
1272         .get_link               = ethtool_op_get_link,
1273         .get_settings           = rtl8169_get_settings,
1274         .set_settings           = rtl8169_set_settings,
1275         .get_msglevel           = rtl8169_get_msglevel,
1276         .set_msglevel           = rtl8169_set_msglevel,
1277         .get_rx_csum            = rtl8169_get_rx_csum,
1278         .set_rx_csum            = rtl8169_set_rx_csum,
1279         .set_tx_csum            = ethtool_op_set_tx_csum,
1280         .set_sg                 = ethtool_op_set_sg,
1281         .set_tso                = ethtool_op_set_tso,
1282         .get_regs               = rtl8169_get_regs,
1283         .get_wol                = rtl8169_get_wol,
1284         .set_wol                = rtl8169_set_wol,
1285         .get_strings            = rtl8169_get_strings,
1286         .get_sset_count         = rtl8169_get_sset_count,
1287         .get_ethtool_stats      = rtl8169_get_ethtool_stats,
1288 };
1289
1290 static void rtl8169_get_mac_version(struct rtl8169_private *tp,
1291                                     void __iomem *ioaddr)
1292 {
1293         /*
1294          * The driver currently handles the 8168Bf and the 8168Be identically
1295          * but they can be identified more specifically through the test below
1296          * if needed:
1297          *
1298          * (RTL_R32(TxConfig) & 0x700000) == 0x500000 ? 8168Bf : 8168Be
1299          *
1300          * Same thing for the 8101Eb and the 8101Ec:
1301          *
1302          * (RTL_R32(TxConfig) & 0x700000) == 0x200000 ? 8101Eb : 8101Ec
1303          */
1304         static const struct {
1305                 u32 mask;
1306                 u32 val;
1307                 int mac_version;
1308         } mac_info[] = {
1309                 /* 8168D family. */
1310                 { 0x7cf00000, 0x28300000,       RTL_GIGA_MAC_VER_26 },
1311                 { 0x7cf00000, 0x28100000,       RTL_GIGA_MAC_VER_25 },
1312                 { 0x7c800000, 0x28800000,       RTL_GIGA_MAC_VER_27 },
1313                 { 0x7c800000, 0x28000000,       RTL_GIGA_MAC_VER_26 },
1314
1315                 /* 8168C family. */
1316                 { 0x7cf00000, 0x3cb00000,       RTL_GIGA_MAC_VER_24 },
1317                 { 0x7cf00000, 0x3c900000,       RTL_GIGA_MAC_VER_23 },
1318                 { 0x7cf00000, 0x3c800000,       RTL_GIGA_MAC_VER_18 },
1319                 { 0x7c800000, 0x3c800000,       RTL_GIGA_MAC_VER_24 },
1320                 { 0x7cf00000, 0x3c000000,       RTL_GIGA_MAC_VER_19 },
1321                 { 0x7cf00000, 0x3c200000,       RTL_GIGA_MAC_VER_20 },
1322                 { 0x7cf00000, 0x3c300000,       RTL_GIGA_MAC_VER_21 },
1323                 { 0x7cf00000, 0x3c400000,       RTL_GIGA_MAC_VER_22 },
1324                 { 0x7c800000, 0x3c000000,       RTL_GIGA_MAC_VER_22 },
1325
1326                 /* 8168B family. */
1327                 { 0x7cf00000, 0x38000000,       RTL_GIGA_MAC_VER_12 },
1328                 { 0x7cf00000, 0x38500000,       RTL_GIGA_MAC_VER_17 },
1329                 { 0x7c800000, 0x38000000,       RTL_GIGA_MAC_VER_17 },
1330                 { 0x7c800000, 0x30000000,       RTL_GIGA_MAC_VER_11 },
1331
1332                 /* 8101 family. */
1333                 { 0x7cf00000, 0x34a00000,       RTL_GIGA_MAC_VER_09 },
1334                 { 0x7cf00000, 0x24a00000,       RTL_GIGA_MAC_VER_09 },
1335                 { 0x7cf00000, 0x34900000,       RTL_GIGA_MAC_VER_08 },
1336                 { 0x7cf00000, 0x24900000,       RTL_GIGA_MAC_VER_08 },
1337                 { 0x7cf00000, 0x34800000,       RTL_GIGA_MAC_VER_07 },
1338                 { 0x7cf00000, 0x24800000,       RTL_GIGA_MAC_VER_07 },
1339                 { 0x7cf00000, 0x34000000,       RTL_GIGA_MAC_VER_13 },
1340                 { 0x7cf00000, 0x34300000,       RTL_GIGA_MAC_VER_10 },
1341                 { 0x7cf00000, 0x34200000,       RTL_GIGA_MAC_VER_16 },
1342                 { 0x7c800000, 0x34800000,       RTL_GIGA_MAC_VER_09 },
1343                 { 0x7c800000, 0x24800000,       RTL_GIGA_MAC_VER_09 },
1344                 { 0x7c800000, 0x34000000,       RTL_GIGA_MAC_VER_16 },
1345                 /* FIXME: where did these entries come from ? -- FR */
1346                 { 0xfc800000, 0x38800000,       RTL_GIGA_MAC_VER_15 },
1347                 { 0xfc800000, 0x30800000,       RTL_GIGA_MAC_VER_14 },
1348
1349                 /* 8110 family. */
1350                 { 0xfc800000, 0x98000000,       RTL_GIGA_MAC_VER_06 },
1351                 { 0xfc800000, 0x18000000,       RTL_GIGA_MAC_VER_05 },
1352                 { 0xfc800000, 0x10000000,       RTL_GIGA_MAC_VER_04 },
1353                 { 0xfc800000, 0x04000000,       RTL_GIGA_MAC_VER_03 },
1354                 { 0xfc800000, 0x00800000,       RTL_GIGA_MAC_VER_02 },
1355                 { 0xfc800000, 0x00000000,       RTL_GIGA_MAC_VER_01 },
1356
1357                 /* Catch-all */
1358                 { 0x00000000, 0x00000000,       RTL_GIGA_MAC_NONE   }
1359         }, *p = mac_info;
1360         u32 reg;
1361
1362         reg = RTL_R32(TxConfig);
1363         while ((reg & p->mask) != p->val)
1364                 p++;
1365         tp->mac_version = p->mac_version;
1366 }
1367
1368 static void rtl8169_print_mac_version(struct rtl8169_private *tp)
1369 {
1370         dprintk("mac_version = 0x%02x\n", tp->mac_version);
1371 }
1372
1373 struct phy_reg {
1374         u16 reg;
1375         u16 val;
1376 };
1377
1378 static void rtl_phy_write(void __iomem *ioaddr, const struct phy_reg *regs, int len)
1379 {
1380         while (len-- > 0) {
1381                 mdio_write(ioaddr, regs->reg, regs->val);
1382                 regs++;
1383         }
1384 }
1385
1386 static void rtl8169s_hw_phy_config(void __iomem *ioaddr)
1387 {
1388         static const struct phy_reg phy_reg_init[] = {
1389                 { 0x1f, 0x0001 },
1390                 { 0x06, 0x006e },
1391                 { 0x08, 0x0708 },
1392                 { 0x15, 0x4000 },
1393                 { 0x18, 0x65c7 },
1394
1395                 { 0x1f, 0x0001 },
1396                 { 0x03, 0x00a1 },
1397                 { 0x02, 0x0008 },
1398                 { 0x01, 0x0120 },
1399                 { 0x00, 0x1000 },
1400                 { 0x04, 0x0800 },
1401                 { 0x04, 0x0000 },
1402
1403                 { 0x03, 0xff41 },
1404                 { 0x02, 0xdf60 },
1405                 { 0x01, 0x0140 },
1406                 { 0x00, 0x0077 },
1407                 { 0x04, 0x7800 },
1408                 { 0x04, 0x7000 },
1409
1410                 { 0x03, 0x802f },
1411                 { 0x02, 0x4f02 },
1412                 { 0x01, 0x0409 },
1413                 { 0x00, 0xf0f9 },
1414                 { 0x04, 0x9800 },
1415                 { 0x04, 0x9000 },
1416
1417                 { 0x03, 0xdf01 },
1418                 { 0x02, 0xdf20 },
1419                 { 0x01, 0xff95 },
1420                 { 0x00, 0xba00 },
1421                 { 0x04, 0xa800 },
1422                 { 0x04, 0xa000 },
1423
1424                 { 0x03, 0xff41 },
1425                 { 0x02, 0xdf20 },
1426                 { 0x01, 0x0140 },
1427                 { 0x00, 0x00bb },
1428                 { 0x04, 0xb800 },
1429                 { 0x04, 0xb000 },
1430
1431                 { 0x03, 0xdf41 },
1432                 { 0x02, 0xdc60 },
1433                 { 0x01, 0x6340 },
1434                 { 0x00, 0x007d },
1435                 { 0x04, 0xd800 },
1436                 { 0x04, 0xd000 },
1437
1438                 { 0x03, 0xdf01 },
1439                 { 0x02, 0xdf20 },
1440                 { 0x01, 0x100a },
1441                 { 0x00, 0xa0ff },
1442                 { 0x04, 0xf800 },
1443                 { 0x04, 0xf000 },
1444
1445                 { 0x1f, 0x0000 },
1446                 { 0x0b, 0x0000 },
1447                 { 0x00, 0x9200 }
1448         };
1449
1450         rtl_phy_write(ioaddr, phy_reg_init, ARRAY_SIZE(phy_reg_init));
1451 }
1452
1453 static void rtl8169sb_hw_phy_config(void __iomem *ioaddr)
1454 {
1455         static const struct phy_reg phy_reg_init[] = {
1456                 { 0x1f, 0x0002 },
1457                 { 0x01, 0x90d0 },
1458                 { 0x1f, 0x0000 }
1459         };
1460
1461         rtl_phy_write(ioaddr, phy_reg_init, ARRAY_SIZE(phy_reg_init));
1462 }
1463
1464 static void rtl8169scd_hw_phy_config_quirk(struct rtl8169_private *tp,
1465                                            void __iomem *ioaddr)
1466 {
1467         struct pci_dev *pdev = tp->pci_dev;
1468         u16 vendor_id, device_id;
1469
1470         pci_read_config_word(pdev, PCI_SUBSYSTEM_VENDOR_ID, &vendor_id);
1471         pci_read_config_word(pdev, PCI_SUBSYSTEM_ID, &device_id);
1472
1473         if ((vendor_id != PCI_VENDOR_ID_GIGABYTE) || (device_id != 0xe000))
1474                 return;
1475
1476         mdio_write(ioaddr, 0x1f, 0x0001);
1477         mdio_write(ioaddr, 0x10, 0xf01b);
1478         mdio_write(ioaddr, 0x1f, 0x0000);
1479 }
1480
1481 static void rtl8169scd_hw_phy_config(struct rtl8169_private *tp,
1482                                      void __iomem *ioaddr)
1483 {
1484         static const struct phy_reg phy_reg_init[] = {
1485                 { 0x1f, 0x0001 },
1486                 { 0x04, 0x0000 },
1487                 { 0x03, 0x00a1 },
1488                 { 0x02, 0x0008 },
1489                 { 0x01, 0x0120 },
1490                 { 0x00, 0x1000 },
1491                 { 0x04, 0x0800 },
1492                 { 0x04, 0x9000 },
1493                 { 0x03, 0x802f },
1494                 { 0x02, 0x4f02 },
1495                 { 0x01, 0x0409 },
1496                 { 0x00, 0xf099 },
1497                 { 0x04, 0x9800 },
1498                 { 0x04, 0xa000 },
1499                 { 0x03, 0xdf01 },
1500                 { 0x02, 0xdf20 },
1501                 { 0x01, 0xff95 },
1502                 { 0x00, 0xba00 },
1503                 { 0x04, 0xa800 },
1504                 { 0x04, 0xf000 },
1505                 { 0x03, 0xdf01 },
1506                 { 0x02, 0xdf20 },
1507                 { 0x01, 0x101a },
1508                 { 0x00, 0xa0ff },
1509                 { 0x04, 0xf800 },
1510                 { 0x04, 0x0000 },
1511                 { 0x1f, 0x0000 },
1512
1513                 { 0x1f, 0x0001 },
1514                 { 0x10, 0xf41b },
1515                 { 0x14, 0xfb54 },
1516                 { 0x18, 0xf5c7 },
1517                 { 0x1f, 0x0000 },
1518
1519                 { 0x1f, 0x0001 },
1520                 { 0x17, 0x0cc0 },
1521                 { 0x1f, 0x0000 }
1522         };
1523
1524         rtl_phy_write(ioaddr, phy_reg_init, ARRAY_SIZE(phy_reg_init));
1525
1526         rtl8169scd_hw_phy_config_quirk(tp, ioaddr);
1527 }
1528
1529 static void rtl8169sce_hw_phy_config(void __iomem *ioaddr)
1530 {
1531         static const struct phy_reg phy_reg_init[] = {
1532                 { 0x1f, 0x0001 },
1533                 { 0x04, 0x0000 },
1534                 { 0x03, 0x00a1 },
1535                 { 0x02, 0x0008 },
1536                 { 0x01, 0x0120 },
1537                 { 0x00, 0x1000 },
1538                 { 0x04, 0x0800 },
1539                 { 0x04, 0x9000 },
1540                 { 0x03, 0x802f },
1541                 { 0x02, 0x4f02 },
1542                 { 0x01, 0x0409 },
1543                 { 0x00, 0xf099 },
1544                 { 0x04, 0x9800 },
1545                 { 0x04, 0xa000 },
1546                 { 0x03, 0xdf01 },
1547                 { 0x02, 0xdf20 },
1548                 { 0x01, 0xff95 },
1549                 { 0x00, 0xba00 },
1550                 { 0x04, 0xa800 },
1551                 { 0x04, 0xf000 },
1552                 { 0x03, 0xdf01 },
1553                 { 0x02, 0xdf20 },
1554                 { 0x01, 0x101a },
1555                 { 0x00, 0xa0ff },
1556                 { 0x04, 0xf800 },
1557                 { 0x04, 0x0000 },
1558                 { 0x1f, 0x0000 },
1559
1560                 { 0x1f, 0x0001 },
1561                 { 0x0b, 0x8480 },
1562                 { 0x1f, 0x0000 },
1563
1564                 { 0x1f, 0x0001 },
1565                 { 0x18, 0x67c7 },
1566                 { 0x04, 0x2000 },
1567                 { 0x03, 0x002f },
1568                 { 0x02, 0x4360 },
1569                 { 0x01, 0x0109 },
1570                 { 0x00, 0x3022 },
1571                 { 0x04, 0x2800 },
1572                 { 0x1f, 0x0000 },
1573
1574                 { 0x1f, 0x0001 },
1575                 { 0x17, 0x0cc0 },
1576                 { 0x1f, 0x0000 }
1577         };
1578
1579         rtl_phy_write(ioaddr, phy_reg_init, ARRAY_SIZE(phy_reg_init));
1580 }
1581
1582 static void rtl8168bb_hw_phy_config(void __iomem *ioaddr)
1583 {
1584         static const struct phy_reg phy_reg_init[] = {
1585                 { 0x10, 0xf41b },
1586                 { 0x1f, 0x0000 }
1587         };
1588
1589         mdio_write(ioaddr, 0x1f, 0x0001);
1590         mdio_patch(ioaddr, 0x16, 1 << 0);
1591
1592         rtl_phy_write(ioaddr, phy_reg_init, ARRAY_SIZE(phy_reg_init));
1593 }
1594
1595 static void rtl8168bef_hw_phy_config(void __iomem *ioaddr)
1596 {
1597         static const struct phy_reg phy_reg_init[] = {
1598                 { 0x1f, 0x0001 },
1599                 { 0x10, 0xf41b },
1600                 { 0x1f, 0x0000 }
1601         };
1602
1603         rtl_phy_write(ioaddr, phy_reg_init, ARRAY_SIZE(phy_reg_init));
1604 }
1605
1606 static void rtl8168cp_1_hw_phy_config(void __iomem *ioaddr)
1607 {
1608         static const struct phy_reg phy_reg_init[] = {
1609                 { 0x1f, 0x0000 },
1610                 { 0x1d, 0x0f00 },
1611                 { 0x1f, 0x0002 },
1612                 { 0x0c, 0x1ec8 },
1613                 { 0x1f, 0x0000 }
1614         };
1615
1616         rtl_phy_write(ioaddr, phy_reg_init, ARRAY_SIZE(phy_reg_init));
1617 }
1618
1619 static void rtl8168cp_2_hw_phy_config(void __iomem *ioaddr)
1620 {
1621         static const struct phy_reg phy_reg_init[] = {
1622                 { 0x1f, 0x0001 },
1623                 { 0x1d, 0x3d98 },
1624                 { 0x1f, 0x0000 }
1625         };
1626
1627         mdio_write(ioaddr, 0x1f, 0x0000);
1628         mdio_patch(ioaddr, 0x14, 1 << 5);
1629         mdio_patch(ioaddr, 0x0d, 1 << 5);
1630
1631         rtl_phy_write(ioaddr, phy_reg_init, ARRAY_SIZE(phy_reg_init));
1632 }
1633
1634 static void rtl8168c_1_hw_phy_config(void __iomem *ioaddr)
1635 {
1636         static const struct phy_reg phy_reg_init[] = {
1637                 { 0x1f, 0x0001 },
1638                 { 0x12, 0x2300 },
1639                 { 0x1f, 0x0002 },
1640                 { 0x00, 0x88d4 },
1641                 { 0x01, 0x82b1 },
1642                 { 0x03, 0x7002 },
1643                 { 0x08, 0x9e30 },
1644                 { 0x09, 0x01f0 },
1645                 { 0x0a, 0x5500 },
1646                 { 0x0c, 0x00c8 },
1647                 { 0x1f, 0x0003 },
1648                 { 0x12, 0xc096 },
1649                 { 0x16, 0x000a },
1650                 { 0x1f, 0x0000 },
1651                 { 0x1f, 0x0000 },
1652                 { 0x09, 0x2000 },
1653                 { 0x09, 0x0000 }
1654         };
1655
1656         rtl_phy_write(ioaddr, phy_reg_init, ARRAY_SIZE(phy_reg_init));
1657
1658         mdio_patch(ioaddr, 0x14, 1 << 5);
1659         mdio_patch(ioaddr, 0x0d, 1 << 5);
1660         mdio_write(ioaddr, 0x1f, 0x0000);
1661 }
1662
1663 static void rtl8168c_2_hw_phy_config(void __iomem *ioaddr)
1664 {
1665         static const struct phy_reg phy_reg_init[] = {
1666                 { 0x1f, 0x0001 },
1667                 { 0x12, 0x2300 },
1668                 { 0x03, 0x802f },
1669                 { 0x02, 0x4f02 },
1670                 { 0x01, 0x0409 },
1671                 { 0x00, 0xf099 },
1672                 { 0x04, 0x9800 },
1673                 { 0x04, 0x9000 },
1674                 { 0x1d, 0x3d98 },
1675                 { 0x1f, 0x0002 },
1676                 { 0x0c, 0x7eb8 },
1677                 { 0x06, 0x0761 },
1678                 { 0x1f, 0x0003 },
1679                 { 0x16, 0x0f0a },
1680                 { 0x1f, 0x0000 }
1681         };
1682
1683         rtl_phy_write(ioaddr, phy_reg_init, ARRAY_SIZE(phy_reg_init));
1684
1685         mdio_patch(ioaddr, 0x16, 1 << 0);
1686         mdio_patch(ioaddr, 0x14, 1 << 5);
1687         mdio_patch(ioaddr, 0x0d, 1 << 5);
1688         mdio_write(ioaddr, 0x1f, 0x0000);
1689 }
1690
1691 static void rtl8168c_3_hw_phy_config(void __iomem *ioaddr)
1692 {
1693         static const struct phy_reg phy_reg_init[] = {
1694                 { 0x1f, 0x0001 },
1695                 { 0x12, 0x2300 },
1696                 { 0x1d, 0x3d98 },
1697                 { 0x1f, 0x0002 },
1698                 { 0x0c, 0x7eb8 },
1699                 { 0x06, 0x5461 },
1700                 { 0x1f, 0x0003 },
1701                 { 0x16, 0x0f0a },
1702                 { 0x1f, 0x0000 }
1703         };
1704
1705         rtl_phy_write(ioaddr, phy_reg_init, ARRAY_SIZE(phy_reg_init));
1706
1707         mdio_patch(ioaddr, 0x16, 1 << 0);
1708         mdio_patch(ioaddr, 0x14, 1 << 5);
1709         mdio_patch(ioaddr, 0x0d, 1 << 5);
1710         mdio_write(ioaddr, 0x1f, 0x0000);
1711 }
1712
1713 static void rtl8168c_4_hw_phy_config(void __iomem *ioaddr)
1714 {
1715         rtl8168c_3_hw_phy_config(ioaddr);
1716 }
1717
1718 static void rtl8168d_1_hw_phy_config(void __iomem *ioaddr)
1719 {
1720         static const struct phy_reg phy_reg_init_0[] = {
1721                 { 0x1f, 0x0001 },
1722                 { 0x06, 0x4064 },
1723                 { 0x07, 0x2863 },
1724                 { 0x08, 0x059c },
1725                 { 0x09, 0x26b4 },
1726                 { 0x0a, 0x6a19 },
1727                 { 0x0b, 0xdcc8 },
1728                 { 0x10, 0xf06d },
1729                 { 0x14, 0x7f68 },
1730                 { 0x18, 0x7fd9 },
1731                 { 0x1c, 0xf0ff },
1732                 { 0x1d, 0x3d9c },
1733                 { 0x1f, 0x0003 },
1734                 { 0x12, 0xf49f },
1735                 { 0x13, 0x070b },
1736                 { 0x1a, 0x05ad },
1737                 { 0x14, 0x94c0 }
1738         };
1739         static const struct phy_reg phy_reg_init_1[] = {
1740                 { 0x1f, 0x0002 },
1741                 { 0x06, 0x5561 },
1742                 { 0x1f, 0x0005 },
1743                 { 0x05, 0x8332 },
1744                 { 0x06, 0x5561 }
1745         };
1746         static const struct phy_reg phy_reg_init_2[] = {
1747                 { 0x1f, 0x0005 },
1748                 { 0x05, 0xffc2 },
1749                 { 0x1f, 0x0005 },
1750                 { 0x05, 0x8000 },
1751                 { 0x06, 0xf8f9 },
1752                 { 0x06, 0xfaef },
1753                 { 0x06, 0x59ee },
1754                 { 0x06, 0xf8ea },
1755                 { 0x06, 0x00ee },
1756                 { 0x06, 0xf8eb },
1757                 { 0x06, 0x00e0 },
1758                 { 0x06, 0xf87c },
1759                 { 0x06, 0xe1f8 },
1760                 { 0x06, 0x7d59 },
1761                 { 0x06, 0x0fef },
1762                 { 0x06, 0x0139 },
1763                 { 0x06, 0x029e },
1764                 { 0x06, 0x06ef },
1765                 { 0x06, 0x1039 },
1766                 { 0x06, 0x089f },
1767                 { 0x06, 0x2aee },
1768                 { 0x06, 0xf8ea },
1769                 { 0x06, 0x00ee },
1770                 { 0x06, 0xf8eb },
1771                 { 0x06, 0x01e0 },
1772                 { 0x06, 0xf87c },
1773                 { 0x06, 0xe1f8 },
1774                 { 0x06, 0x7d58 },
1775                 { 0x06, 0x409e },
1776                 { 0x06, 0x0f39 },
1777                 { 0x06, 0x46aa },
1778                 { 0x06, 0x0bbf },
1779                 { 0x06, 0x8290 },
1780                 { 0x06, 0xd682 },
1781                 { 0x06, 0x9802 },
1782                 { 0x06, 0x014f },
1783                 { 0x06, 0xae09 },
1784                 { 0x06, 0xbf82 },
1785                 { 0x06, 0x98d6 },
1786                 { 0x06, 0x82a0 },
1787                 { 0x06, 0x0201 },
1788                 { 0x06, 0x4fef },
1789                 { 0x06, 0x95fe },
1790                 { 0x06, 0xfdfc },
1791                 { 0x06, 0x05f8 },
1792                 { 0x06, 0xf9fa },
1793                 { 0x06, 0xeef8 },
1794                 { 0x06, 0xea00 },
1795                 { 0x06, 0xeef8 },
1796                 { 0x06, 0xeb00 },
1797                 { 0x06, 0xe2f8 },
1798                 { 0x06, 0x7ce3 },
1799                 { 0x06, 0xf87d },
1800                 { 0x06, 0xa511 },
1801                 { 0x06, 0x1112 },
1802                 { 0x06, 0xd240 },
1803                 { 0x06, 0xd644 },
1804                 { 0x06, 0x4402 },
1805                 { 0x06, 0x8217 },
1806                 { 0x06, 0xd2a0 },
1807                 { 0x06, 0xd6aa },
1808                 { 0x06, 0xaa02 },
1809                 { 0x06, 0x8217 },
1810                 { 0x06, 0xae0f },
1811                 { 0x06, 0xa544 },
1812                 { 0x06, 0x4402 },
1813                 { 0x06, 0xae4d },
1814                 { 0x06, 0xa5aa },
1815                 { 0x06, 0xaa02 },
1816                 { 0x06, 0xae47 },
1817                 { 0x06, 0xaf82 },
1818                 { 0x06, 0x13ee },
1819                 { 0x06, 0x834e },
1820                 { 0x06, 0x00ee },
1821                 { 0x06, 0x834d },
1822                 { 0x06, 0x0fee },
1823                 { 0x06, 0x834c },
1824                 { 0x06, 0x0fee },
1825                 { 0x06, 0x834f },
1826                 { 0x06, 0x00ee },
1827                 { 0x06, 0x8351 },
1828                 { 0x06, 0x00ee },
1829                 { 0x06, 0x834a },
1830                 { 0x06, 0xffee },
1831                 { 0x06, 0x834b },
1832                 { 0x06, 0xffe0 },
1833                 { 0x06, 0x8330 },
1834                 { 0x06, 0xe183 },
1835                 { 0x06, 0x3158 },
1836                 { 0x06, 0xfee4 },
1837                 { 0x06, 0xf88a },
1838                 { 0x06, 0xe5f8 },
1839                 { 0x06, 0x8be0 },
1840                 { 0x06, 0x8332 },
1841                 { 0x06, 0xe183 },
1842                 { 0x06, 0x3359 },
1843                 { 0x06, 0x0fe2 },
1844                 { 0x06, 0x834d },
1845                 { 0x06, 0x0c24 },
1846                 { 0x06, 0x5af0 },
1847                 { 0x06, 0x1e12 },
1848                 { 0x06, 0xe4f8 },
1849                 { 0x06, 0x8ce5 },
1850                 { 0x06, 0xf88d },
1851                 { 0x06, 0xaf82 },
1852                 { 0x06, 0x13e0 },
1853                 { 0x06, 0x834f },
1854                 { 0x06, 0x10e4 },
1855                 { 0x06, 0x834f },
1856                 { 0x06, 0xe083 },
1857                 { 0x06, 0x4e78 },
1858                 { 0x06, 0x009f },
1859                 { 0x06, 0x0ae0 },
1860                 { 0x06, 0x834f },
1861                 { 0x06, 0xa010 },
1862                 { 0x06, 0xa5ee },
1863                 { 0x06, 0x834e },
1864                 { 0x06, 0x01e0 },
1865                 { 0x06, 0x834e },
1866                 { 0x06, 0x7805 },
1867                 { 0x06, 0x9e9a },
1868                 { 0x06, 0xe083 },
1869                 { 0x06, 0x4e78 },
1870                 { 0x06, 0x049e },
1871                 { 0x06, 0x10e0 },
1872                 { 0x06, 0x834e },
1873                 { 0x06, 0x7803 },
1874                 { 0x06, 0x9e0f },
1875                 { 0x06, 0xe083 },
1876                 { 0x06, 0x4e78 },
1877                 { 0x06, 0x019e },
1878                 { 0x06, 0x05ae },
1879                 { 0x06, 0x0caf },
1880                 { 0x06, 0x81f8 },
1881                 { 0x06, 0xaf81 },
1882                 { 0x06, 0xa3af },
1883                 { 0x06, 0x81dc },
1884                 { 0x06, 0xaf82 },
1885                 { 0x06, 0x13ee },
1886                 { 0x06, 0x8348 },
1887                 { 0x06, 0x00ee },
1888                 { 0x06, 0x8349 },
1889                 { 0x06, 0x00e0 },
1890                 { 0x06, 0x8351 },
1891                 { 0x06, 0x10e4 },
1892                 { 0x06, 0x8351 },
1893                 { 0x06, 0x5801 },
1894                 { 0x06, 0x9fea },
1895                 { 0x06, 0xd000 },
1896                 { 0x06, 0xd180 },
1897                 { 0x06, 0x1f66 },
1898                 { 0x06, 0xe2f8 },
1899                 { 0x06, 0xeae3 },
1900                 { 0x06, 0xf8eb },
1901                 { 0x06, 0x5af8 },
1902                 { 0x06, 0x1e20 },
1903                 { 0x06, 0xe6f8 },
1904                 { 0x06, 0xeae5 },
1905                 { 0x06, 0xf8eb },
1906                 { 0x06, 0xd302 },
1907                 { 0x06, 0xb3fe },
1908                 { 0x06, 0xe2f8 },
1909                 { 0x06, 0x7cef },
1910                 { 0x06, 0x325b },
1911                 { 0x06, 0x80e3 },
1912                 { 0x06, 0xf87d },
1913                 { 0x06, 0x9e03 },
1914                 { 0x06, 0x7dff },
1915                 { 0x06, 0xff0d },
1916                 { 0x06, 0x581c },
1917                 { 0x06, 0x551a },
1918                 { 0x06, 0x6511 },
1919                 { 0x06, 0xa190 },
1920                 { 0x06, 0xd3e2 },
1921                 { 0x06, 0x8348 },
1922                 { 0x06, 0xe383 },
1923                 { 0x06, 0x491b },
1924                 { 0x06, 0x56ab },
1925                 { 0x06, 0x08ef },
1926                 { 0x06, 0x56e6 },
1927                 { 0x06, 0x8348 },
1928                 { 0x06, 0xe783 },
1929                 { 0x06, 0x4910 },
1930                 { 0x06, 0xd180 },
1931                 { 0x06, 0x1f66 },
1932                 { 0x06, 0xa004 },
1933                 { 0x06, 0xb9e2 },
1934                 { 0x06, 0x8348 },
1935                 { 0x06, 0xe383 },
1936                 { 0x06, 0x49ef },
1937                 { 0x06, 0x65e2 },
1938                 { 0x06, 0x834a },
1939                 { 0x06, 0xe383 },
1940                 { 0x06, 0x4b1b },
1941                 { 0x06, 0x56aa },
1942                 { 0x06, 0x0eef },
1943                 { 0x06, 0x56e6 },
1944                 { 0x06, 0x834a },
1945                 { 0x06, 0xe783 },
1946                 { 0x06, 0x4be2 },
1947                 { 0x06, 0x834d },
1948                 { 0x06, 0xe683 },
1949                 { 0x06, 0x4ce0 },
1950                 { 0x06, 0x834d },
1951                 { 0x06, 0xa000 },
1952                 { 0x06, 0x0caf },
1953                 { 0x06, 0x81dc },
1954                 { 0x06, 0xe083 },
1955                 { 0x06, 0x4d10 },
1956                 { 0x06, 0xe483 },
1957                 { 0x06, 0x4dae },
1958                 { 0x06, 0x0480 },
1959                 { 0x06, 0xe483 },
1960                 { 0x06, 0x4de0 },
1961                 { 0x06, 0x834e },
1962                 { 0x06, 0x7803 },
1963                 { 0x06, 0x9e0b },
1964                 { 0x06, 0xe083 },
1965                 { 0x06, 0x4e78 },
1966                 { 0x06, 0x049e },
1967                 { 0x06, 0x04ee },
1968                 { 0x06, 0x834e },
1969                 { 0x06, 0x02e0 },
1970                 { 0x06, 0x8332 },
1971                 { 0x06, 0xe183 },
1972                 { 0x06, 0x3359 },
1973                 { 0x06, 0x0fe2 },
1974                 { 0x06, 0x834d },
1975                 { 0x06, 0x0c24 },
1976                 { 0x06, 0x5af0 },
1977                 { 0x06, 0x1e12 },
1978                 { 0x06, 0xe4f8 },
1979                 { 0x06, 0x8ce5 },
1980                 { 0x06, 0xf88d },
1981                 { 0x06, 0xe083 },
1982                 { 0x06, 0x30e1 },
1983                 { 0x06, 0x8331 },
1984                 { 0x06, 0x6801 },
1985                 { 0x06, 0xe4f8 },
1986                 { 0x06, 0x8ae5 },
1987                 { 0x06, 0xf88b },
1988                 { 0x06, 0xae37 },
1989                 { 0x06, 0xee83 },
1990                 { 0x06, 0x4e03 },
1991                 { 0x06, 0xe083 },
1992                 { 0x06, 0x4ce1 },
1993                 { 0x06, 0x834d },
1994                 { 0x06, 0x1b01 },
1995                 { 0x06, 0x9e04 },
1996                 { 0x06, 0xaaa1 },
1997                 { 0x06, 0xaea8 },
1998                 { 0x06, 0xee83 },
1999                 { 0x06, 0x4e04 },
2000                 { 0x06, 0xee83 },
2001                 { 0x06, 0x4f00 },
2002                 { 0x06, 0xaeab },
2003                 { 0x06, 0xe083 },
2004                 { 0x06, 0x4f78 },
2005                 { 0x06, 0x039f },
2006                 { 0x06, 0x14ee },
2007                 { 0x06, 0x834e },
2008                 { 0x06, 0x05d2 },
2009                 { 0x06, 0x40d6 },
2010                 { 0x06, 0x5554 },
2011                 { 0x06, 0x0282 },
2012                 { 0x06, 0x17d2 },
2013                 { 0x06, 0xa0d6 },
2014                 { 0x06, 0xba00 },
2015                 { 0x06, 0x0282 },
2016                 { 0x06, 0x17fe },
2017                 { 0x06, 0xfdfc },
2018                 { 0x06, 0x05f8 },
2019                 { 0x06, 0xe0f8 },
2020                 { 0x06, 0x60e1 },
2021                 { 0x06, 0xf861 },
2022                 { 0x06, 0x6802 },
2023                 { 0x06, 0xe4f8 },
2024                 { 0x06, 0x60e5 },
2025                 { 0x06, 0xf861 },
2026                 { 0x06, 0xe0f8 },
2027                 { 0x06, 0x48e1 },
2028                 { 0x06, 0xf849 },
2029                 { 0x06, 0x580f },
2030                 { 0x06, 0x1e02 },
2031                 { 0x06, 0xe4f8 },
2032                 { 0x06, 0x48e5 },
2033                 { 0x06, 0xf849 },
2034                 { 0x06, 0xd000 },
2035                 { 0x06, 0x0282 },
2036                 { 0x06, 0x5bbf },
2037                 { 0x06, 0x8350 },
2038                 { 0x06, 0xef46 },
2039                 { 0x06, 0xdc19 },
2040                 { 0x06, 0xddd0 },
2041                 { 0x06, 0x0102 },
2042                 { 0x06, 0x825b },
2043                 { 0x06, 0x0282 },
2044                 { 0x06, 0x77e0 },
2045                 { 0x06, 0xf860 },
2046                 { 0x06, 0xe1f8 },
2047                 { 0x06, 0x6158 },
2048                 { 0x06, 0xfde4 },
2049                 { 0x06, 0xf860 },
2050                 { 0x06, 0xe5f8 },
2051                 { 0x06, 0x61fc },
2052                 { 0x06, 0x04f9 },
2053                 { 0x06, 0xfafb },
2054                 { 0x06, 0xc6bf },
2055                 { 0x06, 0xf840 },
2056                 { 0x06, 0xbe83 },
2057                 { 0x06, 0x50a0 },
2058                 { 0x06, 0x0101 },
2059                 { 0x06, 0x071b },
2060                 { 0x06, 0x89cf },
2061                 { 0x06, 0xd208 },
2062                 { 0x06, 0xebdb },
2063                 { 0x06, 0x19b2 },
2064                 { 0x06, 0xfbff },
2065                 { 0x06, 0xfefd },
2066                 { 0x06, 0x04f8 },
2067                 { 0x06, 0xe0f8 },
2068                 { 0x06, 0x48e1 },
2069                 { 0x06, 0xf849 },
2070                 { 0x06, 0x6808 },
2071                 { 0x06, 0xe4f8 },
2072                 { 0x06, 0x48e5 },
2073                 { 0x06, 0xf849 },
2074                 { 0x06, 0x58f7 },
2075                 { 0x06, 0xe4f8 },
2076                 { 0x06, 0x48e5 },
2077                 { 0x06, 0xf849 },
2078                 { 0x06, 0xfc04 },
2079                 { 0x06, 0x4d20 },
2080                 { 0x06, 0x0002 },
2081                 { 0x06, 0x4e22 },
2082                 { 0x06, 0x0002 },
2083                 { 0x06, 0x4ddf },
2084                 { 0x06, 0xff01 },
2085                 { 0x06, 0x4edd },
2086                 { 0x06, 0xff01 },
2087                 { 0x05, 0x83d4 },
2088                 { 0x06, 0x8000 },
2089                 { 0x05, 0x83d8 },
2090                 { 0x06, 0x8051 },
2091                 { 0x02, 0x6010 },
2092                 { 0x03, 0xdc00 },
2093                 { 0x05, 0xfff6 },
2094                 { 0x06, 0x00fc },
2095                 { 0x1f, 0x0000 },
2096
2097                 { 0x1f, 0x0000 },
2098                 { 0x0d, 0xf880 },
2099                 { 0x1f, 0x0000 }
2100         };
2101
2102         rtl_phy_write(ioaddr, phy_reg_init_0, ARRAY_SIZE(phy_reg_init_0));
2103
2104         mdio_write(ioaddr, 0x1f, 0x0002);
2105         mdio_plus_minus(ioaddr, 0x0b, 0x0010, 0x00ef);
2106         mdio_plus_minus(ioaddr, 0x0c, 0xa200, 0x5d00);
2107
2108         rtl_phy_write(ioaddr, phy_reg_init_1, ARRAY_SIZE(phy_reg_init_1));
2109
2110         if (rtl8168d_efuse_read(ioaddr, 0x01) == 0xb1) {
2111                 static const struct phy_reg phy_reg_init[] = {
2112                         { 0x1f, 0x0002 },
2113                         { 0x05, 0x669a },
2114                         { 0x1f, 0x0005 },
2115                         { 0x05, 0x8330 },
2116                         { 0x06, 0x669a },
2117                         { 0x1f, 0x0002 }
2118                 };
2119                 int val;
2120
2121                 rtl_phy_write(ioaddr, phy_reg_init, ARRAY_SIZE(phy_reg_init));
2122
2123                 val = mdio_read(ioaddr, 0x0d);
2124
2125                 if ((val & 0x00ff) != 0x006c) {
2126                         static const u32 set[] = {
2127                                 0x0065, 0x0066, 0x0067, 0x0068,
2128                                 0x0069, 0x006a, 0x006b, 0x006c
2129                         };
2130                         int i;
2131
2132                         mdio_write(ioaddr, 0x1f, 0x0002);
2133
2134                         val &= 0xff00;
2135                         for (i = 0; i < ARRAY_SIZE(set); i++)
2136                                 mdio_write(ioaddr, 0x0d, val | set[i]);
2137                 }
2138         } else {
2139                 static const struct phy_reg phy_reg_init[] = {
2140                         { 0x1f, 0x0002 },
2141                         { 0x05, 0x6662 },
2142                         { 0x1f, 0x0005 },
2143                         { 0x05, 0x8330 },
2144                         { 0x06, 0x6662 }
2145                 };
2146
2147                 rtl_phy_write(ioaddr, phy_reg_init, ARRAY_SIZE(phy_reg_init));
2148         }
2149
2150         mdio_write(ioaddr, 0x1f, 0x0002);
2151         mdio_patch(ioaddr, 0x0d, 0x0300);
2152         mdio_patch(ioaddr, 0x0f, 0x0010);
2153
2154         mdio_write(ioaddr, 0x1f, 0x0002);
2155         mdio_plus_minus(ioaddr, 0x02, 0x0100, 0x0600);
2156         mdio_plus_minus(ioaddr, 0x03, 0x0000, 0xe000);
2157
2158         rtl_phy_write(ioaddr, phy_reg_init_2, ARRAY_SIZE(phy_reg_init_2));
2159 }
2160
2161 static void rtl8168d_2_hw_phy_config(void __iomem *ioaddr)
2162 {
2163         static const struct phy_reg phy_reg_init_0[] = {
2164                 { 0x1f, 0x0001 },
2165                 { 0x06, 0x4064 },
2166                 { 0x07, 0x2863 },
2167                 { 0x08, 0x059c },
2168                 { 0x09, 0x26b4 },
2169                 { 0x0a, 0x6a19 },
2170                 { 0x0b, 0xdcc8 },
2171                 { 0x10, 0xf06d },
2172                 { 0x14, 0x7f68 },
2173                 { 0x18, 0x7fd9 },
2174                 { 0x1c, 0xf0ff },
2175                 { 0x1d, 0x3d9c },
2176                 { 0x1f, 0x0003 },
2177                 { 0x12, 0xf49f },
2178                 { 0x13, 0x070b },
2179                 { 0x1a, 0x05ad },
2180                 { 0x14, 0x94c0 },
2181
2182                 { 0x1f, 0x0002 },
2183                 { 0x06, 0x5561 },
2184                 { 0x1f, 0x0005 },
2185                 { 0x05, 0x8332 },
2186                 { 0x06, 0x5561 }
2187         };
2188         static const struct phy_reg phy_reg_init_1[] = {
2189                 { 0x1f, 0x0005 },
2190                 { 0x05, 0xffc2 },
2191                 { 0x1f, 0x0005 },
2192                 { 0x05, 0x8000 },
2193                 { 0x06, 0xf8f9 },
2194                 { 0x06, 0xfaee },
2195                 { 0x06, 0xf8ea },
2196                 { 0x06, 0x00ee },
2197                 { 0x06, 0xf8eb },
2198                 { 0x06, 0x00e2 },
2199                 { 0x06, 0xf87c },
2200                 { 0x06, 0xe3f8 },
2201                 { 0x06, 0x7da5 },
2202                 { 0x06, 0x1111 },
2203                 { 0x06, 0x12d2 },
2204                 { 0x06, 0x40d6 },
2205                 { 0x06, 0x4444 },
2206                 { 0x06, 0x0281 },
2207                 { 0x06, 0xc6d2 },
2208                 { 0x06, 0xa0d6 },
2209                 { 0x06, 0xaaaa },
2210                 { 0x06, 0x0281 },
2211                 { 0x06, 0xc6ae },
2212                 { 0x06, 0x0fa5 },
2213                 { 0x06, 0x4444 },
2214                 { 0x06, 0x02ae },
2215                 { 0x06, 0x4da5 },
2216                 { 0x06, 0xaaaa },
2217                 { 0x06, 0x02ae },
2218                 { 0x06, 0x47af },
2219                 { 0x06, 0x81c2 },
2220                 { 0x06, 0xee83 },
2221                 { 0x06, 0x4e00 },
2222                 { 0x06, 0xee83 },
2223                 { 0x06, 0x4d0f },
2224                 { 0x06, 0xee83 },
2225                 { 0x06, 0x4c0f },
2226                 { 0x06, 0xee83 },
2227                 { 0x06, 0x4f00 },
2228                 { 0x06, 0xee83 },
2229                 { 0x06, 0x5100 },
2230                 { 0x06, 0xee83 },
2231                 { 0x06, 0x4aff },
2232                 { 0x06, 0xee83 },
2233                 { 0x06, 0x4bff },
2234                 { 0x06, 0xe083 },
2235                 { 0x06, 0x30e1 },
2236                 { 0x06, 0x8331 },
2237                 { 0x06, 0x58fe },
2238                 { 0x06, 0xe4f8 },
2239                 { 0x06, 0x8ae5 },
2240                 { 0x06, 0xf88b },
2241                 { 0x06, 0xe083 },
2242                 { 0x06, 0x32e1 },
2243                 { 0x06, 0x8333 },
2244                 { 0x06, 0x590f },
2245                 { 0x06, 0xe283 },
2246                 { 0x06, 0x4d0c },
2247                 { 0x06, 0x245a },
2248                 { 0x06, 0xf01e },
2249                 { 0x06, 0x12e4 },
2250                 { 0x06, 0xf88c },
2251                 { 0x06, 0xe5f8 },
2252                 { 0x06, 0x8daf },
2253                 { 0x06, 0x81c2 },
2254                 { 0x06, 0xe083 },
2255                 { 0x06, 0x4f10 },
2256                 { 0x06, 0xe483 },
2257                 { 0x06, 0x4fe0 },
2258                 { 0x06, 0x834e },
2259                 { 0x06, 0x7800 },
2260                 { 0x06, 0x9f0a },
2261                 { 0x06, 0xe083 },
2262                 { 0x06, 0x4fa0 },
2263                 { 0x06, 0x10a5 },
2264                 { 0x06, 0xee83 },
2265                 { 0x06, 0x4e01 },
2266                 { 0x06, 0xe083 },
2267                 { 0x06, 0x4e78 },
2268                 { 0x06, 0x059e },
2269                 { 0x06, 0x9ae0 },
2270                 { 0x06, 0x834e },
2271                 { 0x06, 0x7804 },
2272                 { 0x06, 0x9e10 },
2273                 { 0x06, 0xe083 },
2274                 { 0x06, 0x4e78 },
2275                 { 0x06, 0x039e },
2276                 { 0x06, 0x0fe0 },
2277                 { 0x06, 0x834e },
2278                 { 0x06, 0x7801 },
2279                 { 0x06, 0x9e05 },
2280                 { 0x06, 0xae0c },
2281                 { 0x06, 0xaf81 },
2282                 { 0x06, 0xa7af },
2283                 { 0x06, 0x8152 },
2284                 { 0x06, 0xaf81 },
2285                 { 0x06, 0x8baf },
2286                 { 0x06, 0x81c2 },
2287                 { 0x06, 0xee83 },
2288                 { 0x06, 0x4800 },
2289                 { 0x06, 0xee83 },
2290                 { 0x06, 0x4900 },
2291                 { 0x06, 0xe083 },
2292                 { 0x06, 0x5110 },
2293                 { 0x06, 0xe483 },
2294                 { 0x06, 0x5158 },
2295                 { 0x06, 0x019f },
2296                 { 0x06, 0xead0 },
2297                 { 0x06, 0x00d1 },
2298                 { 0x06, 0x801f },
2299                 { 0x06, 0x66e2 },
2300                 { 0x06, 0xf8ea },
2301                 { 0x06, 0xe3f8 },
2302                 { 0x06, 0xeb5a },
2303                 { 0x06, 0xf81e },
2304                 { 0x06, 0x20e6 },
2305                 { 0x06, 0xf8ea },
2306                 { 0x06, 0xe5f8 },
2307                 { 0x06, 0xebd3 },
2308                 { 0x06, 0x02b3 },
2309                 { 0x06, 0xfee2 },
2310                 { 0x06, 0xf87c },
2311                 { 0x06, 0xef32 },
2312                 { 0x06, 0x5b80 },
2313                 { 0x06, 0xe3f8 },
2314                 { 0x06, 0x7d9e },
2315                 { 0x06, 0x037d },
2316                 { 0x06, 0xffff },
2317                 { 0x06, 0x0d58 },
2318                 { 0x06, 0x1c55 },
2319                 { 0x06, 0x1a65 },
2320                 { 0x06, 0x11a1 },
2321                 { 0x06, 0x90d3 },
2322                 { 0x06, 0xe283 },
2323                 { 0x06, 0x48e3 },
2324                 { 0x06, 0x8349 },
2325                 { 0x06, 0x1b56 },
2326                 { 0x06, 0xab08 },
2327                 { 0x06, 0xef56 },
2328                 { 0x06, 0xe683 },
2329                 { 0x06, 0x48e7 },
2330                 { 0x06, 0x8349 },
2331                 { 0x06, 0x10d1 },
2332                 { 0x06, 0x801f },
2333                 { 0x06, 0x66a0 },
2334                 { 0x06, 0x04b9 },
2335                 { 0x06, 0xe283 },
2336                 { 0x06, 0x48e3 },
2337                 { 0x06, 0x8349 },
2338                 { 0x06, 0xef65 },
2339                 { 0x06, 0xe283 },
2340                 { 0x06, 0x4ae3 },
2341                 { 0x06, 0x834b },
2342                 { 0x06, 0x1b56 },
2343                 { 0x06, 0xaa0e },
2344                 { 0x06, 0xef56 },
2345                 { 0x06, 0xe683 },
2346                 { 0x06, 0x4ae7 },
2347                 { 0x06, 0x834b },
2348                 { 0x06, 0xe283 },
2349                 { 0x06, 0x4de6 },
2350                 { 0x06, 0x834c },
2351                 { 0x06, 0xe083 },
2352                 { 0x06, 0x4da0 },
2353                 { 0x06, 0x000c },
2354                 { 0x06, 0xaf81 },
2355                 { 0x06, 0x8be0 },
2356                 { 0x06, 0x834d },
2357                 { 0x06, 0x10e4 },
2358                 { 0x06, 0x834d },
2359                 { 0x06, 0xae04 },
2360                 { 0x06, 0x80e4 },
2361                 { 0x06, 0x834d },
2362                 { 0x06, 0xe083 },
2363                 { 0x06, 0x4e78 },
2364                 { 0x06, 0x039e },
2365                 { 0x06, 0x0be0 },
2366                 { 0x06, 0x834e },
2367                 { 0x06, 0x7804 },
2368                 { 0x06, 0x9e04 },
2369                 { 0x06, 0xee83 },
2370                 { 0x06, 0x4e02 },
2371                 { 0x06, 0xe083 },
2372                 { 0x06, 0x32e1 },
2373                 { 0x06, 0x8333 },
2374                 { 0x06, 0x590f },
2375                 { 0x06, 0xe283 },
2376                 { 0x06, 0x4d0c },
2377                 { 0x06, 0x245a },
2378                 { 0x06, 0xf01e },
2379                 { 0x06, 0x12e4 },
2380                 { 0x06, 0xf88c },
2381                 { 0x06, 0xe5f8 },
2382                 { 0x06, 0x8de0 },
2383                 { 0x06, 0x8330 },
2384                 { 0x06, 0xe183 },
2385                 { 0x06, 0x3168 },
2386                 { 0x06, 0x01e4 },
2387                 { 0x06, 0xf88a },
2388                 { 0x06, 0xe5f8 },
2389                 { 0x06, 0x8bae },
2390                 { 0x06, 0x37ee },
2391                 { 0x06, 0x834e },
2392                 { 0x06, 0x03e0 },
2393                 { 0x06, 0x834c },
2394                 { 0x06, 0xe183 },
2395                 { 0x06, 0x4d1b },
2396                 { 0x06, 0x019e },
2397                 { 0x06, 0x04aa },
2398                 { 0x06, 0xa1ae },
2399                 { 0x06, 0xa8ee },
2400                 { 0x06, 0x834e },
2401                 { 0x06, 0x04ee },
2402                 { 0x06, 0x834f },
2403                 { 0x06, 0x00ae },
2404                 { 0x06, 0xabe0 },
2405                 { 0x06, 0x834f },
2406                 { 0x06, 0x7803 },
2407                 { 0x06, 0x9f14 },
2408                 { 0x06, 0xee83 },
2409                 { 0x06, 0x4e05 },
2410                 { 0x06, 0xd240 },
2411                 { 0x06, 0xd655 },
2412                 { 0x06, 0x5402 },
2413                 { 0x06, 0x81c6 },
2414                 { 0x06, 0xd2a0 },
2415                 { 0x06, 0xd6ba },
2416                 { 0x06, 0x0002 },
2417                 { 0x06, 0x81c6 },
2418                 { 0x06, 0xfefd },
2419                 { 0x06, 0xfc05 },
2420                 { 0x06, 0xf8e0 },
2421                 { 0x06, 0xf860 },
2422                 { 0x06, 0xe1f8 },
2423                 { 0x06, 0x6168 },
2424                 { 0x06, 0x02e4 },
2425                 { 0x06, 0xf860 },
2426                 { 0x06, 0xe5f8 },
2427                 { 0x06, 0x61e0 },
2428                 { 0x06, 0xf848 },
2429                 { 0x06, 0xe1f8 },
2430                 { 0x06, 0x4958 },
2431                 { 0x06, 0x0f1e },
2432                 { 0x06, 0x02e4 },
2433                 { 0x06, 0xf848 },
2434                 { 0x06, 0xe5f8 },
2435                 { 0x06, 0x49d0 },
2436                 { 0x06, 0x0002 },
2437                 { 0x06, 0x820a },
2438                 { 0x06, 0xbf83 },
2439                 { 0x06, 0x50ef },
2440                 { 0x06, 0x46dc },
2441                 { 0x06, 0x19dd },
2442                 { 0x06, 0xd001 },
2443                 { 0x06, 0x0282 },
2444                 { 0x06, 0x0a02 },
2445                 { 0x06, 0x8226 },
2446                 { 0x06, 0xe0f8 },
2447                 { 0x06, 0x60e1 },
2448                 { 0x06, 0xf861 },
2449                 { 0x06, 0x58fd },
2450                 { 0x06, 0xe4f8 },
2451                 { 0x06, 0x60e5 },
2452                 { 0x06, 0xf861 },
2453                 { 0x06, 0xfc04 },
2454                 { 0x06, 0xf9fa },
2455                 { 0x06, 0xfbc6 },
2456                 { 0x06, 0xbff8 },
2457                 { 0x06, 0x40be },
2458                 { 0x06, 0x8350 },
2459                 { 0x06, 0xa001 },
2460                 { 0x06, 0x0107 },
2461                 { 0x06, 0x1b89 },
2462                 { 0x06, 0xcfd2 },
2463                 { 0x06, 0x08eb },
2464                 { 0x06, 0xdb19 },
2465                 { 0x06, 0xb2fb },
2466                 { 0x06, 0xfffe },
2467                 { 0x06, 0xfd04 },
2468                 { 0x06, 0xf8e0 },
2469                 { 0x06, 0xf848 },
2470                 { 0x06, 0xe1f8 },
2471                 { 0x06, 0x4968 },
2472                 { 0x06, 0x08e4 },
2473                 { 0x06, 0xf848 },
2474                 { 0x06, 0xe5f8 },
2475                 { 0x06, 0x4958 },
2476                 { 0x06, 0xf7e4 },
2477                 { 0x06, 0xf848 },
2478                 { 0x06, 0xe5f8 },
2479                 { 0x06, 0x49fc },
2480                 { 0x06, 0x044d },
2481                 { 0x06, 0x2000 },
2482                 { 0x06, 0x024e },
2483                 { 0x06, 0x2200 },
2484                 { 0x06, 0x024d },
2485                 { 0x06, 0xdfff },
2486                 { 0x06, 0x014e },
2487                 { 0x06, 0xddff },
2488                 { 0x06, 0x0100 },
2489                 { 0x05, 0x83d8 },
2490                 { 0x06, 0x8000 },
2491                 { 0x03, 0xdc00 },
2492                 { 0x05, 0xfff6 },
2493                 { 0x06, 0x00fc },
2494                 { 0x1f, 0x0000 },
2495
2496                 { 0x1f, 0x0000 },
2497                 { 0x0d, 0xf880 },
2498                 { 0x1f, 0x0000 }
2499         };
2500
2501         rtl_phy_write(ioaddr, phy_reg_init_0, ARRAY_SIZE(phy_reg_init_0));
2502
2503         if (rtl8168d_efuse_read(ioaddr, 0x01) == 0xb1) {
2504                 static const struct phy_reg phy_reg_init[] = {
2505                         { 0x1f, 0x0002 },
2506                         { 0x05, 0x669a },
2507                         { 0x1f, 0x0005 },
2508                         { 0x05, 0x8330 },
2509                         { 0x06, 0x669a },
2510
2511                         { 0x1f, 0x0002 }
2512                 };
2513                 int val;
2514
2515                 rtl_phy_write(ioaddr, phy_reg_init, ARRAY_SIZE(phy_reg_init));
2516
2517                 val = mdio_read(ioaddr, 0x0d);
2518                 if ((val & 0x00ff) != 0x006c) {
2519                         u32 set[] = {
2520                                 0x0065, 0x0066, 0x0067, 0x0068,
2521                                 0x0069, 0x006a, 0x006b, 0x006c
2522                         };
2523                         int i;
2524
2525                         mdio_write(ioaddr, 0x1f, 0x0002);
2526
2527                         val &= 0xff00;
2528                         for (i = 0; i < ARRAY_SIZE(set); i++)
2529                                 mdio_write(ioaddr, 0x0d, val | set[i]);
2530                 }
2531         } else {
2532                 static const struct phy_reg phy_reg_init[] = {
2533                         { 0x1f, 0x0002 },
2534                         { 0x05, 0x2642 },
2535                         { 0x1f, 0x0005 },
2536                         { 0x05, 0x8330 },
2537                         { 0x06, 0x2642 }
2538                 };
2539
2540                 rtl_phy_write(ioaddr, phy_reg_init, ARRAY_SIZE(phy_reg_init));
2541         }
2542
2543         mdio_write(ioaddr, 0x1f, 0x0002);
2544         mdio_plus_minus(ioaddr, 0x02, 0x0100, 0x0600);
2545         mdio_plus_minus(ioaddr, 0x03, 0x0000, 0xe000);
2546
2547         mdio_write(ioaddr, 0x1f, 0x0001);
2548         mdio_write(ioaddr, 0x17, 0x0cc0);
2549
2550         mdio_write(ioaddr, 0x1f, 0x0002);
2551         mdio_patch(ioaddr, 0x0f, 0x0017);
2552
2553         rtl_phy_write(ioaddr, phy_reg_init_1, ARRAY_SIZE(phy_reg_init_1));
2554 }
2555
2556 static void rtl8168d_3_hw_phy_config(void __iomem *ioaddr)
2557 {
2558         static const struct phy_reg phy_reg_init[] = {
2559                 { 0x1f, 0x0002 },
2560                 { 0x10, 0x0008 },
2561                 { 0x0d, 0x006c },
2562
2563                 { 0x1f, 0x0000 },
2564                 { 0x0d, 0xf880 },
2565
2566                 { 0x1f, 0x0001 },
2567                 { 0x17, 0x0cc0 },
2568
2569                 { 0x1f, 0x0001 },
2570                 { 0x0b, 0xa4d8 },
2571                 { 0x09, 0x281c },
2572                 { 0x07, 0x2883 },
2573                 { 0x0a, 0x6b35 },
2574                 { 0x1d, 0x3da4 },
2575                 { 0x1c, 0xeffd },
2576                 { 0x14, 0x7f52 },
2577                 { 0x18, 0x7fc6 },
2578                 { 0x08, 0x0601 },
2579                 { 0x06, 0x4063 },
2580                 { 0x10, 0xf074 },
2581                 { 0x1f, 0x0003 },
2582                 { 0x13, 0x0789 },
2583                 { 0x12, 0xf4bd },
2584                 { 0x1a, 0x04fd },
2585                 { 0x14, 0x84b0 },
2586                 { 0x1f, 0x0000 },
2587                 { 0x00, 0x9200 },
2588
2589                 { 0x1f, 0x0005 },
2590                 { 0x01, 0x0340 },
2591                 { 0x1f, 0x0001 },
2592                 { 0x04, 0x4000 },
2593                 { 0x03, 0x1d21 },
2594                 { 0x02, 0x0c32 },
2595                 { 0x01, 0x0200 },
2596                 { 0x00, 0x5554 },
2597                 { 0x04, 0x4800 },
2598                 { 0x04, 0x4000 },
2599                 { 0x04, 0xf000 },
2600                 { 0x03, 0xdf01 },
2601                 { 0x02, 0xdf20 },
2602                 { 0x01, 0x101a },
2603                 { 0x00, 0xa0ff },
2604                 { 0x04, 0xf800 },
2605                 { 0x04, 0xf000 },
2606                 { 0x1f, 0x0000 },
2607
2608                 { 0x1f, 0x0007 },
2609                 { 0x1e, 0x0023 },
2610                 { 0x16, 0x0000 },
2611                 { 0x1f, 0x0000 }
2612         };
2613
2614         rtl_phy_write(ioaddr, phy_reg_init, ARRAY_SIZE(phy_reg_init));
2615 }
2616
2617 static void rtl8102e_hw_phy_config(void __iomem *ioaddr)
2618 {
2619         static const struct phy_reg phy_reg_init[] = {
2620                 { 0x1f, 0x0003 },
2621                 { 0x08, 0x441d },
2622                 { 0x01, 0x9100 },
2623                 { 0x1f, 0x0000 }
2624         };
2625
2626         mdio_write(ioaddr, 0x1f, 0x0000);
2627         mdio_patch(ioaddr, 0x11, 1 << 12);
2628         mdio_patch(ioaddr, 0x19, 1 << 13);
2629         mdio_patch(ioaddr, 0x10, 1 << 15);
2630
2631         rtl_phy_write(ioaddr, phy_reg_init, ARRAY_SIZE(phy_reg_init));
2632 }
2633
2634 static void rtl_hw_phy_config(struct net_device *dev)
2635 {
2636         struct rtl8169_private *tp = netdev_priv(dev);
2637         void __iomem *ioaddr = tp->mmio_addr;
2638
2639         rtl8169_print_mac_version(tp);
2640
2641         switch (tp->mac_version) {
2642         case RTL_GIGA_MAC_VER_01:
2643                 break;
2644         case RTL_GIGA_MAC_VER_02:
2645         case RTL_GIGA_MAC_VER_03:
2646                 rtl8169s_hw_phy_config(ioaddr);
2647                 break;
2648         case RTL_GIGA_MAC_VER_04:
2649                 rtl8169sb_hw_phy_config(ioaddr);
2650                 break;
2651         case RTL_GIGA_MAC_VER_05:
2652                 rtl8169scd_hw_phy_config(tp, ioaddr);
2653                 break;
2654         case RTL_GIGA_MAC_VER_06:
2655                 rtl8169sce_hw_phy_config(ioaddr);
2656                 break;
2657         case RTL_GIGA_MAC_VER_07:
2658         case RTL_GIGA_MAC_VER_08:
2659         case RTL_GIGA_MAC_VER_09:
2660                 rtl8102e_hw_phy_config(ioaddr);
2661                 break;
2662         case RTL_GIGA_MAC_VER_11:
2663                 rtl8168bb_hw_phy_config(ioaddr);
2664                 break;
2665         case RTL_GIGA_MAC_VER_12:
2666                 rtl8168bef_hw_phy_config(ioaddr);
2667                 break;
2668         case RTL_GIGA_MAC_VER_17:
2669                 rtl8168bef_hw_phy_config(ioaddr);
2670                 break;
2671         case RTL_GIGA_MAC_VER_18:
2672                 rtl8168cp_1_hw_phy_config(ioaddr);
2673                 break;
2674         case RTL_GIGA_MAC_VER_19:
2675                 rtl8168c_1_hw_phy_config(ioaddr);
2676                 break;
2677         case RTL_GIGA_MAC_VER_20:
2678                 rtl8168c_2_hw_phy_config(ioaddr);
2679                 break;
2680         case RTL_GIGA_MAC_VER_21:
2681                 rtl8168c_3_hw_phy_config(ioaddr);
2682                 break;
2683         case RTL_GIGA_MAC_VER_22:
2684                 rtl8168c_4_hw_phy_config(ioaddr);
2685                 break;
2686         case RTL_GIGA_MAC_VER_23:
2687         case RTL_GIGA_MAC_VER_24:
2688                 rtl8168cp_2_hw_phy_config(ioaddr);
2689                 break;
2690         case RTL_GIGA_MAC_VER_25:
2691                 rtl8168d_1_hw_phy_config(ioaddr);
2692                 break;
2693         case RTL_GIGA_MAC_VER_26:
2694                 rtl8168d_2_hw_phy_config(ioaddr);
2695                 break;
2696         case RTL_GIGA_MAC_VER_27:
2697                 rtl8168d_3_hw_phy_config(ioaddr);
2698                 break;
2699
2700         default:
2701                 break;
2702         }
2703 }
2704
2705 static void rtl8169_phy_timer(unsigned long __opaque)
2706 {
2707         struct net_device *dev = (struct net_device *)__opaque;
2708         struct rtl8169_private *tp = netdev_priv(dev);
2709         struct timer_list *timer = &tp->timer;
2710         void __iomem *ioaddr = tp->mmio_addr;
2711         unsigned long timeout = RTL8169_PHY_TIMEOUT;
2712
2713         assert(tp->mac_version > RTL_GIGA_MAC_VER_01);
2714
2715         if (!(tp->phy_1000_ctrl_reg & ADVERTISE_1000FULL))
2716                 return;
2717
2718         spin_lock_irq(&tp->lock);
2719
2720         if (tp->phy_reset_pending(ioaddr)) {
2721                 /*
2722                  * A busy loop could burn quite a few cycles on nowadays CPU.
2723                  * Let's delay the execution of the timer for a few ticks.
2724                  */
2725                 timeout = HZ/10;
2726                 goto out_mod_timer;
2727         }
2728
2729         if (tp->link_ok(ioaddr))
2730                 goto out_unlock;
2731
2732         netif_warn(tp, link, dev, "PHY reset until link up\n");
2733
2734         tp->phy_reset_enable(ioaddr);
2735
2736 out_mod_timer:
2737         mod_timer(timer, jiffies + timeout);
2738 out_unlock:
2739         spin_unlock_irq(&tp->lock);
2740 }
2741
2742 static inline void rtl8169_delete_timer(struct net_device *dev)
2743 {
2744         struct rtl8169_private *tp = netdev_priv(dev);
2745         struct timer_list *timer = &tp->timer;
2746
2747         if (tp->mac_version <= RTL_GIGA_MAC_VER_01)
2748                 return;
2749
2750         del_timer_sync(timer);
2751 }
2752
2753 static inline void rtl8169_request_timer(struct net_device *dev)
2754 {
2755         struct rtl8169_private *tp = netdev_priv(dev);
2756         struct timer_list *timer = &tp->timer;
2757
2758         if (tp->mac_version <= RTL_GIGA_MAC_VER_01)
2759                 return;
2760
2761         mod_timer(timer, jiffies + RTL8169_PHY_TIMEOUT);
2762 }
2763
2764 #ifdef CONFIG_NET_POLL_CONTROLLER
2765 /*
2766  * Polling 'interrupt' - used by things like netconsole to send skbs
2767  * without having to re-enable interrupts. It's not called while
2768  * the interrupt routine is executing.
2769  */
2770 static void rtl8169_netpoll(struct net_device *dev)
2771 {
2772         struct rtl8169_private *tp = netdev_priv(dev);
2773         struct pci_dev *pdev = tp->pci_dev;
2774
2775         disable_irq(pdev->irq);
2776         rtl8169_interrupt(pdev->irq, dev);
2777         enable_irq(pdev->irq);
2778 }
2779 #endif
2780
2781 static void rtl8169_release_board(struct pci_dev *pdev, struct net_device *dev,
2782                                   void __iomem *ioaddr)
2783 {
2784         iounmap(ioaddr);
2785         pci_release_regions(pdev);
2786         pci_clear_mwi(pdev);
2787         pci_disable_device(pdev);
2788         free_netdev(dev);
2789 }
2790
2791 static void rtl8169_phy_reset(struct net_device *dev,
2792                               struct rtl8169_private *tp)
2793 {
2794         void __iomem *ioaddr = tp->mmio_addr;
2795         unsigned int i;
2796
2797         tp->phy_reset_enable(ioaddr);
2798         for (i = 0; i < 100; i++) {
2799                 if (!tp->phy_reset_pending(ioaddr))
2800                         return;
2801                 msleep(1);
2802         }
2803         netif_err(tp, link, dev, "PHY reset failed\n");
2804 }
2805
2806 static void rtl8169_init_phy(struct net_device *dev, struct rtl8169_private *tp)
2807 {
2808         void __iomem *ioaddr = tp->mmio_addr;
2809
2810         rtl_hw_phy_config(dev);
2811
2812         if (tp->mac_version <= RTL_GIGA_MAC_VER_06) {
2813                 dprintk("Set MAC Reg C+CR Offset 0x82h = 0x01h\n");
2814                 RTL_W8(0x82, 0x01);
2815         }
2816
2817         pci_write_config_byte(tp->pci_dev, PCI_LATENCY_TIMER, 0x40);
2818
2819         if (tp->mac_version <= RTL_GIGA_MAC_VER_06)
2820                 pci_write_config_byte(tp->pci_dev, PCI_CACHE_LINE_SIZE, 0x08);
2821
2822         if (tp->mac_version == RTL_GIGA_MAC_VER_02) {
2823                 dprintk("Set MAC Reg C+CR Offset 0x82h = 0x01h\n");
2824                 RTL_W8(0x82, 0x01);
2825                 dprintk("Set PHY Reg 0x0bh = 0x00h\n");
2826                 mdio_write(ioaddr, 0x0b, 0x0000); //w 0x0b 15 0 0
2827         }
2828
2829         rtl8169_phy_reset(dev, tp);
2830
2831         /*
2832          * rtl8169_set_speed_xmii takes good care of the Fast Ethernet
2833          * only 8101. Don't panic.
2834          */
2835         rtl8169_set_speed(dev, AUTONEG_ENABLE, SPEED_1000, DUPLEX_FULL);
2836
2837         if (RTL_R8(PHYstatus) & TBI_Enable)
2838                 netif_info(tp, link, dev, "TBI auto-negotiating\n");
2839 }
2840
2841 static void rtl_rar_set(struct rtl8169_private *tp, u8 *addr)
2842 {
2843         void __iomem *ioaddr = tp->mmio_addr;
2844         u32 high;
2845         u32 low;
2846
2847         low  = addr[0] | (addr[1] << 8) | (addr[2] << 16) | (addr[3] << 24);
2848         high = addr[4] | (addr[5] << 8);
2849
2850         spin_lock_irq(&tp->lock);
2851
2852         RTL_W8(Cfg9346, Cfg9346_Unlock);
2853
2854         RTL_W32(MAC4, high);
2855         RTL_R32(MAC4);
2856
2857         RTL_W32(MAC0, low);
2858         RTL_R32(MAC0);
2859
2860         RTL_W8(Cfg9346, Cfg9346_Lock);
2861
2862         spin_unlock_irq(&tp->lock);
2863 }
2864
2865 static int rtl_set_mac_address(struct net_device *dev, void *p)
2866 {
2867         struct rtl8169_private *tp = netdev_priv(dev);
2868         struct sockaddr *addr = p;
2869
2870         if (!is_valid_ether_addr(addr->sa_data))
2871                 return -EADDRNOTAVAIL;
2872
2873         memcpy(dev->dev_addr, addr->sa_data, dev->addr_len);
2874
2875         rtl_rar_set(tp, dev->dev_addr);
2876
2877         return 0;
2878 }
2879
2880 static int rtl8169_ioctl(struct net_device *dev, struct ifreq *ifr, int cmd)
2881 {
2882         struct rtl8169_private *tp = netdev_priv(dev);
2883         struct mii_ioctl_data *data = if_mii(ifr);
2884
2885         return netif_running(dev) ? tp->do_ioctl(tp, data, cmd) : -ENODEV;
2886 }
2887
2888 static int rtl_xmii_ioctl(struct rtl8169_private *tp, struct mii_ioctl_data *data, int cmd)
2889 {
2890         switch (cmd) {
2891         case SIOCGMIIPHY:
2892                 data->phy_id = 32; /* Internal PHY */
2893                 return 0;
2894
2895         case SIOCGMIIREG:
2896                 data->val_out = mdio_read(tp->mmio_addr, data->reg_num & 0x1f);
2897                 return 0;
2898
2899         case SIOCSMIIREG:
2900                 mdio_write(tp->mmio_addr, data->reg_num & 0x1f, data->val_in);
2901                 return 0;
2902         }
2903         return -EOPNOTSUPP;
2904 }
2905
2906 static int rtl_tbi_ioctl(struct rtl8169_private *tp, struct mii_ioctl_data *data, int cmd)
2907 {
2908         return -EOPNOTSUPP;
2909 }
2910
2911 static const struct rtl_cfg_info {
2912         void (*hw_start)(struct net_device *);
2913         unsigned int region;
2914         unsigned int align;
2915         u16 intr_event;
2916         u16 napi_event;
2917         unsigned features;
2918         u8 default_ver;
2919 } rtl_cfg_infos [] = {
2920         [RTL_CFG_0] = {
2921                 .hw_start       = rtl_hw_start_8169,
2922                 .region         = 1,
2923                 .align          = 0,
2924                 .intr_event     = SYSErr | LinkChg | RxOverflow |
2925                                   RxFIFOOver | TxErr | TxOK | RxOK | RxErr,
2926                 .napi_event     = RxFIFOOver | TxErr | TxOK | RxOK | RxOverflow,
2927                 .features       = RTL_FEATURE_GMII,
2928                 .default_ver    = RTL_GIGA_MAC_VER_01,
2929         },
2930         [RTL_CFG_1] = {
2931                 .hw_start       = rtl_hw_start_8168,
2932                 .region         = 2,
2933                 .align          = 8,
2934                 .intr_event     = SYSErr | RxFIFOOver | LinkChg | RxOverflow |
2935                                   TxErr | TxOK | RxOK | RxErr,
2936                 .napi_event     = TxErr | TxOK | RxOK | RxOverflow,
2937                 .features       = RTL_FEATURE_GMII | RTL_FEATURE_MSI,
2938                 .default_ver    = RTL_GIGA_MAC_VER_11,
2939         },
2940         [RTL_CFG_2] = {
2941                 .hw_start       = rtl_hw_start_8101,
2942                 .region         = 2,
2943                 .align          = 8,
2944                 .intr_event     = SYSErr | LinkChg | RxOverflow | PCSTimeout |
2945                                   RxFIFOOver | TxErr | TxOK | RxOK | RxErr,
2946                 .napi_event     = RxFIFOOver | TxErr | TxOK | RxOK | RxOverflow,
2947                 .features       = RTL_FEATURE_MSI,
2948                 .default_ver    = RTL_GIGA_MAC_VER_13,
2949         }
2950 };
2951
2952 /* Cfg9346_Unlock assumed. */
2953 static unsigned rtl_try_msi(struct pci_dev *pdev, void __iomem *ioaddr,
2954                             const struct rtl_cfg_info *cfg)
2955 {
2956         unsigned msi = 0;
2957         u8 cfg2;
2958
2959         cfg2 = RTL_R8(Config2) & ~MSIEnable;
2960         if (cfg->features & RTL_FEATURE_MSI) {
2961                 if (pci_enable_msi(pdev)) {
2962                         dev_info(&pdev->dev, "no MSI. Back to INTx.\n");
2963                 } else {
2964                         cfg2 |= MSIEnable;
2965                         msi = RTL_FEATURE_MSI;
2966                 }
2967         }
2968         RTL_W8(Config2, cfg2);
2969         return msi;
2970 }
2971
2972 static void rtl_disable_msi(struct pci_dev *pdev, struct rtl8169_private *tp)
2973 {
2974         if (tp->features & RTL_FEATURE_MSI) {
2975                 pci_disable_msi(pdev);
2976                 tp->features &= ~RTL_FEATURE_MSI;
2977         }
2978 }
2979
2980 static const struct net_device_ops rtl8169_netdev_ops = {
2981         .ndo_open               = rtl8169_open,
2982         .ndo_stop               = rtl8169_close,
2983         .ndo_get_stats          = rtl8169_get_stats,
2984         .ndo_start_xmit         = rtl8169_start_xmit,
2985         .ndo_tx_timeout         = rtl8169_tx_timeout,
2986         .ndo_validate_addr      = eth_validate_addr,
2987         .ndo_change_mtu         = rtl8169_change_mtu,
2988         .ndo_set_mac_address    = rtl_set_mac_address,
2989         .ndo_do_ioctl           = rtl8169_ioctl,
2990         .ndo_set_multicast_list = rtl_set_rx_mode,
2991 #ifdef CONFIG_R8169_VLAN
2992         .ndo_vlan_rx_register   = rtl8169_vlan_rx_register,
2993 #endif
2994 #ifdef CONFIG_NET_POLL_CONTROLLER
2995         .ndo_poll_controller    = rtl8169_netpoll,
2996 #endif
2997
2998 };
2999
3000 static int __devinit
3001 rtl8169_init_one(struct pci_dev *pdev, const struct pci_device_id *ent)
3002 {
3003         const struct rtl_cfg_info *cfg = rtl_cfg_infos + ent->driver_data;
3004         const unsigned int region = cfg->region;
3005         struct rtl8169_private *tp;
3006         struct mii_if_info *mii;
3007         struct net_device *dev;
3008         void __iomem *ioaddr;
3009         unsigned int i;
3010         int rc;
3011
3012         if (netif_msg_drv(&debug)) {
3013                 printk(KERN_INFO "%s Gigabit Ethernet driver %s loaded\n",
3014                        MODULENAME, RTL8169_VERSION);
3015         }
3016
3017         dev = alloc_etherdev(sizeof (*tp));
3018         if (!dev) {
3019                 if (netif_msg_drv(&debug))
3020                         dev_err(&pdev->dev, "unable to alloc new ethernet\n");
3021                 rc = -ENOMEM;
3022                 goto out;
3023         }
3024
3025         SET_NETDEV_DEV(dev, &pdev->dev);
3026         dev->netdev_ops = &rtl8169_netdev_ops;
3027         tp = netdev_priv(dev);
3028         tp->dev = dev;
3029         tp->pci_dev = pdev;
3030         tp->msg_enable = netif_msg_init(debug.msg_enable, R8169_MSG_DEFAULT);
3031
3032         mii = &tp->mii;
3033         mii->dev = dev;
3034         mii->mdio_read = rtl_mdio_read;
3035         mii->mdio_write = rtl_mdio_write;
3036         mii->phy_id_mask = 0x1f;
3037         mii->reg_num_mask = 0x1f;
3038         mii->supports_gmii = !!(cfg->features & RTL_FEATURE_GMII);
3039
3040         /* enable device (incl. PCI PM wakeup and hotplug setup) */
3041         rc = pci_enable_device(pdev);
3042         if (rc < 0) {
3043                 netif_err(tp, probe, dev, "enable failure\n");
3044                 goto err_out_free_dev_1;
3045         }
3046
3047         if (pci_set_mwi(pdev) < 0)
3048                 netif_info(tp, probe, dev, "Mem-Wr-Inval unavailable\n");
3049
3050         /* make sure PCI base addr 1 is MMIO */
3051         if (!(pci_resource_flags(pdev, region) & IORESOURCE_MEM)) {
3052                 netif_err(tp, probe, dev,
3053                           "region #%d not an MMIO resource, aborting\n",
3054                           region);
3055                 rc = -ENODEV;
3056                 goto err_out_mwi_2;
3057         }
3058
3059         /* check for weird/broken PCI region reporting */
3060         if (pci_resource_len(pdev, region) < R8169_REGS_SIZE) {
3061                 netif_err(tp, probe, dev,
3062                           "Invalid PCI region size(s), aborting\n");
3063                 rc = -ENODEV;
3064                 goto err_out_mwi_2;
3065         }
3066
3067         rc = pci_request_regions(pdev, MODULENAME);
3068         if (rc < 0) {
3069                 netif_err(tp, probe, dev, "could not request regions\n");
3070                 goto err_out_mwi_2;
3071         }
3072
3073         tp->cp_cmd = PCIMulRW | RxChkSum;
3074
3075         if ((sizeof(dma_addr_t) > 4) &&
3076             !pci_set_dma_mask(pdev, DMA_BIT_MASK(64)) && use_dac) {
3077                 tp->cp_cmd |= PCIDAC;
3078                 dev->features |= NETIF_F_HIGHDMA;
3079         } else {
3080                 rc = pci_set_dma_mask(pdev, DMA_BIT_MASK(32));
3081                 if (rc < 0) {
3082                         netif_err(tp, probe, dev, "DMA configuration failed\n");
3083                         goto err_out_free_res_3;
3084                 }
3085         }
3086
3087         /* ioremap MMIO region */
3088         ioaddr = ioremap(pci_resource_start(pdev, region), R8169_REGS_SIZE);
3089         if (!ioaddr) {
3090                 netif_err(tp, probe, dev, "cannot remap MMIO, aborting\n");
3091                 rc = -EIO;
3092                 goto err_out_free_res_3;
3093         }
3094
3095         tp->pcie_cap = pci_find_capability(pdev, PCI_CAP_ID_EXP);
3096         if (!tp->pcie_cap)
3097                 netif_info(tp, probe, dev, "no PCI Express capability\n");
3098
3099         RTL_W16(IntrMask, 0x0000);
3100
3101         /* Soft reset the chip. */
3102         RTL_W8(ChipCmd, CmdReset);
3103
3104         /* Check that the chip has finished the reset. */
3105         for (i = 0; i < 100; i++) {
3106                 if ((RTL_R8(ChipCmd) & CmdReset) == 0)
3107                         break;
3108                 msleep_interruptible(1);
3109         }
3110
3111         RTL_W16(IntrStatus, 0xffff);
3112
3113         pci_set_master(pdev);
3114
3115         /* Identify chip attached to board */
3116         rtl8169_get_mac_version(tp, ioaddr);
3117
3118         /* Use appropriate default if unknown */
3119         if (tp->mac_version == RTL_GIGA_MAC_NONE) {
3120                 netif_notice(tp, probe, dev,
3121                              "unknown MAC, using family default\n");
3122                 tp->mac_version = cfg->default_ver;
3123         }
3124
3125         rtl8169_print_mac_version(tp);
3126
3127         for (i = 0; i < ARRAY_SIZE(rtl_chip_info); i++) {
3128                 if (tp->mac_version == rtl_chip_info[i].mac_version)
3129                         break;
3130         }
3131         if (i == ARRAY_SIZE(rtl_chip_info)) {
3132                 dev_err(&pdev->dev,
3133                         "driver bug, MAC version not found in rtl_chip_info\n");
3134                 goto err_out_msi_4;
3135         }
3136         tp->chipset = i;
3137
3138         RTL_W8(Cfg9346, Cfg9346_Unlock);
3139         RTL_W8(Config1, RTL_R8(Config1) | PMEnable);
3140         RTL_W8(Config5, RTL_R8(Config5) & PMEStatus);
3141         if ((RTL_R8(Config3) & (LinkUp | MagicPacket)) != 0)
3142                 tp->features |= RTL_FEATURE_WOL;
3143         if ((RTL_R8(Config5) & (UWF | BWF | MWF)) != 0)
3144                 tp->features |= RTL_FEATURE_WOL;
3145         tp->features |= rtl_try_msi(pdev, ioaddr, cfg);
3146         RTL_W8(Cfg9346, Cfg9346_Lock);
3147
3148         if ((tp->mac_version <= RTL_GIGA_MAC_VER_06) &&
3149             (RTL_R8(PHYstatus) & TBI_Enable)) {
3150                 tp->set_speed = rtl8169_set_speed_tbi;
3151                 tp->get_settings = rtl8169_gset_tbi;
3152                 tp->phy_reset_enable = rtl8169_tbi_reset_enable;
3153                 tp->phy_reset_pending = rtl8169_tbi_reset_pending;
3154                 tp->link_ok = rtl8169_tbi_link_ok;
3155                 tp->do_ioctl = rtl_tbi_ioctl;
3156
3157                 tp->phy_1000_ctrl_reg = ADVERTISE_1000FULL; /* Implied by TBI */
3158         } else {
3159                 tp->set_speed = rtl8169_set_speed_xmii;
3160                 tp->get_settings = rtl8169_gset_xmii;
3161                 tp->phy_reset_enable = rtl8169_xmii_reset_enable;
3162                 tp->phy_reset_pending = rtl8169_xmii_reset_pending;
3163                 tp->link_ok = rtl8169_xmii_link_ok;
3164                 tp->do_ioctl = rtl_xmii_ioctl;
3165         }
3166
3167         spin_lock_init(&tp->lock);
3168
3169         tp->mmio_addr = ioaddr;
3170
3171         /* Get MAC address */
3172         for (i = 0; i < MAC_ADDR_LEN; i++)
3173                 dev->dev_addr[i] = RTL_R8(MAC0 + i);
3174         memcpy(dev->perm_addr, dev->dev_addr, dev->addr_len);
3175
3176         SET_ETHTOOL_OPS(dev, &rtl8169_ethtool_ops);
3177         dev->watchdog_timeo = RTL8169_TX_TIMEOUT;
3178         dev->irq = pdev->irq;
3179         dev->base_addr = (unsigned long) ioaddr;
3180
3181         netif_napi_add(dev, &tp->napi, rtl8169_poll, R8169_NAPI_WEIGHT);
3182
3183 #ifdef CONFIG_R8169_VLAN
3184         dev->features |= NETIF_F_HW_VLAN_TX | NETIF_F_HW_VLAN_RX;
3185 #endif
3186         dev->features |= NETIF_F_GRO;
3187
3188         tp->intr_mask = 0xffff;
3189         tp->hw_start = cfg->hw_start;
3190         tp->intr_event = cfg->intr_event;
3191         tp->napi_event = cfg->napi_event;
3192
3193         init_timer(&tp->timer);
3194         tp->timer.data = (unsigned long) dev;
3195         tp->timer.function = rtl8169_phy_timer;
3196
3197         rc = register_netdev(dev);
3198         if (rc < 0)
3199                 goto err_out_msi_4;
3200
3201         pci_set_drvdata(pdev, dev);
3202
3203         netif_info(tp, probe, dev, "%s at 0x%lx, %pM, XID %08x IRQ %d\n",
3204                    rtl_chip_info[tp->chipset].name,
3205                    dev->base_addr, dev->dev_addr,
3206                    (u32)(RTL_R32(TxConfig) & 0x9cf0f8ff), dev->irq);
3207
3208         rtl8169_init_phy(dev, tp);
3209
3210         /*
3211          * Pretend we are using VLANs; This bypasses a nasty bug where
3212          * Interrupts stop flowing on high load on 8110SCd controllers.
3213          */
3214         if (tp->mac_version == RTL_GIGA_MAC_VER_05)
3215                 RTL_W16(CPlusCmd, RTL_R16(CPlusCmd) | RxVlan);
3216
3217         device_set_wakeup_enable(&pdev->dev, tp->features & RTL_FEATURE_WOL);
3218
3219         if (pci_dev_run_wake(pdev))
3220                 pm_runtime_put_noidle(&pdev->dev);
3221
3222 out:
3223         return rc;
3224
3225 err_out_msi_4:
3226         rtl_disable_msi(pdev, tp);
3227         iounmap(ioaddr);
3228 err_out_free_res_3:
3229         pci_release_regions(pdev);
3230 err_out_mwi_2:
3231         pci_clear_mwi(pdev);
3232         pci_disable_device(pdev);
3233 err_out_free_dev_1:
3234         free_netdev(dev);
3235         goto out;
3236 }
3237
3238 static void __devexit rtl8169_remove_one(struct pci_dev *pdev)
3239 {
3240         struct net_device *dev = pci_get_drvdata(pdev);
3241         struct rtl8169_private *tp = netdev_priv(dev);
3242
3243         flush_scheduled_work();
3244
3245         unregister_netdev(dev);
3246
3247         if (pci_dev_run_wake(pdev))
3248                 pm_runtime_get_noresume(&pdev->dev);
3249
3250         /* restore original MAC address */
3251         rtl_rar_set(tp, dev->perm_addr);
3252
3253         rtl_disable_msi(pdev, tp);
3254         rtl8169_release_board(pdev, dev, tp->mmio_addr);
3255         pci_set_drvdata(pdev, NULL);
3256 }
3257
3258 static int rtl8169_open(struct net_device *dev)
3259 {
3260         struct rtl8169_private *tp = netdev_priv(dev);
3261         struct pci_dev *pdev = tp->pci_dev;
3262         int retval = -ENOMEM;
3263
3264         pm_runtime_get_sync(&pdev->dev);
3265
3266         /*
3267          * Rx and Tx desscriptors needs 256 bytes alignment.
3268          * dma_alloc_coherent provides more.
3269          */
3270         tp->TxDescArray = dma_alloc_coherent(&pdev->dev, R8169_TX_RING_BYTES,
3271                                              &tp->TxPhyAddr, GFP_KERNEL);
3272         if (!tp->TxDescArray)
3273                 goto err_pm_runtime_put;
3274
3275         tp->RxDescArray = dma_alloc_coherent(&pdev->dev, R8169_RX_RING_BYTES,
3276                                              &tp->RxPhyAddr, GFP_KERNEL);
3277         if (!tp->RxDescArray)
3278                 goto err_free_tx_0;
3279
3280         retval = rtl8169_init_ring(dev);
3281         if (retval < 0)
3282                 goto err_free_rx_1;
3283
3284         INIT_DELAYED_WORK(&tp->task, NULL);
3285
3286         smp_mb();
3287
3288         retval = request_irq(dev->irq, rtl8169_interrupt,
3289                              (tp->features & RTL_FEATURE_MSI) ? 0 : IRQF_SHARED,
3290                              dev->name, dev);
3291         if (retval < 0)
3292                 goto err_release_ring_2;
3293
3294         napi_enable(&tp->napi);
3295
3296         rtl_hw_start(dev);
3297
3298         rtl8169_request_timer(dev);
3299
3300         tp->saved_wolopts = 0;
3301         pm_runtime_put_noidle(&pdev->dev);
3302
3303         rtl8169_check_link_status(dev, tp, tp->mmio_addr);
3304 out:
3305         return retval;
3306
3307 err_release_ring_2:
3308         rtl8169_rx_clear(tp);
3309 err_free_rx_1:
3310         dma_free_coherent(&pdev->dev, R8169_RX_RING_BYTES, tp->RxDescArray,
3311                           tp->RxPhyAddr);
3312         tp->RxDescArray = NULL;
3313 err_free_tx_0:
3314         dma_free_coherent(&pdev->dev, R8169_TX_RING_BYTES, tp->TxDescArray,
3315                           tp->TxPhyAddr);
3316         tp->TxDescArray = NULL;
3317 err_pm_runtime_put:
3318         pm_runtime_put_noidle(&pdev->dev);
3319         goto out;
3320 }
3321
3322 static void rtl8169_hw_reset(void __iomem *ioaddr)
3323 {
3324         /* Disable interrupts */
3325         rtl8169_irq_mask_and_ack(ioaddr);
3326
3327         /* Reset the chipset */
3328         RTL_W8(ChipCmd, CmdReset);
3329
3330         /* PCI commit */
3331         RTL_R8(ChipCmd);
3332 }
3333
3334 static void rtl_set_rx_tx_config_registers(struct rtl8169_private *tp)
3335 {
3336         void __iomem *ioaddr = tp->mmio_addr;
3337         u32 cfg = rtl8169_rx_config;
3338
3339         cfg |= (RTL_R32(RxConfig) & rtl_chip_info[tp->chipset].RxConfigMask);
3340         RTL_W32(RxConfig, cfg);
3341
3342         /* Set DMA burst size and Interframe Gap Time */
3343         RTL_W32(TxConfig, (TX_DMA_BURST << TxDMAShift) |
3344                 (InterFrameGap << TxInterFrameGapShift));
3345 }
3346
3347 static void rtl_hw_start(struct net_device *dev)
3348 {
3349         struct rtl8169_private *tp = netdev_priv(dev);
3350         void __iomem *ioaddr = tp->mmio_addr;
3351         unsigned int i;
3352
3353         /* Soft reset the chip. */
3354         RTL_W8(ChipCmd, CmdReset);
3355
3356         /* Check that the chip has finished the reset. */
3357         for (i = 0; i < 100; i++) {
3358                 if ((RTL_R8(ChipCmd) & CmdReset) == 0)
3359                         break;
3360                 msleep_interruptible(1);
3361         }
3362
3363         tp->hw_start(dev);
3364
3365         netif_start_queue(dev);
3366 }
3367
3368
3369 static void rtl_set_rx_tx_desc_registers(struct rtl8169_private *tp,
3370                                          void __iomem *ioaddr)
3371 {
3372         /*
3373          * Magic spell: some iop3xx ARM board needs the TxDescAddrHigh
3374          * register to be written before TxDescAddrLow to work.
3375          * Switching from MMIO to I/O access fixes the issue as well.
3376          */
3377         RTL_W32(TxDescStartAddrHigh, ((u64) tp->TxPhyAddr) >> 32);
3378         RTL_W32(TxDescStartAddrLow, ((u64) tp->TxPhyAddr) & DMA_BIT_MASK(32));
3379         RTL_W32(RxDescAddrHigh, ((u64) tp->RxPhyAddr) >> 32);
3380         RTL_W32(RxDescAddrLow, ((u64) tp->RxPhyAddr) & DMA_BIT_MASK(32));
3381 }
3382
3383 static u16 rtl_rw_cpluscmd(void __iomem *ioaddr)
3384 {
3385         u16 cmd;
3386
3387         cmd = RTL_R16(CPlusCmd);
3388         RTL_W16(CPlusCmd, cmd);
3389         return cmd;
3390 }
3391
3392 static void rtl_set_rx_max_size(void __iomem *ioaddr, unsigned int rx_buf_sz)
3393 {
3394         /* Low hurts. Let's disable the filtering. */
3395         RTL_W16(RxMaxSize, rx_buf_sz + 1);
3396 }
3397
3398 static void rtl8169_set_magic_reg(void __iomem *ioaddr, unsigned mac_version)
3399 {
3400         static const struct {
3401                 u32 mac_version;
3402                 u32 clk;
3403                 u32 val;
3404         } cfg2_info [] = {
3405                 { RTL_GIGA_MAC_VER_05, PCI_Clock_33MHz, 0x000fff00 }, // 8110SCd
3406                 { RTL_GIGA_MAC_VER_05, PCI_Clock_66MHz, 0x000fffff },
3407                 { RTL_GIGA_MAC_VER_06, PCI_Clock_33MHz, 0x00ffff00 }, // 8110SCe
3408                 { RTL_GIGA_MAC_VER_06, PCI_Clock_66MHz, 0x00ffffff }
3409         }, *p = cfg2_info;
3410         unsigned int i;
3411         u32 clk;
3412
3413         clk = RTL_R8(Config2) & PCI_Clock_66MHz;
3414         for (i = 0; i < ARRAY_SIZE(cfg2_info); i++, p++) {
3415                 if ((p->mac_version == mac_version) && (p->clk == clk)) {
3416                         RTL_W32(0x7c, p->val);
3417                         break;
3418                 }
3419         }
3420 }
3421
3422 static void rtl_hw_start_8169(struct net_device *dev)
3423 {
3424         struct rtl8169_private *tp = netdev_priv(dev);
3425         void __iomem *ioaddr = tp->mmio_addr;
3426         struct pci_dev *pdev = tp->pci_dev;
3427
3428         if (tp->mac_version == RTL_GIGA_MAC_VER_05) {
3429                 RTL_W16(CPlusCmd, RTL_R16(CPlusCmd) | PCIMulRW);
3430                 pci_write_config_byte(pdev, PCI_CACHE_LINE_SIZE, 0x08);
3431         }
3432
3433         RTL_W8(Cfg9346, Cfg9346_Unlock);
3434         if ((tp->mac_version == RTL_GIGA_MAC_VER_01) ||
3435             (tp->mac_version == RTL_GIGA_MAC_VER_02) ||
3436             (tp->mac_version == RTL_GIGA_MAC_VER_03) ||
3437             (tp->mac_version == RTL_GIGA_MAC_VER_04))
3438                 RTL_W8(ChipCmd, CmdTxEnb | CmdRxEnb);
3439
3440         RTL_W8(EarlyTxThres, EarlyTxThld);
3441
3442         rtl_set_rx_max_size(ioaddr, rx_buf_sz);
3443
3444         if ((tp->mac_version == RTL_GIGA_MAC_VER_01) ||
3445             (tp->mac_version == RTL_GIGA_MAC_VER_02) ||
3446             (tp->mac_version == RTL_GIGA_MAC_VER_03) ||
3447             (tp->mac_version == RTL_GIGA_MAC_VER_04))
3448                 rtl_set_rx_tx_config_registers(tp);
3449
3450         tp->cp_cmd |= rtl_rw_cpluscmd(ioaddr) | PCIMulRW;
3451
3452         if ((tp->mac_version == RTL_GIGA_MAC_VER_02) ||
3453             (tp->mac_version == RTL_GIGA_MAC_VER_03)) {
3454                 dprintk("Set MAC Reg C+CR Offset 0xE0. "
3455                         "Bit-3 and bit-14 MUST be 1\n");
3456                 tp->cp_cmd |= (1 << 14);
3457         }
3458
3459         RTL_W16(CPlusCmd, tp->cp_cmd);
3460
3461         rtl8169_set_magic_reg(ioaddr, tp->mac_version);
3462
3463         /*
3464          * Undocumented corner. Supposedly:
3465          * (TxTimer << 12) | (TxPackets << 8) | (RxTimer << 4) | RxPackets
3466          */
3467         RTL_W16(IntrMitigate, 0x0000);
3468
3469         rtl_set_rx_tx_desc_registers(tp, ioaddr);
3470
3471         if ((tp->mac_version != RTL_GIGA_MAC_VER_01) &&
3472             (tp->mac_version != RTL_GIGA_MAC_VER_02) &&
3473             (tp->mac_version != RTL_GIGA_MAC_VER_03) &&
3474             (tp->mac_version != RTL_GIGA_MAC_VER_04)) {
3475                 RTL_W8(ChipCmd, CmdTxEnb | CmdRxEnb);
3476                 rtl_set_rx_tx_config_registers(tp);
3477         }
3478
3479         RTL_W8(Cfg9346, Cfg9346_Lock);
3480
3481         /* Initially a 10 us delay. Turned it into a PCI commit. - FR */
3482         RTL_R8(IntrMask);
3483
3484         RTL_W32(RxMissed, 0);
3485
3486         rtl_set_rx_mode(dev);
3487
3488         /* no early-rx interrupts */
3489         RTL_W16(MultiIntr, RTL_R16(MultiIntr) & 0xF000);
3490
3491         /* Enable all known interrupts by setting the interrupt mask. */
3492         RTL_W16(IntrMask, tp->intr_event);
3493 }
3494
3495 static void rtl_tx_performance_tweak(struct pci_dev *pdev, u16 force)
3496 {
3497         struct net_device *dev = pci_get_drvdata(pdev);
3498         struct rtl8169_private *tp = netdev_priv(dev);
3499         int cap = tp->pcie_cap;
3500
3501         if (cap) {
3502                 u16 ctl;
3503
3504                 pci_read_config_word(pdev, cap + PCI_EXP_DEVCTL, &ctl);
3505                 ctl = (ctl & ~PCI_EXP_DEVCTL_READRQ) | force;
3506                 pci_write_config_word(pdev, cap + PCI_EXP_DEVCTL, ctl);
3507         }
3508 }
3509
3510 static void rtl_csi_access_enable(void __iomem *ioaddr)
3511 {
3512         u32 csi;
3513
3514         csi = rtl_csi_read(ioaddr, 0x070c) & 0x00ffffff;
3515         rtl_csi_write(ioaddr, 0x070c, csi | 0x27000000);
3516 }
3517
3518 struct ephy_info {
3519         unsigned int offset;
3520         u16 mask;
3521         u16 bits;
3522 };
3523
3524 static void rtl_ephy_init(void __iomem *ioaddr, const struct ephy_info *e, int len)
3525 {
3526         u16 w;
3527
3528         while (len-- > 0) {
3529                 w = (rtl_ephy_read(ioaddr, e->offset) & ~e->mask) | e->bits;
3530                 rtl_ephy_write(ioaddr, e->offset, w);
3531                 e++;
3532         }
3533 }
3534
3535 static void rtl_disable_clock_request(struct pci_dev *pdev)
3536 {
3537         struct net_device *dev = pci_get_drvdata(pdev);
3538         struct rtl8169_private *tp = netdev_priv(dev);
3539         int cap = tp->pcie_cap;
3540
3541         if (cap) {
3542                 u16 ctl;
3543
3544                 pci_read_config_word(pdev, cap + PCI_EXP_LNKCTL, &ctl);
3545                 ctl &= ~PCI_EXP_LNKCTL_CLKREQ_EN;
3546                 pci_write_config_word(pdev, cap + PCI_EXP_LNKCTL, ctl);
3547         }
3548 }
3549
3550 #define R8168_CPCMD_QUIRK_MASK (\
3551         EnableBist | \
3552         Mac_dbgo_oe | \
3553         Force_half_dup | \
3554         Force_rxflow_en | \
3555         Force_txflow_en | \
3556         Cxpl_dbg_sel | \
3557         ASF | \
3558         PktCntrDisable | \
3559         Mac_dbgo_sel)
3560
3561 static void rtl_hw_start_8168bb(void __iomem *ioaddr, struct pci_dev *pdev)
3562 {
3563         RTL_W8(Config3, RTL_R8(Config3) & ~Beacon_en);
3564
3565         RTL_W16(CPlusCmd, RTL_R16(CPlusCmd) & ~R8168_CPCMD_QUIRK_MASK);
3566
3567         rtl_tx_performance_tweak(pdev,
3568                 (0x5 << MAX_READ_REQUEST_SHIFT) | PCI_EXP_DEVCTL_NOSNOOP_EN);
3569 }
3570
3571 static void rtl_hw_start_8168bef(void __iomem *ioaddr, struct pci_dev *pdev)
3572 {
3573         rtl_hw_start_8168bb(ioaddr, pdev);
3574
3575         RTL_W8(EarlyTxThres, EarlyTxThld);
3576
3577         RTL_W8(Config4, RTL_R8(Config4) & ~(1 << 0));
3578 }
3579
3580 static void __rtl_hw_start_8168cp(void __iomem *ioaddr, struct pci_dev *pdev)
3581 {
3582         RTL_W8(Config1, RTL_R8(Config1) | Speed_down);
3583
3584         RTL_W8(Config3, RTL_R8(Config3) & ~Beacon_en);
3585
3586         rtl_tx_performance_tweak(pdev, 0x5 << MAX_READ_REQUEST_SHIFT);
3587
3588         rtl_disable_clock_request(pdev);
3589
3590         RTL_W16(CPlusCmd, RTL_R16(CPlusCmd) & ~R8168_CPCMD_QUIRK_MASK);
3591 }
3592
3593 static void rtl_hw_start_8168cp_1(void __iomem *ioaddr, struct pci_dev *pdev)
3594 {
3595         static const struct ephy_info e_info_8168cp[] = {
3596                 { 0x01, 0,      0x0001 },
3597                 { 0x02, 0x0800, 0x1000 },
3598                 { 0x03, 0,      0x0042 },
3599                 { 0x06, 0x0080, 0x0000 },
3600                 { 0x07, 0,      0x2000 }
3601         };
3602
3603         rtl_csi_access_enable(ioaddr);
3604
3605         rtl_ephy_init(ioaddr, e_info_8168cp, ARRAY_SIZE(e_info_8168cp));
3606
3607         __rtl_hw_start_8168cp(ioaddr, pdev);
3608 }
3609
3610 static void rtl_hw_start_8168cp_2(void __iomem *ioaddr, struct pci_dev *pdev)
3611 {
3612         rtl_csi_access_enable(ioaddr);
3613
3614         RTL_W8(Config3, RTL_R8(Config3) & ~Beacon_en);
3615
3616         rtl_tx_performance_tweak(pdev, 0x5 << MAX_READ_REQUEST_SHIFT);
3617
3618         RTL_W16(CPlusCmd, RTL_R16(CPlusCmd) & ~R8168_CPCMD_QUIRK_MASK);
3619 }
3620
3621 static void rtl_hw_start_8168cp_3(void __iomem *ioaddr, struct pci_dev *pdev)
3622 {
3623         rtl_csi_access_enable(ioaddr);
3624
3625         RTL_W8(Config3, RTL_R8(Config3) & ~Beacon_en);
3626
3627         /* Magic. */
3628         RTL_W8(DBG_REG, 0x20);
3629
3630         RTL_W8(EarlyTxThres, EarlyTxThld);
3631
3632         rtl_tx_performance_tweak(pdev, 0x5 << MAX_READ_REQUEST_SHIFT);
3633
3634         RTL_W16(CPlusCmd, RTL_R16(CPlusCmd) & ~R8168_CPCMD_QUIRK_MASK);
3635 }
3636
3637 static void rtl_hw_start_8168c_1(void __iomem *ioaddr, struct pci_dev *pdev)
3638 {
3639         static const struct ephy_info e_info_8168c_1[] = {
3640                 { 0x02, 0x0800, 0x1000 },
3641                 { 0x03, 0,      0x0002 },
3642                 { 0x06, 0x0080, 0x0000 }
3643         };
3644
3645         rtl_csi_access_enable(ioaddr);
3646
3647         RTL_W8(DBG_REG, 0x06 | FIX_NAK_1 | FIX_NAK_2);
3648
3649         rtl_ephy_init(ioaddr, e_info_8168c_1, ARRAY_SIZE(e_info_8168c_1));
3650
3651         __rtl_hw_start_8168cp(ioaddr, pdev);
3652 }
3653
3654 static void rtl_hw_start_8168c_2(void __iomem *ioaddr, struct pci_dev *pdev)
3655 {
3656         static const struct ephy_info e_info_8168c_2[] = {
3657                 { 0x01, 0,      0x0001 },
3658                 { 0x03, 0x0400, 0x0220 }
3659         };
3660
3661         rtl_csi_access_enable(ioaddr);
3662
3663         rtl_ephy_init(ioaddr, e_info_8168c_2, ARRAY_SIZE(e_info_8168c_2));
3664
3665         __rtl_hw_start_8168cp(ioaddr, pdev);
3666 }
3667
3668 static void rtl_hw_start_8168c_3(void __iomem *ioaddr, struct pci_dev *pdev)
3669 {
3670         rtl_hw_start_8168c_2(ioaddr, pdev);
3671 }
3672
3673 static void rtl_hw_start_8168c_4(void __iomem *ioaddr, struct pci_dev *pdev)
3674 {
3675         rtl_csi_access_enable(ioaddr);
3676
3677         __rtl_hw_start_8168cp(ioaddr, pdev);
3678 }
3679
3680 static void rtl_hw_start_8168d(void __iomem *ioaddr, struct pci_dev *pdev)
3681 {
3682         rtl_csi_access_enable(ioaddr);
3683
3684         rtl_disable_clock_request(pdev);
3685
3686         RTL_W8(EarlyTxThres, EarlyTxThld);
3687
3688         rtl_tx_performance_tweak(pdev, 0x5 << MAX_READ_REQUEST_SHIFT);
3689
3690         RTL_W16(CPlusCmd, RTL_R16(CPlusCmd) & ~R8168_CPCMD_QUIRK_MASK);
3691 }
3692
3693 static void rtl_hw_start_8168(struct net_device *dev)
3694 {
3695         struct rtl8169_private *tp = netdev_priv(dev);
3696         void __iomem *ioaddr = tp->mmio_addr;
3697         struct pci_dev *pdev = tp->pci_dev;
3698
3699         RTL_W8(Cfg9346, Cfg9346_Unlock);
3700
3701         RTL_W8(EarlyTxThres, EarlyTxThld);
3702
3703         rtl_set_rx_max_size(ioaddr, rx_buf_sz);
3704
3705         tp->cp_cmd |= RTL_R16(CPlusCmd) | PktCntrDisable | INTT_1;
3706
3707         RTL_W16(CPlusCmd, tp->cp_cmd);
3708
3709         RTL_W16(IntrMitigate, 0x5151);
3710
3711         /* Work around for RxFIFO overflow. */
3712         if (tp->mac_version == RTL_GIGA_MAC_VER_11) {
3713                 tp->intr_event |= RxFIFOOver | PCSTimeout;
3714                 tp->intr_event &= ~RxOverflow;
3715         }
3716
3717         rtl_set_rx_tx_desc_registers(tp, ioaddr);
3718
3719         rtl_set_rx_mode(dev);
3720
3721         RTL_W32(TxConfig, (TX_DMA_BURST << TxDMAShift) |
3722                 (InterFrameGap << TxInterFrameGapShift));
3723
3724         RTL_R8(IntrMask);
3725
3726         switch (tp->mac_version) {
3727         case RTL_GIGA_MAC_VER_11:
3728                 rtl_hw_start_8168bb(ioaddr, pdev);
3729         break;
3730
3731         case RTL_GIGA_MAC_VER_12:
3732         case RTL_GIGA_MAC_VER_17:
3733                 rtl_hw_start_8168bef(ioaddr, pdev);
3734         break;
3735
3736         case RTL_GIGA_MAC_VER_18:
3737                 rtl_hw_start_8168cp_1(ioaddr, pdev);
3738         break;
3739
3740         case RTL_GIGA_MAC_VER_19:
3741                 rtl_hw_start_8168c_1(ioaddr, pdev);
3742         break;
3743
3744         case RTL_GIGA_MAC_VER_20:
3745                 rtl_hw_start_8168c_2(ioaddr, pdev);
3746         break;
3747
3748         case RTL_GIGA_MAC_VER_21:
3749                 rtl_hw_start_8168c_3(ioaddr, pdev);
3750         break;
3751
3752         case RTL_GIGA_MAC_VER_22:
3753                 rtl_hw_start_8168c_4(ioaddr, pdev);
3754         break;
3755
3756         case RTL_GIGA_MAC_VER_23:
3757                 rtl_hw_start_8168cp_2(ioaddr, pdev);
3758         break;
3759
3760         case RTL_GIGA_MAC_VER_24:
3761                 rtl_hw_start_8168cp_3(ioaddr, pdev);
3762         break;
3763
3764         case RTL_GIGA_MAC_VER_25:
3765         case RTL_GIGA_MAC_VER_26:
3766         case RTL_GIGA_MAC_VER_27:
3767                 rtl_hw_start_8168d(ioaddr, pdev);
3768         break;
3769
3770         default:
3771                 printk(KERN_ERR PFX "%s: unknown chipset (mac_version = %d).\n",
3772                         dev->name, tp->mac_version);
3773         break;
3774         }
3775
3776         RTL_W8(ChipCmd, CmdTxEnb | CmdRxEnb);
3777
3778         RTL_W8(Cfg9346, Cfg9346_Lock);
3779
3780         RTL_W16(MultiIntr, RTL_R16(MultiIntr) & 0xF000);
3781
3782         RTL_W16(IntrMask, tp->intr_event);
3783 }
3784
3785 #define R810X_CPCMD_QUIRK_MASK (\
3786         EnableBist | \
3787         Mac_dbgo_oe | \
3788         Force_half_dup | \
3789         Force_rxflow_en | \
3790         Force_txflow_en | \
3791         Cxpl_dbg_sel | \
3792         ASF | \
3793         PktCntrDisable | \
3794         PCIDAC | \
3795         PCIMulRW)
3796
3797 static void rtl_hw_start_8102e_1(void __iomem *ioaddr, struct pci_dev *pdev)
3798 {
3799         static const struct ephy_info e_info_8102e_1[] = {
3800                 { 0x01, 0, 0x6e65 },
3801                 { 0x02, 0, 0x091f },
3802                 { 0x03, 0, 0xc2f9 },
3803                 { 0x06, 0, 0xafb5 },
3804                 { 0x07, 0, 0x0e00 },
3805                 { 0x19, 0, 0xec80 },
3806                 { 0x01, 0, 0x2e65 },
3807                 { 0x01, 0, 0x6e65 }
3808         };
3809         u8 cfg1;
3810
3811         rtl_csi_access_enable(ioaddr);
3812
3813         RTL_W8(DBG_REG, FIX_NAK_1);
3814
3815         rtl_tx_performance_tweak(pdev, 0x5 << MAX_READ_REQUEST_SHIFT);
3816
3817         RTL_W8(Config1,
3818                LEDS1 | LEDS0 | Speed_down | MEMMAP | IOMAP | VPD | PMEnable);
3819         RTL_W8(Config3, RTL_R8(Config3) & ~Beacon_en);
3820
3821         cfg1 = RTL_R8(Config1);
3822         if ((cfg1 & LEDS0) && (cfg1 & LEDS1))
3823                 RTL_W8(Config1, cfg1 & ~LEDS0);
3824
3825         RTL_W16(CPlusCmd, RTL_R16(CPlusCmd) & ~R810X_CPCMD_QUIRK_MASK);
3826
3827         rtl_ephy_init(ioaddr, e_info_8102e_1, ARRAY_SIZE(e_info_8102e_1));
3828 }
3829
3830 static void rtl_hw_start_8102e_2(void __iomem *ioaddr, struct pci_dev *pdev)
3831 {
3832         rtl_csi_access_enable(ioaddr);
3833
3834         rtl_tx_performance_tweak(pdev, 0x5 << MAX_READ_REQUEST_SHIFT);
3835
3836         RTL_W8(Config1, MEMMAP | IOMAP | VPD | PMEnable);
3837         RTL_W8(Config3, RTL_R8(Config3) & ~Beacon_en);
3838
3839         RTL_W16(CPlusCmd, RTL_R16(CPlusCmd) & ~R810X_CPCMD_QUIRK_MASK);
3840 }
3841
3842 static void rtl_hw_start_8102e_3(void __iomem *ioaddr, struct pci_dev *pdev)
3843 {
3844         rtl_hw_start_8102e_2(ioaddr, pdev);
3845
3846         rtl_ephy_write(ioaddr, 0x03, 0xc2f9);
3847 }
3848
3849 static void rtl_hw_start_8101(struct net_device *dev)
3850 {
3851         struct rtl8169_private *tp = netdev_priv(dev);
3852         void __iomem *ioaddr = tp->mmio_addr;
3853         struct pci_dev *pdev = tp->pci_dev;
3854
3855         if ((tp->mac_version == RTL_GIGA_MAC_VER_13) ||
3856             (tp->mac_version == RTL_GIGA_MAC_VER_16)) {
3857                 int cap = tp->pcie_cap;
3858
3859                 if (cap) {
3860                         pci_write_config_word(pdev, cap + PCI_EXP_DEVCTL,
3861                                               PCI_EXP_DEVCTL_NOSNOOP_EN);
3862                 }
3863         }
3864
3865         switch (tp->mac_version) {
3866         case RTL_GIGA_MAC_VER_07:
3867                 rtl_hw_start_8102e_1(ioaddr, pdev);
3868                 break;
3869
3870         case RTL_GIGA_MAC_VER_08:
3871                 rtl_hw_start_8102e_3(ioaddr, pdev);
3872                 break;
3873
3874         case RTL_GIGA_MAC_VER_09:
3875                 rtl_hw_start_8102e_2(ioaddr, pdev);
3876                 break;
3877         }
3878
3879         RTL_W8(Cfg9346, Cfg9346_Unlock);
3880
3881         RTL_W8(EarlyTxThres, EarlyTxThld);
3882
3883         rtl_set_rx_max_size(ioaddr, rx_buf_sz);
3884
3885         tp->cp_cmd |= rtl_rw_cpluscmd(ioaddr) | PCIMulRW;
3886
3887         RTL_W16(CPlusCmd, tp->cp_cmd);
3888
3889         RTL_W16(IntrMitigate, 0x0000);
3890
3891         rtl_set_rx_tx_desc_registers(tp, ioaddr);
3892
3893         RTL_W8(ChipCmd, CmdTxEnb | CmdRxEnb);
3894         rtl_set_rx_tx_config_registers(tp);
3895
3896         RTL_W8(Cfg9346, Cfg9346_Lock);
3897
3898         RTL_R8(IntrMask);
3899
3900         rtl_set_rx_mode(dev);
3901
3902         RTL_W8(ChipCmd, CmdTxEnb | CmdRxEnb);
3903
3904         RTL_W16(MultiIntr, RTL_R16(MultiIntr) & 0xf000);
3905
3906         RTL_W16(IntrMask, tp->intr_event);
3907 }
3908
3909 static int rtl8169_change_mtu(struct net_device *dev, int new_mtu)
3910 {
3911         if (new_mtu < ETH_ZLEN || new_mtu > SafeMtu)
3912                 return -EINVAL;
3913
3914         dev->mtu = new_mtu;
3915         return 0;
3916 }
3917
3918 static inline void rtl8169_make_unusable_by_asic(struct RxDesc *desc)
3919 {
3920         desc->addr = cpu_to_le64(0x0badbadbadbadbadull);
3921         desc->opts1 &= ~cpu_to_le32(DescOwn | RsvdMask);
3922 }
3923
3924 static void rtl8169_free_rx_databuff(struct rtl8169_private *tp,
3925                                      void **data_buff, struct RxDesc *desc)
3926 {
3927         dma_unmap_single(&tp->pci_dev->dev, le64_to_cpu(desc->addr), rx_buf_sz,
3928                          DMA_FROM_DEVICE);
3929
3930         kfree(*data_buff);
3931         *data_buff = NULL;
3932         rtl8169_make_unusable_by_asic(desc);
3933 }
3934
3935 static inline void rtl8169_mark_to_asic(struct RxDesc *desc, u32 rx_buf_sz)
3936 {
3937         u32 eor = le32_to_cpu(desc->opts1) & RingEnd;
3938
3939         desc->opts1 = cpu_to_le32(DescOwn | eor | rx_buf_sz);
3940 }
3941
3942 static inline void rtl8169_map_to_asic(struct RxDesc *desc, dma_addr_t mapping,
3943                                        u32 rx_buf_sz)
3944 {
3945         desc->addr = cpu_to_le64(mapping);
3946         wmb();
3947         rtl8169_mark_to_asic(desc, rx_buf_sz);
3948 }
3949
3950 static inline void *rtl8169_align(void *data)
3951 {
3952         return (void *)ALIGN((long)data, 16);
3953 }
3954
3955 static struct sk_buff *rtl8169_alloc_rx_data(struct rtl8169_private *tp,
3956                                              struct RxDesc *desc)
3957 {
3958         void *data;
3959         dma_addr_t mapping;
3960         struct device *d = &tp->pci_dev->dev;
3961         struct net_device *dev = tp->dev;
3962         int node = dev->dev.parent ? dev_to_node(dev->dev.parent) : -1;
3963
3964         data = kmalloc_node(rx_buf_sz, GFP_KERNEL, node);
3965         if (!data)
3966                 return NULL;
3967
3968         if (rtl8169_align(data) != data) {
3969                 kfree(data);
3970                 data = kmalloc_node(rx_buf_sz + 15, GFP_KERNEL, node);
3971                 if (!data)
3972                         return NULL;
3973         }
3974
3975         mapping = dma_map_single(d, rtl8169_align(data), rx_buf_sz,
3976                                  DMA_FROM_DEVICE);
3977         if (unlikely(dma_mapping_error(d, mapping))) {
3978                 if (net_ratelimit())
3979                         netif_err(tp, drv, tp->dev, "Failed to map RX DMA!\n");
3980                 goto err_out;
3981         }
3982
3983         rtl8169_map_to_asic(desc, mapping, rx_buf_sz);
3984         return data;
3985
3986 err_out:
3987         kfree(data);
3988         return NULL;
3989 }
3990
3991 static void rtl8169_rx_clear(struct rtl8169_private *tp)
3992 {
3993         unsigned int i;
3994
3995         for (i = 0; i < NUM_RX_DESC; i++) {
3996                 if (tp->Rx_databuff[i]) {
3997                         rtl8169_free_rx_databuff(tp, tp->Rx_databuff + i,
3998                                             tp->RxDescArray + i);
3999                 }
4000         }
4001 }
4002
4003 static inline void rtl8169_mark_as_last_descriptor(struct RxDesc *desc)
4004 {
4005         desc->opts1 |= cpu_to_le32(RingEnd);
4006 }
4007
4008 static int rtl8169_rx_fill(struct rtl8169_private *tp)
4009 {
4010         unsigned int i;
4011
4012         for (i = 0; i < NUM_RX_DESC; i++) {
4013                 void *data;
4014
4015                 if (tp->Rx_databuff[i])
4016                         continue;
4017
4018                 data = rtl8169_alloc_rx_data(tp, tp->RxDescArray + i);
4019                 if (!data) {
4020                         rtl8169_make_unusable_by_asic(tp->RxDescArray + i);
4021                         goto err_out;
4022                 }
4023                 tp->Rx_databuff[i] = data;
4024         }
4025
4026         rtl8169_mark_as_last_descriptor(tp->RxDescArray + NUM_RX_DESC - 1);
4027         return 0;
4028
4029 err_out:
4030         rtl8169_rx_clear(tp);
4031         return -ENOMEM;
4032 }
4033
4034 static void rtl8169_init_ring_indexes(struct rtl8169_private *tp)
4035 {
4036         tp->dirty_tx = tp->dirty_rx = tp->cur_tx = tp->cur_rx = 0;
4037 }
4038
4039 static int rtl8169_init_ring(struct net_device *dev)
4040 {
4041         struct rtl8169_private *tp = netdev_priv(dev);
4042
4043         rtl8169_init_ring_indexes(tp);
4044
4045         memset(tp->tx_skb, 0x0, NUM_TX_DESC * sizeof(struct ring_info));
4046         memset(tp->Rx_databuff, 0x0, NUM_RX_DESC * sizeof(void *));
4047
4048         return rtl8169_rx_fill(tp);
4049 }
4050
4051 static void rtl8169_unmap_tx_skb(struct device *d, struct ring_info *tx_skb,
4052                                  struct TxDesc *desc)
4053 {
4054         unsigned int len = tx_skb->len;
4055
4056         dma_unmap_single(d, le64_to_cpu(desc->addr), len, DMA_TO_DEVICE);
4057
4058         desc->opts1 = 0x00;
4059         desc->opts2 = 0x00;
4060         desc->addr = 0x00;
4061         tx_skb->len = 0;
4062 }
4063
4064 static void rtl8169_tx_clear_range(struct rtl8169_private *tp, u32 start,
4065                                    unsigned int n)
4066 {
4067         unsigned int i;
4068
4069         for (i = 0; i < n; i++) {
4070                 unsigned int entry = (start + i) % NUM_TX_DESC;
4071                 struct ring_info *tx_skb = tp->tx_skb + entry;
4072                 unsigned int len = tx_skb->len;
4073
4074                 if (len) {
4075                         struct sk_buff *skb = tx_skb->skb;
4076
4077                         rtl8169_unmap_tx_skb(&tp->pci_dev->dev, tx_skb,
4078                                              tp->TxDescArray + entry);
4079                         if (skb) {
4080                                 tp->dev->stats.tx_dropped++;
4081                                 dev_kfree_skb(skb);
4082                                 tx_skb->skb = NULL;
4083                         }
4084                 }
4085         }
4086 }
4087
4088 static void rtl8169_tx_clear(struct rtl8169_private *tp)
4089 {
4090         rtl8169_tx_clear_range(tp, tp->dirty_tx, NUM_TX_DESC);
4091         tp->cur_tx = tp->dirty_tx = 0;
4092 }
4093
4094 static void rtl8169_schedule_work(struct net_device *dev, work_func_t task)
4095 {
4096         struct rtl8169_private *tp = netdev_priv(dev);
4097
4098         PREPARE_DELAYED_WORK(&tp->task, task);
4099         schedule_delayed_work(&tp->task, 4);
4100 }
4101
4102 static void rtl8169_wait_for_quiescence(struct net_device *dev)
4103 {
4104         struct rtl8169_private *tp = netdev_priv(dev);
4105         void __iomem *ioaddr = tp->mmio_addr;
4106
4107         synchronize_irq(dev->irq);
4108
4109         /* Wait for any pending NAPI task to complete */
4110         napi_disable(&tp->napi);
4111
4112         rtl8169_irq_mask_and_ack(ioaddr);
4113
4114         tp->intr_mask = 0xffff;
4115         RTL_W16(IntrMask, tp->intr_event);
4116         napi_enable(&tp->napi);
4117 }
4118
4119 static void rtl8169_reinit_task(struct work_struct *work)
4120 {
4121         struct rtl8169_private *tp =
4122                 container_of(work, struct rtl8169_private, task.work);
4123         struct net_device *dev = tp->dev;
4124         int ret;
4125
4126         rtnl_lock();
4127
4128         if (!netif_running(dev))
4129                 goto out_unlock;
4130
4131         rtl8169_wait_for_quiescence(dev);
4132         rtl8169_close(dev);
4133
4134         ret = rtl8169_open(dev);
4135         if (unlikely(ret < 0)) {
4136                 if (net_ratelimit())
4137                         netif_err(tp, drv, dev,
4138                                   "reinit failure (status = %d). Rescheduling\n",
4139                                   ret);
4140                 rtl8169_schedule_work(dev, rtl8169_reinit_task);
4141         }
4142
4143 out_unlock:
4144         rtnl_unlock();
4145 }
4146
4147 static void rtl8169_reset_task(struct work_struct *work)
4148 {
4149         struct rtl8169_private *tp =
4150                 container_of(work, struct rtl8169_private, task.work);
4151         struct net_device *dev = tp->dev;
4152
4153         rtnl_lock();
4154
4155         if (!netif_running(dev))
4156                 goto out_unlock;
4157
4158         rtl8169_wait_for_quiescence(dev);
4159
4160         rtl8169_rx_interrupt(dev, tp, tp->mmio_addr, ~(u32)0);
4161         rtl8169_tx_clear(tp);
4162
4163         if (tp->dirty_rx == tp->cur_rx) {
4164                 rtl8169_init_ring_indexes(tp);
4165                 rtl_hw_start(dev);
4166                 netif_wake_queue(dev);
4167                 rtl8169_check_link_status(dev, tp, tp->mmio_addr);
4168         } else {
4169                 if (net_ratelimit())
4170                         netif_emerg(tp, intr, dev, "Rx buffers shortage\n");
4171                 rtl8169_schedule_work(dev, rtl8169_reset_task);
4172         }
4173
4174 out_unlock:
4175         rtnl_unlock();
4176 }
4177
4178 static void rtl8169_tx_timeout(struct net_device *dev)
4179 {
4180         struct rtl8169_private *tp = netdev_priv(dev);
4181
4182         rtl8169_hw_reset(tp->mmio_addr);
4183
4184         /* Let's wait a bit while any (async) irq lands on */
4185         rtl8169_schedule_work(dev, rtl8169_reset_task);
4186 }
4187
4188 static int rtl8169_xmit_frags(struct rtl8169_private *tp, struct sk_buff *skb,
4189                               u32 opts1)
4190 {
4191         struct skb_shared_info *info = skb_shinfo(skb);
4192         unsigned int cur_frag, entry;
4193         struct TxDesc * uninitialized_var(txd);
4194         struct device *d = &tp->pci_dev->dev;
4195
4196         entry = tp->cur_tx;
4197         for (cur_frag = 0; cur_frag < info->nr_frags; cur_frag++) {
4198                 skb_frag_t *frag = info->frags + cur_frag;
4199                 dma_addr_t mapping;
4200                 u32 status, len;
4201                 void *addr;
4202
4203                 entry = (entry + 1) % NUM_TX_DESC;
4204
4205                 txd = tp->TxDescArray + entry;
4206                 len = frag->size;
4207                 addr = ((void *) page_address(frag->page)) + frag->page_offset;
4208                 mapping = dma_map_single(d, addr, len, DMA_TO_DEVICE);
4209                 if (unlikely(dma_mapping_error(d, mapping))) {
4210                         if (net_ratelimit())
4211                                 netif_err(tp, drv, tp->dev,
4212                                           "Failed to map TX fragments DMA!\n");
4213                         goto err_out;
4214                 }
4215
4216                 /* anti gcc 2.95.3 bugware (sic) */
4217                 status = opts1 | len | (RingEnd * !((entry + 1) % NUM_TX_DESC));
4218
4219                 txd->opts1 = cpu_to_le32(status);
4220                 txd->addr = cpu_to_le64(mapping);
4221
4222                 tp->tx_skb[entry].len = len;
4223         }
4224
4225         if (cur_frag) {
4226                 tp->tx_skb[entry].skb = skb;
4227                 txd->opts1 |= cpu_to_le32(LastFrag);
4228         }
4229
4230         return cur_frag;
4231
4232 err_out:
4233         rtl8169_tx_clear_range(tp, tp->cur_tx + 1, cur_frag);
4234         return -EIO;
4235 }
4236
4237 static inline u32 rtl8169_tso_csum(struct sk_buff *skb, struct net_device *dev)
4238 {
4239         if (dev->features & NETIF_F_TSO) {
4240                 u32 mss = skb_shinfo(skb)->gso_size;
4241
4242                 if (mss)
4243                         return LargeSend | ((mss & MSSMask) << MSSShift);
4244         }
4245         if (skb->ip_summed == CHECKSUM_PARTIAL) {
4246                 const struct iphdr *ip = ip_hdr(skb);
4247
4248                 if (ip->protocol == IPPROTO_TCP)
4249                         return IPCS | TCPCS;
4250                 else if (ip->protocol == IPPROTO_UDP)
4251                         return IPCS | UDPCS;
4252                 WARN_ON(1);     /* we need a WARN() */
4253         }
4254         return 0;
4255 }
4256
4257 static netdev_tx_t rtl8169_start_xmit(struct sk_buff *skb,
4258                                       struct net_device *dev)
4259 {
4260         struct rtl8169_private *tp = netdev_priv(dev);
4261         unsigned int entry = tp->cur_tx % NUM_TX_DESC;
4262         struct TxDesc *txd = tp->TxDescArray + entry;
4263         void __iomem *ioaddr = tp->mmio_addr;
4264         struct device *d = &tp->pci_dev->dev;
4265         dma_addr_t mapping;
4266         u32 status, len;
4267         u32 opts1;
4268         int frags;
4269
4270         if (unlikely(TX_BUFFS_AVAIL(tp) < skb_shinfo(skb)->nr_frags)) {
4271                 netif_err(tp, drv, dev, "BUG! Tx Ring full when queue awake!\n");
4272                 goto err_stop_0;
4273         }
4274
4275         if (unlikely(le32_to_cpu(txd->opts1) & DescOwn))
4276                 goto err_stop_0;
4277
4278         len = skb_headlen(skb);
4279         mapping = dma_map_single(d, skb->data, len, DMA_TO_DEVICE);
4280         if (unlikely(dma_mapping_error(d, mapping))) {
4281                 if (net_ratelimit())
4282                         netif_err(tp, drv, dev, "Failed to map TX DMA!\n");
4283                 goto err_dma_0;
4284         }
4285
4286         tp->tx_skb[entry].len = len;
4287         txd->addr = cpu_to_le64(mapping);
4288         txd->opts2 = cpu_to_le32(rtl8169_tx_vlan_tag(tp, skb));
4289
4290         opts1 = DescOwn | rtl8169_tso_csum(skb, dev);
4291
4292         frags = rtl8169_xmit_frags(tp, skb, opts1);
4293         if (frags < 0)
4294                 goto err_dma_1;
4295         else if (frags)
4296                 opts1 |= FirstFrag;
4297         else {
4298                 opts1 |= FirstFrag | LastFrag;
4299                 tp->tx_skb[entry].skb = skb;
4300         }
4301
4302         wmb();
4303
4304         /* anti gcc 2.95.3 bugware (sic) */
4305         status = opts1 | len | (RingEnd * !((entry + 1) % NUM_TX_DESC));
4306         txd->opts1 = cpu_to_le32(status);
4307
4308         tp->cur_tx += frags + 1;
4309
4310         wmb();
4311
4312         RTL_W8(TxPoll, NPQ);    /* set polling bit */
4313
4314         if (TX_BUFFS_AVAIL(tp) < MAX_SKB_FRAGS) {
4315                 netif_stop_queue(dev);
4316                 smp_rmb();
4317                 if (TX_BUFFS_AVAIL(tp) >= MAX_SKB_FRAGS)
4318                         netif_wake_queue(dev);
4319         }
4320
4321         return NETDEV_TX_OK;
4322
4323 err_dma_1:
4324         rtl8169_unmap_tx_skb(d, tp->tx_skb + entry, txd);
4325 err_dma_0:
4326         dev_kfree_skb(skb);
4327         dev->stats.tx_dropped++;
4328         return NETDEV_TX_OK;
4329
4330 err_stop_0:
4331         netif_stop_queue(dev);
4332         dev->stats.tx_dropped++;
4333         return NETDEV_TX_BUSY;
4334 }
4335
4336 static void rtl8169_pcierr_interrupt(struct net_device *dev)
4337 {
4338         struct rtl8169_private *tp = netdev_priv(dev);
4339         struct pci_dev *pdev = tp->pci_dev;
4340         void __iomem *ioaddr = tp->mmio_addr;
4341         u16 pci_status, pci_cmd;
4342
4343         pci_read_config_word(pdev, PCI_COMMAND, &pci_cmd);
4344         pci_read_config_word(pdev, PCI_STATUS, &pci_status);
4345
4346         netif_err(tp, intr, dev, "PCI error (cmd = 0x%04x, status = 0x%04x)\n",
4347                   pci_cmd, pci_status);
4348
4349         /*
4350          * The recovery sequence below admits a very elaborated explanation:
4351          * - it seems to work;
4352          * - I did not see what else could be done;
4353          * - it makes iop3xx happy.
4354          *
4355          * Feel free to adjust to your needs.
4356          */
4357         if (pdev->broken_parity_status)
4358                 pci_cmd &= ~PCI_COMMAND_PARITY;
4359         else
4360                 pci_cmd |= PCI_COMMAND_SERR | PCI_COMMAND_PARITY;
4361
4362         pci_write_config_word(pdev, PCI_COMMAND, pci_cmd);
4363
4364         pci_write_config_word(pdev, PCI_STATUS,
4365                 pci_status & (PCI_STATUS_DETECTED_PARITY |
4366                 PCI_STATUS_SIG_SYSTEM_ERROR | PCI_STATUS_REC_MASTER_ABORT |
4367                 PCI_STATUS_REC_TARGET_ABORT | PCI_STATUS_SIG_TARGET_ABORT));
4368
4369         /* The infamous DAC f*ckup only happens at boot time */
4370         if ((tp->cp_cmd & PCIDAC) && !tp->dirty_rx && !tp->cur_rx) {
4371                 netif_info(tp, intr, dev, "disabling PCI DAC\n");
4372                 tp->cp_cmd &= ~PCIDAC;
4373                 RTL_W16(CPlusCmd, tp->cp_cmd);
4374                 dev->features &= ~NETIF_F_HIGHDMA;
4375         }
4376
4377         rtl8169_hw_reset(ioaddr);
4378
4379         rtl8169_schedule_work(dev, rtl8169_reinit_task);
4380 }
4381
4382 static void rtl8169_tx_interrupt(struct net_device *dev,
4383                                  struct rtl8169_private *tp,
4384                                  void __iomem *ioaddr)
4385 {
4386         unsigned int dirty_tx, tx_left;
4387
4388         dirty_tx = tp->dirty_tx;
4389         smp_rmb();
4390         tx_left = tp->cur_tx - dirty_tx;
4391
4392         while (tx_left > 0) {
4393                 unsigned int entry = dirty_tx % NUM_TX_DESC;
4394                 struct ring_info *tx_skb = tp->tx_skb + entry;
4395                 u32 status;
4396
4397                 rmb();
4398                 status = le32_to_cpu(tp->TxDescArray[entry].opts1);
4399                 if (status & DescOwn)
4400                         break;
4401
4402                 rtl8169_unmap_tx_skb(&tp->pci_dev->dev, tx_skb,
4403                                      tp->TxDescArray + entry);
4404                 if (status & LastFrag) {
4405                         dev->stats.tx_packets++;
4406                         dev->stats.tx_bytes += tx_skb->skb->len;
4407                         dev_kfree_skb(tx_skb->skb);
4408                         tx_skb->skb = NULL;
4409                 }
4410                 dirty_tx++;
4411                 tx_left--;
4412         }
4413
4414         if (tp->dirty_tx != dirty_tx) {
4415                 tp->dirty_tx = dirty_tx;
4416                 smp_wmb();
4417                 if (netif_queue_stopped(dev) &&
4418                     (TX_BUFFS_AVAIL(tp) >= MAX_SKB_FRAGS)) {
4419                         netif_wake_queue(dev);
4420                 }
4421                 /*
4422                  * 8168 hack: TxPoll requests are lost when the Tx packets are
4423                  * too close. Let's kick an extra TxPoll request when a burst
4424                  * of start_xmit activity is detected (if it is not detected,
4425                  * it is slow enough). -- FR
4426                  */
4427                 smp_rmb();
4428                 if (tp->cur_tx != dirty_tx)
4429                         RTL_W8(TxPoll, NPQ);
4430         }
4431 }
4432
4433 static inline int rtl8169_fragmented_frame(u32 status)
4434 {
4435         return (status & (FirstFrag | LastFrag)) != (FirstFrag | LastFrag);
4436 }
4437
4438 static inline void rtl8169_rx_csum(struct sk_buff *skb, u32 opts1)
4439 {
4440         u32 status = opts1 & RxProtoMask;
4441
4442         if (((status == RxProtoTCP) && !(opts1 & TCPFail)) ||
4443             ((status == RxProtoUDP) && !(opts1 & UDPFail)) ||
4444             ((status == RxProtoIP) && !(opts1 & IPFail)))
4445                 skb->ip_summed = CHECKSUM_UNNECESSARY;
4446         else
4447                 skb_checksum_none_assert(skb);
4448 }
4449
4450 static struct sk_buff *rtl8169_try_rx_copy(void *data,
4451                                            struct rtl8169_private *tp,
4452                                            int pkt_size,
4453                                            dma_addr_t addr)
4454 {
4455         struct sk_buff *skb;
4456         struct device *d = &tp->pci_dev->dev;
4457
4458         data = rtl8169_align(data);
4459         dma_sync_single_for_cpu(d, addr, pkt_size, DMA_FROM_DEVICE);
4460         prefetch(data);
4461         skb = netdev_alloc_skb_ip_align(tp->dev, pkt_size);
4462         if (skb)
4463                 memcpy(skb->data, data, pkt_size);
4464         dma_sync_single_for_device(d, addr, pkt_size, DMA_FROM_DEVICE);
4465
4466         return skb;
4467 }
4468
4469 /*
4470  * Warning : rtl8169_rx_interrupt() might be called :
4471  * 1) from NAPI (softirq) context
4472  *      (polling = 1 : we should call netif_receive_skb())
4473  * 2) from process context (rtl8169_reset_task())
4474  *      (polling = 0 : we must call netif_rx() instead)
4475  */
4476 static int rtl8169_rx_interrupt(struct net_device *dev,
4477                                 struct rtl8169_private *tp,
4478                                 void __iomem *ioaddr, u32 budget)
4479 {
4480         unsigned int cur_rx, rx_left;
4481         unsigned int count;
4482         int polling = (budget != ~(u32)0) ? 1 : 0;
4483
4484         cur_rx = tp->cur_rx;
4485         rx_left = NUM_RX_DESC + tp->dirty_rx - cur_rx;
4486         rx_left = min(rx_left, budget);
4487
4488         for (; rx_left > 0; rx_left--, cur_rx++) {
4489                 unsigned int entry = cur_rx % NUM_RX_DESC;
4490                 struct RxDesc *desc = tp->RxDescArray + entry;
4491                 u32 status;
4492
4493                 rmb();
4494                 status = le32_to_cpu(desc->opts1);
4495
4496                 if (status & DescOwn)
4497                         break;
4498                 if (unlikely(status & RxRES)) {
4499                         netif_info(tp, rx_err, dev, "Rx ERROR. status = %08x\n",
4500                                    status);
4501                         dev->stats.rx_errors++;
4502                         if (status & (RxRWT | RxRUNT))
4503                                 dev->stats.rx_length_errors++;
4504                         if (status & RxCRC)
4505                                 dev->stats.rx_crc_errors++;
4506                         if (status & RxFOVF) {
4507                                 rtl8169_schedule_work(dev, rtl8169_reset_task);
4508                                 dev->stats.rx_fifo_errors++;
4509                         }
4510                         rtl8169_mark_to_asic(desc, rx_buf_sz);
4511                 } else {
4512                         struct sk_buff *skb;
4513                         dma_addr_t addr = le64_to_cpu(desc->addr);
4514                         int pkt_size = (status & 0x00001FFF) - 4;
4515
4516                         /*
4517                          * The driver does not support incoming fragmented
4518                          * frames. They are seen as a symptom of over-mtu
4519                          * sized frames.
4520                          */
4521                         if (unlikely(rtl8169_fragmented_frame(status))) {
4522                                 dev->stats.rx_dropped++;
4523                                 dev->stats.rx_length_errors++;
4524                                 rtl8169_mark_to_asic(desc, rx_buf_sz);
4525                                 continue;
4526                         }
4527
4528                         skb = rtl8169_try_rx_copy(tp->Rx_databuff[entry],
4529                                                   tp, pkt_size, addr);
4530                         rtl8169_mark_to_asic(desc, rx_buf_sz);
4531                         if (!skb) {
4532                                 dev->stats.rx_dropped++;
4533                                 continue;
4534                         }
4535
4536                         rtl8169_rx_csum(skb, status);
4537                         skb_put(skb, pkt_size);
4538                         skb->protocol = eth_type_trans(skb, dev);
4539
4540                         if (rtl8169_rx_vlan_skb(tp, desc, skb, polling) < 0) {
4541                                 if (likely(polling))
4542                                         napi_gro_receive(&tp->napi, skb);
4543                                 else
4544                                         netif_rx(skb);
4545                         }
4546
4547                         dev->stats.rx_bytes += pkt_size;
4548                         dev->stats.rx_packets++;
4549                 }
4550
4551                 /* Work around for AMD plateform. */
4552                 if ((desc->opts2 & cpu_to_le32(0xfffe000)) &&
4553                     (tp->mac_version == RTL_GIGA_MAC_VER_05)) {
4554                         desc->opts2 = 0;
4555                         cur_rx++;
4556                 }
4557         }
4558
4559         count = cur_rx - tp->cur_rx;
4560         tp->cur_rx = cur_rx;
4561
4562         tp->dirty_rx += count;
4563
4564         return count;
4565 }
4566
4567 static irqreturn_t rtl8169_interrupt(int irq, void *dev_instance)
4568 {
4569         struct net_device *dev = dev_instance;
4570         struct rtl8169_private *tp = netdev_priv(dev);
4571         void __iomem *ioaddr = tp->mmio_addr;
4572         int handled = 0;
4573         int status;
4574
4575         /* loop handling interrupts until we have no new ones or
4576          * we hit a invalid/hotplug case.
4577          */
4578         status = RTL_R16(IntrStatus);
4579         while (status && status != 0xffff) {
4580                 handled = 1;
4581
4582                 /* Handle all of the error cases first. These will reset
4583                  * the chip, so just exit the loop.
4584                  */
4585                 if (unlikely(!netif_running(dev))) {
4586                         rtl8169_asic_down(ioaddr);
4587                         break;
4588                 }
4589
4590                 /* Work around for rx fifo overflow */
4591                 if (unlikely(status & RxFIFOOver)) {
4592                         netif_stop_queue(dev);
4593                         rtl8169_tx_timeout(dev);
4594                         break;
4595                 }
4596
4597                 if (unlikely(status & SYSErr)) {
4598                         rtl8169_pcierr_interrupt(dev);
4599                         break;
4600                 }
4601
4602                 if (status & LinkChg)
4603                         rtl8169_check_link_status(dev, tp, ioaddr);
4604
4605                 /* We need to see the lastest version of tp->intr_mask to
4606                  * avoid ignoring an MSI interrupt and having to wait for
4607                  * another event which may never come.
4608                  */
4609                 smp_rmb();
4610                 if (status & tp->intr_mask & tp->napi_event) {
4611                         RTL_W16(IntrMask, tp->intr_event & ~tp->napi_event);
4612                         tp->intr_mask = ~tp->napi_event;
4613
4614                         if (likely(napi_schedule_prep(&tp->napi)))
4615                                 __napi_schedule(&tp->napi);
4616                         else
4617                                 netif_info(tp, intr, dev,
4618                                            "interrupt %04x in poll\n", status);
4619                 }
4620
4621                 /* We only get a new MSI interrupt when all active irq
4622                  * sources on the chip have been acknowledged. So, ack
4623                  * everything we've seen and check if new sources have become
4624                  * active to avoid blocking all interrupts from the chip.
4625                  */
4626                 RTL_W16(IntrStatus,
4627                         (status & RxFIFOOver) ? (status | RxOverflow) : status);
4628                 status = RTL_R16(IntrStatus);
4629         }
4630
4631         return IRQ_RETVAL(handled);
4632 }
4633
4634 static int rtl8169_poll(struct napi_struct *napi, int budget)
4635 {
4636         struct rtl8169_private *tp = container_of(napi, struct rtl8169_private, napi);
4637         struct net_device *dev = tp->dev;
4638         void __iomem *ioaddr = tp->mmio_addr;
4639         int work_done;
4640
4641         work_done = rtl8169_rx_interrupt(dev, tp, ioaddr, (u32) budget);
4642         rtl8169_tx_interrupt(dev, tp, ioaddr);
4643
4644         if (work_done < budget) {
4645                 napi_complete(napi);
4646
4647                 /* We need for force the visibility of tp->intr_mask
4648                  * for other CPUs, as we can loose an MSI interrupt
4649                  * and potentially wait for a retransmit timeout if we don't.
4650                  * The posted write to IntrMask is safe, as it will
4651                  * eventually make it to the chip and we won't loose anything
4652                  * until it does.
4653                  */
4654                 tp->intr_mask = 0xffff;
4655                 wmb();
4656                 RTL_W16(IntrMask, tp->intr_event);
4657         }
4658
4659         return work_done;
4660 }
4661
4662 static void rtl8169_rx_missed(struct net_device *dev, void __iomem *ioaddr)
4663 {
4664         struct rtl8169_private *tp = netdev_priv(dev);
4665
4666         if (tp->mac_version > RTL_GIGA_MAC_VER_06)
4667                 return;
4668
4669         dev->stats.rx_missed_errors += (RTL_R32(RxMissed) & 0xffffff);
4670         RTL_W32(RxMissed, 0);
4671 }
4672
4673 static void rtl8169_down(struct net_device *dev)
4674 {
4675         struct rtl8169_private *tp = netdev_priv(dev);
4676         void __iomem *ioaddr = tp->mmio_addr;
4677
4678         rtl8169_delete_timer(dev);
4679
4680         netif_stop_queue(dev);
4681
4682         napi_disable(&tp->napi);
4683
4684         spin_lock_irq(&tp->lock);
4685
4686         rtl8169_asic_down(ioaddr);
4687         /*
4688          * At this point device interrupts can not be enabled in any function,
4689          * as netif_running is not true (rtl8169_interrupt, rtl8169_reset_task,
4690          * rtl8169_reinit_task) and napi is disabled (rtl8169_poll).
4691          */
4692         rtl8169_rx_missed(dev, ioaddr);
4693
4694         spin_unlock_irq(&tp->lock);
4695
4696         synchronize_irq(dev->irq);
4697
4698         /* Give a racing hard_start_xmit a few cycles to complete. */
4699         synchronize_sched();  /* FIXME: should this be synchronize_irq()? */
4700
4701         rtl8169_tx_clear(tp);
4702
4703         rtl8169_rx_clear(tp);
4704 }
4705
4706 static int rtl8169_close(struct net_device *dev)
4707 {
4708         struct rtl8169_private *tp = netdev_priv(dev);
4709         struct pci_dev *pdev = tp->pci_dev;
4710
4711         pm_runtime_get_sync(&pdev->dev);
4712
4713         /* update counters before going down */
4714         rtl8169_update_counters(dev);
4715
4716         rtl8169_down(dev);
4717
4718         free_irq(dev->irq, dev);
4719
4720         dma_free_coherent(&pdev->dev, R8169_RX_RING_BYTES, tp->RxDescArray,
4721                           tp->RxPhyAddr);
4722         dma_free_coherent(&pdev->dev, R8169_TX_RING_BYTES, tp->TxDescArray,
4723                           tp->TxPhyAddr);
4724         tp->TxDescArray = NULL;
4725         tp->RxDescArray = NULL;
4726
4727         pm_runtime_put_sync(&pdev->dev);
4728
4729         return 0;
4730 }
4731
4732 static void rtl_set_rx_mode(struct net_device *dev)
4733 {
4734         struct rtl8169_private *tp = netdev_priv(dev);
4735         void __iomem *ioaddr = tp->mmio_addr;
4736         unsigned long flags;
4737         u32 mc_filter[2];       /* Multicast hash filter */
4738         int rx_mode;
4739         u32 tmp = 0;
4740
4741         if (dev->flags & IFF_PROMISC) {
4742                 /* Unconditionally log net taps. */
4743                 netif_notice(tp, link, dev, "Promiscuous mode enabled\n");
4744                 rx_mode =
4745                     AcceptBroadcast | AcceptMulticast | AcceptMyPhys |
4746                     AcceptAllPhys;
4747                 mc_filter[1] = mc_filter[0] = 0xffffffff;
4748         } else if ((netdev_mc_count(dev) > multicast_filter_limit) ||
4749                    (dev->flags & IFF_ALLMULTI)) {
4750                 /* Too many to filter perfectly -- accept all multicasts. */
4751                 rx_mode = AcceptBroadcast | AcceptMulticast | AcceptMyPhys;
4752                 mc_filter[1] = mc_filter[0] = 0xffffffff;
4753         } else {
4754                 struct netdev_hw_addr *ha;
4755
4756                 rx_mode = AcceptBroadcast | AcceptMyPhys;
4757                 mc_filter[1] = mc_filter[0] = 0;
4758                 netdev_for_each_mc_addr(ha, dev) {
4759                         int bit_nr = ether_crc(ETH_ALEN, ha->addr) >> 26;
4760                         mc_filter[bit_nr >> 5] |= 1 << (bit_nr & 31);
4761                         rx_mode |= AcceptMulticast;
4762                 }
4763         }
4764
4765         spin_lock_irqsave(&tp->lock, flags);
4766
4767         tmp = rtl8169_rx_config | rx_mode |
4768               (RTL_R32(RxConfig) & rtl_chip_info[tp->chipset].RxConfigMask);
4769
4770         if (tp->mac_version > RTL_GIGA_MAC_VER_06) {
4771                 u32 data = mc_filter[0];
4772
4773                 mc_filter[0] = swab32(mc_filter[1]);
4774                 mc_filter[1] = swab32(data);
4775         }
4776
4777         RTL_W32(MAR0 + 4, mc_filter[1]);
4778         RTL_W32(MAR0 + 0, mc_filter[0]);
4779
4780         RTL_W32(RxConfig, tmp);
4781
4782         spin_unlock_irqrestore(&tp->lock, flags);
4783 }
4784
4785 /**
4786  *  rtl8169_get_stats - Get rtl8169 read/write statistics
4787  *  @dev: The Ethernet Device to get statistics for
4788  *
4789  *  Get TX/RX statistics for rtl8169
4790  */
4791 static struct net_device_stats *rtl8169_get_stats(struct net_device *dev)
4792 {
4793         struct rtl8169_private *tp = netdev_priv(dev);
4794         void __iomem *ioaddr = tp->mmio_addr;
4795         unsigned long flags;
4796
4797         if (netif_running(dev)) {
4798                 spin_lock_irqsave(&tp->lock, flags);
4799                 rtl8169_rx_missed(dev, ioaddr);
4800                 spin_unlock_irqrestore(&tp->lock, flags);
4801         }
4802
4803         return &dev->stats;
4804 }
4805
4806 static void rtl8169_net_suspend(struct net_device *dev)
4807 {
4808         if (!netif_running(dev))
4809                 return;
4810
4811         netif_device_detach(dev);
4812         netif_stop_queue(dev);
4813 }
4814
4815 #ifdef CONFIG_PM
4816
4817 static int rtl8169_suspend(struct device *device)
4818 {
4819         struct pci_dev *pdev = to_pci_dev(device);
4820         struct net_device *dev = pci_get_drvdata(pdev);
4821
4822         rtl8169_net_suspend(dev);
4823
4824         return 0;
4825 }
4826
4827 static void __rtl8169_resume(struct net_device *dev)
4828 {
4829         netif_device_attach(dev);
4830         rtl8169_schedule_work(dev, rtl8169_reset_task);
4831 }
4832
4833 static int rtl8169_resume(struct device *device)
4834 {
4835         struct pci_dev *pdev = to_pci_dev(device);
4836         struct net_device *dev = pci_get_drvdata(pdev);
4837         struct rtl8169_private *tp = netdev_priv(dev);
4838
4839         rtl8169_init_phy(dev, tp);
4840
4841         if (netif_running(dev))
4842                 __rtl8169_resume(dev);
4843
4844         return 0;
4845 }
4846
4847 static int rtl8169_runtime_suspend(struct device *device)
4848 {
4849         struct pci_dev *pdev = to_pci_dev(device);
4850         struct net_device *dev = pci_get_drvdata(pdev);
4851         struct rtl8169_private *tp = netdev_priv(dev);
4852
4853         if (!tp->TxDescArray)
4854                 return 0;
4855
4856         spin_lock_irq(&tp->lock);
4857         tp->saved_wolopts = __rtl8169_get_wol(tp);
4858         __rtl8169_set_wol(tp, WAKE_ANY);
4859         spin_unlock_irq(&tp->lock);
4860
4861         rtl8169_net_suspend(dev);
4862
4863         return 0;
4864 }
4865
4866 static int rtl8169_runtime_resume(struct device *device)
4867 {
4868         struct pci_dev *pdev = to_pci_dev(device);
4869         struct net_device *dev = pci_get_drvdata(pdev);
4870         struct rtl8169_private *tp = netdev_priv(dev);
4871
4872         if (!tp->TxDescArray)
4873                 return 0;
4874
4875         spin_lock_irq(&tp->lock);
4876         __rtl8169_set_wol(tp, tp->saved_wolopts);
4877         tp->saved_wolopts = 0;
4878         spin_unlock_irq(&tp->lock);
4879
4880         rtl8169_init_phy(dev, tp);
4881
4882         __rtl8169_resume(dev);
4883
4884         return 0;
4885 }
4886
4887 static int rtl8169_runtime_idle(struct device *device)
4888 {
4889         struct pci_dev *pdev = to_pci_dev(device);
4890         struct net_device *dev = pci_get_drvdata(pdev);
4891         struct rtl8169_private *tp = netdev_priv(dev);
4892
4893         if (!tp->TxDescArray)
4894                 return 0;
4895
4896         rtl8169_check_link_status(dev, tp, tp->mmio_addr);
4897         return -EBUSY;
4898 }
4899
4900 static const struct dev_pm_ops rtl8169_pm_ops = {
4901         .suspend = rtl8169_suspend,
4902         .resume = rtl8169_resume,
4903         .freeze = rtl8169_suspend,
4904         .thaw = rtl8169_resume,
4905         .poweroff = rtl8169_suspend,
4906         .restore = rtl8169_resume,
4907         .runtime_suspend = rtl8169_runtime_suspend,
4908         .runtime_resume = rtl8169_runtime_resume,
4909         .runtime_idle = rtl8169_runtime_idle,
4910 };
4911
4912 #define RTL8169_PM_OPS  (&rtl8169_pm_ops)
4913
4914 #else /* !CONFIG_PM */
4915
4916 #define RTL8169_PM_OPS  NULL
4917
4918 #endif /* !CONFIG_PM */
4919
4920 static void rtl_shutdown(struct pci_dev *pdev)
4921 {
4922         struct net_device *dev = pci_get_drvdata(pdev);
4923         struct rtl8169_private *tp = netdev_priv(dev);
4924         void __iomem *ioaddr = tp->mmio_addr;
4925
4926         rtl8169_net_suspend(dev);
4927
4928         /* restore original MAC address */
4929         rtl_rar_set(tp, dev->perm_addr);
4930
4931         spin_lock_irq(&tp->lock);
4932
4933         rtl8169_asic_down(ioaddr);
4934
4935         spin_unlock_irq(&tp->lock);
4936
4937         if (system_state == SYSTEM_POWER_OFF) {
4938                 /* WoL fails with some 8168 when the receiver is disabled. */
4939                 if (tp->features & RTL_FEATURE_WOL) {
4940                         pci_clear_master(pdev);
4941
4942                         RTL_W8(ChipCmd, CmdRxEnb);
4943                         /* PCI commit */
4944                         RTL_R8(ChipCmd);
4945                 }
4946
4947                 pci_wake_from_d3(pdev, true);
4948                 pci_set_power_state(pdev, PCI_D3hot);
4949         }
4950 }
4951
4952 static struct pci_driver rtl8169_pci_driver = {
4953         .name           = MODULENAME,
4954         .id_table       = rtl8169_pci_tbl,
4955         .probe          = rtl8169_init_one,
4956         .remove         = __devexit_p(rtl8169_remove_one),
4957         .shutdown       = rtl_shutdown,
4958         .driver.pm      = RTL8169_PM_OPS,
4959 };
4960
4961 static int __init rtl8169_init_module(void)
4962 {
4963         return pci_register_driver(&rtl8169_pci_driver);
4964 }
4965
4966 static void __exit rtl8169_cleanup_module(void)
4967 {
4968         pci_unregister_driver(&rtl8169_pci_driver);
4969 }
4970
4971 module_init(rtl8169_init_module);
4972 module_exit(rtl8169_cleanup_module);