drivers/net/ethernet/mellanox/mlx4/fw.c

   1 /*
   2  * Copyright (c) 2004, 2005 Topspin Communications.  All rights reserved.
   3  * Copyright (c) 2005, 2006, 2007, 2008 Mellanox Technologies. All rights reserved.
   4  * Copyright (c) 2005, 2006, 2007 Cisco Systems, Inc.  All rights reserved.
   5  *
   6  * This software is available to you under a choice of one of two
   7  * licenses.  You may choose to be licensed under the terms of the GNU
   8  * General Public License (GPL) Version 2, available from the file
   9  * COPYING in the main directory of this source tree, or the
  10  * OpenIB.org BSD license below:
  11  *
  12  *     Redistribution and use in source and binary forms, with or
  13  *     without modification, are permitted provided that the following
  14  *     conditions are met:
  15  *
  16  *      - Redistributions of source code must retain the above
  17  *        copyright notice, this list of conditions and the following
  18  *        disclaimer.
  19  *
  20  *      - Redistributions in binary form must reproduce the above
  21  *        copyright notice, this list of conditions and the following
  22  *        disclaimer in the documentation and/or other materials
  23  *        provided with the distribution.
  24  *
  25  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND,
  26  * EXPRESS OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  27  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND
  28  * NONINFRINGEMENT. IN NO EVENT SHALL THE AUTHORS OR COPYRIGHT HOLDERS
  29  * BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN
  30  * ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN
  31  * CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE
  32  * SOFTWARE.
  33  */
  34
  35 #include <linux/mlx4/cmd.h>
  36 #include <linux/cache.h>
  37
  38 #include "fw.h"
  39 #include "icm.h"
  40
  41 enum {
  42         MLX4_COMMAND_INTERFACE_MIN_REV          = 2,
  43         MLX4_COMMAND_INTERFACE_MAX_REV          = 3,
  44         MLX4_COMMAND_INTERFACE_NEW_PORT_CMDS    = 3,
  45 };
  46
  47 extern void __buggy_use_of_MLX4_GET(void);
  48 extern void __buggy_use_of_MLX4_PUT(void);
  49
  50 static int enable_qos;
  51 module_param(enable_qos, bool, 0444);
  52 MODULE_PARM_DESC(enable_qos, "Enable Quality of Service support in the HCA (default: off)");
  53
  54 #define MLX4_GET(dest, source, offset)                                \
  55         do {                                                          \
  56                 void *__p = (char *) (source) + (offset);             \
  57                 switch (sizeof (dest)) {                              \
  58                 case 1: (dest) = *(u8 *) __p;       break;            \
  59                 case 2: (dest) = be16_to_cpup(__p); break;            \
  60                 case 4: (dest) = be32_to_cpup(__p); break;            \
  61                 case 8: (dest) = be64_to_cpup(__p); break;            \
  62                 default: __buggy_use_of_MLX4_GET();                   \
  63                 }                                                     \
  64         } while (0)
  65
  66 #define MLX4_PUT(dest, source, offset)                                \
  67         do {                                                          \
  68                 void *__d = ((char *) (dest) + (offset));             \
  69                 switch (sizeof(source)) {                             \
  70                 case 1: *(u8 *) __d = (source);                break; \
  71                 case 2: *(__be16 *) __d = cpu_to_be16(source); break; \
  72                 case 4: *(__be32 *) __d = cpu_to_be32(source); break; \
  73                 case 8: *(__be64 *) __d = cpu_to_be64(source); break; \
  74                 default: __buggy_use_of_MLX4_PUT();                   \
  75                 }                                                     \
  76         } while (0)
  77
  78 static void dump_dev_cap_flags(struct mlx4_dev *dev, u64 flags)
  79 {
  80         static const char *fname[] = {
  81                 [ 0] = "RC transport",
  82                 [ 1] = "UC transport",
  83                 [ 2] = "UD transport",
  84                 [ 3] = "XRC transport",
  85                 [ 4] = "reliable multicast",
  86                 [ 5] = "FCoIB support",
  87                 [ 6] = "SRQ support",
  88                 [ 7] = "IPoIB checksum offload",
  89                 [ 8] = "P_Key violation counter",
  90                 [ 9] = "Q_Key violation counter",
  91                 [10] = "VMM",
  92                 [12] = "DPDP",
  93                 [15] = "Big LSO headers",
  94                 [16] = "MW support",
  95                 [17] = "APM support",
  96                 [18] = "Atomic ops support",
  97                 [19] = "Raw multicast support",
  98                 [20] = "Address vector port checking support",
  99                 [21] = "UD multicast support",
 100                 [24] = "Demand paging support",
 101                 [25] = "Router support",
 102                 [30] = "IBoE support",
 103                 [32] = "Unicast loopback support",
 104                 [34] = "FCS header control",
 105                 [38] = "Wake On LAN support",
 106                 [40] = "UDP RSS support",
 107                 [41] = "Unicast VEP steering support",
 108                 [42] = "Multicast VEP steering support",
 109                 [48] = "Counters support",
 110         };
 111         int i;
 112
 113         mlx4_dbg(dev, "DEV_CAP flags:\n");
 114         for (i = 0; i < ARRAY_SIZE(fname); ++i)
 115                 if (fname[i] && (flags & (1LL << i)))
 116                         mlx4_dbg(dev, "    %s\n", fname[i]);
 117 }
 118
 119 int mlx4_MOD_STAT_CFG(struct mlx4_dev *dev, struct mlx4_mod_stat_cfg *cfg)
 120 {
 121         struct mlx4_cmd_mailbox *mailbox;
 122         u32 *inbox;
 123         int err = 0;
 124
 125 #define MOD_STAT_CFG_IN_SIZE            0x100
 126
 127 #define MOD_STAT_CFG_PG_SZ_M_OFFSET     0x002
 128 #define MOD_STAT_CFG_PG_SZ_OFFSET       0x003
 129
 130         mailbox = mlx4_alloc_cmd_mailbox(dev);
 131         if (IS_ERR(mailbox))
 132                 return PTR_ERR(mailbox);
 133         inbox = mailbox->buf;
 134
 135         memset(inbox, 0, MOD_STAT_CFG_IN_SIZE);
 136
 137         MLX4_PUT(inbox, cfg->log_pg_sz, MOD_STAT_CFG_PG_SZ_OFFSET);
 138         MLX4_PUT(inbox, cfg->log_pg_sz_m, MOD_STAT_CFG_PG_SZ_M_OFFSET);
 139
 140         err = mlx4_cmd(dev, mailbox->dma, 0, 0, MLX4_CMD_MOD_STAT_CFG,
 141                         MLX4_CMD_TIME_CLASS_A);
 142
 143         mlx4_free_cmd_mailbox(dev, mailbox);
 144         return err;
 145 }
 146
 147 int mlx4_QUERY_DEV_CAP(struct mlx4_dev *dev, struct mlx4_dev_cap *dev_cap)
 148 {
 149         struct mlx4_cmd_mailbox *mailbox;
 150         u32 *outbox;
 151         u8 field;
 152         u32 field32, flags, ext_flags;
 153         u16 size;
 154         u16 stat_rate;
 155         int err;
 156         int i;
 157
 158 #define QUERY_DEV_CAP_OUT_SIZE                 0x100
 159 #define QUERY_DEV_CAP_MAX_SRQ_SZ_OFFSET         0x10
 160 #define QUERY_DEV_CAP_MAX_QP_SZ_OFFSET          0x11
 161 #define QUERY_DEV_CAP_RSVD_QP_OFFSET            0x12
 162 #define QUERY_DEV_CAP_MAX_QP_OFFSET             0x13
 163 #define QUERY_DEV_CAP_RSVD_SRQ_OFFSET           0x14
 164 #define QUERY_DEV_CAP_MAX_SRQ_OFFSET            0x15
 165 #define QUERY_DEV_CAP_RSVD_EEC_OFFSET           0x16
 166 #define QUERY_DEV_CAP_MAX_EEC_OFFSET            0x17
 167 #define QUERY_DEV_CAP_MAX_CQ_SZ_OFFSET          0x19
 168 #define QUERY_DEV_CAP_RSVD_CQ_OFFSET            0x1a
 169 #define QUERY_DEV_CAP_MAX_CQ_OFFSET             0x1b
 170 #define QUERY_DEV_CAP_MAX_MPT_OFFSET            0x1d
 171 #define QUERY_DEV_CAP_RSVD_EQ_OFFSET            0x1e
 172 #define QUERY_DEV_CAP_MAX_EQ_OFFSET             0x1f
 173 #define QUERY_DEV_CAP_RSVD_MTT_OFFSET           0x20
 174 #define QUERY_DEV_CAP_MAX_MRW_SZ_OFFSET         0x21
 175 #define QUERY_DEV_CAP_RSVD_MRW_OFFSET           0x22
 176 #define QUERY_DEV_CAP_MAX_MTT_SEG_OFFSET        0x23
 177 #define QUERY_DEV_CAP_MAX_AV_OFFSET             0x27
 178 #define QUERY_DEV_CAP_MAX_REQ_QP_OFFSET         0x29
 179 #define QUERY_DEV_CAP_MAX_RES_QP_OFFSET         0x2b
 180 #define QUERY_DEV_CAP_MAX_GSO_OFFSET            0x2d
 181 #define QUERY_DEV_CAP_MAX_RDMA_OFFSET           0x2f
 182 #define QUERY_DEV_CAP_RSZ_SRQ_OFFSET            0x33
 183 #define QUERY_DEV_CAP_ACK_DELAY_OFFSET          0x35
 184 #define QUERY_DEV_CAP_MTU_WIDTH_OFFSET          0x36
 185 #define QUERY_DEV_CAP_VL_PORT_OFFSET            0x37
 186 #define QUERY_DEV_CAP_MAX_MSG_SZ_OFFSET         0x38
 187 #define QUERY_DEV_CAP_MAX_GID_OFFSET            0x3b
 188 #define QUERY_DEV_CAP_RATE_SUPPORT_OFFSET       0x3c
 189 #define QUERY_DEV_CAP_MAX_PKEY_OFFSET           0x3f
 190 #define QUERY_DEV_CAP_EXT_FLAGS_OFFSET          0x40
 191 #define QUERY_DEV_CAP_FLAGS_OFFSET              0x44
 192 #define QUERY_DEV_CAP_RSVD_UAR_OFFSET           0x48
 193 #define QUERY_DEV_CAP_UAR_SZ_OFFSET             0x49
 194 #define QUERY_DEV_CAP_PAGE_SZ_OFFSET            0x4b
 195 #define QUERY_DEV_CAP_BF_OFFSET                 0x4c
 196 #define QUERY_DEV_CAP_LOG_BF_REG_SZ_OFFSET      0x4d
 197 #define QUERY_DEV_CAP_LOG_MAX_BF_REGS_PER_PAGE_OFFSET   0x4e
 198 #define QUERY_DEV_CAP_LOG_MAX_BF_PAGES_OFFSET   0x4f
 199 #define QUERY_DEV_CAP_MAX_SG_SQ_OFFSET          0x51
 200 #define QUERY_DEV_CAP_MAX_DESC_SZ_SQ_OFFSET     0x52
 201 #define QUERY_DEV_CAP_MAX_SG_RQ_OFFSET          0x55
 202 #define QUERY_DEV_CAP_MAX_DESC_SZ_RQ_OFFSET     0x56
 203 #define QUERY_DEV_CAP_MAX_QP_MCG_OFFSET         0x61
 204 #define QUERY_DEV_CAP_RSVD_MCG_OFFSET           0x62
 205 #define QUERY_DEV_CAP_MAX_MCG_OFFSET            0x63
 206 #define QUERY_DEV_CAP_RSVD_PD_OFFSET            0x64
 207 #define QUERY_DEV_CAP_MAX_PD_OFFSET             0x65
 208 #define QUERY_DEV_CAP_RSVD_XRC_OFFSET           0x66
 209 #define QUERY_DEV_CAP_MAX_XRC_OFFSET            0x67
 210 #define QUERY_DEV_CAP_MAX_COUNTERS_OFFSET       0x68
 211 #define QUERY_DEV_CAP_RDMARC_ENTRY_SZ_OFFSET    0x80
 212 #define QUERY_DEV_CAP_QPC_ENTRY_SZ_OFFSET       0x82
 213 #define QUERY_DEV_CAP_AUX_ENTRY_SZ_OFFSET       0x84
 214 #define QUERY_DEV_CAP_ALTC_ENTRY_SZ_OFFSET      0x86
 215 #define QUERY_DEV_CAP_EQC_ENTRY_SZ_OFFSET       0x88
 216 #define QUERY_DEV_CAP_CQC_ENTRY_SZ_OFFSET       0x8a
 217 #define QUERY_DEV_CAP_SRQ_ENTRY_SZ_OFFSET       0x8c
 218 #define QUERY_DEV_CAP_C_MPT_ENTRY_SZ_OFFSET     0x8e
 219 #define QUERY_DEV_CAP_MTT_ENTRY_SZ_OFFSET       0x90
 220 #define QUERY_DEV_CAP_D_MPT_ENTRY_SZ_OFFSET     0x92
 221 #define QUERY_DEV_CAP_BMME_FLAGS_OFFSET         0x94
 222 #define QUERY_DEV_CAP_RSVD_LKEY_OFFSET          0x98
 223 #define QUERY_DEV_CAP_MAX_ICM_SZ_OFFSET         0xa0
 224
 225         mailbox = mlx4_alloc_cmd_mailbox(dev);
 226         if (IS_ERR(mailbox))
 227                 return PTR_ERR(mailbox);
 228         outbox = mailbox->buf;
 229
 230         err = mlx4_cmd_box(dev, 0, mailbox->dma, 0, 0, MLX4_CMD_QUERY_DEV_CAP,
 231                            MLX4_CMD_TIME_CLASS_A);
 232         if (err)
 233                 goto out;
 234
 235         MLX4_GET(field, outbox, QUERY_DEV_CAP_RSVD_QP_OFFSET);
 236         dev_cap->reserved_qps = 1 << (field & 0xf);
 237         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_QP_OFFSET);
 238         dev_cap->max_qps = 1 << (field & 0x1f);
 239         MLX4_GET(field, outbox, QUERY_DEV_CAP_RSVD_SRQ_OFFSET);
 240         dev_cap->reserved_srqs = 1 << (field >> 4);
 241         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_SRQ_OFFSET);
 242         dev_cap->max_srqs = 1 << (field & 0x1f);
 243         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_CQ_SZ_OFFSET);
 244         dev_cap->max_cq_sz = 1 << field;
 245         MLX4_GET(field, outbox, QUERY_DEV_CAP_RSVD_CQ_OFFSET);
 246         dev_cap->reserved_cqs = 1 << (field & 0xf);
 247         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_CQ_OFFSET);
 248         dev_cap->max_cqs = 1 << (field & 0x1f);
 249         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_MPT_OFFSET);
 250         dev_cap->max_mpts = 1 << (field & 0x3f);
 251         MLX4_GET(field, outbox, QUERY_DEV_CAP_RSVD_EQ_OFFSET);
 252         dev_cap->reserved_eqs = field & 0xf;
 253         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_EQ_OFFSET);
 254         dev_cap->max_eqs = 1 << (field & 0xf);
 255         MLX4_GET(field, outbox, QUERY_DEV_CAP_RSVD_MTT_OFFSET);
 256         dev_cap->reserved_mtts = 1 << (field >> 4);
 257         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_MRW_SZ_OFFSET);
 258         dev_cap->max_mrw_sz = 1 << field;
 259         MLX4_GET(field, outbox, QUERY_DEV_CAP_RSVD_MRW_OFFSET);
 260         dev_cap->reserved_mrws = 1 << (field & 0xf);
 261         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_MTT_SEG_OFFSET);
 262         dev_cap->max_mtt_seg = 1 << (field & 0x3f);
 263         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_REQ_QP_OFFSET);
 264         dev_cap->max_requester_per_qp = 1 << (field & 0x3f);
 265         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_RES_QP_OFFSET);
 266         dev_cap->max_responder_per_qp = 1 << (field & 0x3f);
 267         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_GSO_OFFSET);
 268         field &= 0x1f;
 269         if (!field)
 270                 dev_cap->max_gso_sz = 0;
 271         else
 272                 dev_cap->max_gso_sz = 1 << field;
 273
 274         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_RDMA_OFFSET);
 275         dev_cap->max_rdma_global = 1 << (field & 0x3f);
 276         MLX4_GET(field, outbox, QUERY_DEV_CAP_ACK_DELAY_OFFSET);
 277         dev_cap->local_ca_ack_delay = field & 0x1f;
 278         MLX4_GET(field, outbox, QUERY_DEV_CAP_VL_PORT_OFFSET);
 279         dev_cap->num_ports = field & 0xf;
 280         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_MSG_SZ_OFFSET);
 281         dev_cap->max_msg_sz = 1 << (field & 0x1f);
 282         MLX4_GET(stat_rate, outbox, QUERY_DEV_CAP_RATE_SUPPORT_OFFSET);
 283         dev_cap->stat_rate_support = stat_rate;
 284         MLX4_GET(ext_flags, outbox, QUERY_DEV_CAP_EXT_FLAGS_OFFSET);
 285         MLX4_GET(flags, outbox, QUERY_DEV_CAP_FLAGS_OFFSET);
 286         dev_cap->flags = flags | (u64)ext_flags << 32;
 287         MLX4_GET(field, outbox, QUERY_DEV_CAP_RSVD_UAR_OFFSET);
 288         dev_cap->reserved_uars = field >> 4;
 289         MLX4_GET(field, outbox, QUERY_DEV_CAP_UAR_SZ_OFFSET);
 290         dev_cap->uar_size = 1 << ((field & 0x3f) + 20);
 291         MLX4_GET(field, outbox, QUERY_DEV_CAP_PAGE_SZ_OFFSET);
 292         dev_cap->min_page_sz = 1 << field;
 293
 294         MLX4_GET(field, outbox, QUERY_DEV_CAP_BF_OFFSET);
 295         if (field & 0x80) {
 296                 MLX4_GET(field, outbox, QUERY_DEV_CAP_LOG_BF_REG_SZ_OFFSET);
 297                 dev_cap->bf_reg_size = 1 << (field & 0x1f);
 298                 MLX4_GET(field, outbox, QUERY_DEV_CAP_LOG_MAX_BF_REGS_PER_PAGE_OFFSET);
 299                 if ((1 << (field & 0x3f)) > (PAGE_SIZE / dev_cap->bf_reg_size))
 300                         field = 3;
 301                 dev_cap->bf_regs_per_page = 1 << (field & 0x3f);
 302                 mlx4_dbg(dev, "BlueFlame available (reg size %d, regs/page %d)\n",
 303                          dev_cap->bf_reg_size, dev_cap->bf_regs_per_page);
 304         } else {
 305                 dev_cap->bf_reg_size = 0;
 306                 mlx4_dbg(dev, "BlueFlame not available\n");
 307         }
 308
 309         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_SG_SQ_OFFSET);
 310         dev_cap->max_sq_sg = field;
 311         MLX4_GET(size, outbox, QUERY_DEV_CAP_MAX_DESC_SZ_SQ_OFFSET);
 312         dev_cap->max_sq_desc_sz = size;
 313
 314         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_QP_MCG_OFFSET);
 315         dev_cap->max_qp_per_mcg = 1 << field;
 316         MLX4_GET(field, outbox, QUERY_DEV_CAP_RSVD_MCG_OFFSET);
 317         dev_cap->reserved_mgms = field & 0xf;
 318         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_MCG_OFFSET);
 319         dev_cap->max_mcgs = 1 << field;
 320         MLX4_GET(field, outbox, QUERY_DEV_CAP_RSVD_PD_OFFSET);
 321         dev_cap->reserved_pds = field >> 4;
 322         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_PD_OFFSET);
 323         dev_cap->max_pds = 1 << (field & 0x3f);
 324         MLX4_GET(field, outbox, QUERY_DEV_CAP_RSVD_XRC_OFFSET);
 325         dev_cap->reserved_xrcds = field >> 4;
 326         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_PD_OFFSET);
 327         dev_cap->max_xrcds = 1 << (field & 0x1f);
 328
 329         MLX4_GET(size, outbox, QUERY_DEV_CAP_RDMARC_ENTRY_SZ_OFFSET);
 330         dev_cap->rdmarc_entry_sz = size;
 331         MLX4_GET(size, outbox, QUERY_DEV_CAP_QPC_ENTRY_SZ_OFFSET);
 332         dev_cap->qpc_entry_sz = size;
 333         MLX4_GET(size, outbox, QUERY_DEV_CAP_AUX_ENTRY_SZ_OFFSET);
 334         dev_cap->aux_entry_sz = size;
 335         MLX4_GET(size, outbox, QUERY_DEV_CAP_ALTC_ENTRY_SZ_OFFSET);
 336         dev_cap->altc_entry_sz = size;
 337         MLX4_GET(size, outbox, QUERY_DEV_CAP_EQC_ENTRY_SZ_OFFSET);
 338         dev_cap->eqc_entry_sz = size;
 339         MLX4_GET(size, outbox, QUERY_DEV_CAP_CQC_ENTRY_SZ_OFFSET);
 340         dev_cap->cqc_entry_sz = size;
 341         MLX4_GET(size, outbox, QUERY_DEV_CAP_SRQ_ENTRY_SZ_OFFSET);
 342         dev_cap->srq_entry_sz = size;
 343         MLX4_GET(size, outbox, QUERY_DEV_CAP_C_MPT_ENTRY_SZ_OFFSET);
 344         dev_cap->cmpt_entry_sz = size;
 345         MLX4_GET(size, outbox, QUERY_DEV_CAP_MTT_ENTRY_SZ_OFFSET);
 346         dev_cap->mtt_entry_sz = size;
 347         MLX4_GET(size, outbox, QUERY_DEV_CAP_D_MPT_ENTRY_SZ_OFFSET);
 348         dev_cap->dmpt_entry_sz = size;
 349
 350         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_SRQ_SZ_OFFSET);
 351         dev_cap->max_srq_sz = 1 << field;
 352         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_QP_SZ_OFFSET);
 353         dev_cap->max_qp_sz = 1 << field;
 354         MLX4_GET(field, outbox, QUERY_DEV_CAP_RSZ_SRQ_OFFSET);
 355         dev_cap->resize_srq = field & 1;
 356         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_SG_RQ_OFFSET);
 357         dev_cap->max_rq_sg = field;
 358         MLX4_GET(size, outbox, QUERY_DEV_CAP_MAX_DESC_SZ_RQ_OFFSET);
 359         dev_cap->max_rq_desc_sz = size;
 360
 361         MLX4_GET(dev_cap->bmme_flags, outbox,
 362                  QUERY_DEV_CAP_BMME_FLAGS_OFFSET);
 363         MLX4_GET(dev_cap->reserved_lkey, outbox,
 364                  QUERY_DEV_CAP_RSVD_LKEY_OFFSET);
 365         MLX4_GET(dev_cap->max_icm_sz, outbox,
 366                  QUERY_DEV_CAP_MAX_ICM_SZ_OFFSET);
 367         if (dev_cap->flags & MLX4_DEV_CAP_FLAG_COUNTERS)
 368                 MLX4_GET(dev_cap->max_counters, outbox,
 369                          QUERY_DEV_CAP_MAX_COUNTERS_OFFSET);
 370
 371         if (dev->flags & MLX4_FLAG_OLD_PORT_CMDS) {
 372                 for (i = 1; i <= dev_cap->num_ports; ++i) {
 373                         MLX4_GET(field, outbox, QUERY_DEV_CAP_VL_PORT_OFFSET);
 374                         dev_cap->max_vl[i]         = field >> 4;
 375                         MLX4_GET(field, outbox, QUERY_DEV_CAP_MTU_WIDTH_OFFSET);
 376                         dev_cap->ib_mtu[i]         = field >> 4;
 377                         dev_cap->max_port_width[i] = field & 0xf;
 378                         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_GID_OFFSET);
 379                         dev_cap->max_gids[i]       = 1 << (field & 0xf);
 380                         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_PKEY_OFFSET);
 381                         dev_cap->max_pkeys[i]      = 1 << (field & 0xf);
 382                 }
 383         } else {
 384 #define QUERY_PORT_SUPPORTED_TYPE_OFFSET        0x00
 385 #define QUERY_PORT_MTU_OFFSET                   0x01
 386 #define QUERY_PORT_ETH_MTU_OFFSET               0x02
 387 #define QUERY_PORT_WIDTH_OFFSET                 0x06
 388 #define QUERY_PORT_MAX_GID_PKEY_OFFSET          0x07
 389 #define QUERY_PORT_MAX_MACVLAN_OFFSET           0x0a
 390 #define QUERY_PORT_MAX_VL_OFFSET                0x0b
 391 #define QUERY_PORT_MAC_OFFSET                   0x10
 392 #define QUERY_PORT_TRANS_VENDOR_OFFSET          0x18
 393 #define QUERY_PORT_WAVELENGTH_OFFSET            0x1c
 394 #define QUERY_PORT_TRANS_CODE_OFFSET            0x20
 395
 396                 for (i = 1; i <= dev_cap->num_ports; ++i) {
 397                         err = mlx4_cmd_box(dev, 0, mailbox->dma, i, 0, MLX4_CMD_QUERY_PORT,
 398                                            MLX4_CMD_TIME_CLASS_B);
 399                         if (err)
 400                                 goto out;
 401
 402                         MLX4_GET(field, outbox, QUERY_PORT_SUPPORTED_TYPE_OFFSET);
 403                         dev_cap->supported_port_types[i] = field & 3;
 404                         MLX4_GET(field, outbox, QUERY_PORT_MTU_OFFSET);
 405                         dev_cap->ib_mtu[i]         = field & 0xf;
 406                         MLX4_GET(field, outbox, QUERY_PORT_WIDTH_OFFSET);
 407                         dev_cap->max_port_width[i] = field & 0xf;
 408                         MLX4_GET(field, outbox, QUERY_PORT_MAX_GID_PKEY_OFFSET);
 409                         dev_cap->max_gids[i]       = 1 << (field >> 4);
 410                         dev_cap->max_pkeys[i]      = 1 << (field & 0xf);
 411                         MLX4_GET(field, outbox, QUERY_PORT_MAX_VL_OFFSET);
 412                         dev_cap->max_vl[i]         = field & 0xf;
 413                         MLX4_GET(field, outbox, QUERY_PORT_MAX_MACVLAN_OFFSET);
 414                         dev_cap->log_max_macs[i]  = field & 0xf;
 415                         dev_cap->log_max_vlans[i] = field >> 4;
 416                         MLX4_GET(dev_cap->eth_mtu[i], outbox, QUERY_PORT_ETH_MTU_OFFSET);
 417                         MLX4_GET(dev_cap->def_mac[i], outbox, QUERY_PORT_MAC_OFFSET);
 418                         MLX4_GET(field32, outbox, QUERY_PORT_TRANS_VENDOR_OFFSET);
 419                         dev_cap->trans_type[i] = field32 >> 24;
 420                         dev_cap->vendor_oui[i] = field32 & 0xffffff;
 421                         MLX4_GET(dev_cap->wavelength[i], outbox, QUERY_PORT_WAVELENGTH_OFFSET);
 422                         MLX4_GET(dev_cap->trans_code[i], outbox, QUERY_PORT_TRANS_CODE_OFFSET);
 423                 }
 424         }
 425
 426         mlx4_dbg(dev, "Base MM extensions: flags %08x, rsvd L_Key %08x\n",
 427                  dev_cap->bmme_flags, dev_cap->reserved_lkey);
 428
 429         /*
 430          * Each UAR has 4 EQ doorbells; so if a UAR is reserved, then
 431          * we can't use any EQs whose doorbell falls on that page,
 432          * even if the EQ itself isn't reserved.
 433          */
 434         dev_cap->reserved_eqs = max(dev_cap->reserved_uars * 4,
 435                                     dev_cap->reserved_eqs);
 436
 437         mlx4_dbg(dev, "Max ICM size %lld MB\n",
 438                  (unsigned long long) dev_cap->max_icm_sz >> 20);
 439         mlx4_dbg(dev, "Max QPs: %d, reserved QPs: %d, entry size: %d\n",
 440                  dev_cap->max_qps, dev_cap->reserved_qps, dev_cap->qpc_entry_sz);
 441         mlx4_dbg(dev, "Max SRQs: %d, reserved SRQs: %d, entry size: %d\n",
 442                  dev_cap->max_srqs, dev_cap->reserved_srqs, dev_cap->srq_entry_sz);
 443         mlx4_dbg(dev, "Max CQs: %d, reserved CQs: %d, entry size: %d\n",
 444                  dev_cap->max_cqs, dev_cap->reserved_cqs, dev_cap->cqc_entry_sz);
 445         mlx4_dbg(dev, "Max EQs: %d, reserved EQs: %d, entry size: %d\n",
 446                  dev_cap->max_eqs, dev_cap->reserved_eqs, dev_cap->eqc_entry_sz);
 447         mlx4_dbg(dev, "reserved MPTs: %d, reserved MTTs: %d\n",
 448                  dev_cap->reserved_mrws, dev_cap->reserved_mtts);
 449         mlx4_dbg(dev, "Max PDs: %d, reserved PDs: %d, reserved UARs: %d\n",
 450                  dev_cap->max_pds, dev_cap->reserved_pds, dev_cap->reserved_uars);
 451         mlx4_dbg(dev, "Max QP/MCG: %d, reserved MGMs: %d\n",
 452                  dev_cap->max_pds, dev_cap->reserved_mgms);
 453         mlx4_dbg(dev, "Max CQEs: %d, max WQEs: %d, max SRQ WQEs: %d\n",
 454                  dev_cap->max_cq_sz, dev_cap->max_qp_sz, dev_cap->max_srq_sz);
 455         mlx4_dbg(dev, "Local CA ACK delay: %d, max MTU: %d, port width cap: %d\n",
 456                  dev_cap->local_ca_ack_delay, 128 << dev_cap->ib_mtu[1],
 457                  dev_cap->max_port_width[1]);
 458         mlx4_dbg(dev, "Max SQ desc size: %d, max SQ S/G: %d\n",
 459                  dev_cap->max_sq_desc_sz, dev_cap->max_sq_sg);
 460         mlx4_dbg(dev, "Max RQ desc size: %d, max RQ S/G: %d\n",
 461                  dev_cap->max_rq_desc_sz, dev_cap->max_rq_sg);
 462         mlx4_dbg(dev, "Max GSO size: %d\n", dev_cap->max_gso_sz);
 463         mlx4_dbg(dev, "Max counters: %d\n", dev_cap->max_counters);
 464
 465         dump_dev_cap_flags(dev, dev_cap->flags);
 466
 467 out:
 468         mlx4_free_cmd_mailbox(dev, mailbox);
 469         return err;
 470 }
 471
 472 int mlx4_map_cmd(struct mlx4_dev *dev, u16 op, struct mlx4_icm *icm, u64 virt)
 473 {
 474         struct mlx4_cmd_mailbox *mailbox;
 475         struct mlx4_icm_iter iter;
 476         __be64 *pages;
 477         int lg;
 478         int nent = 0;
 479         int i;
 480         int err = 0;
 481         int ts = 0, tc = 0;
 482
 483         mailbox = mlx4_alloc_cmd_mailbox(dev);
 484         if (IS_ERR(mailbox))
 485                 return PTR_ERR(mailbox);
 486         memset(mailbox->buf, 0, MLX4_MAILBOX_SIZE);
 487         pages = mailbox->buf;
 488
 489         for (mlx4_icm_first(icm, &iter);
 490              !mlx4_icm_last(&iter);
 491              mlx4_icm_next(&iter)) {
 492                 /*
 493                  * We have to pass pages that are aligned to their
 494                  * size, so find the least significant 1 in the
 495                  * address or size and use that as our log2 size.
 496                  */
 497                 lg = ffs(mlx4_icm_addr(&iter) | mlx4_icm_size(&iter)) - 1;
 498                 if (lg < MLX4_ICM_PAGE_SHIFT) {
 499                         mlx4_warn(dev, "Got FW area not aligned to %d (%llx/%lx).\n",
 500                                    MLX4_ICM_PAGE_SIZE,
 501                                    (unsigned long long) mlx4_icm_addr(&iter),
 502                                    mlx4_icm_size(&iter));
 503                         err = -EINVAL;
 504                         goto out;
 505                 }
 506
 507                 for (i = 0; i < mlx4_icm_size(&iter) >> lg; ++i) {
 508                         if (virt != -1) {
 509                                 pages[nent * 2] = cpu_to_be64(virt);
 510                                 virt += 1 << lg;
 511                         }
 512
 513                         pages[nent * 2 + 1] =
 514                                 cpu_to_be64((mlx4_icm_addr(&iter) + (i << lg)) |
 515                                             (lg - MLX4_ICM_PAGE_SHIFT));
 516                         ts += 1 << (lg - 10);
 517                         ++tc;
 518
 519                         if (++nent == MLX4_MAILBOX_SIZE / 16) {
 520                                 err = mlx4_cmd(dev, mailbox->dma, nent, 0, op,
 521                                                 MLX4_CMD_TIME_CLASS_B);
 522                                 if (err)
 523                                         goto out;
 524                                 nent = 0;
 525                         }
 526                 }
 527         }
 528
 529         if (nent)
 530                 err = mlx4_cmd(dev, mailbox->dma, nent, 0, op, MLX4_CMD_TIME_CLASS_B);
 531         if (err)
 532                 goto out;
 533
 534         switch (op) {
 535         case MLX4_CMD_MAP_FA:
 536                 mlx4_dbg(dev, "Mapped %d chunks/%d KB for FW.\n", tc, ts);
 537                 break;
 538         case MLX4_CMD_MAP_ICM_AUX:
 539                 mlx4_dbg(dev, "Mapped %d chunks/%d KB for ICM aux.\n", tc, ts);
 540                 break;
 541         case MLX4_CMD_MAP_ICM:
 542                 mlx4_dbg(dev, "Mapped %d chunks/%d KB at %llx for ICM.\n",
 543                           tc, ts, (unsigned long long) virt - (ts << 10));
 544                 break;
 545         }
 546
 547 out:
 548         mlx4_free_cmd_mailbox(dev, mailbox);
 549         return err;
 550 }
 551
 552 int mlx4_MAP_FA(struct mlx4_dev *dev, struct mlx4_icm *icm)
 553 {
 554         return mlx4_map_cmd(dev, MLX4_CMD_MAP_FA, icm, -1);
 555 }
 556
 557 int mlx4_UNMAP_FA(struct mlx4_dev *dev)
 558 {
 559         return mlx4_cmd(dev, 0, 0, 0, MLX4_CMD_UNMAP_FA, MLX4_CMD_TIME_CLASS_B);
 560 }
 561
 562
 563 int mlx4_RUN_FW(struct mlx4_dev *dev)
 564 {
 565         return mlx4_cmd(dev, 0, 0, 0, MLX4_CMD_RUN_FW, MLX4_CMD_TIME_CLASS_A);
 566 }
 567
 568 int mlx4_QUERY_FW(struct mlx4_dev *dev)
 569 {
 570         struct mlx4_fw  *fw  = &mlx4_priv(dev)->fw;
 571         struct mlx4_cmd *cmd = &mlx4_priv(dev)->cmd;
 572         struct mlx4_cmd_mailbox *mailbox;
 573         u32 *outbox;
 574         int err = 0;
 575         u64 fw_ver;
 576         u16 cmd_if_rev;
 577         u8 lg;
 578
 579 #define QUERY_FW_OUT_SIZE             0x100
 580 #define QUERY_FW_VER_OFFSET            0x00
 581 #define QUERY_FW_CMD_IF_REV_OFFSET     0x0a
 582 #define QUERY_FW_MAX_CMD_OFFSET        0x0f
 583 #define QUERY_FW_ERR_START_OFFSET      0x30
 584 #define QUERY_FW_ERR_SIZE_OFFSET       0x38
 585 #define QUERY_FW_ERR_BAR_OFFSET        0x3c
 586
 587 #define QUERY_FW_SIZE_OFFSET           0x00
 588 #define QUERY_FW_CLR_INT_BASE_OFFSET   0x20
 589 #define QUERY_FW_CLR_INT_BAR_OFFSET    0x28
 590
 591         mailbox = mlx4_alloc_cmd_mailbox(dev);
 592         if (IS_ERR(mailbox))
 593                 return PTR_ERR(mailbox);
 594         outbox = mailbox->buf;
 595
 596         err = mlx4_cmd_box(dev, 0, mailbox->dma, 0, 0, MLX4_CMD_QUERY_FW,
 597                             MLX4_CMD_TIME_CLASS_A);
 598         if (err)
 599                 goto out;
 600
 601         MLX4_GET(fw_ver, outbox, QUERY_FW_VER_OFFSET);
 602         /*
 603          * FW subminor version is at more significant bits than minor
 604          * version, so swap here.
 605          */
 606         dev->caps.fw_ver = (fw_ver & 0xffff00000000ull) |
 607                 ((fw_ver & 0xffff0000ull) >> 16) |
 608                 ((fw_ver & 0x0000ffffull) << 16);
 609
 610         MLX4_GET(cmd_if_rev, outbox, QUERY_FW_CMD_IF_REV_OFFSET);
 611         if (cmd_if_rev < MLX4_COMMAND_INTERFACE_MIN_REV ||
 612             cmd_if_rev > MLX4_COMMAND_INTERFACE_MAX_REV) {
 613                 mlx4_err(dev, "Installed FW has unsupported "
 614                          "command interface revision %d.\n",
 615                          cmd_if_rev);
 616                 mlx4_err(dev, "(Installed FW version is %d.%d.%03d)\n",
 617                          (int) (dev->caps.fw_ver >> 32),
 618                          (int) (dev->caps.fw_ver >> 16) & 0xffff,
 619                          (int) dev->caps.fw_ver & 0xffff);
 620                 mlx4_err(dev, "This driver version supports only revisions %d to %d.\n",
 621                          MLX4_COMMAND_INTERFACE_MIN_REV, MLX4_COMMAND_INTERFACE_MAX_REV);
 622                 err = -ENODEV;
 623                 goto out;
 624         }
 625
 626         if (cmd_if_rev < MLX4_COMMAND_INTERFACE_NEW_PORT_CMDS)
 627                 dev->flags |= MLX4_FLAG_OLD_PORT_CMDS;
 628
 629         MLX4_GET(lg, outbox, QUERY_FW_MAX_CMD_OFFSET);
 630         cmd->max_cmds = 1 << lg;
 631
 632         mlx4_dbg(dev, "FW version %d.%d.%03d (cmd intf rev %d), max commands %d\n",
 633                  (int) (dev->caps.fw_ver >> 32),
 634                  (int) (dev->caps.fw_ver >> 16) & 0xffff,
 635                  (int) dev->caps.fw_ver & 0xffff,
 636                  cmd_if_rev, cmd->max_cmds);
 637
 638         MLX4_GET(fw->catas_offset, outbox, QUERY_FW_ERR_START_OFFSET);
 639         MLX4_GET(fw->catas_size,   outbox, QUERY_FW_ERR_SIZE_OFFSET);
 640         MLX4_GET(fw->catas_bar,    outbox, QUERY_FW_ERR_BAR_OFFSET);
 641         fw->catas_bar = (fw->catas_bar >> 6) * 2;
 642
 643         mlx4_dbg(dev, "Catastrophic error buffer at 0x%llx, size 0x%x, BAR %d\n",
 644                  (unsigned long long) fw->catas_offset, fw->catas_size, fw->catas_bar);
 645
 646         MLX4_GET(fw->fw_pages,     outbox, QUERY_FW_SIZE_OFFSET);
 647         MLX4_GET(fw->clr_int_base, outbox, QUERY_FW_CLR_INT_BASE_OFFSET);
 648         MLX4_GET(fw->clr_int_bar,  outbox, QUERY_FW_CLR_INT_BAR_OFFSET);
 649         fw->clr_int_bar = (fw->clr_int_bar >> 6) * 2;
 650
 651         mlx4_dbg(dev, "FW size %d KB\n", fw->fw_pages >> 2);
 652
 653         /*
 654          * Round up number of system pages needed in case
 655          * MLX4_ICM_PAGE_SIZE < PAGE_SIZE.
 656          */
 657         fw->fw_pages =
 658                 ALIGN(fw->fw_pages, PAGE_SIZE / MLX4_ICM_PAGE_SIZE) >>
 659                 (PAGE_SHIFT - MLX4_ICM_PAGE_SHIFT);
 660
 661         mlx4_dbg(dev, "Clear int @ %llx, BAR %d\n",
 662                  (unsigned long long) fw->clr_int_base, fw->clr_int_bar);
 663
 664 out:
 665         mlx4_free_cmd_mailbox(dev, mailbox);
 666         return err;
 667 }
 668
 669 static void get_board_id(void *vsd, char *board_id)
 670 {
 671         int i;
 672
 673 #define VSD_OFFSET_SIG1         0x00
 674 #define VSD_OFFSET_SIG2         0xde
 675 #define VSD_OFFSET_MLX_BOARD_ID 0xd0
 676 #define VSD_OFFSET_TS_BOARD_ID  0x20
 677
 678 #define VSD_SIGNATURE_TOPSPIN   0x5ad
 679
 680         memset(board_id, 0, MLX4_BOARD_ID_LEN);
 681
 682         if (be16_to_cpup(vsd + VSD_OFFSET_SIG1) == VSD_SIGNATURE_TOPSPIN &&
 683             be16_to_cpup(vsd + VSD_OFFSET_SIG2) == VSD_SIGNATURE_TOPSPIN) {
 684                 strlcpy(board_id, vsd + VSD_OFFSET_TS_BOARD_ID, MLX4_BOARD_ID_LEN);
 685         } else {
 686                 /*
 687                  * The board ID is a string but the firmware byte
 688                  * swaps each 4-byte word before passing it back to
 689                  * us.  Therefore we need to swab it before printing.
 690                  */
 691                 for (i = 0; i < 4; ++i)
 692                         ((u32 *) board_id)[i] =
 693                                 swab32(*(u32 *) (vsd + VSD_OFFSET_MLX_BOARD_ID + i * 4));
 694         }
 695 }
 696
 697 int mlx4_QUERY_ADAPTER(struct mlx4_dev *dev, struct mlx4_adapter *adapter)
 698 {
 699         struct mlx4_cmd_mailbox *mailbox;
 700         u32 *outbox;
 701         int err;
 702
 703 #define QUERY_ADAPTER_OUT_SIZE             0x100
 704 #define QUERY_ADAPTER_INTA_PIN_OFFSET      0x10
 705 #define QUERY_ADAPTER_VSD_OFFSET           0x20
 706
 707         mailbox = mlx4_alloc_cmd_mailbox(dev);
 708         if (IS_ERR(mailbox))
 709                 return PTR_ERR(mailbox);
 710         outbox = mailbox->buf;
 711
 712         err = mlx4_cmd_box(dev, 0, mailbox->dma, 0, 0, MLX4_CMD_QUERY_ADAPTER,
 713                            MLX4_CMD_TIME_CLASS_A);
 714         if (err)
 715                 goto out;
 716
 717         MLX4_GET(adapter->inta_pin, outbox,    QUERY_ADAPTER_INTA_PIN_OFFSET);
 718
 719         get_board_id(outbox + QUERY_ADAPTER_VSD_OFFSET / 4,
 720                      adapter->board_id);
 721
 722 out:
 723         mlx4_free_cmd_mailbox(dev, mailbox);
 724         return err;
 725 }
 726
 727 int mlx4_INIT_HCA(struct mlx4_dev *dev, struct mlx4_init_hca_param *param)
 728 {
 729         struct mlx4_cmd_mailbox *mailbox;
 730         __be32 *inbox;
 731         int err;
 732
 733 #define INIT_HCA_IN_SIZE                 0x200
 734 #define INIT_HCA_VERSION_OFFSET          0x000
 735 #define  INIT_HCA_VERSION                2
 736 #define INIT_HCA_CACHELINE_SZ_OFFSET     0x0e
 737 #define INIT_HCA_FLAGS_OFFSET            0x014
 738 #define INIT_HCA_QPC_OFFSET              0x020
 739 #define  INIT_HCA_QPC_BASE_OFFSET        (INIT_HCA_QPC_OFFSET + 0x10)
 740 #define  INIT_HCA_LOG_QP_OFFSET          (INIT_HCA_QPC_OFFSET + 0x17)
 741 #define  INIT_HCA_SRQC_BASE_OFFSET       (INIT_HCA_QPC_OFFSET + 0x28)
 742 #define  INIT_HCA_LOG_SRQ_OFFSET         (INIT_HCA_QPC_OFFSET + 0x2f)
 743 #define  INIT_HCA_CQC_BASE_OFFSET        (INIT_HCA_QPC_OFFSET + 0x30)
 744 #define  INIT_HCA_LOG_CQ_OFFSET          (INIT_HCA_QPC_OFFSET + 0x37)
 745 #define  INIT_HCA_ALTC_BASE_OFFSET       (INIT_HCA_QPC_OFFSET + 0x40)
 746 #define  INIT_HCA_AUXC_BASE_OFFSET       (INIT_HCA_QPC_OFFSET + 0x50)
 747 #define  INIT_HCA_EQC_BASE_OFFSET        (INIT_HCA_QPC_OFFSET + 0x60)
 748 #define  INIT_HCA_LOG_EQ_OFFSET          (INIT_HCA_QPC_OFFSET + 0x67)
 749 #define  INIT_HCA_RDMARC_BASE_OFFSET     (INIT_HCA_QPC_OFFSET + 0x70)
 750 #define  INIT_HCA_LOG_RD_OFFSET          (INIT_HCA_QPC_OFFSET + 0x77)
 751 #define INIT_HCA_MCAST_OFFSET            0x0c0
 752 #define  INIT_HCA_MC_BASE_OFFSET         (INIT_HCA_MCAST_OFFSET + 0x00)
 753 #define  INIT_HCA_LOG_MC_ENTRY_SZ_OFFSET (INIT_HCA_MCAST_OFFSET + 0x12)
 754 #define  INIT_HCA_LOG_MC_HASH_SZ_OFFSET  (INIT_HCA_MCAST_OFFSET + 0x16)
 755 #define  INIT_HCA_UC_STEERING_OFFSET     (INIT_HCA_MCAST_OFFSET + 0x18)
 756 #define  INIT_HCA_LOG_MC_TABLE_SZ_OFFSET (INIT_HCA_MCAST_OFFSET + 0x1b)
 757 #define INIT_HCA_TPT_OFFSET              0x0f0
 758 #define  INIT_HCA_DMPT_BASE_OFFSET       (INIT_HCA_TPT_OFFSET + 0x00)
 759 #define  INIT_HCA_LOG_MPT_SZ_OFFSET      (INIT_HCA_TPT_OFFSET + 0x0b)
 760 #define  INIT_HCA_MTT_BASE_OFFSET        (INIT_HCA_TPT_OFFSET + 0x10)
 761 #define  INIT_HCA_CMPT_BASE_OFFSET       (INIT_HCA_TPT_OFFSET + 0x18)
 762 #define INIT_HCA_UAR_OFFSET              0x120
 763 #define  INIT_HCA_LOG_UAR_SZ_OFFSET      (INIT_HCA_UAR_OFFSET + 0x0a)
 764 #define  INIT_HCA_UAR_PAGE_SZ_OFFSET     (INIT_HCA_UAR_OFFSET + 0x0b)
 765
 766         mailbox = mlx4_alloc_cmd_mailbox(dev);
 767         if (IS_ERR(mailbox))
 768                 return PTR_ERR(mailbox);
 769         inbox = mailbox->buf;
 770
 771         memset(inbox, 0, INIT_HCA_IN_SIZE);
 772
 773         *((u8 *) mailbox->buf + INIT_HCA_VERSION_OFFSET) = INIT_HCA_VERSION;
 774
 775         *((u8 *) mailbox->buf + INIT_HCA_CACHELINE_SZ_OFFSET) =
 776                 (ilog2(cache_line_size()) - 4) << 5;
 777
 778 #if defined(__LITTLE_ENDIAN)
 779         *(inbox + INIT_HCA_FLAGS_OFFSET / 4) &= ~cpu_to_be32(1 << 1);
 780 #elif defined(__BIG_ENDIAN)
 781         *(inbox + INIT_HCA_FLAGS_OFFSET / 4) |= cpu_to_be32(1 << 1);
 782 #else
 783 #error Host endianness not defined
 784 #endif
 785         /* Check port for UD address vector: */
 786         *(inbox + INIT_HCA_FLAGS_OFFSET / 4) |= cpu_to_be32(1);
 787
 788         /* Enable IPoIB checksumming if we can: */
 789         if (dev->caps.flags & MLX4_DEV_CAP_FLAG_IPOIB_CSUM)
 790                 *(inbox + INIT_HCA_FLAGS_OFFSET / 4) |= cpu_to_be32(1 << 3);
 791
 792         /* Enable QoS support if module parameter set */
 793         if (enable_qos)
 794                 *(inbox + INIT_HCA_FLAGS_OFFSET / 4) |= cpu_to_be32(1 << 2);
 795
 796         /* enable counters */
 797         if (dev->caps.flags & MLX4_DEV_CAP_FLAG_COUNTERS)
 798                 *(inbox + INIT_HCA_FLAGS_OFFSET / 4) |= cpu_to_be32(1 << 4);
 799
 800         /* QPC/EEC/CQC/EQC/RDMARC attributes */
 801
 802         MLX4_PUT(inbox, param->qpc_base,      INIT_HCA_QPC_BASE_OFFSET);
 803         MLX4_PUT(inbox, param->log_num_qps,   INIT_HCA_LOG_QP_OFFSET);
 804         MLX4_PUT(inbox, param->srqc_base,     INIT_HCA_SRQC_BASE_OFFSET);
 805         MLX4_PUT(inbox, param->log_num_srqs,  INIT_HCA_LOG_SRQ_OFFSET);
 806         MLX4_PUT(inbox, param->cqc_base,      INIT_HCA_CQC_BASE_OFFSET);
 807         MLX4_PUT(inbox, param->log_num_cqs,   INIT_HCA_LOG_CQ_OFFSET);
 808         MLX4_PUT(inbox, param->altc_base,     INIT_HCA_ALTC_BASE_OFFSET);
 809         MLX4_PUT(inbox, param->auxc_base,     INIT_HCA_AUXC_BASE_OFFSET);
 810         MLX4_PUT(inbox, param->eqc_base,      INIT_HCA_EQC_BASE_OFFSET);
 811         MLX4_PUT(inbox, param->log_num_eqs,   INIT_HCA_LOG_EQ_OFFSET);
 812         MLX4_PUT(inbox, param->rdmarc_base,   INIT_HCA_RDMARC_BASE_OFFSET);
 813         MLX4_PUT(inbox, param->log_rd_per_qp, INIT_HCA_LOG_RD_OFFSET);
 814
 815         /* multicast attributes */
 816
 817         MLX4_PUT(inbox, param->mc_base,         INIT_HCA_MC_BASE_OFFSET);
 818         MLX4_PUT(inbox, param->log_mc_entry_sz, INIT_HCA_LOG_MC_ENTRY_SZ_OFFSET);
 819         MLX4_PUT(inbox, param->log_mc_hash_sz,  INIT_HCA_LOG_MC_HASH_SZ_OFFSET);
 820         if (dev->caps.flags & MLX4_DEV_CAP_FLAG_VEP_MC_STEER)
 821                 MLX4_PUT(inbox, (u8) (1 << 3),  INIT_HCA_UC_STEERING_OFFSET);
 822         MLX4_PUT(inbox, param->log_mc_table_sz, INIT_HCA_LOG_MC_TABLE_SZ_OFFSET);
 823
 824         /* TPT attributes */
 825
 826         MLX4_PUT(inbox, param->dmpt_base,  INIT_HCA_DMPT_BASE_OFFSET);
 827         MLX4_PUT(inbox, param->log_mpt_sz, INIT_HCA_LOG_MPT_SZ_OFFSET);
 828         MLX4_PUT(inbox, param->mtt_base,   INIT_HCA_MTT_BASE_OFFSET);
 829         MLX4_PUT(inbox, param->cmpt_base,  INIT_HCA_CMPT_BASE_OFFSET);
 830
 831         /* UAR attributes */
 832
 833         MLX4_PUT(inbox, (u8) (PAGE_SHIFT - 12), INIT_HCA_UAR_PAGE_SZ_OFFSET);
 834         MLX4_PUT(inbox, param->log_uar_sz,      INIT_HCA_LOG_UAR_SZ_OFFSET);
 835
 836         err = mlx4_cmd(dev, mailbox->dma, 0, 0, MLX4_CMD_INIT_HCA, 10000);
 837
 838         if (err)
 839                 mlx4_err(dev, "INIT_HCA returns %d\n", err);
 840
 841         mlx4_free_cmd_mailbox(dev, mailbox);
 842         return err;
 843 }
 844
 845 int mlx4_INIT_PORT(struct mlx4_dev *dev, int port)
 846 {
 847         struct mlx4_cmd_mailbox *mailbox;
 848         u32 *inbox;
 849         int err;
 850         u32 flags;
 851         u16 field;
 852
 853         if (dev->flags & MLX4_FLAG_OLD_PORT_CMDS) {
 854 #define INIT_PORT_IN_SIZE          256
 855 #define INIT_PORT_FLAGS_OFFSET     0x00
 856 #define INIT_PORT_FLAG_SIG         (1 << 18)
 857 #define INIT_PORT_FLAG_NG          (1 << 17)
 858 #define INIT_PORT_FLAG_G0          (1 << 16)
 859 #define INIT_PORT_VL_SHIFT         4
 860 #define INIT_PORT_PORT_WIDTH_SHIFT 8
 861 #define INIT_PORT_MTU_OFFSET       0x04
 862 #define INIT_PORT_MAX_GID_OFFSET   0x06
 863 #define INIT_PORT_MAX_PKEY_OFFSET  0x0a
 864 #define INIT_PORT_GUID0_OFFSET     0x10
 865 #define INIT_PORT_NODE_GUID_OFFSET 0x18
 866 #define INIT_PORT_SI_GUID_OFFSET   0x20
 867
 868                 mailbox = mlx4_alloc_cmd_mailbox(dev);
 869                 if (IS_ERR(mailbox))
 870                         return PTR_ERR(mailbox);
 871                 inbox = mailbox->buf;
 872
 873                 memset(inbox, 0, INIT_PORT_IN_SIZE);
 874
 875                 flags = 0;
 876                 flags |= (dev->caps.vl_cap[port] & 0xf) << INIT_PORT_VL_SHIFT;
 877                 flags |= (dev->caps.port_width_cap[port] & 0xf) << INIT_PORT_PORT_WIDTH_SHIFT;
 878                 MLX4_PUT(inbox, flags,            INIT_PORT_FLAGS_OFFSET);
 879
 880                 field = 128 << dev->caps.ib_mtu_cap[port];
 881                 MLX4_PUT(inbox, field, INIT_PORT_MTU_OFFSET);
 882                 field = dev->caps.gid_table_len[port];
 883                 MLX4_PUT(inbox, field, INIT_PORT_MAX_GID_OFFSET);
 884                 field = dev->caps.pkey_table_len[port];
 885                 MLX4_PUT(inbox, field, INIT_PORT_MAX_PKEY_OFFSET);
 886
 887                 err = mlx4_cmd(dev, mailbox->dma, port, 0, MLX4_CMD_INIT_PORT,
 888                                MLX4_CMD_TIME_CLASS_A);
 889
 890                 mlx4_free_cmd_mailbox(dev, mailbox);
 891         } else
 892                 err = mlx4_cmd(dev, 0, port, 0, MLX4_CMD_INIT_PORT,
 893                                MLX4_CMD_TIME_CLASS_A);
 894
 895         return err;
 896 }
 897 EXPORT_SYMBOL_GPL(mlx4_INIT_PORT);
 898
 899 int mlx4_CLOSE_PORT(struct mlx4_dev *dev, int port)
 900 {
 901         return mlx4_cmd(dev, 0, port, 0, MLX4_CMD_CLOSE_PORT, 1000);
 902 }
 903 EXPORT_SYMBOL_GPL(mlx4_CLOSE_PORT);
 904
 905 int mlx4_CLOSE_HCA(struct mlx4_dev *dev, int panic)
 906 {
 907         return mlx4_cmd(dev, 0, 0, panic, MLX4_CMD_CLOSE_HCA, 1000);
 908 }
 909
 910 int mlx4_SET_ICM_SIZE(struct mlx4_dev *dev, u64 icm_size, u64 *aux_pages)
 911 {
 912         int ret = mlx4_cmd_imm(dev, icm_size, aux_pages, 0, 0,
 913                                MLX4_CMD_SET_ICM_SIZE,
 914                                MLX4_CMD_TIME_CLASS_A);
 915         if (ret)
 916                 return ret;
 917
 918         /*
 919          * Round up number of system pages needed in case
 920          * MLX4_ICM_PAGE_SIZE < PAGE_SIZE.
 921          */
 922         *aux_pages = ALIGN(*aux_pages, PAGE_SIZE / MLX4_ICM_PAGE_SIZE) >>
 923                 (PAGE_SHIFT - MLX4_ICM_PAGE_SHIFT);
 924
 925         return 0;
 926 }
 927
 928 int mlx4_NOP(struct mlx4_dev *dev)
 929 {
 930         /* Input modifier of 0x1f means "finish as soon as possible." */
 931         return mlx4_cmd(dev, 0, 0x1f, 0, MLX4_CMD_NOP, 100);
 932 }
 933
 934 #define MLX4_WOL_SETUP_MODE (5 << 28)
 935 int mlx4_wol_read(struct mlx4_dev *dev, u64 *config, int port)
 936 {
 937         u32 in_mod = MLX4_WOL_SETUP_MODE | port << 8;
 938
 939         return mlx4_cmd_imm(dev, 0, config, in_mod, 0x3,
 940                             MLX4_CMD_MOD_STAT_CFG, MLX4_CMD_TIME_CLASS_A);
 941 }
 942 EXPORT_SYMBOL_GPL(mlx4_wol_read);
 943
 944 int mlx4_wol_write(struct mlx4_dev *dev, u64 config, int port)
 945 {
 946         u32 in_mod = MLX4_WOL_SETUP_MODE | port << 8;
 947
 948         return mlx4_cmd(dev, config, in_mod, 0x1, MLX4_CMD_MOD_STAT_CFG,
 949                                         MLX4_CMD_TIME_CLASS_A);
 950 }
 951 EXPORT_SYMBOL_GPL(mlx4_wol_write);