drivers/gpu/drm/nouveau/nv40_grctx.c

   1 /*
   2  * Copyright 2009 Red Hat Inc.
   3  *
   4  * Permission is hereby granted, free of charge, to any person obtaining a
   5  * copy of this software and associated documentation files (the "Software"),
   6  * to deal in the Software without restriction, including without limitation
   7  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
   8  * and/or sell copies of the Software, and to permit persons to whom the
   9  * Software is furnished to do so, subject to the following conditions:
  10  *
  11  * The above copyright notice and this permission notice shall be included in
  12  * all copies or substantial portions of the Software.
  13  *
  14  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  15  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  16  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  17  * THE COPYRIGHT HOLDER(S) OR AUTHOR(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR
  18  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  19  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
  20  * OTHER DEALINGS IN THE SOFTWARE.
  21  *
  22  * Authors: Ben Skeggs
  23  */
  24
  25 /* NVIDIA context programs handle a number of other conditions which are
  26  * not implemented in our versions.  It's not clear why NVIDIA context
  27  * programs have this code, nor whether it's strictly necessary for
  28  * correct operation.  We'll implement additional handling if/when we
  29  * discover it's necessary.
  30  *
  31  * - On context save, NVIDIA set 0x400314 bit 0 to 1 if the "3D state"
  32  *   flag is set, this gets saved into the context.
  33  * - On context save, the context program for all cards load nsource
  34  *   into a flag register and check for ILLEGAL_MTHD.  If it's set,
  35  *   opcode 0x60000d is called before resuming normal operation.
  36  * - Some context programs check more conditions than the above.  NV44
  37  *   checks: ((nsource & 0x0857) || (0x400718 & 0x0100) || (intr & 0x0001))
  38  *   and calls 0x60000d before resuming normal operation.
  39  * - At the very beginning of NVIDIA's context programs, flag 9 is checked
  40  *   and if true 0x800001 is called with count=0, pos=0, the flag is cleared
  41  *   and then the ctxprog is aborted.  It looks like a complicated NOP,
  42  *   its purpose is unknown.
  43  * - In the section of code that loads the per-vs state, NVIDIA check
  44  *   flag 10.  If it's set, they only transfer the small 0x300 byte block
  45  *   of state + the state for a single vs as opposed to the state for
  46  *   all vs units.  It doesn't seem likely that it'll occur in normal
  47  *   operation, especially seeing as it appears NVIDIA may have screwed
  48  *   up the ctxprogs for some cards and have an invalid instruction
  49  *   rather than a cp_lsr(ctx, dwords_for_1_vs_unit) instruction.
  50  * - There's a number of places where context offset 0 (where we place
  51  *   the PRAMIN offset of the context) is loaded into either 0x408000,
  52  *   0x408004 or 0x408008.  Not sure what's up there either.
  53  * - The ctxprogs for some cards save 0x400a00 again during the cleanup
  54  *   path for auto-loadctx.
  55  */
  56
  57 #define CP_FLAG_CLEAR                 0
  58 #define CP_FLAG_SET                   1
  59 #define CP_FLAG_SWAP_DIRECTION        ((0 * 32) + 0)
  60 #define CP_FLAG_SWAP_DIRECTION_LOAD   0
  61 #define CP_FLAG_SWAP_DIRECTION_SAVE   1
  62 #define CP_FLAG_USER_SAVE             ((0 * 32) + 5)
  63 #define CP_FLAG_USER_SAVE_NOT_PENDING 0
  64 #define CP_FLAG_USER_SAVE_PENDING     1
  65 #define CP_FLAG_USER_LOAD             ((0 * 32) + 6)
  66 #define CP_FLAG_USER_LOAD_NOT_PENDING 0
  67 #define CP_FLAG_USER_LOAD_PENDING     1
  68 #define CP_FLAG_STATUS                ((3 * 32) + 0)
  69 #define CP_FLAG_STATUS_IDLE           0
  70 #define CP_FLAG_STATUS_BUSY           1
  71 #define CP_FLAG_AUTO_SAVE             ((3 * 32) + 4)
  72 #define CP_FLAG_AUTO_SAVE_NOT_PENDING 0
  73 #define CP_FLAG_AUTO_SAVE_PENDING     1
  74 #define CP_FLAG_AUTO_LOAD             ((3 * 32) + 5)
  75 #define CP_FLAG_AUTO_LOAD_NOT_PENDING 0
  76 #define CP_FLAG_AUTO_LOAD_PENDING     1
  77 #define CP_FLAG_UNK54                 ((3 * 32) + 6)
  78 #define CP_FLAG_UNK54_CLEAR           0
  79 #define CP_FLAG_UNK54_SET             1
  80 #define CP_FLAG_ALWAYS                ((3 * 32) + 8)
  81 #define CP_FLAG_ALWAYS_FALSE          0
  82 #define CP_FLAG_ALWAYS_TRUE           1
  83 #define CP_FLAG_UNK57                 ((3 * 32) + 9)
  84 #define CP_FLAG_UNK57_CLEAR           0
  85 #define CP_FLAG_UNK57_SET             1
  86
  87 #define CP_CTX                   0x00100000
  88 #define CP_CTX_COUNT             0x000fc000
  89 #define CP_CTX_COUNT_SHIFT               14
  90 #define CP_CTX_REG               0x00003fff
  91 #define CP_LOAD_SR               0x00200000
  92 #define CP_LOAD_SR_VALUE         0x000fffff
  93 #define CP_BRA                   0x00400000
  94 #define CP_BRA_IP                0x0000ff00
  95 #define CP_BRA_IP_SHIFT                   8
  96 #define CP_BRA_IF_CLEAR          0x00000080
  97 #define CP_BRA_FLAG              0x0000007f
  98 #define CP_WAIT                  0x00500000
  99 #define CP_WAIT_SET              0x00000080
 100 #define CP_WAIT_FLAG             0x0000007f
 101 #define CP_SET                   0x00700000
 102 #define CP_SET_1                 0x00000080
 103 #define CP_SET_FLAG              0x0000007f
 104 #define CP_NEXT_TO_SWAP          0x00600007
 105 #define CP_NEXT_TO_CURRENT       0x00600009
 106 #define CP_SET_CONTEXT_POINTER   0x0060000a
 107 #define CP_END                   0x0060000e
 108 #define CP_LOAD_MAGIC_UNK01      0x00800001 /* unknown */
 109 #define CP_LOAD_MAGIC_NV44TCL    0x00800029 /* per-vs state (0x4497) */
 110 #define CP_LOAD_MAGIC_NV40TCL    0x00800041 /* per-vs state (0x4097) */
 111
 112 #include "drmP.h"
 113 #include "nouveau_drv.h"
 114 #include "nouveau_grctx.h"
 115
 116 /* TODO:
 117  *  - get vs count from 0x1540
 118  *  - document unimplemented bits compared to nvidia
 119  *    - nsource handling
 120  *    - R0 & 0x0200 handling
 121  *    - single-vs handling
 122  *    - 400314 bit 0
 123  */
 124
 125 static int
 126 nv40_graph_4097(struct drm_device *dev)
 127 {
 128         struct drm_nouveau_private *dev_priv = dev->dev_private;
 129
 130         if ((dev_priv->chipset & 0xf0) == 0x60)
 131                 return 0;
 132
 133         return !!(0x0baf & (1 << dev_priv->chipset));
 134 }
 135
 136 static int
 137 nv40_graph_vs_count(struct drm_device *dev)
 138 {
 139         struct drm_nouveau_private *dev_priv = dev->dev_private;
 140
 141         switch (dev_priv->chipset) {
 142         case 0x47:
 143         case 0x49:
 144         case 0x4b:
 145                 return 8;
 146         case 0x40:
 147                 return 6;
 148         case 0x41:
 149         case 0x42:
 150                 return 5;
 151         case 0x43:
 152         case 0x44:
 153         case 0x46:
 154         case 0x4a:
 155                 return 3;
 156         case 0x4c:
 157         case 0x4e:
 158         case 0x67:
 159         default:
 160                 return 1;
 161         }
 162 }
 163
 164
 165 enum cp_label {
 166         cp_check_load = 1,
 167         cp_setup_auto_load,
 168         cp_setup_load,
 169         cp_setup_save,
 170         cp_swap_state,
 171         cp_swap_state3d_3_is_save,
 172         cp_prepare_exit,
 173         cp_exit,
 174 };
 175
 176 static void
 177 nv40_graph_construct_general(struct nouveau_grctx *ctx)
 178 {
 179         struct drm_nouveau_private *dev_priv = ctx->dev->dev_private;
 180         int i;
 181
 182         cp_ctx(ctx, 0x4000a4, 1);
 183         gr_def(ctx, 0x4000a4, 0x00000008);
 184         cp_ctx(ctx, 0x400144, 58);
 185         gr_def(ctx, 0x400144, 0x00000001);
 186         cp_ctx(ctx, 0x400314, 1);
 187         gr_def(ctx, 0x400314, 0x00000000);
 188         cp_ctx(ctx, 0x400400, 10);
 189         cp_ctx(ctx, 0x400480, 10);
 190         cp_ctx(ctx, 0x400500, 19);
 191         gr_def(ctx, 0x400514, 0x00040000);
 192         gr_def(ctx, 0x400524, 0x55555555);
 193         gr_def(ctx, 0x400528, 0x55555555);
 194         gr_def(ctx, 0x40052c, 0x55555555);
 195         gr_def(ctx, 0x400530, 0x55555555);
 196         cp_ctx(ctx, 0x400560, 6);
 197         gr_def(ctx, 0x400568, 0x0000ffff);
 198         gr_def(ctx, 0x40056c, 0x0000ffff);
 199         cp_ctx(ctx, 0x40057c, 5);
 200         cp_ctx(ctx, 0x400710, 3);
 201         gr_def(ctx, 0x400710, 0x20010001);
 202         gr_def(ctx, 0x400714, 0x0f73ef00);
 203         cp_ctx(ctx, 0x400724, 1);
 204         gr_def(ctx, 0x400724, 0x02008821);
 205         cp_ctx(ctx, 0x400770, 3);
 206         if (dev_priv->chipset == 0x40) {
 207                 cp_ctx(ctx, 0x400814, 4);
 208                 cp_ctx(ctx, 0x400828, 5);
 209                 cp_ctx(ctx, 0x400840, 5);
 210                 gr_def(ctx, 0x400850, 0x00000040);
 211                 cp_ctx(ctx, 0x400858, 4);
 212                 gr_def(ctx, 0x400858, 0x00000040);
 213                 gr_def(ctx, 0x40085c, 0x00000040);
 214                 gr_def(ctx, 0x400864, 0x80000000);
 215                 cp_ctx(ctx, 0x40086c, 9);
 216                 gr_def(ctx, 0x40086c, 0x80000000);
 217                 gr_def(ctx, 0x400870, 0x80000000);
 218                 gr_def(ctx, 0x400874, 0x80000000);
 219                 gr_def(ctx, 0x400878, 0x80000000);
 220                 gr_def(ctx, 0x400888, 0x00000040);
 221                 gr_def(ctx, 0x40088c, 0x80000000);
 222                 cp_ctx(ctx, 0x4009c0, 8);
 223                 gr_def(ctx, 0x4009cc, 0x80000000);
 224                 gr_def(ctx, 0x4009dc, 0x80000000);
 225         } else {
 226                 cp_ctx(ctx, 0x400840, 20);
 227                 if (!nv40_graph_4097(ctx->dev)) {
 228                         for (i = 0; i < 8; i++)
 229                                 gr_def(ctx, 0x400860 + (i * 4), 0x00000001);
 230                 }
 231                 gr_def(ctx, 0x400880, 0x00000040);
 232                 gr_def(ctx, 0x400884, 0x00000040);
 233                 gr_def(ctx, 0x400888, 0x00000040);
 234                 cp_ctx(ctx, 0x400894, 11);
 235                 gr_def(ctx, 0x400894, 0x00000040);
 236                 if (nv40_graph_4097(ctx->dev)) {
 237                         for (i = 0; i < 8; i++)
 238                                 gr_def(ctx, 0x4008a0 + (i * 4), 0x80000000);
 239                 }
 240                 cp_ctx(ctx, 0x4008e0, 2);
 241                 cp_ctx(ctx, 0x4008f8, 2);
 242                 if (dev_priv->chipset == 0x4c ||
 243                     (dev_priv->chipset & 0xf0) == 0x60)
 244                         cp_ctx(ctx, 0x4009f8, 1);
 245         }
 246         cp_ctx(ctx, 0x400a00, 73);
 247         gr_def(ctx, 0x400b0c, 0x0b0b0b0c);
 248         cp_ctx(ctx, 0x401000, 4);
 249         cp_ctx(ctx, 0x405004, 1);
 250         switch (dev_priv->chipset) {
 251         case 0x47:
 252         case 0x49:
 253         case 0x4b:
 254                 cp_ctx(ctx, 0x403448, 1);
 255                 gr_def(ctx, 0x403448, 0x00001010);
 256                 break;
 257         default:
 258                 cp_ctx(ctx, 0x403440, 1);
 259                 switch (dev_priv->chipset) {
 260                 case 0x40:
 261                         gr_def(ctx, 0x403440, 0x00000010);
 262                         break;
 263                 case 0x44:
 264                 case 0x46:
 265                 case 0x4a:
 266                         gr_def(ctx, 0x403440, 0x00003010);
 267                         break;
 268                 case 0x41:
 269                 case 0x42:
 270                 case 0x43:
 271                 case 0x4c:
 272                 case 0x4e:
 273                 case 0x67:
 274                 default:
 275                         gr_def(ctx, 0x403440, 0x00001010);
 276                         break;
 277                 }
 278                 break;
 279         }
 280 }
 281
 282 static void
 283 nv40_graph_construct_state3d(struct nouveau_grctx *ctx)
 284 {
 285         struct drm_nouveau_private *dev_priv = ctx->dev->dev_private;
 286         int i;
 287
 288         if (dev_priv->chipset == 0x40) {
 289                 cp_ctx(ctx, 0x401880, 51);
 290                 gr_def(ctx, 0x401940, 0x00000100);
 291         } else
 292         if (dev_priv->chipset == 0x46 || dev_priv->chipset == 0x47 ||
 293             dev_priv->chipset == 0x49 || dev_priv->chipset == 0x4b) {
 294                 cp_ctx(ctx, 0x401880, 32);
 295                 for (i = 0; i < 16; i++)
 296                         gr_def(ctx, 0x401880 + (i * 4), 0x00000111);
 297                 if (dev_priv->chipset == 0x46)
 298                         cp_ctx(ctx, 0x401900, 16);
 299                 cp_ctx(ctx, 0x401940, 3);
 300         }
 301         cp_ctx(ctx, 0x40194c, 18);
 302         gr_def(ctx, 0x401954, 0x00000111);
 303         gr_def(ctx, 0x401958, 0x00080060);
 304         gr_def(ctx, 0x401974, 0x00000080);
 305         gr_def(ctx, 0x401978, 0xffff0000);
 306         gr_def(ctx, 0x40197c, 0x00000001);
 307         gr_def(ctx, 0x401990, 0x46400000);
 308         if (dev_priv->chipset == 0x40) {
 309                 cp_ctx(ctx, 0x4019a0, 2);
 310                 cp_ctx(ctx, 0x4019ac, 5);
 311         } else {
 312                 cp_ctx(ctx, 0x4019a0, 1);
 313                 cp_ctx(ctx, 0x4019b4, 3);
 314         }
 315         gr_def(ctx, 0x4019bc, 0xffff0000);
 316         switch (dev_priv->chipset) {
 317         case 0x46:
 318         case 0x47:
 319         case 0x49:
 320         case 0x4b:
 321                 cp_ctx(ctx, 0x4019c0, 18);
 322                 for (i = 0; i < 16; i++)
 323                         gr_def(ctx, 0x4019c0 + (i * 4), 0x88888888);
 324                 break;
 325         }
 326         cp_ctx(ctx, 0x401a08, 8);
 327         gr_def(ctx, 0x401a10, 0x0fff0000);
 328         gr_def(ctx, 0x401a14, 0x0fff0000);
 329         gr_def(ctx, 0x401a1c, 0x00011100);
 330         cp_ctx(ctx, 0x401a2c, 4);
 331         cp_ctx(ctx, 0x401a44, 26);
 332         for (i = 0; i < 16; i++)
 333                 gr_def(ctx, 0x401a44 + (i * 4), 0x07ff0000);
 334         gr_def(ctx, 0x401a8c, 0x4b7fffff);
 335         if (dev_priv->chipset == 0x40) {
 336                 cp_ctx(ctx, 0x401ab8, 3);
 337         } else {
 338                 cp_ctx(ctx, 0x401ab8, 1);
 339                 cp_ctx(ctx, 0x401ac0, 1);
 340         }
 341         cp_ctx(ctx, 0x401ad0, 8);
 342         gr_def(ctx, 0x401ad0, 0x30201000);
 343         gr_def(ctx, 0x401ad4, 0x70605040);
 344         gr_def(ctx, 0x401ad8, 0xb8a89888);
 345         gr_def(ctx, 0x401adc, 0xf8e8d8c8);
 346         cp_ctx(ctx, 0x401b10, dev_priv->chipset == 0x40 ? 2 : 1);
 347         gr_def(ctx, 0x401b10, 0x40100000);
 348         cp_ctx(ctx, 0x401b18, dev_priv->chipset == 0x40 ? 6 : 5);
 349         gr_def(ctx, 0x401b28, dev_priv->chipset == 0x40 ?
 350                               0x00000004 : 0x00000000);
 351         cp_ctx(ctx, 0x401b30, 25);
 352         gr_def(ctx, 0x401b34, 0x0000ffff);
 353         gr_def(ctx, 0x401b68, 0x435185d6);
 354         gr_def(ctx, 0x401b6c, 0x2155b699);
 355         gr_def(ctx, 0x401b70, 0xfedcba98);
 356         gr_def(ctx, 0x401b74, 0x00000098);
 357         gr_def(ctx, 0x401b84, 0xffffffff);
 358         gr_def(ctx, 0x401b88, 0x00ff7000);
 359         gr_def(ctx, 0x401b8c, 0x0000ffff);
 360         if (dev_priv->chipset != 0x44 && dev_priv->chipset != 0x4a &&
 361             dev_priv->chipset != 0x4e)
 362                 cp_ctx(ctx, 0x401b94, 1);
 363         cp_ctx(ctx, 0x401b98, 8);
 364         gr_def(ctx, 0x401b9c, 0x00ff0000);
 365         cp_ctx(ctx, 0x401bc0, 9);
 366         gr_def(ctx, 0x401be0, 0x00ffff00);
 367         cp_ctx(ctx, 0x401c00, 192);
 368         for (i = 0; i < 16; i++) { /* fragment texture units */
 369                 gr_def(ctx, 0x401c40 + (i * 4), 0x00018488);
 370                 gr_def(ctx, 0x401c80 + (i * 4), 0x00028202);
 371                 gr_def(ctx, 0x401d00 + (i * 4), 0x0000aae4);
 372                 gr_def(ctx, 0x401d40 + (i * 4), 0x01012000);
 373                 gr_def(ctx, 0x401d80 + (i * 4), 0x00080008);
 374                 gr_def(ctx, 0x401e00 + (i * 4), 0x00100008);
 375         }
 376         for (i = 0; i < 4; i++) { /* vertex texture units */
 377                 gr_def(ctx, 0x401e90 + (i * 4), 0x0001bc80);
 378                 gr_def(ctx, 0x401ea0 + (i * 4), 0x00000202);
 379                 gr_def(ctx, 0x401ec0 + (i * 4), 0x00000008);
 380                 gr_def(ctx, 0x401ee0 + (i * 4), 0x00080008);
 381         }
 382         cp_ctx(ctx, 0x400f5c, 3);
 383         gr_def(ctx, 0x400f5c, 0x00000002);
 384         cp_ctx(ctx, 0x400f84, 1);
 385 }
 386
 387 static void
 388 nv40_graph_construct_state3d_2(struct nouveau_grctx *ctx)
 389 {
 390         struct drm_nouveau_private *dev_priv = ctx->dev->dev_private;
 391         int i;
 392
 393         cp_ctx(ctx, 0x402000, 1);
 394         cp_ctx(ctx, 0x402404, dev_priv->chipset == 0x40 ? 1 : 2);
 395         switch (dev_priv->chipset) {
 396         case 0x40:
 397                 gr_def(ctx, 0x402404, 0x00000001);
 398                 break;
 399         case 0x4c:
 400         case 0x4e:
 401         case 0x67:
 402                 gr_def(ctx, 0x402404, 0x00000020);
 403                 break;
 404         case 0x46:
 405         case 0x49:
 406         case 0x4b:
 407                 gr_def(ctx, 0x402404, 0x00000421);
 408                 break;
 409         default:
 410                 gr_def(ctx, 0x402404, 0x00000021);
 411         }
 412         if (dev_priv->chipset != 0x40)
 413                 gr_def(ctx, 0x402408, 0x030c30c3);
 414         switch (dev_priv->chipset) {
 415         case 0x44:
 416         case 0x46:
 417         case 0x4a:
 418         case 0x4c:
 419         case 0x4e:
 420         case 0x67:
 421                 cp_ctx(ctx, 0x402440, 1);
 422                 gr_def(ctx, 0x402440, 0x00011001);
 423                 break;
 424         default:
 425                 break;
 426         }
 427         cp_ctx(ctx, 0x402480, dev_priv->chipset == 0x40 ? 8 : 9);
 428         gr_def(ctx, 0x402488, 0x3e020200);
 429         gr_def(ctx, 0x40248c, 0x00ffffff);
 430         switch (dev_priv->chipset) {
 431         case 0x40:
 432                 gr_def(ctx, 0x402490, 0x60103f00);
 433                 break;
 434         case 0x47:
 435                 gr_def(ctx, 0x402490, 0x40103f00);
 436                 break;
 437         case 0x41:
 438         case 0x42:
 439         case 0x49:
 440         case 0x4b:
 441                 gr_def(ctx, 0x402490, 0x20103f00);
 442                 break;
 443         default:
 444                 gr_def(ctx, 0x402490, 0x0c103f00);
 445                 break;
 446         }
 447         gr_def(ctx, 0x40249c, dev_priv->chipset <= 0x43 ?
 448                               0x00020000 : 0x00040000);
 449         cp_ctx(ctx, 0x402500, 31);
 450         gr_def(ctx, 0x402530, 0x00008100);
 451         if (dev_priv->chipset == 0x40)
 452                 cp_ctx(ctx, 0x40257c, 6);
 453         cp_ctx(ctx, 0x402594, 16);
 454         cp_ctx(ctx, 0x402800, 17);
 455         gr_def(ctx, 0x402800, 0x00000001);
 456         switch (dev_priv->chipset) {
 457         case 0x47:
 458         case 0x49:
 459         case 0x4b:
 460                 cp_ctx(ctx, 0x402864, 1);
 461                 gr_def(ctx, 0x402864, 0x00001001);
 462                 cp_ctx(ctx, 0x402870, 3);
 463                 gr_def(ctx, 0x402878, 0x00000003);
 464                 if (dev_priv->chipset != 0x47) { /* belong at end!! */
 465                         cp_ctx(ctx, 0x402900, 1);
 466                         cp_ctx(ctx, 0x402940, 1);
 467                         cp_ctx(ctx, 0x402980, 1);
 468                         cp_ctx(ctx, 0x4029c0, 1);
 469                         cp_ctx(ctx, 0x402a00, 1);
 470                         cp_ctx(ctx, 0x402a40, 1);
 471                         cp_ctx(ctx, 0x402a80, 1);
 472                         cp_ctx(ctx, 0x402ac0, 1);
 473                 }
 474                 break;
 475         case 0x40:
 476                 cp_ctx(ctx, 0x402844, 1);
 477                 gr_def(ctx, 0x402844, 0x00000001);
 478                 cp_ctx(ctx, 0x402850, 1);
 479                 break;
 480         default:
 481                 cp_ctx(ctx, 0x402844, 1);
 482                 gr_def(ctx, 0x402844, 0x00001001);
 483                 cp_ctx(ctx, 0x402850, 2);
 484                 gr_def(ctx, 0x402854, 0x00000003);
 485                 break;
 486         }
 487
 488         cp_ctx(ctx, 0x402c00, 4);
 489         gr_def(ctx, 0x402c00, dev_priv->chipset == 0x40 ?
 490                               0x80800001 : 0x00888001);
 491         switch (dev_priv->chipset) {
 492         case 0x47:
 493         case 0x49:
 494         case 0x4b:
 495                 cp_ctx(ctx, 0x402c20, 40);
 496                 for (i = 0; i < 32; i++)
 497                         gr_def(ctx, 0x402c40 + (i * 4), 0xffffffff);
 498                 cp_ctx(ctx, 0x4030b8, 13);
 499                 gr_def(ctx, 0x4030dc, 0x00000005);
 500                 gr_def(ctx, 0x4030e8, 0x0000ffff);
 501                 break;
 502         default:
 503                 cp_ctx(ctx, 0x402c10, 4);
 504                 if (dev_priv->chipset == 0x40)
 505                         cp_ctx(ctx, 0x402c20, 36);
 506                 else
 507                 if (dev_priv->chipset <= 0x42)
 508                         cp_ctx(ctx, 0x402c20, 24);
 509                 else
 510                 if (dev_priv->chipset <= 0x4a)
 511                         cp_ctx(ctx, 0x402c20, 16);
 512                 else
 513                         cp_ctx(ctx, 0x402c20, 8);
 514                 cp_ctx(ctx, 0x402cb0, dev_priv->chipset == 0x40 ? 12 : 13);
 515                 gr_def(ctx, 0x402cd4, 0x00000005);
 516                 if (dev_priv->chipset != 0x40)
 517                         gr_def(ctx, 0x402ce0, 0x0000ffff);
 518                 break;
 519         }
 520
 521         cp_ctx(ctx, 0x403400, dev_priv->chipset == 0x40 ? 4 : 3);
 522         cp_ctx(ctx, 0x403410, dev_priv->chipset == 0x40 ? 4 : 3);
 523         cp_ctx(ctx, 0x403420, nv40_graph_vs_count(ctx->dev));
 524         for (i = 0; i < nv40_graph_vs_count(ctx->dev); i++)
 525                 gr_def(ctx, 0x403420 + (i * 4), 0x00005555);
 526
 527         if (dev_priv->chipset != 0x40) {
 528                 cp_ctx(ctx, 0x403600, 1);
 529                 gr_def(ctx, 0x403600, 0x00000001);
 530         }
 531         cp_ctx(ctx, 0x403800, 1);
 532
 533         cp_ctx(ctx, 0x403c18, 1);
 534         gr_def(ctx, 0x403c18, 0x00000001);
 535         switch (dev_priv->chipset) {
 536         case 0x46:
 537         case 0x47:
 538         case 0x49:
 539         case 0x4b:
 540                 cp_ctx(ctx, 0x405018, 1);
 541                 gr_def(ctx, 0x405018, 0x08e00001);
 542                 cp_ctx(ctx, 0x405c24, 1);
 543                 gr_def(ctx, 0x405c24, 0x000e3000);
 544                 break;
 545         }
 546         if (dev_priv->chipset != 0x4e)
 547                 cp_ctx(ctx, 0x405800, 11);
 548         cp_ctx(ctx, 0x407000, 1);
 549 }
 550
 551 static void
 552 nv40_graph_construct_state3d_3(struct nouveau_grctx *ctx)
 553 {
 554         int len = nv40_graph_4097(ctx->dev) ? 0x0684 : 0x0084;
 555
 556         cp_out (ctx, 0x300000);
 557         cp_lsr (ctx, len - 4);
 558         cp_bra (ctx, SWAP_DIRECTION, SAVE, cp_swap_state3d_3_is_save);
 559         cp_lsr (ctx, len);
 560         cp_name(ctx, cp_swap_state3d_3_is_save);
 561         cp_out (ctx, 0x800001);
 562
 563         ctx->ctxvals_pos += len;
 564 }
 565
 566 static void
 567 nv40_graph_construct_shader(struct nouveau_grctx *ctx)
 568 {
 569         struct drm_device *dev = ctx->dev;
 570         struct drm_nouveau_private *dev_priv = dev->dev_private;
 571         struct nouveau_gpuobj *obj = ctx->data;
 572         int vs, vs_nr, vs_len, vs_nr_b0, vs_nr_b1, b0_offset, b1_offset;
 573         int offset, i;
 574
 575         vs_nr    = nv40_graph_vs_count(ctx->dev);
 576         vs_nr_b0 = 363;
 577         vs_nr_b1 = dev_priv->chipset == 0x40 ? 128 : 64;
 578         if (dev_priv->chipset == 0x40) {
 579                 b0_offset = 0x2200/4; /* 33a0 */
 580                 b1_offset = 0x55a0/4; /* 1500 */
 581                 vs_len = 0x6aa0/4;
 582         } else
 583         if (dev_priv->chipset == 0x41 || dev_priv->chipset == 0x42) {
 584                 b0_offset = 0x2200/4; /* 2200 */
 585                 b1_offset = 0x4400/4; /* 0b00 */
 586                 vs_len = 0x4f00/4;
 587         } else {
 588                 b0_offset = 0x1d40/4; /* 2200 */
 589                 b1_offset = 0x3f40/4; /* 0b00 : 0a40 */
 590                 vs_len = nv40_graph_4097(dev) ? 0x4a40/4 : 0x4980/4;
 591         }
 592
 593         cp_lsr(ctx, vs_len * vs_nr + 0x300/4);
 594         cp_out(ctx, nv40_graph_4097(dev) ? 0x800041 : 0x800029);
 595
 596         offset = ctx->ctxvals_pos;
 597         ctx->ctxvals_pos += (0x0300/4 + (vs_nr * vs_len));
 598
 599         if (ctx->mode != NOUVEAU_GRCTX_VALS)
 600                 return;
 601
 602         offset += 0x0280/4;
 603         for (i = 0; i < 16; i++, offset += 2)
 604                 nv_wo32(dev, obj, offset, 0x3f800000);
 605
 606         for (vs = 0; vs < vs_nr; vs++, offset += vs_len) {
 607                 for (i = 0; i < vs_nr_b0 * 6; i += 6)
 608                         nv_wo32(dev, obj, offset + b0_offset + i, 0x00000001);
 609                 for (i = 0; i < vs_nr_b1 * 4; i += 4)
 610                         nv_wo32(dev, obj, offset + b1_offset + i, 0x3f800000);
 611         }
 612 }
 613
 614 void
 615 nv40_grctx_init(struct nouveau_grctx *ctx)
 616 {
 617         /* decide whether we're loading/unloading the context */
 618         cp_bra (ctx, AUTO_SAVE, PENDING, cp_setup_save);
 619         cp_bra (ctx, USER_SAVE, PENDING, cp_setup_save);
 620
 621         cp_name(ctx, cp_check_load);
 622         cp_bra (ctx, AUTO_LOAD, PENDING, cp_setup_auto_load);
 623         cp_bra (ctx, USER_LOAD, PENDING, cp_setup_load);
 624         cp_bra (ctx, ALWAYS, TRUE, cp_exit);
 625
 626         /* setup for context load */
 627         cp_name(ctx, cp_setup_auto_load);
 628         cp_wait(ctx, STATUS, IDLE);
 629         cp_out (ctx, CP_NEXT_TO_SWAP);
 630         cp_name(ctx, cp_setup_load);
 631         cp_wait(ctx, STATUS, IDLE);
 632         cp_set (ctx, SWAP_DIRECTION, LOAD);
 633         cp_out (ctx, 0x00910880); /* ?? */
 634         cp_out (ctx, 0x00901ffe); /* ?? */
 635         cp_out (ctx, 0x01940000); /* ?? */
 636         cp_lsr (ctx, 0x20);
 637         cp_out (ctx, 0x0060000b); /* ?? */
 638         cp_wait(ctx, UNK57, CLEAR);
 639         cp_out (ctx, 0x0060000c); /* ?? */
 640         cp_bra (ctx, ALWAYS, TRUE, cp_swap_state);
 641
 642         /* setup for context save */
 643         cp_name(ctx, cp_setup_save);
 644         cp_set (ctx, SWAP_DIRECTION, SAVE);
 645
 646         /* general PGRAPH state */
 647         cp_name(ctx, cp_swap_state);
 648         cp_pos (ctx, 0x00020/4);
 649         nv40_graph_construct_general(ctx);
 650         cp_wait(ctx, STATUS, IDLE);
 651
 652         /* 3D state, block 1 */
 653         cp_bra (ctx, UNK54, CLEAR, cp_prepare_exit);
 654         nv40_graph_construct_state3d(ctx);
 655         cp_wait(ctx, STATUS, IDLE);
 656
 657         /* 3D state, block 2 */
 658         nv40_graph_construct_state3d_2(ctx);
 659
 660         /* Some other block of "random" state */
 661         nv40_graph_construct_state3d_3(ctx);
 662
 663         /* Per-vertex shader state */
 664         cp_pos (ctx, ctx->ctxvals_pos);
 665         nv40_graph_construct_shader(ctx);
 666
 667         /* pre-exit state updates */
 668         cp_name(ctx, cp_prepare_exit);
 669         cp_bra (ctx, SWAP_DIRECTION, SAVE, cp_check_load);
 670         cp_bra (ctx, USER_SAVE, PENDING, cp_exit);
 671         cp_out (ctx, CP_NEXT_TO_CURRENT);
 672
 673         cp_name(ctx, cp_exit);
 674         cp_set (ctx, USER_SAVE, NOT_PENDING);
 675         cp_set (ctx, USER_LOAD, NOT_PENDING);
 676         cp_out (ctx, CP_END);
 677 }
 678