drivers/gpu/drm/i915/i915_drv.h

   1 /* i915_drv.h -- Private header for the I915 driver -*- linux-c -*-
   2  */
   3 /*
   4  *
   5  * Copyright 2003 Tungsten Graphics, Inc., Cedar Park, Texas.
   6  * All Rights Reserved.
   7  *
   8  * Permission is hereby granted, free of charge, to any person obtaining a
   9  * copy of this software and associated documentation files (the
  10  * "Software"), to deal in the Software without restriction, including
  11  * without limitation the rights to use, copy, modify, merge, publish,
  12  * distribute, sub license, and/or sell copies of the Software, and to
  13  * permit persons to whom the Software is furnished to do so, subject to
  14  * the following conditions:
  15  *
  16  * The above copyright notice and this permission notice (including the
  17  * next paragraph) shall be included in all copies or substantial portions
  18  * of the Software.
  19  *
  20  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS
  21  * OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  22  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND NON-INFRINGEMENT.
  23  * IN NO EVENT SHALL TUNGSTEN GRAPHICS AND/OR ITS SUPPLIERS BE LIABLE FOR
  24  * ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT,
  25  * TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN CONNECTION WITH THE
  26  * SOFTWARE OR THE USE OR OTHER DEALINGS IN THE SOFTWARE.
  27  *
  28  */
  29
  30 #ifndef _I915_DRV_H_
  31 #define _I915_DRV_H_
  32
  33 #include "i915_reg.h"
  34 #include "intel_bios.h"
  35 #include "intel_ringbuffer.h"
  36 #include <linux/io-mapping.h>
  37 #include <linux/i2c.h>
  38 #include <drm/intel-gtt.h>
  39
  40 /* General customization:
  41  */
  42
  43 #define DRIVER_AUTHOR           "Tungsten Graphics, Inc."
  44
  45 #define DRIVER_NAME             "i915"
  46 #define DRIVER_DESC             "Intel Graphics"
  47 #define DRIVER_DATE             "20080730"
  48
  49 enum pipe {
  50         PIPE_A = 0,
  51         PIPE_B,
  52         PIPE_C,
  53         I915_MAX_PIPES
  54 };
  55 #define pipe_name(p) ((p) + 'A')
  56
  57 enum plane {
  58         PLANE_A = 0,
  59         PLANE_B,
  60         PLANE_C,
  61 };
  62 #define plane_name(p) ((p) + 'A')
  63
  64 #define I915_GEM_GPU_DOMAINS    (~(I915_GEM_DOMAIN_CPU | I915_GEM_DOMAIN_GTT))
  65
  66 #define for_each_pipe(p) for ((p) = 0; (p) < dev_priv->num_pipe; (p)++)
  67
  68 /* Interface history:
  69  *
  70  * 1.1: Original.
  71  * 1.2: Add Power Management
  72  * 1.3: Add vblank support
  73  * 1.4: Fix cmdbuffer path, add heap destroy
  74  * 1.5: Add vblank pipe configuration
  75  * 1.6: - New ioctl for scheduling buffer swaps on vertical blank
  76  *      - Support vertical blank on secondary display pipe
  77  */
  78 #define DRIVER_MAJOR            1
  79 #define DRIVER_MINOR            6
  80 #define DRIVER_PATCHLEVEL       0
  81
  82 #define WATCH_COHERENCY 0
  83 #define WATCH_LISTS     0
  84
  85 #define I915_GEM_PHYS_CURSOR_0 1
  86 #define I915_GEM_PHYS_CURSOR_1 2
  87 #define I915_GEM_PHYS_OVERLAY_REGS 3
  88 #define I915_MAX_PHYS_OBJECT (I915_GEM_PHYS_OVERLAY_REGS)
  89
  90 struct drm_i915_gem_phys_object {
  91         int id;
  92         struct page **page_list;
  93         drm_dma_handle_t *handle;
  94         struct drm_i915_gem_object *cur_obj;
  95 };
  96
  97 struct mem_block {
  98         struct mem_block *next;
  99         struct mem_block *prev;
 100         int start;
 101         int size;
 102         struct drm_file *file_priv; /* NULL: free, -1: heap, other: real files */
 103 };
 104
 105 struct opregion_header;
 106 struct opregion_acpi;
 107 struct opregion_swsci;
 108 struct opregion_asle;
 109
 110 struct intel_opregion {
 111         struct opregion_header *header;
 112         struct opregion_acpi *acpi;
 113         struct opregion_swsci *swsci;
 114         struct opregion_asle *asle;
 115         void *vbt;
 116         u32 __iomem *lid_state;
 117 };
 118 #define OPREGION_SIZE            (8*1024)
 119
 120 struct intel_overlay;
 121 struct intel_overlay_error_state;
 122
 123 struct drm_i915_master_private {
 124         drm_local_map_t *sarea;
 125         struct _drm_i915_sarea *sarea_priv;
 126 };
 127 #define I915_FENCE_REG_NONE -1
 128
 129 struct drm_i915_fence_reg {
 130         struct list_head lru_list;
 131         struct drm_i915_gem_object *obj;
 132         uint32_t setup_seqno;
 133 };
 134
 135 struct sdvo_device_mapping {
 136         u8 initialized;
 137         u8 dvo_port;
 138         u8 slave_addr;
 139         u8 dvo_wiring;
 140         u8 i2c_pin;
 141         u8 i2c_speed;
 142         u8 ddc_pin;
 143 };
 144
 145 struct intel_display_error_state;
 146
 147 struct drm_i915_error_state {
 148         u32 eir;
 149         u32 pgtbl_er;
 150         u32 pipestat[I915_MAX_PIPES];
 151         u32 ipeir;
 152         u32 ipehr;
 153         u32 instdone;
 154         u32 acthd;
 155         u32 error; /* gen6+ */
 156         u32 bcs_acthd; /* gen6+ blt engine */
 157         u32 bcs_ipehr;
 158         u32 bcs_ipeir;
 159         u32 bcs_instdone;
 160         u32 bcs_seqno;
 161         u32 vcs_acthd; /* gen6+ bsd engine */
 162         u32 vcs_ipehr;
 163         u32 vcs_ipeir;
 164         u32 vcs_instdone;
 165         u32 vcs_seqno;
 166         u32 instpm;
 167         u32 instps;
 168         u32 instdone1;
 169         u32 seqno;
 170         u64 bbaddr;
 171         u64 fence[16];
 172         struct timeval time;
 173         struct drm_i915_error_object {
 174                 int page_count;
 175                 u32 gtt_offset;
 176                 u32 *pages[0];
 177         } *ringbuffer[I915_NUM_RINGS], *batchbuffer[I915_NUM_RINGS];
 178         struct drm_i915_error_buffer {
 179                 u32 size;
 180                 u32 name;
 181                 u32 seqno;
 182                 u32 gtt_offset;
 183                 u32 read_domains;
 184                 u32 write_domain;
 185                 s32 fence_reg:5;
 186                 s32 pinned:2;
 187                 u32 tiling:2;
 188                 u32 dirty:1;
 189                 u32 purgeable:1;
 190                 u32 ring:4;
 191                 u32 cache_level:2;
 192         } *active_bo, *pinned_bo;
 193         u32 active_bo_count, pinned_bo_count;
 194         struct intel_overlay_error_state *overlay;
 195         struct intel_display_error_state *display;
 196 };
 197
 198 struct drm_i915_display_funcs {
 199         void (*dpms)(struct drm_crtc *crtc, int mode);
 200         bool (*fbc_enabled)(struct drm_device *dev);
 201         void (*enable_fbc)(struct drm_crtc *crtc, unsigned long interval);
 202         void (*disable_fbc)(struct drm_device *dev);
 203         int (*get_display_clock_speed)(struct drm_device *dev);
 204         int (*get_fifo_size)(struct drm_device *dev, int plane);
 205         void (*update_wm)(struct drm_device *dev);
 206         int (*crtc_mode_set)(struct drm_crtc *crtc,
 207                              struct drm_display_mode *mode,
 208                              struct drm_display_mode *adjusted_mode,
 209                              int x, int y,
 210                              struct drm_framebuffer *old_fb);
 211         void (*fdi_link_train)(struct drm_crtc *crtc);
 212         /* clock updates for mode set */
 213         /* cursor updates */
 214         /* render clock increase/decrease */
 215         /* display clock increase/decrease */
 216         /* pll clock increase/decrease */
 217         /* clock gating init */
 218 };
 219
 220 struct intel_device_info {
 221         u8 gen;
 222         u8 is_mobile : 1;
 223         u8 is_i85x : 1;
 224         u8 is_i915g : 1;
 225         u8 is_i945gm : 1;
 226         u8 is_g33 : 1;
 227         u8 need_gfx_hws : 1;
 228         u8 is_g4x : 1;
 229         u8 is_pineview : 1;
 230         u8 is_broadwater : 1;
 231         u8 is_crestline : 1;
 232         u8 has_fbc : 1;
 233         u8 has_pipe_cxsr : 1;
 234         u8 has_hotplug : 1;
 235         u8 cursor_needs_physical : 1;
 236         u8 has_overlay : 1;
 237         u8 overlay_needs_physical : 1;
 238         u8 supports_tv : 1;
 239         u8 has_bsd_ring : 1;
 240         u8 has_blt_ring : 1;
 241 };
 242
 243 enum no_fbc_reason {
 244         FBC_NO_OUTPUT, /* no outputs enabled to compress */
 245         FBC_STOLEN_TOO_SMALL, /* not enough space to hold compressed buffers */
 246         FBC_UNSUPPORTED_MODE, /* interlace or doublescanned mode */
 247         FBC_MODE_TOO_LARGE, /* mode too large for compression */
 248         FBC_BAD_PLANE, /* fbc not supported on plane */
 249         FBC_NOT_TILED, /* buffer not tiled */
 250         FBC_MULTIPLE_PIPES, /* more than one pipe active */
 251 };
 252
 253 enum intel_pch {
 254         PCH_IBX,        /* Ibexpeak PCH */
 255         PCH_CPT,        /* Cougarpoint PCH */
 256 };
 257
 258 #define QUIRK_PIPEA_FORCE (1<<0)
 259
 260 struct intel_fbdev;
 261
 262 typedef struct drm_i915_private {
 263         struct drm_device *dev;
 264
 265         const struct intel_device_info *info;
 266
 267         int has_gem;
 268         int relative_constants_mode;
 269
 270         void __iomem *regs;
 271
 272         struct intel_gmbus {
 273                 struct i2c_adapter adapter;
 274                 struct i2c_adapter *force_bit;
 275                 u32 reg0;
 276         } *gmbus;
 277
 278         struct pci_dev *bridge_dev;
 279         struct intel_ring_buffer ring[I915_NUM_RINGS];
 280         uint32_t next_seqno;
 281
 282         drm_dma_handle_t *status_page_dmah;
 283         uint32_t counter;
 284         drm_local_map_t hws_map;
 285         struct drm_i915_gem_object *pwrctx;
 286         struct drm_i915_gem_object *renderctx;
 287
 288         struct resource mch_res;
 289
 290         unsigned int cpp;
 291         int back_offset;
 292         int front_offset;
 293         int current_page;
 294         int page_flipping;
 295
 296         atomic_t irq_received;
 297
 298         /* protects the irq masks */
 299         spinlock_t irq_lock;
 300         /** Cached value of IMR to avoid reads in updating the bitfield */
 301         u32 pipestat[2];
 302         u32 irq_mask;
 303         u32 gt_irq_mask;
 304         u32 pch_irq_mask;
 305
 306         u32 hotplug_supported_mask;
 307         struct work_struct hotplug_work;
 308
 309         int tex_lru_log_granularity;
 310         int allow_batchbuffer;
 311         struct mem_block *agp_heap;
 312         unsigned int sr01, adpa, ppcr, dvob, dvoc, lvds;
 313         int vblank_pipe;
 314         int num_pipe;
 315
 316         /* For hangcheck timer */
 317 #define DRM_I915_HANGCHECK_PERIOD 1500 /* in ms */
 318         struct timer_list hangcheck_timer;
 319         int hangcheck_count;
 320         uint32_t last_acthd;
 321         uint32_t last_instdone;
 322         uint32_t last_instdone1;
 323
 324         unsigned long cfb_size;
 325         unsigned long cfb_pitch;
 326         unsigned long cfb_offset;
 327         int cfb_fence;
 328         int cfb_plane;
 329         int cfb_y;
 330
 331         struct intel_opregion opregion;
 332
 333         /* overlay */
 334         struct intel_overlay *overlay;
 335
 336         /* LVDS info */
 337         int backlight_level;  /* restore backlight to this value */
 338         bool backlight_enabled;
 339         struct drm_display_mode *panel_fixed_mode;
 340         struct drm_display_mode *lfp_lvds_vbt_mode; /* if any */
 341         struct drm_display_mode *sdvo_lvds_vbt_mode; /* if any */
 342
 343         /* Feature bits from the VBIOS */
 344         unsigned int int_tv_support:1;
 345         unsigned int lvds_dither:1;
 346         unsigned int lvds_vbt:1;
 347         unsigned int int_crt_support:1;
 348         unsigned int lvds_use_ssc:1;
 349         int lvds_ssc_freq;
 350         struct {
 351                 int rate;
 352                 int lanes;
 353                 int preemphasis;
 354                 int vswing;
 355
 356                 bool initialized;
 357                 bool support;
 358                 int bpp;
 359                 struct edp_power_seq pps;
 360         } edp;
 361         bool no_aux_handshake;
 362
 363         struct notifier_block lid_notifier;
 364
 365         int crt_ddc_pin;
 366         struct drm_i915_fence_reg fence_regs[16]; /* assume 965 */
 367         int fence_reg_start; /* 4 if userland hasn't ioctl'd us yet */
 368         int num_fence_regs; /* 8 on pre-965, 16 otherwise */
 369
 370         unsigned int fsb_freq, mem_freq, is_ddr3;
 371
 372         spinlock_t error_lock;
 373         struct drm_i915_error_state *first_error;
 374         struct work_struct error_work;
 375         struct completion error_completion;
 376         struct workqueue_struct *wq;
 377
 378         /* Display functions */
 379         struct drm_i915_display_funcs display;
 380
 381         /* PCH chipset type */
 382         enum intel_pch pch_type;
 383
 384         unsigned long quirks;
 385
 386         /* Register state */
 387         bool modeset_on_lid;
 388         u8 saveLBB;
 389         u32 saveDSPACNTR;
 390         u32 saveDSPBCNTR;
 391         u32 saveDSPARB;
 392         u32 saveHWS;
 393         u32 savePIPEACONF;
 394         u32 savePIPEBCONF;
 395         u32 savePIPEASRC;
 396         u32 savePIPEBSRC;
 397         u32 saveFPA0;
 398         u32 saveFPA1;
 399         u32 saveDPLL_A;
 400         u32 saveDPLL_A_MD;
 401         u32 saveHTOTAL_A;
 402         u32 saveHBLANK_A;
 403         u32 saveHSYNC_A;
 404         u32 saveVTOTAL_A;
 405         u32 saveVBLANK_A;
 406         u32 saveVSYNC_A;
 407         u32 saveBCLRPAT_A;
 408         u32 saveTRANSACONF;
 409         u32 saveTRANS_HTOTAL_A;
 410         u32 saveTRANS_HBLANK_A;
 411         u32 saveTRANS_HSYNC_A;
 412         u32 saveTRANS_VTOTAL_A;
 413         u32 saveTRANS_VBLANK_A;
 414         u32 saveTRANS_VSYNC_A;
 415         u32 savePIPEASTAT;
 416         u32 saveDSPASTRIDE;
 417         u32 saveDSPASIZE;
 418         u32 saveDSPAPOS;
 419         u32 saveDSPAADDR;
 420         u32 saveDSPASURF;
 421         u32 saveDSPATILEOFF;
 422         u32 savePFIT_PGM_RATIOS;
 423         u32 saveBLC_HIST_CTL;
 424         u32 saveBLC_PWM_CTL;
 425         u32 saveBLC_PWM_CTL2;
 426         u32 saveBLC_CPU_PWM_CTL;
 427         u32 saveBLC_CPU_PWM_CTL2;
 428         u32 saveFPB0;
 429         u32 saveFPB1;
 430         u32 saveDPLL_B;
 431         u32 saveDPLL_B_MD;
 432         u32 saveHTOTAL_B;
 433         u32 saveHBLANK_B;
 434         u32 saveHSYNC_B;
 435         u32 saveVTOTAL_B;
 436         u32 saveVBLANK_B;
 437         u32 saveVSYNC_B;
 438         u32 saveBCLRPAT_B;
 439         u32 saveTRANSBCONF;
 440         u32 saveTRANS_HTOTAL_B;
 441         u32 saveTRANS_HBLANK_B;
 442         u32 saveTRANS_HSYNC_B;
 443         u32 saveTRANS_VTOTAL_B;
 444         u32 saveTRANS_VBLANK_B;
 445         u32 saveTRANS_VSYNC_B;
 446         u32 savePIPEBSTAT;
 447         u32 saveDSPBSTRIDE;
 448         u32 saveDSPBSIZE;
 449         u32 saveDSPBPOS;
 450         u32 saveDSPBADDR;
 451         u32 saveDSPBSURF;
 452         u32 saveDSPBTILEOFF;
 453         u32 saveVGA0;
 454         u32 saveVGA1;
 455         u32 saveVGA_PD;
 456         u32 saveVGACNTRL;
 457         u32 saveADPA;
 458         u32 saveLVDS;
 459         u32 savePP_ON_DELAYS;
 460         u32 savePP_OFF_DELAYS;
 461         u32 saveDVOA;
 462         u32 saveDVOB;
 463         u32 saveDVOC;
 464         u32 savePP_ON;
 465         u32 savePP_OFF;
 466         u32 savePP_CONTROL;
 467         u32 savePP_DIVISOR;
 468         u32 savePFIT_CONTROL;
 469         u32 save_palette_a[256];
 470         u32 save_palette_b[256];
 471         u32 saveDPFC_CB_BASE;
 472         u32 saveFBC_CFB_BASE;
 473         u32 saveFBC_LL_BASE;
 474         u32 saveFBC_CONTROL;
 475         u32 saveFBC_CONTROL2;
 476         u32 saveIER;
 477         u32 saveIIR;
 478         u32 saveIMR;
 479         u32 saveDEIER;
 480         u32 saveDEIMR;
 481         u32 saveGTIER;
 482         u32 saveGTIMR;
 483         u32 saveFDI_RXA_IMR;
 484         u32 saveFDI_RXB_IMR;
 485         u32 saveCACHE_MODE_0;
 486         u32 saveMI_ARB_STATE;
 487         u32 saveSWF0[16];
 488         u32 saveSWF1[16];
 489         u32 saveSWF2[3];
 490         u8 saveMSR;
 491         u8 saveSR[8];
 492         u8 saveGR[25];
 493         u8 saveAR_INDEX;
 494         u8 saveAR[21];
 495         u8 saveDACMASK;
 496         u8 saveCR[37];
 497         uint64_t saveFENCE[16];
 498         u32 saveCURACNTR;
 499         u32 saveCURAPOS;
 500         u32 saveCURABASE;
 501         u32 saveCURBCNTR;
 502         u32 saveCURBPOS;
 503         u32 saveCURBBASE;
 504         u32 saveCURSIZE;
 505         u32 saveDP_B;
 506         u32 saveDP_C;
 507         u32 saveDP_D;
 508         u32 savePIPEA_GMCH_DATA_M;
 509         u32 savePIPEB_GMCH_DATA_M;
 510         u32 savePIPEA_GMCH_DATA_N;
 511         u32 savePIPEB_GMCH_DATA_N;
 512         u32 savePIPEA_DP_LINK_M;
 513         u32 savePIPEB_DP_LINK_M;
 514         u32 savePIPEA_DP_LINK_N;
 515         u32 savePIPEB_DP_LINK_N;
 516         u32 saveFDI_RXA_CTL;
 517         u32 saveFDI_TXA_CTL;
 518         u32 saveFDI_RXB_CTL;
 519         u32 saveFDI_TXB_CTL;
 520         u32 savePFA_CTL_1;
 521         u32 savePFB_CTL_1;
 522         u32 savePFA_WIN_SZ;
 523         u32 savePFB_WIN_SZ;
 524         u32 savePFA_WIN_POS;
 525         u32 savePFB_WIN_POS;
 526         u32 savePCH_DREF_CONTROL;
 527         u32 saveDISP_ARB_CTL;
 528         u32 savePIPEA_DATA_M1;
 529         u32 savePIPEA_DATA_N1;
 530         u32 savePIPEA_LINK_M1;
 531         u32 savePIPEA_LINK_N1;
 532         u32 savePIPEB_DATA_M1;
 533         u32 savePIPEB_DATA_N1;
 534         u32 savePIPEB_LINK_M1;
 535         u32 savePIPEB_LINK_N1;
 536         u32 saveMCHBAR_RENDER_STANDBY;
 537
 538         struct {
 539                 /** Bridge to intel-gtt-ko */
 540                 const struct intel_gtt *gtt;
 541                 /** Memory allocator for GTT stolen memory */
 542                 struct drm_mm stolen;
 543                 /** Memory allocator for GTT */
 544                 struct drm_mm gtt_space;
 545                 /** List of all objects in gtt_space. Used to restore gtt
 546                  * mappings on resume */
 547                 struct list_head gtt_list;
 548
 549                 /** Usable portion of the GTT for GEM */
 550                 unsigned long gtt_start;
 551                 unsigned long gtt_mappable_end;
 552                 unsigned long gtt_end;
 553
 554                 struct io_mapping *gtt_mapping;
 555                 int gtt_mtrr;
 556
 557                 struct shrinker inactive_shrinker;
 558
 559                 /**
 560                  * List of objects currently involved in rendering.
 561                  *
 562                  * Includes buffers having the contents of their GPU caches
 563                  * flushed, not necessarily primitives.  last_rendering_seqno
 564                  * represents when the rendering involved will be completed.
 565                  *
 566                  * A reference is held on the buffer while on this list.
 567                  */
 568                 struct list_head active_list;
 569
 570                 /**
 571                  * List of objects which are not in the ringbuffer but which
 572                  * still have a write_domain which needs to be flushed before
 573                  * unbinding.
 574                  *
 575                  * last_rendering_seqno is 0 while an object is in this list.
 576                  *
 577                  * A reference is held on the buffer while on this list.
 578                  */
 579                 struct list_head flushing_list;
 580
 581                 /**
 582                  * LRU list of objects which are not in the ringbuffer and
 583                  * are ready to unbind, but are still in the GTT.
 584                  *
 585                  * last_rendering_seqno is 0 while an object is in this list.
 586                  *
 587                  * A reference is not held on the buffer while on this list,
 588                  * as merely being GTT-bound shouldn't prevent its being
 589                  * freed, and we'll pull it off the list in the free path.
 590                  */
 591                 struct list_head inactive_list;
 592
 593                 /**
 594                  * LRU list of objects which are not in the ringbuffer but
 595                  * are still pinned in the GTT.
 596                  */
 597                 struct list_head pinned_list;
 598
 599                 /** LRU list of objects with fence regs on them. */
 600                 struct list_head fence_list;
 601
 602                 /**
 603                  * List of objects currently pending being freed.
 604                  *
 605                  * These objects are no longer in use, but due to a signal
 606                  * we were prevented from freeing them at the appointed time.
 607                  */
 608                 struct list_head deferred_free_list;
 609
 610                 /**
 611                  * We leave the user IRQ off as much as possible,
 612                  * but this means that requests will finish and never
 613                  * be retired once the system goes idle. Set a timer to
 614                  * fire periodically while the ring is running. When it
 615                  * fires, go retire requests.
 616                  */
 617                 struct delayed_work retire_work;
 618
 619                 /**
 620                  * Are we in a non-interruptible section of code like
 621                  * modesetting?
 622                  */
 623                 bool interruptible;
 624
 625                 /**
 626                  * Flag if the X Server, and thus DRM, is not currently in
 627                  * control of the device.
 628                  *
 629                  * This is set between LeaveVT and EnterVT.  It needs to be
 630                  * replaced with a semaphore.  It also needs to be
 631                  * transitioned away from for kernel modesetting.
 632                  */
 633                 int suspended;
 634
 635                 /**
 636                  * Flag if the hardware appears to be wedged.
 637                  *
 638                  * This is set when attempts to idle the device timeout.
 639                  * It prevents command submission from occurring and makes
 640                  * every pending request fail
 641                  */
 642                 atomic_t wedged;
 643
 644                 /** Bit 6 swizzling required for X tiling */
 645                 uint32_t bit_6_swizzle_x;
 646                 /** Bit 6 swizzling required for Y tiling */
 647                 uint32_t bit_6_swizzle_y;
 648
 649                 /* storage for physical objects */
 650                 struct drm_i915_gem_phys_object *phys_objs[I915_MAX_PHYS_OBJECT];
 651
 652                 /* accounting, useful for userland debugging */
 653                 size_t gtt_total;
 654                 size_t mappable_gtt_total;
 655                 size_t object_memory;
 656                 u32 object_count;
 657         } mm;
 658         struct sdvo_device_mapping sdvo_mappings[2];
 659         /* indicate whether the LVDS_BORDER should be enabled or not */
 660         unsigned int lvds_border_bits;
 661         /* Panel fitter placement and size for Ironlake+ */
 662         u32 pch_pf_pos, pch_pf_size;
 663         int panel_t3, panel_t12;
 664
 665         struct drm_crtc *plane_to_crtc_mapping[2];
 666         struct drm_crtc *pipe_to_crtc_mapping[2];
 667         wait_queue_head_t pending_flip_queue;
 668         bool flip_pending_is_done;
 669
 670         /* Reclocking support */
 671         bool render_reclock_avail;
 672         bool lvds_downclock_avail;
 673         /* indicates the reduced downclock for LVDS*/
 674         int lvds_downclock;
 675         struct work_struct idle_work;
 676         struct timer_list idle_timer;
 677         bool busy;
 678         u16 orig_clock;
 679         int child_dev_num;
 680         struct child_device_config *child_dev;
 681         struct drm_connector *int_lvds_connector;
 682
 683         bool mchbar_need_disable;
 684
 685         struct work_struct rps_work;
 686         spinlock_t rps_lock;
 687         u32 pm_iir;
 688
 689         u8 cur_delay;
 690         u8 min_delay;
 691         u8 max_delay;
 692         u8 fmax;
 693         u8 fstart;
 694
 695         u64 last_count1;
 696         unsigned long last_time1;
 697         u64 last_count2;
 698         struct timespec last_time2;
 699         unsigned long gfx_power;
 700         int c_m;
 701         int r_t;
 702         u8 corr;
 703         spinlock_t *mchdev_lock;
 704
 705         enum no_fbc_reason no_fbc_reason;
 706
 707         struct drm_mm_node *compressed_fb;
 708         struct drm_mm_node *compressed_llb;
 709
 710         unsigned long last_gpu_reset;
 711
 712         /* list of fbdev register on this device */
 713         struct intel_fbdev *fbdev;
 714
 715         struct drm_property *broadcast_rgb_property;
 716
 717         atomic_t forcewake_count;
 718 } drm_i915_private_t;
 719
 720 enum i915_cache_level {
 721         I915_CACHE_NONE,
 722         I915_CACHE_LLC,
 723         I915_CACHE_LLC_MLC, /* gen6+ */
 724 };
 725
 726 struct drm_i915_gem_object {
 727         struct drm_gem_object base;
 728
 729         /** Current space allocated to this object in the GTT, if any. */
 730         struct drm_mm_node *gtt_space;
 731         struct list_head gtt_list;
 732
 733         /** This object's place on the active/flushing/inactive lists */
 734         struct list_head ring_list;
 735         struct list_head mm_list;
 736         /** This object's place on GPU write list */
 737         struct list_head gpu_write_list;
 738         /** This object's place in the batchbuffer or on the eviction list */
 739         struct list_head exec_list;
 740
 741         /**
 742          * This is set if the object is on the active or flushing lists
 743          * (has pending rendering), and is not set if it's on inactive (ready
 744          * to be unbound).
 745          */
 746         unsigned int active : 1;
 747
 748         /**
 749          * This is set if the object has been written to since last bound
 750          * to the GTT
 751          */
 752         unsigned int dirty : 1;
 753
 754         /**
 755          * This is set if the object has been written to since the last
 756          * GPU flush.
 757          */
 758         unsigned int pending_gpu_write : 1;
 759
 760         /**
 761          * Fence register bits (if any) for this object.  Will be set
 762          * as needed when mapped into the GTT.
 763          * Protected by dev->struct_mutex.
 764          *
 765          * Size: 4 bits for 16 fences + sign (for FENCE_REG_NONE)
 766          */
 767         signed int fence_reg : 5;
 768
 769         /**
 770          * Advice: are the backing pages purgeable?
 771          */
 772         unsigned int madv : 2;
 773
 774         /**
 775          * Current tiling mode for the object.
 776          */
 777         unsigned int tiling_mode : 2;
 778         unsigned int tiling_changed : 1;
 779
 780         /** How many users have pinned this object in GTT space. The following
 781          * users can each hold at most one reference: pwrite/pread, pin_ioctl
 782          * (via user_pin_count), execbuffer (objects are not allowed multiple
 783          * times for the same batchbuffer), and the framebuffer code. When
 784          * switching/pageflipping, the framebuffer code has at most two buffers
 785          * pinned per crtc.
 786          *
 787          * In the worst case this is 1 + 1 + 1 + 2*2 = 7. That would fit into 3
 788          * bits with absolutely no headroom. So use 4 bits. */
 789         unsigned int pin_count : 4;
 790 #define DRM_I915_GEM_OBJECT_MAX_PIN_COUNT 0xf
 791
 792         /**
 793          * Is the object at the current location in the gtt mappable and
 794          * fenceable? Used to avoid costly recalculations.
 795          */
 796         unsigned int map_and_fenceable : 1;
 797
 798         /**
 799          * Whether the current gtt mapping needs to be mappable (and isn't just
 800          * mappable by accident). Track pin and fault separate for a more
 801          * accurate mappable working set.
 802          */
 803         unsigned int fault_mappable : 1;
 804         unsigned int pin_mappable : 1;
 805
 806         /*
 807          * Is the GPU currently using a fence to access this buffer,
 808          */
 809         unsigned int pending_fenced_gpu_access:1;
 810         unsigned int fenced_gpu_access:1;
 811
 812         unsigned int cache_level:2;
 813
 814         struct page **pages;
 815
 816         /**
 817          * DMAR support
 818          */
 819         struct scatterlist *sg_list;
 820         int num_sg;
 821
 822         /**
 823          * Used for performing relocations during execbuffer insertion.
 824          */
 825         struct hlist_node exec_node;
 826         unsigned long exec_handle;
 827         struct drm_i915_gem_exec_object2 *exec_entry;
 828
 829         /**
 830          * Current offset of the object in GTT space.
 831          *
 832          * This is the same as gtt_space->start
 833          */
 834         uint32_t gtt_offset;
 835
 836         /** Breadcrumb of last rendering to the buffer. */
 837         uint32_t last_rendering_seqno;
 838         struct intel_ring_buffer *ring;
 839
 840         /** Breadcrumb of last fenced GPU access to the buffer. */
 841         uint32_t last_fenced_seqno;
 842         struct intel_ring_buffer *last_fenced_ring;
 843
 844         /** Current tiling stride for the object, if it's tiled. */
 845         uint32_t stride;
 846
 847         /** Record of address bit 17 of each page at last unbind. */
 848         unsigned long *bit_17;
 849
 850
 851         /**
 852          * If present, while GEM_DOMAIN_CPU is in the read domain this array
 853          * flags which individual pages are valid.
 854          */
 855         uint8_t *page_cpu_valid;
 856
 857         /** User space pin count and filp owning the pin */
 858         uint32_t user_pin_count;
 859         struct drm_file *pin_filp;
 860
 861         /** for phy allocated objects */
 862         struct drm_i915_gem_phys_object *phys_obj;
 863
 864         /**
 865          * Number of crtcs where this object is currently the fb, but
 866          * will be page flipped away on the next vblank.  When it
 867          * reaches 0, dev_priv->pending_flip_queue will be woken up.
 868          */
 869         atomic_t pending_flip;
 870 };
 871
 872 #define to_intel_bo(x) container_of(x, struct drm_i915_gem_object, base)
 873
 874 /**
 875  * Request queue structure.
 876  *
 877  * The request queue allows us to note sequence numbers that have been emitted
 878  * and may be associated with active buffers to be retired.
 879  *
 880  * By keeping this list, we can avoid having to do questionable
 881  * sequence-number comparisons on buffer last_rendering_seqnos, and associate
 882  * an emission time with seqnos for tracking how far ahead of the GPU we are.
 883  */
 884 struct drm_i915_gem_request {
 885         /** On Which ring this request was generated */
 886         struct intel_ring_buffer *ring;
 887
 888         /** GEM sequence number associated with this request. */
 889         uint32_t seqno;
 890
 891         /** Time at which this request was emitted, in jiffies. */
 892         unsigned long emitted_jiffies;
 893
 894         /** global list entry for this request */
 895         struct list_head list;
 896
 897         struct drm_i915_file_private *file_priv;
 898         /** file_priv list entry for this request */
 899         struct list_head client_list;
 900 };
 901
 902 struct drm_i915_file_private {
 903         struct {
 904                 struct spinlock lock;
 905                 struct list_head request_list;
 906         } mm;
 907 };
 908
 909 enum intel_chip_family {
 910         CHIP_I8XX = 0x01,
 911         CHIP_I9XX = 0x02,
 912         CHIP_I915 = 0x04,
 913         CHIP_I965 = 0x08,
 914 };
 915
 916 #define INTEL_INFO(dev) (((struct drm_i915_private *) (dev)->dev_private)->info)
 917
 918 #define IS_I830(dev)            ((dev)->pci_device == 0x3577)
 919 #define IS_845G(dev)            ((dev)->pci_device == 0x2562)
 920 #define IS_I85X(dev)            (INTEL_INFO(dev)->is_i85x)
 921 #define IS_I865G(dev)           ((dev)->pci_device == 0x2572)
 922 #define IS_I915G(dev)           (INTEL_INFO(dev)->is_i915g)
 923 #define IS_I915GM(dev)          ((dev)->pci_device == 0x2592)
 924 #define IS_I945G(dev)           ((dev)->pci_device == 0x2772)
 925 #define IS_I945GM(dev)          (INTEL_INFO(dev)->is_i945gm)
 926 #define IS_BROADWATER(dev)      (INTEL_INFO(dev)->is_broadwater)
 927 #define IS_CRESTLINE(dev)       (INTEL_INFO(dev)->is_crestline)
 928 #define IS_GM45(dev)            ((dev)->pci_device == 0x2A42)
 929 #define IS_G4X(dev)             (INTEL_INFO(dev)->is_g4x)
 930 #define IS_PINEVIEW_G(dev)      ((dev)->pci_device == 0xa001)
 931 #define IS_PINEVIEW_M(dev)      ((dev)->pci_device == 0xa011)
 932 #define IS_PINEVIEW(dev)        (INTEL_INFO(dev)->is_pineview)
 933 #define IS_G33(dev)             (INTEL_INFO(dev)->is_g33)
 934 #define IS_IRONLAKE_D(dev)      ((dev)->pci_device == 0x0042)
 935 #define IS_IRONLAKE_M(dev)      ((dev)->pci_device == 0x0046)
 936 #define IS_MOBILE(dev)          (INTEL_INFO(dev)->is_mobile)
 937
 938 #define IS_GEN2(dev)    (INTEL_INFO(dev)->gen == 2)
 939 #define IS_GEN3(dev)    (INTEL_INFO(dev)->gen == 3)
 940 #define IS_GEN4(dev)    (INTEL_INFO(dev)->gen == 4)
 941 #define IS_GEN5(dev)    (INTEL_INFO(dev)->gen == 5)
 942 #define IS_GEN6(dev)    (INTEL_INFO(dev)->gen == 6)
 943
 944 #define HAS_BSD(dev)            (INTEL_INFO(dev)->has_bsd_ring)
 945 #define HAS_BLT(dev)            (INTEL_INFO(dev)->has_blt_ring)
 946 #define I915_NEED_GFX_HWS(dev)  (INTEL_INFO(dev)->need_gfx_hws)
 947
 948 #define HAS_OVERLAY(dev)                (INTEL_INFO(dev)->has_overlay)
 949 #define OVERLAY_NEEDS_PHYSICAL(dev)     (INTEL_INFO(dev)->overlay_needs_physical)
 950
 951 /* With the 945 and later, Y tiling got adjusted so that it was 32 128-byte
 952  * rows, which changed the alignment requirements and fence programming.
 953  */
 954 #define HAS_128_BYTE_Y_TILING(dev) (!IS_GEN2(dev) && !(IS_I915G(dev) || \
 955                                                       IS_I915GM(dev)))
 956 #define SUPPORTS_DIGITAL_OUTPUTS(dev)   (!IS_GEN2(dev) && !IS_PINEVIEW(dev))
 957 #define SUPPORTS_INTEGRATED_HDMI(dev)   (IS_G4X(dev) || IS_GEN5(dev))
 958 #define SUPPORTS_INTEGRATED_DP(dev)     (IS_G4X(dev) || IS_GEN5(dev))
 959 #define SUPPORTS_EDP(dev)               (IS_IRONLAKE_M(dev))
 960 #define SUPPORTS_TV(dev)                (INTEL_INFO(dev)->supports_tv)
 961 #define I915_HAS_HOTPLUG(dev)            (INTEL_INFO(dev)->has_hotplug)
 962 /* dsparb controlled by hw only */
 963 #define DSPARB_HWCONTROL(dev) (IS_G4X(dev) || IS_IRONLAKE(dev))
 964
 965 #define HAS_FW_BLC(dev) (INTEL_INFO(dev)->gen > 2)
 966 #define HAS_PIPE_CXSR(dev) (INTEL_INFO(dev)->has_pipe_cxsr)
 967 #define I915_HAS_FBC(dev) (INTEL_INFO(dev)->has_fbc)
 968
 969 #define HAS_PCH_SPLIT(dev) (IS_GEN5(dev) || IS_GEN6(dev))
 970 #define HAS_PIPE_CONTROL(dev) (IS_GEN5(dev) || IS_GEN6(dev))
 971
 972 #define INTEL_PCH_TYPE(dev) (((struct drm_i915_private *)(dev)->dev_private)->pch_type)
 973 #define HAS_PCH_CPT(dev) (INTEL_PCH_TYPE(dev) == PCH_CPT)
 974 #define HAS_PCH_IBX(dev) (INTEL_PCH_TYPE(dev) == PCH_IBX)
 975
 976 #include "i915_trace.h"
 977
 978 extern struct drm_ioctl_desc i915_ioctls[];
 979 extern int i915_max_ioctl;
 980 extern unsigned int i915_fbpercrtc;
 981 extern int i915_panel_ignore_lid;
 982 extern unsigned int i915_powersave;
 983 extern unsigned int i915_semaphores;
 984 extern unsigned int i915_lvds_downclock;
 985 extern unsigned int i915_panel_use_ssc;
 986 extern int i915_vbt_sdvo_panel_type;
 987 extern unsigned int i915_enable_rc6;
 988
 989 extern int i915_suspend(struct drm_device *dev, pm_message_t state);
 990 extern int i915_resume(struct drm_device *dev);
 991 extern void i915_save_display(struct drm_device *dev);
 992 extern void i915_restore_display(struct drm_device *dev);
 993 extern int i915_master_create(struct drm_device *dev, struct drm_master *master);
 994 extern void i915_master_destroy(struct drm_device *dev, struct drm_master *master);
 995
 996                                 /* i915_dma.c */
 997 extern void i915_kernel_lost_context(struct drm_device * dev);
 998 extern int i915_driver_load(struct drm_device *, unsigned long flags);
 999 extern int i915_driver_unload(struct drm_device *);
1000 extern int i915_driver_open(struct drm_device *dev, struct drm_file *file_priv);
1001 extern void i915_driver_lastclose(struct drm_device * dev);
1002 extern void i915_driver_preclose(struct drm_device *dev,
1003                                  struct drm_file *file_priv);
1004 extern void i915_driver_postclose(struct drm_device *dev,
1005                                   struct drm_file *file_priv);
1006 extern int i915_driver_device_is_agp(struct drm_device * dev);
1007 extern long i915_compat_ioctl(struct file *filp, unsigned int cmd,
1008                               unsigned long arg);
1009 extern int i915_emit_box(struct drm_device *dev,
1010                          struct drm_clip_rect *box,
1011                          int DR1, int DR4);
1012 extern int i915_reset(struct drm_device *dev, u8 flags);
1013 extern unsigned long i915_chipset_val(struct drm_i915_private *dev_priv);
1014 extern unsigned long i915_mch_val(struct drm_i915_private *dev_priv);
1015 extern unsigned long i915_gfx_val(struct drm_i915_private *dev_priv);
1016 extern void i915_update_gfx_val(struct drm_i915_private *dev_priv);
1017
1018
1019 /* i915_irq.c */
1020 void i915_hangcheck_elapsed(unsigned long data);
1021 void i915_handle_error(struct drm_device *dev, bool wedged);
1022 extern int i915_irq_emit(struct drm_device *dev, void *data,
1023                          struct drm_file *file_priv);
1024 extern int i915_irq_wait(struct drm_device *dev, void *data,
1025                          struct drm_file *file_priv);
1026
1027 extern irqreturn_t i915_driver_irq_handler(DRM_IRQ_ARGS);
1028 extern void i915_driver_irq_preinstall(struct drm_device * dev);
1029 extern int i915_driver_irq_postinstall(struct drm_device *dev);
1030 extern void i915_driver_irq_uninstall(struct drm_device * dev);
1031
1032 extern irqreturn_t ironlake_irq_handler(DRM_IRQ_ARGS);
1033 extern void ironlake_irq_preinstall(struct drm_device *dev);
1034 extern int ironlake_irq_postinstall(struct drm_device *dev);
1035 extern void ironlake_irq_uninstall(struct drm_device *dev);
1036
1037 extern int i915_vblank_pipe_set(struct drm_device *dev, void *data,
1038                                 struct drm_file *file_priv);
1039 extern int i915_vblank_pipe_get(struct drm_device *dev, void *data,
1040                                 struct drm_file *file_priv);
1041 extern int i915_enable_vblank(struct drm_device *dev, int crtc);
1042 extern void i915_disable_vblank(struct drm_device *dev, int crtc);
1043 extern u32 i915_get_vblank_counter(struct drm_device *dev, int crtc);
1044 extern u32 gm45_get_vblank_counter(struct drm_device *dev, int crtc);
1045 extern int i915_vblank_swap(struct drm_device *dev, void *data,
1046                             struct drm_file *file_priv);
1047
1048 void
1049 i915_enable_pipestat(drm_i915_private_t *dev_priv, int pipe, u32 mask);
1050
1051 void
1052 i915_disable_pipestat(drm_i915_private_t *dev_priv, int pipe, u32 mask);
1053
1054 void intel_enable_asle (struct drm_device *dev);
1055 int i915_get_vblank_timestamp(struct drm_device *dev, int crtc,
1056                               int *max_error,
1057                               struct timeval *vblank_time,
1058                               unsigned flags);
1059
1060 int i915_get_crtc_scanoutpos(struct drm_device *dev, int pipe,
1061                              int *vpos, int *hpos);
1062
1063 #ifdef CONFIG_DEBUG_FS
1064 extern void i915_destroy_error_state(struct drm_device *dev);
1065 #else
1066 #define i915_destroy_error_state(x)
1067 #endif
1068
1069
1070 /* i915_mem.c */
1071 extern int i915_mem_alloc(struct drm_device *dev, void *data,
1072                           struct drm_file *file_priv);
1073 extern int i915_mem_free(struct drm_device *dev, void *data,
1074                          struct drm_file *file_priv);
1075 extern int i915_mem_init_heap(struct drm_device *dev, void *data,
1076                               struct drm_file *file_priv);
1077 extern int i915_mem_destroy_heap(struct drm_device *dev, void *data,
1078                                  struct drm_file *file_priv);
1079 extern void i915_mem_takedown(struct mem_block **heap);
1080 extern void i915_mem_release(struct drm_device * dev,
1081                              struct drm_file *file_priv, struct mem_block *heap);
1082 /* i915_gem.c */
1083 int i915_gem_init_ioctl(struct drm_device *dev, void *data,
1084                         struct drm_file *file_priv);
1085 int i915_gem_create_ioctl(struct drm_device *dev, void *data,
1086                           struct drm_file *file_priv);
1087 int i915_gem_pread_ioctl(struct drm_device *dev, void *data,
1088                          struct drm_file *file_priv);
1089 int i915_gem_pwrite_ioctl(struct drm_device *dev, void *data,
1090                           struct drm_file *file_priv);
1091 int i915_gem_mmap_ioctl(struct drm_device *dev, void *data,
1092                         struct drm_file *file_priv);
1093 int i915_gem_mmap_gtt_ioctl(struct drm_device *dev, void *data,
1094                         struct drm_file *file_priv);
1095 int i915_gem_set_domain_ioctl(struct drm_device *dev, void *data,
1096                               struct drm_file *file_priv);
1097 int i915_gem_sw_finish_ioctl(struct drm_device *dev, void *data,
1098                              struct drm_file *file_priv);
1099 int i915_gem_execbuffer(struct drm_device *dev, void *data,
1100                         struct drm_file *file_priv);
1101 int i915_gem_execbuffer2(struct drm_device *dev, void *data,
1102                          struct drm_file *file_priv);
1103 int i915_gem_pin_ioctl(struct drm_device *dev, void *data,
1104                        struct drm_file *file_priv);
1105 int i915_gem_unpin_ioctl(struct drm_device *dev, void *data,
1106                          struct drm_file *file_priv);
1107 int i915_gem_busy_ioctl(struct drm_device *dev, void *data,
1108                         struct drm_file *file_priv);
1109 int i915_gem_throttle_ioctl(struct drm_device *dev, void *data,
1110                             struct drm_file *file_priv);
1111 int i915_gem_madvise_ioctl(struct drm_device *dev, void *data,
1112                            struct drm_file *file_priv);
1113 int i915_gem_entervt_ioctl(struct drm_device *dev, void *data,
1114                            struct drm_file *file_priv);
1115 int i915_gem_leavevt_ioctl(struct drm_device *dev, void *data,
1116                            struct drm_file *file_priv);
1117 int i915_gem_set_tiling(struct drm_device *dev, void *data,
1118                         struct drm_file *file_priv);
1119 int i915_gem_get_tiling(struct drm_device *dev, void *data,
1120                         struct drm_file *file_priv);
1121 int i915_gem_get_aperture_ioctl(struct drm_device *dev, void *data,
1122                                 struct drm_file *file_priv);
1123 void i915_gem_load(struct drm_device *dev);
1124 int i915_gem_init_object(struct drm_gem_object *obj);
1125 int __must_check i915_gem_flush_ring(struct intel_ring_buffer *ring,
1126                                      uint32_t invalidate_domains,
1127                                      uint32_t flush_domains);
1128 struct drm_i915_gem_object *i915_gem_alloc_object(struct drm_device *dev,
1129                                                   size_t size);
1130 void i915_gem_free_object(struct drm_gem_object *obj);
1131 int __must_check i915_gem_object_pin(struct drm_i915_gem_object *obj,
1132                                      uint32_t alignment,
1133                                      bool map_and_fenceable);
1134 void i915_gem_object_unpin(struct drm_i915_gem_object *obj);
1135 int __must_check i915_gem_object_unbind(struct drm_i915_gem_object *obj);
1136 void i915_gem_release_mmap(struct drm_i915_gem_object *obj);
1137 void i915_gem_lastclose(struct drm_device *dev);
1138
1139 int __must_check i915_mutex_lock_interruptible(struct drm_device *dev);
1140 int __must_check i915_gem_object_wait_rendering(struct drm_i915_gem_object *obj);
1141 void i915_gem_object_move_to_active(struct drm_i915_gem_object *obj,
1142                                     struct intel_ring_buffer *ring,
1143                                     u32 seqno);
1144
1145 int i915_gem_dumb_create(struct drm_file *file_priv,
1146                          struct drm_device *dev,
1147                          struct drm_mode_create_dumb *args);
1148 int i915_gem_mmap_gtt(struct drm_file *file_priv, struct drm_device *dev,
1149                       uint32_t handle, uint64_t *offset);
1150 int i915_gem_dumb_destroy(struct drm_file *file_priv, struct drm_device *dev,
1151                           uint32_t handle);
1152 /**
1153  * Returns true if seq1 is later than seq2.
1154  */
1155 static inline bool
1156 i915_seqno_passed(uint32_t seq1, uint32_t seq2)
1157 {
1158         return (int32_t)(seq1 - seq2) >= 0;
1159 }
1160
1161 static inline u32
1162 i915_gem_next_request_seqno(struct intel_ring_buffer *ring)
1163 {
1164         drm_i915_private_t *dev_priv = ring->dev->dev_private;
1165         return ring->outstanding_lazy_request = dev_priv->next_seqno;
1166 }
1167
1168 int __must_check i915_gem_object_get_fence(struct drm_i915_gem_object *obj,
1169                                            struct intel_ring_buffer *pipelined);
1170 int __must_check i915_gem_object_put_fence(struct drm_i915_gem_object *obj);
1171
1172 void i915_gem_retire_requests(struct drm_device *dev);
1173 void i915_gem_reset(struct drm_device *dev);
1174 void i915_gem_clflush_object(struct drm_i915_gem_object *obj);
1175 int __must_check i915_gem_object_set_domain(struct drm_i915_gem_object *obj,
1176                                             uint32_t read_domains,
1177                                             uint32_t write_domain);
1178 int __must_check i915_gem_object_flush_gpu(struct drm_i915_gem_object *obj);
1179 int __must_check i915_gem_init_ringbuffer(struct drm_device *dev);
1180 void i915_gem_cleanup_ringbuffer(struct drm_device *dev);
1181 void i915_gem_do_init(struct drm_device *dev,
1182                       unsigned long start,
1183                       unsigned long mappable_end,
1184                       unsigned long end);
1185 int __must_check i915_gpu_idle(struct drm_device *dev);
1186 int __must_check i915_gem_idle(struct drm_device *dev);
1187 int __must_check i915_add_request(struct intel_ring_buffer *ring,
1188                                   struct drm_file *file,
1189                                   struct drm_i915_gem_request *request);
1190 int __must_check i915_wait_request(struct intel_ring_buffer *ring,
1191                                    uint32_t seqno);
1192 int i915_gem_fault(struct vm_area_struct *vma, struct vm_fault *vmf);
1193 int __must_check
1194 i915_gem_object_set_to_gtt_domain(struct drm_i915_gem_object *obj,
1195                                   bool write);
1196 int __must_check
1197 i915_gem_object_set_to_display_plane(struct drm_i915_gem_object *obj,
1198                                      struct intel_ring_buffer *pipelined);
1199 int i915_gem_attach_phys_object(struct drm_device *dev,
1200                                 struct drm_i915_gem_object *obj,
1201                                 int id,
1202                                 int align);
1203 void i915_gem_detach_phys_object(struct drm_device *dev,
1204                                  struct drm_i915_gem_object *obj);
1205 void i915_gem_free_all_phys_object(struct drm_device *dev);
1206 void i915_gem_release(struct drm_device *dev, struct drm_file *file);
1207
1208 uint32_t
1209 i915_gem_get_unfenced_gtt_alignment(struct drm_i915_gem_object *obj);
1210
1211 /* i915_gem_gtt.c */
1212 void i915_gem_restore_gtt_mappings(struct drm_device *dev);
1213 int __must_check i915_gem_gtt_bind_object(struct drm_i915_gem_object *obj);
1214 void i915_gem_gtt_unbind_object(struct drm_i915_gem_object *obj);
1215
1216 /* i915_gem_evict.c */
1217 int __must_check i915_gem_evict_something(struct drm_device *dev, int min_size,
1218                                           unsigned alignment, bool mappable);
1219 int __must_check i915_gem_evict_everything(struct drm_device *dev,
1220                                            bool purgeable_only);
1221 int __must_check i915_gem_evict_inactive(struct drm_device *dev,
1222                                          bool purgeable_only);
1223
1224 /* i915_gem_tiling.c */
1225 void i915_gem_detect_bit_6_swizzle(struct drm_device *dev);
1226 void i915_gem_object_do_bit_17_swizzle(struct drm_i915_gem_object *obj);
1227 void i915_gem_object_save_bit_17_swizzle(struct drm_i915_gem_object *obj);
1228
1229 /* i915_gem_debug.c */
1230 void i915_gem_dump_object(struct drm_i915_gem_object *obj, int len,
1231                           const char *where, uint32_t mark);
1232 #if WATCH_LISTS
1233 int i915_verify_lists(struct drm_device *dev);
1234 #else
1235 #define i915_verify_lists(dev) 0
1236 #endif
1237 void i915_gem_object_check_coherency(struct drm_i915_gem_object *obj,
1238                                      int handle);
1239 void i915_gem_dump_object(struct drm_i915_gem_object *obj, int len,
1240                           const char *where, uint32_t mark);
1241
1242 /* i915_debugfs.c */
1243 int i915_debugfs_init(struct drm_minor *minor);
1244 void i915_debugfs_cleanup(struct drm_minor *minor);
1245
1246 /* i915_suspend.c */
1247 extern int i915_save_state(struct drm_device *dev);
1248 extern int i915_restore_state(struct drm_device *dev);
1249
1250 /* i915_suspend.c */
1251 extern int i915_save_state(struct drm_device *dev);
1252 extern int i915_restore_state(struct drm_device *dev);
1253
1254 /* intel_i2c.c */
1255 extern int intel_setup_gmbus(struct drm_device *dev);
1256 extern void intel_teardown_gmbus(struct drm_device *dev);
1257 extern void intel_gmbus_set_speed(struct i2c_adapter *adapter, int speed);
1258 extern void intel_gmbus_force_bit(struct i2c_adapter *adapter, bool force_bit);
1259 extern inline bool intel_gmbus_is_forced_bit(struct i2c_adapter *adapter)
1260 {
1261         return container_of(adapter, struct intel_gmbus, adapter)->force_bit;
1262 }
1263 extern void intel_i2c_reset(struct drm_device *dev);
1264
1265 /* intel_opregion.c */
1266 extern int intel_opregion_setup(struct drm_device *dev);
1267 #ifdef CONFIG_ACPI
1268 extern void intel_opregion_init(struct drm_device *dev);
1269 extern void intel_opregion_fini(struct drm_device *dev);
1270 extern void intel_opregion_asle_intr(struct drm_device *dev);
1271 extern void intel_opregion_gse_intr(struct drm_device *dev);
1272 extern void intel_opregion_enable_asle(struct drm_device *dev);
1273 #else
1274 static inline void intel_opregion_init(struct drm_device *dev) { return; }
1275 static inline void intel_opregion_fini(struct drm_device *dev) { return; }
1276 static inline void intel_opregion_asle_intr(struct drm_device *dev) { return; }
1277 static inline void intel_opregion_gse_intr(struct drm_device *dev) { return; }
1278 static inline void intel_opregion_enable_asle(struct drm_device *dev) { return; }
1279 #endif
1280
1281 /* intel_acpi.c */
1282 #ifdef CONFIG_ACPI
1283 extern void intel_register_dsm_handler(void);
1284 extern void intel_unregister_dsm_handler(void);
1285 #else
1286 static inline void intel_register_dsm_handler(void) { return; }
1287 static inline void intel_unregister_dsm_handler(void) { return; }
1288 #endif /* CONFIG_ACPI */
1289
1290 /* modesetting */
1291 extern void intel_modeset_init(struct drm_device *dev);
1292 extern void intel_modeset_gem_init(struct drm_device *dev);
1293 extern void intel_modeset_cleanup(struct drm_device *dev);
1294 extern int intel_modeset_vga_set_state(struct drm_device *dev, bool state);
1295 extern void i8xx_disable_fbc(struct drm_device *dev);
1296 extern void g4x_disable_fbc(struct drm_device *dev);
1297 extern void ironlake_disable_fbc(struct drm_device *dev);
1298 extern void intel_disable_fbc(struct drm_device *dev);
1299 extern void intel_enable_fbc(struct drm_crtc *crtc, unsigned long interval);
1300 extern bool intel_fbc_enabled(struct drm_device *dev);
1301 extern bool ironlake_set_drps(struct drm_device *dev, u8 val);
1302 extern void ironlake_enable_rc6(struct drm_device *dev);
1303 extern void gen6_set_rps(struct drm_device *dev, u8 val);
1304 extern void intel_detect_pch (struct drm_device *dev);
1305 extern int intel_trans_dp_port_sel (struct drm_crtc *crtc);
1306
1307 /* overlay */
1308 #ifdef CONFIG_DEBUG_FS
1309 extern struct intel_overlay_error_state *intel_overlay_capture_error_state(struct drm_device *dev);
1310 extern void intel_overlay_print_error_state(struct seq_file *m, struct intel_overlay_error_state *error);
1311
1312 extern struct intel_display_error_state *intel_display_capture_error_state(struct drm_device *dev);
1313 extern void intel_display_print_error_state(struct seq_file *m,
1314                                             struct drm_device *dev,
1315                                             struct intel_display_error_state *error);
1316 #endif
1317
1318 #define LP_RING(d) (&((struct drm_i915_private *)(d))->ring[RCS])
1319
1320 #define BEGIN_LP_RING(n) \
1321         intel_ring_begin(LP_RING(dev_priv), (n))
1322
1323 #define OUT_RING(x) \
1324         intel_ring_emit(LP_RING(dev_priv), x)
1325
1326 #define ADVANCE_LP_RING() \
1327         intel_ring_advance(LP_RING(dev_priv))
1328
1329 /**
1330  * Lock test for when it's just for synchronization of ring access.
1331  *
1332  * In that case, we don't need to do it when GEM is initialized as nobody else
1333  * has access to the ring.
1334  */
1335 #define RING_LOCK_TEST_WITH_RETURN(dev, file) do {                      \
1336         if (LP_RING(dev->dev_private)->obj == NULL)                     \
1337                 LOCK_TEST_WITH_RETURN(dev, file);                       \
1338 } while (0)
1339
1340 /* On SNB platform, before reading ring registers forcewake bit
1341  * must be set to prevent GT core from power down and stale values being
1342  * returned.
1343  */
1344 void gen6_gt_force_wake_get(struct drm_i915_private *dev_priv);
1345 void gen6_gt_force_wake_put(struct drm_i915_private *dev_priv);
1346 void __gen6_gt_wait_for_fifo(struct drm_i915_private *dev_priv);
1347
1348 /* We give fast paths for the really cool registers */
1349 #define NEEDS_FORCE_WAKE(dev_priv, reg) \
1350         (((dev_priv)->info->gen >= 6) && \
1351         ((reg) < 0x40000) && \
1352         ((reg) != FORCEWAKE))
1353
1354 #define __i915_read(x, y) \
1355 static inline u##x i915_read##x(struct drm_i915_private *dev_priv, u32 reg) { \
1356         u##x val = 0; \
1357         if (NEEDS_FORCE_WAKE((dev_priv), (reg))) { \
1358                 gen6_gt_force_wake_get(dev_priv); \
1359                 val = read##y(dev_priv->regs + reg); \
1360                 gen6_gt_force_wake_put(dev_priv); \
1361         } else { \
1362                 val = read##y(dev_priv->regs + reg); \
1363         } \
1364         trace_i915_reg_rw(false, reg, val, sizeof(val)); \
1365         return val; \
1366 }
1367
1368 __i915_read(8, b)
1369 __i915_read(16, w)
1370 __i915_read(32, l)
1371 __i915_read(64, q)
1372 #undef __i915_read
1373
1374 #define __i915_write(x, y) \
1375 static inline void i915_write##x(struct drm_i915_private *dev_priv, u32 reg, u##x val) { \
1376         trace_i915_reg_rw(true, reg, val, sizeof(val)); \
1377         if (NEEDS_FORCE_WAKE((dev_priv), (reg))) { \
1378                 __gen6_gt_wait_for_fifo(dev_priv); \
1379         } \
1380         write##y(val, dev_priv->regs + reg); \
1381 }
1382 __i915_write(8, b)
1383 __i915_write(16, w)
1384 __i915_write(32, l)
1385 __i915_write(64, q)
1386 #undef __i915_write
1387
1388 #define I915_READ8(reg)         i915_read8(dev_priv, (reg))
1389 #define I915_WRITE8(reg, val)   i915_write8(dev_priv, (reg), (val))
1390
1391 #define I915_READ16(reg)        i915_read16(dev_priv, (reg))
1392 #define I915_WRITE16(reg, val)  i915_write16(dev_priv, (reg), (val))
1393 #define I915_READ16_NOTRACE(reg)        readw(dev_priv->regs + (reg))
1394 #define I915_WRITE16_NOTRACE(reg, val)  writew(val, dev_priv->regs + (reg))
1395
1396 #define I915_READ(reg)          i915_read32(dev_priv, (reg))
1397 #define I915_WRITE(reg, val)    i915_write32(dev_priv, (reg), (val))
1398 #define I915_READ_NOTRACE(reg)          readl(dev_priv->regs + (reg))
1399 #define I915_WRITE_NOTRACE(reg, val)    writel(val, dev_priv->regs + (reg))
1400
1401 #define I915_WRITE64(reg, val)  i915_write64(dev_priv, (reg), (val))
1402 #define I915_READ64(reg)        i915_read64(dev_priv, (reg))
1403
1404 #define POSTING_READ(reg)       (void)I915_READ_NOTRACE(reg)
1405 #define POSTING_READ16(reg)     (void)I915_READ16_NOTRACE(reg)
1406
1407
1408 #endif