drivers/ata/sata_mv.c

   1 /*
   2  * sata_mv.c - Marvell SATA support
   3  *
   4  * Copyright 2008-2009: Marvell Corporation, all rights reserved.
   5  * Copyright 2005: EMC Corporation, all rights reserved.
   6  * Copyright 2005 Red Hat, Inc.  All rights reserved.
   7  *
   8  * Originally written by Brett Russ.
   9  * Extensive overhaul and enhancement by Mark Lord <mlord@pobox.com>.
  10  *
  11  * Please ALWAYS copy linux-ide@vger.kernel.org on emails.
  12  *
  13  * This program is free software; you can redistribute it and/or modify
  14  * it under the terms of the GNU General Public License as published by
  15  * the Free Software Foundation; version 2 of the License.
  16  *
  17  * This program is distributed in the hope that it will be useful,
  18  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  19  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  20  * GNU General Public License for more details.
  21  *
  22  * You should have received a copy of the GNU General Public License
  23  * along with this program; if not, write to the Free Software
  24  * Foundation, Inc., 59 Temple Place, Suite 330, Boston, MA  02111-1307  USA
  25  *
  26  */
  27
  28 /*
  29  * sata_mv TODO list:
  30  *
  31  * --> Develop a low-power-consumption strategy, and implement it.
  32  *
  33  * --> Add sysfs attributes for per-chip / per-HC IRQ coalescing thresholds.
  34  *
  35  * --> [Experiment, Marvell value added] Is it possible to use target
  36  *       mode to cross-connect two Linux boxes with Marvell cards?  If so,
  37  *       creating LibATA target mode support would be very interesting.
  38  *
  39  *       Target mode, for those without docs, is the ability to directly
  40  *       connect two SATA ports.
  41  */
  42
  43 /*
  44  * 80x1-B2 errata PCI#11:
  45  *
  46  * Users of the 6041/6081 Rev.B2 chips (current is C0)
  47  * should be careful to insert those cards only onto PCI-X bus #0,
  48  * and only in device slots 0..7, not higher.  The chips may not
  49  * work correctly otherwise  (note: this is a pretty rare condition).
  50  */
  51
  52 #include <linux/kernel.h>
  53 #include <linux/module.h>
  54 #include <linux/pci.h>
  55 #include <linux/init.h>
  56 #include <linux/blkdev.h>
  57 #include <linux/delay.h>
  58 #include <linux/interrupt.h>
  59 #include <linux/dmapool.h>
  60 #include <linux/dma-mapping.h>
  61 #include <linux/device.h>
  62 #include <linux/clk.h>
  63 #include <linux/platform_device.h>
  64 #include <linux/ata_platform.h>
  65 #include <linux/mbus.h>
  66 #include <linux/bitops.h>
  67 #include <linux/gfp.h>
  68 #include <scsi/scsi_host.h>
  69 #include <scsi/scsi_cmnd.h>
  70 #include <scsi/scsi_device.h>
  71 #include <linux/libata.h>
  72
  73 #define DRV_NAME        "sata_mv"
  74 #define DRV_VERSION     "1.28"
  75
  76 /*
  77  * module options
  78  */
  79
  80 static int msi;
  81 #ifdef CONFIG_PCI
  82 module_param(msi, int, S_IRUGO);
  83 MODULE_PARM_DESC(msi, "Enable use of PCI MSI (0=off, 1=on)");
  84 #endif
  85
  86 static int irq_coalescing_io_count;
  87 module_param(irq_coalescing_io_count, int, S_IRUGO);
  88 MODULE_PARM_DESC(irq_coalescing_io_count,
  89                  "IRQ coalescing I/O count threshold (0..255)");
  90
  91 static int irq_coalescing_usecs;
  92 module_param(irq_coalescing_usecs, int, S_IRUGO);
  93 MODULE_PARM_DESC(irq_coalescing_usecs,
  94                  "IRQ coalescing time threshold in usecs");
  95
  96 enum {
  97         /* BAR's are enumerated in terms of pci_resource_start() terms */
  98         MV_PRIMARY_BAR          = 0,    /* offset 0x10: memory space */
  99         MV_IO_BAR               = 2,    /* offset 0x18: IO space */
 100         MV_MISC_BAR             = 3,    /* offset 0x1c: FLASH, NVRAM, SRAM */
 101
 102         MV_MAJOR_REG_AREA_SZ    = 0x10000,      /* 64KB */
 103         MV_MINOR_REG_AREA_SZ    = 0x2000,       /* 8KB */
 104
 105         /* For use with both IRQ coalescing methods ("all ports" or "per-HC" */
 106         COAL_CLOCKS_PER_USEC    = 150,          /* for calculating COAL_TIMEs */
 107         MAX_COAL_TIME_THRESHOLD = ((1 << 24) - 1), /* internal clocks count */
 108         MAX_COAL_IO_COUNT       = 255,          /* completed I/O count */
 109
 110         MV_PCI_REG_BASE         = 0,
 111
 112         /*
 113          * Per-chip ("all ports") interrupt coalescing feature.
 114          * This is only for GEN_II / GEN_IIE hardware.
 115          *
 116          * Coalescing defers the interrupt until either the IO_THRESHOLD
 117          * (count of completed I/Os) is met, or the TIME_THRESHOLD is met.
 118          */
 119         COAL_REG_BASE           = 0x18000,
 120         IRQ_COAL_CAUSE          = (COAL_REG_BASE + 0x08),
 121         ALL_PORTS_COAL_IRQ      = (1 << 4),     /* all ports irq event */
 122
 123         IRQ_COAL_IO_THRESHOLD   = (COAL_REG_BASE + 0xcc),
 124         IRQ_COAL_TIME_THRESHOLD = (COAL_REG_BASE + 0xd0),
 125
 126         /*
 127          * Registers for the (unused here) transaction coalescing feature:
 128          */
 129         TRAN_COAL_CAUSE_LO      = (COAL_REG_BASE + 0x88),
 130         TRAN_COAL_CAUSE_HI      = (COAL_REG_BASE + 0x8c),
 131
 132         SATAHC0_REG_BASE        = 0x20000,
 133         FLASH_CTL               = 0x1046c,
 134         GPIO_PORT_CTL           = 0x104f0,
 135         RESET_CFG               = 0x180d8,
 136
 137         MV_PCI_REG_SZ           = MV_MAJOR_REG_AREA_SZ,
 138         MV_SATAHC_REG_SZ        = MV_MAJOR_REG_AREA_SZ,
 139         MV_SATAHC_ARBTR_REG_SZ  = MV_MINOR_REG_AREA_SZ,         /* arbiter */
 140         MV_PORT_REG_SZ          = MV_MINOR_REG_AREA_SZ,
 141
 142         MV_MAX_Q_DEPTH          = 32,
 143         MV_MAX_Q_DEPTH_MASK     = MV_MAX_Q_DEPTH - 1,
 144
 145         /* CRQB needs alignment on a 1KB boundary. Size == 1KB
 146          * CRPB needs alignment on a 256B boundary. Size == 256B
 147          * ePRD (SG) entries need alignment on a 16B boundary. Size == 16B
 148          */
 149         MV_CRQB_Q_SZ            = (32 * MV_MAX_Q_DEPTH),
 150         MV_CRPB_Q_SZ            = (8 * MV_MAX_Q_DEPTH),
 151         MV_MAX_SG_CT            = 256,
 152         MV_SG_TBL_SZ            = (16 * MV_MAX_SG_CT),
 153
 154         /* Determine hc from 0-7 port: hc = port >> MV_PORT_HC_SHIFT */
 155         MV_PORT_HC_SHIFT        = 2,
 156         MV_PORTS_PER_HC         = (1 << MV_PORT_HC_SHIFT), /* 4 */
 157         /* Determine hc port from 0-7 port: hardport = port & MV_PORT_MASK */
 158         MV_PORT_MASK            = (MV_PORTS_PER_HC - 1),   /* 3 */
 159
 160         /* Host Flags */
 161         MV_FLAG_DUAL_HC         = (1 << 30),  /* two SATA Host Controllers */
 162
 163         MV_COMMON_FLAGS         = ATA_FLAG_SATA | ATA_FLAG_NO_LEGACY |
 164                                   ATA_FLAG_MMIO | ATA_FLAG_PIO_POLLING,
 165
 166         MV_GEN_I_FLAGS          = MV_COMMON_FLAGS | ATA_FLAG_NO_ATAPI,
 167
 168         MV_GEN_II_FLAGS         = MV_COMMON_FLAGS | ATA_FLAG_NCQ |
 169                                   ATA_FLAG_PMP | ATA_FLAG_ACPI_SATA,
 170
 171         MV_GEN_IIE_FLAGS        = MV_GEN_II_FLAGS | ATA_FLAG_AN,
 172
 173         CRQB_FLAG_READ          = (1 << 0),
 174         CRQB_TAG_SHIFT          = 1,
 175         CRQB_IOID_SHIFT         = 6,    /* CRQB Gen-II/IIE IO Id shift */
 176         CRQB_PMP_SHIFT          = 12,   /* CRQB Gen-II/IIE PMP shift */
 177         CRQB_HOSTQ_SHIFT        = 17,   /* CRQB Gen-II/IIE HostQueTag shift */
 178         CRQB_CMD_ADDR_SHIFT     = 8,
 179         CRQB_CMD_CS             = (0x2 << 11),
 180         CRQB_CMD_LAST           = (1 << 15),
 181
 182         CRPB_FLAG_STATUS_SHIFT  = 8,
 183         CRPB_IOID_SHIFT_6       = 5,    /* CRPB Gen-II IO Id shift */
 184         CRPB_IOID_SHIFT_7       = 7,    /* CRPB Gen-IIE IO Id shift */
 185
 186         EPRD_FLAG_END_OF_TBL    = (1 << 31),
 187
 188         /* PCI interface registers */
 189
 190         MV_PCI_COMMAND          = 0xc00,
 191         MV_PCI_COMMAND_MWRCOM   = (1 << 4),     /* PCI Master Write Combining */
 192         MV_PCI_COMMAND_MRDTRIG  = (1 << 7),     /* PCI Master Read Trigger */
 193
 194         PCI_MAIN_CMD_STS        = 0xd30,
 195         STOP_PCI_MASTER         = (1 << 2),
 196         PCI_MASTER_EMPTY        = (1 << 3),
 197         GLOB_SFT_RST            = (1 << 4),
 198
 199         MV_PCI_MODE             = 0xd00,
 200         MV_PCI_MODE_MASK        = 0x30,
 201
 202         MV_PCI_EXP_ROM_BAR_CTL  = 0xd2c,
 203         MV_PCI_DISC_TIMER       = 0xd04,
 204         MV_PCI_MSI_TRIGGER      = 0xc38,
 205         MV_PCI_SERR_MASK        = 0xc28,
 206         MV_PCI_XBAR_TMOUT       = 0x1d04,
 207         MV_PCI_ERR_LOW_ADDRESS  = 0x1d40,
 208         MV_PCI_ERR_HIGH_ADDRESS = 0x1d44,
 209         MV_PCI_ERR_ATTRIBUTE    = 0x1d48,
 210         MV_PCI_ERR_COMMAND      = 0x1d50,
 211
 212         PCI_IRQ_CAUSE           = 0x1d58,
 213         PCI_IRQ_MASK            = 0x1d5c,
 214         PCI_UNMASK_ALL_IRQS     = 0x7fffff,     /* bits 22-0 */
 215
 216         PCIE_IRQ_CAUSE          = 0x1900,
 217         PCIE_IRQ_MASK           = 0x1910,
 218         PCIE_UNMASK_ALL_IRQS    = 0x40a,        /* assorted bits */
 219
 220         /* Host Controller Main Interrupt Cause/Mask registers (1 per-chip) */
 221         PCI_HC_MAIN_IRQ_CAUSE   = 0x1d60,
 222         PCI_HC_MAIN_IRQ_MASK    = 0x1d64,
 223         SOC_HC_MAIN_IRQ_CAUSE   = 0x20020,
 224         SOC_HC_MAIN_IRQ_MASK    = 0x20024,
 225         ERR_IRQ                 = (1 << 0),     /* shift by (2 * port #) */
 226         DONE_IRQ                = (1 << 1),     /* shift by (2 * port #) */
 227         HC0_IRQ_PEND            = 0x1ff,        /* bits 0-8 = HC0's ports */
 228         HC_SHIFT                = 9,            /* bits 9-17 = HC1's ports */
 229         DONE_IRQ_0_3            = 0x000000aa,   /* DONE_IRQ ports 0,1,2,3 */
 230         DONE_IRQ_4_7            = (DONE_IRQ_0_3 << HC_SHIFT),  /* 4,5,6,7 */
 231         PCI_ERR                 = (1 << 18),
 232         TRAN_COAL_LO_DONE       = (1 << 19),    /* transaction coalescing */
 233         TRAN_COAL_HI_DONE       = (1 << 20),    /* transaction coalescing */
 234         PORTS_0_3_COAL_DONE     = (1 << 8),     /* HC0 IRQ coalescing */
 235         PORTS_4_7_COAL_DONE     = (1 << 17),    /* HC1 IRQ coalescing */
 236         ALL_PORTS_COAL_DONE     = (1 << 21),    /* GEN_II(E) IRQ coalescing */
 237         GPIO_INT                = (1 << 22),
 238         SELF_INT                = (1 << 23),
 239         TWSI_INT                = (1 << 24),
 240         HC_MAIN_RSVD            = (0x7f << 25), /* bits 31-25 */
 241         HC_MAIN_RSVD_5          = (0x1fff << 19), /* bits 31-19 */
 242         HC_MAIN_RSVD_SOC        = (0x3fffffb << 6),     /* bits 31-9, 7-6 */
 243
 244         /* SATAHC registers */
 245         HC_CFG                  = 0x00,
 246
 247         HC_IRQ_CAUSE            = 0x14,
 248         DMA_IRQ                 = (1 << 0),     /* shift by port # */
 249         HC_COAL_IRQ             = (1 << 4),     /* IRQ coalescing */
 250         DEV_IRQ                 = (1 << 8),     /* shift by port # */
 251
 252         /*
 253          * Per-HC (Host-Controller) interrupt coalescing feature.
 254          * This is present on all chip generations.
 255          *
 256          * Coalescing defers the interrupt until either the IO_THRESHOLD
 257          * (count of completed I/Os) is met, or the TIME_THRESHOLD is met.
 258          */
 259         HC_IRQ_COAL_IO_THRESHOLD        = 0x000c,
 260         HC_IRQ_COAL_TIME_THRESHOLD      = 0x0010,
 261
 262         SOC_LED_CTRL            = 0x2c,
 263         SOC_LED_CTRL_BLINK      = (1 << 0),     /* Active LED blink */
 264         SOC_LED_CTRL_ACT_PRESENCE = (1 << 2),   /* Multiplex dev presence */
 265                                                 /*  with dev activity LED */
 266
 267         /* Shadow block registers */
 268         SHD_BLK                 = 0x100,
 269         SHD_CTL_AST             = 0x20,         /* ofs from SHD_BLK */
 270
 271         /* SATA registers */
 272         SATA_STATUS             = 0x300,  /* ctrl, err regs follow status */
 273         SATA_ACTIVE             = 0x350,
 274         FIS_IRQ_CAUSE           = 0x364,
 275         FIS_IRQ_CAUSE_AN        = (1 << 9),     /* async notification */
 276
 277         LTMODE                  = 0x30c,        /* requires read-after-write */
 278         LTMODE_BIT8             = (1 << 8),     /* unknown, but necessary */
 279
 280         PHY_MODE2               = 0x330,
 281         PHY_MODE3               = 0x310,
 282
 283         PHY_MODE4               = 0x314,        /* requires read-after-write */
 284         PHY_MODE4_CFG_MASK      = 0x00000003,   /* phy internal config field */
 285         PHY_MODE4_CFG_VALUE     = 0x00000001,   /* phy internal config field */
 286         PHY_MODE4_RSVD_ZEROS    = 0x5de3fffa,   /* Gen2e always write zeros */
 287         PHY_MODE4_RSVD_ONES     = 0x00000005,   /* Gen2e always write ones */
 288
 289         SATA_IFCTL              = 0x344,
 290         SATA_TESTCTL            = 0x348,
 291         SATA_IFSTAT             = 0x34c,
 292         VENDOR_UNIQUE_FIS       = 0x35c,
 293
 294         FISCFG                  = 0x360,
 295         FISCFG_WAIT_DEV_ERR     = (1 << 8),     /* wait for host on DevErr */
 296         FISCFG_SINGLE_SYNC      = (1 << 16),    /* SYNC on DMA activation */
 297
 298         PHY_MODE9_GEN2          = 0x398,
 299         PHY_MODE9_GEN1          = 0x39c,
 300         PHYCFG_OFS              = 0x3a0,        /* only in 65n devices */
 301
 302         MV5_PHY_MODE            = 0x74,
 303         MV5_LTMODE              = 0x30,
 304         MV5_PHY_CTL             = 0x0C,
 305         SATA_IFCFG              = 0x050,
 306
 307         MV_M2_PREAMP_MASK       = 0x7e0,
 308
 309         /* Port registers */
 310         EDMA_CFG                = 0,
 311         EDMA_CFG_Q_DEPTH        = 0x1f,         /* max device queue depth */
 312         EDMA_CFG_NCQ            = (1 << 5),     /* for R/W FPDMA queued */
 313         EDMA_CFG_NCQ_GO_ON_ERR  = (1 << 14),    /* continue on error */
 314         EDMA_CFG_RD_BRST_EXT    = (1 << 11),    /* read burst 512B */
 315         EDMA_CFG_WR_BUFF_LEN    = (1 << 13),    /* write buffer 512B */
 316         EDMA_CFG_EDMA_FBS       = (1 << 16),    /* EDMA FIS-Based Switching */
 317         EDMA_CFG_FBS            = (1 << 26),    /* FIS-Based Switching */
 318
 319         EDMA_ERR_IRQ_CAUSE      = 0x8,
 320         EDMA_ERR_IRQ_MASK       = 0xc,
 321         EDMA_ERR_D_PAR          = (1 << 0),     /* UDMA data parity err */
 322         EDMA_ERR_PRD_PAR        = (1 << 1),     /* UDMA PRD parity err */
 323         EDMA_ERR_DEV            = (1 << 2),     /* device error */
 324         EDMA_ERR_DEV_DCON       = (1 << 3),     /* device disconnect */
 325         EDMA_ERR_DEV_CON        = (1 << 4),     /* device connected */
 326         EDMA_ERR_SERR           = (1 << 5),     /* SError bits [WBDST] raised */
 327         EDMA_ERR_SELF_DIS       = (1 << 7),     /* Gen II/IIE self-disable */
 328         EDMA_ERR_SELF_DIS_5     = (1 << 8),     /* Gen I self-disable */
 329         EDMA_ERR_BIST_ASYNC     = (1 << 8),     /* BIST FIS or Async Notify */
 330         EDMA_ERR_TRANS_IRQ_7    = (1 << 8),     /* Gen IIE transprt layer irq */
 331         EDMA_ERR_CRQB_PAR       = (1 << 9),     /* CRQB parity error */
 332         EDMA_ERR_CRPB_PAR       = (1 << 10),    /* CRPB parity error */
 333         EDMA_ERR_INTRL_PAR      = (1 << 11),    /* internal parity error */
 334         EDMA_ERR_IORDY          = (1 << 12),    /* IORdy timeout */
 335
 336         EDMA_ERR_LNK_CTRL_RX    = (0xf << 13),  /* link ctrl rx error */
 337         EDMA_ERR_LNK_CTRL_RX_0  = (1 << 13),    /* transient: CRC err */
 338         EDMA_ERR_LNK_CTRL_RX_1  = (1 << 14),    /* transient: FIFO err */
 339         EDMA_ERR_LNK_CTRL_RX_2  = (1 << 15),    /* fatal: caught SYNC */
 340         EDMA_ERR_LNK_CTRL_RX_3  = (1 << 16),    /* transient: FIS rx err */
 341
 342         EDMA_ERR_LNK_DATA_RX    = (0xf << 17),  /* link data rx error */
 343
 344         EDMA_ERR_LNK_CTRL_TX    = (0x1f << 21), /* link ctrl tx error */
 345         EDMA_ERR_LNK_CTRL_TX_0  = (1 << 21),    /* transient: CRC err */
 346         EDMA_ERR_LNK_CTRL_TX_1  = (1 << 22),    /* transient: FIFO err */
 347         EDMA_ERR_LNK_CTRL_TX_2  = (1 << 23),    /* transient: caught SYNC */
 348         EDMA_ERR_LNK_CTRL_TX_3  = (1 << 24),    /* transient: caught DMAT */
 349         EDMA_ERR_LNK_CTRL_TX_4  = (1 << 25),    /* transient: FIS collision */
 350
 351         EDMA_ERR_LNK_DATA_TX    = (0x1f << 26), /* link data tx error */
 352
 353         EDMA_ERR_TRANS_PROTO    = (1 << 31),    /* transport protocol error */
 354         EDMA_ERR_OVERRUN_5      = (1 << 5),
 355         EDMA_ERR_UNDERRUN_5     = (1 << 6),
 356
 357         EDMA_ERR_IRQ_TRANSIENT  = EDMA_ERR_LNK_CTRL_RX_0 |
 358                                   EDMA_ERR_LNK_CTRL_RX_1 |
 359                                   EDMA_ERR_LNK_CTRL_RX_3 |
 360                                   EDMA_ERR_LNK_CTRL_TX,
 361
 362         EDMA_EH_FREEZE          = EDMA_ERR_D_PAR |
 363                                   EDMA_ERR_PRD_PAR |
 364                                   EDMA_ERR_DEV_DCON |
 365                                   EDMA_ERR_DEV_CON |
 366                                   EDMA_ERR_SERR |
 367                                   EDMA_ERR_SELF_DIS |
 368                                   EDMA_ERR_CRQB_PAR |
 369                                   EDMA_ERR_CRPB_PAR |
 370                                   EDMA_ERR_INTRL_PAR |
 371                                   EDMA_ERR_IORDY |
 372                                   EDMA_ERR_LNK_CTRL_RX_2 |
 373                                   EDMA_ERR_LNK_DATA_RX |
 374                                   EDMA_ERR_LNK_DATA_TX |
 375                                   EDMA_ERR_TRANS_PROTO,
 376
 377         EDMA_EH_FREEZE_5        = EDMA_ERR_D_PAR |
 378                                   EDMA_ERR_PRD_PAR |
 379                                   EDMA_ERR_DEV_DCON |
 380                                   EDMA_ERR_DEV_CON |
 381                                   EDMA_ERR_OVERRUN_5 |
 382                                   EDMA_ERR_UNDERRUN_5 |
 383                                   EDMA_ERR_SELF_DIS_5 |
 384                                   EDMA_ERR_CRQB_PAR |
 385                                   EDMA_ERR_CRPB_PAR |
 386                                   EDMA_ERR_INTRL_PAR |
 387                                   EDMA_ERR_IORDY,
 388
 389         EDMA_REQ_Q_BASE_HI      = 0x10,
 390         EDMA_REQ_Q_IN_PTR       = 0x14,         /* also contains BASE_LO */
 391
 392         EDMA_REQ_Q_OUT_PTR      = 0x18,
 393         EDMA_REQ_Q_PTR_SHIFT    = 5,
 394
 395         EDMA_RSP_Q_BASE_HI      = 0x1c,
 396         EDMA_RSP_Q_IN_PTR       = 0x20,
 397         EDMA_RSP_Q_OUT_PTR      = 0x24,         /* also contains BASE_LO */
 398         EDMA_RSP_Q_PTR_SHIFT    = 3,
 399
 400         EDMA_CMD                = 0x28,         /* EDMA command register */
 401         EDMA_EN                 = (1 << 0),     /* enable EDMA */
 402         EDMA_DS                 = (1 << 1),     /* disable EDMA; self-negated */
 403         EDMA_RESET              = (1 << 2),     /* reset eng/trans/link/phy */
 404
 405         EDMA_STATUS             = 0x30,         /* EDMA engine status */
 406         EDMA_STATUS_CACHE_EMPTY = (1 << 6),     /* GenIIe command cache empty */
 407         EDMA_STATUS_IDLE        = (1 << 7),     /* GenIIe EDMA enabled/idle */
 408
 409         EDMA_IORDY_TMOUT        = 0x34,
 410         EDMA_ARB_CFG            = 0x38,
 411
 412         EDMA_HALTCOND           = 0x60,         /* GenIIe halt conditions */
 413         EDMA_UNKNOWN_RSVD       = 0x6C,         /* GenIIe unknown/reserved */
 414
 415         BMDMA_CMD               = 0x224,        /* bmdma command register */
 416         BMDMA_STATUS            = 0x228,        /* bmdma status register */
 417         BMDMA_PRD_LOW           = 0x22c,        /* bmdma PRD addr 31:0 */
 418         BMDMA_PRD_HIGH          = 0x230,        /* bmdma PRD addr 63:32 */
 419
 420         /* Host private flags (hp_flags) */
 421         MV_HP_FLAG_MSI          = (1 << 0),
 422         MV_HP_ERRATA_50XXB0     = (1 << 1),
 423         MV_HP_ERRATA_50XXB2     = (1 << 2),
 424         MV_HP_ERRATA_60X1B2     = (1 << 3),
 425         MV_HP_ERRATA_60X1C0     = (1 << 4),
 426         MV_HP_GEN_I             = (1 << 6),     /* Generation I: 50xx */
 427         MV_HP_GEN_II            = (1 << 7),     /* Generation II: 60xx */
 428         MV_HP_GEN_IIE           = (1 << 8),     /* Generation IIE: 6042/7042 */
 429         MV_HP_PCIE              = (1 << 9),     /* PCIe bus/regs: 7042 */
 430         MV_HP_CUT_THROUGH       = (1 << 10),    /* can use EDMA cut-through */
 431         MV_HP_FLAG_SOC          = (1 << 11),    /* SystemOnChip, no PCI */
 432         MV_HP_QUIRK_LED_BLINK_EN = (1 << 12),   /* is led blinking enabled? */
 433
 434         /* Port private flags (pp_flags) */
 435         MV_PP_FLAG_EDMA_EN      = (1 << 0),     /* is EDMA engine enabled? */
 436         MV_PP_FLAG_NCQ_EN       = (1 << 1),     /* is EDMA set up for NCQ? */
 437         MV_PP_FLAG_FBS_EN       = (1 << 2),     /* is EDMA set up for FBS? */
 438         MV_PP_FLAG_DELAYED_EH   = (1 << 3),     /* delayed dev err handling */
 439         MV_PP_FLAG_FAKE_ATA_BUSY = (1 << 4),    /* ignore initial ATA_DRDY */
 440 };
 441
 442 #define IS_GEN_I(hpriv) ((hpriv)->hp_flags & MV_HP_GEN_I)
 443 #define IS_GEN_II(hpriv) ((hpriv)->hp_flags & MV_HP_GEN_II)
 444 #define IS_GEN_IIE(hpriv) ((hpriv)->hp_flags & MV_HP_GEN_IIE)
 445 #define IS_PCIE(hpriv) ((hpriv)->hp_flags & MV_HP_PCIE)
 446 #define IS_SOC(hpriv) ((hpriv)->hp_flags & MV_HP_FLAG_SOC)
 447
 448 #define WINDOW_CTRL(i)          (0x20030 + ((i) << 4))
 449 #define WINDOW_BASE(i)          (0x20034 + ((i) << 4))
 450
 451 enum {
 452         /* DMA boundary 0xffff is required by the s/g splitting
 453          * we need on /length/ in mv_fill-sg().
 454          */
 455         MV_DMA_BOUNDARY         = 0xffffU,
 456
 457         /* mask of register bits containing lower 32 bits
 458          * of EDMA request queue DMA address
 459          */
 460         EDMA_REQ_Q_BASE_LO_MASK = 0xfffffc00U,
 461
 462         /* ditto, for response queue */
 463         EDMA_RSP_Q_BASE_LO_MASK = 0xffffff00U,
 464 };
 465
 466 enum chip_type {
 467         chip_504x,
 468         chip_508x,
 469         chip_5080,
 470         chip_604x,
 471         chip_608x,
 472         chip_6042,
 473         chip_7042,
 474         chip_soc,
 475 };
 476
 477 /* Command ReQuest Block: 32B */
 478 struct mv_crqb {
 479         __le32                  sg_addr;
 480         __le32                  sg_addr_hi;
 481         __le16                  ctrl_flags;
 482         __le16                  ata_cmd[11];
 483 };
 484
 485 struct mv_crqb_iie {
 486         __le32                  addr;
 487         __le32                  addr_hi;
 488         __le32                  flags;
 489         __le32                  len;
 490         __le32                  ata_cmd[4];
 491 };
 492
 493 /* Command ResPonse Block: 8B */
 494 struct mv_crpb {
 495         __le16                  id;
 496         __le16                  flags;
 497         __le32                  tmstmp;
 498 };
 499
 500 /* EDMA Physical Region Descriptor (ePRD); A.K.A. SG */
 501 struct mv_sg {
 502         __le32                  addr;
 503         __le32                  flags_size;
 504         __le32                  addr_hi;
 505         __le32                  reserved;
 506 };
 507
 508 /*
 509  * We keep a local cache of a few frequently accessed port
 510  * registers here, to avoid having to read them (very slow)
 511  * when switching between EDMA and non-EDMA modes.
 512  */
 513 struct mv_cached_regs {
 514         u32                     fiscfg;
 515         u32                     ltmode;
 516         u32                     haltcond;
 517         u32                     unknown_rsvd;
 518 };
 519
 520 struct mv_port_priv {
 521         struct mv_crqb          *crqb;
 522         dma_addr_t              crqb_dma;
 523         struct mv_crpb          *crpb;
 524         dma_addr_t              crpb_dma;
 525         struct mv_sg            *sg_tbl[MV_MAX_Q_DEPTH];
 526         dma_addr_t              sg_tbl_dma[MV_MAX_Q_DEPTH];
 527
 528         unsigned int            req_idx;
 529         unsigned int            resp_idx;
 530
 531         u32                     pp_flags;
 532         struct mv_cached_regs   cached;
 533         unsigned int            delayed_eh_pmp_map;
 534 };
 535
 536 struct mv_port_signal {
 537         u32                     amps;
 538         u32                     pre;
 539 };
 540
 541 struct mv_host_priv {
 542         u32                     hp_flags;
 543         unsigned int            board_idx;
 544         u32                     main_irq_mask;
 545         struct mv_port_signal   signal[8];
 546         const struct mv_hw_ops  *ops;
 547         int                     n_ports;
 548         void __iomem            *base;
 549         void __iomem            *main_irq_cause_addr;
 550         void __iomem            *main_irq_mask_addr;
 551         u32                     irq_cause_offset;
 552         u32                     irq_mask_offset;
 553         u32                     unmask_all_irqs;
 554
 555 #if defined(CONFIG_HAVE_CLK)
 556         struct clk              *clk;
 557 #endif
 558         /*
 559          * These consistent DMA memory pools give us guaranteed
 560          * alignment for hardware-accessed data structures,
 561          * and less memory waste in accomplishing the alignment.
 562          */
 563         struct dma_pool         *crqb_pool;
 564         struct dma_pool         *crpb_pool;
 565         struct dma_pool         *sg_tbl_pool;
 566 };
 567
 568 struct mv_hw_ops {
 569         void (*phy_errata)(struct mv_host_priv *hpriv, void __iomem *mmio,
 570                            unsigned int port);
 571         void (*enable_leds)(struct mv_host_priv *hpriv, void __iomem *mmio);
 572         void (*read_preamp)(struct mv_host_priv *hpriv, int idx,
 573                            void __iomem *mmio);
 574         int (*reset_hc)(struct mv_host_priv *hpriv, void __iomem *mmio,
 575                         unsigned int n_hc);
 576         void (*reset_flash)(struct mv_host_priv *hpriv, void __iomem *mmio);
 577         void (*reset_bus)(struct ata_host *host, void __iomem *mmio);
 578 };
 579
 580 static int mv_scr_read(struct ata_link *link, unsigned int sc_reg_in, u32 *val);
 581 static int mv_scr_write(struct ata_link *link, unsigned int sc_reg_in, u32 val);
 582 static int mv5_scr_read(struct ata_link *link, unsigned int sc_reg_in, u32 *val);
 583 static int mv5_scr_write(struct ata_link *link, unsigned int sc_reg_in, u32 val);
 584 static int mv_port_start(struct ata_port *ap);
 585 static void mv_port_stop(struct ata_port *ap);
 586 static int mv_qc_defer(struct ata_queued_cmd *qc);
 587 static void mv_qc_prep(struct ata_queued_cmd *qc);
 588 static void mv_qc_prep_iie(struct ata_queued_cmd *qc);
 589 static unsigned int mv_qc_issue(struct ata_queued_cmd *qc);
 590 static int mv_hardreset(struct ata_link *link, unsigned int *class,
 591                         unsigned long deadline);
 592 static void mv_eh_freeze(struct ata_port *ap);
 593 static void mv_eh_thaw(struct ata_port *ap);
 594 static void mv6_dev_config(struct ata_device *dev);
 595
 596 static void mv5_phy_errata(struct mv_host_priv *hpriv, void __iomem *mmio,
 597                            unsigned int port);
 598 static void mv5_enable_leds(struct mv_host_priv *hpriv, void __iomem *mmio);
 599 static void mv5_read_preamp(struct mv_host_priv *hpriv, int idx,
 600                            void __iomem *mmio);
 601 static int mv5_reset_hc(struct mv_host_priv *hpriv, void __iomem *mmio,
 602                         unsigned int n_hc);
 603 static void mv5_reset_flash(struct mv_host_priv *hpriv, void __iomem *mmio);
 604 static void mv5_reset_bus(struct ata_host *host, void __iomem *mmio);
 605
 606 static void mv6_phy_errata(struct mv_host_priv *hpriv, void __iomem *mmio,
 607                            unsigned int port);
 608 static void mv6_enable_leds(struct mv_host_priv *hpriv, void __iomem *mmio);
 609 static void mv6_read_preamp(struct mv_host_priv *hpriv, int idx,
 610                            void __iomem *mmio);
 611 static int mv6_reset_hc(struct mv_host_priv *hpriv, void __iomem *mmio,
 612                         unsigned int n_hc);
 613 static void mv6_reset_flash(struct mv_host_priv *hpriv, void __iomem *mmio);
 614 static void mv_soc_enable_leds(struct mv_host_priv *hpriv,
 615                                       void __iomem *mmio);
 616 static void mv_soc_read_preamp(struct mv_host_priv *hpriv, int idx,
 617                                       void __iomem *mmio);
 618 static int mv_soc_reset_hc(struct mv_host_priv *hpriv,
 619                                   void __iomem *mmio, unsigned int n_hc);
 620 static void mv_soc_reset_flash(struct mv_host_priv *hpriv,
 621                                       void __iomem *mmio);
 622 static void mv_soc_reset_bus(struct ata_host *host, void __iomem *mmio);
 623 static void mv_soc_65n_phy_errata(struct mv_host_priv *hpriv,
 624                                   void __iomem *mmio, unsigned int port);
 625 static void mv_reset_pci_bus(struct ata_host *host, void __iomem *mmio);
 626 static void mv_reset_channel(struct mv_host_priv *hpriv, void __iomem *mmio,
 627                              unsigned int port_no);
 628 static int mv_stop_edma(struct ata_port *ap);
 629 static int mv_stop_edma_engine(void __iomem *port_mmio);
 630 static void mv_edma_cfg(struct ata_port *ap, int want_ncq, int want_edma);
 631
 632 static void mv_pmp_select(struct ata_port *ap, int pmp);
 633 static int mv_pmp_hardreset(struct ata_link *link, unsigned int *class,
 634                                 unsigned long deadline);
 635 static int  mv_softreset(struct ata_link *link, unsigned int *class,
 636                                 unsigned long deadline);
 637 static void mv_pmp_error_handler(struct ata_port *ap);
 638 static void mv_process_crpb_entries(struct ata_port *ap,
 639                                         struct mv_port_priv *pp);
 640
 641 static void mv_sff_irq_clear(struct ata_port *ap);
 642 static int mv_check_atapi_dma(struct ata_queued_cmd *qc);
 643 static void mv_bmdma_setup(struct ata_queued_cmd *qc);
 644 static void mv_bmdma_start(struct ata_queued_cmd *qc);
 645 static void mv_bmdma_stop(struct ata_queued_cmd *qc);
 646 static u8   mv_bmdma_status(struct ata_port *ap);
 647 static u8 mv_sff_check_status(struct ata_port *ap);
 648
 649 /* .sg_tablesize is (MV_MAX_SG_CT / 2) in the structures below
 650  * because we have to allow room for worst case splitting of
 651  * PRDs for 64K boundaries in mv_fill_sg().
 652  */
 653 static struct scsi_host_template mv5_sht = {
 654         ATA_BASE_SHT(DRV_NAME),
 655         .sg_tablesize           = MV_MAX_SG_CT / 2,
 656         .dma_boundary           = MV_DMA_BOUNDARY,
 657 };
 658
 659 static struct scsi_host_template mv6_sht = {
 660         ATA_NCQ_SHT(DRV_NAME),
 661         .can_queue              = MV_MAX_Q_DEPTH - 1,
 662         .sg_tablesize           = MV_MAX_SG_CT / 2,
 663         .dma_boundary           = MV_DMA_BOUNDARY,
 664 };
 665
 666 static struct ata_port_operations mv5_ops = {
 667         .inherits               = &ata_sff_port_ops,
 668
 669         .lost_interrupt         = ATA_OP_NULL,
 670
 671         .qc_defer               = mv_qc_defer,
 672         .qc_prep                = mv_qc_prep,
 673         .qc_issue               = mv_qc_issue,
 674
 675         .freeze                 = mv_eh_freeze,
 676         .thaw                   = mv_eh_thaw,
 677         .hardreset              = mv_hardreset,
 678
 679         .scr_read               = mv5_scr_read,
 680         .scr_write              = mv5_scr_write,
 681
 682         .port_start             = mv_port_start,
 683         .port_stop              = mv_port_stop,
 684 };
 685
 686 static struct ata_port_operations mv6_ops = {
 687         .inherits               = &ata_bmdma_port_ops,
 688
 689         .lost_interrupt         = ATA_OP_NULL,
 690
 691         .qc_defer               = mv_qc_defer,
 692         .qc_prep                = mv_qc_prep,
 693         .qc_issue               = mv_qc_issue,
 694
 695         .dev_config             = mv6_dev_config,
 696
 697         .freeze                 = mv_eh_freeze,
 698         .thaw                   = mv_eh_thaw,
 699         .hardreset              = mv_hardreset,
 700         .softreset              = mv_softreset,
 701         .pmp_hardreset          = mv_pmp_hardreset,
 702         .pmp_softreset          = mv_softreset,
 703         .error_handler          = mv_pmp_error_handler,
 704
 705         .scr_read               = mv_scr_read,
 706         .scr_write              = mv_scr_write,
 707
 708         .sff_check_status       = mv_sff_check_status,
 709         .sff_irq_clear          = mv_sff_irq_clear,
 710         .check_atapi_dma        = mv_check_atapi_dma,
 711         .bmdma_setup            = mv_bmdma_setup,
 712         .bmdma_start            = mv_bmdma_start,
 713         .bmdma_stop             = mv_bmdma_stop,
 714         .bmdma_status           = mv_bmdma_status,
 715
 716         .port_start             = mv_port_start,
 717         .port_stop              = mv_port_stop,
 718 };
 719
 720 static struct ata_port_operations mv_iie_ops = {
 721         .inherits               = &mv6_ops,
 722         .dev_config             = ATA_OP_NULL,
 723         .qc_prep                = mv_qc_prep_iie,
 724 };
 725
 726 static const struct ata_port_info mv_port_info[] = {
 727         {  /* chip_504x */
 728                 .flags          = MV_GEN_I_FLAGS,
 729                 .pio_mask       = ATA_PIO4,
 730                 .udma_mask      = ATA_UDMA6,
 731                 .port_ops       = &mv5_ops,
 732         },
 733         {  /* chip_508x */
 734                 .flags          = MV_GEN_I_FLAGS | MV_FLAG_DUAL_HC,
 735                 .pio_mask       = ATA_PIO4,
 736                 .udma_mask      = ATA_UDMA6,
 737                 .port_ops       = &mv5_ops,
 738         },
 739         {  /* chip_5080 */
 740                 .flags          = MV_GEN_I_FLAGS | MV_FLAG_DUAL_HC,
 741                 .pio_mask       = ATA_PIO4,
 742                 .udma_mask      = ATA_UDMA6,
 743                 .port_ops       = &mv5_ops,
 744         },
 745         {  /* chip_604x */
 746                 .flags          = MV_GEN_II_FLAGS,
 747                 .pio_mask       = ATA_PIO4,
 748                 .udma_mask      = ATA_UDMA6,
 749                 .port_ops       = &mv6_ops,
 750         },
 751         {  /* chip_608x */
 752                 .flags          = MV_GEN_II_FLAGS | MV_FLAG_DUAL_HC,
 753                 .pio_mask       = ATA_PIO4,
 754                 .udma_mask      = ATA_UDMA6,
 755                 .port_ops       = &mv6_ops,
 756         },
 757         {  /* chip_6042 */
 758                 .flags          = MV_GEN_IIE_FLAGS,
 759                 .pio_mask       = ATA_PIO4,
 760                 .udma_mask      = ATA_UDMA6,
 761                 .port_ops       = &mv_iie_ops,
 762         },
 763         {  /* chip_7042 */
 764                 .flags          = MV_GEN_IIE_FLAGS,
 765                 .pio_mask       = ATA_PIO4,
 766                 .udma_mask      = ATA_UDMA6,
 767                 .port_ops       = &mv_iie_ops,
 768         },
 769         {  /* chip_soc */
 770                 .flags          = MV_GEN_IIE_FLAGS,
 771                 .pio_mask       = ATA_PIO4,
 772                 .udma_mask      = ATA_UDMA6,
 773                 .port_ops       = &mv_iie_ops,
 774         },
 775 };
 776
 777 static const struct pci_device_id mv_pci_tbl[] = {
 778         { PCI_VDEVICE(MARVELL, 0x5040), chip_504x },
 779         { PCI_VDEVICE(MARVELL, 0x5041), chip_504x },
 780         { PCI_VDEVICE(MARVELL, 0x5080), chip_5080 },
 781         { PCI_VDEVICE(MARVELL, 0x5081), chip_508x },
 782         /* RocketRAID 1720/174x have different identifiers */
 783         { PCI_VDEVICE(TTI, 0x1720), chip_6042 },
 784         { PCI_VDEVICE(TTI, 0x1740), chip_6042 },
 785         { PCI_VDEVICE(TTI, 0x1742), chip_6042 },
 786
 787         { PCI_VDEVICE(MARVELL, 0x6040), chip_604x },
 788         { PCI_VDEVICE(MARVELL, 0x6041), chip_604x },
 789         { PCI_VDEVICE(MARVELL, 0x6042), chip_6042 },
 790         { PCI_VDEVICE(MARVELL, 0x6080), chip_608x },
 791         { PCI_VDEVICE(MARVELL, 0x6081), chip_608x },
 792
 793         { PCI_VDEVICE(ADAPTEC2, 0x0241), chip_604x },
 794
 795         /* Adaptec 1430SA */
 796         { PCI_VDEVICE(ADAPTEC2, 0x0243), chip_7042 },
 797
 798         /* Marvell 7042 support */
 799         { PCI_VDEVICE(MARVELL, 0x7042), chip_7042 },
 800
 801         /* Highpoint RocketRAID PCIe series */
 802         { PCI_VDEVICE(TTI, 0x2300), chip_7042 },
 803         { PCI_VDEVICE(TTI, 0x2310), chip_7042 },
 804
 805         { }                     /* terminate list */
 806 };
 807
 808 static const struct mv_hw_ops mv5xxx_ops = {
 809         .phy_errata             = mv5_phy_errata,
 810         .enable_leds            = mv5_enable_leds,
 811         .read_preamp            = mv5_read_preamp,
 812         .reset_hc               = mv5_reset_hc,
 813         .reset_flash            = mv5_reset_flash,
 814         .reset_bus              = mv5_reset_bus,
 815 };
 816
 817 static const struct mv_hw_ops mv6xxx_ops = {
 818         .phy_errata             = mv6_phy_errata,
 819         .enable_leds            = mv6_enable_leds,
 820         .read_preamp            = mv6_read_preamp,
 821         .reset_hc               = mv6_reset_hc,
 822         .reset_flash            = mv6_reset_flash,
 823         .reset_bus              = mv_reset_pci_bus,
 824 };
 825
 826 static const struct mv_hw_ops mv_soc_ops = {
 827         .phy_errata             = mv6_phy_errata,
 828         .enable_leds            = mv_soc_enable_leds,
 829         .read_preamp            = mv_soc_read_preamp,
 830         .reset_hc               = mv_soc_reset_hc,
 831         .reset_flash            = mv_soc_reset_flash,
 832         .reset_bus              = mv_soc_reset_bus,
 833 };
 834
 835 static const struct mv_hw_ops mv_soc_65n_ops = {
 836         .phy_errata             = mv_soc_65n_phy_errata,
 837         .enable_leds            = mv_soc_enable_leds,
 838         .reset_hc               = mv_soc_reset_hc,
 839         .reset_flash            = mv_soc_reset_flash,
 840         .reset_bus              = mv_soc_reset_bus,
 841 };
 842
 843 /*
 844  * Functions
 845  */
 846
 847 static inline void writelfl(unsigned long data, void __iomem *addr)
 848 {
 849         writel(data, addr);
 850         (void) readl(addr);     /* flush to avoid PCI posted write */
 851 }
 852
 853 static inline unsigned int mv_hc_from_port(unsigned int port)
 854 {
 855         return port >> MV_PORT_HC_SHIFT;
 856 }
 857
 858 static inline unsigned int mv_hardport_from_port(unsigned int port)
 859 {
 860         return port & MV_PORT_MASK;
 861 }
 862
 863 /*
 864  * Consolidate some rather tricky bit shift calculations.
 865  * This is hot-path stuff, so not a function.
 866  * Simple code, with two return values, so macro rather than inline.
 867  *
 868  * port is the sole input, in range 0..7.
 869  * shift is one output, for use with main_irq_cause / main_irq_mask registers.
 870  * hardport is the other output, in range 0..3.
 871  *
 872  * Note that port and hardport may be the same variable in some cases.
 873  */
 874 #define MV_PORT_TO_SHIFT_AND_HARDPORT(port, shift, hardport)    \
 875 {                                                               \
 876         shift    = mv_hc_from_port(port) * HC_SHIFT;            \
 877         hardport = mv_hardport_from_port(port);                 \
 878         shift   += hardport * 2;                                \
 879 }
 880
 881 static inline void __iomem *mv_hc_base(void __iomem *base, unsigned int hc)
 882 {
 883         return (base + SATAHC0_REG_BASE + (hc * MV_SATAHC_REG_SZ));
 884 }
 885
 886 static inline void __iomem *mv_hc_base_from_port(void __iomem *base,
 887                                                  unsigned int port)
 888 {
 889         return mv_hc_base(base, mv_hc_from_port(port));
 890 }
 891
 892 static inline void __iomem *mv_port_base(void __iomem *base, unsigned int port)
 893 {
 894         return  mv_hc_base_from_port(base, port) +
 895                 MV_SATAHC_ARBTR_REG_SZ +
 896                 (mv_hardport_from_port(port) * MV_PORT_REG_SZ);
 897 }
 898
 899 static void __iomem *mv5_phy_base(void __iomem *mmio, unsigned int port)
 900 {
 901         void __iomem *hc_mmio = mv_hc_base_from_port(mmio, port);
 902         unsigned long ofs = (mv_hardport_from_port(port) + 1) * 0x100UL;
 903
 904         return hc_mmio + ofs;
 905 }
 906
 907 static inline void __iomem *mv_host_base(struct ata_host *host)
 908 {
 909         struct mv_host_priv *hpriv = host->private_data;
 910         return hpriv->base;
 911 }
 912
 913 static inline void __iomem *mv_ap_base(struct ata_port *ap)
 914 {
 915         return mv_port_base(mv_host_base(ap->host), ap->port_no);
 916 }
 917
 918 static inline int mv_get_hc_count(unsigned long port_flags)
 919 {
 920         return ((port_flags & MV_FLAG_DUAL_HC) ? 2 : 1);
 921 }
 922
 923 /**
 924  *      mv_save_cached_regs - (re-)initialize cached port registers
 925  *      @ap: the port whose registers we are caching
 926  *
 927  *      Initialize the local cache of port registers,
 928  *      so that reading them over and over again can
 929  *      be avoided on the hotter paths of this driver.
 930  *      This saves a few microseconds each time we switch
 931  *      to/from EDMA mode to perform (eg.) a drive cache flush.
 932  */
 933 static void mv_save_cached_regs(struct ata_port *ap)
 934 {
 935         void __iomem *port_mmio = mv_ap_base(ap);
 936         struct mv_port_priv *pp = ap->private_data;
 937
 938         pp->cached.fiscfg = readl(port_mmio + FISCFG);
 939         pp->cached.ltmode = readl(port_mmio + LTMODE);
 940         pp->cached.haltcond = readl(port_mmio + EDMA_HALTCOND);
 941         pp->cached.unknown_rsvd = readl(port_mmio + EDMA_UNKNOWN_RSVD);
 942 }
 943
 944 /**
 945  *      mv_write_cached_reg - write to a cached port register
 946  *      @addr: hardware address of the register
 947  *      @old: pointer to cached value of the register
 948  *      @new: new value for the register
 949  *
 950  *      Write a new value to a cached register,
 951  *      but only if the value is different from before.
 952  */
 953 static inline void mv_write_cached_reg(void __iomem *addr, u32 *old, u32 new)
 954 {
 955         if (new != *old) {
 956                 unsigned long laddr;
 957                 *old = new;
 958                 /*
 959                  * Workaround for 88SX60x1-B2 FEr SATA#13:
 960                  * Read-after-write is needed to prevent generating 64-bit
 961                  * write cycles on the PCI bus for SATA interface registers
 962                  * at offsets ending in 0x4 or 0xc.
 963                  *
 964                  * Looks like a lot of fuss, but it avoids an unnecessary
 965                  * +1 usec read-after-write delay for unaffected registers.
 966                  */
 967                 laddr = (long)addr & 0xffff;
 968                 if (laddr >= 0x300 && laddr <= 0x33c) {
 969                         laddr &= 0x000f;
 970                         if (laddr == 0x4 || laddr == 0xc) {
 971                                 writelfl(new, addr); /* read after write */
 972                                 return;
 973                         }
 974                 }
 975                 writel(new, addr); /* unaffected by the errata */
 976         }
 977 }
 978
 979 static void mv_set_edma_ptrs(void __iomem *port_mmio,
 980                              struct mv_host_priv *hpriv,
 981                              struct mv_port_priv *pp)
 982 {
 983         u32 index;
 984
 985         /*
 986          * initialize request queue
 987          */
 988         pp->req_idx &= MV_MAX_Q_DEPTH_MASK;     /* paranoia */
 989         index = pp->req_idx << EDMA_REQ_Q_PTR_SHIFT;
 990
 991         WARN_ON(pp->crqb_dma & 0x3ff);
 992         writel((pp->crqb_dma >> 16) >> 16, port_mmio + EDMA_REQ_Q_BASE_HI);
 993         writelfl((pp->crqb_dma & EDMA_REQ_Q_BASE_LO_MASK) | index,
 994                  port_mmio + EDMA_REQ_Q_IN_PTR);
 995         writelfl(index, port_mmio + EDMA_REQ_Q_OUT_PTR);
 996
 997         /*
 998          * initialize response queue
 999          */
1000         pp->resp_idx &= MV_MAX_Q_DEPTH_MASK;    /* paranoia */
1001         index = pp->resp_idx << EDMA_RSP_Q_PTR_SHIFT;
1002
1003         WARN_ON(pp->crpb_dma & 0xff);
1004         writel((pp->crpb_dma >> 16) >> 16, port_mmio + EDMA_RSP_Q_BASE_HI);
1005         writelfl(index, port_mmio + EDMA_RSP_Q_IN_PTR);
1006         writelfl((pp->crpb_dma & EDMA_RSP_Q_BASE_LO_MASK) | index,
1007                  port_mmio + EDMA_RSP_Q_OUT_PTR);
1008 }
1009
1010 static void mv_write_main_irq_mask(u32 mask, struct mv_host_priv *hpriv)
1011 {
1012         /*
1013          * When writing to the main_irq_mask in hardware,
1014          * we must ensure exclusivity between the interrupt coalescing bits
1015          * and the corresponding individual port DONE_IRQ bits.
1016          *
1017          * Note that this register is really an "IRQ enable" register,
1018          * not an "IRQ mask" register as Marvell's naming might suggest.
1019          */
1020         if (mask & (ALL_PORTS_COAL_DONE | PORTS_0_3_COAL_DONE))
1021                 mask &= ~DONE_IRQ_0_3;
1022         if (mask & (ALL_PORTS_COAL_DONE | PORTS_4_7_COAL_DONE))
1023                 mask &= ~DONE_IRQ_4_7;
1024         writelfl(mask, hpriv->main_irq_mask_addr);
1025 }
1026
1027 static void mv_set_main_irq_mask(struct ata_host *host,
1028                                  u32 disable_bits, u32 enable_bits)
1029 {
1030         struct mv_host_priv *hpriv = host->private_data;
1031         u32 old_mask, new_mask;
1032
1033         old_mask = hpriv->main_irq_mask;
1034         new_mask = (old_mask & ~disable_bits) | enable_bits;
1035         if (new_mask != old_mask) {
1036                 hpriv->main_irq_mask = new_mask;
1037                 mv_write_main_irq_mask(new_mask, hpriv);
1038         }
1039 }
1040
1041 static void mv_enable_port_irqs(struct ata_port *ap,
1042                                      unsigned int port_bits)
1043 {
1044         unsigned int shift, hardport, port = ap->port_no;
1045         u32 disable_bits, enable_bits;
1046
1047         MV_PORT_TO_SHIFT_AND_HARDPORT(port, shift, hardport);
1048
1049         disable_bits = (DONE_IRQ | ERR_IRQ) << shift;
1050         enable_bits  = port_bits << shift;
1051         mv_set_main_irq_mask(ap->host, disable_bits, enable_bits);
1052 }
1053
1054 static void mv_clear_and_enable_port_irqs(struct ata_port *ap,
1055                                           void __iomem *port_mmio,
1056                                           unsigned int port_irqs)
1057 {
1058         struct mv_host_priv *hpriv = ap->host->private_data;
1059         int hardport = mv_hardport_from_port(ap->port_no);
1060         void __iomem *hc_mmio = mv_hc_base_from_port(
1061                                 mv_host_base(ap->host), ap->port_no);
1062         u32 hc_irq_cause;
1063
1064         /* clear EDMA event indicators, if any */
1065         writelfl(0, port_mmio + EDMA_ERR_IRQ_CAUSE);
1066
1067         /* clear pending irq events */
1068         hc_irq_cause = ~((DEV_IRQ | DMA_IRQ) << hardport);
1069         writelfl(hc_irq_cause, hc_mmio + HC_IRQ_CAUSE);
1070
1071         /* clear FIS IRQ Cause */
1072         if (IS_GEN_IIE(hpriv))
1073                 writelfl(0, port_mmio + FIS_IRQ_CAUSE);
1074
1075         mv_enable_port_irqs(ap, port_irqs);
1076 }
1077
1078 static void mv_set_irq_coalescing(struct ata_host *host,
1079                                   unsigned int count, unsigned int usecs)
1080 {
1081         struct mv_host_priv *hpriv = host->private_data;
1082         void __iomem *mmio = hpriv->base, *hc_mmio;
1083         u32 coal_enable = 0;
1084         unsigned long flags;
1085         unsigned int clks, is_dual_hc = hpriv->n_ports > MV_PORTS_PER_HC;
1086         const u32 coal_disable = PORTS_0_3_COAL_DONE | PORTS_4_7_COAL_DONE |
1087                                                         ALL_PORTS_COAL_DONE;
1088
1089         /* Disable IRQ coalescing if either threshold is zero */
1090         if (!usecs || !count) {
1091                 clks = count = 0;
1092         } else {
1093                 /* Respect maximum limits of the hardware */
1094                 clks = usecs * COAL_CLOCKS_PER_USEC;
1095                 if (clks > MAX_COAL_TIME_THRESHOLD)
1096                         clks = MAX_COAL_TIME_THRESHOLD;
1097                 if (count > MAX_COAL_IO_COUNT)
1098                         count = MAX_COAL_IO_COUNT;
1099         }
1100
1101         spin_lock_irqsave(&host->lock, flags);
1102         mv_set_main_irq_mask(host, coal_disable, 0);
1103
1104         if (is_dual_hc && !IS_GEN_I(hpriv)) {
1105                 /*
1106                  * GEN_II/GEN_IIE with dual host controllers:
1107                  * one set of global thresholds for the entire chip.
1108                  */
1109                 writel(clks,  mmio + IRQ_COAL_TIME_THRESHOLD);
1110                 writel(count, mmio + IRQ_COAL_IO_THRESHOLD);
1111                 /* clear leftover coal IRQ bit */
1112                 writel(~ALL_PORTS_COAL_IRQ, mmio + IRQ_COAL_CAUSE);
1113                 if (count)
1114                         coal_enable = ALL_PORTS_COAL_DONE;
1115                 clks = count = 0; /* force clearing of regular regs below */
1116         }
1117
1118         /*
1119          * All chips: independent thresholds for each HC on the chip.
1120          */
1121         hc_mmio = mv_hc_base_from_port(mmio, 0);
1122         writel(clks,  hc_mmio + HC_IRQ_COAL_TIME_THRESHOLD);
1123         writel(count, hc_mmio + HC_IRQ_COAL_IO_THRESHOLD);
1124         writel(~HC_COAL_IRQ, hc_mmio + HC_IRQ_CAUSE);
1125         if (count)
1126                 coal_enable |= PORTS_0_3_COAL_DONE;
1127         if (is_dual_hc) {
1128                 hc_mmio = mv_hc_base_from_port(mmio, MV_PORTS_PER_HC);
1129                 writel(clks,  hc_mmio + HC_IRQ_COAL_TIME_THRESHOLD);
1130                 writel(count, hc_mmio + HC_IRQ_COAL_IO_THRESHOLD);
1131                 writel(~HC_COAL_IRQ, hc_mmio + HC_IRQ_CAUSE);
1132                 if (count)
1133                         coal_enable |= PORTS_4_7_COAL_DONE;
1134         }
1135
1136         mv_set_main_irq_mask(host, 0, coal_enable);
1137         spin_unlock_irqrestore(&host->lock, flags);
1138 }
1139
1140 /**
1141  *      mv_start_edma - Enable eDMA engine
1142  *      @base: port base address
1143  *      @pp: port private data
1144  *
1145  *      Verify the local cache of the eDMA state is accurate with a
1146  *      WARN_ON.
1147  *
1148  *      LOCKING:
1149  *      Inherited from caller.
1150  */
1151 static void mv_start_edma(struct ata_port *ap, void __iomem *port_mmio,
1152                          struct mv_port_priv *pp, u8 protocol)
1153 {
1154         int want_ncq = (protocol == ATA_PROT_NCQ);
1155
1156         if (pp->pp_flags & MV_PP_FLAG_EDMA_EN) {
1157                 int using_ncq = ((pp->pp_flags & MV_PP_FLAG_NCQ_EN) != 0);
1158                 if (want_ncq != using_ncq)
1159                         mv_stop_edma(ap);
1160         }
1161         if (!(pp->pp_flags & MV_PP_FLAG_EDMA_EN)) {
1162                 struct mv_host_priv *hpriv = ap->host->private_data;
1163
1164                 mv_edma_cfg(ap, want_ncq, 1);
1165
1166                 mv_set_edma_ptrs(port_mmio, hpriv, pp);
1167                 mv_clear_and_enable_port_irqs(ap, port_mmio, DONE_IRQ|ERR_IRQ);
1168
1169                 writelfl(EDMA_EN, port_mmio + EDMA_CMD);
1170                 pp->pp_flags |= MV_PP_FLAG_EDMA_EN;
1171         }
1172 }
1173
1174 static void mv_wait_for_edma_empty_idle(struct ata_port *ap)
1175 {
1176         void __iomem *port_mmio = mv_ap_base(ap);
1177         const u32 empty_idle = (EDMA_STATUS_CACHE_EMPTY | EDMA_STATUS_IDLE);
1178         const int per_loop = 5, timeout = (15 * 1000 / per_loop);
1179         int i;
1180
1181         /*
1182          * Wait for the EDMA engine to finish transactions in progress.
1183          * No idea what a good "timeout" value might be, but measurements
1184          * indicate that it often requires hundreds of microseconds
1185          * with two drives in-use.  So we use the 15msec value above
1186          * as a rough guess at what even more drives might require.
1187          */
1188         for (i = 0; i < timeout; ++i) {
1189                 u32 edma_stat = readl(port_mmio + EDMA_STATUS);
1190                 if ((edma_stat & empty_idle) == empty_idle)
1191                         break;
1192                 udelay(per_loop);
1193         }
1194         /* ata_port_printk(ap, KERN_INFO, "%s: %u+ usecs\n", __func__, i); */
1195 }
1196
1197 /**
1198  *      mv_stop_edma_engine - Disable eDMA engine
1199  *      @port_mmio: io base address
1200  *
1201  *      LOCKING:
1202  *      Inherited from caller.
1203  */
1204 static int mv_stop_edma_engine(void __iomem *port_mmio)
1205 {
1206         int i;
1207
1208         /* Disable eDMA.  The disable bit auto clears. */
1209         writelfl(EDMA_DS, port_mmio + EDMA_CMD);
1210
1211         /* Wait for the chip to confirm eDMA is off. */
1212         for (i = 10000; i > 0; i--) {
1213                 u32 reg = readl(port_mmio + EDMA_CMD);
1214                 if (!(reg & EDMA_EN))
1215                         return 0;
1216                 udelay(10);
1217         }
1218         return -EIO;
1219 }
1220
1221 static int mv_stop_edma(struct ata_port *ap)
1222 {
1223         void __iomem *port_mmio = mv_ap_base(ap);
1224         struct mv_port_priv *pp = ap->private_data;
1225         int err = 0;
1226
1227         if (!(pp->pp_flags & MV_PP_FLAG_EDMA_EN))
1228                 return 0;
1229         pp->pp_flags &= ~MV_PP_FLAG_EDMA_EN;
1230         mv_wait_for_edma_empty_idle(ap);
1231         if (mv_stop_edma_engine(port_mmio)) {
1232                 ata_port_printk(ap, KERN_ERR, "Unable to stop eDMA\n");
1233                 err = -EIO;
1234         }
1235         mv_edma_cfg(ap, 0, 0);
1236         return err;
1237 }
1238
1239 #ifdef ATA_DEBUG
1240 static void mv_dump_mem(void __iomem *start, unsigned bytes)
1241 {
1242         int b, w;
1243         for (b = 0; b < bytes; ) {
1244                 DPRINTK("%p: ", start + b);
1245                 for (w = 0; b < bytes && w < 4; w++) {
1246                         printk("%08x ", readl(start + b));
1247                         b += sizeof(u32);
1248                 }
1249                 printk("\n");
1250         }
1251 }
1252 #endif
1253
1254 static void mv_dump_pci_cfg(struct pci_dev *pdev, unsigned bytes)
1255 {
1256 #ifdef ATA_DEBUG
1257         int b, w;
1258         u32 dw;
1259         for (b = 0; b < bytes; ) {
1260                 DPRINTK("%02x: ", b);
1261                 for (w = 0; b < bytes && w < 4; w++) {
1262                         (void) pci_read_config_dword(pdev, b, &dw);
1263                         printk("%08x ", dw);
1264                         b += sizeof(u32);
1265                 }
1266                 printk("\n");
1267         }
1268 #endif
1269 }
1270 static void mv_dump_all_regs(void __iomem *mmio_base, int port,
1271                              struct pci_dev *pdev)
1272 {
1273 #ifdef ATA_DEBUG
1274         void __iomem *hc_base = mv_hc_base(mmio_base,
1275                                            port >> MV_PORT_HC_SHIFT);
1276         void __iomem *port_base;
1277         int start_port, num_ports, p, start_hc, num_hcs, hc;
1278
1279         if (0 > port) {
1280                 start_hc = start_port = 0;
1281                 num_ports = 8;          /* shld be benign for 4 port devs */
1282                 num_hcs = 2;
1283         } else {
1284                 start_hc = port >> MV_PORT_HC_SHIFT;
1285                 start_port = port;
1286                 num_ports = num_hcs = 1;
1287         }
1288         DPRINTK("All registers for port(s) %u-%u:\n", start_port,
1289                 num_ports > 1 ? num_ports - 1 : start_port);
1290
1291         if (NULL != pdev) {
1292                 DPRINTK("PCI config space regs:\n");
1293                 mv_dump_pci_cfg(pdev, 0x68);
1294         }
1295         DPRINTK("PCI regs:\n");
1296         mv_dump_mem(mmio_base+0xc00, 0x3c);
1297         mv_dump_mem(mmio_base+0xd00, 0x34);
1298         mv_dump_mem(mmio_base+0xf00, 0x4);
1299         mv_dump_mem(mmio_base+0x1d00, 0x6c);
1300         for (hc = start_hc; hc < start_hc + num_hcs; hc++) {
1301                 hc_base = mv_hc_base(mmio_base, hc);
1302                 DPRINTK("HC regs (HC %i):\n", hc);
1303                 mv_dump_mem(hc_base, 0x1c);
1304         }
1305         for (p = start_port; p < start_port + num_ports; p++) {
1306                 port_base = mv_port_base(mmio_base, p);
1307                 DPRINTK("EDMA regs (port %i):\n", p);
1308                 mv_dump_mem(port_base, 0x54);
1309                 DPRINTK("SATA regs (port %i):\n", p);
1310                 mv_dump_mem(port_base+0x300, 0x60);
1311         }
1312 #endif
1313 }
1314
1315 static unsigned int mv_scr_offset(unsigned int sc_reg_in)
1316 {
1317         unsigned int ofs;
1318
1319         switch (sc_reg_in) {
1320         case SCR_STATUS:
1321         case SCR_CONTROL:
1322         case SCR_ERROR:
1323                 ofs = SATA_STATUS + (sc_reg_in * sizeof(u32));
1324                 break;
1325         case SCR_ACTIVE:
1326                 ofs = SATA_ACTIVE;   /* active is not with the others */
1327                 break;
1328         default:
1329                 ofs = 0xffffffffU;
1330                 break;
1331         }
1332         return ofs;
1333 }
1334
1335 static int mv_scr_read(struct ata_link *link, unsigned int sc_reg_in, u32 *val)
1336 {
1337         unsigned int ofs = mv_scr_offset(sc_reg_in);
1338
1339         if (ofs != 0xffffffffU) {
1340                 *val = readl(mv_ap_base(link->ap) + ofs);
1341                 return 0;
1342         } else
1343                 return -EINVAL;
1344 }
1345
1346 static int mv_scr_write(struct ata_link *link, unsigned int sc_reg_in, u32 val)
1347 {
1348         unsigned int ofs = mv_scr_offset(sc_reg_in);
1349
1350         if (ofs != 0xffffffffU) {
1351                 void __iomem *addr = mv_ap_base(link->ap) + ofs;
1352                 if (sc_reg_in == SCR_CONTROL) {
1353                         /*
1354                          * Workaround for 88SX60x1 FEr SATA#26:
1355                          *
1356                          * COMRESETs have to take care not to accidently
1357                          * put the drive to sleep when writing SCR_CONTROL.
1358                          * Setting bits 12..15 prevents this problem.
1359                          *
1360                          * So if we see an outbound COMMRESET, set those bits.
1361                          * Ditto for the followup write that clears the reset.
1362                          *
1363                          * The proprietary driver does this for
1364                          * all chip versions, and so do we.
1365                          */
1366                         if ((val & 0xf) == 1 || (readl(addr) & 0xf) == 1)
1367                                 val |= 0xf000;
1368                 }
1369                 writelfl(val, addr);
1370                 return 0;
1371         } else
1372                 return -EINVAL;
1373 }
1374
1375 static void mv6_dev_config(struct ata_device *adev)
1376 {
1377         /*
1378          * Deal with Gen-II ("mv6") hardware quirks/restrictions:
1379          *
1380          * Gen-II does not support NCQ over a port multiplier
1381          *  (no FIS-based switching).
1382          */
1383         if (adev->flags & ATA_DFLAG_NCQ) {
1384                 if (sata_pmp_attached(adev->link->ap)) {
1385                         adev->flags &= ~ATA_DFLAG_NCQ;
1386                         ata_dev_printk(adev, KERN_INFO,
1387                                 "NCQ disabled for command-based switching\n");
1388                 }
1389         }
1390 }
1391
1392 static int mv_qc_defer(struct ata_queued_cmd *qc)
1393 {
1394         struct ata_link *link = qc->dev->link;
1395         struct ata_port *ap = link->ap;
1396         struct mv_port_priv *pp = ap->private_data;
1397
1398         /*
1399          * Don't allow new commands if we're in a delayed EH state
1400          * for NCQ and/or FIS-based switching.
1401          */
1402         if (pp->pp_flags & MV_PP_FLAG_DELAYED_EH)
1403                 return ATA_DEFER_PORT;
1404
1405         /* PIO commands need exclusive link: no other commands [DMA or PIO]
1406          * can run concurrently.
1407          * set excl_link when we want to send a PIO command in DMA mode
1408          * or a non-NCQ command in NCQ mode.
1409          * When we receive a command from that link, and there are no
1410          * outstanding commands, mark a flag to clear excl_link and let
1411          * the command go through.
1412          */
1413         if (unlikely(ap->excl_link)) {
1414                 if (link == ap->excl_link) {
1415                         if (ap->nr_active_links)
1416                                 return ATA_DEFER_PORT;
1417                         qc->flags |= ATA_QCFLAG_CLEAR_EXCL;
1418                         return 0;
1419                 } else
1420                         return ATA_DEFER_PORT;
1421         }
1422
1423         /*
1424          * If the port is completely idle, then allow the new qc.
1425          */
1426         if (ap->nr_active_links == 0)
1427                 return 0;
1428
1429         /*
1430          * The port is operating in host queuing mode (EDMA) with NCQ
1431          * enabled, allow multiple NCQ commands.  EDMA also allows
1432          * queueing multiple DMA commands but libata core currently
1433          * doesn't allow it.
1434          */
1435         if ((pp->pp_flags & MV_PP_FLAG_EDMA_EN) &&
1436             (pp->pp_flags & MV_PP_FLAG_NCQ_EN)) {
1437                 if (ata_is_ncq(qc->tf.protocol))
1438                         return 0;
1439                 else {
1440                         ap->excl_link = link;
1441                         return ATA_DEFER_PORT;
1442                 }
1443         }
1444
1445         return ATA_DEFER_PORT;
1446 }
1447
1448 static void mv_config_fbs(struct ata_port *ap, int want_ncq, int want_fbs)
1449 {
1450         struct mv_port_priv *pp = ap->private_data;
1451         void __iomem *port_mmio;
1452
1453         u32 fiscfg,   *old_fiscfg   = &pp->cached.fiscfg;
1454         u32 ltmode,   *old_ltmode   = &pp->cached.ltmode;
1455         u32 haltcond, *old_haltcond = &pp->cached.haltcond;
1456
1457         ltmode   = *old_ltmode & ~LTMODE_BIT8;
1458         haltcond = *old_haltcond | EDMA_ERR_DEV;
1459
1460         if (want_fbs) {
1461                 fiscfg = *old_fiscfg | FISCFG_SINGLE_SYNC;
1462                 ltmode = *old_ltmode | LTMODE_BIT8;
1463                 if (want_ncq)
1464                         haltcond &= ~EDMA_ERR_DEV;
1465                 else
1466                         fiscfg |=  FISCFG_WAIT_DEV_ERR;
1467         } else {
1468                 fiscfg = *old_fiscfg & ~(FISCFG_SINGLE_SYNC | FISCFG_WAIT_DEV_ERR);
1469         }
1470
1471         port_mmio = mv_ap_base(ap);
1472         mv_write_cached_reg(port_mmio + FISCFG, old_fiscfg, fiscfg);
1473         mv_write_cached_reg(port_mmio + LTMODE, old_ltmode, ltmode);
1474         mv_write_cached_reg(port_mmio + EDMA_HALTCOND, old_haltcond, haltcond);
1475 }
1476
1477 static void mv_60x1_errata_sata25(struct ata_port *ap, int want_ncq)
1478 {
1479         struct mv_host_priv *hpriv = ap->host->private_data;
1480         u32 old, new;
1481
1482         /* workaround for 88SX60x1 FEr SATA#25 (part 1) */
1483         old = readl(hpriv->base + GPIO_PORT_CTL);
1484         if (want_ncq)
1485                 new = old | (1 << 22);
1486         else
1487                 new = old & ~(1 << 22);
1488         if (new != old)
1489                 writel(new, hpriv->base + GPIO_PORT_CTL);
1490 }
1491
1492 /**
1493  *      mv_bmdma_enable - set a magic bit on GEN_IIE to allow bmdma
1494  *      @ap: Port being initialized
1495  *
1496  *      There are two DMA modes on these chips:  basic DMA, and EDMA.
1497  *
1498  *      Bit-0 of the "EDMA RESERVED" register enables/disables use
1499  *      of basic DMA on the GEN_IIE versions of the chips.
1500  *
1501  *      This bit survives EDMA resets, and must be set for basic DMA
1502  *      to function, and should be cleared when EDMA is active.
1503  */
1504 static void mv_bmdma_enable_iie(struct ata_port *ap, int enable_bmdma)
1505 {
1506         struct mv_port_priv *pp = ap->private_data;
1507         u32 new, *old = &pp->cached.unknown_rsvd;
1508
1509         if (enable_bmdma)
1510                 new = *old | 1;
1511         else
1512                 new = *old & ~1;
1513         mv_write_cached_reg(mv_ap_base(ap) + EDMA_UNKNOWN_RSVD, old, new);
1514 }
1515
1516 /*
1517  * SOC chips have an issue whereby the HDD LEDs don't always blink
1518  * during I/O when NCQ is enabled. Enabling a special "LED blink" mode
1519  * of the SOC takes care of it, generating a steady blink rate when
1520  * any drive on the chip is active.
1521  *
1522  * Unfortunately, the blink mode is a global hardware setting for the SOC,
1523  * so we must use it whenever at least one port on the SOC has NCQ enabled.
1524  *
1525  * We turn "LED blink" off when NCQ is not in use anywhere, because the normal
1526  * LED operation works then, and provides better (more accurate) feedback.
1527  *
1528  * Note that this code assumes that an SOC never has more than one HC onboard.
1529  */
1530 static void mv_soc_led_blink_enable(struct ata_port *ap)
1531 {
1532         struct ata_host *host = ap->host;
1533         struct mv_host_priv *hpriv = host->private_data;
1534         void __iomem *hc_mmio;
1535         u32 led_ctrl;
1536
1537         if (hpriv->hp_flags & MV_HP_QUIRK_LED_BLINK_EN)
1538                 return;
1539         hpriv->hp_flags |= MV_HP_QUIRK_LED_BLINK_EN;
1540         hc_mmio = mv_hc_base_from_port(mv_host_base(host), ap->port_no);
1541         led_ctrl = readl(hc_mmio + SOC_LED_CTRL);
1542         writel(led_ctrl | SOC_LED_CTRL_BLINK, hc_mmio + SOC_LED_CTRL);
1543 }
1544
1545 static void mv_soc_led_blink_disable(struct ata_port *ap)
1546 {
1547         struct ata_host *host = ap->host;
1548         struct mv_host_priv *hpriv = host->private_data;
1549         void __iomem *hc_mmio;
1550         u32 led_ctrl;
1551         unsigned int port;
1552
1553         if (!(hpriv->hp_flags & MV_HP_QUIRK_LED_BLINK_EN))
1554                 return;
1555
1556         /* disable led-blink only if no ports are using NCQ */
1557         for (port = 0; port < hpriv->n_ports; port++) {
1558                 struct ata_port *this_ap = host->ports[port];
1559                 struct mv_port_priv *pp = this_ap->private_data;
1560
1561                 if (pp->pp_flags & MV_PP_FLAG_NCQ_EN)
1562                         return;
1563         }
1564
1565         hpriv->hp_flags &= ~MV_HP_QUIRK_LED_BLINK_EN;
1566         hc_mmio = mv_hc_base_from_port(mv_host_base(host), ap->port_no);
1567         led_ctrl = readl(hc_mmio + SOC_LED_CTRL);
1568         writel(led_ctrl & ~SOC_LED_CTRL_BLINK, hc_mmio + SOC_LED_CTRL);
1569 }
1570
1571 static void mv_edma_cfg(struct ata_port *ap, int want_ncq, int want_edma)
1572 {
1573         u32 cfg;
1574         struct mv_port_priv *pp    = ap->private_data;
1575         struct mv_host_priv *hpriv = ap->host->private_data;
1576         void __iomem *port_mmio    = mv_ap_base(ap);
1577
1578         /* set up non-NCQ EDMA configuration */
1579         cfg = EDMA_CFG_Q_DEPTH;         /* always 0x1f for *all* chips */
1580         pp->pp_flags &=
1581           ~(MV_PP_FLAG_FBS_EN | MV_PP_FLAG_NCQ_EN | MV_PP_FLAG_FAKE_ATA_BUSY);
1582
1583         if (IS_GEN_I(hpriv))
1584                 cfg |= (1 << 8);        /* enab config burst size mask */
1585
1586         else if (IS_GEN_II(hpriv)) {
1587                 cfg |= EDMA_CFG_RD_BRST_EXT | EDMA_CFG_WR_BUFF_LEN;
1588                 mv_60x1_errata_sata25(ap, want_ncq);
1589
1590         } else if (IS_GEN_IIE(hpriv)) {
1591                 int want_fbs = sata_pmp_attached(ap);
1592                 /*
1593                  * Possible future enhancement:
1594                  *
1595                  * The chip can use FBS with non-NCQ, if we allow it,
1596                  * But first we need to have the error handling in place
1597                  * for this mode (datasheet section 7.3.15.4.2.3).
1598                  * So disallow non-NCQ FBS for now.
1599                  */
1600                 want_fbs &= want_ncq;
1601
1602                 mv_config_fbs(ap, want_ncq, want_fbs);
1603
1604                 if (want_fbs) {
1605                         pp->pp_flags |= MV_PP_FLAG_FBS_EN;
1606                         cfg |= EDMA_CFG_EDMA_FBS; /* FIS-based switching */
1607                 }
1608
1609                 cfg |= (1 << 23);       /* do not mask PM field in rx'd FIS */
1610                 if (want_edma) {
1611                         cfg |= (1 << 22); /* enab 4-entry host queue cache */
1612                         if (!IS_SOC(hpriv))
1613                                 cfg |= (1 << 18); /* enab early completion */
1614                 }
1615                 if (hpriv->hp_flags & MV_HP_CUT_THROUGH)
1616                         cfg |= (1 << 17); /* enab cut-thru (dis stor&forwrd) */
1617                 mv_bmdma_enable_iie(ap, !want_edma);
1618
1619                 if (IS_SOC(hpriv)) {
1620                         if (want_ncq)
1621                                 mv_soc_led_blink_enable(ap);
1622                         else
1623                                 mv_soc_led_blink_disable(ap);
1624                 }
1625         }
1626
1627         if (want_ncq) {
1628                 cfg |= EDMA_CFG_NCQ;
1629                 pp->pp_flags |=  MV_PP_FLAG_NCQ_EN;
1630         }
1631
1632         writelfl(cfg, port_mmio + EDMA_CFG);
1633 }
1634
1635 static void mv_port_free_dma_mem(struct ata_port *ap)
1636 {
1637         struct mv_host_priv *hpriv = ap->host->private_data;
1638         struct mv_port_priv *pp = ap->private_data;
1639         int tag;
1640
1641         if (pp->crqb) {
1642                 dma_pool_free(hpriv->crqb_pool, pp->crqb, pp->crqb_dma);
1643                 pp->crqb = NULL;
1644         }
1645         if (pp->crpb) {
1646                 dma_pool_free(hpriv->crpb_pool, pp->crpb, pp->crpb_dma);
1647                 pp->crpb = NULL;
1648         }
1649         /*
1650          * For GEN_I, there's no NCQ, so we have only a single sg_tbl.
1651          * For later hardware, we have one unique sg_tbl per NCQ tag.
1652          */
1653         for (tag = 0; tag < MV_MAX_Q_DEPTH; ++tag) {
1654                 if (pp->sg_tbl[tag]) {
1655                         if (tag == 0 || !IS_GEN_I(hpriv))
1656                                 dma_pool_free(hpriv->sg_tbl_pool,
1657                                               pp->sg_tbl[tag],
1658                                               pp->sg_tbl_dma[tag]);
1659                         pp->sg_tbl[tag] = NULL;
1660                 }
1661         }
1662 }
1663
1664 /**
1665  *      mv_port_start - Port specific init/start routine.
1666  *      @ap: ATA channel to manipulate
1667  *
1668  *      Allocate and point to DMA memory, init port private memory,
1669  *      zero indices.
1670  *
1671  *      LOCKING:
1672  *      Inherited from caller.
1673  */
1674 static int mv_port_start(struct ata_port *ap)
1675 {
1676         struct device *dev = ap->host->dev;
1677         struct mv_host_priv *hpriv = ap->host->private_data;
1678         struct mv_port_priv *pp;
1679         unsigned long flags;
1680         int tag;
1681
1682         pp = devm_kzalloc(dev, sizeof(*pp), GFP_KERNEL);
1683         if (!pp)
1684                 return -ENOMEM;
1685         ap->private_data = pp;
1686
1687         pp->crqb = dma_pool_alloc(hpriv->crqb_pool, GFP_KERNEL, &pp->crqb_dma);
1688         if (!pp->crqb)
1689                 return -ENOMEM;
1690         memset(pp->crqb, 0, MV_CRQB_Q_SZ);
1691
1692         pp->crpb = dma_pool_alloc(hpriv->crpb_pool, GFP_KERNEL, &pp->crpb_dma);
1693         if (!pp->crpb)
1694                 goto out_port_free_dma_mem;
1695         memset(pp->crpb, 0, MV_CRPB_Q_SZ);
1696
1697         /* 6041/6081 Rev. "C0" (and newer) are okay with async notify */
1698         if (hpriv->hp_flags & MV_HP_ERRATA_60X1C0)
1699                 ap->flags |= ATA_FLAG_AN;
1700         /*
1701          * For GEN_I, there's no NCQ, so we only allocate a single sg_tbl.
1702          * For later hardware, we need one unique sg_tbl per NCQ tag.
1703          */
1704         for (tag = 0; tag < MV_MAX_Q_DEPTH; ++tag) {
1705                 if (tag == 0 || !IS_GEN_I(hpriv)) {
1706                         pp->sg_tbl[tag] = dma_pool_alloc(hpriv->sg_tbl_pool,
1707                                               GFP_KERNEL, &pp->sg_tbl_dma[tag]);
1708                         if (!pp->sg_tbl[tag])
1709                                 goto out_port_free_dma_mem;
1710                 } else {
1711                         pp->sg_tbl[tag]     = pp->sg_tbl[0];
1712                         pp->sg_tbl_dma[tag] = pp->sg_tbl_dma[0];
1713                 }
1714         }
1715
1716         spin_lock_irqsave(ap->lock, flags);
1717         mv_save_cached_regs(ap);
1718         mv_edma_cfg(ap, 0, 0);
1719         spin_unlock_irqrestore(ap->lock, flags);
1720
1721         return 0;
1722
1723 out_port_free_dma_mem:
1724         mv_port_free_dma_mem(ap);
1725         return -ENOMEM;
1726 }
1727
1728 /**
1729  *      mv_port_stop - Port specific cleanup/stop routine.
1730  *      @ap: ATA channel to manipulate
1731  *
1732  *      Stop DMA, cleanup port memory.
1733  *
1734  *      LOCKING:
1735  *      This routine uses the host lock to protect the DMA stop.
1736  */
1737 static void mv_port_stop(struct ata_port *ap)
1738 {
1739         unsigned long flags;
1740
1741         spin_lock_irqsave(ap->lock, flags);
1742         mv_stop_edma(ap);
1743         mv_enable_port_irqs(ap, 0);
1744         spin_unlock_irqrestore(ap->lock, flags);
1745         mv_port_free_dma_mem(ap);
1746 }
1747
1748 /**
1749  *      mv_fill_sg - Fill out the Marvell ePRD (scatter gather) entries
1750  *      @qc: queued command whose SG list to source from
1751  *
1752  *      Populate the SG list and mark the last entry.
1753  *
1754  *      LOCKING:
1755  *      Inherited from caller.
1756  */
1757 static void mv_fill_sg(struct ata_queued_cmd *qc)
1758 {
1759         struct mv_port_priv *pp = qc->ap->private_data;
1760         struct scatterlist *sg;
1761         struct mv_sg *mv_sg, *last_sg = NULL;
1762         unsigned int si;
1763
1764         mv_sg = pp->sg_tbl[qc->tag];
1765         for_each_sg(qc->sg, sg, qc->n_elem, si) {
1766                 dma_addr_t addr = sg_dma_address(sg);
1767                 u32 sg_len = sg_dma_len(sg);
1768
1769                 while (sg_len) {
1770                         u32 offset = addr & 0xffff;
1771                         u32 len = sg_len;
1772
1773                         if (offset + len > 0x10000)
1774                                 len = 0x10000 - offset;
1775
1776                         mv_sg->addr = cpu_to_le32(addr & 0xffffffff);
1777                         mv_sg->addr_hi = cpu_to_le32((addr >> 16) >> 16);
1778                         mv_sg->flags_size = cpu_to_le32(len & 0xffff);
1779                         mv_sg->reserved = 0;
1780
1781                         sg_len -= len;
1782                         addr += len;
1783
1784                         last_sg = mv_sg;
1785                         mv_sg++;
1786                 }
1787         }
1788
1789         if (likely(last_sg))
1790                 last_sg->flags_size |= cpu_to_le32(EPRD_FLAG_END_OF_TBL);
1791         mb(); /* ensure data structure is visible to the chipset */
1792 }
1793
1794 static void mv_crqb_pack_cmd(__le16 *cmdw, u8 data, u8 addr, unsigned last)
1795 {
1796         u16 tmp = data | (addr << CRQB_CMD_ADDR_SHIFT) | CRQB_CMD_CS |
1797                 (last ? CRQB_CMD_LAST : 0);
1798         *cmdw = cpu_to_le16(tmp);
1799 }
1800
1801 /**
1802  *      mv_sff_irq_clear - Clear hardware interrupt after DMA.
1803  *      @ap: Port associated with this ATA transaction.
1804  *
1805  *      We need this only for ATAPI bmdma transactions,
1806  *      as otherwise we experience spurious interrupts
1807  *      after libata-sff handles the bmdma interrupts.
1808  */
1809 static void mv_sff_irq_clear(struct ata_port *ap)
1810 {
1811         mv_clear_and_enable_port_irqs(ap, mv_ap_base(ap), ERR_IRQ);
1812 }
1813
1814 /**
1815  *      mv_check_atapi_dma - Filter ATAPI cmds which are unsuitable for DMA.
1816  *      @qc: queued command to check for chipset/DMA compatibility.
1817  *
1818  *      The bmdma engines cannot handle speculative data sizes
1819  *      (bytecount under/over flow).  So only allow DMA for
1820  *      data transfer commands with known data sizes.
1821  *
1822  *      LOCKING:
1823  *      Inherited from caller.
1824  */
1825 static int mv_check_atapi_dma(struct ata_queued_cmd *qc)
1826 {
1827         struct scsi_cmnd *scmd = qc->scsicmd;
1828
1829         if (scmd) {
1830                 switch (scmd->cmnd[0]) {
1831                 case READ_6:
1832                 case READ_10:
1833                 case READ_12:
1834                 case WRITE_6:
1835                 case WRITE_10:
1836                 case WRITE_12:
1837                 case GPCMD_READ_CD:
1838                 case GPCMD_SEND_DVD_STRUCTURE:
1839                 case GPCMD_SEND_CUE_SHEET:
1840                         return 0; /* DMA is safe */
1841                 }
1842         }
1843         return -EOPNOTSUPP; /* use PIO instead */
1844 }
1845
1846 /**
1847  *      mv_bmdma_setup - Set up BMDMA transaction
1848  *      @qc: queued command to prepare DMA for.
1849  *
1850  *      LOCKING:
1851  *      Inherited from caller.
1852  */
1853 static void mv_bmdma_setup(struct ata_queued_cmd *qc)
1854 {
1855         struct ata_port *ap = qc->ap;
1856         void __iomem *port_mmio = mv_ap_base(ap);
1857         struct mv_port_priv *pp = ap->private_data;
1858
1859         mv_fill_sg(qc);
1860
1861         /* clear all DMA cmd bits */
1862         writel(0, port_mmio + BMDMA_CMD);
1863
1864         /* load PRD table addr. */
1865         writel((pp->sg_tbl_dma[qc->tag] >> 16) >> 16,
1866                 port_mmio + BMDMA_PRD_HIGH);
1867         writelfl(pp->sg_tbl_dma[qc->tag],
1868                 port_mmio + BMDMA_PRD_LOW);
1869
1870         /* issue r/w command */
1871         ap->ops->sff_exec_command(ap, &qc->tf);
1872 }
1873
1874 /**
1875  *      mv_bmdma_start - Start a BMDMA transaction
1876  *      @qc: queued command to start DMA on.
1877  *
1878  *      LOCKING:
1879  *      Inherited from caller.
1880  */
1881 static void mv_bmdma_start(struct ata_queued_cmd *qc)
1882 {
1883         struct ata_port *ap = qc->ap;
1884         void __iomem *port_mmio = mv_ap_base(ap);
1885         unsigned int rw = (qc->tf.flags & ATA_TFLAG_WRITE);
1886         u32 cmd = (rw ? 0 : ATA_DMA_WR) | ATA_DMA_START;
1887
1888         /* start host DMA transaction */
1889         writelfl(cmd, port_mmio + BMDMA_CMD);
1890 }
1891
1892 /**
1893  *      mv_bmdma_stop - Stop BMDMA transfer
1894  *      @qc: queued command to stop DMA on.
1895  *
1896  *      Clears the ATA_DMA_START flag in the bmdma control register
1897  *
1898  *      LOCKING:
1899  *      Inherited from caller.
1900  */
1901 static void mv_bmdma_stop(struct ata_queued_cmd *qc)
1902 {
1903         struct ata_port *ap = qc->ap;
1904         void __iomem *port_mmio = mv_ap_base(ap);
1905         u32 cmd;
1906
1907         /* clear start/stop bit */
1908         cmd = readl(port_mmio + BMDMA_CMD);
1909         cmd &= ~ATA_DMA_START;
1910         writelfl(cmd, port_mmio + BMDMA_CMD);
1911
1912         /* one-PIO-cycle guaranteed wait, per spec, for HDMA1:0 transition */
1913         ata_sff_dma_pause(ap);
1914 }
1915
1916 /**
1917  *      mv_bmdma_status - Read BMDMA status
1918  *      @ap: port for which to retrieve DMA status.
1919  *
1920  *      Read and return equivalent of the sff BMDMA status register.
1921  *
1922  *      LOCKING:
1923  *      Inherited from caller.
1924  */
1925 static u8 mv_bmdma_status(struct ata_port *ap)
1926 {
1927         void __iomem *port_mmio = mv_ap_base(ap);
1928         u32 reg, status;
1929
1930         /*
1931          * Other bits are valid only if ATA_DMA_ACTIVE==0,
1932          * and the ATA_DMA_INTR bit doesn't exist.
1933          */
1934         reg = readl(port_mmio + BMDMA_STATUS);
1935         if (reg & ATA_DMA_ACTIVE)
1936                 status = ATA_DMA_ACTIVE;
1937         else
1938                 status = (reg & ATA_DMA_ERR) | ATA_DMA_INTR;
1939         return status;
1940 }
1941
1942 static void mv_rw_multi_errata_sata24(struct ata_queued_cmd *qc)
1943 {
1944         struct ata_taskfile *tf = &qc->tf;
1945         /*
1946          * Workaround for 88SX60x1 FEr SATA#24.
1947          *
1948          * Chip may corrupt WRITEs if multi_count >= 4kB.
1949          * Note that READs are unaffected.
1950          *
1951          * It's not clear if this errata really means "4K bytes",
1952          * or if it always happens for multi_count > 7
1953          * regardless of device sector_size.
1954          *
1955          * So, for safety, any write with multi_count > 7
1956          * gets converted here into a regular PIO write instead:
1957          */
1958         if ((tf->flags & ATA_TFLAG_WRITE) && is_multi_taskfile(tf)) {
1959                 if (qc->dev->multi_count > 7) {
1960                         switch (tf->command) {
1961                         case ATA_CMD_WRITE_MULTI:
1962                                 tf->command = ATA_CMD_PIO_WRITE;
1963                                 break;
1964                         case ATA_CMD_WRITE_MULTI_FUA_EXT:
1965                                 tf->flags &= ~ATA_TFLAG_FUA; /* ugh */
1966                                 /* fall through */
1967                         case ATA_CMD_WRITE_MULTI_EXT:
1968                                 tf->command = ATA_CMD_PIO_WRITE_EXT;
1969                                 break;
1970                         }
1971                 }
1972         }
1973 }
1974
1975 /**
1976  *      mv_qc_prep - Host specific command preparation.
1977  *      @qc: queued command to prepare
1978  *
1979  *      This routine simply redirects to the general purpose routine
1980  *      if command is not DMA.  Else, it handles prep of the CRQB
1981  *      (command request block), does some sanity checking, and calls
1982  *      the SG load routine.
1983  *
1984  *      LOCKING:
1985  *      Inherited from caller.
1986  */
1987 static void mv_qc_prep(struct ata_queued_cmd *qc)
1988 {
1989         struct ata_port *ap = qc->ap;
1990         struct mv_port_priv *pp = ap->private_data;
1991         __le16 *cw;
1992         struct ata_taskfile *tf = &qc->tf;
1993         u16 flags = 0;
1994         unsigned in_index;
1995
1996         switch (tf->protocol) {
1997         case ATA_PROT_DMA:
1998         case ATA_PROT_NCQ:
1999                 break;  /* continue below */
2000         case ATA_PROT_PIO:
2001                 mv_rw_multi_errata_sata24(qc);
2002                 return;
2003         default:
2004                 return;
2005         }
2006
2007         /* Fill in command request block
2008          */
2009         if (!(tf->flags & ATA_TFLAG_WRITE))
2010                 flags |= CRQB_FLAG_READ;
2011         WARN_ON(MV_MAX_Q_DEPTH <= qc->tag);
2012         flags |= qc->tag << CRQB_TAG_SHIFT;
2013         flags |= (qc->dev->link->pmp & 0xf) << CRQB_PMP_SHIFT;
2014
2015         /* get current queue index from software */
2016         in_index = pp->req_idx;
2017
2018         pp->crqb[in_index].sg_addr =
2019                 cpu_to_le32(pp->sg_tbl_dma[qc->tag] & 0xffffffff);
2020         pp->crqb[in_index].sg_addr_hi =
2021                 cpu_to_le32((pp->sg_tbl_dma[qc->tag] >> 16) >> 16);
2022         pp->crqb[in_index].ctrl_flags = cpu_to_le16(flags);
2023
2024         cw = &pp->crqb[in_index].ata_cmd[0];
2025
2026         /* Sadly, the CRQB cannot accomodate all registers--there are
2027          * only 11 bytes...so we must pick and choose required
2028          * registers based on the command.  So, we drop feature and
2029          * hob_feature for [RW] DMA commands, but they are needed for
2030          * NCQ.  NCQ will drop hob_nsect, which is not needed there
2031          * (nsect is used only for the tag; feat/hob_feat hold true nsect).
2032          */
2033         switch (tf->command) {
2034         case ATA_CMD_READ:
2035         case ATA_CMD_READ_EXT:
2036         case ATA_CMD_WRITE:
2037         case ATA_CMD_WRITE_EXT:
2038         case ATA_CMD_WRITE_FUA_EXT:
2039                 mv_crqb_pack_cmd(cw++, tf->hob_nsect, ATA_REG_NSECT, 0);
2040                 break;
2041         case ATA_CMD_FPDMA_READ:
2042         case ATA_CMD_FPDMA_WRITE:
2043                 mv_crqb_pack_cmd(cw++, tf->hob_feature, ATA_REG_FEATURE, 0);
2044                 mv_crqb_pack_cmd(cw++, tf->feature, ATA_REG_FEATURE, 0);
2045                 break;
2046         default:
2047                 /* The only other commands EDMA supports in non-queued and
2048                  * non-NCQ mode are: [RW] STREAM DMA and W DMA FUA EXT, none
2049                  * of which are defined/used by Linux.  If we get here, this
2050                  * driver needs work.
2051                  *
2052                  * FIXME: modify libata to give qc_prep a return value and
2053                  * return error here.
2054                  */
2055                 BUG_ON(tf->command);
2056                 break;
2057         }
2058         mv_crqb_pack_cmd(cw++, tf->nsect, ATA_REG_NSECT, 0);
2059         mv_crqb_pack_cmd(cw++, tf->hob_lbal, ATA_REG_LBAL, 0);
2060         mv_crqb_pack_cmd(cw++, tf->lbal, ATA_REG_LBAL, 0);
2061         mv_crqb_pack_cmd(cw++, tf->hob_lbam, ATA_REG_LBAM, 0);
2062         mv_crqb_pack_cmd(cw++, tf->lbam, ATA_REG_LBAM, 0);
2063         mv_crqb_pack_cmd(cw++, tf->hob_lbah, ATA_REG_LBAH, 0);
2064         mv_crqb_pack_cmd(cw++, tf->lbah, ATA_REG_LBAH, 0);
2065         mv_crqb_pack_cmd(cw++, tf->device, ATA_REG_DEVICE, 0);
2066         mv_crqb_pack_cmd(cw++, tf->command, ATA_REG_CMD, 1);    /* last */
2067
2068         if (!(qc->flags & ATA_QCFLAG_DMAMAP))
2069                 return;
2070         mv_fill_sg(qc);
2071 }
2072
2073 /**
2074  *      mv_qc_prep_iie - Host specific command preparation.
2075  *      @qc: queued command to prepare
2076  *
2077  *      This routine simply redirects to the general purpose routine
2078  *      if command is not DMA.  Else, it handles prep of the CRQB
2079  *      (command request block), does some sanity checking, and calls
2080  *      the SG load routine.
2081  *
2082  *      LOCKING:
2083  *      Inherited from caller.
2084  */
2085 static void mv_qc_prep_iie(struct ata_queued_cmd *qc)
2086 {
2087         struct ata_port *ap = qc->ap;
2088         struct mv_port_priv *pp = ap->private_data;
2089         struct mv_crqb_iie *crqb;
2090         struct ata_taskfile *tf = &qc->tf;
2091         unsigned in_index;
2092         u32 flags = 0;
2093
2094         if ((tf->protocol != ATA_PROT_DMA) &&
2095             (tf->protocol != ATA_PROT_NCQ))
2096                 return;
2097
2098         /* Fill in Gen IIE command request block */
2099         if (!(tf->flags & ATA_TFLAG_WRITE))
2100                 flags |= CRQB_FLAG_READ;
2101
2102         WARN_ON(MV_MAX_Q_DEPTH <= qc->tag);
2103         flags |= qc->tag << CRQB_TAG_SHIFT;
2104         flags |= qc->tag << CRQB_HOSTQ_SHIFT;
2105         flags |= (qc->dev->link->pmp & 0xf) << CRQB_PMP_SHIFT;
2106
2107         /* get current queue index from software */
2108         in_index = pp->req_idx;
2109
2110         crqb = (struct mv_crqb_iie *) &pp->crqb[in_index];
2111         crqb->addr = cpu_to_le32(pp->sg_tbl_dma[qc->tag] & 0xffffffff);
2112         crqb->addr_hi = cpu_to_le32((pp->sg_tbl_dma[qc->tag] >> 16) >> 16);
2113         crqb->flags = cpu_to_le32(flags);
2114
2115         crqb->ata_cmd[0] = cpu_to_le32(
2116                         (tf->command << 16) |
2117                         (tf->feature << 24)
2118                 );
2119         crqb->ata_cmd[1] = cpu_to_le32(
2120                         (tf->lbal << 0) |
2121                         (tf->lbam << 8) |
2122                         (tf->lbah << 16) |
2123                         (tf->device << 24)
2124                 );
2125         crqb->ata_cmd[2] = cpu_to_le32(
2126                         (tf->hob_lbal << 0) |
2127                         (tf->hob_lbam << 8) |
2128                         (tf->hob_lbah << 16) |
2129                         (tf->hob_feature << 24)
2130                 );
2131         crqb->ata_cmd[3] = cpu_to_le32(
2132                         (tf->nsect << 0) |
2133                         (tf->hob_nsect << 8)
2134                 );
2135
2136         if (!(qc->flags & ATA_QCFLAG_DMAMAP))
2137                 return;
2138         mv_fill_sg(qc);
2139 }
2140
2141 /**
2142  *      mv_sff_check_status - fetch device status, if valid
2143  *      @ap: ATA port to fetch status from
2144  *
2145  *      When using command issue via mv_qc_issue_fis(),
2146  *      the initial ATA_BUSY state does not show up in the
2147  *      ATA status (shadow) register.  This can confuse libata!
2148  *
2149  *      So we have a hook here to fake ATA_BUSY for that situation,
2150  *      until the first time a BUSY, DRQ, or ERR bit is seen.
2151  *
2152  *      The rest of the time, it simply returns the ATA status register.
2153  */
2154 static u8 mv_sff_check_status(struct ata_port *ap)
2155 {
2156         u8 stat = ioread8(ap->ioaddr.status_addr);
2157         struct mv_port_priv *pp = ap->private_data;
2158
2159         if (pp->pp_flags & MV_PP_FLAG_FAKE_ATA_BUSY) {
2160                 if (stat & (ATA_BUSY | ATA_DRQ | ATA_ERR))
2161                         pp->pp_flags &= ~MV_PP_FLAG_FAKE_ATA_BUSY;
2162                 else
2163                         stat = ATA_BUSY;
2164         }
2165         return stat;
2166 }
2167
2168 /**
2169  *      mv_send_fis - Send a FIS, using the "Vendor-Unique FIS" register
2170  *      @fis: fis to be sent
2171  *      @nwords: number of 32-bit words in the fis
2172  */
2173 static unsigned int mv_send_fis(struct ata_port *ap, u32 *fis, int nwords)
2174 {
2175         void __iomem *port_mmio = mv_ap_base(ap);
2176         u32 ifctl, old_ifctl, ifstat;
2177         int i, timeout = 200, final_word = nwords - 1;
2178
2179         /* Initiate FIS transmission mode */
2180         old_ifctl = readl(port_mmio + SATA_IFCTL);
2181         ifctl = 0x100 | (old_ifctl & 0xf);
2182         writelfl(ifctl, port_mmio + SATA_IFCTL);
2183
2184         /* Send all words of the FIS except for the final word */
2185         for (i = 0; i < final_word; ++i)
2186                 writel(fis[i], port_mmio + VENDOR_UNIQUE_FIS);
2187
2188         /* Flag end-of-transmission, and then send the final word */
2189         writelfl(ifctl | 0x200, port_mmio + SATA_IFCTL);
2190         writelfl(fis[final_word], port_mmio + VENDOR_UNIQUE_FIS);
2191
2192         /*
2193          * Wait for FIS transmission to complete.
2194          * This typically takes just a single iteration.
2195          */
2196         do {
2197                 ifstat = readl(port_mmio + SATA_IFSTAT);
2198         } while (!(ifstat & 0x1000) && --timeout);
2199
2200         /* Restore original port configuration */
2201         writelfl(old_ifctl, port_mmio + SATA_IFCTL);
2202
2203         /* See if it worked */
2204         if ((ifstat & 0x3000) != 0x1000) {
2205                 ata_port_printk(ap, KERN_WARNING,
2206                                 "%s transmission error, ifstat=%08x\n",
2207                                 __func__, ifstat);
2208                 return AC_ERR_OTHER;
2209         }
2210         return 0;
2211 }
2212
2213 /**
2214  *      mv_qc_issue_fis - Issue a command directly as a FIS
2215  *      @qc: queued command to start
2216  *
2217  *      Note that the ATA shadow registers are not updated
2218  *      after command issue, so the device will appear "READY"
2219  *      if polled, even while it is BUSY processing the command.
2220  *
2221  *      So we use a status hook to fake ATA_BUSY until the drive changes state.
2222  *
2223  *      Note: we don't get updated shadow regs on *completion*
2224  *      of non-data commands. So avoid sending them via this function,
2225  *      as they will appear to have completed immediately.
2226  *
2227  *      GEN_IIE has special registers that we could get the result tf from,
2228  *      but earlier chipsets do not.  For now, we ignore those registers.
2229  */
2230 static unsigned int mv_qc_issue_fis(struct ata_queued_cmd *qc)
2231 {
2232         struct ata_port *ap = qc->ap;
2233         struct mv_port_priv *pp = ap->private_data;
2234         struct ata_link *link = qc->dev->link;
2235         u32 fis[5];
2236         int err = 0;
2237
2238         ata_tf_to_fis(&qc->tf, link->pmp, 1, (void *)fis);
2239         err = mv_send_fis(ap, fis, ARRAY_SIZE(fis));
2240         if (err)
2241                 return err;
2242
2243         switch (qc->tf.protocol) {
2244         case ATAPI_PROT_PIO:
2245                 pp->pp_flags |= MV_PP_FLAG_FAKE_ATA_BUSY;
2246                 /* fall through */
2247         case ATAPI_PROT_NODATA:
2248                 ap->hsm_task_state = HSM_ST_FIRST;
2249                 break;
2250         case ATA_PROT_PIO:
2251                 pp->pp_flags |= MV_PP_FLAG_FAKE_ATA_BUSY;
2252                 if (qc->tf.flags & ATA_TFLAG_WRITE)
2253                         ap->hsm_task_state = HSM_ST_FIRST;
2254                 else
2255                         ap->hsm_task_state = HSM_ST;
2256                 break;
2257         default:
2258                 ap->hsm_task_state = HSM_ST_LAST;
2259                 break;
2260         }
2261
2262         if (qc->tf.flags & ATA_TFLAG_POLLING)
2263                 ata_sff_queue_pio_task(ap, 0);
2264         return 0;
2265 }
2266
2267 /**
2268  *      mv_qc_issue - Initiate a command to the host
2269  *      @qc: queued command to start
2270  *
2271  *      This routine simply redirects to the general purpose routine
2272  *      if command is not DMA.  Else, it sanity checks our local
2273  *      caches of the request producer/consumer indices then enables
2274  *      DMA and bumps the request producer index.
2275  *
2276  *      LOCKING:
2277  *      Inherited from caller.
2278  */
2279 static unsigned int mv_qc_issue(struct ata_queued_cmd *qc)
2280 {
2281         static int limit_warnings = 10;
2282         struct ata_port *ap = qc->ap;
2283         void __iomem *port_mmio = mv_ap_base(ap);
2284         struct mv_port_priv *pp = ap->private_data;
2285         u32 in_index;
2286         unsigned int port_irqs;
2287
2288         pp->pp_flags &= ~MV_PP_FLAG_FAKE_ATA_BUSY; /* paranoia */
2289
2290         switch (qc->tf.protocol) {
2291         case ATA_PROT_DMA:
2292         case ATA_PROT_NCQ:
2293                 mv_start_edma(ap, port_mmio, pp, qc->tf.protocol);
2294                 pp->req_idx = (pp->req_idx + 1) & MV_MAX_Q_DEPTH_MASK;
2295                 in_index = pp->req_idx << EDMA_REQ_Q_PTR_SHIFT;
2296
2297                 /* Write the request in pointer to kick the EDMA to life */
2298                 writelfl((pp->crqb_dma & EDMA_REQ_Q_BASE_LO_MASK) | in_index,
2299                                         port_mmio + EDMA_REQ_Q_IN_PTR);
2300                 return 0;
2301
2302         case ATA_PROT_PIO:
2303                 /*
2304                  * Errata SATA#16, SATA#24: warn if multiple DRQs expected.
2305                  *
2306                  * Someday, we might implement special polling workarounds
2307                  * for these, but it all seems rather unnecessary since we
2308                  * normally use only DMA for commands which transfer more
2309                  * than a single block of data.
2310                  *
2311                  * Much of the time, this could just work regardless.
2312                  * So for now, just log the incident, and allow the attempt.
2313                  */
2314                 if (limit_warnings > 0 && (qc->nbytes / qc->sect_size) > 1) {
2315                         --limit_warnings;
2316                         ata_link_printk(qc->dev->link, KERN_WARNING, DRV_NAME
2317                                         ": attempting PIO w/multiple DRQ: "
2318                                         "this may fail due to h/w errata\n");
2319                 }
2320                 /* drop through */
2321         case ATA_PROT_NODATA:
2322         case ATAPI_PROT_PIO:
2323         case ATAPI_PROT_NODATA:
2324                 if (ap->flags & ATA_FLAG_PIO_POLLING)
2325                         qc->tf.flags |= ATA_TFLAG_POLLING;
2326                 break;
2327         }
2328
2329         if (qc->tf.flags & ATA_TFLAG_POLLING)
2330                 port_irqs = ERR_IRQ;    /* mask device interrupt when polling */
2331         else
2332                 port_irqs = ERR_IRQ | DONE_IRQ; /* unmask all interrupts */
2333
2334         /*
2335          * We're about to send a non-EDMA capable command to the
2336          * port.  Turn off EDMA so there won't be problems accessing
2337          * shadow block, etc registers.
2338          */
2339         mv_stop_edma(ap);
2340         mv_clear_and_enable_port_irqs(ap, mv_ap_base(ap), port_irqs);
2341         mv_pmp_select(ap, qc->dev->link->pmp);
2342
2343         if (qc->tf.command == ATA_CMD_READ_LOG_EXT) {
2344                 struct mv_host_priv *hpriv = ap->host->private_data;
2345                 /*
2346                  * Workaround for 88SX60x1 FEr SATA#25 (part 2).
2347                  *
2348                  * After any NCQ error, the READ_LOG_EXT command
2349                  * from libata-eh *must* use mv_qc_issue_fis().
2350                  * Otherwise it might fail, due to chip errata.
2351                  *
2352                  * Rather than special-case it, we'll just *always*
2353                  * use this method here for READ_LOG_EXT, making for
2354                  * easier testing.
2355                  */
2356                 if (IS_GEN_II(hpriv))
2357                         return mv_qc_issue_fis(qc);
2358         }
2359         return ata_bmdma_qc_issue(qc);
2360 }
2361
2362 static struct ata_queued_cmd *mv_get_active_qc(struct ata_port *ap)
2363 {
2364         struct mv_port_priv *pp = ap->private_data;
2365         struct ata_queued_cmd *qc;
2366
2367         if (pp->pp_flags & MV_PP_FLAG_NCQ_EN)
2368                 return NULL;
2369         qc = ata_qc_from_tag(ap, ap->link.active_tag);
2370         if (qc && !(qc->tf.flags & ATA_TFLAG_POLLING))
2371                 return qc;
2372         return NULL;
2373 }
2374
2375 static void mv_pmp_error_handler(struct ata_port *ap)
2376 {
2377         unsigned int pmp, pmp_map;
2378         struct mv_port_priv *pp = ap->private_data;
2379
2380         if (pp->pp_flags & MV_PP_FLAG_DELAYED_EH) {
2381                 /*
2382                  * Perform NCQ error analysis on failed PMPs
2383                  * before we freeze the port entirely.
2384                  *
2385                  * The failed PMPs are marked earlier by mv_pmp_eh_prep().
2386                  */
2387                 pmp_map = pp->delayed_eh_pmp_map;
2388                 pp->pp_flags &= ~MV_PP_FLAG_DELAYED_EH;
2389                 for (pmp = 0; pmp_map != 0; pmp++) {
2390                         unsigned int this_pmp = (1 << pmp);
2391                         if (pmp_map & this_pmp) {
2392                                 struct ata_link *link = &ap->pmp_link[pmp];
2393                                 pmp_map &= ~this_pmp;
2394                                 ata_eh_analyze_ncq_error(link);
2395                         }
2396                 }
2397                 ata_port_freeze(ap);
2398         }
2399         sata_pmp_error_handler(ap);
2400 }
2401
2402 static unsigned int mv_get_err_pmp_map(struct ata_port *ap)
2403 {
2404         void __iomem *port_mmio = mv_ap_base(ap);
2405
2406         return readl(port_mmio + SATA_TESTCTL) >> 16;
2407 }
2408
2409 static void mv_pmp_eh_prep(struct ata_port *ap, unsigned int pmp_map)
2410 {
2411         struct ata_eh_info *ehi;
2412         unsigned int pmp;
2413
2414         /*
2415          * Initialize EH info for PMPs which saw device errors
2416          */
2417         ehi = &ap->link.eh_info;
2418         for (pmp = 0; pmp_map != 0; pmp++) {
2419                 unsigned int this_pmp = (1 << pmp);
2420                 if (pmp_map & this_pmp) {
2421                         struct ata_link *link = &ap->pmp_link[pmp];
2422
2423                         pmp_map &= ~this_pmp;
2424                         ehi = &link->eh_info;
2425                         ata_ehi_clear_desc(ehi);
2426                         ata_ehi_push_desc(ehi, "dev err");
2427                         ehi->err_mask |= AC_ERR_DEV;
2428                         ehi->action |= ATA_EH_RESET;
2429                         ata_link_abort(link);
2430                 }
2431         }
2432 }
2433
2434 static int mv_req_q_empty(struct ata_port *ap)
2435 {
2436         void __iomem *port_mmio = mv_ap_base(ap);
2437         u32 in_ptr, out_ptr;
2438
2439         in_ptr  = (readl(port_mmio + EDMA_REQ_Q_IN_PTR)
2440                         >> EDMA_REQ_Q_PTR_SHIFT) & MV_MAX_Q_DEPTH_MASK;
2441         out_ptr = (readl(port_mmio + EDMA_REQ_Q_OUT_PTR)
2442                         >> EDMA_REQ_Q_PTR_SHIFT) & MV_MAX_Q_DEPTH_MASK;
2443         return (in_ptr == out_ptr);     /* 1 == queue_is_empty */
2444 }
2445
2446 static int mv_handle_fbs_ncq_dev_err(struct ata_port *ap)
2447 {
2448         struct mv_port_priv *pp = ap->private_data;
2449         int failed_links;
2450         unsigned int old_map, new_map;
2451
2452         /*
2453          * Device error during FBS+NCQ operation:
2454          *
2455          * Set a port flag to prevent further I/O being enqueued.
2456          * Leave the EDMA running to drain outstanding commands from this port.
2457          * Perform the post-mortem/EH only when all responses are complete.
2458          * Follow recovery sequence from 6042/7042 datasheet (7.3.15.4.2.2).
2459          */
2460         if (!(pp->pp_flags & MV_PP_FLAG_DELAYED_EH)) {
2461                 pp->pp_flags |= MV_PP_FLAG_DELAYED_EH;
2462                 pp->delayed_eh_pmp_map = 0;
2463         }
2464         old_map = pp->delayed_eh_pmp_map;
2465         new_map = old_map | mv_get_err_pmp_map(ap);
2466
2467         if (old_map != new_map) {
2468                 pp->delayed_eh_pmp_map = new_map;
2469                 mv_pmp_eh_prep(ap, new_map & ~old_map);
2470         }
2471         failed_links = hweight16(new_map);
2472
2473         ata_port_printk(ap, KERN_INFO, "%s: pmp_map=%04x qc_map=%04x "
2474                         "failed_links=%d nr_active_links=%d\n",
2475                         __func__, pp->delayed_eh_pmp_map,
2476                         ap->qc_active, failed_links,
2477                         ap->nr_active_links);
2478
2479         if (ap->nr_active_links <= failed_links && mv_req_q_empty(ap)) {
2480                 mv_process_crpb_entries(ap, pp);
2481                 mv_stop_edma(ap);
2482                 mv_eh_freeze(ap);
2483                 ata_port_printk(ap, KERN_INFO, "%s: done\n", __func__);
2484                 return 1;       /* handled */
2485         }
2486         ata_port_printk(ap, KERN_INFO, "%s: waiting\n", __func__);
2487         return 1;       /* handled */
2488 }
2489
2490 static int mv_handle_fbs_non_ncq_dev_err(struct ata_port *ap)
2491 {
2492         /*
2493          * Possible future enhancement:
2494          *
2495          * FBS+non-NCQ operation is not yet implemented.
2496          * See related notes in mv_edma_cfg().
2497          *
2498          * Device error during FBS+non-NCQ operation:
2499          *
2500          * We need to snapshot the shadow registers for each failed command.
2501          * Follow recovery sequence from 6042/7042 datasheet (7.3.15.4.2.3).
2502          */
2503         return 0;       /* not handled */
2504 }
2505
2506 static int mv_handle_dev_err(struct ata_port *ap, u32 edma_err_cause)
2507 {
2508         struct mv_port_priv *pp = ap->private_data;
2509
2510         if (!(pp->pp_flags & MV_PP_FLAG_EDMA_EN))
2511                 return 0;       /* EDMA was not active: not handled */
2512         if (!(pp->pp_flags & MV_PP_FLAG_FBS_EN))
2513                 return 0;       /* FBS was not active: not handled */
2514
2515         if (!(edma_err_cause & EDMA_ERR_DEV))
2516                 return 0;       /* non DEV error: not handled */
2517         edma_err_cause &= ~EDMA_ERR_IRQ_TRANSIENT;
2518         if (edma_err_cause & ~(EDMA_ERR_DEV | EDMA_ERR_SELF_DIS))
2519                 return 0;       /* other problems: not handled */
2520
2521         if (pp->pp_flags & MV_PP_FLAG_NCQ_EN) {
2522                 /*
2523                  * EDMA should NOT have self-disabled for this case.
2524                  * If it did, then something is wrong elsewhere,
2525                  * and we cannot handle it here.
2526                  */
2527                 if (edma_err_cause & EDMA_ERR_SELF_DIS) {
2528                         ata_port_printk(ap, KERN_WARNING,
2529                                 "%s: err_cause=0x%x pp_flags=0x%x\n",
2530                                 __func__, edma_err_cause, pp->pp_flags);
2531                         return 0; /* not handled */
2532                 }
2533                 return mv_handle_fbs_ncq_dev_err(ap);
2534         } else {
2535                 /*
2536                  * EDMA should have self-disabled for this case.
2537                  * If it did not, then something is wrong elsewhere,
2538                  * and we cannot handle it here.
2539                  */
2540                 if (!(edma_err_cause & EDMA_ERR_SELF_DIS)) {
2541                         ata_port_printk(ap, KERN_WARNING,
2542                                 "%s: err_cause=0x%x pp_flags=0x%x\n",
2543                                 __func__, edma_err_cause, pp->pp_flags);
2544                         return 0; /* not handled */
2545                 }
2546                 return mv_handle_fbs_non_ncq_dev_err(ap);
2547         }
2548         return 0;       /* not handled */
2549 }
2550
2551 static void mv_unexpected_intr(struct ata_port *ap, int edma_was_enabled)
2552 {
2553         struct ata_eh_info *ehi = &ap->link.eh_info;
2554         char *when = "idle";
2555
2556         ata_ehi_clear_desc(ehi);
2557         if (edma_was_enabled) {
2558                 when = "EDMA enabled";
2559         } else {
2560                 struct ata_queued_cmd *qc = ata_qc_from_tag(ap, ap->link.active_tag);
2561                 if (qc && (qc->tf.flags & ATA_TFLAG_POLLING))
2562                         when = "polling";
2563         }
2564         ata_ehi_push_desc(ehi, "unexpected device interrupt while %s", when);
2565         ehi->err_mask |= AC_ERR_OTHER;
2566         ehi->action   |= ATA_EH_RESET;
2567         ata_port_freeze(ap);
2568 }
2569
2570 /**
2571  *      mv_err_intr - Handle error interrupts on the port
2572  *      @ap: ATA channel to manipulate
2573  *
2574  *      Most cases require a full reset of the chip's state machine,
2575  *      which also performs a COMRESET.
2576  *      Also, if the port disabled DMA, update our cached copy to match.
2577  *
2578  *      LOCKING:
2579  *      Inherited from caller.
2580  */
2581 static void mv_err_intr(struct ata_port *ap)
2582 {
2583         void __iomem *port_mmio = mv_ap_base(ap);
2584         u32 edma_err_cause, eh_freeze_mask, serr = 0;
2585         u32 fis_cause = 0;
2586         struct mv_port_priv *pp = ap->private_data;
2587         struct mv_host_priv *hpriv = ap->host->private_data;
2588         unsigned int action = 0, err_mask = 0;
2589         struct ata_eh_info *ehi = &ap->link.eh_info;
2590         struct ata_queued_cmd *qc;
2591         int abort = 0;
2592
2593         /*
2594          * Read and clear the SError and err_cause bits.
2595          * For GenIIe, if EDMA_ERR_TRANS_IRQ_7 is set, we also must read/clear
2596          * the FIS_IRQ_CAUSE register before clearing edma_err_cause.
2597          */
2598         sata_scr_read(&ap->link, SCR_ERROR, &serr);
2599         sata_scr_write_flush(&ap->link, SCR_ERROR, serr);
2600
2601         edma_err_cause = readl(port_mmio + EDMA_ERR_IRQ_CAUSE);
2602         if (IS_GEN_IIE(hpriv) && (edma_err_cause & EDMA_ERR_TRANS_IRQ_7)) {
2603                 fis_cause = readl(port_mmio + FIS_IRQ_CAUSE);
2604                 writelfl(~fis_cause, port_mmio + FIS_IRQ_CAUSE);
2605         }
2606         writelfl(~edma_err_cause, port_mmio + EDMA_ERR_IRQ_CAUSE);
2607
2608         if (edma_err_cause & EDMA_ERR_DEV) {
2609                 /*
2610                  * Device errors during FIS-based switching operation
2611                  * require special handling.
2612                  */
2613                 if (mv_handle_dev_err(ap, edma_err_cause))
2614                         return;
2615         }
2616
2617         qc = mv_get_active_qc(ap);
2618         ata_ehi_clear_desc(ehi);
2619         ata_ehi_push_desc(ehi, "edma_err_cause=%08x pp_flags=%08x",
2620                           edma_err_cause, pp->pp_flags);
2621
2622         if (IS_GEN_IIE(hpriv) && (edma_err_cause & EDMA_ERR_TRANS_IRQ_7)) {
2623                 ata_ehi_push_desc(ehi, "fis_cause=%08x", fis_cause);
2624                 if (fis_cause & FIS_IRQ_CAUSE_AN) {
2625                         u32 ec = edma_err_cause &
2626                                ~(EDMA_ERR_TRANS_IRQ_7 | EDMA_ERR_IRQ_TRANSIENT);
2627                         sata_async_notification(ap);
2628                         if (!ec)
2629                                 return; /* Just an AN; no need for the nukes */
2630                         ata_ehi_push_desc(ehi, "SDB notify");
2631                 }
2632         }
2633         /*
2634          * All generations share these EDMA error cause bits:
2635          */
2636         if (edma_err_cause & EDMA_ERR_DEV) {
2637                 err_mask |= AC_ERR_DEV;
2638                 action |= ATA_EH_RESET;
2639                 ata_ehi_push_desc(ehi, "dev error");
2640         }
2641         if (edma_err_cause & (EDMA_ERR_D_PAR | EDMA_ERR_PRD_PAR |
2642                         EDMA_ERR_CRQB_PAR | EDMA_ERR_CRPB_PAR |
2643                         EDMA_ERR_INTRL_PAR)) {
2644                 err_mask |= AC_ERR_ATA_BUS;
2645                 action |= ATA_EH_RESET;
2646                 ata_ehi_push_desc(ehi, "parity error");
2647         }
2648         if (edma_err_cause & (EDMA_ERR_DEV_DCON | EDMA_ERR_DEV_CON)) {
2649                 ata_ehi_hotplugged(ehi);
2650                 ata_ehi_push_desc(ehi, edma_err_cause & EDMA_ERR_DEV_DCON ?
2651                         "dev disconnect" : "dev connect");
2652                 action |= ATA_EH_RESET;
2653         }
2654
2655         /*
2656          * Gen-I has a different SELF_DIS bit,
2657          * different FREEZE bits, and no SERR bit:
2658          */
2659         if (IS_GEN_I(hpriv)) {
2660                 eh_freeze_mask = EDMA_EH_FREEZE_5;
2661                 if (edma_err_cause & EDMA_ERR_SELF_DIS_5) {
2662                         pp->pp_flags &= ~MV_PP_FLAG_EDMA_EN;
2663                         ata_ehi_push_desc(ehi, "EDMA self-disable");
2664                 }
2665         } else {
2666                 eh_freeze_mask = EDMA_EH_FREEZE;
2667                 if (edma_err_cause & EDMA_ERR_SELF_DIS) {
2668                         pp->pp_flags &= ~MV_PP_FLAG_EDMA_EN;
2669                         ata_ehi_push_desc(ehi, "EDMA self-disable");
2670                 }
2671                 if (edma_err_cause & EDMA_ERR_SERR) {
2672                         ata_ehi_push_desc(ehi, "SError=%08x", serr);
2673                         err_mask |= AC_ERR_ATA_BUS;
2674                         action |= ATA_EH_RESET;
2675                 }
2676         }
2677
2678         if (!err_mask) {
2679                 err_mask = AC_ERR_OTHER;
2680                 action |= ATA_EH_RESET;
2681         }
2682
2683         ehi->serror |= serr;
2684         ehi->action |= action;
2685
2686         if (qc)
2687                 qc->err_mask |= err_mask;
2688         else
2689                 ehi->err_mask |= err_mask;
2690
2691         if (err_mask == AC_ERR_DEV) {
2692                 /*
2693                  * Cannot do ata_port_freeze() here,
2694                  * because it would kill PIO access,
2695                  * which is needed for further diagnosis.
2696                  */
2697                 mv_eh_freeze(ap);
2698                 abort = 1;
2699         } else if (edma_err_cause & eh_freeze_mask) {
2700                 /*
2701                  * Note to self: ata_port_freeze() calls ata_port_abort()
2702                  */
2703                 ata_port_freeze(ap);
2704         } else {
2705                 abort = 1;
2706         }
2707
2708         if (abort) {
2709                 if (qc)
2710                         ata_link_abort(qc->dev->link);
2711                 else
2712                         ata_port_abort(ap);
2713         }
2714 }
2715
2716 static void mv_process_crpb_response(struct ata_port *ap,
2717                 struct mv_crpb *response, unsigned int tag, int ncq_enabled)
2718 {
2719         struct ata_queued_cmd *qc = ata_qc_from_tag(ap, tag);
2720
2721         if (qc) {
2722                 u8 ata_status;
2723                 u16 edma_status = le16_to_cpu(response->flags);
2724                 /*
2725                  * edma_status from a response queue entry:
2726                  *   LSB is from EDMA_ERR_IRQ_CAUSE (non-NCQ only).
2727                  *   MSB is saved ATA status from command completion.
2728                  */
2729                 if (!ncq_enabled) {
2730                         u8 err_cause = edma_status & 0xff & ~EDMA_ERR_DEV;
2731                         if (err_cause) {
2732                                 /*
2733                                  * Error will be seen/handled by mv_err_intr().
2734                                  * So do nothing at all here.
2735                                  */
2736                                 return;
2737                         }
2738                 }
2739                 ata_status = edma_status >> CRPB_FLAG_STATUS_SHIFT;
2740                 if (!ac_err_mask(ata_status))
2741                         ata_qc_complete(qc);
2742                 /* else: leave it for mv_err_intr() */
2743         } else {
2744                 ata_port_printk(ap, KERN_ERR, "%s: no qc for tag=%d\n",
2745                                 __func__, tag);
2746         }
2747 }
2748
2749 static void mv_process_crpb_entries(struct ata_port *ap, struct mv_port_priv *pp)
2750 {
2751         void __iomem *port_mmio = mv_ap_base(ap);
2752         struct mv_host_priv *hpriv = ap->host->private_data;
2753         u32 in_index;
2754         bool work_done = false;
2755         int ncq_enabled = (pp->pp_flags & MV_PP_FLAG_NCQ_EN);
2756
2757         /* Get the hardware queue position index */
2758         in_index = (readl(port_mmio + EDMA_RSP_Q_IN_PTR)
2759                         >> EDMA_RSP_Q_PTR_SHIFT) & MV_MAX_Q_DEPTH_MASK;
2760
2761         /* Process new responses from since the last time we looked */
2762         while (in_index != pp->resp_idx) {
2763                 unsigned int tag;
2764                 struct mv_crpb *response = &pp->crpb[pp->resp_idx];
2765
2766                 pp->resp_idx = (pp->resp_idx + 1) & MV_MAX_Q_DEPTH_MASK;
2767
2768                 if (IS_GEN_I(hpriv)) {
2769                         /* 50xx: no NCQ, only one command active at a time */
2770                         tag = ap->link.active_tag;
2771                 } else {
2772                         /* Gen II/IIE: get command tag from CRPB entry */
2773                         tag = le16_to_cpu(response->id) & 0x1f;
2774                 }
2775                 mv_process_crpb_response(ap, response, tag, ncq_enabled);
2776                 work_done = true;
2777         }
2778
2779         /* Update the software queue position index in hardware */
2780         if (work_done)
2781                 writelfl((pp->crpb_dma & EDMA_RSP_Q_BASE_LO_MASK) |
2782                          (pp->resp_idx << EDMA_RSP_Q_PTR_SHIFT),
2783                          port_mmio + EDMA_RSP_Q_OUT_PTR);
2784 }
2785
2786 static void mv_port_intr(struct ata_port *ap, u32 port_cause)
2787 {
2788         struct mv_port_priv *pp;
2789         int edma_was_enabled;
2790
2791         /*
2792          * Grab a snapshot of the EDMA_EN flag setting,
2793          * so that we have a consistent view for this port,
2794          * even if something we call of our routines changes it.
2795          */
2796         pp = ap->private_data;
2797         edma_was_enabled = (pp->pp_flags & MV_PP_FLAG_EDMA_EN);
2798         /*
2799          * Process completed CRPB response(s) before other events.
2800          */
2801         if (edma_was_enabled && (port_cause & DONE_IRQ)) {
2802                 mv_process_crpb_entries(ap, pp);
2803                 if (pp->pp_flags & MV_PP_FLAG_DELAYED_EH)
2804                         mv_handle_fbs_ncq_dev_err(ap);
2805         }
2806         /*
2807          * Handle chip-reported errors, or continue on to handle PIO.
2808          */
2809         if (unlikely(port_cause & ERR_IRQ)) {
2810                 mv_err_intr(ap);
2811         } else if (!edma_was_enabled) {
2812                 struct ata_queued_cmd *qc = mv_get_active_qc(ap);
2813                 if (qc)
2814                         ata_bmdma_port_intr(ap, qc);
2815                 else
2816                         mv_unexpected_intr(ap, edma_was_enabled);
2817         }
2818 }
2819
2820 /**
2821  *      mv_host_intr - Handle all interrupts on the given host controller
2822  *      @host: host specific structure
2823  *      @main_irq_cause: Main interrupt cause register for the chip.
2824  *
2825  *      LOCKING:
2826  *      Inherited from caller.
2827  */
2828 static int mv_host_intr(struct ata_host *host, u32 main_irq_cause)
2829 {
2830         struct mv_host_priv *hpriv = host->private_data;
2831         void __iomem *mmio = hpriv->base, *hc_mmio;
2832         unsigned int handled = 0, port;
2833
2834         /* If asserted, clear the "all ports" IRQ coalescing bit */
2835         if (main_irq_cause & ALL_PORTS_COAL_DONE)
2836                 writel(~ALL_PORTS_COAL_IRQ, mmio + IRQ_COAL_CAUSE);
2837
2838         for (port = 0; port < hpriv->n_ports; port++) {
2839                 struct ata_port *ap = host->ports[port];
2840                 unsigned int p, shift, hardport, port_cause;
2841
2842                 MV_PORT_TO_SHIFT_AND_HARDPORT(port, shift, hardport);
2843                 /*
2844                  * Each hc within the host has its own hc_irq_cause register,
2845                  * where the interrupting ports bits get ack'd.
2846                  */
2847                 if (hardport == 0) {    /* first port on this hc ? */
2848                         u32 hc_cause = (main_irq_cause >> shift) & HC0_IRQ_PEND;
2849                         u32 port_mask, ack_irqs;
2850                         /*
2851                          * Skip this entire hc if nothing pending for any ports
2852                          */
2853                         if (!hc_cause) {
2854                                 port += MV_PORTS_PER_HC - 1;
2855                                 continue;
2856                         }
2857                         /*
2858                          * We don't need/want to read the hc_irq_cause register,
2859                          * because doing so hurts performance, and
2860                          * main_irq_cause already gives us everything we need.
2861                          *
2862                          * But we do have to *write* to the hc_irq_cause to ack
2863                          * the ports that we are handling this time through.
2864                          *
2865                          * This requires that we create a bitmap for those
2866                          * ports which interrupted us, and use that bitmap
2867                          * to ack (only) those ports via hc_irq_cause.
2868                          */
2869                         ack_irqs = 0;
2870                         if (hc_cause & PORTS_0_3_COAL_DONE)
2871                                 ack_irqs = HC_COAL_IRQ;
2872                         for (p = 0; p < MV_PORTS_PER_HC; ++p) {
2873                                 if ((port + p) >= hpriv->n_ports)
2874                                         break;
2875                                 port_mask = (DONE_IRQ | ERR_IRQ) << (p * 2);
2876                                 if (hc_cause & port_mask)
2877                                         ack_irqs |= (DMA_IRQ | DEV_IRQ) << p;
2878                         }
2879                         hc_mmio = mv_hc_base_from_port(mmio, port);
2880                         writelfl(~ack_irqs, hc_mmio + HC_IRQ_CAUSE);
2881                         handled = 1;
2882                 }
2883                 /*
2884                  * Handle interrupts signalled for this port:
2885                  */
2886                 port_cause = (main_irq_cause >> shift) & (DONE_IRQ | ERR_IRQ);
2887                 if (port_cause)
2888                         mv_port_intr(ap, port_cause);
2889         }
2890         return handled;
2891 }
2892
2893 static int mv_pci_error(struct ata_host *host, void __iomem *mmio)
2894 {
2895         struct mv_host_priv *hpriv = host->private_data;
2896         struct ata_port *ap;
2897         struct ata_queued_cmd *qc;
2898         struct ata_eh_info *ehi;
2899         unsigned int i, err_mask, printed = 0;
2900         u32 err_cause;
2901
2902         err_cause = readl(mmio + hpriv->irq_cause_offset);
2903
2904         dev_printk(KERN_ERR, host->dev, "PCI ERROR; PCI IRQ cause=0x%08x\n",
2905                    err_cause);
2906
2907         DPRINTK("All regs @ PCI error\n");
2908         mv_dump_all_regs(mmio, -1, to_pci_dev(host->dev));
2909
2910         writelfl(0, mmio + hpriv->irq_cause_offset);
2911
2912         for (i = 0; i < host->n_ports; i++) {
2913                 ap = host->ports[i];
2914                 if (!ata_link_offline(&ap->link)) {
2915                         ehi = &ap->link.eh_info;
2916                         ata_ehi_clear_desc(ehi);
2917                         if (!printed++)
2918                                 ata_ehi_push_desc(ehi,
2919                                         "PCI err cause 0x%08x", err_cause);
2920                         err_mask = AC_ERR_HOST_BUS;
2921                         ehi->action = ATA_EH_RESET;
2922                         qc = ata_qc_from_tag(ap, ap->link.active_tag);
2923                         if (qc)
2924                                 qc->err_mask |= err_mask;
2925                         else
2926                                 ehi->err_mask |= err_mask;
2927
2928                         ata_port_freeze(ap);
2929                 }
2930         }
2931         return 1;       /* handled */
2932 }
2933
2934 /**
2935  *      mv_interrupt - Main interrupt event handler
2936  *      @irq: unused
2937  *      @dev_instance: private data; in this case the host structure
2938  *
2939  *      Read the read only register to determine if any host
2940  *      controllers have pending interrupts.  If so, call lower level
2941  *      routine to handle.  Also check for PCI errors which are only
2942  *      reported here.
2943  *
2944  *      LOCKING:
2945  *      This routine holds the host lock while processing pending
2946  *      interrupts.
2947  */
2948 static irqreturn_t mv_interrupt(int irq, void *dev_instance)
2949 {
2950         struct ata_host *host = dev_instance;
2951         struct mv_host_priv *hpriv = host->private_data;
2952         unsigned int handled = 0;
2953         int using_msi = hpriv->hp_flags & MV_HP_FLAG_MSI;
2954         u32 main_irq_cause, pending_irqs;
2955
2956         spin_lock(&host->lock);
2957
2958         /* for MSI:  block new interrupts while in here */
2959         if (using_msi)
2960                 mv_write_main_irq_mask(0, hpriv);
2961
2962         main_irq_cause = readl(hpriv->main_irq_cause_addr);
2963         pending_irqs   = main_irq_cause & hpriv->main_irq_mask;
2964         /*
2965          * Deal with cases where we either have nothing pending, or have read
2966          * a bogus register value which can indicate HW removal or PCI fault.
2967          */
2968         if (pending_irqs && main_irq_cause != 0xffffffffU) {
2969                 if (unlikely((pending_irqs & PCI_ERR) && !IS_SOC(hpriv)))
2970                         handled = mv_pci_error(host, hpriv->base);
2971                 else
2972                         handled = mv_host_intr(host, pending_irqs);
2973         }
2974
2975         /* for MSI: unmask; interrupt cause bits will retrigger now */
2976         if (using_msi)
2977                 mv_write_main_irq_mask(hpriv->main_irq_mask, hpriv);
2978
2979         spin_unlock(&host->lock);
2980
2981         return IRQ_RETVAL(handled);
2982 }
2983
2984 static unsigned int mv5_scr_offset(unsigned int sc_reg_in)
2985 {
2986         unsigned int ofs;
2987
2988         switch (sc_reg_in) {
2989         case SCR_STATUS:
2990         case SCR_ERROR:
2991         case SCR_CONTROL:
2992                 ofs = sc_reg_in * sizeof(u32);
2993                 break;
2994         default:
2995                 ofs = 0xffffffffU;
2996                 break;
2997         }
2998         return ofs;
2999 }
3000
3001 static int mv5_scr_read(struct ata_link *link, unsigned int sc_reg_in, u32 *val)
3002 {
3003         struct mv_host_priv *hpriv = link->ap->host->private_data;
3004         void __iomem *mmio = hpriv->base;
3005         void __iomem *addr = mv5_phy_base(mmio, link->ap->port_no);
3006         unsigned int ofs = mv5_scr_offset(sc_reg_in);
3007
3008         if (ofs != 0xffffffffU) {
3009                 *val = readl(addr + ofs);
3010                 return 0;
3011         } else
3012                 return -EINVAL;
3013 }
3014
3015 static int mv5_scr_write(struct ata_link *link, unsigned int sc_reg_in, u32 val)
3016 {
3017         struct mv_host_priv *hpriv = link->ap->host->private_data;
3018         void __iomem *mmio = hpriv->base;
3019         void __iomem *addr = mv5_phy_base(mmio, link->ap->port_no);
3020         unsigned int ofs = mv5_scr_offset(sc_reg_in);
3021
3022         if (ofs != 0xffffffffU) {
3023                 writelfl(val, addr + ofs);
3024                 return 0;
3025         } else
3026                 return -EINVAL;
3027 }
3028
3029 static void mv5_reset_bus(struct ata_host *host, void __iomem *mmio)
3030 {
3031         struct pci_dev *pdev = to_pci_dev(host->dev);
3032         int early_5080;
3033
3034         early_5080 = (pdev->device == 0x5080) && (pdev->revision == 0);
3035
3036         if (!early_5080) {
3037                 u32 tmp = readl(mmio + MV_PCI_EXP_ROM_BAR_CTL);
3038                 tmp |= (1 << 0);
3039                 writel(tmp, mmio + MV_PCI_EXP_ROM_BAR_CTL);
3040         }
3041
3042         mv_reset_pci_bus(host, mmio);
3043 }
3044
3045 static void mv5_reset_flash(struct mv_host_priv *hpriv, void __iomem *mmio)
3046 {
3047         writel(0x0fcfffff, mmio + FLASH_CTL);
3048 }
3049
3050 static void mv5_read_preamp(struct mv_host_priv *hpriv, int idx,
3051                            void __iomem *mmio)
3052 {
3053         void __iomem *phy_mmio = mv5_phy_base(mmio, idx);
3054         u32 tmp;
3055
3056         tmp = readl(phy_mmio + MV5_PHY_MODE);
3057
3058         hpriv->signal[idx].pre = tmp & 0x1800;  /* bits 12:11 */
3059         hpriv->signal[idx].amps = tmp & 0xe0;   /* bits 7:5 */
3060 }
3061
3062 static void mv5_enable_leds(struct mv_host_priv *hpriv, void __iomem *mmio)
3063 {
3064         u32 tmp;
3065
3066         writel(0, mmio + GPIO_PORT_CTL);
3067
3068         /* FIXME: handle MV_HP_ERRATA_50XXB2 errata */
3069
3070         tmp = readl(mmio + MV_PCI_EXP_ROM_BAR_CTL);
3071         tmp |= ~(1 << 0);
3072         writel(tmp, mmio + MV_PCI_EXP_ROM_BAR_CTL);
3073 }
3074
3075 static void mv5_phy_errata(struct mv_host_priv *hpriv, void __iomem *mmio,
3076                            unsigned int port)
3077 {
3078         void __iomem *phy_mmio = mv5_phy_base(mmio, port);
3079         const u32 mask = (1<<12) | (1<<11) | (1<<7) | (1<<6) | (1<<5);
3080         u32 tmp;
3081         int fix_apm_sq = (hpriv->hp_flags & MV_HP_ERRATA_50XXB0);
3082
3083         if (fix_apm_sq) {
3084                 tmp = readl(phy_mmio + MV5_LTMODE);
3085                 tmp |= (1 << 19);
3086                 writel(tmp, phy_mmio + MV5_LTMODE);
3087
3088                 tmp = readl(phy_mmio + MV5_PHY_CTL);
3089                 tmp &= ~0x3;
3090                 tmp |= 0x1;
3091                 writel(tmp, phy_mmio + MV5_PHY_CTL);
3092         }
3093
3094         tmp = readl(phy_mmio + MV5_PHY_MODE);
3095         tmp &= ~mask;
3096         tmp |= hpriv->signal[port].pre;
3097         tmp |= hpriv->signal[port].amps;
3098         writel(tmp, phy_mmio + MV5_PHY_MODE);
3099 }
3100
3101
3102 #undef ZERO
3103 #define ZERO(reg) writel(0, port_mmio + (reg))
3104 static void mv5_reset_hc_port(struct mv_host_priv *hpriv, void __iomem *mmio,
3105                              unsigned int port)
3106 {
3107         void __iomem *port_mmio = mv_port_base(mmio, port);
3108
3109         mv_reset_channel(hpriv, mmio, port);
3110
3111         ZERO(0x028);    /* command */
3112         writel(0x11f, port_mmio + EDMA_CFG);
3113         ZERO(0x004);    /* timer */
3114         ZERO(0x008);    /* irq err cause */
3115         ZERO(0x00c);    /* irq err mask */
3116         ZERO(0x010);    /* rq bah */
3117         ZERO(0x014);    /* rq inp */
3118         ZERO(0x018);    /* rq outp */
3119         ZERO(0x01c);    /* respq bah */
3120         ZERO(0x024);    /* respq outp */
3121         ZERO(0x020);    /* respq inp */
3122         ZERO(0x02c);    /* test control */
3123         writel(0xbc, port_mmio + EDMA_IORDY_TMOUT);
3124 }
3125 #undef ZERO
3126
3127 #define ZERO(reg) writel(0, hc_mmio + (reg))
3128 static void mv5_reset_one_hc(struct mv_host_priv *hpriv, void __iomem *mmio,
3129                         unsigned int hc)
3130 {
3131         void __iomem *hc_mmio = mv_hc_base(mmio, hc);
3132         u32 tmp;
3133
3134         ZERO(0x00c);
3135         ZERO(0x010);
3136         ZERO(0x014);
3137         ZERO(0x018);
3138
3139         tmp = readl(hc_mmio + 0x20);
3140         tmp &= 0x1c1c1c1c;
3141         tmp |= 0x03030303;
3142         writel(tmp, hc_mmio + 0x20);
3143 }
3144 #undef ZERO
3145
3146 static int mv5_reset_hc(struct mv_host_priv *hpriv, void __iomem *mmio,
3147                         unsigned int n_hc)
3148 {
3149         unsigned int hc, port;
3150
3151         for (hc = 0; hc < n_hc; hc++) {
3152                 for (port = 0; port < MV_PORTS_PER_HC; port++)
3153                         mv5_reset_hc_port(hpriv, mmio,
3154                                           (hc * MV_PORTS_PER_HC) + port);
3155
3156                 mv5_reset_one_hc(hpriv, mmio, hc);
3157         }
3158
3159         return 0;
3160 }
3161
3162 #undef ZERO
3163 #define ZERO(reg) writel(0, mmio + (reg))
3164 static void mv_reset_pci_bus(struct ata_host *host, void __iomem *mmio)
3165 {
3166         struct mv_host_priv *hpriv = host->private_data;
3167         u32 tmp;
3168
3169         tmp = readl(mmio + MV_PCI_MODE);
3170         tmp &= 0xff00ffff;
3171         writel(tmp, mmio + MV_PCI_MODE);
3172
3173         ZERO(MV_PCI_DISC_TIMER);
3174         ZERO(MV_PCI_MSI_TRIGGER);
3175         writel(0x000100ff, mmio + MV_PCI_XBAR_TMOUT);
3176         ZERO(MV_PCI_SERR_MASK);
3177         ZERO(hpriv->irq_cause_offset);
3178         ZERO(hpriv->irq_mask_offset);
3179         ZERO(MV_PCI_ERR_LOW_ADDRESS);
3180         ZERO(MV_PCI_ERR_HIGH_ADDRESS);
3181         ZERO(MV_PCI_ERR_ATTRIBUTE);
3182         ZERO(MV_PCI_ERR_COMMAND);
3183 }
3184 #undef ZERO
3185
3186 static void mv6_reset_flash(struct mv_host_priv *hpriv, void __iomem *mmio)
3187 {
3188         u32 tmp;
3189
3190         mv5_reset_flash(hpriv, mmio);
3191
3192         tmp = readl(mmio + GPIO_PORT_CTL);
3193         tmp &= 0x3;
3194         tmp |= (1 << 5) | (1 << 6);
3195         writel(tmp, mmio + GPIO_PORT_CTL);
3196 }
3197
3198 /**
3199  *      mv6_reset_hc - Perform the 6xxx global soft reset
3200  *      @mmio: base address of the HBA
3201  *
3202  *      This routine only applies to 6xxx parts.
3203  *
3204  *      LOCKING:
3205  *      Inherited from caller.
3206  */
3207 static int mv6_reset_hc(struct mv_host_priv *hpriv, void __iomem *mmio,
3208                         unsigned int n_hc)
3209 {
3210         void __iomem *reg = mmio + PCI_MAIN_CMD_STS;
3211         int i, rc = 0;
3212         u32 t;
3213
3214         /* Following procedure defined in PCI "main command and status
3215          * register" table.
3216          */
3217         t = readl(reg);
3218         writel(t | STOP_PCI_MASTER, reg);
3219
3220         for (i = 0; i < 1000; i++) {
3221                 udelay(1);
3222                 t = readl(reg);
3223                 if (PCI_MASTER_EMPTY & t)
3224                         break;
3225         }
3226         if (!(PCI_MASTER_EMPTY & t)) {
3227                 printk(KERN_ERR DRV_NAME ": PCI master won't flush\n");
3228                 rc = 1;
3229                 goto done;
3230         }
3231
3232         /* set reset */
3233         i = 5;
3234         do {
3235                 writel(t | GLOB_SFT_RST, reg);
3236                 t = readl(reg);
3237                 udelay(1);
3238         } while (!(GLOB_SFT_RST & t) && (i-- > 0));
3239
3240         if (!(GLOB_SFT_RST & t)) {
3241                 printk(KERN_ERR DRV_NAME ": can't set global reset\n");
3242                 rc = 1;
3243                 goto done;
3244         }
3245
3246         /* clear reset and *reenable the PCI master* (not mentioned in spec) */
3247         i = 5;
3248         do {
3249                 writel(t & ~(GLOB_SFT_RST | STOP_PCI_MASTER), reg);
3250                 t = readl(reg);
3251                 udelay(1);
3252         } while ((GLOB_SFT_RST & t) && (i-- > 0));
3253
3254         if (GLOB_SFT_RST & t) {
3255                 printk(KERN_ERR DRV_NAME ": can't clear global reset\n");
3256                 rc = 1;
3257         }
3258 done:
3259         return rc;
3260 }
3261
3262 static void mv6_read_preamp(struct mv_host_priv *hpriv, int idx,
3263                            void __iomem *mmio)
3264 {
3265         void __iomem *port_mmio;
3266         u32 tmp;
3267
3268         tmp = readl(mmio + RESET_CFG);
3269         if ((tmp & (1 << 0)) == 0) {
3270                 hpriv->signal[idx].amps = 0x7 << 8;
3271                 hpriv->signal[idx].pre = 0x1 << 5;
3272                 return;
3273         }
3274
3275         port_mmio = mv_port_base(mmio, idx);
3276         tmp = readl(port_mmio + PHY_MODE2);
3277
3278         hpriv->signal[idx].amps = tmp & 0x700;  /* bits 10:8 */
3279         hpriv->signal[idx].pre = tmp & 0xe0;    /* bits 7:5 */
3280 }
3281
3282 static void mv6_enable_leds(struct mv_host_priv *hpriv, void __iomem *mmio)
3283 {
3284         writel(0x00000060, mmio + GPIO_PORT_CTL);
3285 }
3286
3287 static void mv6_phy_errata(struct mv_host_priv *hpriv, void __iomem *mmio,
3288                            unsigned int port)
3289 {
3290         void __iomem *port_mmio = mv_port_base(mmio, port);
3291
3292         u32 hp_flags = hpriv->hp_flags;
3293         int fix_phy_mode2 =
3294                 hp_flags & (MV_HP_ERRATA_60X1B2 | MV_HP_ERRATA_60X1C0);
3295         int fix_phy_mode4 =
3296                 hp_flags & (MV_HP_ERRATA_60X1B2 | MV_HP_ERRATA_60X1C0);
3297         u32 m2, m3;
3298
3299         if (fix_phy_mode2) {
3300                 m2 = readl(port_mmio + PHY_MODE2);
3301                 m2 &= ~(1 << 16);
3302                 m2 |= (1 << 31);
3303                 writel(m2, port_mmio + PHY_MODE2);
3304
3305                 udelay(200);
3306
3307                 m2 = readl(port_mmio + PHY_MODE2);
3308                 m2 &= ~((1 << 16) | (1 << 31));
3309                 writel(m2, port_mmio + PHY_MODE2);
3310
3311                 udelay(200);
3312         }
3313
3314         /*
3315          * Gen-II/IIe PHY_MODE3 errata RM#2:
3316          * Achieves better receiver noise performance than the h/w default:
3317          */
3318         m3 = readl(port_mmio + PHY_MODE3);
3319         m3 = (m3 & 0x1f) | (0x5555601 << 5);
3320
3321         /* Guideline 88F5182 (GL# SATA-S11) */
3322         if (IS_SOC(hpriv))
3323                 m3 &= ~0x1c;
3324
3325         if (fix_phy_mode4) {
3326                 u32 m4 = readl(port_mmio + PHY_MODE4);
3327                 /*
3328                  * Enforce reserved-bit restrictions on GenIIe devices only.
3329                  * For earlier chipsets, force only the internal config field
3330                  *  (workaround for errata FEr SATA#10 part 1).
3331                  */
3332                 if (IS_GEN_IIE(hpriv))
3333                         m4 = (m4 & ~PHY_MODE4_RSVD_ZEROS) | PHY_MODE4_RSVD_ONES;
3334                 else
3335                         m4 = (m4 & ~PHY_MODE4_CFG_MASK) | PHY_MODE4_CFG_VALUE;
3336                 writel(m4, port_mmio + PHY_MODE4);
3337         }
3338         /*
3339          * Workaround for 60x1-B2 errata SATA#13:
3340          * Any write to PHY_MODE4 (above) may corrupt PHY_MODE3,
3341          * so we must always rewrite PHY_MODE3 after PHY_MODE4.
3342          * Or ensure we use writelfl() when writing PHY_MODE4.
3343          */
3344         writel(m3, port_mmio + PHY_MODE3);
3345
3346         /* Revert values of pre-emphasis and signal amps to the saved ones */
3347         m2 = readl(port_mmio + PHY_MODE2);
3348
3349         m2 &= ~MV_M2_PREAMP_MASK;
3350         m2 |= hpriv->signal[port].amps;
3351         m2 |= hpriv->signal[port].pre;
3352         m2 &= ~(1 << 16);
3353
3354         /* according to mvSata 3.6.1, some IIE values are fixed */
3355         if (IS_GEN_IIE(hpriv)) {
3356                 m2 &= ~0xC30FF01F;
3357                 m2 |= 0x0000900F;
3358         }
3359
3360         writel(m2, port_mmio + PHY_MODE2);
3361 }
3362
3363 /* TODO: use the generic LED interface to configure the SATA Presence */
3364 /* & Acitivy LEDs on the board */
3365 static void mv_soc_enable_leds(struct mv_host_priv *hpriv,
3366                                       void __iomem *mmio)
3367 {
3368         return;
3369 }
3370
3371 static void mv_soc_read_preamp(struct mv_host_priv *hpriv, int idx,
3372                            void __iomem *mmio)
3373 {
3374         void __iomem *port_mmio;
3375         u32 tmp;
3376
3377         port_mmio = mv_port_base(mmio, idx);
3378         tmp = readl(port_mmio + PHY_MODE2);
3379
3380         hpriv->signal[idx].amps = tmp & 0x700;  /* bits 10:8 */
3381         hpriv->signal[idx].pre = tmp & 0xe0;    /* bits 7:5 */
3382 }
3383
3384 #undef ZERO
3385 #define ZERO(reg) writel(0, port_mmio + (reg))
3386 static void mv_soc_reset_hc_port(struct mv_host_priv *hpriv,
3387                                         void __iomem *mmio, unsigned int port)
3388 {
3389         void __iomem *port_mmio = mv_port_base(mmio, port);
3390
3391         mv_reset_channel(hpriv, mmio, port);
3392
3393         ZERO(0x028);            /* command */
3394         writel(0x101f, port_mmio + EDMA_CFG);
3395         ZERO(0x004);            /* timer */
3396         ZERO(0x008);            /* irq err cause */
3397         ZERO(0x00c);            /* irq err mask */
3398         ZERO(0x010);            /* rq bah */
3399         ZERO(0x014);            /* rq inp */
3400         ZERO(0x018);            /* rq outp */
3401         ZERO(0x01c);            /* respq bah */
3402         ZERO(0x024);            /* respq outp */
3403         ZERO(0x020);            /* respq inp */
3404         ZERO(0x02c);            /* test control */
3405         writel(0x800, port_mmio + EDMA_IORDY_TMOUT);
3406 }
3407
3408 #undef ZERO
3409
3410 #define ZERO(reg) writel(0, hc_mmio + (reg))
3411 static void mv_soc_reset_one_hc(struct mv_host_priv *hpriv,
3412                                        void __iomem *mmio)
3413 {
3414         void __iomem *hc_mmio = mv_hc_base(mmio, 0);
3415
3416         ZERO(0x00c);
3417         ZERO(0x010);
3418         ZERO(0x014);
3419
3420 }
3421
3422 #undef ZERO
3423
3424 static int mv_soc_reset_hc(struct mv_host_priv *hpriv,
3425                                   void __iomem *mmio, unsigned int n_hc)
3426 {
3427         unsigned int port;
3428
3429         for (port = 0; port < hpriv->n_ports; port++)
3430                 mv_soc_reset_hc_port(hpriv, mmio, port);
3431
3432         mv_soc_reset_one_hc(hpriv, mmio);
3433
3434         return 0;
3435 }
3436
3437 static void mv_soc_reset_flash(struct mv_host_priv *hpriv,
3438                                       void __iomem *mmio)
3439 {
3440         return;
3441 }
3442
3443 static void mv_soc_reset_bus(struct ata_host *host, void __iomem *mmio)
3444 {
3445         return;
3446 }
3447
3448 static void mv_soc_65n_phy_errata(struct mv_host_priv *hpriv,
3449                                   void __iomem *mmio, unsigned int port)
3450 {
3451         void __iomem *port_mmio = mv_port_base(mmio, port);
3452         u32     reg;
3453
3454         reg = readl(port_mmio + PHY_MODE3);
3455         reg &= ~(0x3 << 27);    /* SELMUPF (bits 28:27) to 1 */
3456         reg |= (0x1 << 27);
3457         reg &= ~(0x3 << 29);    /* SELMUPI (bits 30:29) to 1 */
3458         reg |= (0x1 << 29);
3459         writel(reg, port_mmio + PHY_MODE3);
3460
3461         reg = readl(port_mmio + PHY_MODE4);
3462         reg &= ~0x1;    /* SATU_OD8 (bit 0) to 0, reserved bit 16 must be set */
3463         reg |= (0x1 << 16);
3464         writel(reg, port_mmio + PHY_MODE4);
3465
3466         reg = readl(port_mmio + PHY_MODE9_GEN2);
3467         reg &= ~0xf;    /* TXAMP[3:0] (bits 3:0) to 8 */
3468         reg |= 0x8;
3469         reg &= ~(0x1 << 14);    /* TXAMP[4] (bit 14) to 0 */
3470         writel(reg, port_mmio + PHY_MODE9_GEN2);
3471
3472         reg = readl(port_mmio + PHY_MODE9_GEN1);
3473         reg &= ~0xf;    /* TXAMP[3:0] (bits 3:0) to 8 */
3474         reg |= 0x8;
3475         reg &= ~(0x1 << 14);    /* TXAMP[4] (bit 14) to 0 */
3476         writel(reg, port_mmio + PHY_MODE9_GEN1);
3477 }
3478
3479 /**
3480  *      soc_is_65 - check if the soc is 65 nano device
3481  *
3482  *      Detect the type of the SoC, this is done by reading the PHYCFG_OFS
3483  *      register, this register should contain non-zero value and it exists only
3484  *      in the 65 nano devices, when reading it from older devices we get 0.
3485  */
3486 static bool soc_is_65n(struct mv_host_priv *hpriv)
3487 {
3488         void __iomem *port0_mmio = mv_port_base(hpriv->base, 0);
3489
3490         if (readl(port0_mmio + PHYCFG_OFS))
3491                 return true;
3492         return false;
3493 }
3494
3495 static void mv_setup_ifcfg(void __iomem *port_mmio, int want_gen2i)
3496 {
3497         u32 ifcfg = readl(port_mmio + SATA_IFCFG);
3498
3499         ifcfg = (ifcfg & 0xf7f) | 0x9b1000;     /* from chip spec */
3500         if (want_gen2i)
3501                 ifcfg |= (1 << 7);              /* enable gen2i speed */
3502         writelfl(ifcfg, port_mmio + SATA_IFCFG);
3503 }
3504
3505 static void mv_reset_channel(struct mv_host_priv *hpriv, void __iomem *mmio,
3506                              unsigned int port_no)
3507 {
3508         void __iomem *port_mmio = mv_port_base(mmio, port_no);
3509
3510         /*
3511          * The datasheet warns against setting EDMA_RESET when EDMA is active
3512          * (but doesn't say what the problem might be).  So we first try
3513          * to disable the EDMA engine before doing the EDMA_RESET operation.
3514          */
3515         mv_stop_edma_engine(port_mmio);
3516         writelfl(EDMA_RESET, port_mmio + EDMA_CMD);
3517
3518         if (!IS_GEN_I(hpriv)) {
3519                 /* Enable 3.0gb/s link speed: this survives EDMA_RESET */
3520                 mv_setup_ifcfg(port_mmio, 1);
3521         }
3522         /*
3523          * Strobing EDMA_RESET here causes a hard reset of the SATA transport,
3524          * link, and physical layers.  It resets all SATA interface registers
3525          * (except for SATA_IFCFG), and issues a COMRESET to the dev.
3526          */
3527         writelfl(EDMA_RESET, port_mmio + EDMA_CMD);
3528         udelay(25);     /* allow reset propagation */
3529         writelfl(0, port_mmio + EDMA_CMD);
3530
3531         hpriv->ops->phy_errata(hpriv, mmio, port_no);
3532
3533         if (IS_GEN_I(hpriv))
3534                 mdelay(1);
3535 }
3536
3537 static void mv_pmp_select(struct ata_port *ap, int pmp)
3538 {
3539         if (sata_pmp_supported(ap)) {
3540                 void __iomem *port_mmio = mv_ap_base(ap);
3541                 u32 reg = readl(port_mmio + SATA_IFCTL);
3542                 int old = reg & 0xf;
3543
3544                 if (old != pmp) {
3545                         reg = (reg & ~0xf) | pmp;
3546                         writelfl(reg, port_mmio + SATA_IFCTL);
3547                 }
3548         }
3549 }
3550
3551 static int mv_pmp_hardreset(struct ata_link *link, unsigned int *class,
3552                                 unsigned long deadline)
3553 {
3554         mv_pmp_select(link->ap, sata_srst_pmp(link));
3555         return sata_std_hardreset(link, class, deadline);
3556 }
3557
3558 static int mv_softreset(struct ata_link *link, unsigned int *class,
3559                                 unsigned long deadline)
3560 {
3561         mv_pmp_select(link->ap, sata_srst_pmp(link));
3562         return ata_sff_softreset(link, class, deadline);
3563 }
3564
3565 static int mv_hardreset(struct ata_link *link, unsigned int *class,
3566                         unsigned long deadline)
3567 {
3568         struct ata_port *ap = link->ap;
3569         struct mv_host_priv *hpriv = ap->host->private_data;
3570         struct mv_port_priv *pp = ap->private_data;
3571         void __iomem *mmio = hpriv->base;
3572         int rc, attempts = 0, extra = 0;
3573         u32 sstatus;
3574         bool online;
3575
3576         mv_reset_channel(hpriv, mmio, ap->port_no);
3577         pp->pp_flags &= ~MV_PP_FLAG_EDMA_EN;
3578         pp->pp_flags &=
3579           ~(MV_PP_FLAG_FBS_EN | MV_PP_FLAG_NCQ_EN | MV_PP_FLAG_FAKE_ATA_BUSY);
3580
3581         /* Workaround for errata FEr SATA#10 (part 2) */
3582         do {
3583                 const unsigned long *timing =
3584                                 sata_ehc_deb_timing(&link->eh_context);
3585
3586                 rc = sata_link_hardreset(link, timing, deadline + extra,
3587                                          &online, NULL);
3588                 rc = online ? -EAGAIN : rc;
3589                 if (rc)
3590                         return rc;
3591                 sata_scr_read(link, SCR_STATUS, &sstatus);
3592                 if (!IS_GEN_I(hpriv) && ++attempts >= 5 && sstatus == 0x121) {
3593                         /* Force 1.5gb/s link speed and try again */
3594                         mv_setup_ifcfg(mv_ap_base(ap), 0);
3595                         if (time_after(jiffies + HZ, deadline))
3596                                 extra = HZ; /* only extend it once, max */
3597                 }
3598         } while (sstatus != 0x0 && sstatus != 0x113 && sstatus != 0x123);
3599         mv_save_cached_regs(ap);
3600         mv_edma_cfg(ap, 0, 0);
3601
3602         return rc;
3603 }
3604
3605 static void mv_eh_freeze(struct ata_port *ap)
3606 {
3607         mv_stop_edma(ap);
3608         mv_enable_port_irqs(ap, 0);
3609 }
3610
3611 static void mv_eh_thaw(struct ata_port *ap)
3612 {
3613         struct mv_host_priv *hpriv = ap->host->private_data;
3614         unsigned int port = ap->port_no;
3615         unsigned int hardport = mv_hardport_from_port(port);
3616         void __iomem *hc_mmio = mv_hc_base_from_port(hpriv->base, port);
3617         void __iomem *port_mmio = mv_ap_base(ap);
3618         u32 hc_irq_cause;
3619
3620         /* clear EDMA errors on this port */
3621         writel(0, port_mmio + EDMA_ERR_IRQ_CAUSE);
3622
3623         /* clear pending irq events */
3624         hc_irq_cause = ~((DEV_IRQ | DMA_IRQ) << hardport);
3625         writelfl(hc_irq_cause, hc_mmio + HC_IRQ_CAUSE);
3626
3627         mv_enable_port_irqs(ap, ERR_IRQ);
3628 }
3629
3630 /**
3631  *      mv_port_init - Perform some early initialization on a single port.
3632  *      @port: libata data structure storing shadow register addresses
3633  *      @port_mmio: base address of the port
3634  *
3635  *      Initialize shadow register mmio addresses, clear outstanding
3636  *      interrupts on the port, and unmask interrupts for the future
3637  *      start of the port.
3638  *
3639  *      LOCKING:
3640  *      Inherited from caller.
3641  */
3642 static void mv_port_init(struct ata_ioports *port,  void __iomem *port_mmio)
3643 {
3644         void __iomem *serr, *shd_base = port_mmio + SHD_BLK;
3645
3646         /* PIO related setup
3647          */
3648         port->data_addr = shd_base + (sizeof(u32) * ATA_REG_DATA);
3649         port->error_addr =
3650                 port->feature_addr = shd_base + (sizeof(u32) * ATA_REG_ERR);
3651         port->nsect_addr = shd_base + (sizeof(u32) * ATA_REG_NSECT);
3652         port->lbal_addr = shd_base + (sizeof(u32) * ATA_REG_LBAL);
3653         port->lbam_addr = shd_base + (sizeof(u32) * ATA_REG_LBAM);
3654         port->lbah_addr = shd_base + (sizeof(u32) * ATA_REG_LBAH);
3655         port->device_addr = shd_base + (sizeof(u32) * ATA_REG_DEVICE);
3656         port->status_addr =
3657                 port->command_addr = shd_base + (sizeof(u32) * ATA_REG_STATUS);
3658         /* special case: control/altstatus doesn't have ATA_REG_ address */
3659         port->altstatus_addr = port->ctl_addr = shd_base + SHD_CTL_AST;
3660
3661         /* Clear any currently outstanding port interrupt conditions */
3662         serr = port_mmio + mv_scr_offset(SCR_ERROR);
3663         writelfl(readl(serr), serr);
3664         writelfl(0, port_mmio + EDMA_ERR_IRQ_CAUSE);
3665
3666         /* unmask all non-transient EDMA error interrupts */
3667         writelfl(~EDMA_ERR_IRQ_TRANSIENT, port_mmio + EDMA_ERR_IRQ_MASK);
3668
3669         VPRINTK("EDMA cfg=0x%08x EDMA IRQ err cause/mask=0x%08x/0x%08x\n",
3670                 readl(port_mmio + EDMA_CFG),
3671                 readl(port_mmio + EDMA_ERR_IRQ_CAUSE),
3672                 readl(port_mmio + EDMA_ERR_IRQ_MASK));
3673 }
3674
3675 static unsigned int mv_in_pcix_mode(struct ata_host *host)
3676 {
3677         struct mv_host_priv *hpriv = host->private_data;
3678         void __iomem *mmio = hpriv->base;
3679         u32 reg;
3680
3681         if (IS_SOC(hpriv) || !IS_PCIE(hpriv))
3682                 return 0;       /* not PCI-X capable */
3683         reg = readl(mmio + MV_PCI_MODE);
3684         if ((reg & MV_PCI_MODE_MASK) == 0)
3685                 return 0;       /* conventional PCI mode */
3686         return 1;       /* chip is in PCI-X mode */
3687 }
3688
3689 static int mv_pci_cut_through_okay(struct ata_host *host)
3690 {
3691         struct mv_host_priv *hpriv = host->private_data;
3692         void __iomem *mmio = hpriv->base;
3693         u32 reg;
3694
3695         if (!mv_in_pcix_mode(host)) {
3696                 reg = readl(mmio + MV_PCI_COMMAND);
3697                 if (reg & MV_PCI_COMMAND_MRDTRIG)
3698                         return 0; /* not okay */
3699         }
3700         return 1; /* okay */
3701 }
3702
3703 static void mv_60x1b2_errata_pci7(struct ata_host *host)
3704 {
3705         struct mv_host_priv *hpriv = host->private_data;
3706         void __iomem *mmio = hpriv->base;
3707
3708         /* workaround for 60x1-B2 errata PCI#7 */
3709         if (mv_in_pcix_mode(host)) {
3710                 u32 reg = readl(mmio + MV_PCI_COMMAND);
3711                 writelfl(reg & ~MV_PCI_COMMAND_MWRCOM, mmio + MV_PCI_COMMAND);
3712         }
3713 }
3714
3715 static int mv_chip_id(struct ata_host *host, unsigned int board_idx)
3716 {
3717         struct pci_dev *pdev = to_pci_dev(host->dev);
3718         struct mv_host_priv *hpriv = host->private_data;
3719         u32 hp_flags = hpriv->hp_flags;
3720
3721         switch (board_idx) {
3722         case chip_5080:
3723                 hpriv->ops = &mv5xxx_ops;
3724                 hp_flags |= MV_HP_GEN_I;
3725
3726                 switch (pdev->revision) {
3727                 case 0x1:
3728                         hp_flags |= MV_HP_ERRATA_50XXB0;
3729                         break;
3730                 case 0x3:
3731                         hp_flags |= MV_HP_ERRATA_50XXB2;
3732                         break;
3733                 default:
3734                         dev_printk(KERN_WARNING, &pdev->dev,
3735                            "Applying 50XXB2 workarounds to unknown rev\n");
3736                         hp_flags |= MV_HP_ERRATA_50XXB2;
3737                         break;
3738                 }
3739                 break;
3740
3741         case chip_504x:
3742         case chip_508x:
3743                 hpriv->ops = &mv5xxx_ops;
3744                 hp_flags |= MV_HP_GEN_I;
3745
3746                 switch (pdev->revision) {
3747                 case 0x0:
3748                         hp_flags |= MV_HP_ERRATA_50XXB0;
3749                         break;
3750                 case 0x3:
3751                         hp_flags |= MV_HP_ERRATA_50XXB2;
3752                         break;
3753                 default:
3754                         dev_printk(KERN_WARNING, &pdev->dev,
3755                            "Applying B2 workarounds to unknown rev\n");
3756                         hp_flags |= MV_HP_ERRATA_50XXB2;
3757                         break;
3758                 }
3759                 break;
3760
3761         case chip_604x:
3762         case chip_608x:
3763                 hpriv->ops = &mv6xxx_ops;
3764                 hp_flags |= MV_HP_GEN_II;
3765
3766                 switch (pdev->revision) {
3767                 case 0x7:
3768                         mv_60x1b2_errata_pci7(host);
3769                         hp_flags |= MV_HP_ERRATA_60X1B2;
3770                         break;
3771                 case 0x9:
3772                         hp_flags |= MV_HP_ERRATA_60X1C0;
3773                         break;
3774                 default:
3775                         dev_printk(KERN_WARNING, &pdev->dev,
3776                                    "Applying B2 workarounds to unknown rev\n");
3777                         hp_flags |= MV_HP_ERRATA_60X1B2;
3778                         break;
3779                 }
3780                 break;
3781
3782         case chip_7042:
3783                 hp_flags |= MV_HP_PCIE | MV_HP_CUT_THROUGH;
3784                 if (pdev->vendor == PCI_VENDOR_ID_TTI &&
3785                     (pdev->device == 0x2300 || pdev->device == 0x2310))
3786                 {
3787                         /*
3788                          * Highpoint RocketRAID PCIe 23xx series cards:
3789                          *
3790                          * Unconfigured drives are treated as "Legacy"
3791                          * by the BIOS, and it overwrites sector 8 with
3792                          * a "Lgcy" metadata block prior to Linux boot.
3793                          *
3794                          * Configured drives (RAID or JBOD) leave sector 8
3795                          * alone, but instead overwrite a high numbered
3796                          * sector for the RAID metadata.  This sector can
3797                          * be determined exactly, by truncating the physical
3798                          * drive capacity to a nice even GB value.
3799                          *
3800                          * RAID metadata is at: (dev->n_sectors & ~0xfffff)
3801                          *
3802                          * Warn the user, lest they think we're just buggy.
3803                          */
3804                         printk(KERN_WARNING DRV_NAME ": Highpoint RocketRAID"
3805                                 " BIOS CORRUPTS DATA on all attached drives,"
3806                                 " regardless of if/how they are configured."
3807                                 " BEWARE!\n");
3808                         printk(KERN_WARNING DRV_NAME ": For data safety, do not"
3809                                 " use sectors 8-9 on \"Legacy\" drives,"
3810                                 " and avoid the final two gigabytes on"
3811                                 " all RocketRAID BIOS initialized drives.\n");
3812                 }
3813                 /* drop through */
3814         case chip_6042:
3815                 hpriv->ops = &mv6xxx_ops;
3816                 hp_flags |= MV_HP_GEN_IIE;
3817                 if (board_idx == chip_6042 && mv_pci_cut_through_okay(host))
3818                         hp_flags |= MV_HP_CUT_THROUGH;
3819
3820                 switch (pdev->revision) {
3821                 case 0x2: /* Rev.B0: the first/only public release */
3822                         hp_flags |= MV_HP_ERRATA_60X1C0;
3823                         break;
3824                 default:
3825                         dev_printk(KERN_WARNING, &pdev->dev,
3826                            "Applying 60X1C0 workarounds to unknown rev\n");
3827                         hp_flags |= MV_HP_ERRATA_60X1C0;
3828                         break;
3829                 }
3830                 break;
3831         case chip_soc:
3832                 if (soc_is_65n(hpriv))
3833                         hpriv->ops = &mv_soc_65n_ops;
3834                 else
3835                         hpriv->ops = &mv_soc_ops;
3836                 hp_flags |= MV_HP_FLAG_SOC | MV_HP_GEN_IIE |
3837                         MV_HP_ERRATA_60X1C0;
3838                 break;
3839
3840         default:
3841                 dev_printk(KERN_ERR, host->dev,
3842                            "BUG: invalid board index %u\n", board_idx);
3843                 return 1;
3844         }
3845
3846         hpriv->hp_flags = hp_flags;
3847         if (hp_flags & MV_HP_PCIE) {
3848                 hpriv->irq_cause_offset = PCIE_IRQ_CAUSE;
3849                 hpriv->irq_mask_offset  = PCIE_IRQ_MASK;
3850                 hpriv->unmask_all_irqs  = PCIE_UNMASK_ALL_IRQS;
3851         } else {
3852                 hpriv->irq_cause_offset = PCI_IRQ_CAUSE;
3853                 hpriv->irq_mask_offset  = PCI_IRQ_MASK;
3854                 hpriv->unmask_all_irqs  = PCI_UNMASK_ALL_IRQS;
3855         }
3856
3857         return 0;
3858 }
3859
3860 /**
3861  *      mv_init_host - Perform some early initialization of the host.
3862  *      @host: ATA host to initialize
3863  *
3864  *      If possible, do an early global reset of the host.  Then do
3865  *      our port init and clear/unmask all/relevant host interrupts.
3866  *
3867  *      LOCKING:
3868  *      Inherited from caller.
3869  */
3870 static int mv_init_host(struct ata_host *host)
3871 {
3872         int rc = 0, n_hc, port, hc;
3873         struct mv_host_priv *hpriv = host->private_data;
3874         void __iomem *mmio = hpriv->base;
3875
3876         rc = mv_chip_id(host, hpriv->board_idx);
3877         if (rc)
3878                 goto done;
3879
3880         if (IS_SOC(hpriv)) {
3881                 hpriv->main_irq_cause_addr = mmio + SOC_HC_MAIN_IRQ_CAUSE;
3882                 hpriv->main_irq_mask_addr  = mmio + SOC_HC_MAIN_IRQ_MASK;
3883         } else {
3884                 hpriv->main_irq_cause_addr = mmio + PCI_HC_MAIN_IRQ_CAUSE;
3885                 hpriv->main_irq_mask_addr  = mmio + PCI_HC_MAIN_IRQ_MASK;
3886         }
3887
3888         /* initialize shadow irq mask with register's value */
3889         hpriv->main_irq_mask = readl(hpriv->main_irq_mask_addr);
3890
3891         /* global interrupt mask: 0 == mask everything */
3892         mv_set_main_irq_mask(host, ~0, 0);
3893
3894         n_hc = mv_get_hc_count(host->ports[0]->flags);
3895
3896         for (port = 0; port < host->n_ports; port++)
3897                 if (hpriv->ops->read_preamp)
3898                         hpriv->ops->read_preamp(hpriv, port, mmio);
3899
3900         rc = hpriv->ops->reset_hc(hpriv, mmio, n_hc);
3901         if (rc)
3902                 goto done;
3903
3904         hpriv->ops->reset_flash(hpriv, mmio);
3905         hpriv->ops->reset_bus(host, mmio);
3906         hpriv->ops->enable_leds(hpriv, mmio);
3907
3908         for (port = 0; port < host->n_ports; port++) {
3909                 struct ata_port *ap = host->ports[port];
3910                 void __iomem *port_mmio = mv_port_base(mmio, port);
3911
3912                 mv_port_init(&ap->ioaddr, port_mmio);
3913         }
3914
3915         for (hc = 0; hc < n_hc; hc++) {
3916                 void __iomem *hc_mmio = mv_hc_base(mmio, hc);
3917
3918                 VPRINTK("HC%i: HC config=0x%08x HC IRQ cause "
3919                         "(before clear)=0x%08x\n", hc,
3920                         readl(hc_mmio + HC_CFG),
3921                         readl(hc_mmio + HC_IRQ_CAUSE));
3922
3923                 /* Clear any currently outstanding hc interrupt conditions */
3924                 writelfl(0, hc_mmio + HC_IRQ_CAUSE);
3925         }
3926
3927         if (!IS_SOC(hpriv)) {
3928                 /* Clear any currently outstanding host interrupt conditions */
3929                 writelfl(0, mmio + hpriv->irq_cause_offset);
3930
3931                 /* and unmask interrupt generation for host regs */
3932                 writelfl(hpriv->unmask_all_irqs, mmio + hpriv->irq_mask_offset);
3933         }
3934
3935         /*
3936          * enable only global host interrupts for now.
3937          * The per-port interrupts get done later as ports are set up.
3938          */
3939         mv_set_main_irq_mask(host, 0, PCI_ERR);
3940         mv_set_irq_coalescing(host, irq_coalescing_io_count,
3941                                     irq_coalescing_usecs);
3942 done:
3943         return rc;
3944 }
3945
3946 static int mv_create_dma_pools(struct mv_host_priv *hpriv, struct device *dev)
3947 {
3948         hpriv->crqb_pool   = dmam_pool_create("crqb_q", dev, MV_CRQB_Q_SZ,
3949                                                              MV_CRQB_Q_SZ, 0);
3950         if (!hpriv->crqb_pool)
3951                 return -ENOMEM;
3952
3953         hpriv->crpb_pool   = dmam_pool_create("crpb_q", dev, MV_CRPB_Q_SZ,
3954                                                              MV_CRPB_Q_SZ, 0);
3955         if (!hpriv->crpb_pool)
3956                 return -ENOMEM;
3957
3958         hpriv->sg_tbl_pool = dmam_pool_create("sg_tbl", dev, MV_SG_TBL_SZ,
3959                                                              MV_SG_TBL_SZ, 0);
3960         if (!hpriv->sg_tbl_pool)
3961                 return -ENOMEM;
3962
3963         return 0;
3964 }
3965
3966 static void mv_conf_mbus_windows(struct mv_host_priv *hpriv,
3967                                  struct mbus_dram_target_info *dram)
3968 {
3969         int i;
3970
3971         for (i = 0; i < 4; i++) {
3972                 writel(0, hpriv->base + WINDOW_CTRL(i));
3973                 writel(0, hpriv->base + WINDOW_BASE(i));
3974         }
3975
3976         for (i = 0; i < dram->num_cs; i++) {
3977                 struct mbus_dram_window *cs = dram->cs + i;
3978
3979                 writel(((cs->size - 1) & 0xffff0000) |
3980                         (cs->mbus_attr << 8) |
3981                         (dram->mbus_dram_target_id << 4) | 1,
3982                         hpriv->base + WINDOW_CTRL(i));
3983                 writel(cs->base, hpriv->base + WINDOW_BASE(i));
3984         }
3985 }
3986
3987 /**
3988  *      mv_platform_probe - handle a positive probe of an soc Marvell
3989  *      host
3990  *      @pdev: platform device found
3991  *
3992  *      LOCKING:
3993  *      Inherited from caller.
3994  */
3995 static int mv_platform_probe(struct platform_device *pdev)
3996 {
3997         static int printed_version;
3998         const struct mv_sata_platform_data *mv_platform_data;
3999         const struct ata_port_info *ppi[] =
4000             { &mv_port_info[chip_soc], NULL };
4001         struct ata_host *host;
4002         struct mv_host_priv *hpriv;
4003         struct resource *res;
4004         int n_ports, rc;
4005
4006         if (!printed_version++)
4007                 dev_printk(KERN_INFO, &pdev->dev, "version " DRV_VERSION "\n");
4008
4009         /*
4010          * Simple resource validation ..
4011          */
4012         if (unlikely(pdev->num_resources != 2)) {
4013                 dev_err(&pdev->dev, "invalid number of resources\n");
4014                 return -EINVAL;
4015         }
4016
4017         /*
4018          * Get the register base first
4019          */
4020         res = platform_get_resource(pdev, IORESOURCE_MEM, 0);
4021         if (res == NULL)
4022                 return -EINVAL;
4023
4024         /* allocate host */
4025         mv_platform_data = pdev->dev.platform_data;
4026         n_ports = mv_platform_data->n_ports;
4027
4028         host = ata_host_alloc_pinfo(&pdev->dev, ppi, n_ports);
4029         hpriv = devm_kzalloc(&pdev->dev, sizeof(*hpriv), GFP_KERNEL);
4030
4031         if (!host || !hpriv)
4032                 return -ENOMEM;
4033         host->private_data = hpriv;
4034         hpriv->n_ports = n_ports;
4035         hpriv->board_idx = chip_soc;
4036
4037         host->iomap = NULL;
4038         hpriv->base = devm_ioremap(&pdev->dev, res->start,
4039                                    resource_size(res));
4040         hpriv->base -= SATAHC0_REG_BASE;
4041
4042 #if defined(CONFIG_HAVE_CLK)
4043         hpriv->clk = clk_get(&pdev->dev, NULL);
4044         if (IS_ERR(hpriv->clk))
4045                 dev_notice(&pdev->dev, "cannot get clkdev\n");
4046         else
4047                 clk_enable(hpriv->clk);
4048 #endif
4049
4050         /*
4051          * (Re-)program MBUS remapping windows if we are asked to.
4052          */
4053         if (mv_platform_data->dram != NULL)
4054                 mv_conf_mbus_windows(hpriv, mv_platform_data->dram);
4055
4056         rc = mv_create_dma_pools(hpriv, &pdev->dev);
4057         if (rc)
4058                 goto err;
4059
4060         /* initialize adapter */
4061         rc = mv_init_host(host);
4062         if (rc)
4063                 goto err;
4064
4065         dev_printk(KERN_INFO, &pdev->dev,
4066                    "slots %u ports %d\n", (unsigned)MV_MAX_Q_DEPTH,
4067                    host->n_ports);
4068
4069         return ata_host_activate(host, platform_get_irq(pdev, 0), mv_interrupt,
4070                                  IRQF_SHARED, &mv6_sht);
4071 err:
4072 #if defined(CONFIG_HAVE_CLK)
4073         if (!IS_ERR(hpriv->clk)) {
4074                 clk_disable(hpriv->clk);
4075                 clk_put(hpriv->clk);
4076         }
4077 #endif
4078
4079         return rc;
4080 }
4081
4082 /*
4083  *
4084  *      mv_platform_remove    -       unplug a platform interface
4085  *      @pdev: platform device
4086  *
4087  *      A platform bus SATA device has been unplugged. Perform the needed
4088  *      cleanup. Also called on module unload for any active devices.
4089  */
4090 static int __devexit mv_platform_remove(struct platform_device *pdev)
4091 {
4092         struct device *dev = &pdev->dev;
4093         struct ata_host *host = dev_get_drvdata(dev);
4094 #if defined(CONFIG_HAVE_CLK)
4095         struct mv_host_priv *hpriv = host->private_data;
4096 #endif
4097         ata_host_detach(host);
4098
4099 #if defined(CONFIG_HAVE_CLK)
4100         if (!IS_ERR(hpriv->clk)) {
4101                 clk_disable(hpriv->clk);
4102                 clk_put(hpriv->clk);
4103         }
4104 #endif
4105         return 0;
4106 }
4107
4108 #ifdef CONFIG_PM
4109 static int mv_platform_suspend(struct platform_device *pdev, pm_message_t state)
4110 {
4111         struct ata_host *host = dev_get_drvdata(&pdev->dev);
4112         if (host)
4113                 return ata_host_suspend(host, state);
4114         else
4115                 return 0;
4116 }
4117
4118 static int mv_platform_resume(struct platform_device *pdev)
4119 {
4120         struct ata_host *host = dev_get_drvdata(&pdev->dev);
4121         int ret;
4122
4123         if (host) {
4124                 struct mv_host_priv *hpriv = host->private_data;
4125                 const struct mv_sata_platform_data *mv_platform_data = \
4126                         pdev->dev.platform_data;
4127                 /*
4128                  * (Re-)program MBUS remapping windows if we are asked to.
4129                  */
4130                 if (mv_platform_data->dram != NULL)
4131                         mv_conf_mbus_windows(hpriv, mv_platform_data->dram);
4132
4133                 /* initialize adapter */
4134                 ret = mv_init_host(host);
4135                 if (ret) {
4136                         printk(KERN_ERR DRV_NAME ": Error during HW init\n");
4137                         return ret;
4138                 }
4139                 ata_host_resume(host);
4140         }
4141
4142         return 0;
4143 }
4144 #else
4145 #define mv_platform_suspend NULL
4146 #define mv_platform_resume NULL
4147 #endif
4148
4149 static struct platform_driver mv_platform_driver = {
4150         .probe                  = mv_platform_probe,
4151         .remove                 = __devexit_p(mv_platform_remove),
4152         .suspend                = mv_platform_suspend,
4153         .resume                 = mv_platform_resume,
4154         .driver                 = {
4155                                    .name = DRV_NAME,
4156                                    .owner = THIS_MODULE,
4157                                   },
4158 };
4159
4160
4161 #ifdef CONFIG_PCI
4162 static int mv_pci_init_one(struct pci_dev *pdev,
4163                            const struct pci_device_id *ent);
4164 #ifdef CONFIG_PM
4165 static int mv_pci_device_resume(struct pci_dev *pdev);
4166 #endif
4167
4168
4169 static struct pci_driver mv_pci_driver = {
4170         .name                   = DRV_NAME,
4171         .id_table               = mv_pci_tbl,
4172         .probe                  = mv_pci_init_one,
4173         .remove                 = ata_pci_remove_one,
4174 #ifdef CONFIG_PM
4175         .suspend                = ata_pci_device_suspend,
4176         .resume                 = mv_pci_device_resume,
4177 #endif
4178
4179 };
4180
4181 /* move to PCI layer or libata core? */
4182 static int pci_go_64(struct pci_dev *pdev)
4183 {
4184         int rc;
4185
4186         if (!pci_set_dma_mask(pdev, DMA_BIT_MASK(64))) {
4187                 rc = pci_set_consistent_dma_mask(pdev, DMA_BIT_MASK(64));
4188                 if (rc) {
4189                         rc = pci_set_consistent_dma_mask(pdev, DMA_BIT_MASK(32));
4190                         if (rc) {
4191                                 dev_printk(KERN_ERR, &pdev->dev,
4192                                            "64-bit DMA enable failed\n");
4193                                 return rc;
4194                         }
4195                 }
4196         } else {
4197                 rc = pci_set_dma_mask(pdev, DMA_BIT_MASK(32));
4198                 if (rc) {
4199                         dev_printk(KERN_ERR, &pdev->dev,
4200                                    "32-bit DMA enable failed\n");
4201                         return rc;
4202                 }
4203                 rc = pci_set_consistent_dma_mask(pdev, DMA_BIT_MASK(32));
4204                 if (rc) {
4205                         dev_printk(KERN_ERR, &pdev->dev,
4206                                    "32-bit consistent DMA enable failed\n");
4207                         return rc;
4208                 }
4209         }
4210
4211         return rc;
4212 }
4213
4214 /**
4215  *      mv_print_info - Dump key info to kernel log for perusal.
4216  *      @host: ATA host to print info about
4217  *
4218  *      FIXME: complete this.
4219  *
4220  *      LOCKING:
4221  *      Inherited from caller.
4222  */
4223 static void mv_print_info(struct ata_host *host)
4224 {
4225         struct pci_dev *pdev = to_pci_dev(host->dev);
4226         struct mv_host_priv *hpriv = host->private_data;
4227         u8 scc;
4228         const char *scc_s, *gen;
4229
4230         /* Use this to determine the HW stepping of the chip so we know
4231          * what errata to workaround
4232          */
4233         pci_read_config_byte(pdev, PCI_CLASS_DEVICE, &scc);
4234         if (scc == 0)
4235                 scc_s = "SCSI";
4236         else if (scc == 0x01)
4237                 scc_s = "RAID";
4238         else
4239                 scc_s = "?";
4240
4241         if (IS_GEN_I(hpriv))
4242                 gen = "I";
4243         else if (IS_GEN_II(hpriv))
4244                 gen = "II";
4245         else if (IS_GEN_IIE(hpriv))
4246                 gen = "IIE";
4247         else
4248                 gen = "?";
4249
4250         dev_printk(KERN_INFO, &pdev->dev,
4251                "Gen-%s %u slots %u ports %s mode IRQ via %s\n",
4252                gen, (unsigned)MV_MAX_Q_DEPTH, host->n_ports,
4253                scc_s, (MV_HP_FLAG_MSI & hpriv->hp_flags) ? "MSI" : "INTx");
4254 }
4255
4256 /**
4257  *      mv_pci_init_one - handle a positive probe of a PCI Marvell host
4258  *      @pdev: PCI device found
4259  *      @ent: PCI device ID entry for the matched host
4260  *
4261  *      LOCKING:
4262  *      Inherited from caller.
4263  */
4264 static int mv_pci_init_one(struct pci_dev *pdev,
4265                            const struct pci_device_id *ent)
4266 {
4267         static int printed_version;
4268         unsigned int board_idx = (unsigned int)ent->driver_data;
4269         const struct ata_port_info *ppi[] = { &mv_port_info[board_idx], NULL };
4270         struct ata_host *host;
4271         struct mv_host_priv *hpriv;
4272         int n_ports, port, rc;
4273
4274         if (!printed_version++)
4275                 dev_printk(KERN_INFO, &pdev->dev, "version " DRV_VERSION "\n");
4276
4277         /* allocate host */
4278         n_ports = mv_get_hc_count(ppi[0]->flags) * MV_PORTS_PER_HC;
4279
4280         host = ata_host_alloc_pinfo(&pdev->dev, ppi, n_ports);
4281         hpriv = devm_kzalloc(&pdev->dev, sizeof(*hpriv), GFP_KERNEL);
4282         if (!host || !hpriv)
4283                 return -ENOMEM;
4284         host->private_data = hpriv;
4285         hpriv->n_ports = n_ports;
4286         hpriv->board_idx = board_idx;
4287
4288         /* acquire resources */
4289         rc = pcim_enable_device(pdev);
4290         if (rc)
4291                 return rc;
4292
4293         rc = pcim_iomap_regions(pdev, 1 << MV_PRIMARY_BAR, DRV_NAME);
4294         if (rc == -EBUSY)
4295                 pcim_pin_device(pdev);
4296         if (rc)
4297                 return rc;
4298         host->iomap = pcim_iomap_table(pdev);
4299         hpriv->base = host->iomap[MV_PRIMARY_BAR];
4300
4301         rc = pci_go_64(pdev);
4302         if (rc)
4303                 return rc;
4304
4305         rc = mv_create_dma_pools(hpriv, &pdev->dev);
4306         if (rc)
4307                 return rc;
4308
4309         for (port = 0; port < host->n_ports; port++) {
4310                 struct ata_port *ap = host->ports[port];
4311                 void __iomem *port_mmio = mv_port_base(hpriv->base, port);
4312                 unsigned int offset = port_mmio - hpriv->base;
4313
4314                 ata_port_pbar_desc(ap, MV_PRIMARY_BAR, -1, "mmio");
4315                 ata_port_pbar_desc(ap, MV_PRIMARY_BAR, offset, "port");
4316         }
4317
4318         /* initialize adapter */
4319         rc = mv_init_host(host);
4320         if (rc)
4321                 return rc;
4322
4323         /* Enable message-switched interrupts, if requested */
4324         if (msi && pci_enable_msi(pdev) == 0)
4325                 hpriv->hp_flags |= MV_HP_FLAG_MSI;
4326
4327         mv_dump_pci_cfg(pdev, 0x68);
4328         mv_print_info(host);
4329
4330         pci_set_master(pdev);
4331         pci_try_set_mwi(pdev);
4332         return ata_host_activate(host, pdev->irq, mv_interrupt, IRQF_SHARED,
4333                                  IS_GEN_I(hpriv) ? &mv5_sht : &mv6_sht);
4334 }
4335
4336 #ifdef CONFIG_PM
4337 static int mv_pci_device_resume(struct pci_dev *pdev)
4338 {
4339         struct ata_host *host = dev_get_drvdata(&pdev->dev);
4340         int rc;
4341
4342         rc = ata_pci_device_do_resume(pdev);
4343         if (rc)
4344                 return rc;
4345
4346         /* initialize adapter */
4347         rc = mv_init_host(host);
4348         if (rc)
4349                 return rc;
4350
4351         ata_host_resume(host);
4352
4353         return 0;
4354 }
4355 #endif
4356 #endif
4357
4358 static int mv_platform_probe(struct platform_device *pdev);
4359 static int __devexit mv_platform_remove(struct platform_device *pdev);
4360
4361 static int __init mv_init(void)
4362 {
4363         int rc = -ENODEV;
4364 #ifdef CONFIG_PCI
4365         rc = pci_register_driver(&mv_pci_driver);
4366         if (rc < 0)
4367                 return rc;
4368 #endif
4369         rc = platform_driver_register(&mv_platform_driver);
4370
4371 #ifdef CONFIG_PCI
4372         if (rc < 0)
4373                 pci_unregister_driver(&mv_pci_driver);
4374 #endif
4375         return rc;
4376 }
4377
4378 static void __exit mv_exit(void)
4379 {
4380 #ifdef CONFIG_PCI
4381         pci_unregister_driver(&mv_pci_driver);
4382 #endif
4383         platform_driver_unregister(&mv_platform_driver);
4384 }
4385
4386 MODULE_AUTHOR("Brett Russ");
4387 MODULE_DESCRIPTION("SCSI low-level driver for Marvell SATA controllers");
4388 MODULE_LICENSE("GPL");
4389 MODULE_DEVICE_TABLE(pci, mv_pci_tbl);
4390 MODULE_VERSION(DRV_VERSION);
4391 MODULE_ALIAS("platform:" DRV_NAME);
4392
4393 module_init(mv_init);
4394 module_exit(mv_exit);