arch/x86/kernel/io_apic.c

   1 /*
   2  *      Intel IO-APIC support for multi-Pentium hosts.
   3  *
   4  *      Copyright (C) 1997, 1998, 1999, 2000 Ingo Molnar, Hajnalka Szabo
   5  *
   6  *      Many thanks to Stig Venaas for trying out countless experimental
   7  *      patches and reporting/debugging problems patiently!
   8  *
   9  *      (c) 1999, Multiple IO-APIC support, developed by
  10  *      Ken-ichi Yaku <yaku@css1.kbnes.nec.co.jp> and
  11  *      Hidemi Kishimoto <kisimoto@css1.kbnes.nec.co.jp>,
  12  *      further tested and cleaned up by Zach Brown <zab@redhat.com>
  13  *      and Ingo Molnar <mingo@redhat.com>
  14  *
  15  *      Fixes
  16  *      Maciej W. Rozycki       :       Bits for genuine 82489DX APICs;
  17  *                                      thanks to Eric Gilmore
  18  *                                      and Rolf G. Tews
  19  *                                      for testing these extensively
  20  *      Paul Diefenbaugh        :       Added full ACPI support
  21  */
  22
  23 #include <linux/mm.h>
  24 #include <linux/interrupt.h>
  25 #include <linux/init.h>
  26 #include <linux/delay.h>
  27 #include <linux/sched.h>
  28 #include <linux/pci.h>
  29 #include <linux/mc146818rtc.h>
  30 #include <linux/compiler.h>
  31 #include <linux/acpi.h>
  32 #include <linux/module.h>
  33 #include <linux/sysdev.h>
  34 #include <linux/msi.h>
  35 #include <linux/htirq.h>
  36 #include <linux/freezer.h>
  37 #include <linux/kthread.h>
  38 #include <linux/jiffies.h>      /* time_after() */
  39 #ifdef CONFIG_ACPI
  40 #include <acpi/acpi_bus.h>
  41 #endif
  42 #include <linux/bootmem.h>
  43 #include <linux/dmar.h>
  44 #include <linux/hpet.h>
  45
  46 #include <asm/idle.h>
  47 #include <asm/io.h>
  48 #include <asm/smp.h>
  49 #include <asm/desc.h>
  50 #include <asm/proto.h>
  51 #include <asm/acpi.h>
  52 #include <asm/dma.h>
  53 #include <asm/timer.h>
  54 #include <asm/i8259.h>
  55 #include <asm/nmi.h>
  56 #include <asm/msidef.h>
  57 #include <asm/hypertransport.h>
  58 #include <asm/setup.h>
  59 #include <asm/irq_remapping.h>
  60 #include <asm/hpet.h>
  61 #include <asm/uv/uv_hub.h>
  62 #include <asm/uv/uv_irq.h>
  63
  64 #include <mach_ipi.h>
  65 #include <mach_apic.h>
  66 #include <mach_apicdef.h>
  67
  68 #define __apicdebuginit(type) static type __init
  69
  70 /*
  71  *      Is the SiS APIC rmw bug present ?
  72  *      -1 = don't know, 0 = no, 1 = yes
  73  */
  74 int sis_apic_bug = -1;
  75
  76 static DEFINE_SPINLOCK(ioapic_lock);
  77 static DEFINE_SPINLOCK(vector_lock);
  78
  79 /*
  80  * # of IRQ routing registers
  81  */
  82 int nr_ioapic_registers[MAX_IO_APICS];
  83
  84 /* I/O APIC entries */
  85 struct mp_config_ioapic mp_ioapics[MAX_IO_APICS];
  86 int nr_ioapics;
  87
  88 /* MP IRQ source entries */
  89 struct mp_config_intsrc mp_irqs[MAX_IRQ_SOURCES];
  90
  91 /* # of MP IRQ source entries */
  92 int mp_irq_entries;
  93
  94 #if defined (CONFIG_MCA) || defined (CONFIG_EISA)
  95 int mp_bus_id_to_type[MAX_MP_BUSSES];
  96 #endif
  97
  98 DECLARE_BITMAP(mp_bus_not_pci, MAX_MP_BUSSES);
  99
 100 int skip_ioapic_setup;
 101
 102 static int __init parse_noapic(char *str)
 103 {
 104         /* disable IO-APIC */
 105         disable_ioapic_setup();
 106         return 0;
 107 }
 108 early_param("noapic", parse_noapic);
 109
 110 struct irq_pin_list;
 111
 112 /*
 113  * This is performance-critical, we want to do it O(1)
 114  *
 115  * the indexing order of this array favors 1:1 mappings
 116  * between pins and IRQs.
 117  */
 118
 119 struct irq_pin_list {
 120         int apic, pin;
 121         struct irq_pin_list *next;
 122 };
 123
 124 static struct irq_pin_list *get_one_free_irq_2_pin(int cpu)
 125 {
 126         struct irq_pin_list *pin;
 127         int node;
 128
 129         node = cpu_to_node(cpu);
 130
 131         pin = kzalloc_node(sizeof(*pin), GFP_ATOMIC, node);
 132         printk(KERN_DEBUG "  alloc irq_2_pin on cpu %d node %d\n", cpu, node);
 133
 134         return pin;
 135 }
 136
 137 struct irq_cfg {
 138         struct irq_pin_list *irq_2_pin;
 139         cpumask_var_t domain;
 140         cpumask_var_t old_domain;
 141         unsigned move_cleanup_count;
 142         u8 vector;
 143         u8 move_in_progress : 1;
 144 #ifdef CONFIG_NUMA_MIGRATE_IRQ_DESC
 145         u8 move_desc_pending : 1;
 146 #endif
 147 };
 148
 149 /* irq_cfg is indexed by the sum of all RTEs in all I/O APICs. */
 150 #ifdef CONFIG_SPARSE_IRQ
 151 static struct irq_cfg irq_cfgx[] = {
 152 #else
 153 static struct irq_cfg irq_cfgx[NR_IRQS] = {
 154 #endif
 155         [0]  = { .vector = IRQ0_VECTOR,  },
 156         [1]  = { .vector = IRQ1_VECTOR,  },
 157         [2]  = { .vector = IRQ2_VECTOR,  },
 158         [3]  = { .vector = IRQ3_VECTOR,  },
 159         [4]  = { .vector = IRQ4_VECTOR,  },
 160         [5]  = { .vector = IRQ5_VECTOR,  },
 161         [6]  = { .vector = IRQ6_VECTOR,  },
 162         [7]  = { .vector = IRQ7_VECTOR,  },
 163         [8]  = { .vector = IRQ8_VECTOR,  },
 164         [9]  = { .vector = IRQ9_VECTOR,  },
 165         [10] = { .vector = IRQ10_VECTOR, },
 166         [11] = { .vector = IRQ11_VECTOR, },
 167         [12] = { .vector = IRQ12_VECTOR, },
 168         [13] = { .vector = IRQ13_VECTOR, },
 169         [14] = { .vector = IRQ14_VECTOR, },
 170         [15] = { .vector = IRQ15_VECTOR, },
 171 };
 172
 173 void __init arch_early_irq_init(void)
 174 {
 175         struct irq_cfg *cfg;
 176         struct irq_desc *desc;
 177         int count;
 178         int i;
 179
 180         cfg = irq_cfgx;
 181         count = ARRAY_SIZE(irq_cfgx);
 182
 183         for (i = 0; i < count; i++) {
 184                 desc = irq_to_desc(i);
 185                 desc->chip_data = &cfg[i];
 186                 alloc_bootmem_cpumask_var(&cfg[i].domain);
 187                 alloc_bootmem_cpumask_var(&cfg[i].old_domain);
 188                 if (i < NR_IRQS_LEGACY)
 189                         cpumask_setall(cfg[i].domain);
 190         }
 191 }
 192
 193 #ifdef CONFIG_SPARSE_IRQ
 194 static struct irq_cfg *irq_cfg(unsigned int irq)
 195 {
 196         struct irq_cfg *cfg = NULL;
 197         struct irq_desc *desc;
 198
 199         desc = irq_to_desc(irq);
 200         if (desc)
 201                 cfg = desc->chip_data;
 202
 203         return cfg;
 204 }
 205
 206 static struct irq_cfg *get_one_free_irq_cfg(int cpu)
 207 {
 208         struct irq_cfg *cfg;
 209         int node;
 210
 211         node = cpu_to_node(cpu);
 212
 213         cfg = kzalloc_node(sizeof(*cfg), GFP_ATOMIC, node);
 214         if (cfg) {
 215                 /* FIXME: needs alloc_cpumask_var_node() */
 216                 if (!alloc_cpumask_var(&cfg->domain, GFP_ATOMIC)) {
 217                         kfree(cfg);
 218                         cfg = NULL;
 219                 } else if (!alloc_cpumask_var(&cfg->old_domain, GFP_ATOMIC)) {
 220                         free_cpumask_var(cfg->domain);
 221                         kfree(cfg);
 222                         cfg = NULL;
 223                 } else {
 224                         cpumask_clear(cfg->domain);
 225                         cpumask_clear(cfg->old_domain);
 226                 }
 227         }
 228         printk(KERN_DEBUG "  alloc irq_cfg on cpu %d node %d\n", cpu, node);
 229
 230         return cfg;
 231 }
 232
 233 void arch_init_chip_data(struct irq_desc *desc, int cpu)
 234 {
 235         struct irq_cfg *cfg;
 236
 237         cfg = desc->chip_data;
 238         if (!cfg) {
 239                 desc->chip_data = get_one_free_irq_cfg(cpu);
 240                 if (!desc->chip_data) {
 241                         printk(KERN_ERR "can not alloc irq_cfg\n");
 242                         BUG_ON(1);
 243                 }
 244         }
 245 }
 246
 247 #ifdef CONFIG_NUMA_MIGRATE_IRQ_DESC
 248
 249 static void
 250 init_copy_irq_2_pin(struct irq_cfg *old_cfg, struct irq_cfg *cfg, int cpu)
 251 {
 252         struct irq_pin_list *old_entry, *head, *tail, *entry;
 253
 254         cfg->irq_2_pin = NULL;
 255         old_entry = old_cfg->irq_2_pin;
 256         if (!old_entry)
 257                 return;
 258
 259         entry = get_one_free_irq_2_pin(cpu);
 260         if (!entry)
 261                 return;
 262
 263         entry->apic     = old_entry->apic;
 264         entry->pin      = old_entry->pin;
 265         head            = entry;
 266         tail            = entry;
 267         old_entry       = old_entry->next;
 268         while (old_entry) {
 269                 entry = get_one_free_irq_2_pin(cpu);
 270                 if (!entry) {
 271                         entry = head;
 272                         while (entry) {
 273                                 head = entry->next;
 274                                 kfree(entry);
 275                                 entry = head;
 276                         }
 277                         /* still use the old one */
 278                         return;
 279                 }
 280                 entry->apic     = old_entry->apic;
 281                 entry->pin      = old_entry->pin;
 282                 tail->next      = entry;
 283                 tail            = entry;
 284                 old_entry       = old_entry->next;
 285         }
 286
 287         tail->next = NULL;
 288         cfg->irq_2_pin = head;
 289 }
 290
 291 static void free_irq_2_pin(struct irq_cfg *old_cfg, struct irq_cfg *cfg)
 292 {
 293         struct irq_pin_list *entry, *next;
 294
 295         if (old_cfg->irq_2_pin == cfg->irq_2_pin)
 296                 return;
 297
 298         entry = old_cfg->irq_2_pin;
 299
 300         while (entry) {
 301                 next = entry->next;
 302                 kfree(entry);
 303                 entry = next;
 304         }
 305         old_cfg->irq_2_pin = NULL;
 306 }
 307
 308 void arch_init_copy_chip_data(struct irq_desc *old_desc,
 309                                  struct irq_desc *desc, int cpu)
 310 {
 311         struct irq_cfg *cfg;
 312         struct irq_cfg *old_cfg;
 313
 314         cfg = get_one_free_irq_cfg(cpu);
 315
 316         if (!cfg)
 317                 return;
 318
 319         desc->chip_data = cfg;
 320
 321         old_cfg = old_desc->chip_data;
 322
 323         memcpy(cfg, old_cfg, sizeof(struct irq_cfg));
 324
 325         init_copy_irq_2_pin(old_cfg, cfg, cpu);
 326 }
 327
 328 static void free_irq_cfg(struct irq_cfg *old_cfg)
 329 {
 330         kfree(old_cfg);
 331 }
 332
 333 void arch_free_chip_data(struct irq_desc *old_desc, struct irq_desc *desc)
 334 {
 335         struct irq_cfg *old_cfg, *cfg;
 336
 337         old_cfg = old_desc->chip_data;
 338         cfg = desc->chip_data;
 339
 340         if (old_cfg == cfg)
 341                 return;
 342
 343         if (old_cfg) {
 344                 free_irq_2_pin(old_cfg, cfg);
 345                 free_irq_cfg(old_cfg);
 346                 old_desc->chip_data = NULL;
 347         }
 348 }
 349
 350 static void
 351 set_extra_move_desc(struct irq_desc *desc, const struct cpumask *mask)
 352 {
 353         struct irq_cfg *cfg = desc->chip_data;
 354
 355         if (!cfg->move_in_progress) {
 356                 /* it means that domain is not changed */
 357                 if (!cpumask_intersects(&desc->affinity, mask))
 358                         cfg->move_desc_pending = 1;
 359         }
 360 }
 361 #endif
 362
 363 #else
 364 static struct irq_cfg *irq_cfg(unsigned int irq)
 365 {
 366         return irq < nr_irqs ? irq_cfgx + irq : NULL;
 367 }
 368
 369 #endif
 370
 371 #ifndef CONFIG_NUMA_MIGRATE_IRQ_DESC
 372 static inline void
 373 set_extra_move_desc(struct irq_desc *desc, const struct cpumask *mask)
 374 {
 375 }
 376 #endif
 377
 378 struct io_apic {
 379         unsigned int index;
 380         unsigned int unused[3];
 381         unsigned int data;
 382 };
 383
 384 static __attribute_const__ struct io_apic __iomem *io_apic_base(int idx)
 385 {
 386         return (void __iomem *) __fix_to_virt(FIX_IO_APIC_BASE_0 + idx)
 387                 + (mp_ioapics[idx].mp_apicaddr & ~PAGE_MASK);
 388 }
 389
 390 static inline unsigned int io_apic_read(unsigned int apic, unsigned int reg)
 391 {
 392         struct io_apic __iomem *io_apic = io_apic_base(apic);
 393         writel(reg, &io_apic->index);
 394         return readl(&io_apic->data);
 395 }
 396
 397 static inline void io_apic_write(unsigned int apic, unsigned int reg, unsigned int value)
 398 {
 399         struct io_apic __iomem *io_apic = io_apic_base(apic);
 400         writel(reg, &io_apic->index);
 401         writel(value, &io_apic->data);
 402 }
 403
 404 /*
 405  * Re-write a value: to be used for read-modify-write
 406  * cycles where the read already set up the index register.
 407  *
 408  * Older SiS APIC requires we rewrite the index register
 409  */
 410 static inline void io_apic_modify(unsigned int apic, unsigned int reg, unsigned int value)
 411 {
 412         struct io_apic __iomem *io_apic = io_apic_base(apic);
 413
 414         if (sis_apic_bug)
 415                 writel(reg, &io_apic->index);
 416         writel(value, &io_apic->data);
 417 }
 418
 419 static bool io_apic_level_ack_pending(struct irq_cfg *cfg)
 420 {
 421         struct irq_pin_list *entry;
 422         unsigned long flags;
 423
 424         spin_lock_irqsave(&ioapic_lock, flags);
 425         entry = cfg->irq_2_pin;
 426         for (;;) {
 427                 unsigned int reg;
 428                 int pin;
 429
 430                 if (!entry)
 431                         break;
 432                 pin = entry->pin;
 433                 reg = io_apic_read(entry->apic, 0x10 + pin*2);
 434                 /* Is the remote IRR bit set? */
 435                 if (reg & IO_APIC_REDIR_REMOTE_IRR) {
 436                         spin_unlock_irqrestore(&ioapic_lock, flags);
 437                         return true;
 438                 }
 439                 if (!entry->next)
 440                         break;
 441                 entry = entry->next;
 442         }
 443         spin_unlock_irqrestore(&ioapic_lock, flags);
 444
 445         return false;
 446 }
 447
 448 union entry_union {
 449         struct { u32 w1, w2; };
 450         struct IO_APIC_route_entry entry;
 451 };
 452
 453 static struct IO_APIC_route_entry ioapic_read_entry(int apic, int pin)
 454 {
 455         union entry_union eu;
 456         unsigned long flags;
 457         spin_lock_irqsave(&ioapic_lock, flags);
 458         eu.w1 = io_apic_read(apic, 0x10 + 2 * pin);
 459         eu.w2 = io_apic_read(apic, 0x11 + 2 * pin);
 460         spin_unlock_irqrestore(&ioapic_lock, flags);
 461         return eu.entry;
 462 }
 463
 464 /*
 465  * When we write a new IO APIC routing entry, we need to write the high
 466  * word first! If the mask bit in the low word is clear, we will enable
 467  * the interrupt, and we need to make sure the entry is fully populated
 468  * before that happens.
 469  */
 470 static void
 471 __ioapic_write_entry(int apic, int pin, struct IO_APIC_route_entry e)
 472 {
 473         union entry_union eu;
 474         eu.entry = e;
 475         io_apic_write(apic, 0x11 + 2*pin, eu.w2);
 476         io_apic_write(apic, 0x10 + 2*pin, eu.w1);
 477 }
 478
 479 static void ioapic_write_entry(int apic, int pin, struct IO_APIC_route_entry e)
 480 {
 481         unsigned long flags;
 482         spin_lock_irqsave(&ioapic_lock, flags);
 483         __ioapic_write_entry(apic, pin, e);
 484         spin_unlock_irqrestore(&ioapic_lock, flags);
 485 }
 486
 487 /*
 488  * When we mask an IO APIC routing entry, we need to write the low
 489  * word first, in order to set the mask bit before we change the
 490  * high bits!
 491  */
 492 static void ioapic_mask_entry(int apic, int pin)
 493 {
 494         unsigned long flags;
 495         union entry_union eu = { .entry.mask = 1 };
 496
 497         spin_lock_irqsave(&ioapic_lock, flags);
 498         io_apic_write(apic, 0x10 + 2*pin, eu.w1);
 499         io_apic_write(apic, 0x11 + 2*pin, eu.w2);
 500         spin_unlock_irqrestore(&ioapic_lock, flags);
 501 }
 502
 503 #ifdef CONFIG_SMP
 504 static void send_cleanup_vector(struct irq_cfg *cfg)
 505 {
 506         cpumask_var_t cleanup_mask;
 507
 508         if (unlikely(!alloc_cpumask_var(&cleanup_mask, GFP_ATOMIC))) {
 509                 unsigned int i;
 510                 cfg->move_cleanup_count = 0;
 511                 for_each_cpu_and(i, cfg->old_domain, cpu_online_mask)
 512                         cfg->move_cleanup_count++;
 513                 for_each_cpu_and(i, cfg->old_domain, cpu_online_mask)
 514                         send_IPI_mask(cpumask_of(i), IRQ_MOVE_CLEANUP_VECTOR);
 515         } else {
 516                 cpumask_and(cleanup_mask, cfg->old_domain, cpu_online_mask);
 517                 cfg->move_cleanup_count = cpumask_weight(cleanup_mask);
 518                 send_IPI_mask(cleanup_mask, IRQ_MOVE_CLEANUP_VECTOR);
 519                 free_cpumask_var(cleanup_mask);
 520         }
 521         cfg->move_in_progress = 0;
 522 }
 523
 524 static void __target_IO_APIC_irq(unsigned int irq, unsigned int dest, struct irq_cfg *cfg)
 525 {
 526         int apic, pin;
 527         struct irq_pin_list *entry;
 528         u8 vector = cfg->vector;
 529
 530         entry = cfg->irq_2_pin;
 531         for (;;) {
 532                 unsigned int reg;
 533
 534                 if (!entry)
 535                         break;
 536
 537                 apic = entry->apic;
 538                 pin = entry->pin;
 539 #ifdef CONFIG_INTR_REMAP
 540                 /*
 541                  * With interrupt-remapping, destination information comes
 542                  * from interrupt-remapping table entry.
 543                  */
 544                 if (!irq_remapped(irq))
 545                         io_apic_write(apic, 0x11 + pin*2, dest);
 546 #else
 547                 io_apic_write(apic, 0x11 + pin*2, dest);
 548 #endif
 549                 reg = io_apic_read(apic, 0x10 + pin*2);
 550                 reg &= ~IO_APIC_REDIR_VECTOR_MASK;
 551                 reg |= vector;
 552                 io_apic_modify(apic, 0x10 + pin*2, reg);
 553                 if (!entry->next)
 554                         break;
 555                 entry = entry->next;
 556         }
 557 }
 558
 559 static int
 560 assign_irq_vector(int irq, struct irq_cfg *cfg, const struct cpumask *mask);
 561
 562 /*
 563  * Either sets desc->affinity to a valid value, and returns cpu_mask_to_apicid
 564  * of that, or returns BAD_APICID and leaves desc->affinity untouched.
 565  */
 566 static unsigned int
 567 set_desc_affinity(struct irq_desc *desc, const struct cpumask *mask)
 568 {
 569         struct irq_cfg *cfg;
 570         unsigned int irq;
 571
 572         if (!cpumask_intersects(mask, cpu_online_mask))
 573                 return BAD_APICID;
 574
 575         irq = desc->irq;
 576         cfg = desc->chip_data;
 577         if (assign_irq_vector(irq, cfg, mask))
 578                 return BAD_APICID;
 579
 580         cpumask_and(&desc->affinity, cfg->domain, mask);
 581         set_extra_move_desc(desc, mask);
 582         return cpu_mask_to_apicid_and(&desc->affinity, cpu_online_mask);
 583 }
 584
 585 static void
 586 set_ioapic_affinity_irq_desc(struct irq_desc *desc, const struct cpumask *mask)
 587 {
 588         struct irq_cfg *cfg;
 589         unsigned long flags;
 590         unsigned int dest;
 591         unsigned int irq;
 592
 593         irq = desc->irq;
 594         cfg = desc->chip_data;
 595
 596         spin_lock_irqsave(&ioapic_lock, flags);
 597         dest = set_desc_affinity(desc, mask);
 598         if (dest != BAD_APICID) {
 599                 /* Only the high 8 bits are valid. */
 600                 dest = SET_APIC_LOGICAL_ID(dest);
 601                 __target_IO_APIC_irq(irq, dest, cfg);
 602         }
 603         spin_unlock_irqrestore(&ioapic_lock, flags);
 604 }
 605
 606 static void
 607 set_ioapic_affinity_irq(unsigned int irq, const struct cpumask *mask)
 608 {
 609         struct irq_desc *desc;
 610
 611         desc = irq_to_desc(irq);
 612
 613         set_ioapic_affinity_irq_desc(desc, mask);
 614 }
 615 #endif /* CONFIG_SMP */
 616
 617 /*
 618  * The common case is 1:1 IRQ<->pin mappings. Sometimes there are
 619  * shared ISA-space IRQs, so we have to support them. We are super
 620  * fast in the common case, and fast for shared ISA-space IRQs.
 621  */
 622 static void add_pin_to_irq_cpu(struct irq_cfg *cfg, int cpu, int apic, int pin)
 623 {
 624         struct irq_pin_list *entry;
 625
 626         entry = cfg->irq_2_pin;
 627         if (!entry) {
 628                 entry = get_one_free_irq_2_pin(cpu);
 629                 if (!entry) {
 630                         printk(KERN_ERR "can not alloc irq_2_pin to add %d - %d\n",
 631                                         apic, pin);
 632                         return;
 633                 }
 634                 cfg->irq_2_pin = entry;
 635                 entry->apic = apic;
 636                 entry->pin = pin;
 637                 return;
 638         }
 639
 640         while (entry->next) {
 641                 /* not again, please */
 642                 if (entry->apic == apic && entry->pin == pin)
 643                         return;
 644
 645                 entry = entry->next;
 646         }
 647
 648         entry->next = get_one_free_irq_2_pin(cpu);
 649         entry = entry->next;
 650         entry->apic = apic;
 651         entry->pin = pin;
 652 }
 653
 654 /*
 655  * Reroute an IRQ to a different pin.
 656  */
 657 static void __init replace_pin_at_irq_cpu(struct irq_cfg *cfg, int cpu,
 658                                       int oldapic, int oldpin,
 659                                       int newapic, int newpin)
 660 {
 661         struct irq_pin_list *entry = cfg->irq_2_pin;
 662         int replaced = 0;
 663
 664         while (entry) {
 665                 if (entry->apic == oldapic && entry->pin == oldpin) {
 666                         entry->apic = newapic;
 667                         entry->pin = newpin;
 668                         replaced = 1;
 669                         /* every one is different, right? */
 670                         break;
 671                 }
 672                 entry = entry->next;
 673         }
 674
 675         /* why? call replace before add? */
 676         if (!replaced)
 677                 add_pin_to_irq_cpu(cfg, cpu, newapic, newpin);
 678 }
 679
 680 static inline void io_apic_modify_irq(struct irq_cfg *cfg,
 681                                 int mask_and, int mask_or,
 682                                 void (*final)(struct irq_pin_list *entry))
 683 {
 684         int pin;
 685         struct irq_pin_list *entry;
 686
 687         for (entry = cfg->irq_2_pin; entry != NULL; entry = entry->next) {
 688                 unsigned int reg;
 689                 pin = entry->pin;
 690                 reg = io_apic_read(entry->apic, 0x10 + pin * 2);
 691                 reg &= mask_and;
 692                 reg |= mask_or;
 693                 io_apic_modify(entry->apic, 0x10 + pin * 2, reg);
 694                 if (final)
 695                         final(entry);
 696         }
 697 }
 698
 699 static void __unmask_IO_APIC_irq(struct irq_cfg *cfg)
 700 {
 701         io_apic_modify_irq(cfg, ~IO_APIC_REDIR_MASKED, 0, NULL);
 702 }
 703
 704 #ifdef CONFIG_X86_64
 705 void io_apic_sync(struct irq_pin_list *entry)
 706 {
 707         /*
 708          * Synchronize the IO-APIC and the CPU by doing
 709          * a dummy read from the IO-APIC
 710          */
 711         struct io_apic __iomem *io_apic;
 712         io_apic = io_apic_base(entry->apic);
 713         readl(&io_apic->data);
 714 }
 715
 716 static void __mask_IO_APIC_irq(struct irq_cfg *cfg)
 717 {
 718         io_apic_modify_irq(cfg, ~0, IO_APIC_REDIR_MASKED, &io_apic_sync);
 719 }
 720 #else /* CONFIG_X86_32 */
 721 static void __mask_IO_APIC_irq(struct irq_cfg *cfg)
 722 {
 723         io_apic_modify_irq(cfg, ~0, IO_APIC_REDIR_MASKED, NULL);
 724 }
 725
 726 static void __mask_and_edge_IO_APIC_irq(struct irq_cfg *cfg)
 727 {
 728         io_apic_modify_irq(cfg, ~IO_APIC_REDIR_LEVEL_TRIGGER,
 729                         IO_APIC_REDIR_MASKED, NULL);
 730 }
 731
 732 static void __unmask_and_level_IO_APIC_irq(struct irq_cfg *cfg)
 733 {
 734         io_apic_modify_irq(cfg, ~IO_APIC_REDIR_MASKED,
 735                         IO_APIC_REDIR_LEVEL_TRIGGER, NULL);
 736 }
 737 #endif /* CONFIG_X86_32 */
 738
 739 static void mask_IO_APIC_irq_desc(struct irq_desc *desc)
 740 {
 741         struct irq_cfg *cfg = desc->chip_data;
 742         unsigned long flags;
 743
 744         BUG_ON(!cfg);
 745
 746         spin_lock_irqsave(&ioapic_lock, flags);
 747         __mask_IO_APIC_irq(cfg);
 748         spin_unlock_irqrestore(&ioapic_lock, flags);
 749 }
 750
 751 static void unmask_IO_APIC_irq_desc(struct irq_desc *desc)
 752 {
 753         struct irq_cfg *cfg = desc->chip_data;
 754         unsigned long flags;
 755
 756         spin_lock_irqsave(&ioapic_lock, flags);
 757         __unmask_IO_APIC_irq(cfg);
 758         spin_unlock_irqrestore(&ioapic_lock, flags);
 759 }
 760
 761 static void mask_IO_APIC_irq(unsigned int irq)
 762 {
 763         struct irq_desc *desc = irq_to_desc(irq);
 764
 765         mask_IO_APIC_irq_desc(desc);
 766 }
 767 static void unmask_IO_APIC_irq(unsigned int irq)
 768 {
 769         struct irq_desc *desc = irq_to_desc(irq);
 770
 771         unmask_IO_APIC_irq_desc(desc);
 772 }
 773
 774 static void clear_IO_APIC_pin(unsigned int apic, unsigned int pin)
 775 {
 776         struct IO_APIC_route_entry entry;
 777
 778         /* Check delivery_mode to be sure we're not clearing an SMI pin */
 779         entry = ioapic_read_entry(apic, pin);
 780         if (entry.delivery_mode == dest_SMI)
 781                 return;
 782         /*
 783          * Disable it in the IO-APIC irq-routing table:
 784          */
 785         ioapic_mask_entry(apic, pin);
 786 }
 787
 788 static void clear_IO_APIC (void)
 789 {
 790         int apic, pin;
 791
 792         for (apic = 0; apic < nr_ioapics; apic++)
 793                 for (pin = 0; pin < nr_ioapic_registers[apic]; pin++)
 794                         clear_IO_APIC_pin(apic, pin);
 795 }
 796
 797 #if !defined(CONFIG_SMP) && defined(CONFIG_X86_32)
 798 void send_IPI_self(int vector)
 799 {
 800         unsigned int cfg;
 801
 802         /*
 803          * Wait for idle.
 804          */
 805         apic_wait_icr_idle();
 806         cfg = APIC_DM_FIXED | APIC_DEST_SELF | vector | APIC_DEST_LOGICAL;
 807         /*
 808          * Send the IPI. The write to APIC_ICR fires this off.
 809          */
 810         apic_write(APIC_ICR, cfg);
 811 }
 812 #endif /* !CONFIG_SMP && CONFIG_X86_32*/
 813
 814 #ifdef CONFIG_X86_32
 815 /*
 816  * support for broken MP BIOSs, enables hand-redirection of PIRQ0-7 to
 817  * specific CPU-side IRQs.
 818  */
 819
 820 #define MAX_PIRQS 8
 821 static int pirq_entries [MAX_PIRQS];
 822 static int pirqs_enabled;
 823
 824 static int __init ioapic_pirq_setup(char *str)
 825 {
 826         int i, max;
 827         int ints[MAX_PIRQS+1];
 828
 829         get_options(str, ARRAY_SIZE(ints), ints);
 830
 831         for (i = 0; i < MAX_PIRQS; i++)
 832                 pirq_entries[i] = -1;
 833
 834         pirqs_enabled = 1;
 835         apic_printk(APIC_VERBOSE, KERN_INFO
 836                         "PIRQ redirection, working around broken MP-BIOS.\n");
 837         max = MAX_PIRQS;
 838         if (ints[0] < MAX_PIRQS)
 839                 max = ints[0];
 840
 841         for (i = 0; i < max; i++) {
 842                 apic_printk(APIC_VERBOSE, KERN_DEBUG
 843                                 "... PIRQ%d -> IRQ %d\n", i, ints[i+1]);
 844                 /*
 845                  * PIRQs are mapped upside down, usually.
 846                  */
 847                 pirq_entries[MAX_PIRQS-i-1] = ints[i+1];
 848         }
 849         return 1;
 850 }
 851
 852 __setup("pirq=", ioapic_pirq_setup);
 853 #endif /* CONFIG_X86_32 */
 854
 855 #ifdef CONFIG_INTR_REMAP
 856 /* I/O APIC RTE contents at the OS boot up */
 857 static struct IO_APIC_route_entry *early_ioapic_entries[MAX_IO_APICS];
 858
 859 /*
 860  * Saves and masks all the unmasked IO-APIC RTE's
 861  */
 862 int save_mask_IO_APIC_setup(void)
 863 {
 864         union IO_APIC_reg_01 reg_01;
 865         unsigned long flags;
 866         int apic, pin;
 867
 868         /*
 869          * The number of IO-APIC IRQ registers (== #pins):
 870          */
 871         for (apic = 0; apic < nr_ioapics; apic++) {
 872                 spin_lock_irqsave(&ioapic_lock, flags);
 873                 reg_01.raw = io_apic_read(apic, 1);
 874                 spin_unlock_irqrestore(&ioapic_lock, flags);
 875                 nr_ioapic_registers[apic] = reg_01.bits.entries+1;
 876         }
 877
 878         for (apic = 0; apic < nr_ioapics; apic++) {
 879                 early_ioapic_entries[apic] =
 880                         kzalloc(sizeof(struct IO_APIC_route_entry) *
 881                                 nr_ioapic_registers[apic], GFP_KERNEL);
 882                 if (!early_ioapic_entries[apic])
 883                         goto nomem;
 884         }
 885
 886         for (apic = 0; apic < nr_ioapics; apic++)
 887                 for (pin = 0; pin < nr_ioapic_registers[apic]; pin++) {
 888                         struct IO_APIC_route_entry entry;
 889
 890                         entry = early_ioapic_entries[apic][pin] =
 891                                 ioapic_read_entry(apic, pin);
 892                         if (!entry.mask) {
 893                                 entry.mask = 1;
 894                                 ioapic_write_entry(apic, pin, entry);
 895                         }
 896                 }
 897
 898         return 0;
 899
 900 nomem:
 901         while (apic >= 0)
 902                 kfree(early_ioapic_entries[apic--]);
 903         memset(early_ioapic_entries, 0,
 904                 ARRAY_SIZE(early_ioapic_entries));
 905
 906         return -ENOMEM;
 907 }
 908
 909 void restore_IO_APIC_setup(void)
 910 {
 911         int apic, pin;
 912
 913         for (apic = 0; apic < nr_ioapics; apic++) {
 914                 if (!early_ioapic_entries[apic])
 915                         break;
 916                 for (pin = 0; pin < nr_ioapic_registers[apic]; pin++)
 917                         ioapic_write_entry(apic, pin,
 918                                            early_ioapic_entries[apic][pin]);
 919                 kfree(early_ioapic_entries[apic]);
 920                 early_ioapic_entries[apic] = NULL;
 921         }
 922 }
 923
 924 void reinit_intr_remapped_IO_APIC(int intr_remapping)
 925 {
 926         /*
 927          * for now plain restore of previous settings.
 928          * TBD: In the case of OS enabling interrupt-remapping,
 929          * IO-APIC RTE's need to be setup to point to interrupt-remapping
 930          * table entries. for now, do a plain restore, and wait for
 931          * the setup_IO_APIC_irqs() to do proper initialization.
 932          */
 933         restore_IO_APIC_setup();
 934 }
 935 #endif
 936
 937 /*
 938  * Find the IRQ entry number of a certain pin.
 939  */
 940 static int find_irq_entry(int apic, int pin, int type)
 941 {
 942         int i;
 943
 944         for (i = 0; i < mp_irq_entries; i++)
 945                 if (mp_irqs[i].mp_irqtype == type &&
 946                     (mp_irqs[i].mp_dstapic == mp_ioapics[apic].mp_apicid ||
 947                      mp_irqs[i].mp_dstapic == MP_APIC_ALL) &&
 948                     mp_irqs[i].mp_dstirq == pin)
 949                         return i;
 950
 951         return -1;
 952 }
 953
 954 /*
 955  * Find the pin to which IRQ[irq] (ISA) is connected
 956  */
 957 static int __init find_isa_irq_pin(int irq, int type)
 958 {
 959         int i;
 960
 961         for (i = 0; i < mp_irq_entries; i++) {
 962                 int lbus = mp_irqs[i].mp_srcbus;
 963
 964                 if (test_bit(lbus, mp_bus_not_pci) &&
 965                     (mp_irqs[i].mp_irqtype == type) &&
 966                     (mp_irqs[i].mp_srcbusirq == irq))
 967
 968                         return mp_irqs[i].mp_dstirq;
 969         }
 970         return -1;
 971 }
 972
 973 static int __init find_isa_irq_apic(int irq, int type)
 974 {
 975         int i;
 976
 977         for (i = 0; i < mp_irq_entries; i++) {
 978                 int lbus = mp_irqs[i].mp_srcbus;
 979
 980                 if (test_bit(lbus, mp_bus_not_pci) &&
 981                     (mp_irqs[i].mp_irqtype == type) &&
 982                     (mp_irqs[i].mp_srcbusirq == irq))
 983                         break;
 984         }
 985         if (i < mp_irq_entries) {
 986                 int apic;
 987                 for(apic = 0; apic < nr_ioapics; apic++) {
 988                         if (mp_ioapics[apic].mp_apicid == mp_irqs[i].mp_dstapic)
 989                                 return apic;
 990                 }
 991         }
 992
 993         return -1;
 994 }
 995
 996 /*
 997  * Find a specific PCI IRQ entry.
 998  * Not an __init, possibly needed by modules
 999  */
1000 static int pin_2_irq(int idx, int apic, int pin);
1001
1002 int IO_APIC_get_PCI_irq_vector(int bus, int slot, int pin)
1003 {
1004         int apic, i, best_guess = -1;
1005
1006         apic_printk(APIC_DEBUG, "querying PCI -> IRQ mapping bus:%d, slot:%d, pin:%d.\n",
1007                 bus, slot, pin);
1008         if (test_bit(bus, mp_bus_not_pci)) {
1009                 apic_printk(APIC_VERBOSE, "PCI BIOS passed nonexistent PCI bus %d!\n", bus);
1010                 return -1;
1011         }
1012         for (i = 0; i < mp_irq_entries; i++) {
1013                 int lbus = mp_irqs[i].mp_srcbus;
1014
1015                 for (apic = 0; apic < nr_ioapics; apic++)
1016                         if (mp_ioapics[apic].mp_apicid == mp_irqs[i].mp_dstapic ||
1017                             mp_irqs[i].mp_dstapic == MP_APIC_ALL)
1018                                 break;
1019
1020                 if (!test_bit(lbus, mp_bus_not_pci) &&
1021                     !mp_irqs[i].mp_irqtype &&
1022                     (bus == lbus) &&
1023                     (slot == ((mp_irqs[i].mp_srcbusirq >> 2) & 0x1f))) {
1024                         int irq = pin_2_irq(i,apic,mp_irqs[i].mp_dstirq);
1025
1026                         if (!(apic || IO_APIC_IRQ(irq)))
1027                                 continue;
1028
1029                         if (pin == (mp_irqs[i].mp_srcbusirq & 3))
1030                                 return irq;
1031                         /*
1032                          * Use the first all-but-pin matching entry as a
1033                          * best-guess fuzzy result for broken mptables.
1034                          */
1035                         if (best_guess < 0)
1036                                 best_guess = irq;
1037                 }
1038         }
1039         return best_guess;
1040 }
1041
1042 EXPORT_SYMBOL(IO_APIC_get_PCI_irq_vector);
1043
1044 #if defined(CONFIG_EISA) || defined(CONFIG_MCA)
1045 /*
1046  * EISA Edge/Level control register, ELCR
1047  */
1048 static int EISA_ELCR(unsigned int irq)
1049 {
1050         if (irq < NR_IRQS_LEGACY) {
1051                 unsigned int port = 0x4d0 + (irq >> 3);
1052                 return (inb(port) >> (irq & 7)) & 1;
1053         }
1054         apic_printk(APIC_VERBOSE, KERN_INFO
1055                         "Broken MPtable reports ISA irq %d\n", irq);
1056         return 0;
1057 }
1058
1059 #endif
1060
1061 /* ISA interrupts are always polarity zero edge triggered,
1062  * when listed as conforming in the MP table. */
1063
1064 #define default_ISA_trigger(idx)        (0)
1065 #define default_ISA_polarity(idx)       (0)
1066
1067 /* EISA interrupts are always polarity zero and can be edge or level
1068  * trigger depending on the ELCR value.  If an interrupt is listed as
1069  * EISA conforming in the MP table, that means its trigger type must
1070  * be read in from the ELCR */
1071
1072 #define default_EISA_trigger(idx)       (EISA_ELCR(mp_irqs[idx].mp_srcbusirq))
1073 #define default_EISA_polarity(idx)      default_ISA_polarity(idx)
1074
1075 /* PCI interrupts are always polarity one level triggered,
1076  * when listed as conforming in the MP table. */
1077
1078 #define default_PCI_trigger(idx)        (1)
1079 #define default_PCI_polarity(idx)       (1)
1080
1081 /* MCA interrupts are always polarity zero level triggered,
1082  * when listed as conforming in the MP table. */
1083
1084 #define default_MCA_trigger(idx)        (1)
1085 #define default_MCA_polarity(idx)       default_ISA_polarity(idx)
1086
1087 static int MPBIOS_polarity(int idx)
1088 {
1089         int bus = mp_irqs[idx].mp_srcbus;
1090         int polarity;
1091
1092         /*
1093          * Determine IRQ line polarity (high active or low active):
1094          */
1095         switch (mp_irqs[idx].mp_irqflag & 3)
1096         {
1097                 case 0: /* conforms, ie. bus-type dependent polarity */
1098                         if (test_bit(bus, mp_bus_not_pci))
1099                                 polarity = default_ISA_polarity(idx);
1100                         else
1101                                 polarity = default_PCI_polarity(idx);
1102                         break;
1103                 case 1: /* high active */
1104                 {
1105                         polarity = 0;
1106                         break;
1107                 }
1108                 case 2: /* reserved */
1109                 {
1110                         printk(KERN_WARNING "broken BIOS!!\n");
1111                         polarity = 1;
1112                         break;
1113                 }
1114                 case 3: /* low active */
1115                 {
1116                         polarity = 1;
1117                         break;
1118                 }
1119                 default: /* invalid */
1120                 {
1121                         printk(KERN_WARNING "broken BIOS!!\n");
1122                         polarity = 1;
1123                         break;
1124                 }
1125         }
1126         return polarity;
1127 }
1128
1129 static int MPBIOS_trigger(int idx)
1130 {
1131         int bus = mp_irqs[idx].mp_srcbus;
1132         int trigger;
1133
1134         /*
1135          * Determine IRQ trigger mode (edge or level sensitive):
1136          */
1137         switch ((mp_irqs[idx].mp_irqflag>>2) & 3)
1138         {
1139                 case 0: /* conforms, ie. bus-type dependent */
1140                         if (test_bit(bus, mp_bus_not_pci))
1141                                 trigger = default_ISA_trigger(idx);
1142                         else
1143                                 trigger = default_PCI_trigger(idx);
1144 #if defined(CONFIG_EISA) || defined(CONFIG_MCA)
1145                         switch (mp_bus_id_to_type[bus]) {
1146                                 case MP_BUS_ISA: /* ISA pin */
1147                                 {
1148                                         /* set before the switch */
1149                                         break;
1150                                 }
1151                                 case MP_BUS_EISA: /* EISA pin */
1152                                 {
1153                                         trigger = default_EISA_trigger(idx);
1154                                         break;
1155                                 }
1156                                 case MP_BUS_PCI: /* PCI pin */
1157                                 {
1158                                         /* set before the switch */
1159                                         break;
1160                                 }
1161                                 case MP_BUS_MCA: /* MCA pin */
1162                                 {
1163                                         trigger = default_MCA_trigger(idx);
1164                                         break;
1165                                 }
1166                                 default:
1167                                 {
1168                                         printk(KERN_WARNING "broken BIOS!!\n");
1169                                         trigger = 1;
1170                                         break;
1171                                 }
1172                         }
1173 #endif
1174                         break;
1175                 case 1: /* edge */
1176                 {
1177                         trigger = 0;
1178                         break;
1179                 }
1180                 case 2: /* reserved */
1181                 {
1182                         printk(KERN_WARNING "broken BIOS!!\n");
1183                         trigger = 1;
1184                         break;
1185                 }
1186                 case 3: /* level */
1187                 {
1188                         trigger = 1;
1189                         break;
1190                 }
1191                 default: /* invalid */
1192                 {
1193                         printk(KERN_WARNING "broken BIOS!!\n");
1194                         trigger = 0;
1195                         break;
1196                 }
1197         }
1198         return trigger;
1199 }
1200
1201 static inline int irq_polarity(int idx)
1202 {
1203         return MPBIOS_polarity(idx);
1204 }
1205
1206 static inline int irq_trigger(int idx)
1207 {
1208         return MPBIOS_trigger(idx);
1209 }
1210
1211 int (*ioapic_renumber_irq)(int ioapic, int irq);
1212 static int pin_2_irq(int idx, int apic, int pin)
1213 {
1214         int irq, i;
1215         int bus = mp_irqs[idx].mp_srcbus;
1216
1217         /*
1218          * Debugging check, we are in big trouble if this message pops up!
1219          */
1220         if (mp_irqs[idx].mp_dstirq != pin)
1221                 printk(KERN_ERR "broken BIOS or MPTABLE parser, ayiee!!\n");
1222
1223         if (test_bit(bus, mp_bus_not_pci)) {
1224                 irq = mp_irqs[idx].mp_srcbusirq;
1225         } else {
1226                 /*
1227                  * PCI IRQs are mapped in order
1228                  */
1229                 i = irq = 0;
1230                 while (i < apic)
1231                         irq += nr_ioapic_registers[i++];
1232                 irq += pin;
1233                 /*
1234                  * For MPS mode, so far only needed by ES7000 platform
1235                  */
1236                 if (ioapic_renumber_irq)
1237                         irq = ioapic_renumber_irq(apic, irq);
1238         }
1239
1240 #ifdef CONFIG_X86_32
1241         /*
1242          * PCI IRQ command line redirection. Yes, limits are hardcoded.
1243          */
1244         if ((pin >= 16) && (pin <= 23)) {
1245                 if (pirq_entries[pin-16] != -1) {
1246                         if (!pirq_entries[pin-16]) {
1247                                 apic_printk(APIC_VERBOSE, KERN_DEBUG
1248                                                 "disabling PIRQ%d\n", pin-16);
1249                         } else {
1250                                 irq = pirq_entries[pin-16];
1251                                 apic_printk(APIC_VERBOSE, KERN_DEBUG
1252                                                 "using PIRQ%d -> IRQ %d\n",
1253                                                 pin-16, irq);
1254                         }
1255                 }
1256         }
1257 #endif
1258
1259         return irq;
1260 }
1261
1262 void lock_vector_lock(void)
1263 {
1264         /* Used to the online set of cpus does not change
1265          * during assign_irq_vector.
1266          */
1267         spin_lock(&vector_lock);
1268 }
1269
1270 void unlock_vector_lock(void)
1271 {
1272         spin_unlock(&vector_lock);
1273 }
1274
1275 static int
1276 __assign_irq_vector(int irq, struct irq_cfg *cfg, const struct cpumask *mask)
1277 {
1278         /*
1279          * NOTE! The local APIC isn't very good at handling
1280          * multiple interrupts at the same interrupt level.
1281          * As the interrupt level is determined by taking the
1282          * vector number and shifting that right by 4, we
1283          * want to spread these out a bit so that they don't
1284          * all fall in the same interrupt level.
1285          *
1286          * Also, we've got to be careful not to trash gate
1287          * 0x80, because int 0x80 is hm, kind of importantish. ;)
1288          */
1289         static int current_vector = FIRST_DEVICE_VECTOR, current_offset = 0;
1290         unsigned int old_vector;
1291         int cpu, err;
1292         cpumask_var_t tmp_mask;
1293
1294         if ((cfg->move_in_progress) || cfg->move_cleanup_count)
1295                 return -EBUSY;
1296
1297         if (!alloc_cpumask_var(&tmp_mask, GFP_ATOMIC))
1298                 return -ENOMEM;
1299
1300         old_vector = cfg->vector;
1301         if (old_vector) {
1302                 cpumask_and(tmp_mask, mask, cpu_online_mask);
1303                 cpumask_and(tmp_mask, cfg->domain, tmp_mask);
1304                 if (!cpumask_empty(tmp_mask)) {
1305                         free_cpumask_var(tmp_mask);
1306                         return 0;
1307                 }
1308         }
1309
1310         /* Only try and allocate irqs on cpus that are present */
1311         err = -ENOSPC;
1312         for_each_cpu_and(cpu, mask, cpu_online_mask) {
1313                 int new_cpu;
1314                 int vector, offset;
1315
1316                 vector_allocation_domain(cpu, tmp_mask);
1317
1318                 vector = current_vector;
1319                 offset = current_offset;
1320 next:
1321                 vector += 8;
1322                 if (vector >= first_system_vector) {
1323                         /* If out of vectors on large boxen, must share them. */
1324                         offset = (offset + 1) % 8;
1325                         vector = FIRST_DEVICE_VECTOR + offset;
1326                 }
1327                 if (unlikely(current_vector == vector))
1328                         continue;
1329
1330                 if (test_bit(vector, used_vectors))
1331                         goto next;
1332
1333                 for_each_cpu_and(new_cpu, tmp_mask, cpu_online_mask)
1334                         if (per_cpu(vector_irq, new_cpu)[vector] != -1)
1335                                 goto next;
1336                 /* Found one! */
1337                 current_vector = vector;
1338                 current_offset = offset;
1339                 if (old_vector) {
1340                         cfg->move_in_progress = 1;
1341                         cpumask_copy(cfg->old_domain, cfg->domain);
1342                 }
1343                 for_each_cpu_and(new_cpu, tmp_mask, cpu_online_mask)
1344                         per_cpu(vector_irq, new_cpu)[vector] = irq;
1345                 cfg->vector = vector;
1346                 cpumask_copy(cfg->domain, tmp_mask);
1347                 err = 0;
1348                 break;
1349         }
1350         free_cpumask_var(tmp_mask);
1351         return err;
1352 }
1353
1354 static int
1355 assign_irq_vector(int irq, struct irq_cfg *cfg, const struct cpumask *mask)
1356 {
1357         int err;
1358         unsigned long flags;
1359
1360         spin_lock_irqsave(&vector_lock, flags);
1361         err = __assign_irq_vector(irq, cfg, mask);
1362         spin_unlock_irqrestore(&vector_lock, flags);
1363         return err;
1364 }
1365
1366 static void __clear_irq_vector(int irq, struct irq_cfg *cfg)
1367 {
1368         int cpu, vector;
1369
1370         BUG_ON(!cfg->vector);
1371
1372         vector = cfg->vector;
1373         for_each_cpu_and(cpu, cfg->domain, cpu_online_mask)
1374                 per_cpu(vector_irq, cpu)[vector] = -1;
1375
1376         cfg->vector = 0;
1377         cpumask_clear(cfg->domain);
1378
1379         if (likely(!cfg->move_in_progress))
1380                 return;
1381         for_each_cpu_and(cpu, cfg->old_domain, cpu_online_mask) {
1382                 for (vector = FIRST_EXTERNAL_VECTOR; vector < NR_VECTORS;
1383                                                                 vector++) {
1384                         if (per_cpu(vector_irq, cpu)[vector] != irq)
1385                                 continue;
1386                         per_cpu(vector_irq, cpu)[vector] = -1;
1387                         break;
1388                 }
1389         }
1390         cfg->move_in_progress = 0;
1391 }
1392
1393 void __setup_vector_irq(int cpu)
1394 {
1395         /* Initialize vector_irq on a new cpu */
1396         /* This function must be called with vector_lock held */
1397         int irq, vector;
1398         struct irq_cfg *cfg;
1399         struct irq_desc *desc;
1400
1401         /* Mark the inuse vectors */
1402         for_each_irq_desc(irq, desc) {
1403                 if (!desc)
1404                         continue;
1405                 cfg = desc->chip_data;
1406                 if (!cpumask_test_cpu(cpu, cfg->domain))
1407                         continue;
1408                 vector = cfg->vector;
1409                 per_cpu(vector_irq, cpu)[vector] = irq;
1410         }
1411         /* Mark the free vectors */
1412         for (vector = 0; vector < NR_VECTORS; ++vector) {
1413                 irq = per_cpu(vector_irq, cpu)[vector];
1414                 if (irq < 0)
1415                         continue;
1416
1417                 cfg = irq_cfg(irq);
1418                 if (!cpumask_test_cpu(cpu, cfg->domain))
1419                         per_cpu(vector_irq, cpu)[vector] = -1;
1420         }
1421 }
1422
1423 static struct irq_chip ioapic_chip;
1424 #ifdef CONFIG_INTR_REMAP
1425 static struct irq_chip ir_ioapic_chip;
1426 #endif
1427
1428 #define IOAPIC_AUTO     -1
1429 #define IOAPIC_EDGE     0
1430 #define IOAPIC_LEVEL    1
1431
1432 #ifdef CONFIG_X86_32
1433 static inline int IO_APIC_irq_trigger(int irq)
1434 {
1435         int apic, idx, pin;
1436
1437         for (apic = 0; apic < nr_ioapics; apic++) {
1438                 for (pin = 0; pin < nr_ioapic_registers[apic]; pin++) {
1439                         idx = find_irq_entry(apic, pin, mp_INT);
1440                         if ((idx != -1) && (irq == pin_2_irq(idx, apic, pin)))
1441                                 return irq_trigger(idx);
1442                 }
1443         }
1444         /*
1445          * nonexistent IRQs are edge default
1446          */
1447         return 0;
1448 }
1449 #else
1450 static inline int IO_APIC_irq_trigger(int irq)
1451 {
1452         return 1;
1453 }
1454 #endif
1455
1456 static void ioapic_register_intr(int irq, struct irq_desc *desc, unsigned long trigger)
1457 {
1458
1459         if ((trigger == IOAPIC_AUTO && IO_APIC_irq_trigger(irq)) ||
1460             trigger == IOAPIC_LEVEL)
1461                 desc->status |= IRQ_LEVEL;
1462         else
1463                 desc->status &= ~IRQ_LEVEL;
1464
1465 #ifdef CONFIG_INTR_REMAP
1466         if (irq_remapped(irq)) {
1467                 desc->status |= IRQ_MOVE_PCNTXT;
1468                 if (trigger)
1469                         set_irq_chip_and_handler_name(irq, &ir_ioapic_chip,
1470                                                       handle_fasteoi_irq,
1471                                                      "fasteoi");
1472                 else
1473                         set_irq_chip_and_handler_name(irq, &ir_ioapic_chip,
1474                                                       handle_edge_irq, "edge");
1475                 return;
1476         }
1477 #endif
1478         if ((trigger == IOAPIC_AUTO && IO_APIC_irq_trigger(irq)) ||
1479             trigger == IOAPIC_LEVEL)
1480                 set_irq_chip_and_handler_name(irq, &ioapic_chip,
1481                                               handle_fasteoi_irq,
1482                                               "fasteoi");
1483         else
1484                 set_irq_chip_and_handler_name(irq, &ioapic_chip,
1485                                               handle_edge_irq, "edge");
1486 }
1487
1488 static int setup_ioapic_entry(int apic, int irq,
1489                               struct IO_APIC_route_entry *entry,
1490                               unsigned int destination, int trigger,
1491                               int polarity, int vector)
1492 {
1493         /*
1494          * add it to the IO-APIC irq-routing table:
1495          */
1496         memset(entry,0,sizeof(*entry));
1497
1498 #ifdef CONFIG_INTR_REMAP
1499         if (intr_remapping_enabled) {
1500                 struct intel_iommu *iommu = map_ioapic_to_ir(apic);
1501                 struct irte irte;
1502                 struct IR_IO_APIC_route_entry *ir_entry =
1503                         (struct IR_IO_APIC_route_entry *) entry;
1504                 int index;
1505
1506                 if (!iommu)
1507                         panic("No mapping iommu for ioapic %d\n", apic);
1508
1509                 index = alloc_irte(iommu, irq, 1);
1510                 if (index < 0)
1511                         panic("Failed to allocate IRTE for ioapic %d\n", apic);
1512
1513                 memset(&irte, 0, sizeof(irte));
1514
1515                 irte.present = 1;
1516                 irte.dst_mode = INT_DEST_MODE;
1517                 irte.trigger_mode = trigger;
1518                 irte.dlvry_mode = INT_DELIVERY_MODE;
1519                 irte.vector = vector;
1520                 irte.dest_id = IRTE_DEST(destination);
1521
1522                 modify_irte(irq, &irte);
1523
1524                 ir_entry->index2 = (index >> 15) & 0x1;
1525                 ir_entry->zero = 0;
1526                 ir_entry->format = 1;
1527                 ir_entry->index = (index & 0x7fff);
1528         } else
1529 #endif
1530         {
1531                 entry->delivery_mode = INT_DELIVERY_MODE;
1532                 entry->dest_mode = INT_DEST_MODE;
1533                 entry->dest = destination;
1534         }
1535
1536         entry->mask = 0;                                /* enable IRQ */
1537         entry->trigger = trigger;
1538         entry->polarity = polarity;
1539         entry->vector = vector;
1540
1541         /* Mask level triggered irqs.
1542          * Use IRQ_DELAYED_DISABLE for edge triggered irqs.
1543          */
1544         if (trigger)
1545                 entry->mask = 1;
1546         return 0;
1547 }
1548
1549 static void setup_IO_APIC_irq(int apic, int pin, unsigned int irq, struct irq_desc *desc,
1550                               int trigger, int polarity)
1551 {
1552         struct irq_cfg *cfg;
1553         struct IO_APIC_route_entry entry;
1554         unsigned int dest;
1555
1556         if (!IO_APIC_IRQ(irq))
1557                 return;
1558
1559         cfg = desc->chip_data;
1560
1561         if (assign_irq_vector(irq, cfg, TARGET_CPUS))
1562                 return;
1563
1564         dest = cpu_mask_to_apicid_and(cfg->domain, TARGET_CPUS);
1565
1566         apic_printk(APIC_VERBOSE,KERN_DEBUG
1567                     "IOAPIC[%d]: Set routing entry (%d-%d -> 0x%x -> "
1568                     "IRQ %d Mode:%i Active:%i)\n",
1569                     apic, mp_ioapics[apic].mp_apicid, pin, cfg->vector,
1570                     irq, trigger, polarity);
1571
1572
1573         if (setup_ioapic_entry(mp_ioapics[apic].mp_apicid, irq, &entry,
1574                                dest, trigger, polarity, cfg->vector)) {
1575                 printk("Failed to setup ioapic entry for ioapic  %d, pin %d\n",
1576                        mp_ioapics[apic].mp_apicid, pin);
1577                 __clear_irq_vector(irq, cfg);
1578                 return;
1579         }
1580
1581         ioapic_register_intr(irq, desc, trigger);
1582         if (irq < NR_IRQS_LEGACY)
1583                 disable_8259A_irq(irq);
1584
1585         ioapic_write_entry(apic, pin, entry);
1586 }
1587
1588 static void __init setup_IO_APIC_irqs(void)
1589 {
1590         int apic, pin, idx, irq;
1591         int notcon = 0;
1592         struct irq_desc *desc;
1593         struct irq_cfg *cfg;
1594         int cpu = boot_cpu_id;
1595
1596         apic_printk(APIC_VERBOSE, KERN_DEBUG "init IO_APIC IRQs\n");
1597
1598         for (apic = 0; apic < nr_ioapics; apic++) {
1599                 for (pin = 0; pin < nr_ioapic_registers[apic]; pin++) {
1600
1601                         idx = find_irq_entry(apic, pin, mp_INT);
1602                         if (idx == -1) {
1603                                 if (!notcon) {
1604                                         notcon = 1;
1605                                         apic_printk(APIC_VERBOSE,
1606                                                 KERN_DEBUG " %d-%d",
1607                                                 mp_ioapics[apic].mp_apicid,
1608                                                 pin);
1609                                 } else
1610                                         apic_printk(APIC_VERBOSE, " %d-%d",
1611                                                 mp_ioapics[apic].mp_apicid,
1612                                                 pin);
1613                                 continue;
1614                         }
1615                         if (notcon) {
1616                                 apic_printk(APIC_VERBOSE,
1617                                         " (apicid-pin) not connected\n");
1618                                 notcon = 0;
1619                         }
1620
1621                         irq = pin_2_irq(idx, apic, pin);
1622 #ifdef CONFIG_X86_32
1623                         if (multi_timer_check(apic, irq))
1624                                 continue;
1625 #endif
1626                         desc = irq_to_desc_alloc_cpu(irq, cpu);
1627                         if (!desc) {
1628                                 printk(KERN_INFO "can not get irq_desc for %d\n", irq);
1629                                 continue;
1630                         }
1631                         cfg = desc->chip_data;
1632                         add_pin_to_irq_cpu(cfg, cpu, apic, pin);
1633
1634                         setup_IO_APIC_irq(apic, pin, irq, desc,
1635                                         irq_trigger(idx), irq_polarity(idx));
1636                 }
1637         }
1638
1639         if (notcon)
1640                 apic_printk(APIC_VERBOSE,
1641                         " (apicid-pin) not connected\n");
1642 }
1643
1644 /*
1645  * Set up the timer pin, possibly with the 8259A-master behind.
1646  */
1647 static void __init setup_timer_IRQ0_pin(unsigned int apic, unsigned int pin,
1648                                         int vector)
1649 {
1650         struct IO_APIC_route_entry entry;
1651
1652 #ifdef CONFIG_INTR_REMAP
1653         if (intr_remapping_enabled)
1654                 return;
1655 #endif
1656
1657         memset(&entry, 0, sizeof(entry));
1658
1659         /*
1660          * We use logical delivery to get the timer IRQ
1661          * to the first CPU.
1662          */
1663         entry.dest_mode = INT_DEST_MODE;
1664         entry.mask = 1;                                 /* mask IRQ now */
1665         entry.dest = cpu_mask_to_apicid(TARGET_CPUS);
1666         entry.delivery_mode = INT_DELIVERY_MODE;
1667         entry.polarity = 0;
1668         entry.trigger = 0;
1669         entry.vector = vector;
1670
1671         /*
1672          * The timer IRQ doesn't have to know that behind the
1673          * scene we may have a 8259A-master in AEOI mode ...
1674          */
1675         set_irq_chip_and_handler_name(0, &ioapic_chip, handle_edge_irq, "edge");
1676
1677         /*
1678          * Add it to the IO-APIC irq-routing table:
1679          */
1680         ioapic_write_entry(apic, pin, entry);
1681 }
1682
1683
1684 __apicdebuginit(void) print_IO_APIC(void)
1685 {
1686         int apic, i;
1687         union IO_APIC_reg_00 reg_00;
1688         union IO_APIC_reg_01 reg_01;
1689         union IO_APIC_reg_02 reg_02;
1690         union IO_APIC_reg_03 reg_03;
1691         unsigned long flags;
1692         struct irq_cfg *cfg;
1693         struct irq_desc *desc;
1694         unsigned int irq;
1695
1696         if (apic_verbosity == APIC_QUIET)
1697                 return;
1698
1699         printk(KERN_DEBUG "number of MP IRQ sources: %d.\n", mp_irq_entries);
1700         for (i = 0; i < nr_ioapics; i++)
1701                 printk(KERN_DEBUG "number of IO-APIC #%d registers: %d.\n",
1702                        mp_ioapics[i].mp_apicid, nr_ioapic_registers[i]);
1703
1704         /*
1705          * We are a bit conservative about what we expect.  We have to
1706          * know about every hardware change ASAP.
1707          */
1708         printk(KERN_INFO "testing the IO APIC.......................\n");
1709
1710         for (apic = 0; apic < nr_ioapics; apic++) {
1711
1712         spin_lock_irqsave(&ioapic_lock, flags);
1713         reg_00.raw = io_apic_read(apic, 0);
1714         reg_01.raw = io_apic_read(apic, 1);
1715         if (reg_01.bits.version >= 0x10)
1716                 reg_02.raw = io_apic_read(apic, 2);
1717         if (reg_01.bits.version >= 0x20)
1718                 reg_03.raw = io_apic_read(apic, 3);
1719         spin_unlock_irqrestore(&ioapic_lock, flags);
1720
1721         printk("\n");
1722         printk(KERN_DEBUG "IO APIC #%d......\n", mp_ioapics[apic].mp_apicid);
1723         printk(KERN_DEBUG ".... register #00: %08X\n", reg_00.raw);
1724         printk(KERN_DEBUG ".......    : physical APIC id: %02X\n", reg_00.bits.ID);
1725         printk(KERN_DEBUG ".......    : Delivery Type: %X\n", reg_00.bits.delivery_type);
1726         printk(KERN_DEBUG ".......    : LTS          : %X\n", reg_00.bits.LTS);
1727
1728         printk(KERN_DEBUG ".... register #01: %08X\n", *(int *)&reg_01);
1729         printk(KERN_DEBUG ".......     : max redirection entries: %04X\n", reg_01.bits.entries);
1730
1731         printk(KERN_DEBUG ".......     : PRQ implemented: %X\n", reg_01.bits.PRQ);
1732         printk(KERN_DEBUG ".......     : IO APIC version: %04X\n", reg_01.bits.version);
1733
1734         /*
1735          * Some Intel chipsets with IO APIC VERSION of 0x1? don't have reg_02,
1736          * but the value of reg_02 is read as the previous read register
1737          * value, so ignore it if reg_02 == reg_01.
1738          */
1739         if (reg_01.bits.version >= 0x10 && reg_02.raw != reg_01.raw) {
1740                 printk(KERN_DEBUG ".... register #02: %08X\n", reg_02.raw);
1741                 printk(KERN_DEBUG ".......     : arbitration: %02X\n", reg_02.bits.arbitration);
1742         }
1743
1744         /*
1745          * Some Intel chipsets with IO APIC VERSION of 0x2? don't have reg_02
1746          * or reg_03, but the value of reg_0[23] is read as the previous read
1747          * register value, so ignore it if reg_03 == reg_0[12].
1748          */
1749         if (reg_01.bits.version >= 0x20 && reg_03.raw != reg_02.raw &&
1750             reg_03.raw != reg_01.raw) {
1751                 printk(KERN_DEBUG ".... register #03: %08X\n", reg_03.raw);
1752                 printk(KERN_DEBUG ".......     : Boot DT    : %X\n", reg_03.bits.boot_DT);
1753         }
1754
1755         printk(KERN_DEBUG ".... IRQ redirection table:\n");
1756
1757         printk(KERN_DEBUG " NR Dst Mask Trig IRR Pol"
1758                           " Stat Dmod Deli Vect:   \n");
1759
1760         for (i = 0; i <= reg_01.bits.entries; i++) {
1761                 struct IO_APIC_route_entry entry;
1762
1763                 entry = ioapic_read_entry(apic, i);
1764
1765                 printk(KERN_DEBUG " %02x %03X ",
1766                         i,
1767                         entry.dest
1768                 );
1769
1770                 printk("%1d    %1d    %1d   %1d   %1d    %1d    %1d    %02X\n",
1771                         entry.mask,
1772                         entry.trigger,
1773                         entry.irr,
1774                         entry.polarity,
1775                         entry.delivery_status,
1776                         entry.dest_mode,
1777                         entry.delivery_mode,
1778                         entry.vector
1779                 );
1780         }
1781         }
1782         printk(KERN_DEBUG "IRQ to pin mappings:\n");
1783         for_each_irq_desc(irq, desc) {
1784                 struct irq_pin_list *entry;
1785
1786                 if (!desc)
1787                         continue;
1788                 cfg = desc->chip_data;
1789                 entry = cfg->irq_2_pin;
1790                 if (!entry)
1791                         continue;
1792                 printk(KERN_DEBUG "IRQ%d ", irq);
1793                 for (;;) {
1794                         printk("-> %d:%d", entry->apic, entry->pin);
1795                         if (!entry->next)
1796                                 break;
1797                         entry = entry->next;
1798                 }
1799                 printk("\n");
1800         }
1801
1802         printk(KERN_INFO ".................................... done.\n");
1803
1804         return;
1805 }
1806
1807 __apicdebuginit(void) print_APIC_bitfield(int base)
1808 {
1809         unsigned int v;
1810         int i, j;
1811
1812         if (apic_verbosity == APIC_QUIET)
1813                 return;
1814
1815         printk(KERN_DEBUG "0123456789abcdef0123456789abcdef\n" KERN_DEBUG);
1816         for (i = 0; i < 8; i++) {
1817                 v = apic_read(base + i*0x10);
1818                 for (j = 0; j < 32; j++) {
1819                         if (v & (1<<j))
1820                                 printk("1");
1821                         else
1822                                 printk("0");
1823                 }
1824                 printk("\n");
1825         }
1826 }
1827
1828 __apicdebuginit(void) print_local_APIC(void *dummy)
1829 {
1830         unsigned int v, ver, maxlvt;
1831         u64 icr;
1832
1833         if (apic_verbosity == APIC_QUIET)
1834                 return;
1835
1836         printk("\n" KERN_DEBUG "printing local APIC contents on CPU#%d/%d:\n",
1837                 smp_processor_id(), hard_smp_processor_id());
1838         v = apic_read(APIC_ID);
1839         printk(KERN_INFO "... APIC ID:      %08x (%01x)\n", v, read_apic_id());
1840         v = apic_read(APIC_LVR);
1841         printk(KERN_INFO "... APIC VERSION: %08x\n", v);
1842         ver = GET_APIC_VERSION(v);
1843         maxlvt = lapic_get_maxlvt();
1844
1845         v = apic_read(APIC_TASKPRI);
1846         printk(KERN_DEBUG "... APIC TASKPRI: %08x (%02x)\n", v, v & APIC_TPRI_MASK);
1847
1848         if (APIC_INTEGRATED(ver)) {                     /* !82489DX */
1849                 if (!APIC_XAPIC(ver)) {
1850                         v = apic_read(APIC_ARBPRI);
1851                         printk(KERN_DEBUG "... APIC ARBPRI: %08x (%02x)\n", v,
1852                                v & APIC_ARBPRI_MASK);
1853                 }
1854                 v = apic_read(APIC_PROCPRI);
1855                 printk(KERN_DEBUG "... APIC PROCPRI: %08x\n", v);
1856         }
1857
1858         /*
1859          * Remote read supported only in the 82489DX and local APIC for
1860          * Pentium processors.
1861          */
1862         if (!APIC_INTEGRATED(ver) || maxlvt == 3) {
1863                 v = apic_read(APIC_RRR);
1864                 printk(KERN_DEBUG "... APIC RRR: %08x\n", v);
1865         }
1866
1867         v = apic_read(APIC_LDR);
1868         printk(KERN_DEBUG "... APIC LDR: %08x\n", v);
1869         if (!x2apic_enabled()) {
1870                 v = apic_read(APIC_DFR);
1871                 printk(KERN_DEBUG "... APIC DFR: %08x\n", v);
1872         }
1873         v = apic_read(APIC_SPIV);
1874         printk(KERN_DEBUG "... APIC SPIV: %08x\n", v);
1875
1876         printk(KERN_DEBUG "... APIC ISR field:\n");
1877         print_APIC_bitfield(APIC_ISR);
1878         printk(KERN_DEBUG "... APIC TMR field:\n");
1879         print_APIC_bitfield(APIC_TMR);
1880         printk(KERN_DEBUG "... APIC IRR field:\n");
1881         print_APIC_bitfield(APIC_IRR);
1882
1883         if (APIC_INTEGRATED(ver)) {             /* !82489DX */
1884                 if (maxlvt > 3)         /* Due to the Pentium erratum 3AP. */
1885                         apic_write(APIC_ESR, 0);
1886
1887                 v = apic_read(APIC_ESR);
1888                 printk(KERN_DEBUG "... APIC ESR: %08x\n", v);
1889         }
1890
1891         icr = apic_icr_read();
1892         printk(KERN_DEBUG "... APIC ICR: %08x\n", (u32)icr);
1893         printk(KERN_DEBUG "... APIC ICR2: %08x\n", (u32)(icr >> 32));
1894
1895         v = apic_read(APIC_LVTT);
1896         printk(KERN_DEBUG "... APIC LVTT: %08x\n", v);
1897
1898         if (maxlvt > 3) {                       /* PC is LVT#4. */
1899                 v = apic_read(APIC_LVTPC);
1900                 printk(KERN_DEBUG "... APIC LVTPC: %08x\n", v);
1901         }
1902         v = apic_read(APIC_LVT0);
1903         printk(KERN_DEBUG "... APIC LVT0: %08x\n", v);
1904         v = apic_read(APIC_LVT1);
1905         printk(KERN_DEBUG "... APIC LVT1: %08x\n", v);
1906
1907         if (maxlvt > 2) {                       /* ERR is LVT#3. */
1908                 v = apic_read(APIC_LVTERR);
1909                 printk(KERN_DEBUG "... APIC LVTERR: %08x\n", v);
1910         }
1911
1912         v = apic_read(APIC_TMICT);
1913         printk(KERN_DEBUG "... APIC TMICT: %08x\n", v);
1914         v = apic_read(APIC_TMCCT);
1915         printk(KERN_DEBUG "... APIC TMCCT: %08x\n", v);
1916         v = apic_read(APIC_TDCR);
1917         printk(KERN_DEBUG "... APIC TDCR: %08x\n", v);
1918         printk("\n");
1919 }
1920
1921 __apicdebuginit(void) print_all_local_APICs(void)
1922 {
1923         int cpu;
1924
1925         preempt_disable();
1926         for_each_online_cpu(cpu)
1927                 smp_call_function_single(cpu, print_local_APIC, NULL, 1);
1928         preempt_enable();
1929 }
1930
1931 __apicdebuginit(void) print_PIC(void)
1932 {
1933         unsigned int v;
1934         unsigned long flags;
1935
1936         if (apic_verbosity == APIC_QUIET)
1937                 return;
1938
1939         printk(KERN_DEBUG "\nprinting PIC contents\n");
1940
1941         spin_lock_irqsave(&i8259A_lock, flags);
1942
1943         v = inb(0xa1) << 8 | inb(0x21);
1944         printk(KERN_DEBUG "... PIC  IMR: %04x\n", v);
1945
1946         v = inb(0xa0) << 8 | inb(0x20);
1947         printk(KERN_DEBUG "... PIC  IRR: %04x\n", v);
1948
1949         outb(0x0b,0xa0);
1950         outb(0x0b,0x20);
1951         v = inb(0xa0) << 8 | inb(0x20);
1952         outb(0x0a,0xa0);
1953         outb(0x0a,0x20);
1954
1955         spin_unlock_irqrestore(&i8259A_lock, flags);
1956
1957         printk(KERN_DEBUG "... PIC  ISR: %04x\n", v);
1958
1959         v = inb(0x4d1) << 8 | inb(0x4d0);
1960         printk(KERN_DEBUG "... PIC ELCR: %04x\n", v);
1961 }
1962
1963 __apicdebuginit(int) print_all_ICs(void)
1964 {
1965         print_PIC();
1966         print_all_local_APICs();
1967         print_IO_APIC();
1968
1969         return 0;
1970 }
1971
1972 fs_initcall(print_all_ICs);
1973
1974
1975 /* Where if anywhere is the i8259 connect in external int mode */
1976 static struct { int pin, apic; } ioapic_i8259 = { -1, -1 };
1977
1978 void __init enable_IO_APIC(void)
1979 {
1980         union IO_APIC_reg_01 reg_01;
1981         int i8259_apic, i8259_pin;
1982         int apic;
1983         unsigned long flags;
1984
1985 #ifdef CONFIG_X86_32
1986         int i;
1987         if (!pirqs_enabled)
1988                 for (i = 0; i < MAX_PIRQS; i++)
1989                         pirq_entries[i] = -1;
1990 #endif
1991
1992         /*
1993          * The number of IO-APIC IRQ registers (== #pins):
1994          */
1995         for (apic = 0; apic < nr_ioapics; apic++) {
1996                 spin_lock_irqsave(&ioapic_lock, flags);
1997                 reg_01.raw = io_apic_read(apic, 1);
1998                 spin_unlock_irqrestore(&ioapic_lock, flags);
1999                 nr_ioapic_registers[apic] = reg_01.bits.entries+1;
2000         }
2001         for(apic = 0; apic < nr_ioapics; apic++) {
2002                 int pin;
2003                 /* See if any of the pins is in ExtINT mode */
2004                 for (pin = 0; pin < nr_ioapic_registers[apic]; pin++) {
2005                         struct IO_APIC_route_entry entry;
2006                         entry = ioapic_read_entry(apic, pin);
2007
2008                         /* If the interrupt line is enabled and in ExtInt mode
2009                          * I have found the pin where the i8259 is connected.
2010                          */
2011                         if ((entry.mask == 0) && (entry.delivery_mode == dest_ExtINT)) {
2012                                 ioapic_i8259.apic = apic;
2013                                 ioapic_i8259.pin  = pin;
2014                                 goto found_i8259;
2015                         }
2016                 }
2017         }
2018  found_i8259:
2019         /* Look to see what if the MP table has reported the ExtINT */
2020         /* If we could not find the appropriate pin by looking at the ioapic
2021          * the i8259 probably is not connected the ioapic but give the
2022          * mptable a chance anyway.
2023          */
2024         i8259_pin  = find_isa_irq_pin(0, mp_ExtINT);
2025         i8259_apic = find_isa_irq_apic(0, mp_ExtINT);
2026         /* Trust the MP table if nothing is setup in the hardware */
2027         if ((ioapic_i8259.pin == -1) && (i8259_pin >= 0)) {
2028                 printk(KERN_WARNING "ExtINT not setup in hardware but reported by MP table\n");
2029                 ioapic_i8259.pin  = i8259_pin;
2030                 ioapic_i8259.apic = i8259_apic;
2031         }
2032         /* Complain if the MP table and the hardware disagree */
2033         if (((ioapic_i8259.apic != i8259_apic) || (ioapic_i8259.pin != i8259_pin)) &&
2034                 (i8259_pin >= 0) && (ioapic_i8259.pin >= 0))
2035         {
2036                 printk(KERN_WARNING "ExtINT in hardware and MP table differ\n");
2037         }
2038
2039         /*
2040          * Do not trust the IO-APIC being empty at bootup
2041          */
2042         clear_IO_APIC();
2043 }
2044
2045 /*
2046  * Not an __init, needed by the reboot code
2047  */
2048 void disable_IO_APIC(void)
2049 {
2050         /*
2051          * Clear the IO-APIC before rebooting:
2052          */
2053         clear_IO_APIC();
2054
2055         /*
2056          * If the i8259 is routed through an IOAPIC
2057          * Put that IOAPIC in virtual wire mode
2058          * so legacy interrupts can be delivered.
2059          */
2060         if (ioapic_i8259.pin != -1) {
2061                 struct IO_APIC_route_entry entry;
2062
2063                 memset(&entry, 0, sizeof(entry));
2064                 entry.mask            = 0; /* Enabled */
2065                 entry.trigger         = 0; /* Edge */
2066                 entry.irr             = 0;
2067                 entry.polarity        = 0; /* High */
2068                 entry.delivery_status = 0;
2069                 entry.dest_mode       = 0; /* Physical */
2070                 entry.delivery_mode   = dest_ExtINT; /* ExtInt */
2071                 entry.vector          = 0;
2072                 entry.dest            = read_apic_id();
2073
2074                 /*
2075                  * Add it to the IO-APIC irq-routing table:
2076                  */
2077                 ioapic_write_entry(ioapic_i8259.apic, ioapic_i8259.pin, entry);
2078         }
2079
2080         disconnect_bsp_APIC(ioapic_i8259.pin != -1);
2081 }
2082
2083 #ifdef CONFIG_X86_32
2084 /*
2085  * function to set the IO-APIC physical IDs based on the
2086  * values stored in the MPC table.
2087  *
2088  * by Matt Domsch <Matt_Domsch@dell.com>  Tue Dec 21 12:25:05 CST 1999
2089  */
2090
2091 static void __init setup_ioapic_ids_from_mpc(void)
2092 {
2093         union IO_APIC_reg_00 reg_00;
2094         physid_mask_t phys_id_present_map;
2095         int apic;
2096         int i;
2097         unsigned char old_id;
2098         unsigned long flags;
2099
2100         if (x86_quirks->setup_ioapic_ids && x86_quirks->setup_ioapic_ids())
2101                 return;
2102
2103         /*
2104          * Don't check I/O APIC IDs for xAPIC systems.  They have
2105          * no meaning without the serial APIC bus.
2106          */
2107         if (!(boot_cpu_data.x86_vendor == X86_VENDOR_INTEL)
2108                 || APIC_XAPIC(apic_version[boot_cpu_physical_apicid]))
2109                 return;
2110         /*
2111          * This is broken; anything with a real cpu count has to
2112          * circumvent this idiocy regardless.
2113          */
2114         phys_id_present_map = ioapic_phys_id_map(phys_cpu_present_map);
2115
2116         /*
2117          * Set the IOAPIC ID to the value stored in the MPC table.
2118          */
2119         for (apic = 0; apic < nr_ioapics; apic++) {
2120
2121                 /* Read the register 0 value */
2122                 spin_lock_irqsave(&ioapic_lock, flags);
2123                 reg_00.raw = io_apic_read(apic, 0);
2124                 spin_unlock_irqrestore(&ioapic_lock, flags);
2125
2126                 old_id = mp_ioapics[apic].mp_apicid;
2127
2128                 if (mp_ioapics[apic].mp_apicid >= get_physical_broadcast()) {
2129                         printk(KERN_ERR "BIOS bug, IO-APIC#%d ID is %d in the MPC table!...\n",
2130                                 apic, mp_ioapics[apic].mp_apicid);
2131                         printk(KERN_ERR "... fixing up to %d. (tell your hw vendor)\n",
2132                                 reg_00.bits.ID);
2133                         mp_ioapics[apic].mp_apicid = reg_00.bits.ID;
2134                 }
2135
2136                 /*
2137                  * Sanity check, is the ID really free? Every APIC in a
2138                  * system must have a unique ID or we get lots of nice
2139                  * 'stuck on smp_invalidate_needed IPI wait' messages.
2140                  */
2141                 if (check_apicid_used(phys_id_present_map,
2142                                         mp_ioapics[apic].mp_apicid)) {
2143                         printk(KERN_ERR "BIOS bug, IO-APIC#%d ID %d is already used!...\n",
2144                                 apic, mp_ioapics[apic].mp_apicid);
2145                         for (i = 0; i < get_physical_broadcast(); i++)
2146                                 if (!physid_isset(i, phys_id_present_map))
2147                                         break;
2148                         if (i >= get_physical_broadcast())
2149                                 panic("Max APIC ID exceeded!\n");
2150                         printk(KERN_ERR "... fixing up to %d. (tell your hw vendor)\n",
2151                                 i);
2152                         physid_set(i, phys_id_present_map);
2153                         mp_ioapics[apic].mp_apicid = i;
2154                 } else {
2155                         physid_mask_t tmp;
2156                         tmp = apicid_to_cpu_present(mp_ioapics[apic].mp_apicid);
2157                         apic_printk(APIC_VERBOSE, "Setting %d in the "
2158                                         "phys_id_present_map\n",
2159                                         mp_ioapics[apic].mp_apicid);
2160                         physids_or(phys_id_present_map, phys_id_present_map, tmp);
2161                 }
2162
2163
2164                 /*
2165                  * We need to adjust the IRQ routing table
2166                  * if the ID changed.
2167                  */
2168                 if (old_id != mp_ioapics[apic].mp_apicid)
2169                         for (i = 0; i < mp_irq_entries; i++)
2170                                 if (mp_irqs[i].mp_dstapic == old_id)
2171                                         mp_irqs[i].mp_dstapic
2172                                                 = mp_ioapics[apic].mp_apicid;
2173
2174                 /*
2175                  * Read the right value from the MPC table and
2176                  * write it into the ID register.
2177                  */
2178                 apic_printk(APIC_VERBOSE, KERN_INFO
2179                         "...changing IO-APIC physical APIC ID to %d ...",
2180                         mp_ioapics[apic].mp_apicid);
2181
2182                 reg_00.bits.ID = mp_ioapics[apic].mp_apicid;
2183                 spin_lock_irqsave(&ioapic_lock, flags);
2184                 io_apic_write(apic, 0, reg_00.raw);
2185                 spin_unlock_irqrestore(&ioapic_lock, flags);
2186
2187                 /*
2188                  * Sanity check
2189                  */
2190                 spin_lock_irqsave(&ioapic_lock, flags);
2191                 reg_00.raw = io_apic_read(apic, 0);
2192                 spin_unlock_irqrestore(&ioapic_lock, flags);
2193                 if (reg_00.bits.ID != mp_ioapics[apic].mp_apicid)
2194                         printk("could not set ID!\n");
2195                 else
2196                         apic_printk(APIC_VERBOSE, " ok.\n");
2197         }
2198 }
2199 #endif
2200
2201 int no_timer_check __initdata;
2202
2203 static int __init notimercheck(char *s)
2204 {
2205         no_timer_check = 1;
2206         return 1;
2207 }
2208 __setup("no_timer_check", notimercheck);
2209
2210 /*
2211  * There is a nasty bug in some older SMP boards, their mptable lies
2212  * about the timer IRQ. We do the following to work around the situation:
2213  *
2214  *      - timer IRQ defaults to IO-APIC IRQ
2215  *      - if this function detects that timer IRQs are defunct, then we fall
2216  *        back to ISA timer IRQs
2217  */
2218 static int __init timer_irq_works(void)
2219 {
2220         unsigned long t1 = jiffies;
2221         unsigned long flags;
2222
2223         if (no_timer_check)
2224                 return 1;
2225
2226         local_save_flags(flags);
2227         local_irq_enable();
2228         /* Let ten ticks pass... */
2229         mdelay((10 * 1000) / HZ);
2230         local_irq_restore(flags);
2231
2232         /*
2233          * Expect a few ticks at least, to be sure some possible
2234          * glue logic does not lock up after one or two first
2235          * ticks in a non-ExtINT mode.  Also the local APIC
2236          * might have cached one ExtINT interrupt.  Finally, at
2237          * least one tick may be lost due to delays.
2238          */
2239
2240         /* jiffies wrap? */
2241         if (time_after(jiffies, t1 + 4))
2242                 return 1;
2243         return 0;
2244 }
2245
2246 /*
2247  * In the SMP+IOAPIC case it might happen that there are an unspecified
2248  * number of pending IRQ events unhandled. These cases are very rare,
2249  * so we 'resend' these IRQs via IPIs, to the same CPU. It's much
2250  * better to do it this way as thus we do not have to be aware of
2251  * 'pending' interrupts in the IRQ path, except at this point.
2252  */
2253 /*
2254  * Edge triggered needs to resend any interrupt
2255  * that was delayed but this is now handled in the device
2256  * independent code.
2257  */
2258
2259 /*
2260  * Starting up a edge-triggered IO-APIC interrupt is
2261  * nasty - we need to make sure that we get the edge.
2262  * If it is already asserted for some reason, we need
2263  * return 1 to indicate that is was pending.
2264  *
2265  * This is not complete - we should be able to fake
2266  * an edge even if it isn't on the 8259A...
2267  */
2268
2269 static unsigned int startup_ioapic_irq(unsigned int irq)
2270 {
2271         int was_pending = 0;
2272         unsigned long flags;
2273         struct irq_cfg *cfg;
2274
2275         spin_lock_irqsave(&ioapic_lock, flags);
2276         if (irq < NR_IRQS_LEGACY) {
2277                 disable_8259A_irq(irq);
2278                 if (i8259A_irq_pending(irq))
2279                         was_pending = 1;
2280         }
2281         cfg = irq_cfg(irq);
2282         __unmask_IO_APIC_irq(cfg);
2283         spin_unlock_irqrestore(&ioapic_lock, flags);
2284
2285         return was_pending;
2286 }
2287
2288 #ifdef CONFIG_X86_64
2289 static int ioapic_retrigger_irq(unsigned int irq)
2290 {
2291
2292         struct irq_cfg *cfg = irq_cfg(irq);
2293         unsigned long flags;
2294
2295         spin_lock_irqsave(&vector_lock, flags);
2296         send_IPI_mask(cpumask_of(cpumask_first(cfg->domain)), cfg->vector);
2297         spin_unlock_irqrestore(&vector_lock, flags);
2298
2299         return 1;
2300 }
2301 #else
2302 static int ioapic_retrigger_irq(unsigned int irq)
2303 {
2304         send_IPI_self(irq_cfg(irq)->vector);
2305
2306         return 1;
2307 }
2308 #endif
2309
2310 /*
2311  * Level and edge triggered IO-APIC interrupts need different handling,
2312  * so we use two separate IRQ descriptors. Edge triggered IRQs can be
2313  * handled with the level-triggered descriptor, but that one has slightly
2314  * more overhead. Level-triggered interrupts cannot be handled with the
2315  * edge-triggered handler, without risking IRQ storms and other ugly
2316  * races.
2317  */
2318
2319 #ifdef CONFIG_SMP
2320
2321 #ifdef CONFIG_INTR_REMAP
2322 static void ir_irq_migration(struct work_struct *work);
2323
2324 static DECLARE_DELAYED_WORK(ir_migration_work, ir_irq_migration);
2325
2326 /*
2327  * Migrate the IO-APIC irq in the presence of intr-remapping.
2328  *
2329  * For edge triggered, irq migration is a simple atomic update(of vector
2330  * and cpu destination) of IRTE and flush the hardware cache.
2331  *
2332  * For level triggered, we need to modify the io-apic RTE aswell with the update
2333  * vector information, along with modifying IRTE with vector and destination.
2334  * So irq migration for level triggered is little  bit more complex compared to
2335  * edge triggered migration. But the good news is, we use the same algorithm
2336  * for level triggered migration as we have today, only difference being,
2337  * we now initiate the irq migration from process context instead of the
2338  * interrupt context.
2339  *
2340  * In future, when we do a directed EOI (combined with cpu EOI broadcast
2341  * suppression) to the IO-APIC, level triggered irq migration will also be
2342  * as simple as edge triggered migration and we can do the irq migration
2343  * with a simple atomic update to IO-APIC RTE.
2344  */
2345 static void
2346 migrate_ioapic_irq_desc(struct irq_desc *desc, const struct cpumask *mask)
2347 {
2348         struct irq_cfg *cfg;
2349         struct irte irte;
2350         int modify_ioapic_rte;
2351         unsigned int dest;
2352         unsigned long flags;
2353         unsigned int irq;
2354
2355         if (!cpumask_intersects(mask, cpu_online_mask))
2356                 return;
2357
2358         irq = desc->irq;
2359         if (get_irte(irq, &irte))
2360                 return;
2361
2362         cfg = desc->chip_data;
2363         if (assign_irq_vector(irq, cfg, mask))
2364                 return;
2365
2366         set_extra_move_desc(desc, mask);
2367
2368         dest = cpu_mask_to_apicid_and(cfg->domain, mask);
2369
2370         modify_ioapic_rte = desc->status & IRQ_LEVEL;
2371         if (modify_ioapic_rte) {
2372                 spin_lock_irqsave(&ioapic_lock, flags);
2373                 __target_IO_APIC_irq(irq, dest, cfg);
2374                 spin_unlock_irqrestore(&ioapic_lock, flags);
2375         }
2376
2377         irte.vector = cfg->vector;
2378         irte.dest_id = IRTE_DEST(dest);
2379
2380         /*
2381          * Modified the IRTE and flushes the Interrupt entry cache.
2382          */
2383         modify_irte(irq, &irte);
2384
2385         if (cfg->move_in_progress)
2386                 send_cleanup_vector(cfg);
2387
2388         cpumask_copy(&desc->affinity, mask);
2389 }
2390
2391 static int migrate_irq_remapped_level_desc(struct irq_desc *desc)
2392 {
2393         int ret = -1;
2394         struct irq_cfg *cfg = desc->chip_data;
2395
2396         mask_IO_APIC_irq_desc(desc);
2397
2398         if (io_apic_level_ack_pending(cfg)) {
2399                 /*
2400                  * Interrupt in progress. Migrating irq now will change the
2401                  * vector information in the IO-APIC RTE and that will confuse
2402                  * the EOI broadcast performed by cpu.
2403                  * So, delay the irq migration to the next instance.
2404                  */
2405                 schedule_delayed_work(&ir_migration_work, 1);
2406                 goto unmask;
2407         }
2408
2409         /* everthing is clear. we have right of way */
2410         migrate_ioapic_irq_desc(desc, &desc->pending_mask);
2411
2412         ret = 0;
2413         desc->status &= ~IRQ_MOVE_PENDING;
2414         cpumask_clear(&desc->pending_mask);
2415
2416 unmask:
2417         unmask_IO_APIC_irq_desc(desc);
2418
2419         return ret;
2420 }
2421
2422 static void ir_irq_migration(struct work_struct *work)
2423 {
2424         unsigned int irq;
2425         struct irq_desc *desc;
2426
2427         for_each_irq_desc(irq, desc) {
2428                 if (!desc)
2429                         continue;
2430
2431                 if (desc->status & IRQ_MOVE_PENDING) {
2432                         unsigned long flags;
2433
2434                         spin_lock_irqsave(&desc->lock, flags);
2435                         if (!desc->chip->set_affinity ||
2436                             !(desc->status & IRQ_MOVE_PENDING)) {
2437                                 desc->status &= ~IRQ_MOVE_PENDING;
2438                                 spin_unlock_irqrestore(&desc->lock, flags);
2439                                 continue;
2440                         }
2441
2442                         desc->chip->set_affinity(irq, &desc->pending_mask);
2443                         spin_unlock_irqrestore(&desc->lock, flags);
2444                 }
2445         }
2446 }
2447
2448 /*
2449  * Migrates the IRQ destination in the process context.
2450  */
2451 static void set_ir_ioapic_affinity_irq_desc(struct irq_desc *desc,
2452                                             const struct cpumask *mask)
2453 {
2454         if (desc->status & IRQ_LEVEL) {
2455                 desc->status |= IRQ_MOVE_PENDING;
2456                 cpumask_copy(&desc->pending_mask, mask);
2457                 migrate_irq_remapped_level_desc(desc);
2458                 return;
2459         }
2460
2461         migrate_ioapic_irq_desc(desc, mask);
2462 }
2463 static void set_ir_ioapic_affinity_irq(unsigned int irq,
2464                                        const struct cpumask *mask)
2465 {
2466         struct irq_desc *desc = irq_to_desc(irq);
2467
2468         set_ir_ioapic_affinity_irq_desc(desc, mask);
2469 }
2470 #endif
2471
2472 asmlinkage void smp_irq_move_cleanup_interrupt(void)
2473 {
2474         unsigned vector, me;
2475         ack_APIC_irq();
2476 #ifdef CONFIG_X86_64
2477         exit_idle();
2478 #endif
2479         irq_enter();
2480
2481         me = smp_processor_id();
2482         for (vector = FIRST_EXTERNAL_VECTOR; vector < NR_VECTORS; vector++) {
2483                 unsigned int irq;
2484                 struct irq_desc *desc;
2485                 struct irq_cfg *cfg;
2486                 irq = __get_cpu_var(vector_irq)[vector];
2487
2488                 if (irq == -1)
2489                         continue;
2490
2491                 desc = irq_to_desc(irq);
2492                 if (!desc)
2493                         continue;
2494
2495                 cfg = irq_cfg(irq);
2496                 spin_lock(&desc->lock);
2497                 if (!cfg->move_cleanup_count)
2498                         goto unlock;
2499
2500                 if (vector == cfg->vector && cpumask_test_cpu(me, cfg->domain))
2501                         goto unlock;
2502
2503                 __get_cpu_var(vector_irq)[vector] = -1;
2504                 cfg->move_cleanup_count--;
2505 unlock:
2506                 spin_unlock(&desc->lock);
2507         }
2508
2509         irq_exit();
2510 }
2511
2512 static void irq_complete_move(struct irq_desc **descp)
2513 {
2514         struct irq_desc *desc = *descp;
2515         struct irq_cfg *cfg = desc->chip_data;
2516         unsigned vector, me;
2517
2518         if (likely(!cfg->move_in_progress)) {
2519 #ifdef CONFIG_NUMA_MIGRATE_IRQ_DESC
2520                 if (likely(!cfg->move_desc_pending))
2521                         return;
2522
2523                 /* domain is not change, but affinity is changed */
2524                 me = smp_processor_id();
2525                 if (cpu_isset(me, desc->affinity)) {
2526                         *descp = desc = move_irq_desc(desc, me);
2527                         /* get the new one */
2528                         cfg = desc->chip_data;
2529                         cfg->move_desc_pending = 0;
2530                 }
2531 #endif
2532                 return;
2533         }
2534
2535         vector = ~get_irq_regs()->orig_ax;
2536         me = smp_processor_id();
2537 #ifdef CONFIG_NUMA_MIGRATE_IRQ_DESC
2538                 *descp = desc = move_irq_desc(desc, me);
2539                 /* get the new one */
2540                 cfg = desc->chip_data;
2541 #endif
2542
2543         if (vector == cfg->vector && cpumask_test_cpu(me, cfg->domain))
2544                 send_cleanup_vector(cfg);
2545 }
2546 #else
2547 static inline void irq_complete_move(struct irq_desc **descp) {}
2548 #endif
2549
2550 #ifdef CONFIG_INTR_REMAP
2551 static void ack_x2apic_level(unsigned int irq)
2552 {
2553         ack_x2APIC_irq();
2554 }
2555
2556 static void ack_x2apic_edge(unsigned int irq)
2557 {
2558         ack_x2APIC_irq();
2559 }
2560
2561 #endif
2562
2563 static void ack_apic_edge(unsigned int irq)
2564 {
2565         struct irq_desc *desc = irq_to_desc(irq);
2566
2567         irq_complete_move(&desc);
2568         move_native_irq(irq);
2569         ack_APIC_irq();
2570 }
2571
2572 atomic_t irq_mis_count;
2573
2574 static void ack_apic_level(unsigned int irq)
2575 {
2576         struct irq_desc *desc = irq_to_desc(irq);
2577
2578 #ifdef CONFIG_X86_32
2579         unsigned long v;
2580         int i;
2581 #endif
2582         struct irq_cfg *cfg;
2583         int do_unmask_irq = 0;
2584
2585         irq_complete_move(&desc);
2586 #ifdef CONFIG_GENERIC_PENDING_IRQ
2587         /* If we are moving the irq we need to mask it */
2588         if (unlikely(desc->status & IRQ_MOVE_PENDING)) {
2589                 do_unmask_irq = 1;
2590                 mask_IO_APIC_irq_desc(desc);
2591         }
2592 #endif
2593
2594 #ifdef CONFIG_X86_32
2595         /*
2596         * It appears there is an erratum which affects at least version 0x11
2597         * of I/O APIC (that's the 82093AA and cores integrated into various
2598         * chipsets).  Under certain conditions a level-triggered interrupt is
2599         * erroneously delivered as edge-triggered one but the respective IRR
2600         * bit gets set nevertheless.  As a result the I/O unit expects an EOI
2601         * message but it will never arrive and further interrupts are blocked
2602         * from the source.  The exact reason is so far unknown, but the
2603         * phenomenon was observed when two consecutive interrupt requests
2604         * from a given source get delivered to the same CPU and the source is
2605         * temporarily disabled in between.
2606         *
2607         * A workaround is to simulate an EOI message manually.  We achieve it
2608         * by setting the trigger mode to edge and then to level when the edge
2609         * trigger mode gets detected in the TMR of a local APIC for a
2610         * level-triggered interrupt.  We mask the source for the time of the
2611         * operation to prevent an edge-triggered interrupt escaping meanwhile.
2612         * The idea is from Manfred Spraul.  --macro
2613         */
2614         cfg = desc->chip_data;
2615         i = cfg->vector;
2616
2617         v = apic_read(APIC_TMR + ((i & ~0x1f) >> 1));
2618 #endif
2619
2620         /*
2621          * We must acknowledge the irq before we move it or the acknowledge will
2622          * not propagate properly.
2623          */
2624         ack_APIC_irq();
2625
2626         /* Now we can move and renable the irq */
2627         if (unlikely(do_unmask_irq)) {
2628                 /* Only migrate the irq if the ack has been received.
2629                  *
2630                  * On rare occasions the broadcast level triggered ack gets
2631                  * delayed going to ioapics, and if we reprogram the
2632                  * vector while Remote IRR is still set the irq will never
2633                  * fire again.
2634                  *
2635                  * To prevent this scenario we read the Remote IRR bit
2636                  * of the ioapic.  This has two effects.
2637                  * - On any sane system the read of the ioapic will
2638                  *   flush writes (and acks) going to the ioapic from
2639                  *   this cpu.
2640                  * - We get to see if the ACK has actually been delivered.
2641                  *
2642                  * Based on failed experiments of reprogramming the
2643                  * ioapic entry from outside of irq context starting
2644                  * with masking the ioapic entry and then polling until
2645                  * Remote IRR was clear before reprogramming the
2646                  * ioapic I don't trust the Remote IRR bit to be
2647                  * completey accurate.
2648                  *
2649                  * However there appears to be no other way to plug
2650                  * this race, so if the Remote IRR bit is not
2651                  * accurate and is causing problems then it is a hardware bug
2652                  * and you can go talk to the chipset vendor about it.
2653                  */
2654                 cfg = desc->chip_data;
2655                 if (!io_apic_level_ack_pending(cfg))
2656                         move_masked_irq(irq);
2657                 unmask_IO_APIC_irq_desc(desc);
2658         }
2659
2660 #ifdef CONFIG_X86_32
2661         if (!(v & (1 << (i & 0x1f)))) {
2662                 atomic_inc(&irq_mis_count);
2663                 spin_lock(&ioapic_lock);
2664                 __mask_and_edge_IO_APIC_irq(cfg);
2665                 __unmask_and_level_IO_APIC_irq(cfg);
2666                 spin_unlock(&ioapic_lock);
2667         }
2668 #endif
2669 }
2670
2671 static struct irq_chip ioapic_chip __read_mostly = {
2672         .name           = "IO-APIC",
2673         .startup        = startup_ioapic_irq,
2674         .mask           = mask_IO_APIC_irq,
2675         .unmask         = unmask_IO_APIC_irq,
2676         .ack            = ack_apic_edge,
2677         .eoi            = ack_apic_level,
2678 #ifdef CONFIG_SMP
2679         .set_affinity   = set_ioapic_affinity_irq,
2680 #endif
2681         .retrigger      = ioapic_retrigger_irq,
2682 };
2683
2684 #ifdef CONFIG_INTR_REMAP
2685 static struct irq_chip ir_ioapic_chip __read_mostly = {
2686         .name           = "IR-IO-APIC",
2687         .startup        = startup_ioapic_irq,
2688         .mask           = mask_IO_APIC_irq,
2689         .unmask         = unmask_IO_APIC_irq,
2690         .ack            = ack_x2apic_edge,
2691         .eoi            = ack_x2apic_level,
2692 #ifdef CONFIG_SMP
2693         .set_affinity   = set_ir_ioapic_affinity_irq,
2694 #endif
2695         .retrigger      = ioapic_retrigger_irq,
2696 };
2697 #endif
2698
2699 static inline void init_IO_APIC_traps(void)
2700 {
2701         int irq;
2702         struct irq_desc *desc;
2703         struct irq_cfg *cfg;
2704
2705         /*
2706          * NOTE! The local APIC isn't very good at handling
2707          * multiple interrupts at the same interrupt level.
2708          * As the interrupt level is determined by taking the
2709          * vector number and shifting that right by 4, we
2710          * want to spread these out a bit so that they don't
2711          * all fall in the same interrupt level.
2712          *
2713          * Also, we've got to be careful not to trash gate
2714          * 0x80, because int 0x80 is hm, kind of importantish. ;)
2715          */
2716         for_each_irq_desc(irq, desc) {
2717                 if (!desc)
2718                         continue;
2719
2720                 cfg = desc->chip_data;
2721                 if (IO_APIC_IRQ(irq) && cfg && !cfg->vector) {
2722                         /*
2723                          * Hmm.. We don't have an entry for this,
2724                          * so default to an old-fashioned 8259
2725                          * interrupt if we can..
2726                          */
2727                         if (irq < NR_IRQS_LEGACY)
2728                                 make_8259A_irq(irq);
2729                         else
2730                                 /* Strange. Oh, well.. */
2731                                 desc->chip = &no_irq_chip;
2732                 }
2733         }
2734 }
2735
2736 /*
2737  * The local APIC irq-chip implementation:
2738  */
2739
2740 static void mask_lapic_irq(unsigned int irq)
2741 {
2742         unsigned long v;
2743
2744         v = apic_read(APIC_LVT0);
2745         apic_write(APIC_LVT0, v | APIC_LVT_MASKED);
2746 }
2747
2748 static void unmask_lapic_irq(unsigned int irq)
2749 {
2750         unsigned long v;
2751
2752         v = apic_read(APIC_LVT0);
2753         apic_write(APIC_LVT0, v & ~APIC_LVT_MASKED);
2754 }
2755
2756 static void ack_lapic_irq(unsigned int irq)
2757 {
2758         ack_APIC_irq();
2759 }
2760
2761 static struct irq_chip lapic_chip __read_mostly = {
2762         .name           = "local-APIC",
2763         .mask           = mask_lapic_irq,
2764         .unmask         = unmask_lapic_irq,
2765         .ack            = ack_lapic_irq,
2766 };
2767
2768 static void lapic_register_intr(int irq, struct irq_desc *desc)
2769 {
2770         desc->status &= ~IRQ_LEVEL;
2771         set_irq_chip_and_handler_name(irq, &lapic_chip, handle_edge_irq,
2772                                       "edge");
2773 }
2774
2775 static void __init setup_nmi(void)
2776 {
2777         /*
2778          * Dirty trick to enable the NMI watchdog ...
2779          * We put the 8259A master into AEOI mode and
2780          * unmask on all local APICs LVT0 as NMI.
2781          *
2782          * The idea to use the 8259A in AEOI mode ('8259A Virtual Wire')
2783          * is from Maciej W. Rozycki - so we do not have to EOI from
2784          * the NMI handler or the timer interrupt.
2785          */
2786         apic_printk(APIC_VERBOSE, KERN_INFO "activating NMI Watchdog ...");
2787
2788         enable_NMI_through_LVT0();
2789
2790         apic_printk(APIC_VERBOSE, " done.\n");
2791 }
2792
2793 /*
2794  * This looks a bit hackish but it's about the only one way of sending
2795  * a few INTA cycles to 8259As and any associated glue logic.  ICR does
2796  * not support the ExtINT mode, unfortunately.  We need to send these
2797  * cycles as some i82489DX-based boards have glue logic that keeps the
2798  * 8259A interrupt line asserted until INTA.  --macro
2799  */
2800 static inline void __init unlock_ExtINT_logic(void)
2801 {
2802         int apic, pin, i;
2803         struct IO_APIC_route_entry entry0, entry1;
2804         unsigned char save_control, save_freq_select;
2805
2806         pin  = find_isa_irq_pin(8, mp_INT);
2807         if (pin == -1) {
2808                 WARN_ON_ONCE(1);
2809                 return;
2810         }
2811         apic = find_isa_irq_apic(8, mp_INT);
2812         if (apic == -1) {
2813                 WARN_ON_ONCE(1);
2814                 return;
2815         }
2816
2817         entry0 = ioapic_read_entry(apic, pin);
2818         clear_IO_APIC_pin(apic, pin);
2819
2820         memset(&entry1, 0, sizeof(entry1));
2821
2822         entry1.dest_mode = 0;                   /* physical delivery */
2823         entry1.mask = 0;                        /* unmask IRQ now */
2824         entry1.dest = hard_smp_processor_id();
2825         entry1.delivery_mode = dest_ExtINT;
2826         entry1.polarity = entry0.polarity;
2827         entry1.trigger = 0;
2828         entry1.vector = 0;
2829
2830         ioapic_write_entry(apic, pin, entry1);
2831
2832         save_control = CMOS_READ(RTC_CONTROL);
2833         save_freq_select = CMOS_READ(RTC_FREQ_SELECT);
2834         CMOS_WRITE((save_freq_select & ~RTC_RATE_SELECT) | 0x6,
2835                    RTC_FREQ_SELECT);
2836         CMOS_WRITE(save_control | RTC_PIE, RTC_CONTROL);
2837
2838         i = 100;
2839         while (i-- > 0) {
2840                 mdelay(10);
2841                 if ((CMOS_READ(RTC_INTR_FLAGS) & RTC_PF) == RTC_PF)
2842                         i -= 10;
2843         }
2844
2845         CMOS_WRITE(save_control, RTC_CONTROL);
2846         CMOS_WRITE(save_freq_select, RTC_FREQ_SELECT);
2847         clear_IO_APIC_pin(apic, pin);
2848
2849         ioapic_write_entry(apic, pin, entry0);
2850 }
2851
2852 static int disable_timer_pin_1 __initdata;
2853 /* Actually the next is obsolete, but keep it for paranoid reasons -AK */
2854 static int __init disable_timer_pin_setup(char *arg)
2855 {
2856         disable_timer_pin_1 = 1;
2857         return 0;
2858 }
2859 early_param("disable_timer_pin_1", disable_timer_pin_setup);
2860
2861 int timer_through_8259 __initdata;
2862
2863 /*
2864  * This code may look a bit paranoid, but it's supposed to cooperate with
2865  * a wide range of boards and BIOS bugs.  Fortunately only the timer IRQ
2866  * is so screwy.  Thanks to Brian Perkins for testing/hacking this beast
2867  * fanatically on his truly buggy board.
2868  *
2869  * FIXME: really need to revamp this for all platforms.
2870  */
2871 static inline void __init check_timer(void)
2872 {
2873         struct irq_desc *desc = irq_to_desc(0);
2874         struct irq_cfg *cfg = desc->chip_data;
2875         int cpu = boot_cpu_id;
2876         int apic1, pin1, apic2, pin2;
2877         unsigned long flags;
2878         unsigned int ver;
2879         int no_pin1 = 0;
2880
2881         local_irq_save(flags);
2882
2883         ver = apic_read(APIC_LVR);
2884         ver = GET_APIC_VERSION(ver);
2885
2886         /*
2887          * get/set the timer IRQ vector:
2888          */
2889         disable_8259A_irq(0);
2890         assign_irq_vector(0, cfg, TARGET_CPUS);
2891
2892         /*
2893          * As IRQ0 is to be enabled in the 8259A, the virtual
2894          * wire has to be disabled in the local APIC.  Also
2895          * timer interrupts need to be acknowledged manually in
2896          * the 8259A for the i82489DX when using the NMI
2897          * watchdog as that APIC treats NMIs as level-triggered.
2898          * The AEOI mode will finish them in the 8259A
2899          * automatically.
2900          */
2901         apic_write(APIC_LVT0, APIC_LVT_MASKED | APIC_DM_EXTINT);
2902         init_8259A(1);
2903 #ifdef CONFIG_X86_32
2904         timer_ack = (nmi_watchdog == NMI_IO_APIC && !APIC_INTEGRATED(ver));
2905 #endif
2906
2907         pin1  = find_isa_irq_pin(0, mp_INT);
2908         apic1 = find_isa_irq_apic(0, mp_INT);
2909         pin2  = ioapic_i8259.pin;
2910         apic2 = ioapic_i8259.apic;
2911
2912         apic_printk(APIC_QUIET, KERN_INFO "..TIMER: vector=0x%02X "
2913                     "apic1=%d pin1=%d apic2=%d pin2=%d\n",
2914                     cfg->vector, apic1, pin1, apic2, pin2);
2915
2916         /*
2917          * Some BIOS writers are clueless and report the ExtINTA
2918          * I/O APIC input from the cascaded 8259A as the timer
2919          * interrupt input.  So just in case, if only one pin
2920          * was found above, try it both directly and through the
2921          * 8259A.
2922          */
2923         if (pin1 == -1) {
2924 #ifdef CONFIG_INTR_REMAP
2925                 if (intr_remapping_enabled)
2926                         panic("BIOS bug: timer not connected to IO-APIC");
2927 #endif
2928                 pin1 = pin2;
2929                 apic1 = apic2;
2930                 no_pin1 = 1;
2931         } else if (pin2 == -1) {
2932                 pin2 = pin1;
2933                 apic2 = apic1;
2934         }
2935
2936         if (pin1 != -1) {
2937                 /*
2938                  * Ok, does IRQ0 through the IOAPIC work?
2939                  */
2940                 if (no_pin1) {
2941                         add_pin_to_irq_cpu(cfg, cpu, apic1, pin1);
2942                         setup_timer_IRQ0_pin(apic1, pin1, cfg->vector);
2943                 }
2944                 unmask_IO_APIC_irq_desc(desc);
2945                 if (timer_irq_works()) {
2946                         if (nmi_watchdog == NMI_IO_APIC) {
2947                                 setup_nmi();
2948                                 enable_8259A_irq(0);
2949                         }
2950                         if (disable_timer_pin_1 > 0)
2951                                 clear_IO_APIC_pin(0, pin1);
2952                         goto out;
2953                 }
2954 #ifdef CONFIG_INTR_REMAP
2955                 if (intr_remapping_enabled)
2956                         panic("timer doesn't work through Interrupt-remapped IO-APIC");
2957 #endif
2958                 clear_IO_APIC_pin(apic1, pin1);
2959                 if (!no_pin1)
2960                         apic_printk(APIC_QUIET, KERN_ERR "..MP-BIOS bug: "
2961                                     "8254 timer not connected to IO-APIC\n");
2962
2963                 apic_printk(APIC_QUIET, KERN_INFO "...trying to set up timer "
2964                             "(IRQ0) through the 8259A ...\n");
2965                 apic_printk(APIC_QUIET, KERN_INFO
2966                             "..... (found apic %d pin %d) ...\n", apic2, pin2);
2967                 /*
2968                  * legacy devices should be connected to IO APIC #0
2969                  */
2970                 replace_pin_at_irq_cpu(cfg, cpu, apic1, pin1, apic2, pin2);
2971                 setup_timer_IRQ0_pin(apic2, pin2, cfg->vector);
2972                 unmask_IO_APIC_irq_desc(desc);
2973                 enable_8259A_irq(0);
2974                 if (timer_irq_works()) {
2975                         apic_printk(APIC_QUIET, KERN_INFO "....... works.\n");
2976                         timer_through_8259 = 1;
2977                         if (nmi_watchdog == NMI_IO_APIC) {
2978                                 disable_8259A_irq(0);
2979                                 setup_nmi();
2980                                 enable_8259A_irq(0);
2981                         }
2982                         goto out;
2983                 }
2984                 /*
2985                  * Cleanup, just in case ...
2986                  */
2987                 disable_8259A_irq(0);
2988                 clear_IO_APIC_pin(apic2, pin2);
2989                 apic_printk(APIC_QUIET, KERN_INFO "....... failed.\n");
2990         }
2991
2992         if (nmi_watchdog == NMI_IO_APIC) {
2993                 apic_printk(APIC_QUIET, KERN_WARNING "timer doesn't work "
2994                             "through the IO-APIC - disabling NMI Watchdog!\n");
2995                 nmi_watchdog = NMI_NONE;
2996         }
2997 #ifdef CONFIG_X86_32
2998         timer_ack = 0;
2999 #endif
3000
3001         apic_printk(APIC_QUIET, KERN_INFO
3002                     "...trying to set up timer as Virtual Wire IRQ...\n");
3003
3004         lapic_register_intr(0, desc);
3005         apic_write(APIC_LVT0, APIC_DM_FIXED | cfg->vector);     /* Fixed mode */
3006         enable_8259A_irq(0);
3007
3008         if (timer_irq_works()) {
3009                 apic_printk(APIC_QUIET, KERN_INFO "..... works.\n");
3010                 goto out;
3011         }
3012         disable_8259A_irq(0);
3013         apic_write(APIC_LVT0, APIC_LVT_MASKED | APIC_DM_FIXED | cfg->vector);
3014         apic_printk(APIC_QUIET, KERN_INFO "..... failed.\n");
3015
3016         apic_printk(APIC_QUIET, KERN_INFO
3017                     "...trying to set up timer as ExtINT IRQ...\n");
3018
3019         init_8259A(0);
3020         make_8259A_irq(0);
3021         apic_write(APIC_LVT0, APIC_DM_EXTINT);
3022
3023         unlock_ExtINT_logic();
3024
3025         if (timer_irq_works()) {
3026                 apic_printk(APIC_QUIET, KERN_INFO "..... works.\n");
3027                 goto out;
3028         }
3029         apic_printk(APIC_QUIET, KERN_INFO "..... failed :(.\n");
3030         panic("IO-APIC + timer doesn't work!  Boot with apic=debug and send a "
3031                 "report.  Then try booting with the 'noapic' option.\n");
3032 out:
3033         local_irq_restore(flags);
3034 }
3035
3036 /*
3037  * Traditionally ISA IRQ2 is the cascade IRQ, and is not available
3038  * to devices.  However there may be an I/O APIC pin available for
3039  * this interrupt regardless.  The pin may be left unconnected, but
3040  * typically it will be reused as an ExtINT cascade interrupt for
3041  * the master 8259A.  In the MPS case such a pin will normally be
3042  * reported as an ExtINT interrupt in the MP table.  With ACPI
3043  * there is no provision for ExtINT interrupts, and in the absence
3044  * of an override it would be treated as an ordinary ISA I/O APIC
3045  * interrupt, that is edge-triggered and unmasked by default.  We
3046  * used to do this, but it caused problems on some systems because
3047  * of the NMI watchdog and sometimes IRQ0 of the 8254 timer using
3048  * the same ExtINT cascade interrupt to drive the local APIC of the
3049  * bootstrap processor.  Therefore we refrain from routing IRQ2 to
3050  * the I/O APIC in all cases now.  No actual device should request
3051  * it anyway.  --macro
3052  */
3053 #define PIC_IRQS        (1 << PIC_CASCADE_IR)
3054
3055 void __init setup_IO_APIC(void)
3056 {
3057
3058 #ifdef CONFIG_X86_32
3059         enable_IO_APIC();
3060 #else
3061         /*
3062          * calling enable_IO_APIC() is moved to setup_local_APIC for BP
3063          */
3064 #endif
3065
3066         io_apic_irqs = ~PIC_IRQS;
3067
3068         apic_printk(APIC_VERBOSE, "ENABLING IO-APIC IRQs\n");
3069         /*
3070          * Set up IO-APIC IRQ routing.
3071          */
3072 #ifdef CONFIG_X86_32
3073         if (!acpi_ioapic)
3074                 setup_ioapic_ids_from_mpc();
3075 #endif
3076         sync_Arb_IDs();
3077         setup_IO_APIC_irqs();
3078         init_IO_APIC_traps();
3079         check_timer();
3080 }
3081
3082 /*
3083  *      Called after all the initialization is done. If we didnt find any
3084  *      APIC bugs then we can allow the modify fast path
3085  */
3086
3087 static int __init io_apic_bug_finalize(void)
3088 {
3089         if (sis_apic_bug == -1)
3090                 sis_apic_bug = 0;
3091         return 0;
3092 }
3093
3094 late_initcall(io_apic_bug_finalize);
3095
3096 struct sysfs_ioapic_data {
3097         struct sys_device dev;
3098         struct IO_APIC_route_entry entry[0];
3099 };
3100 static struct sysfs_ioapic_data * mp_ioapic_data[MAX_IO_APICS];
3101
3102 static int ioapic_suspend(struct sys_device *dev, pm_message_t state)
3103 {
3104         struct IO_APIC_route_entry *entry;
3105         struct sysfs_ioapic_data *data;
3106         int i;
3107
3108         data = container_of(dev, struct sysfs_ioapic_data, dev);
3109         entry = data->entry;
3110         for (i = 0; i < nr_ioapic_registers[dev->id]; i ++, entry ++ )
3111                 *entry = ioapic_read_entry(dev->id, i);
3112
3113         return 0;
3114 }
3115
3116 static int ioapic_resume(struct sys_device *dev)
3117 {
3118         struct IO_APIC_route_entry *entry;
3119         struct sysfs_ioapic_data *data;
3120         unsigned long flags;
3121         union IO_APIC_reg_00 reg_00;
3122         int i;
3123
3124         data = container_of(dev, struct sysfs_ioapic_data, dev);
3125         entry = data->entry;
3126
3127         spin_lock_irqsave(&ioapic_lock, flags);
3128         reg_00.raw = io_apic_read(dev->id, 0);
3129         if (reg_00.bits.ID != mp_ioapics[dev->id].mp_apicid) {
3130                 reg_00.bits.ID = mp_ioapics[dev->id].mp_apicid;
3131                 io_apic_write(dev->id, 0, reg_00.raw);
3132         }
3133         spin_unlock_irqrestore(&ioapic_lock, flags);
3134         for (i = 0; i < nr_ioapic_registers[dev->id]; i++)
3135                 ioapic_write_entry(dev->id, i, entry[i]);
3136
3137         return 0;
3138 }
3139
3140 static struct sysdev_class ioapic_sysdev_class = {
3141         .name = "ioapic",
3142         .suspend = ioapic_suspend,
3143         .resume = ioapic_resume,
3144 };
3145
3146 static int __init ioapic_init_sysfs(void)
3147 {
3148         struct sys_device * dev;
3149         int i, size, error;
3150
3151         error = sysdev_class_register(&ioapic_sysdev_class);
3152         if (error)
3153                 return error;
3154
3155         for (i = 0; i < nr_ioapics; i++ ) {
3156                 size = sizeof(struct sys_device) + nr_ioapic_registers[i]
3157                         * sizeof(struct IO_APIC_route_entry);
3158                 mp_ioapic_data[i] = kzalloc(size, GFP_KERNEL);
3159                 if (!mp_ioapic_data[i]) {
3160                         printk(KERN_ERR "Can't suspend/resume IOAPIC %d\n", i);
3161                         continue;
3162                 }
3163                 dev = &mp_ioapic_data[i]->dev;
3164                 dev->id = i;
3165                 dev->cls = &ioapic_sysdev_class;
3166                 error = sysdev_register(dev);
3167                 if (error) {
3168                         kfree(mp_ioapic_data[i]);
3169                         mp_ioapic_data[i] = NULL;
3170                         printk(KERN_ERR "Can't suspend/resume IOAPIC %d\n", i);
3171                         continue;
3172                 }
3173         }
3174
3175         return 0;
3176 }
3177
3178 device_initcall(ioapic_init_sysfs);
3179
3180 /*
3181  * Dynamic irq allocate and deallocation
3182  */
3183 unsigned int create_irq_nr(unsigned int irq_want)
3184 {
3185         /* Allocate an unused irq */
3186         unsigned int irq;
3187         unsigned int new;
3188         unsigned long flags;
3189         struct irq_cfg *cfg_new = NULL;
3190         int cpu = boot_cpu_id;
3191         struct irq_desc *desc_new = NULL;
3192
3193         irq = 0;
3194         spin_lock_irqsave(&vector_lock, flags);
3195         for (new = irq_want; new < NR_IRQS; new++) {
3196                 if (platform_legacy_irq(new))
3197                         continue;
3198
3199                 desc_new = irq_to_desc_alloc_cpu(new, cpu);
3200                 if (!desc_new) {
3201                         printk(KERN_INFO "can not get irq_desc for %d\n", new);
3202                         continue;
3203                 }
3204                 cfg_new = desc_new->chip_data;
3205
3206                 if (cfg_new->vector != 0)
3207                         continue;
3208                 if (__assign_irq_vector(new, cfg_new, TARGET_CPUS) == 0)
3209                         irq = new;
3210                 break;
3211         }
3212         spin_unlock_irqrestore(&vector_lock, flags);
3213
3214         if (irq > 0) {
3215                 dynamic_irq_init(irq);
3216                 /* restore it, in case dynamic_irq_init clear it */
3217                 if (desc_new)
3218                         desc_new->chip_data = cfg_new;
3219         }
3220         return irq;
3221 }
3222
3223 static int nr_irqs_gsi = NR_IRQS_LEGACY;
3224 int create_irq(void)
3225 {
3226         unsigned int irq_want;
3227         int irq;
3228
3229         irq_want = nr_irqs_gsi;
3230         irq = create_irq_nr(irq_want);
3231
3232         if (irq == 0)
3233                 irq = -1;
3234
3235         return irq;
3236 }
3237
3238 void destroy_irq(unsigned int irq)
3239 {
3240         unsigned long flags;
3241         struct irq_cfg *cfg;
3242         struct irq_desc *desc;
3243
3244         /* store it, in case dynamic_irq_cleanup clear it */
3245         desc = irq_to_desc(irq);
3246         cfg = desc->chip_data;
3247         dynamic_irq_cleanup(irq);
3248         /* connect back irq_cfg */
3249         if (desc)
3250                 desc->chip_data = cfg;
3251
3252 #ifdef CONFIG_INTR_REMAP
3253         free_irte(irq);
3254 #endif
3255         spin_lock_irqsave(&vector_lock, flags);
3256         __clear_irq_vector(irq, cfg);
3257         spin_unlock_irqrestore(&vector_lock, flags);
3258 }
3259
3260 /*
3261  * MSI message composition
3262  */
3263 #ifdef CONFIG_PCI_MSI
3264 static int msi_compose_msg(struct pci_dev *pdev, unsigned int irq, struct msi_msg *msg)
3265 {
3266         struct irq_cfg *cfg;
3267         int err;
3268         unsigned dest;
3269
3270         cfg = irq_cfg(irq);
3271         err = assign_irq_vector(irq, cfg, TARGET_CPUS);
3272         if (err)
3273                 return err;
3274
3275         dest = cpu_mask_to_apicid_and(cfg->domain, TARGET_CPUS);
3276
3277 #ifdef CONFIG_INTR_REMAP
3278         if (irq_remapped(irq)) {
3279                 struct irte irte;
3280                 int ir_index;
3281                 u16 sub_handle;
3282
3283                 ir_index = map_irq_to_irte_handle(irq, &sub_handle);
3284                 BUG_ON(ir_index == -1);
3285
3286                 memset (&irte, 0, sizeof(irte));
3287
3288                 irte.present = 1;
3289                 irte.dst_mode = INT_DEST_MODE;
3290                 irte.trigger_mode = 0; /* edge */
3291                 irte.dlvry_mode = INT_DELIVERY_MODE;
3292                 irte.vector = cfg->vector;
3293                 irte.dest_id = IRTE_DEST(dest);
3294
3295                 modify_irte(irq, &irte);
3296
3297                 msg->address_hi = MSI_ADDR_BASE_HI;
3298                 msg->data = sub_handle;
3299                 msg->address_lo = MSI_ADDR_BASE_LO | MSI_ADDR_IR_EXT_INT |
3300                                   MSI_ADDR_IR_SHV |
3301                                   MSI_ADDR_IR_INDEX1(ir_index) |
3302                                   MSI_ADDR_IR_INDEX2(ir_index);
3303         } else
3304 #endif
3305         {
3306                 msg->address_hi = MSI_ADDR_BASE_HI;
3307                 msg->address_lo =
3308                         MSI_ADDR_BASE_LO |
3309                         ((INT_DEST_MODE == 0) ?
3310                                 MSI_ADDR_DEST_MODE_PHYSICAL:
3311                                 MSI_ADDR_DEST_MODE_LOGICAL) |
3312                         ((INT_DELIVERY_MODE != dest_LowestPrio) ?
3313                                 MSI_ADDR_REDIRECTION_CPU:
3314                                 MSI_ADDR_REDIRECTION_LOWPRI) |
3315                         MSI_ADDR_DEST_ID(dest);
3316
3317                 msg->data =
3318                         MSI_DATA_TRIGGER_EDGE |
3319                         MSI_DATA_LEVEL_ASSERT |
3320                         ((INT_DELIVERY_MODE != dest_LowestPrio) ?
3321                                 MSI_DATA_DELIVERY_FIXED:
3322                                 MSI_DATA_DELIVERY_LOWPRI) |
3323                         MSI_DATA_VECTOR(cfg->vector);
3324         }
3325         return err;
3326 }
3327
3328 #ifdef CONFIG_SMP
3329 static void set_msi_irq_affinity(unsigned int irq, const struct cpumask *mask)
3330 {
3331         struct irq_desc *desc = irq_to_desc(irq);
3332         struct irq_cfg *cfg;
3333         struct msi_msg msg;
3334         unsigned int dest;
3335
3336         dest = set_desc_affinity(desc, mask);
3337         if (dest == BAD_APICID)
3338                 return;
3339
3340         cfg = desc->chip_data;
3341
3342         read_msi_msg_desc(desc, &msg);
3343
3344         msg.data &= ~MSI_DATA_VECTOR_MASK;
3345         msg.data |= MSI_DATA_VECTOR(cfg->vector);
3346         msg.address_lo &= ~MSI_ADDR_DEST_ID_MASK;
3347         msg.address_lo |= MSI_ADDR_DEST_ID(dest);
3348
3349         write_msi_msg_desc(desc, &msg);
3350 }
3351 #ifdef CONFIG_INTR_REMAP
3352 /*
3353  * Migrate the MSI irq to another cpumask. This migration is
3354  * done in the process context using interrupt-remapping hardware.
3355  */
3356 static void
3357 ir_set_msi_irq_affinity(unsigned int irq, const struct cpumask *mask)
3358 {
3359         struct irq_desc *desc = irq_to_desc(irq);
3360         struct irq_cfg *cfg = desc->chip_data;
3361         unsigned int dest;
3362         struct irte irte;
3363
3364         if (get_irte(irq, &irte))
3365                 return;
3366
3367         dest = set_desc_affinity(desc, mask);
3368         if (dest == BAD_APICID)
3369                 return;
3370
3371         irte.vector = cfg->vector;
3372         irte.dest_id = IRTE_DEST(dest);
3373
3374         /*
3375          * atomically update the IRTE with the new destination and vector.
3376          */
3377         modify_irte(irq, &irte);
3378
3379         /*
3380          * After this point, all the interrupts will start arriving
3381          * at the new destination. So, time to cleanup the previous
3382          * vector allocation.
3383          */
3384         if (cfg->move_in_progress)
3385                 send_cleanup_vector(cfg);
3386 }
3387
3388 #endif
3389 #endif /* CONFIG_SMP */
3390
3391 /*
3392  * IRQ Chip for MSI PCI/PCI-X/PCI-Express Devices,
3393  * which implement the MSI or MSI-X Capability Structure.
3394  */
3395 static struct irq_chip msi_chip = {
3396         .name           = "PCI-MSI",
3397         .unmask         = unmask_msi_irq,
3398         .mask           = mask_msi_irq,
3399         .ack            = ack_apic_edge,
3400 #ifdef CONFIG_SMP
3401         .set_affinity   = set_msi_irq_affinity,
3402 #endif
3403         .retrigger      = ioapic_retrigger_irq,
3404 };
3405
3406 #ifdef CONFIG_INTR_REMAP
3407 static struct irq_chip msi_ir_chip = {
3408         .name           = "IR-PCI-MSI",
3409         .unmask         = unmask_msi_irq,
3410         .mask           = mask_msi_irq,
3411         .ack            = ack_x2apic_edge,
3412 #ifdef CONFIG_SMP
3413         .set_affinity   = ir_set_msi_irq_affinity,
3414 #endif
3415         .retrigger      = ioapic_retrigger_irq,
3416 };
3417
3418 /*
3419  * Map the PCI dev to the corresponding remapping hardware unit
3420  * and allocate 'nvec' consecutive interrupt-remapping table entries
3421  * in it.
3422  */
3423 static int msi_alloc_irte(struct pci_dev *dev, int irq, int nvec)
3424 {
3425         struct intel_iommu *iommu;
3426         int index;
3427
3428         iommu = map_dev_to_ir(dev);
3429         if (!iommu) {
3430                 printk(KERN_ERR
3431                        "Unable to map PCI %s to iommu\n", pci_name(dev));
3432                 return -ENOENT;
3433         }
3434
3435         index = alloc_irte(iommu, irq, nvec);
3436         if (index < 0) {
3437                 printk(KERN_ERR
3438                        "Unable to allocate %d IRTE for PCI %s\n", nvec,
3439                        pci_name(dev));
3440                 return -ENOSPC;
3441         }
3442         return index;
3443 }
3444 #endif
3445
3446 static int setup_msi_irq(struct pci_dev *dev, struct msi_desc *msidesc, int irq)
3447 {
3448         int ret;
3449         struct msi_msg msg;
3450
3451         ret = msi_compose_msg(dev, irq, &msg);
3452         if (ret < 0)
3453                 return ret;
3454
3455         set_irq_msi(irq, msidesc);
3456         write_msi_msg(irq, &msg);
3457
3458 #ifdef CONFIG_INTR_REMAP
3459         if (irq_remapped(irq)) {
3460                 struct irq_desc *desc = irq_to_desc(irq);
3461                 /*
3462                  * irq migration in process context
3463                  */
3464                 desc->status |= IRQ_MOVE_PCNTXT;
3465                 set_irq_chip_and_handler_name(irq, &msi_ir_chip, handle_edge_irq, "edge");
3466         } else
3467 #endif
3468                 set_irq_chip_and_handler_name(irq, &msi_chip, handle_edge_irq, "edge");
3469
3470         dev_printk(KERN_DEBUG, &dev->dev, "irq %d for MSI/MSI-X\n", irq);
3471
3472         return 0;
3473 }
3474
3475 int arch_setup_msi_irq(struct pci_dev *dev, struct msi_desc *msidesc)
3476 {
3477         unsigned int irq;
3478         int ret;
3479         unsigned int irq_want;
3480
3481         irq_want = nr_irqs_gsi;
3482         irq = create_irq_nr(irq_want);
3483         if (irq == 0)
3484                 return -1;
3485
3486 #ifdef CONFIG_INTR_REMAP
3487         if (!intr_remapping_enabled)
3488                 goto no_ir;
3489
3490         ret = msi_alloc_irte(dev, irq, 1);
3491         if (ret < 0)
3492                 goto error;
3493 no_ir:
3494 #endif
3495         ret = setup_msi_irq(dev, msidesc, irq);
3496         if (ret < 0) {
3497                 destroy_irq(irq);
3498                 return ret;
3499         }
3500         return 0;
3501
3502 #ifdef CONFIG_INTR_REMAP
3503 error:
3504         destroy_irq(irq);
3505         return ret;
3506 #endif
3507 }
3508
3509 int arch_setup_msi_irqs(struct pci_dev *dev, int nvec, int type)
3510 {
3511         unsigned int irq;
3512         int ret, sub_handle;
3513         struct msi_desc *msidesc;
3514         unsigned int irq_want;
3515
3516 #ifdef CONFIG_INTR_REMAP
3517         struct intel_iommu *iommu = 0;
3518         int index = 0;
3519 #endif
3520
3521         irq_want = nr_irqs_gsi;
3522         sub_handle = 0;
3523         list_for_each_entry(msidesc, &dev->msi_list, list) {
3524                 irq = create_irq_nr(irq_want);
3525                 irq_want++;
3526                 if (irq == 0)
3527                         return -1;
3528 #ifdef CONFIG_INTR_REMAP
3529                 if (!intr_remapping_enabled)
3530                         goto no_ir;
3531
3532                 if (!sub_handle) {
3533                         /*
3534                          * allocate the consecutive block of IRTE's
3535                          * for 'nvec'
3536                          */
3537                         index = msi_alloc_irte(dev, irq, nvec);
3538                         if (index < 0) {
3539                                 ret = index;
3540                                 goto error;
3541                         }
3542                 } else {
3543                         iommu = map_dev_to_ir(dev);
3544                         if (!iommu) {
3545                                 ret = -ENOENT;
3546                                 goto error;
3547                         }
3548                         /*
3549                          * setup the mapping between the irq and the IRTE
3550                          * base index, the sub_handle pointing to the
3551                          * appropriate interrupt remap table entry.
3552                          */
3553                         set_irte_irq(irq, iommu, index, sub_handle);
3554                 }
3555 no_ir:
3556 #endif
3557                 ret = setup_msi_irq(dev, msidesc, irq);
3558                 if (ret < 0)
3559                         goto error;
3560                 sub_handle++;
3561         }
3562         return 0;
3563
3564 error:
3565         destroy_irq(irq);
3566         return ret;
3567 }
3568
3569 void arch_teardown_msi_irq(unsigned int irq)
3570 {
3571         destroy_irq(irq);
3572 }
3573
3574 #ifdef CONFIG_DMAR
3575 #ifdef CONFIG_SMP
3576 static void dmar_msi_set_affinity(unsigned int irq, const struct cpumask *mask)
3577 {
3578         struct irq_desc *desc = irq_to_desc(irq);
3579         struct irq_cfg *cfg;
3580         struct msi_msg msg;
3581         unsigned int dest;
3582
3583         dest = set_desc_affinity(desc, mask);
3584         if (dest == BAD_APICID)
3585                 return;
3586
3587         cfg = desc->chip_data;
3588
3589         dmar_msi_read(irq, &msg);
3590
3591         msg.data &= ~MSI_DATA_VECTOR_MASK;
3592         msg.data |= MSI_DATA_VECTOR(cfg->vector);
3593         msg.address_lo &= ~MSI_ADDR_DEST_ID_MASK;
3594         msg.address_lo |= MSI_ADDR_DEST_ID(dest);
3595
3596         dmar_msi_write(irq, &msg);
3597 }
3598
3599 #endif /* CONFIG_SMP */
3600
3601 struct irq_chip dmar_msi_type = {
3602         .name = "DMAR_MSI",
3603         .unmask = dmar_msi_unmask,
3604         .mask = dmar_msi_mask,
3605         .ack = ack_apic_edge,
3606 #ifdef CONFIG_SMP
3607         .set_affinity = dmar_msi_set_affinity,
3608 #endif
3609         .retrigger = ioapic_retrigger_irq,
3610 };
3611
3612 int arch_setup_dmar_msi(unsigned int irq)
3613 {
3614         int ret;
3615         struct msi_msg msg;
3616
3617         ret = msi_compose_msg(NULL, irq, &msg);
3618         if (ret < 0)
3619                 return ret;
3620         dmar_msi_write(irq, &msg);
3621         set_irq_chip_and_handler_name(irq, &dmar_msi_type, handle_edge_irq,
3622                 "edge");
3623         return 0;
3624 }
3625 #endif
3626
3627 #ifdef CONFIG_HPET_TIMER
3628
3629 #ifdef CONFIG_SMP
3630 static void hpet_msi_set_affinity(unsigned int irq, const struct cpumask *mask)
3631 {
3632         struct irq_desc *desc = irq_to_desc(irq);
3633         struct irq_cfg *cfg;
3634         struct msi_msg msg;
3635         unsigned int dest;
3636
3637         dest = set_desc_affinity(desc, mask);
3638         if (dest == BAD_APICID)
3639                 return;
3640
3641         cfg = desc->chip_data;
3642
3643         hpet_msi_read(irq, &msg);
3644
3645         msg.data &= ~MSI_DATA_VECTOR_MASK;
3646         msg.data |= MSI_DATA_VECTOR(cfg->vector);
3647         msg.address_lo &= ~MSI_ADDR_DEST_ID_MASK;
3648         msg.address_lo |= MSI_ADDR_DEST_ID(dest);
3649
3650         hpet_msi_write(irq, &msg);
3651 }
3652
3653 #endif /* CONFIG_SMP */
3654
3655 struct irq_chip hpet_msi_type = {
3656         .name = "HPET_MSI",
3657         .unmask = hpet_msi_unmask,
3658         .mask = hpet_msi_mask,
3659         .ack = ack_apic_edge,
3660 #ifdef CONFIG_SMP
3661         .set_affinity = hpet_msi_set_affinity,
3662 #endif
3663         .retrigger = ioapic_retrigger_irq,
3664 };
3665
3666 int arch_setup_hpet_msi(unsigned int irq)
3667 {
3668         int ret;
3669         struct msi_msg msg;
3670
3671         ret = msi_compose_msg(NULL, irq, &msg);
3672         if (ret < 0)
3673                 return ret;
3674
3675         hpet_msi_write(irq, &msg);
3676         set_irq_chip_and_handler_name(irq, &hpet_msi_type, handle_edge_irq,
3677                 "edge");
3678
3679         return 0;
3680 }
3681 #endif
3682
3683 #endif /* CONFIG_PCI_MSI */
3684 /*
3685  * Hypertransport interrupt support
3686  */
3687 #ifdef CONFIG_HT_IRQ
3688
3689 #ifdef CONFIG_SMP
3690
3691 static void target_ht_irq(unsigned int irq, unsigned int dest, u8 vector)
3692 {
3693         struct ht_irq_msg msg;
3694         fetch_ht_irq_msg(irq, &msg);
3695
3696         msg.address_lo &= ~(HT_IRQ_LOW_VECTOR_MASK | HT_IRQ_LOW_DEST_ID_MASK);
3697         msg.address_hi &= ~(HT_IRQ_HIGH_DEST_ID_MASK);
3698
3699         msg.address_lo |= HT_IRQ_LOW_VECTOR(vector) | HT_IRQ_LOW_DEST_ID(dest);
3700         msg.address_hi |= HT_IRQ_HIGH_DEST_ID(dest);
3701
3702         write_ht_irq_msg(irq, &msg);
3703 }
3704
3705 static void set_ht_irq_affinity(unsigned int irq, const struct cpumask *mask)
3706 {
3707         struct irq_desc *desc = irq_to_desc(irq);
3708         struct irq_cfg *cfg;
3709         unsigned int dest;
3710
3711         dest = set_desc_affinity(desc, mask);
3712         if (dest == BAD_APICID)
3713                 return;
3714
3715         cfg = desc->chip_data;
3716
3717         target_ht_irq(irq, dest, cfg->vector);
3718 }
3719
3720 #endif
3721
3722 static struct irq_chip ht_irq_chip = {
3723         .name           = "PCI-HT",
3724         .mask           = mask_ht_irq,
3725         .unmask         = unmask_ht_irq,
3726         .ack            = ack_apic_edge,
3727 #ifdef CONFIG_SMP
3728         .set_affinity   = set_ht_irq_affinity,
3729 #endif
3730         .retrigger      = ioapic_retrigger_irq,
3731 };
3732
3733 int arch_setup_ht_irq(unsigned int irq, struct pci_dev *dev)
3734 {
3735         struct irq_cfg *cfg;
3736         int err;
3737
3738         cfg = irq_cfg(irq);
3739         err = assign_irq_vector(irq, cfg, TARGET_CPUS);
3740         if (!err) {
3741                 struct ht_irq_msg msg;
3742                 unsigned dest;
3743
3744                 dest = cpu_mask_to_apicid_and(cfg->domain, TARGET_CPUS);
3745
3746                 msg.address_hi = HT_IRQ_HIGH_DEST_ID(dest);
3747
3748                 msg.address_lo =
3749                         HT_IRQ_LOW_BASE |
3750                         HT_IRQ_LOW_DEST_ID(dest) |
3751                         HT_IRQ_LOW_VECTOR(cfg->vector) |
3752                         ((INT_DEST_MODE == 0) ?
3753                                 HT_IRQ_LOW_DM_PHYSICAL :
3754                                 HT_IRQ_LOW_DM_LOGICAL) |
3755                         HT_IRQ_LOW_RQEOI_EDGE |
3756                         ((INT_DELIVERY_MODE != dest_LowestPrio) ?
3757                                 HT_IRQ_LOW_MT_FIXED :
3758                                 HT_IRQ_LOW_MT_ARBITRATED) |
3759                         HT_IRQ_LOW_IRQ_MASKED;
3760
3761                 write_ht_irq_msg(irq, &msg);
3762
3763                 set_irq_chip_and_handler_name(irq, &ht_irq_chip,
3764                                               handle_edge_irq, "edge");
3765
3766                 dev_printk(KERN_DEBUG, &dev->dev, "irq %d for HT\n", irq);
3767         }
3768         return err;
3769 }
3770 #endif /* CONFIG_HT_IRQ */
3771
3772 #ifdef CONFIG_X86_64
3773 /*
3774  * Re-target the irq to the specified CPU and enable the specified MMR located
3775  * on the specified blade to allow the sending of MSIs to the specified CPU.
3776  */
3777 int arch_enable_uv_irq(char *irq_name, unsigned int irq, int cpu, int mmr_blade,
3778                        unsigned long mmr_offset)
3779 {
3780         const struct cpumask *eligible_cpu = cpumask_of(cpu);
3781         struct irq_cfg *cfg;
3782         int mmr_pnode;
3783         unsigned long mmr_value;
3784         struct uv_IO_APIC_route_entry *entry;
3785         unsigned long flags;
3786         int err;
3787
3788         cfg = irq_cfg(irq);
3789
3790         err = assign_irq_vector(irq, cfg, eligible_cpu);
3791         if (err != 0)
3792                 return err;
3793
3794         spin_lock_irqsave(&vector_lock, flags);
3795         set_irq_chip_and_handler_name(irq, &uv_irq_chip, handle_percpu_irq,
3796                                       irq_name);
3797         spin_unlock_irqrestore(&vector_lock, flags);
3798
3799         mmr_value = 0;
3800         entry = (struct uv_IO_APIC_route_entry *)&mmr_value;
3801         BUG_ON(sizeof(struct uv_IO_APIC_route_entry) != sizeof(unsigned long));
3802
3803         entry->vector = cfg->vector;
3804         entry->delivery_mode = INT_DELIVERY_MODE;
3805         entry->dest_mode = INT_DEST_MODE;
3806         entry->polarity = 0;
3807         entry->trigger = 0;
3808         entry->mask = 0;
3809         entry->dest = cpu_mask_to_apicid(eligible_cpu);
3810
3811         mmr_pnode = uv_blade_to_pnode(mmr_blade);
3812         uv_write_global_mmr64(mmr_pnode, mmr_offset, mmr_value);
3813
3814         return irq;
3815 }
3816
3817 /*
3818  * Disable the specified MMR located on the specified blade so that MSIs are
3819  * longer allowed to be sent.
3820  */
3821 void arch_disable_uv_irq(int mmr_blade, unsigned long mmr_offset)
3822 {
3823         unsigned long mmr_value;
3824         struct uv_IO_APIC_route_entry *entry;
3825         int mmr_pnode;
3826
3827         mmr_value = 0;
3828         entry = (struct uv_IO_APIC_route_entry *)&mmr_value;
3829         BUG_ON(sizeof(struct uv_IO_APIC_route_entry) != sizeof(unsigned long));
3830
3831         entry->mask = 1;
3832
3833         mmr_pnode = uv_blade_to_pnode(mmr_blade);
3834         uv_write_global_mmr64(mmr_pnode, mmr_offset, mmr_value);
3835 }
3836 #endif /* CONFIG_X86_64 */
3837
3838 int __init io_apic_get_redir_entries (int ioapic)
3839 {
3840         union IO_APIC_reg_01    reg_01;
3841         unsigned long flags;
3842
3843         spin_lock_irqsave(&ioapic_lock, flags);
3844         reg_01.raw = io_apic_read(ioapic, 1);
3845         spin_unlock_irqrestore(&ioapic_lock, flags);
3846
3847         return reg_01.bits.entries;
3848 }
3849
3850 void __init probe_nr_irqs_gsi(void)
3851 {
3852         int idx;
3853         int nr = 0;
3854
3855         for (idx = 0; idx < nr_ioapics; idx++)
3856                 nr += io_apic_get_redir_entries(idx) + 1;
3857
3858         if (nr > nr_irqs_gsi)
3859                 nr_irqs_gsi = nr;
3860 }
3861
3862 /* --------------------------------------------------------------------------
3863                           ACPI-based IOAPIC Configuration
3864    -------------------------------------------------------------------------- */
3865
3866 #ifdef CONFIG_ACPI
3867
3868 #ifdef CONFIG_X86_32
3869 int __init io_apic_get_unique_id(int ioapic, int apic_id)
3870 {
3871         union IO_APIC_reg_00 reg_00;
3872         static physid_mask_t apic_id_map = PHYSID_MASK_NONE;
3873         physid_mask_t tmp;
3874         unsigned long flags;
3875         int i = 0;
3876
3877         /*
3878          * The P4 platform supports up to 256 APIC IDs on two separate APIC
3879          * buses (one for LAPICs, one for IOAPICs), where predecessors only
3880          * supports up to 16 on one shared APIC bus.
3881          *
3882          * TBD: Expand LAPIC/IOAPIC support on P4-class systems to take full
3883          *      advantage of new APIC bus architecture.
3884          */
3885
3886         if (physids_empty(apic_id_map))
3887                 apic_id_map = ioapic_phys_id_map(phys_cpu_present_map);
3888
3889         spin_lock_irqsave(&ioapic_lock, flags);
3890         reg_00.raw = io_apic_read(ioapic, 0);
3891         spin_unlock_irqrestore(&ioapic_lock, flags);
3892
3893         if (apic_id >= get_physical_broadcast()) {
3894                 printk(KERN_WARNING "IOAPIC[%d]: Invalid apic_id %d, trying "
3895                         "%d\n", ioapic, apic_id, reg_00.bits.ID);
3896                 apic_id = reg_00.bits.ID;
3897         }
3898
3899         /*
3900          * Every APIC in a system must have a unique ID or we get lots of nice
3901          * 'stuck on smp_invalidate_needed IPI wait' messages.
3902          */
3903         if (check_apicid_used(apic_id_map, apic_id)) {
3904
3905                 for (i = 0; i < get_physical_broadcast(); i++) {
3906                         if (!check_apicid_used(apic_id_map, i))
3907                                 break;
3908                 }
3909
3910                 if (i == get_physical_broadcast())
3911                         panic("Max apic_id exceeded!\n");
3912
3913                 printk(KERN_WARNING "IOAPIC[%d]: apic_id %d already used, "
3914                         "trying %d\n", ioapic, apic_id, i);
3915
3916                 apic_id = i;
3917         }
3918
3919         tmp = apicid_to_cpu_present(apic_id);
3920         physids_or(apic_id_map, apic_id_map, tmp);
3921
3922         if (reg_00.bits.ID != apic_id) {
3923                 reg_00.bits.ID = apic_id;
3924
3925                 spin_lock_irqsave(&ioapic_lock, flags);
3926                 io_apic_write(ioapic, 0, reg_00.raw);
3927                 reg_00.raw = io_apic_read(ioapic, 0);
3928                 spin_unlock_irqrestore(&ioapic_lock, flags);
3929
3930                 /* Sanity check */
3931                 if (reg_00.bits.ID != apic_id) {
3932                         printk("IOAPIC[%d]: Unable to change apic_id!\n", ioapic);
3933                         return -1;
3934                 }
3935         }
3936
3937         apic_printk(APIC_VERBOSE, KERN_INFO
3938                         "IOAPIC[%d]: Assigned apic_id %d\n", ioapic, apic_id);
3939
3940         return apic_id;
3941 }
3942
3943 int __init io_apic_get_version(int ioapic)
3944 {
3945         union IO_APIC_reg_01    reg_01;
3946         unsigned long flags;
3947
3948         spin_lock_irqsave(&ioapic_lock, flags);
3949         reg_01.raw = io_apic_read(ioapic, 1);
3950         spin_unlock_irqrestore(&ioapic_lock, flags);
3951
3952         return reg_01.bits.version;
3953 }
3954 #endif
3955
3956 int io_apic_set_pci_routing (int ioapic, int pin, int irq, int triggering, int polarity)
3957 {
3958         struct irq_desc *desc;
3959         struct irq_cfg *cfg;
3960         int cpu = boot_cpu_id;
3961
3962         if (!IO_APIC_IRQ(irq)) {
3963                 apic_printk(APIC_QUIET,KERN_ERR "IOAPIC[%d]: Invalid reference to IRQ 0\n",
3964                         ioapic);
3965                 return -EINVAL;
3966         }
3967
3968         desc = irq_to_desc_alloc_cpu(irq, cpu);
3969         if (!desc) {
3970                 printk(KERN_INFO "can not get irq_desc %d\n", irq);
3971                 return 0;
3972         }
3973
3974         /*
3975          * IRQs < 16 are already in the irq_2_pin[] map
3976          */
3977         if (irq >= NR_IRQS_LEGACY) {
3978                 cfg = desc->chip_data;
3979                 add_pin_to_irq_cpu(cfg, cpu, ioapic, pin);
3980         }
3981
3982         setup_IO_APIC_irq(ioapic, pin, irq, desc, triggering, polarity);
3983
3984         return 0;
3985 }
3986
3987
3988 int acpi_get_override_irq(int bus_irq, int *trigger, int *polarity)
3989 {
3990         int i;
3991
3992         if (skip_ioapic_setup)
3993                 return -1;
3994
3995         for (i = 0; i < mp_irq_entries; i++)
3996                 if (mp_irqs[i].mp_irqtype == mp_INT &&
3997                     mp_irqs[i].mp_srcbusirq == bus_irq)
3998                         break;
3999         if (i >= mp_irq_entries)
4000                 return -1;
4001
4002         *trigger = irq_trigger(i);
4003         *polarity = irq_polarity(i);
4004         return 0;
4005 }
4006
4007 #endif /* CONFIG_ACPI */
4008
4009 /*
4010  * This function currently is only a helper for the i386 smp boot process where
4011  * we need to reprogram the ioredtbls to cater for the cpus which have come online
4012  * so mask in all cases should simply be TARGET_CPUS
4013  */
4014 #ifdef CONFIG_SMP
4015 void __init setup_ioapic_dest(void)
4016 {
4017         int pin, ioapic, irq, irq_entry;
4018         struct irq_desc *desc;
4019         struct irq_cfg *cfg;
4020         const struct cpumask *mask;
4021
4022         if (skip_ioapic_setup == 1)
4023                 return;
4024
4025         for (ioapic = 0; ioapic < nr_ioapics; ioapic++) {
4026                 for (pin = 0; pin < nr_ioapic_registers[ioapic]; pin++) {
4027                         irq_entry = find_irq_entry(ioapic, pin, mp_INT);
4028                         if (irq_entry == -1)
4029                                 continue;
4030                         irq = pin_2_irq(irq_entry, ioapic, pin);
4031
4032                         /* setup_IO_APIC_irqs could fail to get vector for some device
4033                          * when you have too many devices, because at that time only boot
4034                          * cpu is online.
4035                          */
4036                         desc = irq_to_desc(irq);
4037                         cfg = desc->chip_data;
4038                         if (!cfg->vector) {
4039                                 setup_IO_APIC_irq(ioapic, pin, irq, desc,
4040                                                   irq_trigger(irq_entry),
4041                                                   irq_polarity(irq_entry));
4042                                 continue;
4043
4044                         }
4045
4046                         /*
4047                          * Honour affinities which have been set in early boot
4048                          */
4049                         if (desc->status &
4050                             (IRQ_NO_BALANCING | IRQ_AFFINITY_SET))
4051                                 mask = &desc->affinity;
4052                         else
4053                                 mask = TARGET_CPUS;
4054
4055 #ifdef CONFIG_INTR_REMAP
4056                         if (intr_remapping_enabled)
4057                                 set_ir_ioapic_affinity_irq_desc(desc, mask);
4058                         else
4059 #endif
4060                                 set_ioapic_affinity_irq_desc(desc, mask);
4061                 }
4062
4063         }
4064 }
4065 #endif
4066
4067 #define IOAPIC_RESOURCE_NAME_SIZE 11
4068
4069 static struct resource *ioapic_resources;
4070
4071 static struct resource * __init ioapic_setup_resources(void)
4072 {
4073         unsigned long n;
4074         struct resource *res;
4075         char *mem;
4076         int i;
4077
4078         if (nr_ioapics <= 0)
4079                 return NULL;
4080
4081         n = IOAPIC_RESOURCE_NAME_SIZE + sizeof(struct resource);
4082         n *= nr_ioapics;
4083
4084         mem = alloc_bootmem(n);
4085         res = (void *)mem;
4086
4087         if (mem != NULL) {
4088                 mem += sizeof(struct resource) * nr_ioapics;
4089
4090                 for (i = 0; i < nr_ioapics; i++) {
4091                         res[i].name = mem;
4092                         res[i].flags = IORESOURCE_MEM | IORESOURCE_BUSY;
4093                         sprintf(mem,  "IOAPIC %u", i);
4094                         mem += IOAPIC_RESOURCE_NAME_SIZE;
4095                 }
4096         }
4097
4098         ioapic_resources = res;
4099
4100         return res;
4101 }
4102
4103 void __init ioapic_init_mappings(void)
4104 {
4105         unsigned long ioapic_phys, idx = FIX_IO_APIC_BASE_0;
4106         struct resource *ioapic_res;
4107         int i;
4108
4109         ioapic_res = ioapic_setup_resources();
4110         for (i = 0; i < nr_ioapics; i++) {
4111                 if (smp_found_config) {
4112                         ioapic_phys = mp_ioapics[i].mp_apicaddr;
4113 #ifdef CONFIG_X86_32
4114                         if (!ioapic_phys) {
4115                                 printk(KERN_ERR
4116                                        "WARNING: bogus zero IO-APIC "
4117                                        "address found in MPTABLE, "
4118                                        "disabling IO/APIC support!\n");
4119                                 smp_found_config = 0;
4120                                 skip_ioapic_setup = 1;
4121                                 goto fake_ioapic_page;
4122                         }
4123 #endif
4124                 } else {
4125 #ifdef CONFIG_X86_32
4126 fake_ioapic_page:
4127 #endif
4128                         ioapic_phys = (unsigned long)
4129                                 alloc_bootmem_pages(PAGE_SIZE);
4130                         ioapic_phys = __pa(ioapic_phys);
4131                 }
4132                 set_fixmap_nocache(idx, ioapic_phys);
4133                 apic_printk(APIC_VERBOSE,
4134                             "mapped IOAPIC to %08lx (%08lx)\n",
4135                             __fix_to_virt(idx), ioapic_phys);
4136                 idx++;
4137
4138                 if (ioapic_res != NULL) {
4139                         ioapic_res->start = ioapic_phys;
4140                         ioapic_res->end = ioapic_phys + (4 * 1024) - 1;
4141                         ioapic_res++;
4142                 }
4143         }
4144 }
4145
4146 static int __init ioapic_insert_resources(void)
4147 {
4148         int i;
4149         struct resource *r = ioapic_resources;
4150
4151         if (!r) {
4152                 printk(KERN_ERR
4153                        "IO APIC resources could be not be allocated.\n");
4154                 return -1;
4155         }
4156
4157         for (i = 0; i < nr_ioapics; i++) {
4158                 insert_resource(&iomem_resource, r);
4159                 r++;
4160         }
4161
4162         return 0;
4163 }
4164
4165 /* Insert the IO APIC resources after PCI initialization has occured to handle
4166  * IO APICS that are mapped in on a BAR in PCI space. */
4167 late_initcall(ioapic_insert_resources);