arch/x86/kernel/apic_32.c

   1 /*
   2  *      Local APIC handling, local APIC timers
   3  *
   4  *      (c) 1999, 2000 Ingo Molnar <mingo@redhat.com>
   5  *
   6  *      Fixes
   7  *      Maciej W. Rozycki       :       Bits for genuine 82489DX APICs;
   8  *                                      thanks to Eric Gilmore
   9  *                                      and Rolf G. Tews
  10  *                                      for testing these extensively.
  11  *      Maciej W. Rozycki       :       Various updates and fixes.
  12  *      Mikael Pettersson       :       Power Management for UP-APIC.
  13  *      Pavel Machek and
  14  *      Mikael Pettersson       :       PM converted to driver model.
  15  */
  16
  17 #include <linux/init.h>
  18
  19 #include <linux/mm.h>
  20 #include <linux/delay.h>
  21 #include <linux/bootmem.h>
  22 #include <linux/interrupt.h>
  23 #include <linux/mc146818rtc.h>
  24 #include <linux/kernel_stat.h>
  25 #include <linux/sysdev.h>
  26 #include <linux/cpu.h>
  27 #include <linux/clockchips.h>
  28 #include <linux/acpi_pmtmr.h>
  29 #include <linux/module.h>
  30 #include <linux/dmi.h>
  31
  32 #include <asm/atomic.h>
  33 #include <asm/smp.h>
  34 #include <asm/mtrr.h>
  35 #include <asm/mpspec.h>
  36 #include <asm/desc.h>
  37 #include <asm/arch_hooks.h>
  38 #include <asm/hpet.h>
  39 #include <asm/i8253.h>
  40 #include <asm/nmi.h>
  41
  42 #include <mach_apic.h>
  43 #include <mach_apicdef.h>
  44 #include <mach_ipi.h>
  45
  46 /*
  47  * Sanity check
  48  */
  49 #if ((SPURIOUS_APIC_VECTOR & 0x0F) != 0x0F)
  50 # error SPURIOUS_APIC_VECTOR definition error
  51 #endif
  52
  53 unsigned long mp_lapic_addr;
  54
  55 /*
  56  * Knob to control our willingness to enable the local APIC.
  57  *
  58  * +1=force-enable
  59  */
  60 static int force_enable_local_apic;
  61 int disable_apic;
  62
  63 /* Disable local APIC timer from the kernel commandline or via dmi quirk */
  64 static int disable_apic_timer __cpuinitdata;
  65 /* Local APIC timer works in C2 */
  66 int local_apic_timer_c2_ok;
  67 EXPORT_SYMBOL_GPL(local_apic_timer_c2_ok);
  68
  69 int first_system_vector = 0xfe;
  70
  71 char system_vectors[NR_VECTORS] = { [0 ... NR_VECTORS-1] = SYS_VECTOR_FREE};
  72
  73 /*
  74  * Debug level, exported for io_apic.c
  75  */
  76 unsigned int apic_verbosity;
  77
  78 int pic_mode;
  79
  80 /* Have we found an MP table */
  81 int smp_found_config;
  82
  83 static struct resource lapic_resource = {
  84         .name = "Local APIC",
  85         .flags = IORESOURCE_MEM | IORESOURCE_BUSY,
  86 };
  87
  88 static unsigned int calibration_result;
  89
  90 static int lapic_next_event(unsigned long delta,
  91                             struct clock_event_device *evt);
  92 static void lapic_timer_setup(enum clock_event_mode mode,
  93                               struct clock_event_device *evt);
  94 static void lapic_timer_broadcast(cpumask_t mask);
  95 static void apic_pm_activate(void);
  96
  97 /*
  98  * The local apic timer can be used for any function which is CPU local.
  99  */
 100 static struct clock_event_device lapic_clockevent = {
 101         .name           = "lapic",
 102         .features       = CLOCK_EVT_FEAT_PERIODIC | CLOCK_EVT_FEAT_ONESHOT
 103                         | CLOCK_EVT_FEAT_C3STOP | CLOCK_EVT_FEAT_DUMMY,
 104         .shift          = 32,
 105         .set_mode       = lapic_timer_setup,
 106         .set_next_event = lapic_next_event,
 107         .broadcast      = lapic_timer_broadcast,
 108         .rating         = 100,
 109         .irq            = -1,
 110 };
 111 static DEFINE_PER_CPU(struct clock_event_device, lapic_events);
 112
 113 /* Local APIC was disabled by the BIOS and enabled by the kernel */
 114 static int enabled_via_apicbase;
 115
 116 static unsigned long apic_phys;
 117
 118 /*
 119  * Get the LAPIC version
 120  */
 121 static inline int lapic_get_version(void)
 122 {
 123         return GET_APIC_VERSION(apic_read(APIC_LVR));
 124 }
 125
 126 /*
 127  * Check, if the APIC is integrated or a separate chip
 128  */
 129 static inline int lapic_is_integrated(void)
 130 {
 131 #ifdef CONFIG_X86_64
 132         return 1;
 133 #else
 134         return APIC_INTEGRATED(lapic_get_version());
 135 #endif
 136 }
 137
 138 /*
 139  * Check, whether this is a modern or a first generation APIC
 140  */
 141 static int modern_apic(void)
 142 {
 143         /* AMD systems use old APIC versions, so check the CPU */
 144         if (boot_cpu_data.x86_vendor == X86_VENDOR_AMD &&
 145             boot_cpu_data.x86 >= 0xf)
 146                 return 1;
 147         return lapic_get_version() >= 0x14;
 148 }
 149
 150 /*
 151  * Paravirt kernels also might be using these below ops. So we still
 152  * use generic apic_read()/apic_write(), which might be pointing to different
 153  * ops in PARAVIRT case.
 154  */
 155 void xapic_wait_icr_idle(void)
 156 {
 157         while (apic_read(APIC_ICR) & APIC_ICR_BUSY)
 158                 cpu_relax();
 159 }
 160
 161 u32 safe_xapic_wait_icr_idle(void)
 162 {
 163         u32 send_status;
 164         int timeout;
 165
 166         timeout = 0;
 167         do {
 168                 send_status = apic_read(APIC_ICR) & APIC_ICR_BUSY;
 169                 if (!send_status)
 170                         break;
 171                 udelay(100);
 172         } while (timeout++ < 1000);
 173
 174         return send_status;
 175 }
 176
 177 void xapic_icr_write(u32 low, u32 id)
 178 {
 179         apic_write(APIC_ICR2, SET_APIC_DEST_FIELD(id));
 180         apic_write(APIC_ICR, low);
 181 }
 182
 183 u64 xapic_icr_read(void)
 184 {
 185         u32 icr1, icr2;
 186
 187         icr2 = apic_read(APIC_ICR2);
 188         icr1 = apic_read(APIC_ICR);
 189
 190         return icr1 | ((u64)icr2 << 32);
 191 }
 192
 193 static struct apic_ops xapic_ops = {
 194         .read = native_apic_mem_read,
 195         .write = native_apic_mem_write,
 196         .icr_read = xapic_icr_read,
 197         .icr_write = xapic_icr_write,
 198         .wait_icr_idle = xapic_wait_icr_idle,
 199         .safe_wait_icr_idle = safe_xapic_wait_icr_idle,
 200 };
 201
 202 struct apic_ops __read_mostly *apic_ops = &xapic_ops;
 203 EXPORT_SYMBOL_GPL(apic_ops);
 204
 205 /**
 206  * enable_NMI_through_LVT0 - enable NMI through local vector table 0
 207  */
 208 void __cpuinit enable_NMI_through_LVT0(void)
 209 {
 210         unsigned int v;
 211
 212         /* unmask and set to NMI */
 213         v = APIC_DM_NMI;
 214
 215         /* Level triggered for 82489DX (32bit mode) */
 216         if (!lapic_is_integrated())
 217                 v |= APIC_LVT_LEVEL_TRIGGER;
 218
 219         apic_write(APIC_LVT0, v);
 220 }
 221
 222 /**
 223  * get_physical_broadcast - Get number of physical broadcast IDs
 224  */
 225 int get_physical_broadcast(void)
 226 {
 227         return modern_apic() ? 0xff : 0xf;
 228 }
 229
 230 /**
 231  * lapic_get_maxlvt - get the maximum number of local vector table entries
 232  */
 233 int lapic_get_maxlvt(void)
 234 {
 235         unsigned int v;
 236
 237         v = apic_read(APIC_LVR);
 238         /*
 239          * - we always have APIC integrated on 64bit mode
 240          * - 82489DXs do not report # of LVT entries
 241          */
 242         return APIC_INTEGRATED(GET_APIC_VERSION(v)) ? GET_APIC_MAXLVT(v) : 2;
 243 }
 244
 245 /*
 246  * Local APIC timer
 247  */
 248
 249 /* Clock divisor */
 250 #ifdef CONFG_X86_64
 251 #define APIC_DIVISOR 1
 252 #else
 253 #define APIC_DIVISOR 16
 254 #endif
 255
 256 /*
 257  * This function sets up the local APIC timer, with a timeout of
 258  * 'clocks' APIC bus clock. During calibration we actually call
 259  * this function twice on the boot CPU, once with a bogus timeout
 260  * value, second time for real. The other (noncalibrating) CPUs
 261  * call this function only once, with the real, calibrated value.
 262  *
 263  * We do reads before writes even if unnecessary, to get around the
 264  * P5 APIC double write bug.
 265  */
 266 static void __setup_APIC_LVTT(unsigned int clocks, int oneshot, int irqen)
 267 {
 268         unsigned int lvtt_value, tmp_value;
 269
 270         lvtt_value = LOCAL_TIMER_VECTOR;
 271         if (!oneshot)
 272                 lvtt_value |= APIC_LVT_TIMER_PERIODIC;
 273         if (!lapic_is_integrated())
 274                 lvtt_value |= SET_APIC_TIMER_BASE(APIC_TIMER_BASE_DIV);
 275
 276         if (!irqen)
 277                 lvtt_value |= APIC_LVT_MASKED;
 278
 279         apic_write(APIC_LVTT, lvtt_value);
 280
 281         /*
 282          * Divide PICLK by 16
 283          */
 284         tmp_value = apic_read(APIC_TDCR);
 285         apic_write(APIC_TDCR,
 286                 (tmp_value & ~(APIC_TDR_DIV_1 | APIC_TDR_DIV_TMBASE)) |
 287                 APIC_TDR_DIV_16);
 288
 289         if (!oneshot)
 290                 apic_write(APIC_TMICT, clocks / APIC_DIVISOR);
 291 }
 292
 293 /*
 294  * Setup extended LVT, AMD specific (K8, family 10h)
 295  *
 296  * Vector mappings are hard coded. On K8 only offset 0 (APIC500) and
 297  * MCE interrupts are supported. Thus MCE offset must be set to 0.
 298  *
 299  * If mask=1, the LVT entry does not generate interrupts while mask=0
 300  * enables the vector. See also the BKDGs.
 301  */
 302
 303 #define APIC_EILVT_LVTOFF_MCE 0
 304 #define APIC_EILVT_LVTOFF_IBS 1
 305
 306 static void setup_APIC_eilvt(u8 lvt_off, u8 vector, u8 msg_type, u8 mask)
 307 {
 308         unsigned long reg = (lvt_off << 4) + APIC_EILVT0;
 309         unsigned int  v   = (mask << 16) | (msg_type << 8) | vector;
 310
 311         apic_write(reg, v);
 312 }
 313
 314 u8 setup_APIC_eilvt_mce(u8 vector, u8 msg_type, u8 mask)
 315 {
 316         setup_APIC_eilvt(APIC_EILVT_LVTOFF_MCE, vector, msg_type, mask);
 317         return APIC_EILVT_LVTOFF_MCE;
 318 }
 319
 320 u8 setup_APIC_eilvt_ibs(u8 vector, u8 msg_type, u8 mask)
 321 {
 322         setup_APIC_eilvt(APIC_EILVT_LVTOFF_IBS, vector, msg_type, mask);
 323         return APIC_EILVT_LVTOFF_IBS;
 324 }
 325 EXPORT_SYMBOL_GPL(setup_APIC_eilvt_ibs);
 326
 327 /*
 328  * Program the next event, relative to now
 329  */
 330 static int lapic_next_event(unsigned long delta,
 331                             struct clock_event_device *evt)
 332 {
 333         apic_write(APIC_TMICT, delta);
 334         return 0;
 335 }
 336
 337 /*
 338  * Setup the lapic timer in periodic or oneshot mode
 339  */
 340 static void lapic_timer_setup(enum clock_event_mode mode,
 341                               struct clock_event_device *evt)
 342 {
 343         unsigned long flags;
 344         unsigned int v;
 345
 346         /* Lapic used as dummy for broadcast ? */
 347         if (evt->features & CLOCK_EVT_FEAT_DUMMY)
 348                 return;
 349
 350         local_irq_save(flags);
 351
 352         switch (mode) {
 353         case CLOCK_EVT_MODE_PERIODIC:
 354         case CLOCK_EVT_MODE_ONESHOT:
 355                 __setup_APIC_LVTT(calibration_result,
 356                                   mode != CLOCK_EVT_MODE_PERIODIC, 1);
 357                 break;
 358         case CLOCK_EVT_MODE_UNUSED:
 359         case CLOCK_EVT_MODE_SHUTDOWN:
 360                 v = apic_read(APIC_LVTT);
 361                 v |= (APIC_LVT_MASKED | LOCAL_TIMER_VECTOR);
 362                 apic_write(APIC_LVTT, v);
 363                 break;
 364         case CLOCK_EVT_MODE_RESUME:
 365                 /* Nothing to do here */
 366                 break;
 367         }
 368
 369         local_irq_restore(flags);
 370 }
 371
 372 /*
 373  * Local APIC timer broadcast function
 374  */
 375 static void lapic_timer_broadcast(cpumask_t mask)
 376 {
 377 #ifdef CONFIG_SMP
 378         send_IPI_mask(mask, LOCAL_TIMER_VECTOR);
 379 #endif
 380 }
 381
 382 /*
 383  * Setup the local APIC timer for this CPU. Copy the initilized values
 384  * of the boot CPU and register the clock event in the framework.
 385  */
 386 static void __devinit setup_APIC_timer(void)
 387 {
 388         struct clock_event_device *levt = &__get_cpu_var(lapic_events);
 389
 390         memcpy(levt, &lapic_clockevent, sizeof(*levt));
 391         levt->cpumask = cpumask_of_cpu(smp_processor_id());
 392
 393         clockevents_register_device(levt);
 394 }
 395
 396 /*
 397  * In this functions we calibrate APIC bus clocks to the external timer.
 398  *
 399  * We want to do the calibration only once since we want to have local timer
 400  * irqs syncron. CPUs connected by the same APIC bus have the very same bus
 401  * frequency.
 402  *
 403  * This was previously done by reading the PIT/HPET and waiting for a wrap
 404  * around to find out, that a tick has elapsed. I have a box, where the PIT
 405  * readout is broken, so it never gets out of the wait loop again. This was
 406  * also reported by others.
 407  *
 408  * Monitoring the jiffies value is inaccurate and the clockevents
 409  * infrastructure allows us to do a simple substitution of the interrupt
 410  * handler.
 411  *
 412  * The calibration routine also uses the pm_timer when possible, as the PIT
 413  * happens to run way too slow (factor 2.3 on my VAIO CoreDuo, which goes
 414  * back to normal later in the boot process).
 415  */
 416
 417 #define LAPIC_CAL_LOOPS         (HZ/10)
 418
 419 static __initdata int lapic_cal_loops = -1;
 420 static __initdata long lapic_cal_t1, lapic_cal_t2;
 421 static __initdata unsigned long long lapic_cal_tsc1, lapic_cal_tsc2;
 422 static __initdata unsigned long lapic_cal_pm1, lapic_cal_pm2;
 423 static __initdata unsigned long lapic_cal_j1, lapic_cal_j2;
 424
 425 /*
 426  * Temporary interrupt handler.
 427  */
 428 static void __init lapic_cal_handler(struct clock_event_device *dev)
 429 {
 430         unsigned long long tsc = 0;
 431         long tapic = apic_read(APIC_TMCCT);
 432         unsigned long pm = acpi_pm_read_early();
 433
 434         if (cpu_has_tsc)
 435                 rdtscll(tsc);
 436
 437         switch (lapic_cal_loops++) {
 438         case 0:
 439                 lapic_cal_t1 = tapic;
 440                 lapic_cal_tsc1 = tsc;
 441                 lapic_cal_pm1 = pm;
 442                 lapic_cal_j1 = jiffies;
 443                 break;
 444
 445         case LAPIC_CAL_LOOPS:
 446                 lapic_cal_t2 = tapic;
 447                 lapic_cal_tsc2 = tsc;
 448                 if (pm < lapic_cal_pm1)
 449                         pm += ACPI_PM_OVRRUN;
 450                 lapic_cal_pm2 = pm;
 451                 lapic_cal_j2 = jiffies;
 452                 break;
 453         }
 454 }
 455
 456 static int __init calibrate_APIC_clock(void)
 457 {
 458         struct clock_event_device *levt = &__get_cpu_var(lapic_events);
 459         const long pm_100ms = PMTMR_TICKS_PER_SEC/10;
 460         const long pm_thresh = pm_100ms/100;
 461         void (*real_handler)(struct clock_event_device *dev);
 462         unsigned long deltaj;
 463         long delta, deltapm;
 464         int pm_referenced = 0;
 465
 466         local_irq_disable();
 467
 468         /* Replace the global interrupt handler */
 469         real_handler = global_clock_event->event_handler;
 470         global_clock_event->event_handler = lapic_cal_handler;
 471
 472         /*
 473          * Setup the APIC counter to 1e9. There is no way the lapic
 474          * can underflow in the 100ms detection time frame
 475          */
 476         __setup_APIC_LVTT(1000000000, 0, 0);
 477
 478         /* Let the interrupts run */
 479         local_irq_enable();
 480
 481         while (lapic_cal_loops <= LAPIC_CAL_LOOPS)
 482                 cpu_relax();
 483
 484         local_irq_disable();
 485
 486         /* Restore the real event handler */
 487         global_clock_event->event_handler = real_handler;
 488
 489         /* Build delta t1-t2 as apic timer counts down */
 490         delta = lapic_cal_t1 - lapic_cal_t2;
 491         apic_printk(APIC_VERBOSE, "... lapic delta = %ld\n", delta);
 492
 493         /* Check, if the PM timer is available */
 494         deltapm = lapic_cal_pm2 - lapic_cal_pm1;
 495         apic_printk(APIC_VERBOSE, "... PM timer delta = %ld\n", deltapm);
 496
 497         if (deltapm) {
 498                 unsigned long mult;
 499                 u64 res;
 500
 501                 mult = clocksource_hz2mult(PMTMR_TICKS_PER_SEC, 22);
 502
 503                 if (deltapm > (pm_100ms - pm_thresh) &&
 504                     deltapm < (pm_100ms + pm_thresh)) {
 505                         apic_printk(APIC_VERBOSE, "... PM timer result ok\n");
 506                 } else {
 507                         res = (((u64) deltapm) *  mult) >> 22;
 508                         do_div(res, 1000000);
 509                         printk(KERN_WARNING "APIC calibration not consistent "
 510                                "with PM Timer: %ldms instead of 100ms\n",
 511                                (long)res);
 512                         /* Correct the lapic counter value */
 513                         res = (((u64) delta) * pm_100ms);
 514                         do_div(res, deltapm);
 515                         printk(KERN_INFO "APIC delta adjusted to PM-Timer: "
 516                                "%lu (%ld)\n", (unsigned long) res, delta);
 517                         delta = (long) res;
 518                 }
 519                 pm_referenced = 1;
 520         }
 521
 522         /* Calculate the scaled math multiplication factor */
 523         lapic_clockevent.mult = div_sc(delta, TICK_NSEC * LAPIC_CAL_LOOPS,
 524                                        lapic_clockevent.shift);
 525         lapic_clockevent.max_delta_ns =
 526                 clockevent_delta2ns(0x7FFFFF, &lapic_clockevent);
 527         lapic_clockevent.min_delta_ns =
 528                 clockevent_delta2ns(0xF, &lapic_clockevent);
 529
 530         calibration_result = (delta * APIC_DIVISOR) / LAPIC_CAL_LOOPS;
 531
 532         apic_printk(APIC_VERBOSE, "..... delta %ld\n", delta);
 533         apic_printk(APIC_VERBOSE, "..... mult: %ld\n", lapic_clockevent.mult);
 534         apic_printk(APIC_VERBOSE, "..... calibration result: %u\n",
 535                     calibration_result);
 536
 537         if (cpu_has_tsc) {
 538                 delta = (long)(lapic_cal_tsc2 - lapic_cal_tsc1);
 539                 apic_printk(APIC_VERBOSE, "..... CPU clock speed is "
 540                             "%ld.%04ld MHz.\n",
 541                             (delta / LAPIC_CAL_LOOPS) / (1000000 / HZ),
 542                             (delta / LAPIC_CAL_LOOPS) % (1000000 / HZ));
 543         }
 544
 545         apic_printk(APIC_VERBOSE, "..... host bus clock speed is "
 546                     "%u.%04u MHz.\n",
 547                     calibration_result / (1000000 / HZ),
 548                     calibration_result % (1000000 / HZ));
 549
 550         /*
 551          * Do a sanity check on the APIC calibration result
 552          */
 553         if (calibration_result < (1000000 / HZ)) {
 554                 local_irq_enable();
 555                 printk(KERN_WARNING
 556                        "APIC frequency too slow, disabling apic timer\n");
 557                 return -1;
 558         }
 559
 560         levt->features &= ~CLOCK_EVT_FEAT_DUMMY;
 561
 562         /* We trust the pm timer based calibration */
 563         if (!pm_referenced) {
 564                 apic_printk(APIC_VERBOSE, "... verify APIC timer\n");
 565
 566                 /*
 567                  * Setup the apic timer manually
 568                  */
 569                 levt->event_handler = lapic_cal_handler;
 570                 lapic_timer_setup(CLOCK_EVT_MODE_PERIODIC, levt);
 571                 lapic_cal_loops = -1;
 572
 573                 /* Let the interrupts run */
 574                 local_irq_enable();
 575
 576                 while (lapic_cal_loops <= LAPIC_CAL_LOOPS)
 577                         cpu_relax();
 578
 579                 local_irq_disable();
 580
 581                 /* Stop the lapic timer */
 582                 lapic_timer_setup(CLOCK_EVT_MODE_SHUTDOWN, levt);
 583
 584                 local_irq_enable();
 585
 586                 /* Jiffies delta */
 587                 deltaj = lapic_cal_j2 - lapic_cal_j1;
 588                 apic_printk(APIC_VERBOSE, "... jiffies delta = %lu\n", deltaj);
 589
 590                 /* Check, if the jiffies result is consistent */
 591                 if (deltaj >= LAPIC_CAL_LOOPS-2 && deltaj <= LAPIC_CAL_LOOPS+2)
 592                         apic_printk(APIC_VERBOSE, "... jiffies result ok\n");
 593                 else
 594                         levt->features |= CLOCK_EVT_FEAT_DUMMY;
 595         } else
 596                 local_irq_enable();
 597
 598         if (levt->features & CLOCK_EVT_FEAT_DUMMY) {
 599                 printk(KERN_WARNING
 600                        "APIC timer disabled due to verification failure.\n");
 601                         return -1;
 602         }
 603
 604         return 0;
 605 }
 606
 607 /*
 608  * Setup the boot APIC
 609  *
 610  * Calibrate and verify the result.
 611  */
 612 void __init setup_boot_APIC_clock(void)
 613 {
 614         /*
 615          * The local apic timer can be disabled via the kernel
 616          * commandline or from the CPU detection code. Register the lapic
 617          * timer as a dummy clock event source on SMP systems, so the
 618          * broadcast mechanism is used. On UP systems simply ignore it.
 619          */
 620         if (disable_apic_timer) {
 621                 printk(KERN_INFO "Disabling APIC timer\n");
 622                 /* No broadcast on UP ! */
 623                 if (num_possible_cpus() > 1) {
 624                         lapic_clockevent.mult = 1;
 625                         setup_APIC_timer();
 626                 }
 627                 return;
 628         }
 629
 630         apic_printk(APIC_VERBOSE, "Using local APIC timer interrupts.\n"
 631                     "calibrating APIC timer ...\n");
 632
 633         if (calibrate_APIC_clock()) {
 634                 /* No broadcast on UP ! */
 635                 if (num_possible_cpus() > 1)
 636                         setup_APIC_timer();
 637                 return;
 638         }
 639
 640         /*
 641          * If nmi_watchdog is set to IO_APIC, we need the
 642          * PIT/HPET going.  Otherwise register lapic as a dummy
 643          * device.
 644          */
 645         if (nmi_watchdog != NMI_IO_APIC)
 646                 lapic_clockevent.features &= ~CLOCK_EVT_FEAT_DUMMY;
 647         else
 648                 printk(KERN_WARNING "APIC timer registered as dummy,"
 649                         " due to nmi_watchdog=%d!\n", nmi_watchdog);
 650
 651         /* Setup the lapic or request the broadcast */
 652         setup_APIC_timer();
 653 }
 654
 655 void __devinit setup_secondary_APIC_clock(void)
 656 {
 657         setup_APIC_timer();
 658 }
 659
 660 /*
 661  * The guts of the apic timer interrupt
 662  */
 663 static void local_apic_timer_interrupt(void)
 664 {
 665         int cpu = smp_processor_id();
 666         struct clock_event_device *evt = &per_cpu(lapic_events, cpu);
 667
 668         /*
 669          * Normally we should not be here till LAPIC has been initialized but
 670          * in some cases like kdump, its possible that there is a pending LAPIC
 671          * timer interrupt from previous kernel's context and is delivered in
 672          * new kernel the moment interrupts are enabled.
 673          *
 674          * Interrupts are enabled early and LAPIC is setup much later, hence
 675          * its possible that when we get here evt->event_handler is NULL.
 676          * Check for event_handler being NULL and discard the interrupt as
 677          * spurious.
 678          */
 679         if (!evt->event_handler) {
 680                 printk(KERN_WARNING
 681                        "Spurious LAPIC timer interrupt on cpu %d\n", cpu);
 682                 /* Switch it off */
 683                 lapic_timer_setup(CLOCK_EVT_MODE_SHUTDOWN, evt);
 684                 return;
 685         }
 686
 687         /*
 688          * the NMI deadlock-detector uses this.
 689          */
 690 #ifdef CONFIG_X86_64
 691         add_pda(apic_timer_irqs, 1);
 692 #else
 693         per_cpu(irq_stat, cpu).apic_timer_irqs++;
 694 #endif
 695
 696         evt->event_handler(evt);
 697 }
 698
 699 /*
 700  * Local APIC timer interrupt. This is the most natural way for doing
 701  * local interrupts, but local timer interrupts can be emulated by
 702  * broadcast interrupts too. [in case the hw doesn't support APIC timers]
 703  *
 704  * [ if a single-CPU system runs an SMP kernel then we call the local
 705  *   interrupt as well. Thus we cannot inline the local irq ... ]
 706  */
 707 void smp_apic_timer_interrupt(struct pt_regs *regs)
 708 {
 709         struct pt_regs *old_regs = set_irq_regs(regs);
 710
 711         /*
 712          * NOTE! We'd better ACK the irq immediately,
 713          * because timer handling can be slow.
 714          */
 715         ack_APIC_irq();
 716         /*
 717          * update_process_times() expects us to have done irq_enter().
 718          * Besides, if we don't timer interrupts ignore the global
 719          * interrupt lock, which is the WrongThing (tm) to do.
 720          */
 721         irq_enter();
 722         local_apic_timer_interrupt();
 723         irq_exit();
 724
 725         set_irq_regs(old_regs);
 726 }
 727
 728 int setup_profiling_timer(unsigned int multiplier)
 729 {
 730         return -EINVAL;
 731 }
 732
 733 /*
 734  * Local APIC start and shutdown
 735  */
 736
 737 /**
 738  * clear_local_APIC - shutdown the local APIC
 739  *
 740  * This is called, when a CPU is disabled and before rebooting, so the state of
 741  * the local APIC has no dangling leftovers. Also used to cleanout any BIOS
 742  * leftovers during boot.
 743  */
 744 void clear_local_APIC(void)
 745 {
 746         int maxlvt;
 747         u32 v;
 748
 749         /* APIC hasn't been mapped yet */
 750         if (!apic_phys)
 751                 return;
 752
 753         maxlvt = lapic_get_maxlvt();
 754         /*
 755          * Masking an LVT entry can trigger a local APIC error
 756          * if the vector is zero. Mask LVTERR first to prevent this.
 757          */
 758         if (maxlvt >= 3) {
 759                 v = ERROR_APIC_VECTOR; /* any non-zero vector will do */
 760                 apic_write(APIC_LVTERR, v | APIC_LVT_MASKED);
 761         }
 762         /*
 763          * Careful: we have to set masks only first to deassert
 764          * any level-triggered sources.
 765          */
 766         v = apic_read(APIC_LVTT);
 767         apic_write(APIC_LVTT, v | APIC_LVT_MASKED);
 768         v = apic_read(APIC_LVT0);
 769         apic_write(APIC_LVT0, v | APIC_LVT_MASKED);
 770         v = apic_read(APIC_LVT1);
 771         apic_write(APIC_LVT1, v | APIC_LVT_MASKED);
 772         if (maxlvt >= 4) {
 773                 v = apic_read(APIC_LVTPC);
 774                 apic_write(APIC_LVTPC, v | APIC_LVT_MASKED);
 775         }
 776
 777         /* lets not touch this if we didn't frob it */
 778 #if defined(CONFIG_X86_MCE_P4THERMAL) || defined(X86_MCE_INTEL)
 779         if (maxlvt >= 5) {
 780                 v = apic_read(APIC_LVTTHMR);
 781                 apic_write(APIC_LVTTHMR, v | APIC_LVT_MASKED);
 782         }
 783 #endif
 784         /*
 785          * Clean APIC state for other OSs:
 786          */
 787         apic_write(APIC_LVTT, APIC_LVT_MASKED);
 788         apic_write(APIC_LVT0, APIC_LVT_MASKED);
 789         apic_write(APIC_LVT1, APIC_LVT_MASKED);
 790         if (maxlvt >= 3)
 791                 apic_write(APIC_LVTERR, APIC_LVT_MASKED);
 792         if (maxlvt >= 4)
 793                 apic_write(APIC_LVTPC, APIC_LVT_MASKED);
 794
 795         /* Integrated APIC (!82489DX) ? */
 796         if (lapic_is_integrated()) {
 797                 if (maxlvt > 3)
 798                         /* Clear ESR due to Pentium errata 3AP and 11AP */
 799                         apic_write(APIC_ESR, 0);
 800                 apic_read(APIC_ESR);
 801         }
 802 }
 803
 804 /**
 805  * disable_local_APIC - clear and disable the local APIC
 806  */
 807 void disable_local_APIC(void)
 808 {
 809         unsigned int value;
 810
 811         clear_local_APIC();
 812
 813         /*
 814          * Disable APIC (implies clearing of registers
 815          * for 82489DX!).
 816          */
 817         value = apic_read(APIC_SPIV);
 818         value &= ~APIC_SPIV_APIC_ENABLED;
 819         apic_write(APIC_SPIV, value);
 820
 821 #ifdef CONFIG_X86_32
 822         /*
 823          * When LAPIC was disabled by the BIOS and enabled by the kernel,
 824          * restore the disabled state.
 825          */
 826         if (enabled_via_apicbase) {
 827                 unsigned int l, h;
 828
 829                 rdmsr(MSR_IA32_APICBASE, l, h);
 830                 l &= ~MSR_IA32_APICBASE_ENABLE;
 831                 wrmsr(MSR_IA32_APICBASE, l, h);
 832         }
 833 #endif
 834 }
 835
 836 /*
 837  * If Linux enabled the LAPIC against the BIOS default disable it down before
 838  * re-entering the BIOS on shutdown.  Otherwise the BIOS may get confused and
 839  * not power-off.  Additionally clear all LVT entries before disable_local_APIC
 840  * for the case where Linux didn't enable the LAPIC.
 841  */
 842 void lapic_shutdown(void)
 843 {
 844         unsigned long flags;
 845
 846         if (!cpu_has_apic)
 847                 return;
 848
 849         local_irq_save(flags);
 850
 851 #ifdef CONFIG_X86_32
 852         if (!enabled_via_apicbase)
 853                 clear_local_APIC();
 854         else
 855 #endif
 856                 disable_local_APIC();
 857
 858
 859         local_irq_restore(flags);
 860 }
 861
 862 /*
 863  * This is to verify that we're looking at a real local APIC.
 864  * Check these against your board if the CPUs aren't getting
 865  * started for no apparent reason.
 866  */
 867 int __init verify_local_APIC(void)
 868 {
 869         unsigned int reg0, reg1;
 870
 871         /*
 872          * The version register is read-only in a real APIC.
 873          */
 874         reg0 = apic_read(APIC_LVR);
 875         apic_printk(APIC_DEBUG, "Getting VERSION: %x\n", reg0);
 876         apic_write(APIC_LVR, reg0 ^ APIC_LVR_MASK);
 877         reg1 = apic_read(APIC_LVR);
 878         apic_printk(APIC_DEBUG, "Getting VERSION: %x\n", reg1);
 879
 880         /*
 881          * The two version reads above should print the same
 882          * numbers.  If the second one is different, then we
 883          * poke at a non-APIC.
 884          */
 885         if (reg1 != reg0)
 886                 return 0;
 887
 888         /*
 889          * Check if the version looks reasonably.
 890          */
 891         reg1 = GET_APIC_VERSION(reg0);
 892         if (reg1 == 0x00 || reg1 == 0xff)
 893                 return 0;
 894         reg1 = lapic_get_maxlvt();
 895         if (reg1 < 0x02 || reg1 == 0xff)
 896                 return 0;
 897
 898         /*
 899          * The ID register is read/write in a real APIC.
 900          */
 901         reg0 = apic_read(APIC_ID);
 902         apic_printk(APIC_DEBUG, "Getting ID: %x\n", reg0);
 903         apic_write(APIC_ID, reg0 ^ APIC_ID_MASK);
 904         reg1 = apic_read(APIC_ID);
 905         apic_printk(APIC_DEBUG, "Getting ID: %x\n", reg1);
 906         apic_write(APIC_ID, reg0);
 907         if (reg1 != (reg0 ^ APIC_ID_MASK))
 908                 return 0;
 909
 910         /*
 911          * The next two are just to see if we have sane values.
 912          * They're only really relevant if we're in Virtual Wire
 913          * compatibility mode, but most boxes are anymore.
 914          */
 915         reg0 = apic_read(APIC_LVT0);
 916         apic_printk(APIC_DEBUG, "Getting LVT0: %x\n", reg0);
 917         reg1 = apic_read(APIC_LVT1);
 918         apic_printk(APIC_DEBUG, "Getting LVT1: %x\n", reg1);
 919
 920         return 1;
 921 }
 922
 923 /**
 924  * sync_Arb_IDs - synchronize APIC bus arbitration IDs
 925  */
 926 void __init sync_Arb_IDs(void)
 927 {
 928         /*
 929          * Unsupported on P4 - see Intel Dev. Manual Vol. 3, Ch. 8.6.1 And not
 930          * needed on AMD.
 931          */
 932         if (modern_apic() || boot_cpu_data.x86_vendor == X86_VENDOR_AMD)
 933                 return;
 934
 935         /*
 936          * Wait for idle.
 937          */
 938         apic_wait_icr_idle();
 939
 940         apic_printk(APIC_DEBUG, "Synchronizing Arb IDs.\n");
 941         apic_write(APIC_ICR, APIC_DEST_ALLINC |
 942                         APIC_INT_LEVELTRIG | APIC_DM_INIT);
 943 }
 944
 945 /*
 946  * An initial setup of the virtual wire mode.
 947  */
 948 void __init init_bsp_APIC(void)
 949 {
 950         unsigned int value;
 951
 952         /*
 953          * Don't do the setup now if we have a SMP BIOS as the
 954          * through-I/O-APIC virtual wire mode might be active.
 955          */
 956         if (smp_found_config || !cpu_has_apic)
 957                 return;
 958
 959         /*
 960          * Do not trust the local APIC being empty at bootup.
 961          */
 962         clear_local_APIC();
 963
 964         /*
 965          * Enable APIC.
 966          */
 967         value = apic_read(APIC_SPIV);
 968         value &= ~APIC_VECTOR_MASK;
 969         value |= APIC_SPIV_APIC_ENABLED;
 970
 971 #ifdef CONFIG_X86_32
 972         /* This bit is reserved on P4/Xeon and should be cleared */
 973         if ((boot_cpu_data.x86_vendor == X86_VENDOR_INTEL) &&
 974             (boot_cpu_data.x86 == 15))
 975                 value &= ~APIC_SPIV_FOCUS_DISABLED;
 976         else
 977 #endif
 978                 value |= APIC_SPIV_FOCUS_DISABLED;
 979         value |= SPURIOUS_APIC_VECTOR;
 980         apic_write(APIC_SPIV, value);
 981
 982         /*
 983          * Set up the virtual wire mode.
 984          */
 985         apic_write(APIC_LVT0, APIC_DM_EXTINT);
 986         value = APIC_DM_NMI;
 987         if (!lapic_is_integrated())             /* 82489DX */
 988                 value |= APIC_LVT_LEVEL_TRIGGER;
 989         apic_write(APIC_LVT1, value);
 990 }
 991
 992 static void __cpuinit lapic_setup_esr(void)
 993 {
 994         unsigned long oldvalue, value, maxlvt;
 995         if (lapic_is_integrated() && !esr_disable) {
 996                 if (esr_disable) {
 997                         /*
 998                          * Something untraceable is creating bad interrupts on
 999                          * secondary quads ... for the moment, just leave the
1000                          * ESR disabled - we can't do anything useful with the
1001                          * errors anyway - mbligh
1002                          */
1003                         printk(KERN_INFO "Leaving ESR disabled.\n");
1004                         return;
1005                 }
1006                 /* !82489DX */
1007                 maxlvt = lapic_get_maxlvt();
1008                 if (maxlvt > 3)         /* Due to the Pentium erratum 3AP. */
1009                         apic_write(APIC_ESR, 0);
1010                 oldvalue = apic_read(APIC_ESR);
1011
1012                 /* enables sending errors */
1013                 value = ERROR_APIC_VECTOR;
1014                 apic_write(APIC_LVTERR, value);
1015                 /*
1016                  * spec says clear errors after enabling vector.
1017                  */
1018                 if (maxlvt > 3)
1019                         apic_write(APIC_ESR, 0);
1020                 value = apic_read(APIC_ESR);
1021                 if (value != oldvalue)
1022                         apic_printk(APIC_VERBOSE, "ESR value before enabling "
1023                                 "vector: 0x%08lx  after: 0x%08lx\n",
1024                                 oldvalue, value);
1025         } else {
1026                 printk(KERN_INFO "No ESR for 82489DX.\n");
1027         }
1028 }
1029
1030
1031 /**
1032  * setup_local_APIC - setup the local APIC
1033  */
1034 void __cpuinit setup_local_APIC(void)
1035 {
1036         unsigned long value, integrated;
1037         int i, j;
1038
1039         /* Pound the ESR really hard over the head with a big hammer - mbligh */
1040         if (esr_disable) {
1041                 apic_write(APIC_ESR, 0);
1042                 apic_write(APIC_ESR, 0);
1043                 apic_write(APIC_ESR, 0);
1044                 apic_write(APIC_ESR, 0);
1045         }
1046
1047         integrated = lapic_is_integrated();
1048
1049         /*
1050          * Double-check whether this APIC is really registered.
1051          */
1052         if (!apic_id_registered())
1053                 WARN_ON_ONCE(1);
1054
1055         /*
1056          * Intel recommends to set DFR, LDR and TPR before enabling
1057          * an APIC.  See e.g. "AP-388 82489DX User's Manual" (Intel
1058          * document number 292116).  So here it goes...
1059          */
1060         init_apic_ldr();
1061
1062         /*
1063          * Set Task Priority to 'accept all'. We never change this
1064          * later on.
1065          */
1066         value = apic_read(APIC_TASKPRI);
1067         value &= ~APIC_TPRI_MASK;
1068         apic_write(APIC_TASKPRI, value);
1069
1070         /*
1071          * After a crash, we no longer service the interrupts and a pending
1072          * interrupt from previous kernel might still have ISR bit set.
1073          *
1074          * Most probably by now CPU has serviced that pending interrupt and
1075          * it might not have done the ack_APIC_irq() because it thought,
1076          * interrupt came from i8259 as ExtInt. LAPIC did not get EOI so it
1077          * does not clear the ISR bit and cpu thinks it has already serivced
1078          * the interrupt. Hence a vector might get locked. It was noticed
1079          * for timer irq (vector 0x31). Issue an extra EOI to clear ISR.
1080          */
1081         for (i = APIC_ISR_NR - 1; i >= 0; i--) {
1082                 value = apic_read(APIC_ISR + i*0x10);
1083                 for (j = 31; j >= 0; j--) {
1084                         if (value & (1<<j))
1085                                 ack_APIC_irq();
1086                 }
1087         }
1088
1089         /*
1090          * Now that we are all set up, enable the APIC
1091          */
1092         value = apic_read(APIC_SPIV);
1093         value &= ~APIC_VECTOR_MASK;
1094         /*
1095          * Enable APIC
1096          */
1097         value |= APIC_SPIV_APIC_ENABLED;
1098
1099         /*
1100          * Some unknown Intel IO/APIC (or APIC) errata is biting us with
1101          * certain networking cards. If high frequency interrupts are
1102          * happening on a particular IOAPIC pin, plus the IOAPIC routing
1103          * entry is masked/unmasked at a high rate as well then sooner or
1104          * later IOAPIC line gets 'stuck', no more interrupts are received
1105          * from the device. If focus CPU is disabled then the hang goes
1106          * away, oh well :-(
1107          *
1108          * [ This bug can be reproduced easily with a level-triggered
1109          *   PCI Ne2000 networking cards and PII/PIII processors, dual
1110          *   BX chipset. ]
1111          */
1112         /*
1113          * Actually disabling the focus CPU check just makes the hang less
1114          * frequent as it makes the interrupt distributon model be more
1115          * like LRU than MRU (the short-term load is more even across CPUs).
1116          * See also the comment in end_level_ioapic_irq().  --macro
1117          */
1118
1119         /* Enable focus processor (bit==0) */
1120         value &= ~APIC_SPIV_FOCUS_DISABLED;
1121
1122         /*
1123          * Set spurious IRQ vector
1124          */
1125         value |= SPURIOUS_APIC_VECTOR;
1126         apic_write(APIC_SPIV, value);
1127
1128         /*
1129          * Set up LVT0, LVT1:
1130          *
1131          * set up through-local-APIC on the BP's LINT0. This is not
1132          * strictly necessary in pure symmetric-IO mode, but sometimes
1133          * we delegate interrupts to the 8259A.
1134          */
1135         /*
1136          * TODO: set up through-local-APIC from through-I/O-APIC? --macro
1137          */
1138         value = apic_read(APIC_LVT0) & APIC_LVT_MASKED;
1139         if (!smp_processor_id() && (pic_mode || !value)) {
1140                 value = APIC_DM_EXTINT;
1141                 apic_printk(APIC_VERBOSE, "enabled ExtINT on CPU#%d\n",
1142                                 smp_processor_id());
1143         } else {
1144                 value = APIC_DM_EXTINT | APIC_LVT_MASKED;
1145                 apic_printk(APIC_VERBOSE, "masked ExtINT on CPU#%d\n",
1146                                 smp_processor_id());
1147         }
1148         apic_write(APIC_LVT0, value);
1149
1150         /*
1151          * only the BP should see the LINT1 NMI signal, obviously.
1152          */
1153         if (!smp_processor_id())
1154                 value = APIC_DM_NMI;
1155         else
1156                 value = APIC_DM_NMI | APIC_LVT_MASKED;
1157         if (!integrated)                /* 82489DX */
1158                 value |= APIC_LVT_LEVEL_TRIGGER;
1159         apic_write(APIC_LVT1, value);
1160 }
1161
1162 void __cpuinit end_local_APIC_setup(void)
1163 {
1164         lapic_setup_esr();
1165
1166 #ifdef CONFIG_X86_32
1167         {
1168                 unsigned int value;
1169                 /* Disable the local apic timer */
1170                 value = apic_read(APIC_LVTT);
1171                 value |= (APIC_LVT_MASKED | LOCAL_TIMER_VECTOR);
1172                 apic_write(APIC_LVTT, value);
1173         }
1174 #endif
1175
1176         setup_apic_nmi_watchdog(NULL);
1177         apic_pm_activate();
1178 }
1179
1180 /*
1181  * Detect and initialize APIC
1182  */
1183 static int __init detect_init_APIC(void)
1184 {
1185         u32 h, l, features;
1186
1187         /* Disabled by kernel option? */
1188         if (disable_apic)
1189                 return -1;
1190
1191         switch (boot_cpu_data.x86_vendor) {
1192         case X86_VENDOR_AMD:
1193                 if ((boot_cpu_data.x86 == 6 && boot_cpu_data.x86_model > 1) ||
1194                     (boot_cpu_data.x86 == 15))
1195                         break;
1196                 goto no_apic;
1197         case X86_VENDOR_INTEL:
1198                 if (boot_cpu_data.x86 == 6 || boot_cpu_data.x86 == 15 ||
1199                     (boot_cpu_data.x86 == 5 && cpu_has_apic))
1200                         break;
1201                 goto no_apic;
1202         default:
1203                 goto no_apic;
1204         }
1205
1206         if (!cpu_has_apic) {
1207                 /*
1208                  * Over-ride BIOS and try to enable the local APIC only if
1209                  * "lapic" specified.
1210                  */
1211                 if (!force_enable_local_apic) {
1212                         printk(KERN_INFO "Local APIC disabled by BIOS -- "
1213                                "you can enable it with \"lapic\"\n");
1214                         return -1;
1215                 }
1216                 /*
1217                  * Some BIOSes disable the local APIC in the APIC_BASE
1218                  * MSR. This can only be done in software for Intel P6 or later
1219                  * and AMD K7 (Model > 1) or later.
1220                  */
1221                 rdmsr(MSR_IA32_APICBASE, l, h);
1222                 if (!(l & MSR_IA32_APICBASE_ENABLE)) {
1223                         printk(KERN_INFO
1224                                "Local APIC disabled by BIOS -- reenabling.\n");
1225                         l &= ~MSR_IA32_APICBASE_BASE;
1226                         l |= MSR_IA32_APICBASE_ENABLE | APIC_DEFAULT_PHYS_BASE;
1227                         wrmsr(MSR_IA32_APICBASE, l, h);
1228                         enabled_via_apicbase = 1;
1229                 }
1230         }
1231         /*
1232          * The APIC feature bit should now be enabled
1233          * in `cpuid'
1234          */
1235         features = cpuid_edx(1);
1236         if (!(features & (1 << X86_FEATURE_APIC))) {
1237                 printk(KERN_WARNING "Could not enable APIC!\n");
1238                 return -1;
1239         }
1240         set_cpu_cap(&boot_cpu_data, X86_FEATURE_APIC);
1241         mp_lapic_addr = APIC_DEFAULT_PHYS_BASE;
1242
1243         /* The BIOS may have set up the APIC at some other address */
1244         rdmsr(MSR_IA32_APICBASE, l, h);
1245         if (l & MSR_IA32_APICBASE_ENABLE)
1246                 mp_lapic_addr = l & MSR_IA32_APICBASE_BASE;
1247
1248         printk(KERN_INFO "Found and enabled local APIC!\n");
1249
1250         apic_pm_activate();
1251
1252         return 0;
1253
1254 no_apic:
1255         printk(KERN_INFO "No local APIC present or hardware disabled\n");
1256         return -1;
1257 }
1258
1259 /**
1260  * init_apic_mappings - initialize APIC mappings
1261  */
1262 void __init init_apic_mappings(void)
1263 {
1264         /*
1265          * If no local APIC can be found then set up a fake all
1266          * zeroes page to simulate the local APIC and another
1267          * one for the IO-APIC.
1268          */
1269         if (!smp_found_config && detect_init_APIC()) {
1270                 apic_phys = (unsigned long) alloc_bootmem_pages(PAGE_SIZE);
1271                 apic_phys = __pa(apic_phys);
1272         } else
1273                 apic_phys = mp_lapic_addr;
1274
1275         set_fixmap_nocache(FIX_APIC_BASE, apic_phys);
1276         printk(KERN_DEBUG "mapped APIC to %08lx (%08lx)\n", APIC_BASE,
1277                apic_phys);
1278
1279         /*
1280          * Fetch the APIC ID of the BSP in case we have a
1281          * default configuration (or the MP table is broken).
1282          */
1283         if (boot_cpu_physical_apicid == -1U)
1284                 boot_cpu_physical_apicid = read_apic_id();
1285
1286 }
1287
1288 /*
1289  * This initializes the IO-APIC and APIC hardware if this is
1290  * a UP kernel.
1291  */
1292
1293 int apic_version[MAX_APICS];
1294
1295 int __init APIC_init_uniprocessor(void)
1296 {
1297         if (!smp_found_config && !cpu_has_apic)
1298                 return -1;
1299
1300         /*
1301          * Complain if the BIOS pretends there is one.
1302          */
1303         if (!cpu_has_apic &&
1304             APIC_INTEGRATED(apic_version[boot_cpu_physical_apicid])) {
1305                 printk(KERN_ERR "BIOS bug, local APIC #%d not detected!...\n",
1306                        boot_cpu_physical_apicid);
1307                 clear_cpu_cap(&boot_cpu_data, X86_FEATURE_APIC);
1308                 return -1;
1309         }
1310
1311         verify_local_APIC();
1312
1313         connect_bsp_APIC();
1314
1315         /*
1316          * Hack: In case of kdump, after a crash, kernel might be booting
1317          * on a cpu with non-zero lapic id. But boot_cpu_physical_apicid
1318          * might be zero if read from MP tables. Get it from LAPIC.
1319          */
1320 #ifdef CONFIG_CRASH_DUMP
1321         boot_cpu_physical_apicid = read_apic_id();
1322 #endif
1323         physid_set_mask_of_physid(boot_cpu_physical_apicid, &phys_cpu_present_map);
1324
1325         setup_local_APIC();
1326
1327 #ifdef CONFIG_X86_IO_APIC
1328         if (!smp_found_config || skip_ioapic_setup || !nr_ioapics)
1329 #endif
1330                 localise_nmi_watchdog();
1331         end_local_APIC_setup();
1332 #ifdef CONFIG_X86_IO_APIC
1333         if (smp_found_config)
1334                 if (!skip_ioapic_setup && nr_ioapics)
1335                         setup_IO_APIC();
1336 #endif
1337         setup_boot_clock();
1338
1339         return 0;
1340 }
1341
1342 /*
1343  * Local APIC interrupts
1344  */
1345
1346 /*
1347  * This interrupt should _never_ happen with our APIC/SMP architecture
1348  */
1349 void smp_spurious_interrupt(struct pt_regs *regs)
1350 {
1351         unsigned long v;
1352
1353         irq_enter();
1354         /*
1355          * Check if this really is a spurious interrupt and ACK it
1356          * if it is a vectored one.  Just in case...
1357          * Spurious interrupts should not be ACKed.
1358          */
1359         v = apic_read(APIC_ISR + ((SPURIOUS_APIC_VECTOR & ~0x1f) >> 1));
1360         if (v & (1 << (SPURIOUS_APIC_VECTOR & 0x1f)))
1361                 ack_APIC_irq();
1362
1363         /* see sw-dev-man vol 3, chapter 7.4.13.5 */
1364         printk(KERN_INFO "spurious APIC interrupt on CPU#%d, "
1365                "should never happen.\n", smp_processor_id());
1366         __get_cpu_var(irq_stat).irq_spurious_count++;
1367         irq_exit();
1368 }
1369
1370 /*
1371  * This interrupt should never happen with our APIC/SMP architecture
1372  */
1373 void smp_error_interrupt(struct pt_regs *regs)
1374 {
1375         unsigned long v, v1;
1376
1377         irq_enter();
1378         /* First tickle the hardware, only then report what went on. -- REW */
1379         v = apic_read(APIC_ESR);
1380         apic_write(APIC_ESR, 0);
1381         v1 = apic_read(APIC_ESR);
1382         ack_APIC_irq();
1383         atomic_inc(&irq_err_count);
1384
1385         /* Here is what the APIC error bits mean:
1386            0: Send CS error
1387            1: Receive CS error
1388            2: Send accept error
1389            3: Receive accept error
1390            4: Reserved
1391            5: Send illegal vector
1392            6: Received illegal vector
1393            7: Illegal register address
1394         */
1395         printk(KERN_DEBUG "APIC error on CPU%d: %02lx(%02lx)\n",
1396                 smp_processor_id(), v , v1);
1397         irq_exit();
1398 }
1399
1400 /**
1401  * connect_bsp_APIC - attach the APIC to the interrupt system
1402  */
1403 void __init connect_bsp_APIC(void)
1404 {
1405 #ifdef CONFIG_X86_32
1406         if (pic_mode) {
1407                 /*
1408                  * Do not trust the local APIC being empty at bootup.
1409                  */
1410                 clear_local_APIC();
1411                 /*
1412                  * PIC mode, enable APIC mode in the IMCR, i.e.  connect BSP's
1413                  * local APIC to INT and NMI lines.
1414                  */
1415                 apic_printk(APIC_VERBOSE, "leaving PIC mode, "
1416                                 "enabling APIC mode.\n");
1417                 outb(0x70, 0x22);
1418                 outb(0x01, 0x23);
1419         }
1420 #endif
1421         enable_apic_mode();
1422 }
1423
1424 /**
1425  * disconnect_bsp_APIC - detach the APIC from the interrupt system
1426  * @virt_wire_setup:    indicates, whether virtual wire mode is selected
1427  *
1428  * Virtual wire mode is necessary to deliver legacy interrupts even when the
1429  * APIC is disabled.
1430  */
1431 void disconnect_bsp_APIC(int virt_wire_setup)
1432 {
1433         unsigned int value;
1434
1435 #ifdef CONFIG_X86_32
1436         if (pic_mode) {
1437                 /*
1438                  * Put the board back into PIC mode (has an effect only on
1439                  * certain older boards).  Note that APIC interrupts, including
1440                  * IPIs, won't work beyond this point!  The only exception are
1441                  * INIT IPIs.
1442                  */
1443                 apic_printk(APIC_VERBOSE, "disabling APIC mode, "
1444                                 "entering PIC mode.\n");
1445                 outb(0x70, 0x22);
1446                 outb(0x00, 0x23);
1447                 return;
1448         }
1449 #endif
1450
1451         /* Go back to Virtual Wire compatibility mode */
1452
1453         /* For the spurious interrupt use vector F, and enable it */
1454         value = apic_read(APIC_SPIV);
1455         value &= ~APIC_VECTOR_MASK;
1456         value |= APIC_SPIV_APIC_ENABLED;
1457         value |= 0xf;
1458         apic_write(APIC_SPIV, value);
1459
1460         if (!virt_wire_setup) {
1461                 /*
1462                  * For LVT0 make it edge triggered, active high,
1463                  * external and enabled
1464                  */
1465                 value = apic_read(APIC_LVT0);
1466                 value &= ~(APIC_MODE_MASK | APIC_SEND_PENDING |
1467                         APIC_INPUT_POLARITY | APIC_LVT_REMOTE_IRR |
1468                         APIC_LVT_LEVEL_TRIGGER | APIC_LVT_MASKED);
1469                 value |= APIC_LVT_REMOTE_IRR | APIC_SEND_PENDING;
1470                 value = SET_APIC_DELIVERY_MODE(value, APIC_MODE_EXTINT);
1471                 apic_write(APIC_LVT0, value);
1472         } else {
1473                 /* Disable LVT0 */
1474                 apic_write(APIC_LVT0, APIC_LVT_MASKED);
1475         }
1476
1477         /*
1478          * For LVT1 make it edge triggered, active high,
1479          * nmi and enabled
1480          */
1481         value = apic_read(APIC_LVT1);
1482         value &= ~(APIC_MODE_MASK | APIC_SEND_PENDING |
1483                         APIC_INPUT_POLARITY | APIC_LVT_REMOTE_IRR |
1484                         APIC_LVT_LEVEL_TRIGGER | APIC_LVT_MASKED);
1485         value |= APIC_LVT_REMOTE_IRR | APIC_SEND_PENDING;
1486         value = SET_APIC_DELIVERY_MODE(value, APIC_MODE_NMI);
1487         apic_write(APIC_LVT1, value);
1488 }
1489
1490 void __cpuinit generic_processor_info(int apicid, int version)
1491 {
1492         int cpu;
1493         cpumask_t tmp_map;
1494
1495         /*
1496          * Validate version
1497          */
1498         if (version == 0x0) {
1499                 printk(KERN_WARNING "BIOS bug, APIC version is 0 for CPU#%d! "
1500                                 "fixing up to 0x10. (tell your hw vendor)\n",
1501                                 version);
1502                 version = 0x10;
1503         }
1504         apic_version[apicid] = version;
1505
1506         if (num_processors >= NR_CPUS) {
1507                 printk(KERN_WARNING "WARNING: NR_CPUS limit of %i reached."
1508                         "  Processor ignored.\n", NR_CPUS);
1509                 return;
1510         }
1511
1512         num_processors++;
1513         cpus_complement(tmp_map, cpu_present_map);
1514         cpu = first_cpu(tmp_map);
1515
1516         physid_set(apicid, phys_cpu_present_map);
1517         if (apicid == boot_cpu_physical_apicid) {
1518                 /*
1519                  * x86_bios_cpu_apicid is required to have processors listed
1520                  * in same order as logical cpu numbers. Hence the first
1521                  * entry is BSP, and so on.
1522                  */
1523                 cpu = 0;
1524         }
1525         if (apicid > max_physical_apicid)
1526                 max_physical_apicid = apicid;
1527
1528 #ifdef CONFIG_X86_32
1529         /*
1530          * Would be preferable to switch to bigsmp when CONFIG_HOTPLUG_CPU=y
1531          * but we need to work other dependencies like SMP_SUSPEND etc
1532          * before this can be done without some confusion.
1533          * if (CPU_HOTPLUG_ENABLED || num_processors > 8)
1534          *       - Ashok Raj <ashok.raj@intel.com>
1535          */
1536         if (max_physical_apicid >= 8) {
1537                 switch (boot_cpu_data.x86_vendor) {
1538                 case X86_VENDOR_INTEL:
1539                         if (!APIC_XAPIC(version)) {
1540                                 def_to_bigsmp = 0;
1541                                 break;
1542                         }
1543                         /* If P4 and above fall through */
1544                 case X86_VENDOR_AMD:
1545                         def_to_bigsmp = 1;
1546                 }
1547         }
1548 #endif
1549
1550 #if defined(CONFIG_X86_SMP) || defined(CONFIG_X86_64)
1551         /* are we being called early in kernel startup? */
1552         if (early_per_cpu_ptr(x86_cpu_to_apicid)) {
1553                 u16 *cpu_to_apicid = early_per_cpu_ptr(x86_cpu_to_apicid);
1554                 u16 *bios_cpu_apicid = early_per_cpu_ptr(x86_bios_cpu_apicid);
1555
1556                 cpu_to_apicid[cpu] = apicid;
1557                 bios_cpu_apicid[cpu] = apicid;
1558         } else {
1559                 per_cpu(x86_cpu_to_apicid, cpu) = apicid;
1560                 per_cpu(x86_bios_cpu_apicid, cpu) = apicid;
1561         }
1562 #endif
1563
1564         cpu_set(cpu, cpu_possible_map);
1565         cpu_set(cpu, cpu_present_map);
1566 }
1567
1568 /*
1569  * Power management
1570  */
1571 #ifdef CONFIG_PM
1572
1573 static struct {
1574         /*
1575          * 'active' is true if the local APIC was enabled by us and
1576          * not the BIOS; this signifies that we are also responsible
1577          * for disabling it before entering apm/acpi suspend
1578          */
1579         int active;
1580         /* r/w apic fields */
1581         unsigned int apic_id;
1582         unsigned int apic_taskpri;
1583         unsigned int apic_ldr;
1584         unsigned int apic_dfr;
1585         unsigned int apic_spiv;
1586         unsigned int apic_lvtt;
1587         unsigned int apic_lvtpc;
1588         unsigned int apic_lvt0;
1589         unsigned int apic_lvt1;
1590         unsigned int apic_lvterr;
1591         unsigned int apic_tmict;
1592         unsigned int apic_tdcr;
1593         unsigned int apic_thmr;
1594 } apic_pm_state;
1595
1596 static int lapic_suspend(struct sys_device *dev, pm_message_t state)
1597 {
1598         unsigned long flags;
1599         int maxlvt;
1600
1601         if (!apic_pm_state.active)
1602                 return 0;
1603
1604         maxlvt = lapic_get_maxlvt();
1605
1606         apic_pm_state.apic_id = apic_read(APIC_ID);
1607         apic_pm_state.apic_taskpri = apic_read(APIC_TASKPRI);
1608         apic_pm_state.apic_ldr = apic_read(APIC_LDR);
1609         apic_pm_state.apic_dfr = apic_read(APIC_DFR);
1610         apic_pm_state.apic_spiv = apic_read(APIC_SPIV);
1611         apic_pm_state.apic_lvtt = apic_read(APIC_LVTT);
1612         if (maxlvt >= 4)
1613                 apic_pm_state.apic_lvtpc = apic_read(APIC_LVTPC);
1614         apic_pm_state.apic_lvt0 = apic_read(APIC_LVT0);
1615         apic_pm_state.apic_lvt1 = apic_read(APIC_LVT1);
1616         apic_pm_state.apic_lvterr = apic_read(APIC_LVTERR);
1617         apic_pm_state.apic_tmict = apic_read(APIC_TMICT);
1618         apic_pm_state.apic_tdcr = apic_read(APIC_TDCR);
1619 #if defined(CONFIG_X86_MCE_P4THERMAL) || defined(CONFIG_X86_MCE_INTEL)
1620         if (maxlvt >= 5)
1621                 apic_pm_state.apic_thmr = apic_read(APIC_LVTTHMR);
1622 #endif
1623
1624         local_irq_save(flags);
1625         disable_local_APIC();
1626         local_irq_restore(flags);
1627         return 0;
1628 }
1629
1630 static int lapic_resume(struct sys_device *dev)
1631 {
1632         unsigned int l, h;
1633         unsigned long flags;
1634         int maxlvt;
1635
1636         if (!apic_pm_state.active)
1637                 return 0;
1638
1639         maxlvt = lapic_get_maxlvt();
1640
1641         local_irq_save(flags);
1642
1643 #ifdef CONFIG_X86_64
1644         if (x2apic)
1645                 enable_x2apic();
1646         else
1647 #endif
1648         {
1649                 /*
1650                  * Make sure the APICBASE points to the right address
1651                  *
1652                  * FIXME! This will be wrong if we ever support suspend on
1653                  * SMP! We'll need to do this as part of the CPU restore!
1654                  */
1655                 rdmsr(MSR_IA32_APICBASE, l, h);
1656                 l &= ~MSR_IA32_APICBASE_BASE;
1657                 l |= MSR_IA32_APICBASE_ENABLE | mp_lapic_addr;
1658                 wrmsr(MSR_IA32_APICBASE, l, h);
1659         }
1660
1661         apic_write(APIC_LVTERR, ERROR_APIC_VECTOR | APIC_LVT_MASKED);
1662         apic_write(APIC_ID, apic_pm_state.apic_id);
1663         apic_write(APIC_DFR, apic_pm_state.apic_dfr);
1664         apic_write(APIC_LDR, apic_pm_state.apic_ldr);
1665         apic_write(APIC_TASKPRI, apic_pm_state.apic_taskpri);
1666         apic_write(APIC_SPIV, apic_pm_state.apic_spiv);
1667         apic_write(APIC_LVT0, apic_pm_state.apic_lvt0);
1668         apic_write(APIC_LVT1, apic_pm_state.apic_lvt1);
1669 #if defined(CONFIG_X86_MCE_P4THERMAL) || defined(CONFIG_X86_MCE_INTEL)
1670         if (maxlvt >= 5)
1671                 apic_write(APIC_LVTTHMR, apic_pm_state.apic_thmr);
1672 #endif
1673         if (maxlvt >= 4)
1674                 apic_write(APIC_LVTPC, apic_pm_state.apic_lvtpc);
1675         apic_write(APIC_LVTT, apic_pm_state.apic_lvtt);
1676         apic_write(APIC_TDCR, apic_pm_state.apic_tdcr);
1677         apic_write(APIC_TMICT, apic_pm_state.apic_tmict);
1678         apic_write(APIC_ESR, 0);
1679         apic_read(APIC_ESR);
1680         apic_write(APIC_LVTERR, apic_pm_state.apic_lvterr);
1681         apic_write(APIC_ESR, 0);
1682         apic_read(APIC_ESR);
1683
1684         local_irq_restore(flags);
1685
1686         return 0;
1687 }
1688
1689 /*
1690  * This device has no shutdown method - fully functioning local APICs
1691  * are needed on every CPU up until machine_halt/restart/poweroff.
1692  */
1693
1694 static struct sysdev_class lapic_sysclass = {
1695         .name           = "lapic",
1696         .resume         = lapic_resume,
1697         .suspend        = lapic_suspend,
1698 };
1699
1700 static struct sys_device device_lapic = {
1701         .id     = 0,
1702         .cls    = &lapic_sysclass,
1703 };
1704
1705 static void __devinit apic_pm_activate(void)
1706 {
1707         apic_pm_state.active = 1;
1708 }
1709
1710 static int __init init_lapic_sysfs(void)
1711 {
1712         int error;
1713
1714         if (!cpu_has_apic)
1715                 return 0;
1716         /* XXX: remove suspend/resume procs if !apic_pm_state.active? */
1717
1718         error = sysdev_class_register(&lapic_sysclass);
1719         if (!error)
1720                 error = sysdev_register(&device_lapic);
1721         return error;
1722 }
1723 device_initcall(init_lapic_sysfs);
1724
1725 #else   /* CONFIG_PM */
1726
1727 static void apic_pm_activate(void) { }
1728
1729 #endif  /* CONFIG_PM */
1730
1731 /*
1732  * APIC command line parameters
1733  */
1734 static int __init parse_lapic(char *arg)
1735 {
1736         force_enable_local_apic = 1;
1737         return 0;
1738 }
1739 early_param("lapic", parse_lapic);
1740
1741 static int __init setup_disableapic(char *arg)
1742 {
1743         disable_apic = 1;
1744         setup_clear_cpu_cap(X86_FEATURE_APIC);
1745         return 0;
1746 }
1747 early_param("disableapic", setup_disableapic);
1748
1749 /* same as disableapic, for compatibility */
1750 static int __init setup_nolapic(char *arg)
1751 {
1752         return setup_disableapic(arg);
1753 }
1754 early_param("nolapic", setup_nolapic);
1755
1756 static int __init parse_lapic_timer_c2_ok(char *arg)
1757 {
1758         local_apic_timer_c2_ok = 1;
1759         return 0;
1760 }
1761 early_param("lapic_timer_c2_ok", parse_lapic_timer_c2_ok);
1762
1763 static int __init parse_disable_apic_timer(char *arg)
1764 {
1765         disable_apic_timer = 1;
1766         return 0;
1767 }
1768 early_param("noapictimer", parse_disable_apic_timer);
1769
1770 static int __init parse_nolapic_timer(char *arg)
1771 {
1772         disable_apic_timer = 1;
1773         return 0;
1774 }
1775 early_param("nolapic_timer", parse_nolapic_timer);
1776
1777 static int __init apic_set_verbosity(char *arg)
1778 {
1779         if (!arg)  {
1780 #ifdef CONFIG_X86_64
1781                 skip_ioapic_setup = 0;
1782                 ioapic_force = 1;
1783                 return 0;
1784 #endif
1785                 return -EINVAL;
1786         }
1787
1788         if (strcmp("debug", arg) == 0)
1789                 apic_verbosity = APIC_DEBUG;
1790         else if (strcmp("verbose", arg) == 0)
1791                 apic_verbosity = APIC_VERBOSE;
1792         else {
1793                 printk(KERN_WARNING "APIC Verbosity level %s not recognised"
1794                         " use apic=verbose or apic=debug\n", arg);
1795                 return -EINVAL;
1796         }
1797
1798         return 0;
1799 }
1800 early_param("apic", apic_set_verbosity);
1801
1802 static int __init lapic_insert_resource(void)
1803 {
1804         if (!apic_phys)
1805                 return -1;
1806
1807         /* Put local APIC into the resource map. */
1808         lapic_resource.start = apic_phys;
1809         lapic_resource.end = lapic_resource.start + PAGE_SIZE - 1;
1810         insert_resource(&iomem_resource, &lapic_resource);
1811
1812         return 0;
1813 }
1814
1815 /*
1816  * need call insert after e820_reserve_resources()
1817  * that is using request_resource
1818  */
1819 late_initcall(lapic_insert_resource);