arch/x86/kernel/apic/io_apic.c

   1 /*
   2  *      Intel IO-APIC support for multi-Pentium hosts.
   3  *
   4  *      Copyright (C) 1997, 1998, 1999, 2000, 2009 Ingo Molnar, Hajnalka Szabo
   5  *
   6  *      Many thanks to Stig Venaas for trying out countless experimental
   7  *      patches and reporting/debugging problems patiently!
   8  *
   9  *      (c) 1999, Multiple IO-APIC support, developed by
  10  *      Ken-ichi Yaku <yaku@css1.kbnes.nec.co.jp> and
  11  *      Hidemi Kishimoto <kisimoto@css1.kbnes.nec.co.jp>,
  12  *      further tested and cleaned up by Zach Brown <zab@redhat.com>
  13  *      and Ingo Molnar <mingo@redhat.com>
  14  *
  15  *      Fixes
  16  *      Maciej W. Rozycki       :       Bits for genuine 82489DX APICs;
  17  *                                      thanks to Eric Gilmore
  18  *                                      and Rolf G. Tews
  19  *                                      for testing these extensively
  20  *      Paul Diefenbaugh        :       Added full ACPI support
  21  */
  22
  23 #include <linux/mm.h>
  24 #include <linux/interrupt.h>
  25 #include <linux/init.h>
  26 #include <linux/delay.h>
  27 #include <linux/sched.h>
  28 #include <linux/pci.h>
  29 #include <linux/mc146818rtc.h>
  30 #include <linux/compiler.h>
  31 #include <linux/acpi.h>
  32 #include <linux/module.h>
  33 #include <linux/sysdev.h>
  34 #include <linux/msi.h>
  35 #include <linux/htirq.h>
  36 #include <linux/freezer.h>
  37 #include <linux/kthread.h>
  38 #include <linux/jiffies.h>      /* time_after() */
  39 #include <linux/slab.h>
  40 #ifdef CONFIG_ACPI
  41 #include <acpi/acpi_bus.h>
  42 #endif
  43 #include <linux/bootmem.h>
  44 #include <linux/dmar.h>
  45 #include <linux/hpet.h>
  46
  47 #include <asm/idle.h>
  48 #include <asm/io.h>
  49 #include <asm/smp.h>
  50 #include <asm/cpu.h>
  51 #include <asm/desc.h>
  52 #include <asm/proto.h>
  53 #include <asm/acpi.h>
  54 #include <asm/dma.h>
  55 #include <asm/timer.h>
  56 #include <asm/i8259.h>
  57 #include <asm/nmi.h>
  58 #include <asm/msidef.h>
  59 #include <asm/hypertransport.h>
  60 #include <asm/setup.h>
  61 #include <asm/irq_remapping.h>
  62 #include <asm/hpet.h>
  63 #include <asm/hw_irq.h>
  64
  65 #include <asm/apic.h>
  66
  67 #define __apicdebuginit(type) static type __init
  68 #define for_each_irq_pin(entry, head) \
  69         for (entry = head; entry; entry = entry->next)
  70
  71 /*
  72  *      Is the SiS APIC rmw bug present ?
  73  *      -1 = don't know, 0 = no, 1 = yes
  74  */
  75 int sis_apic_bug = -1;
  76
  77 static DEFINE_RAW_SPINLOCK(ioapic_lock);
  78 static DEFINE_RAW_SPINLOCK(vector_lock);
  79
  80 /*
  81  * # of IRQ routing registers
  82  */
  83 int nr_ioapic_registers[MAX_IO_APICS];
  84
  85 /* I/O APIC entries */
  86 struct mpc_ioapic mp_ioapics[MAX_IO_APICS];
  87 int nr_ioapics;
  88
  89 /* IO APIC gsi routing info */
  90 struct mp_ioapic_gsi  mp_gsi_routing[MAX_IO_APICS];
  91
  92 /* The one past the highest gsi number used */
  93 u32 gsi_top;
  94
  95 /* MP IRQ source entries */
  96 struct mpc_intsrc mp_irqs[MAX_IRQ_SOURCES];
  97
  98 /* # of MP IRQ source entries */
  99 int mp_irq_entries;
 100
 101 /* GSI interrupts */
 102 static int nr_irqs_gsi = NR_IRQS_LEGACY;
 103
 104 #if defined (CONFIG_MCA) || defined (CONFIG_EISA)
 105 int mp_bus_id_to_type[MAX_MP_BUSSES];
 106 #endif
 107
 108 DECLARE_BITMAP(mp_bus_not_pci, MAX_MP_BUSSES);
 109
 110 int skip_ioapic_setup;
 111
 112 void arch_disable_smp_support(void)
 113 {
 114 #ifdef CONFIG_PCI
 115         noioapicquirk = 1;
 116         noioapicreroute = -1;
 117 #endif
 118         skip_ioapic_setup = 1;
 119 }
 120
 121 static int __init parse_noapic(char *str)
 122 {
 123         /* disable IO-APIC */
 124         arch_disable_smp_support();
 125         return 0;
 126 }
 127 early_param("noapic", parse_noapic);
 128
 129 struct irq_pin_list {
 130         int apic, pin;
 131         struct irq_pin_list *next;
 132 };
 133
 134 static struct irq_pin_list *alloc_irq_pin_list(int node)
 135 {
 136         return kzalloc_node(sizeof(struct irq_pin_list), GFP_KERNEL, node);
 137 }
 138
 139 /* irq_cfg is indexed by the sum of all RTEs in all I/O APICs. */
 140 #ifdef CONFIG_SPARSE_IRQ
 141 static struct irq_cfg irq_cfgx[NR_IRQS_LEGACY];
 142 #else
 143 static struct irq_cfg irq_cfgx[NR_IRQS];
 144 #endif
 145
 146 int __init arch_early_irq_init(void)
 147 {
 148         struct irq_cfg *cfg;
 149         int count, node, i;
 150
 151         if (!legacy_pic->nr_legacy_irqs) {
 152                 nr_irqs_gsi = 0;
 153                 io_apic_irqs = ~0UL;
 154         }
 155
 156         cfg = irq_cfgx;
 157         count = ARRAY_SIZE(irq_cfgx);
 158         node = cpu_to_node(0);
 159
 160         /* Make sure the legacy interrupts are marked in the bitmap */
 161         irq_reserve_irqs(0, legacy_pic->nr_legacy_irqs);
 162
 163         for (i = 0; i < count; i++) {
 164                 set_irq_chip_data(i, &cfg[i]);
 165                 zalloc_cpumask_var_node(&cfg[i].domain, GFP_KERNEL, node);
 166                 zalloc_cpumask_var_node(&cfg[i].old_domain, GFP_KERNEL, node);
 167                 /*
 168                  * For legacy IRQ's, start with assigning irq0 to irq15 to
 169                  * IRQ0_VECTOR to IRQ15_VECTOR on cpu 0.
 170                  */
 171                 if (i < legacy_pic->nr_legacy_irqs) {
 172                         cfg[i].vector = IRQ0_VECTOR + i;
 173                         cpumask_set_cpu(0, cfg[i].domain);
 174                 }
 175         }
 176
 177         return 0;
 178 }
 179
 180 #ifdef CONFIG_SPARSE_IRQ
 181 static struct irq_cfg *irq_cfg(unsigned int irq)
 182 {
 183         return get_irq_chip_data(irq);
 184 }
 185
 186 static struct irq_cfg *alloc_irq_cfg(unsigned int irq, int node)
 187 {
 188         struct irq_cfg *cfg;
 189
 190         cfg = kzalloc_node(sizeof(*cfg), GFP_KERNEL, node);
 191         if (!cfg)
 192                 return NULL;
 193         if (!zalloc_cpumask_var_node(&cfg->domain, GFP_KERNEL, node))
 194                 goto out_cfg;
 195         if (!zalloc_cpumask_var_node(&cfg->old_domain, GFP_KERNEL, node))
 196                 goto out_domain;
 197         return cfg;
 198 out_domain:
 199         free_cpumask_var(cfg->domain);
 200 out_cfg:
 201         kfree(cfg);
 202         return NULL;
 203 }
 204
 205 static void free_irq_cfg(unsigned int at, struct irq_cfg *cfg)
 206 {
 207         if (!cfg)
 208                 return;
 209         set_irq_chip_data(at, NULL);
 210         free_cpumask_var(cfg->domain);
 211         free_cpumask_var(cfg->old_domain);
 212         kfree(cfg);
 213 }
 214
 215 #else
 216
 217 struct irq_cfg *irq_cfg(unsigned int irq)
 218 {
 219         return irq < nr_irqs ? irq_cfgx + irq : NULL;
 220 }
 221
 222 static struct irq_cfg *alloc_irq_cfg(unsigned int irq, int node)
 223 {
 224         return irq_cfgx + irq;
 225 }
 226
 227 static inline void free_irq_cfg(unsigned int at, struct irq_cfg *cfg) { }
 228
 229 #endif
 230
 231 static struct irq_cfg *alloc_irq_and_cfg_at(unsigned int at, int node)
 232 {
 233         int res = irq_alloc_desc_at(at, node);
 234         struct irq_cfg *cfg;
 235
 236         if (res < 0) {
 237                 if (res != -EEXIST)
 238                         return NULL;
 239                 cfg = get_irq_chip_data(at);
 240                 if (cfg)
 241                         return cfg;
 242         }
 243
 244         cfg = alloc_irq_cfg(at, node);
 245         if (cfg)
 246                 set_irq_chip_data(at, cfg);
 247         else
 248                 irq_free_desc(at);
 249         return cfg;
 250 }
 251
 252 static int alloc_irq_from(unsigned int from, int node)
 253 {
 254         return irq_alloc_desc_from(from, node);
 255 }
 256
 257 static void free_irq_at(unsigned int at, struct irq_cfg *cfg)
 258 {
 259         free_irq_cfg(at, cfg);
 260         irq_free_desc(at);
 261 }
 262
 263 struct io_apic {
 264         unsigned int index;
 265         unsigned int unused[3];
 266         unsigned int data;
 267         unsigned int unused2[11];
 268         unsigned int eoi;
 269 };
 270
 271 static __attribute_const__ struct io_apic __iomem *io_apic_base(int idx)
 272 {
 273         return (void __iomem *) __fix_to_virt(FIX_IO_APIC_BASE_0 + idx)
 274                 + (mp_ioapics[idx].apicaddr & ~PAGE_MASK);
 275 }
 276
 277 static inline void io_apic_eoi(unsigned int apic, unsigned int vector)
 278 {
 279         struct io_apic __iomem *io_apic = io_apic_base(apic);
 280         writel(vector, &io_apic->eoi);
 281 }
 282
 283 static inline unsigned int io_apic_read(unsigned int apic, unsigned int reg)
 284 {
 285         struct io_apic __iomem *io_apic = io_apic_base(apic);
 286         writel(reg, &io_apic->index);
 287         return readl(&io_apic->data);
 288 }
 289
 290 static inline void io_apic_write(unsigned int apic, unsigned int reg, unsigned int value)
 291 {
 292         struct io_apic __iomem *io_apic = io_apic_base(apic);
 293         writel(reg, &io_apic->index);
 294         writel(value, &io_apic->data);
 295 }
 296
 297 /*
 298  * Re-write a value: to be used for read-modify-write
 299  * cycles where the read already set up the index register.
 300  *
 301  * Older SiS APIC requires we rewrite the index register
 302  */
 303 static inline void io_apic_modify(unsigned int apic, unsigned int reg, unsigned int value)
 304 {
 305         struct io_apic __iomem *io_apic = io_apic_base(apic);
 306
 307         if (sis_apic_bug)
 308                 writel(reg, &io_apic->index);
 309         writel(value, &io_apic->data);
 310 }
 311
 312 static bool io_apic_level_ack_pending(struct irq_cfg *cfg)
 313 {
 314         struct irq_pin_list *entry;
 315         unsigned long flags;
 316
 317         raw_spin_lock_irqsave(&ioapic_lock, flags);
 318         for_each_irq_pin(entry, cfg->irq_2_pin) {
 319                 unsigned int reg;
 320                 int pin;
 321
 322                 pin = entry->pin;
 323                 reg = io_apic_read(entry->apic, 0x10 + pin*2);
 324                 /* Is the remote IRR bit set? */
 325                 if (reg & IO_APIC_REDIR_REMOTE_IRR) {
 326                         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
 327                         return true;
 328                 }
 329         }
 330         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
 331
 332         return false;
 333 }
 334
 335 union entry_union {
 336         struct { u32 w1, w2; };
 337         struct IO_APIC_route_entry entry;
 338 };
 339
 340 static struct IO_APIC_route_entry ioapic_read_entry(int apic, int pin)
 341 {
 342         union entry_union eu;
 343         unsigned long flags;
 344         raw_spin_lock_irqsave(&ioapic_lock, flags);
 345         eu.w1 = io_apic_read(apic, 0x10 + 2 * pin);
 346         eu.w2 = io_apic_read(apic, 0x11 + 2 * pin);
 347         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
 348         return eu.entry;
 349 }
 350
 351 /*
 352  * When we write a new IO APIC routing entry, we need to write the high
 353  * word first! If the mask bit in the low word is clear, we will enable
 354  * the interrupt, and we need to make sure the entry is fully populated
 355  * before that happens.
 356  */
 357 static void
 358 __ioapic_write_entry(int apic, int pin, struct IO_APIC_route_entry e)
 359 {
 360         union entry_union eu = {{0, 0}};
 361
 362         eu.entry = e;
 363         io_apic_write(apic, 0x11 + 2*pin, eu.w2);
 364         io_apic_write(apic, 0x10 + 2*pin, eu.w1);
 365 }
 366
 367 static void ioapic_write_entry(int apic, int pin, struct IO_APIC_route_entry e)
 368 {
 369         unsigned long flags;
 370         raw_spin_lock_irqsave(&ioapic_lock, flags);
 371         __ioapic_write_entry(apic, pin, e);
 372         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
 373 }
 374
 375 /*
 376  * When we mask an IO APIC routing entry, we need to write the low
 377  * word first, in order to set the mask bit before we change the
 378  * high bits!
 379  */
 380 static void ioapic_mask_entry(int apic, int pin)
 381 {
 382         unsigned long flags;
 383         union entry_union eu = { .entry.mask = 1 };
 384
 385         raw_spin_lock_irqsave(&ioapic_lock, flags);
 386         io_apic_write(apic, 0x10 + 2*pin, eu.w1);
 387         io_apic_write(apic, 0x11 + 2*pin, eu.w2);
 388         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
 389 }
 390
 391 /*
 392  * The common case is 1:1 IRQ<->pin mappings. Sometimes there are
 393  * shared ISA-space IRQs, so we have to support them. We are super
 394  * fast in the common case, and fast for shared ISA-space IRQs.
 395  */
 396 static int
 397 __add_pin_to_irq_node(struct irq_cfg *cfg, int node, int apic, int pin)
 398 {
 399         struct irq_pin_list **last, *entry;
 400
 401         /* don't allow duplicates */
 402         last = &cfg->irq_2_pin;
 403         for_each_irq_pin(entry, cfg->irq_2_pin) {
 404                 if (entry->apic == apic && entry->pin == pin)
 405                         return 0;
 406                 last = &entry->next;
 407         }
 408
 409         entry = alloc_irq_pin_list(node);
 410         if (!entry) {
 411                 printk(KERN_ERR "can not alloc irq_pin_list (%d,%d,%d)\n",
 412                                 node, apic, pin);
 413                 return -ENOMEM;
 414         }
 415         entry->apic = apic;
 416         entry->pin = pin;
 417
 418         *last = entry;
 419         return 0;
 420 }
 421
 422 static void add_pin_to_irq_node(struct irq_cfg *cfg, int node, int apic, int pin)
 423 {
 424         if (__add_pin_to_irq_node(cfg, node, apic, pin))
 425                 panic("IO-APIC: failed to add irq-pin. Can not proceed\n");
 426 }
 427
 428 /*
 429  * Reroute an IRQ to a different pin.
 430  */
 431 static void __init replace_pin_at_irq_node(struct irq_cfg *cfg, int node,
 432                                            int oldapic, int oldpin,
 433                                            int newapic, int newpin)
 434 {
 435         struct irq_pin_list *entry;
 436
 437         for_each_irq_pin(entry, cfg->irq_2_pin) {
 438                 if (entry->apic == oldapic && entry->pin == oldpin) {
 439                         entry->apic = newapic;
 440                         entry->pin = newpin;
 441                         /* every one is different, right? */
 442                         return;
 443                 }
 444         }
 445
 446         /* old apic/pin didn't exist, so just add new ones */
 447         add_pin_to_irq_node(cfg, node, newapic, newpin);
 448 }
 449
 450 static void __io_apic_modify_irq(struct irq_pin_list *entry,
 451                                  int mask_and, int mask_or,
 452                                  void (*final)(struct irq_pin_list *entry))
 453 {
 454         unsigned int reg, pin;
 455
 456         pin = entry->pin;
 457         reg = io_apic_read(entry->apic, 0x10 + pin * 2);
 458         reg &= mask_and;
 459         reg |= mask_or;
 460         io_apic_modify(entry->apic, 0x10 + pin * 2, reg);
 461         if (final)
 462                 final(entry);
 463 }
 464
 465 static void io_apic_modify_irq(struct irq_cfg *cfg,
 466                                int mask_and, int mask_or,
 467                                void (*final)(struct irq_pin_list *entry))
 468 {
 469         struct irq_pin_list *entry;
 470
 471         for_each_irq_pin(entry, cfg->irq_2_pin)
 472                 __io_apic_modify_irq(entry, mask_and, mask_or, final);
 473 }
 474
 475 static void __mask_and_edge_IO_APIC_irq(struct irq_pin_list *entry)
 476 {
 477         __io_apic_modify_irq(entry, ~IO_APIC_REDIR_LEVEL_TRIGGER,
 478                              IO_APIC_REDIR_MASKED, NULL);
 479 }
 480
 481 static void __unmask_and_level_IO_APIC_irq(struct irq_pin_list *entry)
 482 {
 483         __io_apic_modify_irq(entry, ~IO_APIC_REDIR_MASKED,
 484                              IO_APIC_REDIR_LEVEL_TRIGGER, NULL);
 485 }
 486
 487 static void io_apic_sync(struct irq_pin_list *entry)
 488 {
 489         /*
 490          * Synchronize the IO-APIC and the CPU by doing
 491          * a dummy read from the IO-APIC
 492          */
 493         struct io_apic __iomem *io_apic;
 494         io_apic = io_apic_base(entry->apic);
 495         readl(&io_apic->data);
 496 }
 497
 498 static void mask_ioapic(struct irq_cfg *cfg)
 499 {
 500         unsigned long flags;
 501
 502         raw_spin_lock_irqsave(&ioapic_lock, flags);
 503         io_apic_modify_irq(cfg, ~0, IO_APIC_REDIR_MASKED, &io_apic_sync);
 504         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
 505 }
 506
 507 static void mask_ioapic_irq(struct irq_data *data)
 508 {
 509         mask_ioapic(data->chip_data);
 510 }
 511
 512 static void __unmask_ioapic(struct irq_cfg *cfg)
 513 {
 514         io_apic_modify_irq(cfg, ~IO_APIC_REDIR_MASKED, 0, NULL);
 515 }
 516
 517 static void unmask_ioapic(struct irq_cfg *cfg)
 518 {
 519         unsigned long flags;
 520
 521         raw_spin_lock_irqsave(&ioapic_lock, flags);
 522         __unmask_ioapic(cfg);
 523         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
 524 }
 525
 526 static void unmask_ioapic_irq(struct irq_data *data)
 527 {
 528         unmask_ioapic(data->chip_data);
 529 }
 530
 531 static void clear_IO_APIC_pin(unsigned int apic, unsigned int pin)
 532 {
 533         struct IO_APIC_route_entry entry;
 534
 535         /* Check delivery_mode to be sure we're not clearing an SMI pin */
 536         entry = ioapic_read_entry(apic, pin);
 537         if (entry.delivery_mode == dest_SMI)
 538                 return;
 539         /*
 540          * Disable it in the IO-APIC irq-routing table:
 541          */
 542         ioapic_mask_entry(apic, pin);
 543 }
 544
 545 static void clear_IO_APIC (void)
 546 {
 547         int apic, pin;
 548
 549         for (apic = 0; apic < nr_ioapics; apic++)
 550                 for (pin = 0; pin < nr_ioapic_registers[apic]; pin++)
 551                         clear_IO_APIC_pin(apic, pin);
 552 }
 553
 554 #ifdef CONFIG_X86_32
 555 /*
 556  * support for broken MP BIOSs, enables hand-redirection of PIRQ0-7 to
 557  * specific CPU-side IRQs.
 558  */
 559
 560 #define MAX_PIRQS 8
 561 static int pirq_entries[MAX_PIRQS] = {
 562         [0 ... MAX_PIRQS - 1] = -1
 563 };
 564
 565 static int __init ioapic_pirq_setup(char *str)
 566 {
 567         int i, max;
 568         int ints[MAX_PIRQS+1];
 569
 570         get_options(str, ARRAY_SIZE(ints), ints);
 571
 572         apic_printk(APIC_VERBOSE, KERN_INFO
 573                         "PIRQ redirection, working around broken MP-BIOS.\n");
 574         max = MAX_PIRQS;
 575         if (ints[0] < MAX_PIRQS)
 576                 max = ints[0];
 577
 578         for (i = 0; i < max; i++) {
 579                 apic_printk(APIC_VERBOSE, KERN_DEBUG
 580                                 "... PIRQ%d -> IRQ %d\n", i, ints[i+1]);
 581                 /*
 582                  * PIRQs are mapped upside down, usually.
 583                  */
 584                 pirq_entries[MAX_PIRQS-i-1] = ints[i+1];
 585         }
 586         return 1;
 587 }
 588
 589 __setup("pirq=", ioapic_pirq_setup);
 590 #endif /* CONFIG_X86_32 */
 591
 592 struct IO_APIC_route_entry **alloc_ioapic_entries(void)
 593 {
 594         int apic;
 595         struct IO_APIC_route_entry **ioapic_entries;
 596
 597         ioapic_entries = kzalloc(sizeof(*ioapic_entries) * nr_ioapics,
 598                                 GFP_KERNEL);
 599         if (!ioapic_entries)
 600                 return 0;
 601
 602         for (apic = 0; apic < nr_ioapics; apic++) {
 603                 ioapic_entries[apic] =
 604                         kzalloc(sizeof(struct IO_APIC_route_entry) *
 605                                 nr_ioapic_registers[apic], GFP_KERNEL);
 606                 if (!ioapic_entries[apic])
 607                         goto nomem;
 608         }
 609
 610         return ioapic_entries;
 611
 612 nomem:
 613         while (--apic >= 0)
 614                 kfree(ioapic_entries[apic]);
 615         kfree(ioapic_entries);
 616
 617         return 0;
 618 }
 619
 620 /*
 621  * Saves all the IO-APIC RTE's
 622  */
 623 int save_IO_APIC_setup(struct IO_APIC_route_entry **ioapic_entries)
 624 {
 625         int apic, pin;
 626
 627         if (!ioapic_entries)
 628                 return -ENOMEM;
 629
 630         for (apic = 0; apic < nr_ioapics; apic++) {
 631                 if (!ioapic_entries[apic])
 632                         return -ENOMEM;
 633
 634                 for (pin = 0; pin < nr_ioapic_registers[apic]; pin++)
 635                         ioapic_entries[apic][pin] =
 636                                 ioapic_read_entry(apic, pin);
 637         }
 638
 639         return 0;
 640 }
 641
 642 /*
 643  * Mask all IO APIC entries.
 644  */
 645 void mask_IO_APIC_setup(struct IO_APIC_route_entry **ioapic_entries)
 646 {
 647         int apic, pin;
 648
 649         if (!ioapic_entries)
 650                 return;
 651
 652         for (apic = 0; apic < nr_ioapics; apic++) {
 653                 if (!ioapic_entries[apic])
 654                         break;
 655
 656                 for (pin = 0; pin < nr_ioapic_registers[apic]; pin++) {
 657                         struct IO_APIC_route_entry entry;
 658
 659                         entry = ioapic_entries[apic][pin];
 660                         if (!entry.mask) {
 661                                 entry.mask = 1;
 662                                 ioapic_write_entry(apic, pin, entry);
 663                         }
 664                 }
 665         }
 666 }
 667
 668 /*
 669  * Restore IO APIC entries which was saved in ioapic_entries.
 670  */
 671 int restore_IO_APIC_setup(struct IO_APIC_route_entry **ioapic_entries)
 672 {
 673         int apic, pin;
 674
 675         if (!ioapic_entries)
 676                 return -ENOMEM;
 677
 678         for (apic = 0; apic < nr_ioapics; apic++) {
 679                 if (!ioapic_entries[apic])
 680                         return -ENOMEM;
 681
 682                 for (pin = 0; pin < nr_ioapic_registers[apic]; pin++)
 683                         ioapic_write_entry(apic, pin,
 684                                         ioapic_entries[apic][pin]);
 685         }
 686         return 0;
 687 }
 688
 689 void free_ioapic_entries(struct IO_APIC_route_entry **ioapic_entries)
 690 {
 691         int apic;
 692
 693         for (apic = 0; apic < nr_ioapics; apic++)
 694                 kfree(ioapic_entries[apic]);
 695
 696         kfree(ioapic_entries);
 697 }
 698
 699 /*
 700  * Find the IRQ entry number of a certain pin.
 701  */
 702 static int find_irq_entry(int apic, int pin, int type)
 703 {
 704         int i;
 705
 706         for (i = 0; i < mp_irq_entries; i++)
 707                 if (mp_irqs[i].irqtype == type &&
 708                     (mp_irqs[i].dstapic == mp_ioapics[apic].apicid ||
 709                      mp_irqs[i].dstapic == MP_APIC_ALL) &&
 710                     mp_irqs[i].dstirq == pin)
 711                         return i;
 712
 713         return -1;
 714 }
 715
 716 /*
 717  * Find the pin to which IRQ[irq] (ISA) is connected
 718  */
 719 static int __init find_isa_irq_pin(int irq, int type)
 720 {
 721         int i;
 722
 723         for (i = 0; i < mp_irq_entries; i++) {
 724                 int lbus = mp_irqs[i].srcbus;
 725
 726                 if (test_bit(lbus, mp_bus_not_pci) &&
 727                     (mp_irqs[i].irqtype == type) &&
 728                     (mp_irqs[i].srcbusirq == irq))
 729
 730                         return mp_irqs[i].dstirq;
 731         }
 732         return -1;
 733 }
 734
 735 static int __init find_isa_irq_apic(int irq, int type)
 736 {
 737         int i;
 738
 739         for (i = 0; i < mp_irq_entries; i++) {
 740                 int lbus = mp_irqs[i].srcbus;
 741
 742                 if (test_bit(lbus, mp_bus_not_pci) &&
 743                     (mp_irqs[i].irqtype == type) &&
 744                     (mp_irqs[i].srcbusirq == irq))
 745                         break;
 746         }
 747         if (i < mp_irq_entries) {
 748                 int apic;
 749                 for(apic = 0; apic < nr_ioapics; apic++) {
 750                         if (mp_ioapics[apic].apicid == mp_irqs[i].dstapic)
 751                                 return apic;
 752                 }
 753         }
 754
 755         return -1;
 756 }
 757
 758 #if defined(CONFIG_EISA) || defined(CONFIG_MCA)
 759 /*
 760  * EISA Edge/Level control register, ELCR
 761  */
 762 static int EISA_ELCR(unsigned int irq)
 763 {
 764         if (irq < legacy_pic->nr_legacy_irqs) {
 765                 unsigned int port = 0x4d0 + (irq >> 3);
 766                 return (inb(port) >> (irq & 7)) & 1;
 767         }
 768         apic_printk(APIC_VERBOSE, KERN_INFO
 769                         "Broken MPtable reports ISA irq %d\n", irq);
 770         return 0;
 771 }
 772
 773 #endif
 774
 775 /* ISA interrupts are always polarity zero edge triggered,
 776  * when listed as conforming in the MP table. */
 777
 778 #define default_ISA_trigger(idx)        (0)
 779 #define default_ISA_polarity(idx)       (0)
 780
 781 /* EISA interrupts are always polarity zero and can be edge or level
 782  * trigger depending on the ELCR value.  If an interrupt is listed as
 783  * EISA conforming in the MP table, that means its trigger type must
 784  * be read in from the ELCR */
 785
 786 #define default_EISA_trigger(idx)       (EISA_ELCR(mp_irqs[idx].srcbusirq))
 787 #define default_EISA_polarity(idx)      default_ISA_polarity(idx)
 788
 789 /* PCI interrupts are always polarity one level triggered,
 790  * when listed as conforming in the MP table. */
 791
 792 #define default_PCI_trigger(idx)        (1)
 793 #define default_PCI_polarity(idx)       (1)
 794
 795 /* MCA interrupts are always polarity zero level triggered,
 796  * when listed as conforming in the MP table. */
 797
 798 #define default_MCA_trigger(idx)        (1)
 799 #define default_MCA_polarity(idx)       default_ISA_polarity(idx)
 800
 801 static int MPBIOS_polarity(int idx)
 802 {
 803         int bus = mp_irqs[idx].srcbus;
 804         int polarity;
 805
 806         /*
 807          * Determine IRQ line polarity (high active or low active):
 808          */
 809         switch (mp_irqs[idx].irqflag & 3)
 810         {
 811                 case 0: /* conforms, ie. bus-type dependent polarity */
 812                         if (test_bit(bus, mp_bus_not_pci))
 813                                 polarity = default_ISA_polarity(idx);
 814                         else
 815                                 polarity = default_PCI_polarity(idx);
 816                         break;
 817                 case 1: /* high active */
 818                 {
 819                         polarity = 0;
 820                         break;
 821                 }
 822                 case 2: /* reserved */
 823                 {
 824                         printk(KERN_WARNING "broken BIOS!!\n");
 825                         polarity = 1;
 826                         break;
 827                 }
 828                 case 3: /* low active */
 829                 {
 830                         polarity = 1;
 831                         break;
 832                 }
 833                 default: /* invalid */
 834                 {
 835                         printk(KERN_WARNING "broken BIOS!!\n");
 836                         polarity = 1;
 837                         break;
 838                 }
 839         }
 840         return polarity;
 841 }
 842
 843 static int MPBIOS_trigger(int idx)
 844 {
 845         int bus = mp_irqs[idx].srcbus;
 846         int trigger;
 847
 848         /*
 849          * Determine IRQ trigger mode (edge or level sensitive):
 850          */
 851         switch ((mp_irqs[idx].irqflag>>2) & 3)
 852         {
 853                 case 0: /* conforms, ie. bus-type dependent */
 854                         if (test_bit(bus, mp_bus_not_pci))
 855                                 trigger = default_ISA_trigger(idx);
 856                         else
 857                                 trigger = default_PCI_trigger(idx);
 858 #if defined(CONFIG_EISA) || defined(CONFIG_MCA)
 859                         switch (mp_bus_id_to_type[bus]) {
 860                                 case MP_BUS_ISA: /* ISA pin */
 861                                 {
 862                                         /* set before the switch */
 863                                         break;
 864                                 }
 865                                 case MP_BUS_EISA: /* EISA pin */
 866                                 {
 867                                         trigger = default_EISA_trigger(idx);
 868                                         break;
 869                                 }
 870                                 case MP_BUS_PCI: /* PCI pin */
 871                                 {
 872                                         /* set before the switch */
 873                                         break;
 874                                 }
 875                                 case MP_BUS_MCA: /* MCA pin */
 876                                 {
 877                                         trigger = default_MCA_trigger(idx);
 878                                         break;
 879                                 }
 880                                 default:
 881                                 {
 882                                         printk(KERN_WARNING "broken BIOS!!\n");
 883                                         trigger = 1;
 884                                         break;
 885                                 }
 886                         }
 887 #endif
 888                         break;
 889                 case 1: /* edge */
 890                 {
 891                         trigger = 0;
 892                         break;
 893                 }
 894                 case 2: /* reserved */
 895                 {
 896                         printk(KERN_WARNING "broken BIOS!!\n");
 897                         trigger = 1;
 898                         break;
 899                 }
 900                 case 3: /* level */
 901                 {
 902                         trigger = 1;
 903                         break;
 904                 }
 905                 default: /* invalid */
 906                 {
 907                         printk(KERN_WARNING "broken BIOS!!\n");
 908                         trigger = 0;
 909                         break;
 910                 }
 911         }
 912         return trigger;
 913 }
 914
 915 static inline int irq_polarity(int idx)
 916 {
 917         return MPBIOS_polarity(idx);
 918 }
 919
 920 static inline int irq_trigger(int idx)
 921 {
 922         return MPBIOS_trigger(idx);
 923 }
 924
 925 static int pin_2_irq(int idx, int apic, int pin)
 926 {
 927         int irq;
 928         int bus = mp_irqs[idx].srcbus;
 929
 930         /*
 931          * Debugging check, we are in big trouble if this message pops up!
 932          */
 933         if (mp_irqs[idx].dstirq != pin)
 934                 printk(KERN_ERR "broken BIOS or MPTABLE parser, ayiee!!\n");
 935
 936         if (test_bit(bus, mp_bus_not_pci)) {
 937                 irq = mp_irqs[idx].srcbusirq;
 938         } else {
 939                 u32 gsi = mp_gsi_routing[apic].gsi_base + pin;
 940
 941                 if (gsi >= NR_IRQS_LEGACY)
 942                         irq = gsi;
 943                 else
 944                         irq = gsi_top + gsi;
 945         }
 946
 947 #ifdef CONFIG_X86_32
 948         /*
 949          * PCI IRQ command line redirection. Yes, limits are hardcoded.
 950          */
 951         if ((pin >= 16) && (pin <= 23)) {
 952                 if (pirq_entries[pin-16] != -1) {
 953                         if (!pirq_entries[pin-16]) {
 954                                 apic_printk(APIC_VERBOSE, KERN_DEBUG
 955                                                 "disabling PIRQ%d\n", pin-16);
 956                         } else {
 957                                 irq = pirq_entries[pin-16];
 958                                 apic_printk(APIC_VERBOSE, KERN_DEBUG
 959                                                 "using PIRQ%d -> IRQ %d\n",
 960                                                 pin-16, irq);
 961                         }
 962                 }
 963         }
 964 #endif
 965
 966         return irq;
 967 }
 968
 969 /*
 970  * Find a specific PCI IRQ entry.
 971  * Not an __init, possibly needed by modules
 972  */
 973 int IO_APIC_get_PCI_irq_vector(int bus, int slot, int pin,
 974                                 struct io_apic_irq_attr *irq_attr)
 975 {
 976         int apic, i, best_guess = -1;
 977
 978         apic_printk(APIC_DEBUG,
 979                     "querying PCI -> IRQ mapping bus:%d, slot:%d, pin:%d.\n",
 980                     bus, slot, pin);
 981         if (test_bit(bus, mp_bus_not_pci)) {
 982                 apic_printk(APIC_VERBOSE,
 983                             "PCI BIOS passed nonexistent PCI bus %d!\n", bus);
 984                 return -1;
 985         }
 986         for (i = 0; i < mp_irq_entries; i++) {
 987                 int lbus = mp_irqs[i].srcbus;
 988
 989                 for (apic = 0; apic < nr_ioapics; apic++)
 990                         if (mp_ioapics[apic].apicid == mp_irqs[i].dstapic ||
 991                             mp_irqs[i].dstapic == MP_APIC_ALL)
 992                                 break;
 993
 994                 if (!test_bit(lbus, mp_bus_not_pci) &&
 995                     !mp_irqs[i].irqtype &&
 996                     (bus == lbus) &&
 997                     (slot == ((mp_irqs[i].srcbusirq >> 2) & 0x1f))) {
 998                         int irq = pin_2_irq(i, apic, mp_irqs[i].dstirq);
 999
1000                         if (!(apic || IO_APIC_IRQ(irq)))
1001                                 continue;
1002
1003                         if (pin == (mp_irqs[i].srcbusirq & 3)) {
1004                                 set_io_apic_irq_attr(irq_attr, apic,
1005                                                      mp_irqs[i].dstirq,
1006                                                      irq_trigger(i),
1007                                                      irq_polarity(i));
1008                                 return irq;
1009                         }
1010                         /*
1011                          * Use the first all-but-pin matching entry as a
1012                          * best-guess fuzzy result for broken mptables.
1013                          */
1014                         if (best_guess < 0) {
1015                                 set_io_apic_irq_attr(irq_attr, apic,
1016                                                      mp_irqs[i].dstirq,
1017                                                      irq_trigger(i),
1018                                                      irq_polarity(i));
1019                                 best_guess = irq;
1020                         }
1021                 }
1022         }
1023         return best_guess;
1024 }
1025 EXPORT_SYMBOL(IO_APIC_get_PCI_irq_vector);
1026
1027 void lock_vector_lock(void)
1028 {
1029         /* Used to the online set of cpus does not change
1030          * during assign_irq_vector.
1031          */
1032         raw_spin_lock(&vector_lock);
1033 }
1034
1035 void unlock_vector_lock(void)
1036 {
1037         raw_spin_unlock(&vector_lock);
1038 }
1039
1040 static int
1041 __assign_irq_vector(int irq, struct irq_cfg *cfg, const struct cpumask *mask)
1042 {
1043         /*
1044          * NOTE! The local APIC isn't very good at handling
1045          * multiple interrupts at the same interrupt level.
1046          * As the interrupt level is determined by taking the
1047          * vector number and shifting that right by 4, we
1048          * want to spread these out a bit so that they don't
1049          * all fall in the same interrupt level.
1050          *
1051          * Also, we've got to be careful not to trash gate
1052          * 0x80, because int 0x80 is hm, kind of importantish. ;)
1053          */
1054         static int current_vector = FIRST_EXTERNAL_VECTOR + VECTOR_OFFSET_START;
1055         static int current_offset = VECTOR_OFFSET_START % 8;
1056         unsigned int old_vector;
1057         int cpu, err;
1058         cpumask_var_t tmp_mask;
1059
1060         if (cfg->move_in_progress)
1061                 return -EBUSY;
1062
1063         if (!alloc_cpumask_var(&tmp_mask, GFP_ATOMIC))
1064                 return -ENOMEM;
1065
1066         old_vector = cfg->vector;
1067         if (old_vector) {
1068                 cpumask_and(tmp_mask, mask, cpu_online_mask);
1069                 cpumask_and(tmp_mask, cfg->domain, tmp_mask);
1070                 if (!cpumask_empty(tmp_mask)) {
1071                         free_cpumask_var(tmp_mask);
1072                         return 0;
1073                 }
1074         }
1075
1076         /* Only try and allocate irqs on cpus that are present */
1077         err = -ENOSPC;
1078         for_each_cpu_and(cpu, mask, cpu_online_mask) {
1079                 int new_cpu;
1080                 int vector, offset;
1081
1082                 apic->vector_allocation_domain(cpu, tmp_mask);
1083
1084                 vector = current_vector;
1085                 offset = current_offset;
1086 next:
1087                 vector += 8;
1088                 if (vector >= first_system_vector) {
1089                         /* If out of vectors on large boxen, must share them. */
1090                         offset = (offset + 1) % 8;
1091                         vector = FIRST_EXTERNAL_VECTOR + offset;
1092                 }
1093                 if (unlikely(current_vector == vector))
1094                         continue;
1095
1096                 if (test_bit(vector, used_vectors))
1097                         goto next;
1098
1099                 for_each_cpu_and(new_cpu, tmp_mask, cpu_online_mask)
1100                         if (per_cpu(vector_irq, new_cpu)[vector] != -1)
1101                                 goto next;
1102                 /* Found one! */
1103                 current_vector = vector;
1104                 current_offset = offset;
1105                 if (old_vector) {
1106                         cfg->move_in_progress = 1;
1107                         cpumask_copy(cfg->old_domain, cfg->domain);
1108                 }
1109                 for_each_cpu_and(new_cpu, tmp_mask, cpu_online_mask)
1110                         per_cpu(vector_irq, new_cpu)[vector] = irq;
1111                 cfg->vector = vector;
1112                 cpumask_copy(cfg->domain, tmp_mask);
1113                 err = 0;
1114                 break;
1115         }
1116         free_cpumask_var(tmp_mask);
1117         return err;
1118 }
1119
1120 int assign_irq_vector(int irq, struct irq_cfg *cfg, const struct cpumask *mask)
1121 {
1122         int err;
1123         unsigned long flags;
1124
1125         raw_spin_lock_irqsave(&vector_lock, flags);
1126         err = __assign_irq_vector(irq, cfg, mask);
1127         raw_spin_unlock_irqrestore(&vector_lock, flags);
1128         return err;
1129 }
1130
1131 static void __clear_irq_vector(int irq, struct irq_cfg *cfg)
1132 {
1133         int cpu, vector;
1134
1135         BUG_ON(!cfg->vector);
1136
1137         vector = cfg->vector;
1138         for_each_cpu_and(cpu, cfg->domain, cpu_online_mask)
1139                 per_cpu(vector_irq, cpu)[vector] = -1;
1140
1141         cfg->vector = 0;
1142         cpumask_clear(cfg->domain);
1143
1144         if (likely(!cfg->move_in_progress))
1145                 return;
1146         for_each_cpu_and(cpu, cfg->old_domain, cpu_online_mask) {
1147                 for (vector = FIRST_EXTERNAL_VECTOR; vector < NR_VECTORS;
1148                                                                 vector++) {
1149                         if (per_cpu(vector_irq, cpu)[vector] != irq)
1150                                 continue;
1151                         per_cpu(vector_irq, cpu)[vector] = -1;
1152                         break;
1153                 }
1154         }
1155         cfg->move_in_progress = 0;
1156 }
1157
1158 void __setup_vector_irq(int cpu)
1159 {
1160         /* Initialize vector_irq on a new cpu */
1161         int irq, vector;
1162         struct irq_cfg *cfg;
1163
1164         /*
1165          * vector_lock will make sure that we don't run into irq vector
1166          * assignments that might be happening on another cpu in parallel,
1167          * while we setup our initial vector to irq mappings.
1168          */
1169         raw_spin_lock(&vector_lock);
1170         /* Mark the inuse vectors */
1171         for_each_active_irq(irq) {
1172                 cfg = get_irq_chip_data(irq);
1173                 if (!cfg)
1174                         continue;
1175                 /*
1176                  * If it is a legacy IRQ handled by the legacy PIC, this cpu
1177                  * will be part of the irq_cfg's domain.
1178                  */
1179                 if (irq < legacy_pic->nr_legacy_irqs && !IO_APIC_IRQ(irq))
1180                         cpumask_set_cpu(cpu, cfg->domain);
1181
1182                 if (!cpumask_test_cpu(cpu, cfg->domain))
1183                         continue;
1184                 vector = cfg->vector;
1185                 per_cpu(vector_irq, cpu)[vector] = irq;
1186         }
1187         /* Mark the free vectors */
1188         for (vector = 0; vector < NR_VECTORS; ++vector) {
1189                 irq = per_cpu(vector_irq, cpu)[vector];
1190                 if (irq < 0)
1191                         continue;
1192
1193                 cfg = irq_cfg(irq);
1194                 if (!cpumask_test_cpu(cpu, cfg->domain))
1195                         per_cpu(vector_irq, cpu)[vector] = -1;
1196         }
1197         raw_spin_unlock(&vector_lock);
1198 }
1199
1200 static struct irq_chip ioapic_chip;
1201 static struct irq_chip ir_ioapic_chip;
1202
1203 #define IOAPIC_AUTO     -1
1204 #define IOAPIC_EDGE     0
1205 #define IOAPIC_LEVEL    1
1206
1207 #ifdef CONFIG_X86_32
1208 static inline int IO_APIC_irq_trigger(int irq)
1209 {
1210         int apic, idx, pin;
1211
1212         for (apic = 0; apic < nr_ioapics; apic++) {
1213                 for (pin = 0; pin < nr_ioapic_registers[apic]; pin++) {
1214                         idx = find_irq_entry(apic, pin, mp_INT);
1215                         if ((idx != -1) && (irq == pin_2_irq(idx, apic, pin)))
1216                                 return irq_trigger(idx);
1217                 }
1218         }
1219         /*
1220          * nonexistent IRQs are edge default
1221          */
1222         return 0;
1223 }
1224 #else
1225 static inline int IO_APIC_irq_trigger(int irq)
1226 {
1227         return 1;
1228 }
1229 #endif
1230
1231 static void ioapic_register_intr(unsigned int irq, unsigned long trigger)
1232 {
1233
1234         if ((trigger == IOAPIC_AUTO && IO_APIC_irq_trigger(irq)) ||
1235             trigger == IOAPIC_LEVEL)
1236                 irq_set_status_flags(irq, IRQ_LEVEL);
1237         else
1238                 irq_clear_status_flags(irq, IRQ_LEVEL);
1239
1240         if (irq_remapped(get_irq_chip_data(irq))) {
1241                 irq_set_status_flags(irq, IRQ_MOVE_PCNTXT);
1242                 if (trigger)
1243                         set_irq_chip_and_handler_name(irq, &ir_ioapic_chip,
1244                                                       handle_fasteoi_irq,
1245                                                      "fasteoi");
1246                 else
1247                         set_irq_chip_and_handler_name(irq, &ir_ioapic_chip,
1248                                                       handle_edge_irq, "edge");
1249                 return;
1250         }
1251
1252         if ((trigger == IOAPIC_AUTO && IO_APIC_irq_trigger(irq)) ||
1253             trigger == IOAPIC_LEVEL)
1254                 set_irq_chip_and_handler_name(irq, &ioapic_chip,
1255                                               handle_fasteoi_irq,
1256                                               "fasteoi");
1257         else
1258                 set_irq_chip_and_handler_name(irq, &ioapic_chip,
1259                                               handle_edge_irq, "edge");
1260 }
1261
1262 static int setup_ioapic_entry(int apic_id, int irq,
1263                               struct IO_APIC_route_entry *entry,
1264                               unsigned int destination, int trigger,
1265                               int polarity, int vector, int pin)
1266 {
1267         /*
1268          * add it to the IO-APIC irq-routing table:
1269          */
1270         memset(entry,0,sizeof(*entry));
1271
1272         if (intr_remapping_enabled) {
1273                 struct intel_iommu *iommu = map_ioapic_to_ir(apic_id);
1274                 struct irte irte;
1275                 struct IR_IO_APIC_route_entry *ir_entry =
1276                         (struct IR_IO_APIC_route_entry *) entry;
1277                 int index;
1278
1279                 if (!iommu)
1280                         panic("No mapping iommu for ioapic %d\n", apic_id);
1281
1282                 index = alloc_irte(iommu, irq, 1);
1283                 if (index < 0)
1284                         panic("Failed to allocate IRTE for ioapic %d\n", apic_id);
1285
1286                 prepare_irte(&irte, vector, destination);
1287
1288                 /* Set source-id of interrupt request */
1289                 set_ioapic_sid(&irte, apic_id);
1290
1291                 modify_irte(irq, &irte);
1292
1293                 ir_entry->index2 = (index >> 15) & 0x1;
1294                 ir_entry->zero = 0;
1295                 ir_entry->format = 1;
1296                 ir_entry->index = (index & 0x7fff);
1297                 /*
1298                  * IO-APIC RTE will be configured with virtual vector.
1299                  * irq handler will do the explicit EOI to the io-apic.
1300                  */
1301                 ir_entry->vector = pin;
1302         } else {
1303                 entry->delivery_mode = apic->irq_delivery_mode;
1304                 entry->dest_mode = apic->irq_dest_mode;
1305                 entry->dest = destination;
1306                 entry->vector = vector;
1307         }
1308
1309         entry->mask = 0;                                /* enable IRQ */
1310         entry->trigger = trigger;
1311         entry->polarity = polarity;
1312
1313         /* Mask level triggered irqs.
1314          * Use IRQ_DELAYED_DISABLE for edge triggered irqs.
1315          */
1316         if (trigger)
1317                 entry->mask = 1;
1318         return 0;
1319 }
1320
1321 static void setup_ioapic_irq(int apic_id, int pin, unsigned int irq,
1322                              struct irq_cfg *cfg, int trigger, int polarity)
1323 {
1324         struct IO_APIC_route_entry entry;
1325         unsigned int dest;
1326
1327         if (!IO_APIC_IRQ(irq))
1328                 return;
1329         /*
1330          * For legacy irqs, cfg->domain starts with cpu 0 for legacy
1331          * controllers like 8259. Now that IO-APIC can handle this irq, update
1332          * the cfg->domain.
1333          */
1334         if (irq < legacy_pic->nr_legacy_irqs && cpumask_test_cpu(0, cfg->domain))
1335                 apic->vector_allocation_domain(0, cfg->domain);
1336
1337         if (assign_irq_vector(irq, cfg, apic->target_cpus()))
1338                 return;
1339
1340         dest = apic->cpu_mask_to_apicid_and(cfg->domain, apic->target_cpus());
1341
1342         apic_printk(APIC_VERBOSE,KERN_DEBUG
1343                     "IOAPIC[%d]: Set routing entry (%d-%d -> 0x%x -> "
1344                     "IRQ %d Mode:%i Active:%i)\n",
1345                     apic_id, mp_ioapics[apic_id].apicid, pin, cfg->vector,
1346                     irq, trigger, polarity);
1347
1348
1349         if (setup_ioapic_entry(mp_ioapics[apic_id].apicid, irq, &entry,
1350                                dest, trigger, polarity, cfg->vector, pin)) {
1351                 printk("Failed to setup ioapic entry for ioapic  %d, pin %d\n",
1352                        mp_ioapics[apic_id].apicid, pin);
1353                 __clear_irq_vector(irq, cfg);
1354                 return;
1355         }
1356
1357         ioapic_register_intr(irq, trigger);
1358         if (irq < legacy_pic->nr_legacy_irqs)
1359                 legacy_pic->mask(irq);
1360
1361         ioapic_write_entry(apic_id, pin, entry);
1362 }
1363
1364 static struct {
1365         DECLARE_BITMAP(pin_programmed, MP_MAX_IOAPIC_PIN + 1);
1366 } mp_ioapic_routing[MAX_IO_APICS];
1367
1368 static void __init setup_IO_APIC_irqs(void)
1369 {
1370         int apic_id, pin, idx, irq, notcon = 0;
1371         int node = cpu_to_node(0);
1372         struct irq_cfg *cfg;
1373
1374         apic_printk(APIC_VERBOSE, KERN_DEBUG "init IO_APIC IRQs\n");
1375
1376         for (apic_id = 0; apic_id < nr_ioapics; apic_id++)
1377         for (pin = 0; pin < nr_ioapic_registers[apic_id]; pin++) {
1378                 idx = find_irq_entry(apic_id, pin, mp_INT);
1379                 if (idx == -1) {
1380                         if (!notcon) {
1381                                 notcon = 1;
1382                                 apic_printk(APIC_VERBOSE,
1383                                         KERN_DEBUG " %d-%d",
1384                                         mp_ioapics[apic_id].apicid, pin);
1385                         } else
1386                                 apic_printk(APIC_VERBOSE, " %d-%d",
1387                                         mp_ioapics[apic_id].apicid, pin);
1388                         continue;
1389                 }
1390                 if (notcon) {
1391                         apic_printk(APIC_VERBOSE,
1392                                 " (apicid-pin) not connected\n");
1393                         notcon = 0;
1394                 }
1395
1396                 irq = pin_2_irq(idx, apic_id, pin);
1397
1398                 if ((apic_id > 0) && (irq > 16))
1399                         continue;
1400
1401                 /*
1402                  * Skip the timer IRQ if there's a quirk handler
1403                  * installed and if it returns 1:
1404                  */
1405                 if (apic->multi_timer_check &&
1406                                 apic->multi_timer_check(apic_id, irq))
1407                         continue;
1408
1409                 cfg = alloc_irq_and_cfg_at(irq, node);
1410                 if (!cfg)
1411                         continue;
1412
1413                 add_pin_to_irq_node(cfg, node, apic_id, pin);
1414                 /*
1415                  * don't mark it in pin_programmed, so later acpi could
1416                  * set it correctly when irq < 16
1417                  */
1418                 setup_ioapic_irq(apic_id, pin, irq, cfg, irq_trigger(idx),
1419                                   irq_polarity(idx));
1420         }
1421
1422         if (notcon)
1423                 apic_printk(APIC_VERBOSE,
1424                         " (apicid-pin) not connected\n");
1425 }
1426
1427 /*
1428  * for the gsit that is not in first ioapic
1429  * but could not use acpi_register_gsi()
1430  * like some special sci in IBM x3330
1431  */
1432 void setup_IO_APIC_irq_extra(u32 gsi)
1433 {
1434         int apic_id = 0, pin, idx, irq, node = cpu_to_node(0);
1435         struct irq_cfg *cfg;
1436
1437         /*
1438          * Convert 'gsi' to 'ioapic.pin'.
1439          */
1440         apic_id = mp_find_ioapic(gsi);
1441         if (apic_id < 0)
1442                 return;
1443
1444         pin = mp_find_ioapic_pin(apic_id, gsi);
1445         idx = find_irq_entry(apic_id, pin, mp_INT);
1446         if (idx == -1)
1447                 return;
1448
1449         irq = pin_2_irq(idx, apic_id, pin);
1450
1451         /* Only handle the non legacy irqs on secondary ioapics */
1452         if (apic_id == 0 || irq < NR_IRQS_LEGACY)
1453                 return;
1454
1455         cfg = alloc_irq_and_cfg_at(irq, node);
1456         if (!cfg)
1457                 return;
1458
1459         add_pin_to_irq_node(cfg, node, apic_id, pin);
1460
1461         if (test_bit(pin, mp_ioapic_routing[apic_id].pin_programmed)) {
1462                 pr_debug("Pin %d-%d already programmed\n",
1463                          mp_ioapics[apic_id].apicid, pin);
1464                 return;
1465         }
1466         set_bit(pin, mp_ioapic_routing[apic_id].pin_programmed);
1467
1468         setup_ioapic_irq(apic_id, pin, irq, cfg,
1469                         irq_trigger(idx), irq_polarity(idx));
1470 }
1471
1472 /*
1473  * Set up the timer pin, possibly with the 8259A-master behind.
1474  */
1475 static void __init setup_timer_IRQ0_pin(unsigned int apic_id, unsigned int pin,
1476                                         int vector)
1477 {
1478         struct IO_APIC_route_entry entry;
1479
1480         if (intr_remapping_enabled)
1481                 return;
1482
1483         memset(&entry, 0, sizeof(entry));
1484
1485         /*
1486          * We use logical delivery to get the timer IRQ
1487          * to the first CPU.
1488          */
1489         entry.dest_mode = apic->irq_dest_mode;
1490         entry.mask = 0;                 /* don't mask IRQ for edge */
1491         entry.dest = apic->cpu_mask_to_apicid(apic->target_cpus());
1492         entry.delivery_mode = apic->irq_delivery_mode;
1493         entry.polarity = 0;
1494         entry.trigger = 0;
1495         entry.vector = vector;
1496
1497         /*
1498          * The timer IRQ doesn't have to know that behind the
1499          * scene we may have a 8259A-master in AEOI mode ...
1500          */
1501         set_irq_chip_and_handler_name(0, &ioapic_chip, handle_edge_irq, "edge");
1502
1503         /*
1504          * Add it to the IO-APIC irq-routing table:
1505          */
1506         ioapic_write_entry(apic_id, pin, entry);
1507 }
1508
1509
1510 __apicdebuginit(void) print_IO_APIC(void)
1511 {
1512         int apic, i;
1513         union IO_APIC_reg_00 reg_00;
1514         union IO_APIC_reg_01 reg_01;
1515         union IO_APIC_reg_02 reg_02;
1516         union IO_APIC_reg_03 reg_03;
1517         unsigned long flags;
1518         struct irq_cfg *cfg;
1519         unsigned int irq;
1520
1521         printk(KERN_DEBUG "number of MP IRQ sources: %d.\n", mp_irq_entries);
1522         for (i = 0; i < nr_ioapics; i++)
1523                 printk(KERN_DEBUG "number of IO-APIC #%d registers: %d.\n",
1524                        mp_ioapics[i].apicid, nr_ioapic_registers[i]);
1525
1526         /*
1527          * We are a bit conservative about what we expect.  We have to
1528          * know about every hardware change ASAP.
1529          */
1530         printk(KERN_INFO "testing the IO APIC.......................\n");
1531
1532         for (apic = 0; apic < nr_ioapics; apic++) {
1533
1534         raw_spin_lock_irqsave(&ioapic_lock, flags);
1535         reg_00.raw = io_apic_read(apic, 0);
1536         reg_01.raw = io_apic_read(apic, 1);
1537         if (reg_01.bits.version >= 0x10)
1538                 reg_02.raw = io_apic_read(apic, 2);
1539         if (reg_01.bits.version >= 0x20)
1540                 reg_03.raw = io_apic_read(apic, 3);
1541         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
1542
1543         printk("\n");
1544         printk(KERN_DEBUG "IO APIC #%d......\n", mp_ioapics[apic].apicid);
1545         printk(KERN_DEBUG ".... register #00: %08X\n", reg_00.raw);
1546         printk(KERN_DEBUG ".......    : physical APIC id: %02X\n", reg_00.bits.ID);
1547         printk(KERN_DEBUG ".......    : Delivery Type: %X\n", reg_00.bits.delivery_type);
1548         printk(KERN_DEBUG ".......    : LTS          : %X\n", reg_00.bits.LTS);
1549
1550         printk(KERN_DEBUG ".... register #01: %08X\n", *(int *)&reg_01);
1551         printk(KERN_DEBUG ".......     : max redirection entries: %04X\n", reg_01.bits.entries);
1552
1553         printk(KERN_DEBUG ".......     : PRQ implemented: %X\n", reg_01.bits.PRQ);
1554         printk(KERN_DEBUG ".......     : IO APIC version: %04X\n", reg_01.bits.version);
1555
1556         /*
1557          * Some Intel chipsets with IO APIC VERSION of 0x1? don't have reg_02,
1558          * but the value of reg_02 is read as the previous read register
1559          * value, so ignore it if reg_02 == reg_01.
1560          */
1561         if (reg_01.bits.version >= 0x10 && reg_02.raw != reg_01.raw) {
1562                 printk(KERN_DEBUG ".... register #02: %08X\n", reg_02.raw);
1563                 printk(KERN_DEBUG ".......     : arbitration: %02X\n", reg_02.bits.arbitration);
1564         }
1565
1566         /*
1567          * Some Intel chipsets with IO APIC VERSION of 0x2? don't have reg_02
1568          * or reg_03, but the value of reg_0[23] is read as the previous read
1569          * register value, so ignore it if reg_03 == reg_0[12].
1570          */
1571         if (reg_01.bits.version >= 0x20 && reg_03.raw != reg_02.raw &&
1572             reg_03.raw != reg_01.raw) {
1573                 printk(KERN_DEBUG ".... register #03: %08X\n", reg_03.raw);
1574                 printk(KERN_DEBUG ".......     : Boot DT    : %X\n", reg_03.bits.boot_DT);
1575         }
1576
1577         printk(KERN_DEBUG ".... IRQ redirection table:\n");
1578
1579         printk(KERN_DEBUG " NR Dst Mask Trig IRR Pol"
1580                           " Stat Dmod Deli Vect:\n");
1581
1582         for (i = 0; i <= reg_01.bits.entries; i++) {
1583                 struct IO_APIC_route_entry entry;
1584
1585                 entry = ioapic_read_entry(apic, i);
1586
1587                 printk(KERN_DEBUG " %02x %03X ",
1588                         i,
1589                         entry.dest
1590                 );
1591
1592                 printk("%1d    %1d    %1d   %1d   %1d    %1d    %1d    %02X\n",
1593                         entry.mask,
1594                         entry.trigger,
1595                         entry.irr,
1596                         entry.polarity,
1597                         entry.delivery_status,
1598                         entry.dest_mode,
1599                         entry.delivery_mode,
1600                         entry.vector
1601                 );
1602         }
1603         }
1604         printk(KERN_DEBUG "IRQ to pin mappings:\n");
1605         for_each_active_irq(irq) {
1606                 struct irq_pin_list *entry;
1607
1608                 cfg = get_irq_chip_data(irq);
1609                 if (!cfg)
1610                         continue;
1611                 entry = cfg->irq_2_pin;
1612                 if (!entry)
1613                         continue;
1614                 printk(KERN_DEBUG "IRQ%d ", irq);
1615                 for_each_irq_pin(entry, cfg->irq_2_pin)
1616                         printk("-> %d:%d", entry->apic, entry->pin);
1617                 printk("\n");
1618         }
1619
1620         printk(KERN_INFO ".................................... done.\n");
1621
1622         return;
1623 }
1624
1625 __apicdebuginit(void) print_APIC_field(int base)
1626 {
1627         int i;
1628
1629         printk(KERN_DEBUG);
1630
1631         for (i = 0; i < 8; i++)
1632                 printk(KERN_CONT "%08x", apic_read(base + i*0x10));
1633
1634         printk(KERN_CONT "\n");
1635 }
1636
1637 __apicdebuginit(void) print_local_APIC(void *dummy)
1638 {
1639         unsigned int i, v, ver, maxlvt;
1640         u64 icr;
1641
1642         printk(KERN_DEBUG "printing local APIC contents on CPU#%d/%d:\n",
1643                 smp_processor_id(), hard_smp_processor_id());
1644         v = apic_read(APIC_ID);
1645         printk(KERN_INFO "... APIC ID:      %08x (%01x)\n", v, read_apic_id());
1646         v = apic_read(APIC_LVR);
1647         printk(KERN_INFO "... APIC VERSION: %08x\n", v);
1648         ver = GET_APIC_VERSION(v);
1649         maxlvt = lapic_get_maxlvt();
1650
1651         v = apic_read(APIC_TASKPRI);
1652         printk(KERN_DEBUG "... APIC TASKPRI: %08x (%02x)\n", v, v & APIC_TPRI_MASK);
1653
1654         if (APIC_INTEGRATED(ver)) {                     /* !82489DX */
1655                 if (!APIC_XAPIC(ver)) {
1656                         v = apic_read(APIC_ARBPRI);
1657                         printk(KERN_DEBUG "... APIC ARBPRI: %08x (%02x)\n", v,
1658                                v & APIC_ARBPRI_MASK);
1659                 }
1660                 v = apic_read(APIC_PROCPRI);
1661                 printk(KERN_DEBUG "... APIC PROCPRI: %08x\n", v);
1662         }
1663
1664         /*
1665          * Remote read supported only in the 82489DX and local APIC for
1666          * Pentium processors.
1667          */
1668         if (!APIC_INTEGRATED(ver) || maxlvt == 3) {
1669                 v = apic_read(APIC_RRR);
1670                 printk(KERN_DEBUG "... APIC RRR: %08x\n", v);
1671         }
1672
1673         v = apic_read(APIC_LDR);
1674         printk(KERN_DEBUG "... APIC LDR: %08x\n", v);
1675         if (!x2apic_enabled()) {
1676                 v = apic_read(APIC_DFR);
1677                 printk(KERN_DEBUG "... APIC DFR: %08x\n", v);
1678         }
1679         v = apic_read(APIC_SPIV);
1680         printk(KERN_DEBUG "... APIC SPIV: %08x\n", v);
1681
1682         printk(KERN_DEBUG "... APIC ISR field:\n");
1683         print_APIC_field(APIC_ISR);
1684         printk(KERN_DEBUG "... APIC TMR field:\n");
1685         print_APIC_field(APIC_TMR);
1686         printk(KERN_DEBUG "... APIC IRR field:\n");
1687         print_APIC_field(APIC_IRR);
1688
1689         if (APIC_INTEGRATED(ver)) {             /* !82489DX */
1690                 if (maxlvt > 3)         /* Due to the Pentium erratum 3AP. */
1691                         apic_write(APIC_ESR, 0);
1692
1693                 v = apic_read(APIC_ESR);
1694                 printk(KERN_DEBUG "... APIC ESR: %08x\n", v);
1695         }
1696
1697         icr = apic_icr_read();
1698         printk(KERN_DEBUG "... APIC ICR: %08x\n", (u32)icr);
1699         printk(KERN_DEBUG "... APIC ICR2: %08x\n", (u32)(icr >> 32));
1700
1701         v = apic_read(APIC_LVTT);
1702         printk(KERN_DEBUG "... APIC LVTT: %08x\n", v);
1703
1704         if (maxlvt > 3) {                       /* PC is LVT#4. */
1705                 v = apic_read(APIC_LVTPC);
1706                 printk(KERN_DEBUG "... APIC LVTPC: %08x\n", v);
1707         }
1708         v = apic_read(APIC_LVT0);
1709         printk(KERN_DEBUG "... APIC LVT0: %08x\n", v);
1710         v = apic_read(APIC_LVT1);
1711         printk(KERN_DEBUG "... APIC LVT1: %08x\n", v);
1712
1713         if (maxlvt > 2) {                       /* ERR is LVT#3. */
1714                 v = apic_read(APIC_LVTERR);
1715                 printk(KERN_DEBUG "... APIC LVTERR: %08x\n", v);
1716         }
1717
1718         v = apic_read(APIC_TMICT);
1719         printk(KERN_DEBUG "... APIC TMICT: %08x\n", v);
1720         v = apic_read(APIC_TMCCT);
1721         printk(KERN_DEBUG "... APIC TMCCT: %08x\n", v);
1722         v = apic_read(APIC_TDCR);
1723         printk(KERN_DEBUG "... APIC TDCR: %08x\n", v);
1724
1725         if (boot_cpu_has(X86_FEATURE_EXTAPIC)) {
1726                 v = apic_read(APIC_EFEAT);
1727                 maxlvt = (v >> 16) & 0xff;
1728                 printk(KERN_DEBUG "... APIC EFEAT: %08x\n", v);
1729                 v = apic_read(APIC_ECTRL);
1730                 printk(KERN_DEBUG "... APIC ECTRL: %08x\n", v);
1731                 for (i = 0; i < maxlvt; i++) {
1732                         v = apic_read(APIC_EILVTn(i));
1733                         printk(KERN_DEBUG "... APIC EILVT%d: %08x\n", i, v);
1734                 }
1735         }
1736         printk("\n");
1737 }
1738
1739 __apicdebuginit(void) print_local_APICs(int maxcpu)
1740 {
1741         int cpu;
1742
1743         if (!maxcpu)
1744                 return;
1745
1746         preempt_disable();
1747         for_each_online_cpu(cpu) {
1748                 if (cpu >= maxcpu)
1749                         break;
1750                 smp_call_function_single(cpu, print_local_APIC, NULL, 1);
1751         }
1752         preempt_enable();
1753 }
1754
1755 __apicdebuginit(void) print_PIC(void)
1756 {
1757         unsigned int v;
1758         unsigned long flags;
1759
1760         if (!legacy_pic->nr_legacy_irqs)
1761                 return;
1762
1763         printk(KERN_DEBUG "\nprinting PIC contents\n");
1764
1765         raw_spin_lock_irqsave(&i8259A_lock, flags);
1766
1767         v = inb(0xa1) << 8 | inb(0x21);
1768         printk(KERN_DEBUG "... PIC  IMR: %04x\n", v);
1769
1770         v = inb(0xa0) << 8 | inb(0x20);
1771         printk(KERN_DEBUG "... PIC  IRR: %04x\n", v);
1772
1773         outb(0x0b,0xa0);
1774         outb(0x0b,0x20);
1775         v = inb(0xa0) << 8 | inb(0x20);
1776         outb(0x0a,0xa0);
1777         outb(0x0a,0x20);
1778
1779         raw_spin_unlock_irqrestore(&i8259A_lock, flags);
1780
1781         printk(KERN_DEBUG "... PIC  ISR: %04x\n", v);
1782
1783         v = inb(0x4d1) << 8 | inb(0x4d0);
1784         printk(KERN_DEBUG "... PIC ELCR: %04x\n", v);
1785 }
1786
1787 static int __initdata show_lapic = 1;
1788 static __init int setup_show_lapic(char *arg)
1789 {
1790         int num = -1;
1791
1792         if (strcmp(arg, "all") == 0) {
1793                 show_lapic = CONFIG_NR_CPUS;
1794         } else {
1795                 get_option(&arg, &num);
1796                 if (num >= 0)
1797                         show_lapic = num;
1798         }
1799
1800         return 1;
1801 }
1802 __setup("show_lapic=", setup_show_lapic);
1803
1804 __apicdebuginit(int) print_ICs(void)
1805 {
1806         if (apic_verbosity == APIC_QUIET)
1807                 return 0;
1808
1809         print_PIC();
1810
1811         /* don't print out if apic is not there */
1812         if (!cpu_has_apic && !apic_from_smp_config())
1813                 return 0;
1814
1815         print_local_APICs(show_lapic);
1816         print_IO_APIC();
1817
1818         return 0;
1819 }
1820
1821 fs_initcall(print_ICs);
1822
1823
1824 /* Where if anywhere is the i8259 connect in external int mode */
1825 static struct { int pin, apic; } ioapic_i8259 = { -1, -1 };
1826
1827 void __init enable_IO_APIC(void)
1828 {
1829         int i8259_apic, i8259_pin;
1830         int apic;
1831
1832         if (!legacy_pic->nr_legacy_irqs)
1833                 return;
1834
1835         for(apic = 0; apic < nr_ioapics; apic++) {
1836                 int pin;
1837                 /* See if any of the pins is in ExtINT mode */
1838                 for (pin = 0; pin < nr_ioapic_registers[apic]; pin++) {
1839                         struct IO_APIC_route_entry entry;
1840                         entry = ioapic_read_entry(apic, pin);
1841
1842                         /* If the interrupt line is enabled and in ExtInt mode
1843                          * I have found the pin where the i8259 is connected.
1844                          */
1845                         if ((entry.mask == 0) && (entry.delivery_mode == dest_ExtINT)) {
1846                                 ioapic_i8259.apic = apic;
1847                                 ioapic_i8259.pin  = pin;
1848                                 goto found_i8259;
1849                         }
1850                 }
1851         }
1852  found_i8259:
1853         /* Look to see what if the MP table has reported the ExtINT */
1854         /* If we could not find the appropriate pin by looking at the ioapic
1855          * the i8259 probably is not connected the ioapic but give the
1856          * mptable a chance anyway.
1857          */
1858         i8259_pin  = find_isa_irq_pin(0, mp_ExtINT);
1859         i8259_apic = find_isa_irq_apic(0, mp_ExtINT);
1860         /* Trust the MP table if nothing is setup in the hardware */
1861         if ((ioapic_i8259.pin == -1) && (i8259_pin >= 0)) {
1862                 printk(KERN_WARNING "ExtINT not setup in hardware but reported by MP table\n");
1863                 ioapic_i8259.pin  = i8259_pin;
1864                 ioapic_i8259.apic = i8259_apic;
1865         }
1866         /* Complain if the MP table and the hardware disagree */
1867         if (((ioapic_i8259.apic != i8259_apic) || (ioapic_i8259.pin != i8259_pin)) &&
1868                 (i8259_pin >= 0) && (ioapic_i8259.pin >= 0))
1869         {
1870                 printk(KERN_WARNING "ExtINT in hardware and MP table differ\n");
1871         }
1872
1873         /*
1874          * Do not trust the IO-APIC being empty at bootup
1875          */
1876         clear_IO_APIC();
1877 }
1878
1879 /*
1880  * Not an __init, needed by the reboot code
1881  */
1882 void disable_IO_APIC(void)
1883 {
1884         /*
1885          * Clear the IO-APIC before rebooting:
1886          */
1887         clear_IO_APIC();
1888
1889         if (!legacy_pic->nr_legacy_irqs)
1890                 return;
1891
1892         /*
1893          * If the i8259 is routed through an IOAPIC
1894          * Put that IOAPIC in virtual wire mode
1895          * so legacy interrupts can be delivered.
1896          *
1897          * With interrupt-remapping, for now we will use virtual wire A mode,
1898          * as virtual wire B is little complex (need to configure both
1899          * IOAPIC RTE aswell as interrupt-remapping table entry).
1900          * As this gets called during crash dump, keep this simple for now.
1901          */
1902         if (ioapic_i8259.pin != -1 && !intr_remapping_enabled) {
1903                 struct IO_APIC_route_entry entry;
1904
1905                 memset(&entry, 0, sizeof(entry));
1906                 entry.mask            = 0; /* Enabled */
1907                 entry.trigger         = 0; /* Edge */
1908                 entry.irr             = 0;
1909                 entry.polarity        = 0; /* High */
1910                 entry.delivery_status = 0;
1911                 entry.dest_mode       = 0; /* Physical */
1912                 entry.delivery_mode   = dest_ExtINT; /* ExtInt */
1913                 entry.vector          = 0;
1914                 entry.dest            = read_apic_id();
1915
1916                 /*
1917                  * Add it to the IO-APIC irq-routing table:
1918                  */
1919                 ioapic_write_entry(ioapic_i8259.apic, ioapic_i8259.pin, entry);
1920         }
1921
1922         /*
1923          * Use virtual wire A mode when interrupt remapping is enabled.
1924          */
1925         if (cpu_has_apic || apic_from_smp_config())
1926                 disconnect_bsp_APIC(!intr_remapping_enabled &&
1927                                 ioapic_i8259.pin != -1);
1928 }
1929
1930 #ifdef CONFIG_X86_32
1931 /*
1932  * function to set the IO-APIC physical IDs based on the
1933  * values stored in the MPC table.
1934  *
1935  * by Matt Domsch <Matt_Domsch@dell.com>  Tue Dec 21 12:25:05 CST 1999
1936  */
1937 void __init setup_ioapic_ids_from_mpc_nocheck(void)
1938 {
1939         union IO_APIC_reg_00 reg_00;
1940         physid_mask_t phys_id_present_map;
1941         int apic_id;
1942         int i;
1943         unsigned char old_id;
1944         unsigned long flags;
1945
1946         /*
1947          * This is broken; anything with a real cpu count has to
1948          * circumvent this idiocy regardless.
1949          */
1950         apic->ioapic_phys_id_map(&phys_cpu_present_map, &phys_id_present_map);
1951
1952         /*
1953          * Set the IOAPIC ID to the value stored in the MPC table.
1954          */
1955         for (apic_id = 0; apic_id < nr_ioapics; apic_id++) {
1956
1957                 /* Read the register 0 value */
1958                 raw_spin_lock_irqsave(&ioapic_lock, flags);
1959                 reg_00.raw = io_apic_read(apic_id, 0);
1960                 raw_spin_unlock_irqrestore(&ioapic_lock, flags);
1961
1962                 old_id = mp_ioapics[apic_id].apicid;
1963
1964                 if (mp_ioapics[apic_id].apicid >= get_physical_broadcast()) {
1965                         printk(KERN_ERR "BIOS bug, IO-APIC#%d ID is %d in the MPC table!...\n",
1966                                 apic_id, mp_ioapics[apic_id].apicid);
1967                         printk(KERN_ERR "... fixing up to %d. (tell your hw vendor)\n",
1968                                 reg_00.bits.ID);
1969                         mp_ioapics[apic_id].apicid = reg_00.bits.ID;
1970                 }
1971
1972                 /*
1973                  * Sanity check, is the ID really free? Every APIC in a
1974                  * system must have a unique ID or we get lots of nice
1975                  * 'stuck on smp_invalidate_needed IPI wait' messages.
1976                  */
1977                 if (apic->check_apicid_used(&phys_id_present_map,
1978                                         mp_ioapics[apic_id].apicid)) {
1979                         printk(KERN_ERR "BIOS bug, IO-APIC#%d ID %d is already used!...\n",
1980                                 apic_id, mp_ioapics[apic_id].apicid);
1981                         for (i = 0; i < get_physical_broadcast(); i++)
1982                                 if (!physid_isset(i, phys_id_present_map))
1983                                         break;
1984                         if (i >= get_physical_broadcast())
1985                                 panic("Max APIC ID exceeded!\n");
1986                         printk(KERN_ERR "... fixing up to %d. (tell your hw vendor)\n",
1987                                 i);
1988                         physid_set(i, phys_id_present_map);
1989                         mp_ioapics[apic_id].apicid = i;
1990                 } else {
1991                         physid_mask_t tmp;
1992                         apic->apicid_to_cpu_present(mp_ioapics[apic_id].apicid, &tmp);
1993                         apic_printk(APIC_VERBOSE, "Setting %d in the "
1994                                         "phys_id_present_map\n",
1995                                         mp_ioapics[apic_id].apicid);
1996                         physids_or(phys_id_present_map, phys_id_present_map, tmp);
1997                 }
1998
1999                 /*
2000                  * We need to adjust the IRQ routing table
2001                  * if the ID changed.
2002                  */
2003                 if (old_id != mp_ioapics[apic_id].apicid)
2004                         for (i = 0; i < mp_irq_entries; i++)
2005                                 if (mp_irqs[i].dstapic == old_id)
2006                                         mp_irqs[i].dstapic
2007                                                 = mp_ioapics[apic_id].apicid;
2008
2009                 /*
2010                  * Read the right value from the MPC table and
2011                  * write it into the ID register.
2012                  */
2013                 apic_printk(APIC_VERBOSE, KERN_INFO
2014                         "...changing IO-APIC physical APIC ID to %d ...",
2015                         mp_ioapics[apic_id].apicid);
2016
2017                 reg_00.bits.ID = mp_ioapics[apic_id].apicid;
2018                 raw_spin_lock_irqsave(&ioapic_lock, flags);
2019                 io_apic_write(apic_id, 0, reg_00.raw);
2020                 raw_spin_unlock_irqrestore(&ioapic_lock, flags);
2021
2022                 /*
2023                  * Sanity check
2024                  */
2025                 raw_spin_lock_irqsave(&ioapic_lock, flags);
2026                 reg_00.raw = io_apic_read(apic_id, 0);
2027                 raw_spin_unlock_irqrestore(&ioapic_lock, flags);
2028                 if (reg_00.bits.ID != mp_ioapics[apic_id].apicid)
2029                         printk("could not set ID!\n");
2030                 else
2031                         apic_printk(APIC_VERBOSE, " ok.\n");
2032         }
2033 }
2034
2035 void __init setup_ioapic_ids_from_mpc(void)
2036 {
2037
2038         if (acpi_ioapic)
2039                 return;
2040         /*
2041          * Don't check I/O APIC IDs for xAPIC systems.  They have
2042          * no meaning without the serial APIC bus.
2043          */
2044         if (!(boot_cpu_data.x86_vendor == X86_VENDOR_INTEL)
2045                 || APIC_XAPIC(apic_version[boot_cpu_physical_apicid]))
2046                 return;
2047         setup_ioapic_ids_from_mpc_nocheck();
2048 }
2049 #endif
2050
2051 int no_timer_check __initdata;
2052
2053 static int __init notimercheck(char *s)
2054 {
2055         no_timer_check = 1;
2056         return 1;
2057 }
2058 __setup("no_timer_check", notimercheck);
2059
2060 /*
2061  * There is a nasty bug in some older SMP boards, their mptable lies
2062  * about the timer IRQ. We do the following to work around the situation:
2063  *
2064  *      - timer IRQ defaults to IO-APIC IRQ
2065  *      - if this function detects that timer IRQs are defunct, then we fall
2066  *        back to ISA timer IRQs
2067  */
2068 static int __init timer_irq_works(void)
2069 {
2070         unsigned long t1 = jiffies;
2071         unsigned long flags;
2072
2073         if (no_timer_check)
2074                 return 1;
2075
2076         local_save_flags(flags);
2077         local_irq_enable();
2078         /* Let ten ticks pass... */
2079         mdelay((10 * 1000) / HZ);
2080         local_irq_restore(flags);
2081
2082         /*
2083          * Expect a few ticks at least, to be sure some possible
2084          * glue logic does not lock up after one or two first
2085          * ticks in a non-ExtINT mode.  Also the local APIC
2086          * might have cached one ExtINT interrupt.  Finally, at
2087          * least one tick may be lost due to delays.
2088          */
2089
2090         /* jiffies wrap? */
2091         if (time_after(jiffies, t1 + 4))
2092                 return 1;
2093         return 0;
2094 }
2095
2096 /*
2097  * In the SMP+IOAPIC case it might happen that there are an unspecified
2098  * number of pending IRQ events unhandled. These cases are very rare,
2099  * so we 'resend' these IRQs via IPIs, to the same CPU. It's much
2100  * better to do it this way as thus we do not have to be aware of
2101  * 'pending' interrupts in the IRQ path, except at this point.
2102  */
2103 /*
2104  * Edge triggered needs to resend any interrupt
2105  * that was delayed but this is now handled in the device
2106  * independent code.
2107  */
2108
2109 /*
2110  * Starting up a edge-triggered IO-APIC interrupt is
2111  * nasty - we need to make sure that we get the edge.
2112  * If it is already asserted for some reason, we need
2113  * return 1 to indicate that is was pending.
2114  *
2115  * This is not complete - we should be able to fake
2116  * an edge even if it isn't on the 8259A...
2117  */
2118
2119 static unsigned int startup_ioapic_irq(struct irq_data *data)
2120 {
2121         int was_pending = 0, irq = data->irq;
2122         unsigned long flags;
2123
2124         raw_spin_lock_irqsave(&ioapic_lock, flags);
2125         if (irq < legacy_pic->nr_legacy_irqs) {
2126                 legacy_pic->mask(irq);
2127                 if (legacy_pic->irq_pending(irq))
2128                         was_pending = 1;
2129         }
2130         __unmask_ioapic(data->chip_data);
2131         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
2132
2133         return was_pending;
2134 }
2135
2136 static int ioapic_retrigger_irq(struct irq_data *data)
2137 {
2138         struct irq_cfg *cfg = data->chip_data;
2139         unsigned long flags;
2140
2141         raw_spin_lock_irqsave(&vector_lock, flags);
2142         apic->send_IPI_mask(cpumask_of(cpumask_first(cfg->domain)), cfg->vector);
2143         raw_spin_unlock_irqrestore(&vector_lock, flags);
2144
2145         return 1;
2146 }
2147
2148 /*
2149  * Level and edge triggered IO-APIC interrupts need different handling,
2150  * so we use two separate IRQ descriptors. Edge triggered IRQs can be
2151  * handled with the level-triggered descriptor, but that one has slightly
2152  * more overhead. Level-triggered interrupts cannot be handled with the
2153  * edge-triggered handler, without risking IRQ storms and other ugly
2154  * races.
2155  */
2156
2157 #ifdef CONFIG_SMP
2158 void send_cleanup_vector(struct irq_cfg *cfg)
2159 {
2160         cpumask_var_t cleanup_mask;
2161
2162         if (unlikely(!alloc_cpumask_var(&cleanup_mask, GFP_ATOMIC))) {
2163                 unsigned int i;
2164                 for_each_cpu_and(i, cfg->old_domain, cpu_online_mask)
2165                         apic->send_IPI_mask(cpumask_of(i), IRQ_MOVE_CLEANUP_VECTOR);
2166         } else {
2167                 cpumask_and(cleanup_mask, cfg->old_domain, cpu_online_mask);
2168                 apic->send_IPI_mask(cleanup_mask, IRQ_MOVE_CLEANUP_VECTOR);
2169                 free_cpumask_var(cleanup_mask);
2170         }
2171         cfg->move_in_progress = 0;
2172 }
2173
2174 static void __target_IO_APIC_irq(unsigned int irq, unsigned int dest, struct irq_cfg *cfg)
2175 {
2176         int apic, pin;
2177         struct irq_pin_list *entry;
2178         u8 vector = cfg->vector;
2179
2180         for_each_irq_pin(entry, cfg->irq_2_pin) {
2181                 unsigned int reg;
2182
2183                 apic = entry->apic;
2184                 pin = entry->pin;
2185                 /*
2186                  * With interrupt-remapping, destination information comes
2187                  * from interrupt-remapping table entry.
2188                  */
2189                 if (!irq_remapped(cfg))
2190                         io_apic_write(apic, 0x11 + pin*2, dest);
2191                 reg = io_apic_read(apic, 0x10 + pin*2);
2192                 reg &= ~IO_APIC_REDIR_VECTOR_MASK;
2193                 reg |= vector;
2194                 io_apic_modify(apic, 0x10 + pin*2, reg);
2195         }
2196 }
2197
2198 /*
2199  * Either sets data->affinity to a valid value, and returns
2200  * ->cpu_mask_to_apicid of that in dest_id, or returns -1 and
2201  * leaves data->affinity untouched.
2202  */
2203 int __ioapic_set_affinity(struct irq_data *data, const struct cpumask *mask,
2204                           unsigned int *dest_id)
2205 {
2206         struct irq_cfg *cfg = data->chip_data;
2207
2208         if (!cpumask_intersects(mask, cpu_online_mask))
2209                 return -1;
2210
2211         if (assign_irq_vector(data->irq, data->chip_data, mask))
2212                 return -1;
2213
2214         cpumask_copy(data->affinity, mask);
2215
2216         *dest_id = apic->cpu_mask_to_apicid_and(mask, cfg->domain);
2217         return 0;
2218 }
2219
2220 static int
2221 ioapic_set_affinity(struct irq_data *data, const struct cpumask *mask,
2222                     bool force)
2223 {
2224         unsigned int dest, irq = data->irq;
2225         unsigned long flags;
2226         int ret;
2227
2228         raw_spin_lock_irqsave(&ioapic_lock, flags);
2229         ret = __ioapic_set_affinity(data, mask, &dest);
2230         if (!ret) {
2231                 /* Only the high 8 bits are valid. */
2232                 dest = SET_APIC_LOGICAL_ID(dest);
2233                 __target_IO_APIC_irq(irq, dest, data->chip_data);
2234         }
2235         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
2236         return ret;
2237 }
2238
2239 #ifdef CONFIG_INTR_REMAP
2240
2241 /*
2242  * Migrate the IO-APIC irq in the presence of intr-remapping.
2243  *
2244  * For both level and edge triggered, irq migration is a simple atomic
2245  * update(of vector and cpu destination) of IRTE and flush the hardware cache.
2246  *
2247  * For level triggered, we eliminate the io-apic RTE modification (with the
2248  * updated vector information), by using a virtual vector (io-apic pin number).
2249  * Real vector that is used for interrupting cpu will be coming from
2250  * the interrupt-remapping table entry.
2251  */
2252 static int
2253 ir_ioapic_set_affinity(struct irq_data *data, const struct cpumask *mask,
2254                        bool force)
2255 {
2256         struct irq_cfg *cfg = data->chip_data;
2257         unsigned int dest, irq = data->irq;
2258         struct irte irte;
2259
2260         if (!cpumask_intersects(mask, cpu_online_mask))
2261                 return -EINVAL;
2262
2263         if (get_irte(irq, &irte))
2264                 return -EBUSY;
2265
2266         if (assign_irq_vector(irq, cfg, mask))
2267                 return -EBUSY;
2268
2269         dest = apic->cpu_mask_to_apicid_and(cfg->domain, mask);
2270
2271         irte.vector = cfg->vector;
2272         irte.dest_id = IRTE_DEST(dest);
2273
2274         /*
2275          * Modified the IRTE and flushes the Interrupt entry cache.
2276          */
2277         modify_irte(irq, &irte);
2278
2279         if (cfg->move_in_progress)
2280                 send_cleanup_vector(cfg);
2281
2282         cpumask_copy(data->affinity, mask);
2283         return 0;
2284 }
2285
2286 #else
2287 static inline int
2288 ir_ioapic_set_affinity(struct irq_data *data, const struct cpumask *mask,
2289                        bool force)
2290 {
2291         return 0;
2292 }
2293 #endif
2294
2295 asmlinkage void smp_irq_move_cleanup_interrupt(void)
2296 {
2297         unsigned vector, me;
2298
2299         ack_APIC_irq();
2300         exit_idle();
2301         irq_enter();
2302
2303         me = smp_processor_id();
2304         for (vector = FIRST_EXTERNAL_VECTOR; vector < NR_VECTORS; vector++) {
2305                 unsigned int irq;
2306                 unsigned int irr;
2307                 struct irq_desc *desc;
2308                 struct irq_cfg *cfg;
2309                 irq = __get_cpu_var(vector_irq)[vector];
2310
2311                 if (irq == -1)
2312                         continue;
2313
2314                 desc = irq_to_desc(irq);
2315                 if (!desc)
2316                         continue;
2317
2318                 cfg = irq_cfg(irq);
2319                 raw_spin_lock(&desc->lock);
2320
2321                 /*
2322                  * Check if the irq migration is in progress. If so, we
2323                  * haven't received the cleanup request yet for this irq.
2324                  */
2325                 if (cfg->move_in_progress)
2326                         goto unlock;
2327
2328                 if (vector == cfg->vector && cpumask_test_cpu(me, cfg->domain))
2329                         goto unlock;
2330
2331                 irr = apic_read(APIC_IRR + (vector / 32 * 0x10));
2332                 /*
2333                  * Check if the vector that needs to be cleanedup is
2334                  * registered at the cpu's IRR. If so, then this is not
2335                  * the best time to clean it up. Lets clean it up in the
2336                  * next attempt by sending another IRQ_MOVE_CLEANUP_VECTOR
2337                  * to myself.
2338                  */
2339                 if (irr  & (1 << (vector % 32))) {
2340                         apic->send_IPI_self(IRQ_MOVE_CLEANUP_VECTOR);
2341                         goto unlock;
2342                 }
2343                 __get_cpu_var(vector_irq)[vector] = -1;
2344 unlock:
2345                 raw_spin_unlock(&desc->lock);
2346         }
2347
2348         irq_exit();
2349 }
2350
2351 static void __irq_complete_move(struct irq_cfg *cfg, unsigned vector)
2352 {
2353         unsigned me;
2354
2355         if (likely(!cfg->move_in_progress))
2356                 return;
2357
2358         me = smp_processor_id();
2359
2360         if (vector == cfg->vector && cpumask_test_cpu(me, cfg->domain))
2361                 send_cleanup_vector(cfg);
2362 }
2363
2364 static void irq_complete_move(struct irq_cfg *cfg)
2365 {
2366         __irq_complete_move(cfg, ~get_irq_regs()->orig_ax);
2367 }
2368
2369 void irq_force_complete_move(int irq)
2370 {
2371         struct irq_cfg *cfg = get_irq_chip_data(irq);
2372
2373         if (!cfg)
2374                 return;
2375
2376         __irq_complete_move(cfg, cfg->vector);
2377 }
2378 #else
2379 static inline void irq_complete_move(struct irq_cfg *cfg) { }
2380 #endif
2381
2382 static void ack_apic_edge(struct irq_data *data)
2383 {
2384         irq_complete_move(data->chip_data);
2385         move_native_irq(data->irq);
2386         ack_APIC_irq();
2387 }
2388
2389 atomic_t irq_mis_count;
2390
2391 /*
2392  * IO-APIC versions below 0x20 don't support EOI register.
2393  * For the record, here is the information about various versions:
2394  *     0Xh     82489DX
2395  *     1Xh     I/OAPIC or I/O(x)APIC which are not PCI 2.2 Compliant
2396  *     2Xh     I/O(x)APIC which is PCI 2.2 Compliant
2397  *     30h-FFh Reserved
2398  *
2399  * Some of the Intel ICH Specs (ICH2 to ICH5) documents the io-apic
2400  * version as 0x2. This is an error with documentation and these ICH chips
2401  * use io-apic's of version 0x20.
2402  *
2403  * For IO-APIC's with EOI register, we use that to do an explicit EOI.
2404  * Otherwise, we simulate the EOI message manually by changing the trigger
2405  * mode to edge and then back to level, with RTE being masked during this.
2406 */
2407 static void eoi_ioapic_irq(unsigned int irq, struct irq_cfg *cfg)
2408 {
2409         struct irq_pin_list *entry;
2410         unsigned long flags;
2411
2412         raw_spin_lock_irqsave(&ioapic_lock, flags);
2413         for_each_irq_pin(entry, cfg->irq_2_pin) {
2414                 if (mp_ioapics[entry->apic].apicver >= 0x20) {
2415                         /*
2416                          * Intr-remapping uses pin number as the virtual vector
2417                          * in the RTE. Actual vector is programmed in
2418                          * intr-remapping table entry. Hence for the io-apic
2419                          * EOI we use the pin number.
2420                          */
2421                         if (irq_remapped(cfg))
2422                                 io_apic_eoi(entry->apic, entry->pin);
2423                         else
2424                                 io_apic_eoi(entry->apic, cfg->vector);
2425                 } else {
2426                         __mask_and_edge_IO_APIC_irq(entry);
2427                         __unmask_and_level_IO_APIC_irq(entry);
2428                 }
2429         }
2430         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
2431 }
2432
2433 static void ack_apic_level(struct irq_data *data)
2434 {
2435         struct irq_cfg *cfg = data->chip_data;
2436         int i, do_unmask_irq = 0, irq = data->irq;
2437         struct irq_desc *desc = irq_to_desc(irq);
2438         unsigned long v;
2439
2440         irq_complete_move(cfg);
2441 #ifdef CONFIG_GENERIC_PENDING_IRQ
2442         /* If we are moving the irq we need to mask it */
2443         if (unlikely(desc->status & IRQ_MOVE_PENDING)) {
2444                 do_unmask_irq = 1;
2445                 mask_ioapic(cfg);
2446         }
2447 #endif
2448
2449         /*
2450          * It appears there is an erratum which affects at least version 0x11
2451          * of I/O APIC (that's the 82093AA and cores integrated into various
2452          * chipsets).  Under certain conditions a level-triggered interrupt is
2453          * erroneously delivered as edge-triggered one but the respective IRR
2454          * bit gets set nevertheless.  As a result the I/O unit expects an EOI
2455          * message but it will never arrive and further interrupts are blocked
2456          * from the source.  The exact reason is so far unknown, but the
2457          * phenomenon was observed when two consecutive interrupt requests
2458          * from a given source get delivered to the same CPU and the source is
2459          * temporarily disabled in between.
2460          *
2461          * A workaround is to simulate an EOI message manually.  We achieve it
2462          * by setting the trigger mode to edge and then to level when the edge
2463          * trigger mode gets detected in the TMR of a local APIC for a
2464          * level-triggered interrupt.  We mask the source for the time of the
2465          * operation to prevent an edge-triggered interrupt escaping meanwhile.
2466          * The idea is from Manfred Spraul.  --macro
2467          *
2468          * Also in the case when cpu goes offline, fixup_irqs() will forward
2469          * any unhandled interrupt on the offlined cpu to the new cpu
2470          * destination that is handling the corresponding interrupt. This
2471          * interrupt forwarding is done via IPI's. Hence, in this case also
2472          * level-triggered io-apic interrupt will be seen as an edge
2473          * interrupt in the IRR. And we can't rely on the cpu's EOI
2474          * to be broadcasted to the IO-APIC's which will clear the remoteIRR
2475          * corresponding to the level-triggered interrupt. Hence on IO-APIC's
2476          * supporting EOI register, we do an explicit EOI to clear the
2477          * remote IRR and on IO-APIC's which don't have an EOI register,
2478          * we use the above logic (mask+edge followed by unmask+level) from
2479          * Manfred Spraul to clear the remote IRR.
2480          */
2481         i = cfg->vector;
2482         v = apic_read(APIC_TMR + ((i & ~0x1f) >> 1));
2483
2484         /*
2485          * We must acknowledge the irq before we move it or the acknowledge will
2486          * not propagate properly.
2487          */
2488         ack_APIC_irq();
2489
2490         /*
2491          * Tail end of clearing remote IRR bit (either by delivering the EOI
2492          * message via io-apic EOI register write or simulating it using
2493          * mask+edge followed by unnask+level logic) manually when the
2494          * level triggered interrupt is seen as the edge triggered interrupt
2495          * at the cpu.
2496          */
2497         if (!(v & (1 << (i & 0x1f)))) {
2498                 atomic_inc(&irq_mis_count);
2499
2500                 eoi_ioapic_irq(irq, cfg);
2501         }
2502
2503         /* Now we can move and renable the irq */
2504         if (unlikely(do_unmask_irq)) {
2505                 /* Only migrate the irq if the ack has been received.
2506                  *
2507                  * On rare occasions the broadcast level triggered ack gets
2508                  * delayed going to ioapics, and if we reprogram the
2509                  * vector while Remote IRR is still set the irq will never
2510                  * fire again.
2511                  *
2512                  * To prevent this scenario we read the Remote IRR bit
2513                  * of the ioapic.  This has two effects.
2514                  * - On any sane system the read of the ioapic will
2515                  *   flush writes (and acks) going to the ioapic from
2516                  *   this cpu.
2517                  * - We get to see if the ACK has actually been delivered.
2518                  *
2519                  * Based on failed experiments of reprogramming the
2520                  * ioapic entry from outside of irq context starting
2521                  * with masking the ioapic entry and then polling until
2522                  * Remote IRR was clear before reprogramming the
2523                  * ioapic I don't trust the Remote IRR bit to be
2524                  * completey accurate.
2525                  *
2526                  * However there appears to be no other way to plug
2527                  * this race, so if the Remote IRR bit is not
2528                  * accurate and is causing problems then it is a hardware bug
2529                  * and you can go talk to the chipset vendor about it.
2530                  */
2531                 if (!io_apic_level_ack_pending(cfg))
2532                         move_masked_irq(irq);
2533                 unmask_ioapic(cfg);
2534         }
2535 }
2536
2537 #ifdef CONFIG_INTR_REMAP
2538 static void ir_ack_apic_edge(struct irq_data *data)
2539 {
2540         ack_APIC_irq();
2541 }
2542
2543 static void ir_ack_apic_level(struct irq_data *data)
2544 {
2545         ack_APIC_irq();
2546         eoi_ioapic_irq(data->irq, data->chip_data);
2547 }
2548 #endif /* CONFIG_INTR_REMAP */
2549
2550 static struct irq_chip ioapic_chip __read_mostly = {
2551         .name                   = "IO-APIC",
2552         .irq_startup            = startup_ioapic_irq,
2553         .irq_mask               = mask_ioapic_irq,
2554         .irq_unmask             = unmask_ioapic_irq,
2555         .irq_ack                = ack_apic_edge,
2556         .irq_eoi                = ack_apic_level,
2557 #ifdef CONFIG_SMP
2558         .irq_set_affinity       = ioapic_set_affinity,
2559 #endif
2560         .irq_retrigger          = ioapic_retrigger_irq,
2561 };
2562
2563 static struct irq_chip ir_ioapic_chip __read_mostly = {
2564         .name                   = "IR-IO-APIC",
2565         .irq_startup            = startup_ioapic_irq,
2566         .irq_mask               = mask_ioapic_irq,
2567         .irq_unmask             = unmask_ioapic_irq,
2568 #ifdef CONFIG_INTR_REMAP
2569         .irq_ack                = ir_ack_apic_edge,
2570         .irq_eoi                = ir_ack_apic_level,
2571 #ifdef CONFIG_SMP
2572         .irq_set_affinity       = ir_ioapic_set_affinity,
2573 #endif
2574 #endif
2575         .irq_retrigger          = ioapic_retrigger_irq,
2576 };
2577
2578 static inline void init_IO_APIC_traps(void)
2579 {
2580         struct irq_cfg *cfg;
2581         unsigned int irq;
2582
2583         /*
2584          * NOTE! The local APIC isn't very good at handling
2585          * multiple interrupts at the same interrupt level.
2586          * As the interrupt level is determined by taking the
2587          * vector number and shifting that right by 4, we
2588          * want to spread these out a bit so that they don't
2589          * all fall in the same interrupt level.
2590          *
2591          * Also, we've got to be careful not to trash gate
2592          * 0x80, because int 0x80 is hm, kind of importantish. ;)
2593          */
2594         for_each_active_irq(irq) {
2595                 cfg = get_irq_chip_data(irq);
2596                 if (IO_APIC_IRQ(irq) && cfg && !cfg->vector) {
2597                         /*
2598                          * Hmm.. We don't have an entry for this,
2599                          * so default to an old-fashioned 8259
2600                          * interrupt if we can..
2601                          */
2602                         if (irq < legacy_pic->nr_legacy_irqs)
2603                                 legacy_pic->make_irq(irq);
2604                         else
2605                                 /* Strange. Oh, well.. */
2606                                 set_irq_chip(irq, &no_irq_chip);
2607                 }
2608         }
2609 }
2610
2611 /*
2612  * The local APIC irq-chip implementation:
2613  */
2614
2615 static void mask_lapic_irq(struct irq_data *data)
2616 {
2617         unsigned long v;
2618
2619         v = apic_read(APIC_LVT0);
2620         apic_write(APIC_LVT0, v | APIC_LVT_MASKED);
2621 }
2622
2623 static void unmask_lapic_irq(struct irq_data *data)
2624 {
2625         unsigned long v;
2626
2627         v = apic_read(APIC_LVT0);
2628         apic_write(APIC_LVT0, v & ~APIC_LVT_MASKED);
2629 }
2630
2631 static void ack_lapic_irq(struct irq_data *data)
2632 {
2633         ack_APIC_irq();
2634 }
2635
2636 static struct irq_chip lapic_chip __read_mostly = {
2637         .name           = "local-APIC",
2638         .irq_mask       = mask_lapic_irq,
2639         .irq_unmask     = unmask_lapic_irq,
2640         .irq_ack        = ack_lapic_irq,
2641 };
2642
2643 static void lapic_register_intr(int irq)
2644 {
2645         irq_clear_status_flags(irq, IRQ_LEVEL);
2646         set_irq_chip_and_handler_name(irq, &lapic_chip, handle_edge_irq,
2647                                       "edge");
2648 }
2649
2650 static void __init setup_nmi(void)
2651 {
2652         /*
2653          * Dirty trick to enable the NMI watchdog ...
2654          * We put the 8259A master into AEOI mode and
2655          * unmask on all local APICs LVT0 as NMI.
2656          *
2657          * The idea to use the 8259A in AEOI mode ('8259A Virtual Wire')
2658          * is from Maciej W. Rozycki - so we do not have to EOI from
2659          * the NMI handler or the timer interrupt.
2660          */
2661         apic_printk(APIC_VERBOSE, KERN_INFO "activating NMI Watchdog ...");
2662
2663         enable_NMI_through_LVT0();
2664
2665         apic_printk(APIC_VERBOSE, " done.\n");
2666 }
2667
2668 /*
2669  * This looks a bit hackish but it's about the only one way of sending
2670  * a few INTA cycles to 8259As and any associated glue logic.  ICR does
2671  * not support the ExtINT mode, unfortunately.  We need to send these
2672  * cycles as some i82489DX-based boards have glue logic that keeps the
2673  * 8259A interrupt line asserted until INTA.  --macro
2674  */
2675 static inline void __init unlock_ExtINT_logic(void)
2676 {
2677         int apic, pin, i;
2678         struct IO_APIC_route_entry entry0, entry1;
2679         unsigned char save_control, save_freq_select;
2680
2681         pin  = find_isa_irq_pin(8, mp_INT);
2682         if (pin == -1) {
2683                 WARN_ON_ONCE(1);
2684                 return;
2685         }
2686         apic = find_isa_irq_apic(8, mp_INT);
2687         if (apic == -1) {
2688                 WARN_ON_ONCE(1);
2689                 return;
2690         }
2691
2692         entry0 = ioapic_read_entry(apic, pin);
2693         clear_IO_APIC_pin(apic, pin);
2694
2695         memset(&entry1, 0, sizeof(entry1));
2696
2697         entry1.dest_mode = 0;                   /* physical delivery */
2698         entry1.mask = 0;                        /* unmask IRQ now */
2699         entry1.dest = hard_smp_processor_id();
2700         entry1.delivery_mode = dest_ExtINT;
2701         entry1.polarity = entry0.polarity;
2702         entry1.trigger = 0;
2703         entry1.vector = 0;
2704
2705         ioapic_write_entry(apic, pin, entry1);
2706
2707         save_control = CMOS_READ(RTC_CONTROL);
2708         save_freq_select = CMOS_READ(RTC_FREQ_SELECT);
2709         CMOS_WRITE((save_freq_select & ~RTC_RATE_SELECT) | 0x6,
2710                    RTC_FREQ_SELECT);
2711         CMOS_WRITE(save_control | RTC_PIE, RTC_CONTROL);
2712
2713         i = 100;
2714         while (i-- > 0) {
2715                 mdelay(10);
2716                 if ((CMOS_READ(RTC_INTR_FLAGS) & RTC_PF) == RTC_PF)
2717                         i -= 10;
2718         }
2719
2720         CMOS_WRITE(save_control, RTC_CONTROL);
2721         CMOS_WRITE(save_freq_select, RTC_FREQ_SELECT);
2722         clear_IO_APIC_pin(apic, pin);
2723
2724         ioapic_write_entry(apic, pin, entry0);
2725 }
2726
2727 static int disable_timer_pin_1 __initdata;
2728 /* Actually the next is obsolete, but keep it for paranoid reasons -AK */
2729 static int __init disable_timer_pin_setup(char *arg)
2730 {
2731         disable_timer_pin_1 = 1;
2732         return 0;
2733 }
2734 early_param("disable_timer_pin_1", disable_timer_pin_setup);
2735
2736 int timer_through_8259 __initdata;
2737
2738 /*
2739  * This code may look a bit paranoid, but it's supposed to cooperate with
2740  * a wide range of boards and BIOS bugs.  Fortunately only the timer IRQ
2741  * is so screwy.  Thanks to Brian Perkins for testing/hacking this beast
2742  * fanatically on his truly buggy board.
2743  *
2744  * FIXME: really need to revamp this for all platforms.
2745  */
2746 static inline void __init check_timer(void)
2747 {
2748         struct irq_cfg *cfg = get_irq_chip_data(0);
2749         int node = cpu_to_node(0);
2750         int apic1, pin1, apic2, pin2;
2751         unsigned long flags;
2752         int no_pin1 = 0;
2753
2754         local_irq_save(flags);
2755
2756         /*
2757          * get/set the timer IRQ vector:
2758          */
2759         legacy_pic->mask(0);
2760         assign_irq_vector(0, cfg, apic->target_cpus());
2761
2762         /*
2763          * As IRQ0 is to be enabled in the 8259A, the virtual
2764          * wire has to be disabled in the local APIC.  Also
2765          * timer interrupts need to be acknowledged manually in
2766          * the 8259A for the i82489DX when using the NMI
2767          * watchdog as that APIC treats NMIs as level-triggered.
2768          * The AEOI mode will finish them in the 8259A
2769          * automatically.
2770          */
2771         apic_write(APIC_LVT0, APIC_LVT_MASKED | APIC_DM_EXTINT);
2772         legacy_pic->init(1);
2773 #ifdef CONFIG_X86_32
2774         {
2775                 unsigned int ver;
2776
2777                 ver = apic_read(APIC_LVR);
2778                 ver = GET_APIC_VERSION(ver);
2779                 timer_ack = (nmi_watchdog == NMI_IO_APIC && !APIC_INTEGRATED(ver));
2780         }
2781 #endif
2782
2783         pin1  = find_isa_irq_pin(0, mp_INT);
2784         apic1 = find_isa_irq_apic(0, mp_INT);
2785         pin2  = ioapic_i8259.pin;
2786         apic2 = ioapic_i8259.apic;
2787
2788         apic_printk(APIC_QUIET, KERN_INFO "..TIMER: vector=0x%02X "
2789                     "apic1=%d pin1=%d apic2=%d pin2=%d\n",
2790                     cfg->vector, apic1, pin1, apic2, pin2);
2791
2792         /*
2793          * Some BIOS writers are clueless and report the ExtINTA
2794          * I/O APIC input from the cascaded 8259A as the timer
2795          * interrupt input.  So just in case, if only one pin
2796          * was found above, try it both directly and through the
2797          * 8259A.
2798          */
2799         if (pin1 == -1) {
2800                 if (intr_remapping_enabled)
2801                         panic("BIOS bug: timer not connected to IO-APIC");
2802                 pin1 = pin2;
2803                 apic1 = apic2;
2804                 no_pin1 = 1;
2805         } else if (pin2 == -1) {
2806                 pin2 = pin1;
2807                 apic2 = apic1;
2808         }
2809
2810         if (pin1 != -1) {
2811                 /*
2812                  * Ok, does IRQ0 through the IOAPIC work?
2813                  */
2814                 if (no_pin1) {
2815                         add_pin_to_irq_node(cfg, node, apic1, pin1);
2816                         setup_timer_IRQ0_pin(apic1, pin1, cfg->vector);
2817                 } else {
2818                         /* for edge trigger, setup_ioapic_irq already
2819                          * leave it unmasked.
2820                          * so only need to unmask if it is level-trigger
2821                          * do we really have level trigger timer?
2822                          */
2823                         int idx;
2824                         idx = find_irq_entry(apic1, pin1, mp_INT);
2825                         if (idx != -1 && irq_trigger(idx))
2826                                 unmask_ioapic(cfg);
2827                 }
2828                 if (timer_irq_works()) {
2829                         if (nmi_watchdog == NMI_IO_APIC) {
2830                                 setup_nmi();
2831                                 legacy_pic->unmask(0);
2832                         }
2833                         if (disable_timer_pin_1 > 0)
2834                                 clear_IO_APIC_pin(0, pin1);
2835                         goto out;
2836                 }
2837                 if (intr_remapping_enabled)
2838                         panic("timer doesn't work through Interrupt-remapped IO-APIC");
2839                 local_irq_disable();
2840                 clear_IO_APIC_pin(apic1, pin1);
2841                 if (!no_pin1)
2842                         apic_printk(APIC_QUIET, KERN_ERR "..MP-BIOS bug: "
2843                                     "8254 timer not connected to IO-APIC\n");
2844
2845                 apic_printk(APIC_QUIET, KERN_INFO "...trying to set up timer "
2846                             "(IRQ0) through the 8259A ...\n");
2847                 apic_printk(APIC_QUIET, KERN_INFO
2848                             "..... (found apic %d pin %d) ...\n", apic2, pin2);
2849                 /*
2850                  * legacy devices should be connected to IO APIC #0
2851                  */
2852                 replace_pin_at_irq_node(cfg, node, apic1, pin1, apic2, pin2);
2853                 setup_timer_IRQ0_pin(apic2, pin2, cfg->vector);
2854                 legacy_pic->unmask(0);
2855                 if (timer_irq_works()) {
2856                         apic_printk(APIC_QUIET, KERN_INFO "....... works.\n");
2857                         timer_through_8259 = 1;
2858                         if (nmi_watchdog == NMI_IO_APIC) {
2859                                 legacy_pic->mask(0);
2860                                 setup_nmi();
2861                                 legacy_pic->unmask(0);
2862                         }
2863                         goto out;
2864                 }
2865                 /*
2866                  * Cleanup, just in case ...
2867                  */
2868                 local_irq_disable();
2869                 legacy_pic->mask(0);
2870                 clear_IO_APIC_pin(apic2, pin2);
2871                 apic_printk(APIC_QUIET, KERN_INFO "....... failed.\n");
2872         }
2873
2874         if (nmi_watchdog == NMI_IO_APIC) {
2875                 apic_printk(APIC_QUIET, KERN_WARNING "timer doesn't work "
2876                             "through the IO-APIC - disabling NMI Watchdog!\n");
2877                 nmi_watchdog = NMI_NONE;
2878         }
2879 #ifdef CONFIG_X86_32
2880         timer_ack = 0;
2881 #endif
2882
2883         apic_printk(APIC_QUIET, KERN_INFO
2884                     "...trying to set up timer as Virtual Wire IRQ...\n");
2885
2886         lapic_register_intr(0);
2887         apic_write(APIC_LVT0, APIC_DM_FIXED | cfg->vector);     /* Fixed mode */
2888         legacy_pic->unmask(0);
2889
2890         if (timer_irq_works()) {
2891                 apic_printk(APIC_QUIET, KERN_INFO "..... works.\n");
2892                 goto out;
2893         }
2894         local_irq_disable();
2895         legacy_pic->mask(0);
2896         apic_write(APIC_LVT0, APIC_LVT_MASKED | APIC_DM_FIXED | cfg->vector);
2897         apic_printk(APIC_QUIET, KERN_INFO "..... failed.\n");
2898
2899         apic_printk(APIC_QUIET, KERN_INFO
2900                     "...trying to set up timer as ExtINT IRQ...\n");
2901
2902         legacy_pic->init(0);
2903         legacy_pic->make_irq(0);
2904         apic_write(APIC_LVT0, APIC_DM_EXTINT);
2905
2906         unlock_ExtINT_logic();
2907
2908         if (timer_irq_works()) {
2909                 apic_printk(APIC_QUIET, KERN_INFO "..... works.\n");
2910                 goto out;
2911         }
2912         local_irq_disable();
2913         apic_printk(APIC_QUIET, KERN_INFO "..... failed :(.\n");
2914         panic("IO-APIC + timer doesn't work!  Boot with apic=debug and send a "
2915                 "report.  Then try booting with the 'noapic' option.\n");
2916 out:
2917         local_irq_restore(flags);
2918 }
2919
2920 /*
2921  * Traditionally ISA IRQ2 is the cascade IRQ, and is not available
2922  * to devices.  However there may be an I/O APIC pin available for
2923  * this interrupt regardless.  The pin may be left unconnected, but
2924  * typically it will be reused as an ExtINT cascade interrupt for
2925  * the master 8259A.  In the MPS case such a pin will normally be
2926  * reported as an ExtINT interrupt in the MP table.  With ACPI
2927  * there is no provision for ExtINT interrupts, and in the absence
2928  * of an override it would be treated as an ordinary ISA I/O APIC
2929  * interrupt, that is edge-triggered and unmasked by default.  We
2930  * used to do this, but it caused problems on some systems because
2931  * of the NMI watchdog and sometimes IRQ0 of the 8254 timer using
2932  * the same ExtINT cascade interrupt to drive the local APIC of the
2933  * bootstrap processor.  Therefore we refrain from routing IRQ2 to
2934  * the I/O APIC in all cases now.  No actual device should request
2935  * it anyway.  --macro
2936  */
2937 #define PIC_IRQS        (1UL << PIC_CASCADE_IR)
2938
2939 void __init setup_IO_APIC(void)
2940 {
2941
2942         /*
2943          * calling enable_IO_APIC() is moved to setup_local_APIC for BP
2944          */
2945         io_apic_irqs = legacy_pic->nr_legacy_irqs ? ~PIC_IRQS : ~0UL;
2946
2947         apic_printk(APIC_VERBOSE, "ENABLING IO-APIC IRQs\n");
2948         /*
2949          * Set up IO-APIC IRQ routing.
2950          */
2951         x86_init.mpparse.setup_ioapic_ids();
2952
2953         sync_Arb_IDs();
2954         setup_IO_APIC_irqs();
2955         init_IO_APIC_traps();
2956         if (legacy_pic->nr_legacy_irqs)
2957                 check_timer();
2958 }
2959
2960 /*
2961  *      Called after all the initialization is done. If we didnt find any
2962  *      APIC bugs then we can allow the modify fast path
2963  */
2964
2965 static int __init io_apic_bug_finalize(void)
2966 {
2967         if (sis_apic_bug == -1)
2968                 sis_apic_bug = 0;
2969         return 0;
2970 }
2971
2972 late_initcall(io_apic_bug_finalize);
2973
2974 struct sysfs_ioapic_data {
2975         struct sys_device dev;
2976         struct IO_APIC_route_entry entry[0];
2977 };
2978 static struct sysfs_ioapic_data * mp_ioapic_data[MAX_IO_APICS];
2979
2980 static int ioapic_suspend(struct sys_device *dev, pm_message_t state)
2981 {
2982         struct IO_APIC_route_entry *entry;
2983         struct sysfs_ioapic_data *data;
2984         int i;
2985
2986         data = container_of(dev, struct sysfs_ioapic_data, dev);
2987         entry = data->entry;
2988         for (i = 0; i < nr_ioapic_registers[dev->id]; i ++, entry ++ )
2989                 *entry = ioapic_read_entry(dev->id, i);
2990
2991         return 0;
2992 }
2993
2994 static int ioapic_resume(struct sys_device *dev)
2995 {
2996         struct IO_APIC_route_entry *entry;
2997         struct sysfs_ioapic_data *data;
2998         unsigned long flags;
2999         union IO_APIC_reg_00 reg_00;
3000         int i;
3001
3002         data = container_of(dev, struct sysfs_ioapic_data, dev);
3003         entry = data->entry;
3004
3005         raw_spin_lock_irqsave(&ioapic_lock, flags);
3006         reg_00.raw = io_apic_read(dev->id, 0);
3007         if (reg_00.bits.ID != mp_ioapics[dev->id].apicid) {
3008                 reg_00.bits.ID = mp_ioapics[dev->id].apicid;
3009                 io_apic_write(dev->id, 0, reg_00.raw);
3010         }
3011         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
3012         for (i = 0; i < nr_ioapic_registers[dev->id]; i++)
3013                 ioapic_write_entry(dev->id, i, entry[i]);
3014
3015         return 0;
3016 }
3017
3018 static struct sysdev_class ioapic_sysdev_class = {
3019         .name = "ioapic",
3020         .suspend = ioapic_suspend,
3021         .resume = ioapic_resume,
3022 };
3023
3024 static int __init ioapic_init_sysfs(void)
3025 {
3026         struct sys_device * dev;
3027         int i, size, error;
3028
3029         error = sysdev_class_register(&ioapic_sysdev_class);
3030         if (error)
3031                 return error;
3032
3033         for (i = 0; i < nr_ioapics; i++ ) {
3034                 size = sizeof(struct sys_device) + nr_ioapic_registers[i]
3035                         * sizeof(struct IO_APIC_route_entry);
3036                 mp_ioapic_data[i] = kzalloc(size, GFP_KERNEL);
3037                 if (!mp_ioapic_data[i]) {
3038                         printk(KERN_ERR "Can't suspend/resume IOAPIC %d\n", i);
3039                         continue;
3040                 }
3041                 dev = &mp_ioapic_data[i]->dev;
3042                 dev->id = i;
3043                 dev->cls = &ioapic_sysdev_class;
3044                 error = sysdev_register(dev);
3045                 if (error) {
3046                         kfree(mp_ioapic_data[i]);
3047                         mp_ioapic_data[i] = NULL;
3048                         printk(KERN_ERR "Can't suspend/resume IOAPIC %d\n", i);
3049                         continue;
3050                 }
3051         }
3052
3053         return 0;
3054 }
3055
3056 device_initcall(ioapic_init_sysfs);
3057
3058 /*
3059  * Dynamic irq allocate and deallocation
3060  */
3061 unsigned int create_irq_nr(unsigned int from, int node)
3062 {
3063         struct irq_cfg *cfg;
3064         unsigned long flags;
3065         unsigned int ret = 0;
3066         int irq;
3067
3068         if (from < nr_irqs_gsi)
3069                 from = nr_irqs_gsi;
3070
3071         irq = alloc_irq_from(from, node);
3072         if (irq < 0)
3073                 return 0;
3074         cfg = alloc_irq_cfg(irq, node);
3075         if (!cfg) {
3076                 free_irq_at(irq, NULL);
3077                 return 0;
3078         }
3079
3080         raw_spin_lock_irqsave(&vector_lock, flags);
3081         if (!__assign_irq_vector(irq, cfg, apic->target_cpus()))
3082                 ret = irq;
3083         raw_spin_unlock_irqrestore(&vector_lock, flags);
3084
3085         if (ret) {
3086                 set_irq_chip_data(irq, cfg);
3087                 irq_clear_status_flags(irq, IRQ_NOREQUEST);
3088         } else {
3089                 free_irq_at(irq, cfg);
3090         }
3091         return ret;
3092 }
3093
3094 int create_irq(void)
3095 {
3096         int node = cpu_to_node(0);
3097         unsigned int irq_want;
3098         int irq;
3099
3100         irq_want = nr_irqs_gsi;
3101         irq = create_irq_nr(irq_want, node);
3102
3103         if (irq == 0)
3104                 irq = -1;
3105
3106         return irq;
3107 }
3108
3109 void destroy_irq(unsigned int irq)
3110 {
3111         struct irq_cfg *cfg = get_irq_chip_data(irq);
3112         unsigned long flags;
3113
3114         irq_set_status_flags(irq, IRQ_NOREQUEST|IRQ_NOPROBE);
3115
3116         if (intr_remapping_enabled)
3117                 free_irte(irq);
3118         raw_spin_lock_irqsave(&vector_lock, flags);
3119         __clear_irq_vector(irq, cfg);
3120         raw_spin_unlock_irqrestore(&vector_lock, flags);
3121         free_irq_at(irq, cfg);
3122 }
3123
3124 /*
3125  * MSI message composition
3126  */
3127 #ifdef CONFIG_PCI_MSI
3128 static int msi_compose_msg(struct pci_dev *pdev, unsigned int irq,
3129                            struct msi_msg *msg, u8 hpet_id)
3130 {
3131         struct irq_cfg *cfg;
3132         int err;
3133         unsigned dest;
3134
3135         if (disable_apic)
3136                 return -ENXIO;
3137
3138         cfg = irq_cfg(irq);
3139         err = assign_irq_vector(irq, cfg, apic->target_cpus());
3140         if (err)
3141                 return err;
3142
3143         dest = apic->cpu_mask_to_apicid_and(cfg->domain, apic->target_cpus());
3144
3145         if (irq_remapped(get_irq_chip_data(irq))) {
3146                 struct irte irte;
3147                 int ir_index;
3148                 u16 sub_handle;
3149
3150                 ir_index = map_irq_to_irte_handle(irq, &sub_handle);
3151                 BUG_ON(ir_index == -1);
3152
3153                 prepare_irte(&irte, cfg->vector, dest);
3154
3155                 /* Set source-id of interrupt request */
3156                 if (pdev)
3157                         set_msi_sid(&irte, pdev);
3158                 else
3159                         set_hpet_sid(&irte, hpet_id);
3160
3161                 modify_irte(irq, &irte);
3162
3163                 msg->address_hi = MSI_ADDR_BASE_HI;
3164                 msg->data = sub_handle;
3165                 msg->address_lo = MSI_ADDR_BASE_LO | MSI_ADDR_IR_EXT_INT |
3166                                   MSI_ADDR_IR_SHV |
3167                                   MSI_ADDR_IR_INDEX1(ir_index) |
3168                                   MSI_ADDR_IR_INDEX2(ir_index);
3169         } else {
3170                 if (x2apic_enabled())
3171                         msg->address_hi = MSI_ADDR_BASE_HI |
3172                                           MSI_ADDR_EXT_DEST_ID(dest);
3173                 else
3174                         msg->address_hi = MSI_ADDR_BASE_HI;
3175
3176                 msg->address_lo =
3177                         MSI_ADDR_BASE_LO |
3178                         ((apic->irq_dest_mode == 0) ?
3179                                 MSI_ADDR_DEST_MODE_PHYSICAL:
3180                                 MSI_ADDR_DEST_MODE_LOGICAL) |
3181                         ((apic->irq_delivery_mode != dest_LowestPrio) ?
3182                                 MSI_ADDR_REDIRECTION_CPU:
3183                                 MSI_ADDR_REDIRECTION_LOWPRI) |
3184                         MSI_ADDR_DEST_ID(dest);
3185
3186                 msg->data =
3187                         MSI_DATA_TRIGGER_EDGE |
3188                         MSI_DATA_LEVEL_ASSERT |
3189                         ((apic->irq_delivery_mode != dest_LowestPrio) ?
3190                                 MSI_DATA_DELIVERY_FIXED:
3191                                 MSI_DATA_DELIVERY_LOWPRI) |
3192                         MSI_DATA_VECTOR(cfg->vector);
3193         }
3194         return err;
3195 }
3196
3197 #ifdef CONFIG_SMP
3198 static int
3199 msi_set_affinity(struct irq_data *data, const struct cpumask *mask, bool force)
3200 {
3201         struct irq_cfg *cfg = data->chip_data;
3202         struct msi_msg msg;
3203         unsigned int dest;
3204
3205         if (__ioapic_set_affinity(data, mask, &dest))
3206                 return -1;
3207
3208         __get_cached_msi_msg(data->msi_desc, &msg);
3209
3210         msg.data &= ~MSI_DATA_VECTOR_MASK;
3211         msg.data |= MSI_DATA_VECTOR(cfg->vector);
3212         msg.address_lo &= ~MSI_ADDR_DEST_ID_MASK;
3213         msg.address_lo |= MSI_ADDR_DEST_ID(dest);
3214
3215         __write_msi_msg(data->msi_desc, &msg);
3216
3217         return 0;
3218 }
3219 #ifdef CONFIG_INTR_REMAP
3220 /*
3221  * Migrate the MSI irq to another cpumask. This migration is
3222  * done in the process context using interrupt-remapping hardware.
3223  */
3224 static int
3225 ir_msi_set_affinity(struct irq_data *data, const struct cpumask *mask,
3226                     bool force)
3227 {
3228         struct irq_cfg *cfg = data->chip_data;
3229         unsigned int dest, irq = data->irq;
3230         struct irte irte;
3231
3232         if (get_irte(irq, &irte))
3233                 return -1;
3234
3235         if (__ioapic_set_affinity(data, mask, &dest))
3236                 return -1;
3237
3238         irte.vector = cfg->vector;
3239         irte.dest_id = IRTE_DEST(dest);
3240
3241         /*
3242          * atomically update the IRTE with the new destination and vector.
3243          */
3244         modify_irte(irq, &irte);
3245
3246         /*
3247          * After this point, all the interrupts will start arriving
3248          * at the new destination. So, time to cleanup the previous
3249          * vector allocation.
3250          */
3251         if (cfg->move_in_progress)
3252                 send_cleanup_vector(cfg);
3253
3254         return 0;
3255 }
3256
3257 #endif
3258 #endif /* CONFIG_SMP */
3259
3260 /*
3261  * IRQ Chip for MSI PCI/PCI-X/PCI-Express Devices,
3262  * which implement the MSI or MSI-X Capability Structure.
3263  */
3264 static struct irq_chip msi_chip = {
3265         .name                   = "PCI-MSI",
3266         .irq_unmask             = unmask_msi_irq,
3267         .irq_mask               = mask_msi_irq,
3268         .irq_ack                = ack_apic_edge,
3269 #ifdef CONFIG_SMP
3270         .irq_set_affinity       = msi_set_affinity,
3271 #endif
3272         .irq_retrigger          = ioapic_retrigger_irq,
3273 };
3274
3275 static struct irq_chip msi_ir_chip = {
3276         .name                   = "IR-PCI-MSI",
3277         .irq_unmask             = unmask_msi_irq,
3278         .irq_mask               = mask_msi_irq,
3279 #ifdef CONFIG_INTR_REMAP
3280         .irq_ack                = ir_ack_apic_edge,
3281 #ifdef CONFIG_SMP
3282         .irq_set_affinity       = ir_msi_set_affinity,
3283 #endif
3284 #endif
3285         .irq_retrigger          = ioapic_retrigger_irq,
3286 };
3287
3288 /*
3289  * Map the PCI dev to the corresponding remapping hardware unit
3290  * and allocate 'nvec' consecutive interrupt-remapping table entries
3291  * in it.
3292  */
3293 static int msi_alloc_irte(struct pci_dev *dev, int irq, int nvec)
3294 {
3295         struct intel_iommu *iommu;
3296         int index;
3297
3298         iommu = map_dev_to_ir(dev);
3299         if (!iommu) {
3300                 printk(KERN_ERR
3301                        "Unable to map PCI %s to iommu\n", pci_name(dev));
3302                 return -ENOENT;
3303         }
3304
3305         index = alloc_irte(iommu, irq, nvec);
3306         if (index < 0) {
3307                 printk(KERN_ERR
3308                        "Unable to allocate %d IRTE for PCI %s\n", nvec,
3309                        pci_name(dev));
3310                 return -ENOSPC;
3311         }
3312         return index;
3313 }
3314
3315 static int setup_msi_irq(struct pci_dev *dev, struct msi_desc *msidesc, int irq)
3316 {
3317         struct msi_msg msg;
3318         int ret;
3319
3320         ret = msi_compose_msg(dev, irq, &msg, -1);
3321         if (ret < 0)
3322                 return ret;
3323
3324         set_irq_msi(irq, msidesc);
3325         write_msi_msg(irq, &msg);
3326
3327         if (irq_remapped(get_irq_chip_data(irq))) {
3328                 irq_set_status_flags(irq, IRQ_MOVE_PCNTXT);
3329                 set_irq_chip_and_handler_name(irq, &msi_ir_chip, handle_edge_irq, "edge");
3330         } else
3331                 set_irq_chip_and_handler_name(irq, &msi_chip, handle_edge_irq, "edge");
3332
3333         dev_printk(KERN_DEBUG, &dev->dev, "irq %d for MSI/MSI-X\n", irq);
3334
3335         return 0;
3336 }
3337
3338 int arch_setup_msi_irqs(struct pci_dev *dev, int nvec, int type)
3339 {
3340         int node, ret, sub_handle, index = 0;
3341         unsigned int irq, irq_want;
3342         struct msi_desc *msidesc;
3343         struct intel_iommu *iommu = NULL;
3344
3345         /* x86 doesn't support multiple MSI yet */
3346         if (type == PCI_CAP_ID_MSI && nvec > 1)
3347                 return 1;
3348
3349         node = dev_to_node(&dev->dev);
3350         irq_want = nr_irqs_gsi;
3351         sub_handle = 0;
3352         list_for_each_entry(msidesc, &dev->msi_list, list) {
3353                 irq = create_irq_nr(irq_want, node);
3354                 if (irq == 0)
3355                         return -1;
3356                 irq_want = irq + 1;
3357                 if (!intr_remapping_enabled)
3358                         goto no_ir;
3359
3360                 if (!sub_handle) {
3361                         /*
3362                          * allocate the consecutive block of IRTE's
3363                          * for 'nvec'
3364                          */
3365                         index = msi_alloc_irte(dev, irq, nvec);
3366                         if (index < 0) {
3367                                 ret = index;
3368                                 goto error;
3369                         }
3370                 } else {
3371                         iommu = map_dev_to_ir(dev);
3372                         if (!iommu) {
3373                                 ret = -ENOENT;
3374                                 goto error;
3375                         }
3376                         /*
3377                          * setup the mapping between the irq and the IRTE
3378                          * base index, the sub_handle pointing to the
3379                          * appropriate interrupt remap table entry.
3380                          */
3381                         set_irte_irq(irq, iommu, index, sub_handle);
3382                 }
3383 no_ir:
3384                 ret = setup_msi_irq(dev, msidesc, irq);
3385                 if (ret < 0)
3386                         goto error;
3387                 sub_handle++;
3388         }
3389         return 0;
3390
3391 error:
3392         destroy_irq(irq);
3393         return ret;
3394 }
3395
3396 void arch_teardown_msi_irq(unsigned int irq)
3397 {
3398         destroy_irq(irq);
3399 }
3400
3401 #if defined (CONFIG_DMAR) || defined (CONFIG_INTR_REMAP)
3402 #ifdef CONFIG_SMP
3403 static int
3404 dmar_msi_set_affinity(struct irq_data *data, const struct cpumask *mask,
3405                       bool force)
3406 {
3407         struct irq_cfg *cfg = data->chip_data;
3408         unsigned int dest, irq = data->irq;
3409         struct msi_msg msg;
3410
3411         if (__ioapic_set_affinity(data, mask, &dest))
3412                 return -1;
3413
3414         dmar_msi_read(irq, &msg);
3415
3416         msg.data &= ~MSI_DATA_VECTOR_MASK;
3417         msg.data |= MSI_DATA_VECTOR(cfg->vector);
3418         msg.address_lo &= ~MSI_ADDR_DEST_ID_MASK;
3419         msg.address_lo |= MSI_ADDR_DEST_ID(dest);
3420
3421         dmar_msi_write(irq, &msg);
3422
3423         return 0;
3424 }
3425
3426 #endif /* CONFIG_SMP */
3427
3428 static struct irq_chip dmar_msi_type = {
3429         .name                   = "DMAR_MSI",
3430         .irq_unmask             = dmar_msi_unmask,
3431         .irq_mask               = dmar_msi_mask,
3432         .irq_ack                = ack_apic_edge,
3433 #ifdef CONFIG_SMP
3434         .irq_set_affinity       = dmar_msi_set_affinity,
3435 #endif
3436         .irq_retrigger          = ioapic_retrigger_irq,
3437 };
3438
3439 int arch_setup_dmar_msi(unsigned int irq)
3440 {
3441         int ret;
3442         struct msi_msg msg;
3443
3444         ret = msi_compose_msg(NULL, irq, &msg, -1);
3445         if (ret < 0)
3446                 return ret;
3447         dmar_msi_write(irq, &msg);
3448         set_irq_chip_and_handler_name(irq, &dmar_msi_type, handle_edge_irq,
3449                 "edge");
3450         return 0;
3451 }
3452 #endif
3453
3454 #ifdef CONFIG_HPET_TIMER
3455
3456 #ifdef CONFIG_SMP
3457 static int hpet_msi_set_affinity(struct irq_data *data,
3458                                  const struct cpumask *mask, bool force)
3459 {
3460         struct irq_cfg *cfg = data->chip_data;
3461         struct msi_msg msg;
3462         unsigned int dest;
3463
3464         if (__ioapic_set_affinity(data, mask, &dest))
3465                 return -1;
3466
3467         hpet_msi_read(data->handler_data, &msg);
3468
3469         msg.data &= ~MSI_DATA_VECTOR_MASK;
3470         msg.data |= MSI_DATA_VECTOR(cfg->vector);
3471         msg.address_lo &= ~MSI_ADDR_DEST_ID_MASK;
3472         msg.address_lo |= MSI_ADDR_DEST_ID(dest);
3473
3474         hpet_msi_write(data->handler_data, &msg);
3475
3476         return 0;
3477 }
3478
3479 #endif /* CONFIG_SMP */
3480
3481 static struct irq_chip ir_hpet_msi_type = {
3482         .name                   = "IR-HPET_MSI",
3483         .irq_unmask             = hpet_msi_unmask,
3484         .irq_mask               = hpet_msi_mask,
3485 #ifdef CONFIG_INTR_REMAP
3486         .irq_ack                = ir_ack_apic_edge,
3487 #ifdef CONFIG_SMP
3488         .irq_set_affinity       = ir_msi_set_affinity,
3489 #endif
3490 #endif
3491         .irq_retrigger          = ioapic_retrigger_irq,
3492 };
3493
3494 static struct irq_chip hpet_msi_type = {
3495         .name = "HPET_MSI",
3496         .irq_unmask = hpet_msi_unmask,
3497         .irq_mask = hpet_msi_mask,
3498         .irq_ack = ack_apic_edge,
3499 #ifdef CONFIG_SMP
3500         .irq_set_affinity = hpet_msi_set_affinity,
3501 #endif
3502         .irq_retrigger = ioapic_retrigger_irq,
3503 };
3504
3505 int arch_setup_hpet_msi(unsigned int irq, unsigned int id)
3506 {
3507         struct msi_msg msg;
3508         int ret;
3509
3510         if (intr_remapping_enabled) {
3511                 struct intel_iommu *iommu = map_hpet_to_ir(id);
3512                 int index;
3513
3514                 if (!iommu)
3515                         return -1;
3516
3517                 index = alloc_irte(iommu, irq, 1);
3518                 if (index < 0)
3519                         return -1;
3520         }
3521
3522         ret = msi_compose_msg(NULL, irq, &msg, id);
3523         if (ret < 0)
3524                 return ret;
3525
3526         hpet_msi_write(get_irq_data(irq), &msg);
3527         irq_set_status_flags(irq, IRQ_MOVE_PCNTXT);
3528         if (irq_remapped(get_irq_chip_data(irq)))
3529                 set_irq_chip_and_handler_name(irq, &ir_hpet_msi_type,
3530                                               handle_edge_irq, "edge");
3531         else
3532                 set_irq_chip_and_handler_name(irq, &hpet_msi_type,
3533                                               handle_edge_irq, "edge");
3534
3535         return 0;
3536 }
3537 #endif
3538
3539 #endif /* CONFIG_PCI_MSI */
3540 /*
3541  * Hypertransport interrupt support
3542  */
3543 #ifdef CONFIG_HT_IRQ
3544
3545 #ifdef CONFIG_SMP
3546
3547 static void target_ht_irq(unsigned int irq, unsigned int dest, u8 vector)
3548 {
3549         struct ht_irq_msg msg;
3550         fetch_ht_irq_msg(irq, &msg);
3551
3552         msg.address_lo &= ~(HT_IRQ_LOW_VECTOR_MASK | HT_IRQ_LOW_DEST_ID_MASK);
3553         msg.address_hi &= ~(HT_IRQ_HIGH_DEST_ID_MASK);
3554
3555         msg.address_lo |= HT_IRQ_LOW_VECTOR(vector) | HT_IRQ_LOW_DEST_ID(dest);
3556         msg.address_hi |= HT_IRQ_HIGH_DEST_ID(dest);
3557
3558         write_ht_irq_msg(irq, &msg);
3559 }
3560
3561 static int
3562 ht_set_affinity(struct irq_data *data, const struct cpumask *mask, bool force)
3563 {
3564         struct irq_cfg *cfg = data->chip_data;
3565         unsigned int dest;
3566
3567         if (__ioapic_set_affinity(data, mask, &dest))
3568                 return -1;
3569
3570         target_ht_irq(data->irq, dest, cfg->vector);
3571         return 0;
3572 }
3573
3574 #endif
3575
3576 static struct irq_chip ht_irq_chip = {
3577         .name                   = "PCI-HT",
3578         .irq_mask               = mask_ht_irq,
3579         .irq_unmask             = unmask_ht_irq,
3580         .irq_ack                = ack_apic_edge,
3581 #ifdef CONFIG_SMP
3582         .irq_set_affinity       = ht_set_affinity,
3583 #endif
3584         .irq_retrigger          = ioapic_retrigger_irq,
3585 };
3586
3587 int arch_setup_ht_irq(unsigned int irq, struct pci_dev *dev)
3588 {
3589         struct irq_cfg *cfg;
3590         int err;
3591
3592         if (disable_apic)
3593                 return -ENXIO;
3594
3595         cfg = irq_cfg(irq);
3596         err = assign_irq_vector(irq, cfg, apic->target_cpus());
3597         if (!err) {
3598                 struct ht_irq_msg msg;
3599                 unsigned dest;
3600
3601                 dest = apic->cpu_mask_to_apicid_and(cfg->domain,
3602                                                     apic->target_cpus());
3603
3604                 msg.address_hi = HT_IRQ_HIGH_DEST_ID(dest);
3605
3606                 msg.address_lo =
3607                         HT_IRQ_LOW_BASE |
3608                         HT_IRQ_LOW_DEST_ID(dest) |
3609                         HT_IRQ_LOW_VECTOR(cfg->vector) |
3610                         ((apic->irq_dest_mode == 0) ?
3611                                 HT_IRQ_LOW_DM_PHYSICAL :
3612                                 HT_IRQ_LOW_DM_LOGICAL) |
3613                         HT_IRQ_LOW_RQEOI_EDGE |
3614                         ((apic->irq_delivery_mode != dest_LowestPrio) ?
3615                                 HT_IRQ_LOW_MT_FIXED :
3616                                 HT_IRQ_LOW_MT_ARBITRATED) |
3617                         HT_IRQ_LOW_IRQ_MASKED;
3618
3619                 write_ht_irq_msg(irq, &msg);
3620
3621                 set_irq_chip_and_handler_name(irq, &ht_irq_chip,
3622                                               handle_edge_irq, "edge");
3623
3624                 dev_printk(KERN_DEBUG, &dev->dev, "irq %d for HT\n", irq);
3625         }
3626         return err;
3627 }
3628 #endif /* CONFIG_HT_IRQ */
3629
3630 int __init io_apic_get_redir_entries (int ioapic)
3631 {
3632         union IO_APIC_reg_01    reg_01;
3633         unsigned long flags;
3634
3635         raw_spin_lock_irqsave(&ioapic_lock, flags);
3636         reg_01.raw = io_apic_read(ioapic, 1);
3637         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
3638
3639         /* The register returns the maximum index redir index
3640          * supported, which is one less than the total number of redir
3641          * entries.
3642          */
3643         return reg_01.bits.entries + 1;
3644 }
3645
3646 static void __init probe_nr_irqs_gsi(void)
3647 {
3648         int nr;
3649
3650         nr = gsi_top + NR_IRQS_LEGACY;
3651         if (nr > nr_irqs_gsi)
3652                 nr_irqs_gsi = nr;
3653
3654         printk(KERN_DEBUG "nr_irqs_gsi: %d\n", nr_irqs_gsi);
3655 }
3656
3657 #ifdef CONFIG_SPARSE_IRQ
3658 int __init arch_probe_nr_irqs(void)
3659 {
3660         int nr;
3661
3662         if (nr_irqs > (NR_VECTORS * nr_cpu_ids))
3663                 nr_irqs = NR_VECTORS * nr_cpu_ids;
3664
3665         nr = nr_irqs_gsi + 8 * nr_cpu_ids;
3666 #if defined(CONFIG_PCI_MSI) || defined(CONFIG_HT_IRQ)
3667         /*
3668          * for MSI and HT dyn irq
3669          */
3670         nr += nr_irqs_gsi * 16;
3671 #endif
3672         if (nr < nr_irqs)
3673                 nr_irqs = nr;
3674
3675         return NR_IRQS_LEGACY;
3676 }
3677 #endif
3678
3679 static int __io_apic_set_pci_routing(struct device *dev, int irq,
3680                                 struct io_apic_irq_attr *irq_attr)
3681 {
3682         struct irq_cfg *cfg;
3683         int node;
3684         int ioapic, pin;
3685         int trigger, polarity;
3686
3687         ioapic = irq_attr->ioapic;
3688         if (!IO_APIC_IRQ(irq)) {
3689                 apic_printk(APIC_QUIET,KERN_ERR "IOAPIC[%d]: Invalid reference to IRQ 0\n",
3690                         ioapic);
3691                 return -EINVAL;
3692         }
3693
3694         if (dev)
3695                 node = dev_to_node(dev);
3696         else
3697                 node = cpu_to_node(0);
3698
3699         cfg = alloc_irq_and_cfg_at(irq, node);
3700         if (!cfg)
3701                 return 0;
3702
3703         pin = irq_attr->ioapic_pin;
3704         trigger = irq_attr->trigger;
3705         polarity = irq_attr->polarity;
3706
3707         /*
3708          * IRQs < 16 are already in the irq_2_pin[] map
3709          */
3710         if (irq >= legacy_pic->nr_legacy_irqs) {
3711                 if (__add_pin_to_irq_node(cfg, node, ioapic, pin)) {
3712                         printk(KERN_INFO "can not add pin %d for irq %d\n",
3713                                 pin, irq);
3714                         return 0;
3715                 }
3716         }
3717
3718         setup_ioapic_irq(ioapic, pin, irq, cfg, trigger, polarity);
3719
3720         return 0;
3721 }
3722
3723 int io_apic_set_pci_routing(struct device *dev, int irq,
3724                                 struct io_apic_irq_attr *irq_attr)
3725 {
3726         int ioapic, pin;
3727         /*
3728          * Avoid pin reprogramming.  PRTs typically include entries
3729          * with redundant pin->gsi mappings (but unique PCI devices);
3730          * we only program the IOAPIC on the first.
3731          */
3732         ioapic = irq_attr->ioapic;
3733         pin = irq_attr->ioapic_pin;
3734         if (test_bit(pin, mp_ioapic_routing[ioapic].pin_programmed)) {
3735                 pr_debug("Pin %d-%d already programmed\n",
3736                          mp_ioapics[ioapic].apicid, pin);
3737                 return 0;
3738         }
3739         set_bit(pin, mp_ioapic_routing[ioapic].pin_programmed);
3740
3741         return __io_apic_set_pci_routing(dev, irq, irq_attr);
3742 }
3743
3744 u8 __init io_apic_unique_id(u8 id)
3745 {
3746 #ifdef CONFIG_X86_32
3747         if ((boot_cpu_data.x86_vendor == X86_VENDOR_INTEL) &&
3748             !APIC_XAPIC(apic_version[boot_cpu_physical_apicid]))
3749                 return io_apic_get_unique_id(nr_ioapics, id);
3750         else
3751                 return id;
3752 #else
3753         int i;
3754         DECLARE_BITMAP(used, 256);
3755
3756         bitmap_zero(used, 256);
3757         for (i = 0; i < nr_ioapics; i++) {
3758                 struct mpc_ioapic *ia = &mp_ioapics[i];
3759                 __set_bit(ia->apicid, used);
3760         }
3761         if (!test_bit(id, used))
3762                 return id;
3763         return find_first_zero_bit(used, 256);
3764 #endif
3765 }
3766
3767 #ifdef CONFIG_X86_32
3768 int __init io_apic_get_unique_id(int ioapic, int apic_id)
3769 {
3770         union IO_APIC_reg_00 reg_00;
3771         static physid_mask_t apic_id_map = PHYSID_MASK_NONE;
3772         physid_mask_t tmp;
3773         unsigned long flags;
3774         int i = 0;
3775
3776         /*
3777          * The P4 platform supports up to 256 APIC IDs on two separate APIC
3778          * buses (one for LAPICs, one for IOAPICs), where predecessors only
3779          * supports up to 16 on one shared APIC bus.
3780          *
3781          * TBD: Expand LAPIC/IOAPIC support on P4-class systems to take full
3782          *      advantage of new APIC bus architecture.
3783          */
3784
3785         if (physids_empty(apic_id_map))
3786                 apic->ioapic_phys_id_map(&phys_cpu_present_map, &apic_id_map);
3787
3788         raw_spin_lock_irqsave(&ioapic_lock, flags);
3789         reg_00.raw = io_apic_read(ioapic, 0);
3790         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
3791
3792         if (apic_id >= get_physical_broadcast()) {
3793                 printk(KERN_WARNING "IOAPIC[%d]: Invalid apic_id %d, trying "
3794                         "%d\n", ioapic, apic_id, reg_00.bits.ID);
3795                 apic_id = reg_00.bits.ID;
3796         }
3797
3798         /*
3799          * Every APIC in a system must have a unique ID or we get lots of nice
3800          * 'stuck on smp_invalidate_needed IPI wait' messages.
3801          */
3802         if (apic->check_apicid_used(&apic_id_map, apic_id)) {
3803
3804                 for (i = 0; i < get_physical_broadcast(); i++) {
3805                         if (!apic->check_apicid_used(&apic_id_map, i))
3806                                 break;
3807                 }
3808
3809                 if (i == get_physical_broadcast())
3810                         panic("Max apic_id exceeded!\n");
3811
3812                 printk(KERN_WARNING "IOAPIC[%d]: apic_id %d already used, "
3813                         "trying %d\n", ioapic, apic_id, i);
3814
3815                 apic_id = i;
3816         }
3817
3818         apic->apicid_to_cpu_present(apic_id, &tmp);
3819         physids_or(apic_id_map, apic_id_map, tmp);
3820
3821         if (reg_00.bits.ID != apic_id) {
3822                 reg_00.bits.ID = apic_id;
3823
3824                 raw_spin_lock_irqsave(&ioapic_lock, flags);
3825                 io_apic_write(ioapic, 0, reg_00.raw);
3826                 reg_00.raw = io_apic_read(ioapic, 0);
3827                 raw_spin_unlock_irqrestore(&ioapic_lock, flags);
3828
3829                 /* Sanity check */
3830                 if (reg_00.bits.ID != apic_id) {
3831                         printk("IOAPIC[%d]: Unable to change apic_id!\n", ioapic);
3832                         return -1;
3833                 }
3834         }
3835
3836         apic_printk(APIC_VERBOSE, KERN_INFO
3837                         "IOAPIC[%d]: Assigned apic_id %d\n", ioapic, apic_id);
3838
3839         return apic_id;
3840 }
3841 #endif
3842
3843 int __init io_apic_get_version(int ioapic)
3844 {
3845         union IO_APIC_reg_01    reg_01;
3846         unsigned long flags;
3847
3848         raw_spin_lock_irqsave(&ioapic_lock, flags);
3849         reg_01.raw = io_apic_read(ioapic, 1);
3850         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
3851
3852         return reg_01.bits.version;
3853 }
3854
3855 int acpi_get_override_irq(u32 gsi, int *trigger, int *polarity)
3856 {
3857         int ioapic, pin, idx;
3858
3859         if (skip_ioapic_setup)
3860                 return -1;
3861
3862         ioapic = mp_find_ioapic(gsi);
3863         if (ioapic < 0)
3864                 return -1;
3865
3866         pin = mp_find_ioapic_pin(ioapic, gsi);
3867         if (pin < 0)
3868                 return -1;
3869
3870         idx = find_irq_entry(ioapic, pin, mp_INT);
3871         if (idx < 0)
3872                 return -1;
3873
3874         *trigger = irq_trigger(idx);
3875         *polarity = irq_polarity(idx);
3876         return 0;
3877 }
3878
3879 /*
3880  * This function currently is only a helper for the i386 smp boot process where
3881  * we need to reprogram the ioredtbls to cater for the cpus which have come online
3882  * so mask in all cases should simply be apic->target_cpus()
3883  */
3884 #ifdef CONFIG_SMP
3885 void __init setup_ioapic_dest(void)
3886 {
3887         int pin, ioapic, irq, irq_entry;
3888         struct irq_desc *desc;
3889         const struct cpumask *mask;
3890
3891         if (skip_ioapic_setup == 1)
3892                 return;
3893
3894         for (ioapic = 0; ioapic < nr_ioapics; ioapic++)
3895         for (pin = 0; pin < nr_ioapic_registers[ioapic]; pin++) {
3896                 irq_entry = find_irq_entry(ioapic, pin, mp_INT);
3897                 if (irq_entry == -1)
3898                         continue;
3899                 irq = pin_2_irq(irq_entry, ioapic, pin);
3900
3901                 if ((ioapic > 0) && (irq > 16))
3902                         continue;
3903
3904                 desc = irq_to_desc(irq);
3905
3906                 /*
3907                  * Honour affinities which have been set in early boot
3908                  */
3909                 if (desc->status &
3910                     (IRQ_NO_BALANCING | IRQ_AFFINITY_SET))
3911                         mask = desc->irq_data.affinity;
3912                 else
3913                         mask = apic->target_cpus();
3914
3915                 if (intr_remapping_enabled)
3916                         ir_ioapic_set_affinity(&desc->irq_data, mask, false);
3917                 else
3918                         ioapic_set_affinity(&desc->irq_data, mask, false);
3919         }
3920
3921 }
3922 #endif
3923
3924 #define IOAPIC_RESOURCE_NAME_SIZE 11
3925
3926 static struct resource *ioapic_resources;
3927
3928 static struct resource * __init ioapic_setup_resources(int nr_ioapics)
3929 {
3930         unsigned long n;
3931         struct resource *res;
3932         char *mem;
3933         int i;
3934
3935         if (nr_ioapics <= 0)
3936                 return NULL;
3937
3938         n = IOAPIC_RESOURCE_NAME_SIZE + sizeof(struct resource);
3939         n *= nr_ioapics;
3940
3941         mem = alloc_bootmem(n);
3942         res = (void *)mem;
3943
3944         mem += sizeof(struct resource) * nr_ioapics;
3945
3946         for (i = 0; i < nr_ioapics; i++) {
3947                 res[i].name = mem;
3948                 res[i].flags = IORESOURCE_MEM | IORESOURCE_BUSY;
3949                 snprintf(mem, IOAPIC_RESOURCE_NAME_SIZE, "IOAPIC %u", i);
3950                 mem += IOAPIC_RESOURCE_NAME_SIZE;
3951         }
3952
3953         ioapic_resources = res;
3954
3955         return res;
3956 }
3957
3958 void __init ioapic_and_gsi_init(void)
3959 {
3960         unsigned long ioapic_phys, idx = FIX_IO_APIC_BASE_0;
3961         struct resource *ioapic_res;
3962         int i;
3963
3964         ioapic_res = ioapic_setup_resources(nr_ioapics);
3965         for (i = 0; i < nr_ioapics; i++) {
3966                 if (smp_found_config) {
3967                         ioapic_phys = mp_ioapics[i].apicaddr;
3968 #ifdef CONFIG_X86_32
3969                         if (!ioapic_phys) {
3970                                 printk(KERN_ERR
3971                                        "WARNING: bogus zero IO-APIC "
3972                                        "address found in MPTABLE, "
3973                                        "disabling IO/APIC support!\n");
3974                                 smp_found_config = 0;
3975                                 skip_ioapic_setup = 1;
3976                                 goto fake_ioapic_page;
3977                         }
3978 #endif
3979                 } else {
3980 #ifdef CONFIG_X86_32
3981 fake_ioapic_page:
3982 #endif
3983                         ioapic_phys = (unsigned long)alloc_bootmem_pages(PAGE_SIZE);
3984                         ioapic_phys = __pa(ioapic_phys);
3985                 }
3986                 set_fixmap_nocache(idx, ioapic_phys);
3987                 apic_printk(APIC_VERBOSE, "mapped IOAPIC to %08lx (%08lx)\n",
3988                         __fix_to_virt(idx) + (ioapic_phys & ~PAGE_MASK),
3989                         ioapic_phys);
3990                 idx++;
3991
3992                 ioapic_res->start = ioapic_phys;
3993                 ioapic_res->end = ioapic_phys + IO_APIC_SLOT_SIZE - 1;
3994                 ioapic_res++;
3995         }
3996
3997         probe_nr_irqs_gsi();
3998 }
3999
4000 void __init ioapic_insert_resources(void)
4001 {
4002         int i;
4003         struct resource *r = ioapic_resources;
4004
4005         if (!r) {
4006                 if (nr_ioapics > 0)
4007                         printk(KERN_ERR
4008                                 "IO APIC resources couldn't be allocated.\n");
4009                 return;
4010         }
4011
4012         for (i = 0; i < nr_ioapics; i++) {
4013                 insert_resource(&iomem_resource, r);
4014                 r++;
4015         }
4016 }
4017
4018 int mp_find_ioapic(u32 gsi)
4019 {
4020         int i = 0;
4021
4022         /* Find the IOAPIC that manages this GSI. */
4023         for (i = 0; i < nr_ioapics; i++) {
4024                 if ((gsi >= mp_gsi_routing[i].gsi_base)
4025                     && (gsi <= mp_gsi_routing[i].gsi_end))
4026                         return i;
4027         }
4028
4029         printk(KERN_ERR "ERROR: Unable to locate IOAPIC for GSI %d\n", gsi);
4030         return -1;
4031 }
4032
4033 int mp_find_ioapic_pin(int ioapic, u32 gsi)
4034 {
4035         if (WARN_ON(ioapic == -1))
4036                 return -1;
4037         if (WARN_ON(gsi > mp_gsi_routing[ioapic].gsi_end))
4038                 return -1;
4039
4040         return gsi - mp_gsi_routing[ioapic].gsi_base;
4041 }
4042
4043 static int bad_ioapic(unsigned long address)
4044 {
4045         if (nr_ioapics >= MAX_IO_APICS) {
4046                 printk(KERN_WARNING "WARING: Max # of I/O APICs (%d) exceeded "
4047                        "(found %d), skipping\n", MAX_IO_APICS, nr_ioapics);
4048                 return 1;
4049         }
4050         if (!address) {
4051                 printk(KERN_WARNING "WARNING: Bogus (zero) I/O APIC address"
4052                        " found in table, skipping!\n");
4053                 return 1;
4054         }
4055         return 0;
4056 }
4057
4058 void __init mp_register_ioapic(int id, u32 address, u32 gsi_base)
4059 {
4060         int idx = 0;
4061         int entries;
4062
4063         if (bad_ioapic(address))
4064                 return;
4065
4066         idx = nr_ioapics;
4067
4068         mp_ioapics[idx].type = MP_IOAPIC;
4069         mp_ioapics[idx].flags = MPC_APIC_USABLE;
4070         mp_ioapics[idx].apicaddr = address;
4071
4072         set_fixmap_nocache(FIX_IO_APIC_BASE_0 + idx, address);
4073         mp_ioapics[idx].apicid = io_apic_unique_id(id);
4074         mp_ioapics[idx].apicver = io_apic_get_version(idx);
4075
4076         /*
4077          * Build basic GSI lookup table to facilitate gsi->io_apic lookups
4078          * and to prevent reprogramming of IOAPIC pins (PCI GSIs).
4079          */
4080         entries = io_apic_get_redir_entries(idx);
4081         mp_gsi_routing[idx].gsi_base = gsi_base;
4082         mp_gsi_routing[idx].gsi_end = gsi_base + entries - 1;
4083
4084         /*
4085          * The number of IO-APIC IRQ registers (== #pins):
4086          */
4087         nr_ioapic_registers[idx] = entries;
4088
4089         if (mp_gsi_routing[idx].gsi_end >= gsi_top)
4090                 gsi_top = mp_gsi_routing[idx].gsi_end + 1;
4091
4092         printk(KERN_INFO "IOAPIC[%d]: apic_id %d, version %d, address 0x%x, "
4093                "GSI %d-%d\n", idx, mp_ioapics[idx].apicid,
4094                mp_ioapics[idx].apicver, mp_ioapics[idx].apicaddr,
4095                mp_gsi_routing[idx].gsi_base, mp_gsi_routing[idx].gsi_end);
4096
4097         nr_ioapics++;
4098 }
4099
4100 /* Enable IOAPIC early just for system timer */
4101 void __init pre_init_apic_IRQ0(void)
4102 {
4103         struct irq_cfg *cfg;
4104
4105         printk(KERN_INFO "Early APIC setup for system timer0\n");
4106 #ifndef CONFIG_SMP
4107         phys_cpu_present_map = physid_mask_of_physid(boot_cpu_physical_apicid);
4108 #endif
4109         /* Make sure the irq descriptor is set up */
4110         cfg = alloc_irq_and_cfg_at(0, 0);
4111
4112         setup_local_APIC();
4113
4114         add_pin_to_irq_node(cfg, 0, 0, 0);
4115         set_irq_chip_and_handler_name(0, &ioapic_chip, handle_edge_irq, "edge");
4116
4117         setup_ioapic_irq(0, 0, 0, cfg, 0, 0);
4118 }