arch/m68k/include/asm/m528xsim.h

   1 /****************************************************************************/
   2
   3 /*
   4  *      m528xsim.h -- ColdFire 5280/5282 System Integration Module support.
   5  *
   6  *      (C) Copyright 2003, Greg Ungerer (gerg@snapgear.com)
   7  */
   8
   9 /****************************************************************************/
  10 #ifndef m528xsim_h
  11 #define m528xsim_h
  12 /****************************************************************************/
  13
  14 #define CPU_NAME                "COLDFIRE(m528x)"
  15 #define CPU_INSTR_PER_JIFFY     3
  16
  17 #include <asm/m52xxacr.h>
  18
  19 /*
  20  *      Define the 5280/5282 SIM register set addresses.
  21  */
  22 #define MCFICM_INTC0            0x0c00          /* Base for Interrupt Ctrl 0 */
  23 #define MCFICM_INTC1            0x0d00          /* Base for Interrupt Ctrl 0 */
  24 #define MCFINTC_IPRH            0x00            /* Interrupt pending 32-63 */
  25 #define MCFINTC_IPRL            0x04            /* Interrupt pending 1-31 */
  26 #define MCFINTC_IMRH            0x08            /* Interrupt mask 32-63 */
  27 #define MCFINTC_IMRL            0x0c            /* Interrupt mask 1-31 */
  28 #define MCFINTC_INTFRCH         0x10            /* Interrupt force 32-63 */
  29 #define MCFINTC_INTFRCL         0x14            /* Interrupt force 1-31 */
  30 #define MCFINTC_IRLR            0x18            /* */
  31 #define MCFINTC_IACKL           0x19            /* */
  32 #define MCFINTC_ICR0            0x40            /* Base ICR register */
  33
  34 #define MCFINT_VECBASE          64              /* Vector base number */
  35 #define MCFINT_UART0            13              /* Interrupt number for UART0 */
  36 #define MCFINT_QSPI             18              /* Interrupt number for QSPI */
  37 #define MCFINT_PIT1             55              /* Interrupt number for PIT1 */
  38
  39 /*
  40  *      SDRAM configuration registers.
  41  */
  42 #define MCFSIM_DCR              0x44            /* SDRAM control */
  43 #define MCFSIM_DACR0            0x48            /* SDRAM base address 0 */
  44 #define MCFSIM_DMR0             0x4c            /* SDRAM address mask 0 */
  45 #define MCFSIM_DACR1            0x50            /* SDRAM base address 1 */
  46 #define MCFSIM_DMR1             0x54            /* SDRAM address mask 1 */
  47
  48 /*
  49  *      UART module.
  50  */
  51 #define MCFUART_BASE1           0x200           /* Base address of UART1 */
  52 #define MCFUART_BASE2           0x240           /* Base address of UART2 */
  53 #define MCFUART_BASE3           0x280           /* Base address of UART3 */
  54
  55 /*
  56  *      GPIO registers
  57  */
  58 #define MCFGPIO_PORTA           (MCF_IPSBAR + 0x00100000)
  59 #define MCFGPIO_PORTB           (MCF_IPSBAR + 0x00100001)
  60 #define MCFGPIO_PORTC           (MCF_IPSBAR + 0x00100002)
  61 #define MCFGPIO_PORTD           (MCF_IPSBAR + 0x00100003)
  62 #define MCFGPIO_PORTE           (MCF_IPSBAR + 0x00100004)
  63 #define MCFGPIO_PORTF           (MCF_IPSBAR + 0x00100005)
  64 #define MCFGPIO_PORTG           (MCF_IPSBAR + 0x00100006)
  65 #define MCFGPIO_PORTH           (MCF_IPSBAR + 0x00100007)
  66 #define MCFGPIO_PORTJ           (MCF_IPSBAR + 0x00100008)
  67 #define MCFGPIO_PORTDD          (MCF_IPSBAR + 0x00100009)
  68 #define MCFGPIO_PORTEH          (MCF_IPSBAR + 0x0010000A)
  69 #define MCFGPIO_PORTEL          (MCF_IPSBAR + 0x0010000B)
  70 #define MCFGPIO_PORTAS          (MCF_IPSBAR + 0x0010000C)
  71 #define MCFGPIO_PORTQS          (MCF_IPSBAR + 0x0010000D)
  72 #define MCFGPIO_PORTSD          (MCF_IPSBAR + 0x0010000E)
  73 #define MCFGPIO_PORTTC          (MCF_IPSBAR + 0x0010000F)
  74 #define MCFGPIO_PORTTD          (MCF_IPSBAR + 0x00100010)
  75 #define MCFGPIO_PORTUA          (MCF_IPSBAR + 0x00100011)
  76
  77 #define MCFGPIO_DDRA            (MCF_IPSBAR + 0x00100014)
  78 #define MCFGPIO_DDRB            (MCF_IPSBAR + 0x00100015)
  79 #define MCFGPIO_DDRC            (MCF_IPSBAR + 0x00100016)
  80 #define MCFGPIO_DDRD            (MCF_IPSBAR + 0x00100017)
  81 #define MCFGPIO_DDRE            (MCF_IPSBAR + 0x00100018)
  82 #define MCFGPIO_DDRF            (MCF_IPSBAR + 0x00100019)
  83 #define MCFGPIO_DDRG            (MCF_IPSBAR + 0x0010001A)
  84 #define MCFGPIO_DDRH            (MCF_IPSBAR + 0x0010001B)
  85 #define MCFGPIO_DDRJ            (MCF_IPSBAR + 0x0010001C)
  86 #define MCFGPIO_DDRDD           (MCF_IPSBAR + 0x0010001D)
  87 #define MCFGPIO_DDREH           (MCF_IPSBAR + 0x0010001E)
  88 #define MCFGPIO_DDREL           (MCF_IPSBAR + 0x0010001F)
  89 #define MCFGPIO_DDRAS           (MCF_IPSBAR + 0x00100020)
  90 #define MCFGPIO_DDRQS           (MCF_IPSBAR + 0x00100021)
  91 #define MCFGPIO_DDRSD           (MCF_IPSBAR + 0x00100022)
  92 #define MCFGPIO_DDRTC           (MCF_IPSBAR + 0x00100023)
  93 #define MCFGPIO_DDRTD           (MCF_IPSBAR + 0x00100024)
  94 #define MCFGPIO_DDRUA           (MCF_IPSBAR + 0x00100025)
  95
  96 #define MCFGPIO_PORTAP          (MCF_IPSBAR + 0x00100028)
  97 #define MCFGPIO_PORTBP          (MCF_IPSBAR + 0x00100029)
  98 #define MCFGPIO_PORTCP          (MCF_IPSBAR + 0x0010002A)
  99 #define MCFGPIO_PORTDP          (MCF_IPSBAR + 0x0010002B)
 100 #define MCFGPIO_PORTEP          (MCF_IPSBAR + 0x0010002C)
 101 #define MCFGPIO_PORTFP          (MCF_IPSBAR + 0x0010002D)
 102 #define MCFGPIO_PORTGP          (MCF_IPSBAR + 0x0010002E)
 103 #define MCFGPIO_PORTHP          (MCF_IPSBAR + 0x0010002F)
 104 #define MCFGPIO_PORTJP          (MCF_IPSBAR + 0x00100030)
 105 #define MCFGPIO_PORTDDP         (MCF_IPSBAR + 0x00100031)
 106 #define MCFGPIO_PORTEHP         (MCF_IPSBAR + 0x00100032)
 107 #define MCFGPIO_PORTELP         (MCF_IPSBAR + 0x00100033)
 108 #define MCFGPIO_PORTASP         (MCF_IPSBAR + 0x00100034)
 109 #define MCFGPIO_PORTQSP         (MCF_IPSBAR + 0x00100035)
 110 #define MCFGPIO_PORTSDP         (MCF_IPSBAR + 0x00100036)
 111 #define MCFGPIO_PORTTCP         (MCF_IPSBAR + 0x00100037)
 112 #define MCFGPIO_PORTTDP         (MCF_IPSBAR + 0x00100038)
 113 #define MCFGPIO_PORTUAP         (MCF_IPSBAR + 0x00100039)
 114
 115 #define MCFGPIO_SETA            (MCF_IPSBAR + 0x00100028)
 116 #define MCFGPIO_SETB            (MCF_IPSBAR + 0x00100029)
 117 #define MCFGPIO_SETC            (MCF_IPSBAR + 0x0010002A)
 118 #define MCFGPIO_SETD            (MCF_IPSBAR + 0x0010002B)
 119 #define MCFGPIO_SETE            (MCF_IPSBAR + 0x0010002C)
 120 #define MCFGPIO_SETF            (MCF_IPSBAR + 0x0010002D)
 121 #define MCFGPIO_SETG            (MCF_IPSBAR + 0x0010002E)
 122 #define MCFGPIO_SETH            (MCF_IPSBAR + 0x0010002F)
 123 #define MCFGPIO_SETJ            (MCF_IPSBAR + 0x00100030)
 124 #define MCFGPIO_SETDD           (MCF_IPSBAR + 0x00100031)
 125 #define MCFGPIO_SETEH           (MCF_IPSBAR + 0x00100032)
 126 #define MCFGPIO_SETEL           (MCF_IPSBAR + 0x00100033)
 127 #define MCFGPIO_SETAS           (MCF_IPSBAR + 0x00100034)
 128 #define MCFGPIO_SETQS           (MCF_IPSBAR + 0x00100035)
 129 #define MCFGPIO_SETSD           (MCF_IPSBAR + 0x00100036)
 130 #define MCFGPIO_SETTC           (MCF_IPSBAR + 0x00100037)
 131 #define MCFGPIO_SETTD           (MCF_IPSBAR + 0x00100038)
 132 #define MCFGPIO_SETUA           (MCF_IPSBAR + 0x00100039)
 133
 134 #define MCFGPIO_CLRA            (MCF_IPSBAR + 0x0010003C)
 135 #define MCFGPIO_CLRB            (MCF_IPSBAR + 0x0010003D)
 136 #define MCFGPIO_CLRC            (MCF_IPSBAR + 0x0010003E)
 137 #define MCFGPIO_CLRD            (MCF_IPSBAR + 0x0010003F)
 138 #define MCFGPIO_CLRE            (MCF_IPSBAR + 0x00100040)
 139 #define MCFGPIO_CLRF            (MCF_IPSBAR + 0x00100041)
 140 #define MCFGPIO_CLRG            (MCF_IPSBAR + 0x00100042)
 141 #define MCFGPIO_CLRH            (MCF_IPSBAR + 0x00100043)
 142 #define MCFGPIO_CLRJ            (MCF_IPSBAR + 0x00100044)
 143 #define MCFGPIO_CLRDD           (MCF_IPSBAR + 0x00100045)
 144 #define MCFGPIO_CLREH           (MCF_IPSBAR + 0x00100046)
 145 #define MCFGPIO_CLREL           (MCF_IPSBAR + 0x00100047)
 146 #define MCFGPIO_CLRAS           (MCF_IPSBAR + 0x00100048)
 147 #define MCFGPIO_CLRQS           (MCF_IPSBAR + 0x00100049)
 148 #define MCFGPIO_CLRSD           (MCF_IPSBAR + 0x0010004A)
 149 #define MCFGPIO_CLRTC           (MCF_IPSBAR + 0x0010004B)
 150 #define MCFGPIO_CLRTD           (MCF_IPSBAR + 0x0010004C)
 151 #define MCFGPIO_CLRUA           (MCF_IPSBAR + 0x0010004D)
 152
 153 #define MCFGPIO_PBCDPAR         (MCF_IPSBAR + 0x00100050)
 154 #define MCFGPIO_PFPAR           (MCF_IPSBAR + 0x00100051)
 155 #define MCFGPIO_PEPAR           (MCF_IPSBAR + 0x00100052)
 156 #define MCFGPIO_PJPAR           (MCF_IPSBAR + 0x00100054)
 157 #define MCFGPIO_PSDPAR          (MCF_IPSBAR + 0x00100055)
 158 #define MCFGPIO_PASPAR          (MCF_IPSBAR + 0x00100056)
 159 #define MCFGPIO_PEHLPAR         (MCF_IPSBAR + 0x00100058)
 160 #define MCFGPIO_PQSPAR          (MCF_IPSBAR + 0x00100059)
 161 #define MCFGPIO_PTCPAR          (MCF_IPSBAR + 0x0010005A)
 162 #define MCFGPIO_PTDPAR          (MCF_IPSBAR + 0x0010005B)
 163 #define MCFGPIO_PUAPAR          (MCF_IPSBAR + 0x0010005C)
 164
 165 /*
 166  *      Edge Port registers
 167  */
 168 #define MCFEPORT_EPPAR          (MCF_IPSBAR + 0x00130000)
 169 #define MCFEPORT_EPDDR          (MCF_IPSBAR + 0x00130002)
 170 #define MCFEPORT_EPIER          (MCF_IPSBAR + 0x00130003)
 171 #define MCFEPORT_EPDR           (MCF_IPSBAR + 0x00130004)
 172 #define MCFEPORT_EPPDR          (MCF_IPSBAR + 0x00130005)
 173 #define MCFEPORT_EPFR           (MCF_IPSBAR + 0x00130006)
 174
 175 /*
 176  *      Queued ADC registers
 177  */
 178 #define MCFQADC_PORTQA          (MCF_IPSBAR + 0x00190006)
 179 #define MCFQADC_PORTQB          (MCF_IPSBAR + 0x00190007)
 180 #define MCFQADC_DDRQA           (MCF_IPSBAR + 0x00190008)
 181 #define MCFQADC_DDRQB           (MCF_IPSBAR + 0x00190009)
 182
 183 /*
 184  *      General Purpose Timers registers
 185  */
 186 #define MCFGPTA_GPTPORT         (MCF_IPSBAR + 0x001A001D)
 187 #define MCFGPTA_GPTDDR          (MCF_IPSBAR + 0x001A001E)
 188 #define MCFGPTB_GPTPORT         (MCF_IPSBAR + 0x001B001D)
 189 #define MCFGPTB_GPTDDR          (MCF_IPSBAR + 0x001B001E)
 190 /*
 191  *
 192  * definitions for generic gpio support
 193  *
 194  */
 195 #define MCFGPIO_PODR            MCFGPIO_PORTA   /* port output data */
 196 #define MCFGPIO_PDDR            MCFGPIO_DDRA    /* port data direction */
 197 #define MCFGPIO_PPDR            MCFGPIO_PORTAP  /* port pin data */
 198 #define MCFGPIO_SETR            MCFGPIO_SETA    /* set output */
 199 #define MCFGPIO_CLRR            MCFGPIO_CLRA    /* clr output */
 200
 201 #define MCFGPIO_IRQ_MAX         8
 202 #define MCFGPIO_IRQ_VECBASE     MCFINT_VECBASE
 203 #define MCFGPIO_PIN_MAX         180
 204
 205
 206 /*
 207  *      Derek Cheung - 6 Feb 2005
 208  *              add I2C and QSPI register definition using Freescale's MCF5282
 209  */
 210 /* set Port AS pin for I2C or UART */
 211 #define MCF5282_GPIO_PASPAR     (volatile u16 *) (MCF_IPSBAR + 0x00100056)
 212
 213 /* Port UA Pin Assignment Register (8 Bit) */
 214 #define MCF5282_GPIO_PUAPAR     0x10005C
 215
 216 /* Interrupt Mask Register Register Low */
 217 #define MCF5282_INTC0_IMRL      (volatile u32 *) (MCF_IPSBAR + 0x0C0C)
 218 /* Interrupt Control Register 7 */
 219 #define MCF5282_INTC0_ICR17     (volatile u8 *) (MCF_IPSBAR + 0x0C51)
 220
 221
 222 /*
 223  *  Reset Control Unit (relative to IPSBAR).
 224  */
 225 #define MCF_RCR                 0x110000
 226 #define MCF_RSR                 0x110001
 227
 228 #define MCF_RCR_SWRESET         0x80            /* Software reset bit */
 229 #define MCF_RCR_FRCSTOUT        0x40            /* Force external reset */
 230
 231 /*********************************************************************
 232 *
 233 * Inter-IC (I2C) Module
 234 *
 235 *********************************************************************/
 236 /* Read/Write access macros for general use */
 237 #define MCF5282_I2C_I2ADR       (volatile u8 *) (MCF_IPSBAR + 0x0300) // Address
 238 #define MCF5282_I2C_I2FDR       (volatile u8 *) (MCF_IPSBAR + 0x0304) // Freq Divider
 239 #define MCF5282_I2C_I2CR        (volatile u8 *) (MCF_IPSBAR + 0x0308) // Control
 240 #define MCF5282_I2C_I2SR        (volatile u8 *) (MCF_IPSBAR + 0x030C) // Status
 241 #define MCF5282_I2C_I2DR        (volatile u8 *) (MCF_IPSBAR + 0x0310) // Data I/O
 242
 243 /* Bit level definitions and macros */
 244 #define MCF5282_I2C_I2ADR_ADDR(x)                       (((x)&0x7F)<<0x01)
 245
 246 #define MCF5282_I2C_I2FDR_IC(x)                         (((x)&0x3F))
 247
 248 #define MCF5282_I2C_I2CR_IEN    (0x80)  // I2C enable
 249 #define MCF5282_I2C_I2CR_IIEN   (0x40)  // interrupt enable
 250 #define MCF5282_I2C_I2CR_MSTA   (0x20)  // master/slave mode
 251 #define MCF5282_I2C_I2CR_MTX    (0x10)  // transmit/receive mode
 252 #define MCF5282_I2C_I2CR_TXAK   (0x08)  // transmit acknowledge enable
 253 #define MCF5282_I2C_I2CR_RSTA   (0x04)  // repeat start
 254
 255 #define MCF5282_I2C_I2SR_ICF    (0x80)  // data transfer bit
 256 #define MCF5282_I2C_I2SR_IAAS   (0x40)  // I2C addressed as a slave
 257 #define MCF5282_I2C_I2SR_IBB    (0x20)  // I2C bus busy
 258 #define MCF5282_I2C_I2SR_IAL    (0x10)  // aribitration lost
 259 #define MCF5282_I2C_I2SR_SRW    (0x04)  // slave read/write
 260 #define MCF5282_I2C_I2SR_IIF    (0x02)  // I2C interrupt
 261 #define MCF5282_I2C_I2SR_RXAK   (0x01)  // received acknowledge
 262
 263
 264 #endif  /* m528xsim_h */