arch/blackfin/mach-bf561/include/mach/defBF561.h

   1 /*
   2  * Copyright 2005-2009 Analog Devices Inc.
   3  *
   4  * Licensed under the ADI BSD license or the GPL-2 (or later)
   5  */
   6
   7 #ifndef _DEF_BF561_H
   8 #define _DEF_BF561_H
   9 /*
  10 #if !defined(__ADSPBF561__)
  11 #warning defBF561.h should only be included for BF561 chip.
  12 #endif
  13 */
  14 /* include all Core registers and bit definitions */
  15 #include <asm/def_LPBlackfin.h>
  16
  17 /*********************************************************************************** */
  18 /* System MMR Register Map */
  19 /*********************************************************************************** */
  20
  21 /* Clock and System Control (0xFFC00000 - 0xFFC000FF) */
  22
  23 #define PLL_CTL                0xFFC00000       /* PLL Control register (16-bit) */
  24 #define PLL_DIV                         0xFFC00004      /* PLL Divide Register (16-bit) */
  25 #define VR_CTL                          0xFFC00008      /* Voltage Regulator Control Register (16-bit) */
  26 #define PLL_STAT               0xFFC0000C       /* PLL Status register (16-bit) */
  27 #define PLL_LOCKCNT            0xFFC00010       /* PLL Lock Count register (16-bit) */
  28 #define CHIPID                 0xFFC00014       /* Chip ID Register */
  29
  30 /* For MMR's that are reserved on Core B, set up defines to better integrate with other ports */
  31 #define DOUBLE_FAULT            (DOUBLE_FAULT_B|DOUBLE_FAULT_A)
  32 #define RESET_DOUBLE            (SWRST_DBL_FAULT_B|SWRST_DBL_FAULT_A)
  33 #define RESET_WDOG              (SWRST_WDT_B|SWRST_WDT_A)
  34 #define RESET_SOFTWARE          (SWRST_OCCURRED)
  35
  36 /* System Reset and Interrupt Controller registers for core A (0xFFC0 0100-0xFFC0 01FF) */
  37 #define SWRST                   0xFFC00100      /* Software Reset register */
  38 #define SYSCR                   0xFFC00104      /* System Reset Configuration register */
  39 #define SIC_RVECT               0xFFC00108      /* SIC Reset Vector Address Register */
  40 #define SIC_IMASK0              0xFFC0010C      /* SIC Interrupt Mask register 0 */
  41 #define SIC_IMASK1              0xFFC00110      /* SIC Interrupt Mask register 1 */
  42 #define SIC_IAR0                0xFFC00124      /* SIC Interrupt Assignment Register 0 */
  43 #define SIC_IAR1                0xFFC00128      /* SIC Interrupt Assignment Register 1 */
  44 #define SIC_IAR2                0xFFC0012C      /* SIC Interrupt Assignment Register 2 */
  45 #define SIC_IAR3                0xFFC00130      /* SIC Interrupt Assignment Register 3 */
  46 #define SIC_IAR4                0xFFC00134      /* SIC Interrupt Assignment Register 4 */
  47 #define SIC_IAR5                0xFFC00138      /* SIC Interrupt Assignment Register 5 */
  48 #define SIC_IAR6                0xFFC0013C      /* SIC Interrupt Assignment Register 6 */
  49 #define SIC_IAR7                0xFFC00140      /* SIC Interrupt Assignment Register 7 */
  50 #define SIC_ISR0                0xFFC00114      /* SIC Interrupt Status register 0 */
  51 #define SIC_ISR1                0xFFC00118      /* SIC Interrupt Status register 1 */
  52 #define SIC_IWR0                0xFFC0011C      /* SIC Interrupt Wakeup-Enable register 0 */
  53 #define SIC_IWR1                0xFFC00120      /* SIC Interrupt Wakeup-Enable register 1 */
  54
  55 /* System Reset and Interrupt Controller registers for Core B (0xFFC0 1100-0xFFC0 11FF) */
  56 #define SICB_SWRST              0xFFC01100      /* reserved */
  57 #define SICB_SYSCR              0xFFC01104      /* reserved */
  58 #define SICB_RVECT              0xFFC01108      /* SIC Reset Vector Address Register */
  59 #define SICB_IMASK0             0xFFC0110C      /* SIC Interrupt Mask register 0 */
  60 #define SICB_IMASK1             0xFFC01110      /* SIC Interrupt Mask register 1 */
  61 #define SICB_IAR0               0xFFC01124      /* SIC Interrupt Assignment Register 0 */
  62 #define SICB_IAR1               0xFFC01128      /* SIC Interrupt Assignment Register 1 */
  63 #define SICB_IAR2               0xFFC0112C      /* SIC Interrupt Assignment Register 2 */
  64 #define SICB_IAR3               0xFFC01130      /* SIC Interrupt Assignment Register 3 */
  65 #define SICB_IAR4               0xFFC01134      /* SIC Interrupt Assignment Register 4 */
  66 #define SICB_IAR5               0xFFC01138      /* SIC Interrupt Assignment Register 5 */
  67 #define SICB_IAR6               0xFFC0113C      /* SIC Interrupt Assignment Register 6 */
  68 #define SICB_IAR7               0xFFC01140      /* SIC Interrupt Assignment Register 7 */
  69 #define SICB_ISR0               0xFFC01114      /* SIC Interrupt Status register 0 */
  70 #define SICB_ISR1               0xFFC01118      /* SIC Interrupt Status register 1 */
  71 #define SICB_IWR0               0xFFC0111C      /* SIC Interrupt Wakeup-Enable register 0 */
  72 #define SICB_IWR1               0xFFC01120      /* SIC Interrupt Wakeup-Enable register 1 */
  73
  74 /* Watchdog Timer registers for Core A (0xFFC0 0200-0xFFC0 02FF) */
  75 #define WDOGA_CTL                               0xFFC00200      /* Watchdog Control register */
  76 #define WDOGA_CNT                               0xFFC00204      /* Watchdog Count register */
  77 #define WDOGA_STAT                              0xFFC00208      /* Watchdog Status register */
  78
  79 /* Watchdog Timer registers for Core B (0xFFC0 1200-0xFFC0 12FF) */
  80 #define WDOGB_CTL                               0xFFC01200      /* Watchdog Control register */
  81 #define WDOGB_CNT                               0xFFC01204      /* Watchdog Count register */
  82 #define WDOGB_STAT                              0xFFC01208      /* Watchdog Status register */
  83
  84 /* UART Controller (0xFFC00400 - 0xFFC004FF) */
  85
  86 /*
  87  * Because include/linux/serial_reg.h have defined UART_*,
  88  * So we define blackfin uart regs to BFIN_UART0_*.
  89  */
  90 #define BFIN_UART_THR                   0xFFC00400  /* Transmit Holding register */
  91 #define BFIN_UART_RBR                   0xFFC00400  /* Receive Buffer register */
  92 #define BFIN_UART_DLL                   0xFFC00400  /* Divisor Latch (Low-Byte) */
  93 #define BFIN_UART_IER                   0xFFC00404  /* Interrupt Enable Register */
  94 #define BFIN_UART_DLH                   0xFFC00404  /* Divisor Latch (High-Byte) */
  95 #define BFIN_UART_IIR                   0xFFC00408  /* Interrupt Identification Register */
  96 #define BFIN_UART_LCR                   0xFFC0040C  /* Line Control Register */
  97 #define BFIN_UART_MCR                   0xFFC00410  /* Modem Control Register */
  98 #define BFIN_UART_LSR                   0xFFC00414  /* Line Status Register */
  99 #define BFIN_UART_MSR                   0xFFC00418  /* Modem Status Register */
 100 #define BFIN_UART_SCR                   0xFFC0041C  /* SCR Scratch Register */
 101 #define BFIN_UART_GCTL                  0xFFC00424  /* Global Control Register */
 102
 103 /* SPI Controller (0xFFC00500 - 0xFFC005FF) */
 104 #define SPI0_REGBASE                    0xFFC00500
 105 #define SPI_CTL                         0xFFC00500      /* SPI Control Register */
 106 #define SPI_FLG                         0xFFC00504      /* SPI Flag register */
 107 #define SPI_STAT                        0xFFC00508      /* SPI Status register */
 108 #define SPI_TDBR                        0xFFC0050C      /* SPI Transmit Data Buffer Register */
 109 #define SPI_RDBR                        0xFFC00510      /* SPI Receive Data Buffer Register */
 110 #define SPI_BAUD                        0xFFC00514      /* SPI Baud rate Register */
 111 #define SPI_SHADOW                      0xFFC00518      /* SPI_RDBR Shadow Register */
 112
 113 /* Timer 0-7 registers (0xFFC0 0600-0xFFC0 06FF) */
 114 #define TIMER0_CONFIG                           0xFFC00600      /* Timer0 Configuration register */
 115 #define TIMER0_COUNTER                          0xFFC00604      /* Timer0 Counter register */
 116 #define TIMER0_PERIOD                           0xFFC00608      /* Timer0 Period register */
 117 #define TIMER0_WIDTH                            0xFFC0060C      /* Timer0 Width register */
 118
 119 #define TIMER1_CONFIG                           0xFFC00610      /* Timer1 Configuration register */
 120 #define TIMER1_COUNTER                          0xFFC00614      /* Timer1 Counter register */
 121 #define TIMER1_PERIOD                           0xFFC00618      /* Timer1 Period register */
 122 #define TIMER1_WIDTH                            0xFFC0061C      /* Timer1 Width register */
 123
 124 #define TIMER2_CONFIG                           0xFFC00620      /* Timer2 Configuration register */
 125 #define TIMER2_COUNTER                          0xFFC00624      /* Timer2 Counter register */
 126 #define TIMER2_PERIOD                           0xFFC00628      /* Timer2 Period register */
 127 #define TIMER2_WIDTH                            0xFFC0062C      /* Timer2 Width register */
 128
 129 #define TIMER3_CONFIG                           0xFFC00630      /* Timer3 Configuration register */
 130 #define TIMER3_COUNTER                          0xFFC00634      /* Timer3 Counter register */
 131 #define TIMER3_PERIOD                           0xFFC00638      /* Timer3 Period register */
 132 #define TIMER3_WIDTH                            0xFFC0063C      /* Timer3 Width register */
 133
 134 #define TIMER4_CONFIG                           0xFFC00640      /* Timer4 Configuration register */
 135 #define TIMER4_COUNTER                          0xFFC00644      /* Timer4 Counter register */
 136 #define TIMER4_PERIOD                           0xFFC00648      /* Timer4 Period register */
 137 #define TIMER4_WIDTH                            0xFFC0064C      /* Timer4 Width register */
 138
 139 #define TIMER5_CONFIG                           0xFFC00650      /* Timer5 Configuration register */
 140 #define TIMER5_COUNTER                          0xFFC00654      /* Timer5 Counter register */
 141 #define TIMER5_PERIOD                           0xFFC00658      /* Timer5 Period register */
 142 #define TIMER5_WIDTH                            0xFFC0065C      /* Timer5 Width register */
 143
 144 #define TIMER6_CONFIG                           0xFFC00660      /* Timer6 Configuration register */
 145 #define TIMER6_COUNTER                          0xFFC00664      /* Timer6 Counter register */
 146 #define TIMER6_PERIOD                           0xFFC00668      /* Timer6 Period register */
 147 #define TIMER6_WIDTH                            0xFFC0066C      /* Timer6 Width register */
 148
 149 #define TIMER7_CONFIG                           0xFFC00670      /* Timer7 Configuration register */
 150 #define TIMER7_COUNTER                          0xFFC00674      /* Timer7 Counter register */
 151 #define TIMER7_PERIOD                           0xFFC00678      /* Timer7 Period register */
 152 #define TIMER7_WIDTH                            0xFFC0067C      /* Timer7 Width register */
 153
 154 #define TMRS8_ENABLE                            0xFFC00680      /* Timer Enable Register */
 155 #define TMRS8_DISABLE                           0xFFC00684      /* Timer Disable register */
 156 #define TMRS8_STATUS                            0xFFC00688      /* Timer Status register */
 157
 158 /* Timer registers 8-11 (0xFFC0 1600-0xFFC0 16FF) */
 159 #define TIMER8_CONFIG                           0xFFC01600      /* Timer8 Configuration register */
 160 #define TIMER8_COUNTER                          0xFFC01604      /* Timer8 Counter register */
 161 #define TIMER8_PERIOD                           0xFFC01608      /* Timer8 Period register */
 162 #define TIMER8_WIDTH                            0xFFC0160C      /* Timer8 Width register */
 163
 164 #define TIMER9_CONFIG                           0xFFC01610      /* Timer9 Configuration register */
 165 #define TIMER9_COUNTER                          0xFFC01614      /* Timer9 Counter register */
 166 #define TIMER9_PERIOD                           0xFFC01618      /* Timer9 Period register */
 167 #define TIMER9_WIDTH                            0xFFC0161C      /* Timer9 Width register */
 168
 169 #define TIMER10_CONFIG                          0xFFC01620      /* Timer10 Configuration register */
 170 #define TIMER10_COUNTER                         0xFFC01624      /* Timer10 Counter register */
 171 #define TIMER10_PERIOD                          0xFFC01628      /* Timer10 Period register */
 172 #define TIMER10_WIDTH                           0xFFC0162C      /* Timer10 Width register */
 173
 174 #define TIMER11_CONFIG                          0xFFC01630      /* Timer11 Configuration register */
 175 #define TIMER11_COUNTER                         0xFFC01634      /* Timer11 Counter register */
 176 #define TIMER11_PERIOD                          0xFFC01638      /* Timer11 Period register */
 177 #define TIMER11_WIDTH                           0xFFC0163C      /* Timer11 Width register */
 178
 179 #define TMRS4_ENABLE                            0xFFC01640      /* Timer Enable Register */
 180 #define TMRS4_DISABLE                           0xFFC01644      /* Timer Disable register */
 181 #define TMRS4_STATUS                            0xFFC01648      /* Timer Status register */
 182
 183 /* Programmable Flag 0 registers (0xFFC0 0700-0xFFC0 07FF) */
 184 #define FIO0_FLAG_D                             0xFFC00700      /* Flag Data register */
 185 #define FIO0_FLAG_C                             0xFFC00704      /* Flag Clear register */
 186 #define FIO0_FLAG_S                             0xFFC00708      /* Flag Set register */
 187 #define FIO0_FLAG_T                             0xFFC0070C      /* Flag Toggle register */
 188 #define FIO0_MASKA_D                            0xFFC00710      /* Flag Mask Interrupt A Data register */
 189 #define FIO0_MASKA_C                            0xFFC00714      /* Flag Mask Interrupt A Clear register */
 190 #define FIO0_MASKA_S                            0xFFC00718      /* Flag Mask Interrupt A Set register */
 191 #define FIO0_MASKA_T                            0xFFC0071C      /* Flag Mask Interrupt A Toggle register */
 192 #define FIO0_MASKB_D                            0xFFC00720      /* Flag Mask Interrupt B Data register */
 193 #define FIO0_MASKB_C                            0xFFC00724      /* Flag Mask Interrupt B Clear register */
 194 #define FIO0_MASKB_S                            0xFFC00728      /* Flag Mask Interrupt B Set register */
 195 #define FIO0_MASKB_T                            0xFFC0072C      /* Flag Mask Interrupt B Toggle register */
 196 #define FIO0_DIR                                        0xFFC00730      /* Flag Direction register */
 197 #define FIO0_POLAR                                      0xFFC00734      /* Flag Polarity register */
 198 #define FIO0_EDGE                                       0xFFC00738      /* Flag Interrupt Sensitivity register */
 199 #define FIO0_BOTH                                       0xFFC0073C      /* Flag Set on Both Edges register */
 200 #define FIO0_INEN                                       0xFFC00740      /* Flag Input Enable register */
 201
 202 /* Programmable Flag 1 registers (0xFFC0 1500-0xFFC0 15FF) */
 203 #define FIO1_FLAG_D                             0xFFC01500      /* Flag Data register (mask used to directly */
 204 #define FIO1_FLAG_C                             0xFFC01504      /* Flag Clear register */
 205 #define FIO1_FLAG_S                             0xFFC01508      /* Flag Set register */
 206 #define FIO1_FLAG_T                             0xFFC0150C      /* Flag Toggle register (mask used to */
 207 #define FIO1_MASKA_D                            0xFFC01510      /* Flag Mask Interrupt A Data register */
 208 #define FIO1_MASKA_C                            0xFFC01514      /* Flag Mask Interrupt A Clear register */
 209 #define FIO1_MASKA_S                            0xFFC01518      /* Flag Mask Interrupt A Set register */
 210 #define FIO1_MASKA_T                            0xFFC0151C      /* Flag Mask Interrupt A Toggle register */
 211 #define FIO1_MASKB_D                            0xFFC01520      /* Flag Mask Interrupt B Data register */
 212 #define FIO1_MASKB_C                            0xFFC01524      /* Flag Mask Interrupt B Clear register */
 213 #define FIO1_MASKB_S                            0xFFC01528      /* Flag Mask Interrupt B Set register */
 214 #define FIO1_MASKB_T                            0xFFC0152C      /* Flag Mask Interrupt B Toggle register */
 215 #define FIO1_DIR                                        0xFFC01530      /* Flag Direction register */
 216 #define FIO1_POLAR                                      0xFFC01534      /* Flag Polarity register */
 217 #define FIO1_EDGE                                       0xFFC01538      /* Flag Interrupt Sensitivity register */
 218 #define FIO1_BOTH                                       0xFFC0153C      /* Flag Set on Both Edges register */
 219 #define FIO1_INEN                                       0xFFC01540      /* Flag Input Enable register */
 220
 221 /* Programmable Flag registers (0xFFC0 1700-0xFFC0 17FF) */
 222 #define FIO2_FLAG_D                             0xFFC01700      /* Flag Data register (mask used to directly */
 223 #define FIO2_FLAG_C                             0xFFC01704      /* Flag Clear register */
 224 #define FIO2_FLAG_S                             0xFFC01708      /* Flag Set register */
 225 #define FIO2_FLAG_T                             0xFFC0170C      /* Flag Toggle register (mask used to */
 226 #define FIO2_MASKA_D                            0xFFC01710      /* Flag Mask Interrupt A Data register */
 227 #define FIO2_MASKA_C                            0xFFC01714      /* Flag Mask Interrupt A Clear register */
 228 #define FIO2_MASKA_S                            0xFFC01718      /* Flag Mask Interrupt A Set register */
 229 #define FIO2_MASKA_T                            0xFFC0171C      /* Flag Mask Interrupt A Toggle register */
 230 #define FIO2_MASKB_D                            0xFFC01720      /* Flag Mask Interrupt B Data register */
 231 #define FIO2_MASKB_C                            0xFFC01724      /* Flag Mask Interrupt B Clear register */
 232 #define FIO2_MASKB_S                            0xFFC01728      /* Flag Mask Interrupt B Set register */
 233 #define FIO2_MASKB_T                            0xFFC0172C      /* Flag Mask Interrupt B Toggle register */
 234 #define FIO2_DIR                                        0xFFC01730      /* Flag Direction register */
 235 #define FIO2_POLAR                                      0xFFC01734      /* Flag Polarity register */
 236 #define FIO2_EDGE                                       0xFFC01738      /* Flag Interrupt Sensitivity register */
 237 #define FIO2_BOTH                                       0xFFC0173C      /* Flag Set on Both Edges register */
 238 #define FIO2_INEN                                       0xFFC01740      /* Flag Input Enable register */
 239
 240 /* SPORT0 Controller (0xFFC00800 - 0xFFC008FF) */
 241 #define SPORT0_TCR1                     0xFFC00800      /* SPORT0 Transmit Configuration 1 Register */
 242 #define SPORT0_TCR2                     0xFFC00804      /* SPORT0 Transmit Configuration 2 Register */
 243 #define SPORT0_TCLKDIV                  0xFFC00808      /* SPORT0 Transmit Clock Divider */
 244 #define SPORT0_TFSDIV                   0xFFC0080C      /* SPORT0 Transmit Frame Sync Divider */
 245 #define SPORT0_TX                       0xFFC00810      /* SPORT0 TX Data Register */
 246 #define SPORT0_RX                       0xFFC00818      /* SPORT0 RX Data Register */
 247 #define SPORT0_RCR1                             0xFFC00820      /* SPORT0 Transmit Configuration 1 Register */
 248 #define SPORT0_RCR2                             0xFFC00824      /* SPORT0 Transmit Configuration 2 Register */
 249 #define SPORT0_RCLKDIV                  0xFFC00828      /* SPORT0 Receive Clock Divider */
 250 #define SPORT0_RFSDIV                   0xFFC0082C      /* SPORT0 Receive Frame Sync Divider */
 251 #define SPORT0_STAT                     0xFFC00830      /* SPORT0 Status Register */
 252 #define SPORT0_CHNL                     0xFFC00834      /* SPORT0 Current Channel Register */
 253 #define SPORT0_MCMC1                    0xFFC00838      /* SPORT0 Multi-Channel Configuration Register 1 */
 254 #define SPORT0_MCMC2                    0xFFC0083C      /* SPORT0 Multi-Channel Configuration Register 2 */
 255 #define SPORT0_MTCS0                    0xFFC00840      /* SPORT0 Multi-Channel Transmit Select Register 0 */
 256 #define SPORT0_MTCS1                    0xFFC00844      /* SPORT0 Multi-Channel Transmit Select Register 1 */
 257 #define SPORT0_MTCS2                    0xFFC00848      /* SPORT0 Multi-Channel Transmit Select Register 2 */
 258 #define SPORT0_MTCS3                    0xFFC0084C      /* SPORT0 Multi-Channel Transmit Select Register 3 */
 259 #define SPORT0_MRCS0                    0xFFC00850      /* SPORT0 Multi-Channel Receive Select Register 0 */
 260 #define SPORT0_MRCS1                    0xFFC00854      /* SPORT0 Multi-Channel Receive Select Register 1 */
 261 #define SPORT0_MRCS2                    0xFFC00858      /* SPORT0 Multi-Channel Receive Select Register 2 */
 262 #define SPORT0_MRCS3                    0xFFC0085C      /* SPORT0 Multi-Channel Receive Select Register 3 */
 263
 264 /* SPORT1 Controller (0xFFC00900 - 0xFFC009FF) */
 265 #define SPORT1_TCR1                             0xFFC00900      /* SPORT1 Transmit Configuration 1 Register */
 266 #define SPORT1_TCR2                             0xFFC00904      /* SPORT1 Transmit Configuration 2 Register */
 267 #define SPORT1_TCLKDIV                  0xFFC00908      /* SPORT1 Transmit Clock Divider */
 268 #define SPORT1_TFSDIV                   0xFFC0090C      /* SPORT1 Transmit Frame Sync Divider */
 269 #define SPORT1_TX                       0xFFC00910      /* SPORT1 TX Data Register */
 270 #define SPORT1_RX                       0xFFC00918      /* SPORT1 RX Data Register */
 271 #define SPORT1_RCR1                             0xFFC00920      /* SPORT1 Transmit Configuration 1 Register */
 272 #define SPORT1_RCR2                             0xFFC00924      /* SPORT1 Transmit Configuration 2 Register */
 273 #define SPORT1_RCLKDIV                  0xFFC00928      /* SPORT1 Receive Clock Divider */
 274 #define SPORT1_RFSDIV                   0xFFC0092C      /* SPORT1 Receive Frame Sync Divider */
 275 #define SPORT1_STAT                     0xFFC00930      /* SPORT1 Status Register */
 276 #define SPORT1_CHNL                     0xFFC00934      /* SPORT1 Current Channel Register */
 277 #define SPORT1_MCMC1                    0xFFC00938      /* SPORT1 Multi-Channel Configuration Register 1 */
 278 #define SPORT1_MCMC2                    0xFFC0093C      /* SPORT1 Multi-Channel Configuration Register 2 */
 279 #define SPORT1_MTCS0                    0xFFC00940      /* SPORT1 Multi-Channel Transmit Select Register 0 */
 280 #define SPORT1_MTCS1                    0xFFC00944      /* SPORT1 Multi-Channel Transmit Select Register 1 */
 281 #define SPORT1_MTCS2                    0xFFC00948      /* SPORT1 Multi-Channel Transmit Select Register 2 */
 282 #define SPORT1_MTCS3                    0xFFC0094C      /* SPORT1 Multi-Channel Transmit Select Register 3 */
 283 #define SPORT1_MRCS0                    0xFFC00950      /* SPORT1 Multi-Channel Receive Select Register 0 */
 284 #define SPORT1_MRCS1                    0xFFC00954      /* SPORT1 Multi-Channel Receive Select Register 1 */
 285 #define SPORT1_MRCS2                    0xFFC00958      /* SPORT1 Multi-Channel Receive Select Register 2 */
 286 #define SPORT1_MRCS3                    0xFFC0095C      /* SPORT1 Multi-Channel Receive Select Register 3 */
 287
 288 /* Asynchronous Memory Controller - External Bus Interface Unit  */
 289 #define EBIU_AMGCTL                                     0xFFC00A00      /* Asynchronous Memory Global Control Register */
 290 #define EBIU_AMBCTL0                            0xFFC00A04      /* Asynchronous Memory Bank Control Register 0 */
 291 #define EBIU_AMBCTL1                            0xFFC00A08      /* Asynchronous Memory Bank Control Register 1 */
 292
 293 /* SDRAM Controller External Bus Interface Unit (0xFFC00A00 - 0xFFC00AFF) */
 294 #define EBIU_SDGCTL                                     0xFFC00A10      /* SDRAM Global Control Register */
 295 #define EBIU_SDBCTL                                     0xFFC00A14      /* SDRAM Bank Control Register */
 296 #define EBIU_SDRRC                                      0xFFC00A18      /* SDRAM Refresh Rate Control Register */
 297 #define EBIU_SDSTAT                                     0xFFC00A1C      /* SDRAM Status Register */
 298
 299 /* Parallel Peripheral Interface (PPI) 0 registers (0xFFC0 1000-0xFFC0 10FF) */
 300 #define PPI0_CONTROL                            0xFFC01000      /* PPI0 Control register */
 301 #define PPI0_STATUS                             0xFFC01004      /* PPI0 Status register */
 302 #define PPI0_COUNT                                      0xFFC01008      /* PPI0 Transfer Count register */
 303 #define PPI0_DELAY                                      0xFFC0100C      /* PPI0 Delay Count register */
 304 #define PPI0_FRAME                                      0xFFC01010      /* PPI0 Frame Length register */
 305
 306 /*Parallel Peripheral Interface (PPI) 1 registers (0xFFC0 1300-0xFFC0 13FF) */
 307 #define PPI1_CONTROL                            0xFFC01300      /* PPI1 Control register */
 308 #define PPI1_STATUS                             0xFFC01304      /* PPI1 Status register */
 309 #define PPI1_COUNT                                      0xFFC01308      /* PPI1 Transfer Count register */
 310 #define PPI1_DELAY                                      0xFFC0130C      /* PPI1 Delay Count register */
 311 #define PPI1_FRAME                                      0xFFC01310      /* PPI1 Frame Length register */
 312
 313 /*DMA traffic control registers */
 314 #define DMA1_TC_PER  0xFFC01B0C /* Traffic control periods */
 315 #define DMA1_TC_CNT  0xFFC01B10 /* Traffic control current counts */
 316 #define DMA2_TC_PER  0xFFC00B0C /* Traffic control periods */
 317 #define DMA2_TC_CNT  0xFFC00B10 /* Traffic control current counts        */
 318
 319 /* DMA1 Controller registers (0xFFC0 1C00-0xFFC0 1FFF) */
 320 #define DMA1_0_CONFIG 0xFFC01C08        /* DMA1 Channel 0 Configuration register */
 321 #define DMA1_0_NEXT_DESC_PTR 0xFFC01C00 /* DMA1 Channel 0 Next Descripter Ptr Reg */
 322 #define DMA1_0_START_ADDR 0xFFC01C04    /* DMA1 Channel 0 Start Address */
 323 #define DMA1_0_X_COUNT 0xFFC01C10       /* DMA1 Channel 0 Inner Loop Count */
 324 #define DMA1_0_Y_COUNT 0xFFC01C18       /* DMA1 Channel 0 Outer Loop Count */
 325 #define DMA1_0_X_MODIFY 0xFFC01C14      /* DMA1 Channel 0 Inner Loop Addr Increment */
 326 #define DMA1_0_Y_MODIFY 0xFFC01C1C      /* DMA1 Channel 0 Outer Loop Addr Increment */
 327 #define DMA1_0_CURR_DESC_PTR 0xFFC01C20 /* DMA1 Channel 0 Current Descriptor Pointer */
 328 #define DMA1_0_CURR_ADDR 0xFFC01C24     /* DMA1 Channel 0 Current Address Pointer */
 329 #define DMA1_0_CURR_X_COUNT 0xFFC01C30  /* DMA1 Channel 0 Current Inner Loop Count */
 330 #define DMA1_0_CURR_Y_COUNT 0xFFC01C38  /* DMA1 Channel 0 Current Outer Loop Count */
 331 #define DMA1_0_IRQ_STATUS 0xFFC01C28    /* DMA1 Channel 0 Interrupt/Status Register */
 332 #define DMA1_0_PERIPHERAL_MAP 0xFFC01C2C        /* DMA1 Channel 0 Peripheral Map Register */
 333
 334 #define DMA1_1_CONFIG 0xFFC01C48        /* DMA1 Channel 1 Configuration register */
 335 #define DMA1_1_NEXT_DESC_PTR 0xFFC01C40 /* DMA1 Channel 1 Next Descripter Ptr Reg */
 336 #define DMA1_1_START_ADDR 0xFFC01C44    /* DMA1 Channel 1 Start Address */
 337 #define DMA1_1_X_COUNT 0xFFC01C50       /* DMA1 Channel 1 Inner Loop Count */
 338 #define DMA1_1_Y_COUNT 0xFFC01C58       /* DMA1 Channel 1 Outer Loop Count */
 339 #define DMA1_1_X_MODIFY 0xFFC01C54      /* DMA1 Channel 1 Inner Loop Addr Increment */
 340 #define DMA1_1_Y_MODIFY 0xFFC01C5C      /* DMA1 Channel 1 Outer Loop Addr Increment */
 341 #define DMA1_1_CURR_DESC_PTR 0xFFC01C60 /* DMA1 Channel 1 Current Descriptor Pointer */
 342 #define DMA1_1_CURR_ADDR 0xFFC01C64     /* DMA1 Channel 1 Current Address Pointer */
 343 #define DMA1_1_CURR_X_COUNT 0xFFC01C70  /* DMA1 Channel 1 Current Inner Loop Count */
 344 #define DMA1_1_CURR_Y_COUNT 0xFFC01C78  /* DMA1 Channel 1 Current Outer Loop Count */
 345 #define DMA1_1_IRQ_STATUS 0xFFC01C68    /* DMA1 Channel 1 Interrupt/Status Register */
 346 #define DMA1_1_PERIPHERAL_MAP 0xFFC01C6C        /* DMA1 Channel 1 Peripheral Map Register */
 347
 348 #define DMA1_2_CONFIG 0xFFC01C88        /* DMA1 Channel 2 Configuration register */
 349 #define DMA1_2_NEXT_DESC_PTR 0xFFC01C80 /* DMA1 Channel 2 Next Descripter Ptr Reg */
 350 #define DMA1_2_START_ADDR 0xFFC01C84    /* DMA1 Channel 2 Start Address */
 351 #define DMA1_2_X_COUNT 0xFFC01C90       /* DMA1 Channel 2 Inner Loop Count */
 352 #define DMA1_2_Y_COUNT 0xFFC01C98       /* DMA1 Channel 2 Outer Loop Count */
 353 #define DMA1_2_X_MODIFY 0xFFC01C94      /* DMA1 Channel 2 Inner Loop Addr Increment */
 354 #define DMA1_2_Y_MODIFY 0xFFC01C9C      /* DMA1 Channel 2 Outer Loop Addr Increment */
 355 #define DMA1_2_CURR_DESC_PTR 0xFFC01CA0 /* DMA1 Channel 2 Current Descriptor Pointer */
 356 #define DMA1_2_CURR_ADDR 0xFFC01CA4     /* DMA1 Channel 2 Current Address Pointer */
 357 #define DMA1_2_CURR_X_COUNT 0xFFC01CB0  /* DMA1 Channel 2 Current Inner Loop Count */
 358 #define DMA1_2_CURR_Y_COUNT 0xFFC01CB8  /* DMA1 Channel 2 Current Outer Loop Count */
 359 #define DMA1_2_IRQ_STATUS 0xFFC01CA8    /* DMA1 Channel 2 Interrupt/Status Register */
 360 #define DMA1_2_PERIPHERAL_MAP 0xFFC01CAC        /* DMA1 Channel 2 Peripheral Map Register */
 361
 362 #define DMA1_3_CONFIG 0xFFC01CC8        /* DMA1 Channel 3 Configuration register */
 363 #define DMA1_3_NEXT_DESC_PTR 0xFFC01CC0 /* DMA1 Channel 3 Next Descripter Ptr Reg */
 364 #define DMA1_3_START_ADDR 0xFFC01CC4    /* DMA1 Channel 3 Start Address */
 365 #define DMA1_3_X_COUNT 0xFFC01CD0       /* DMA1 Channel 3 Inner Loop Count */
 366 #define DMA1_3_Y_COUNT 0xFFC01CD8       /* DMA1 Channel 3 Outer Loop Count */
 367 #define DMA1_3_X_MODIFY 0xFFC01CD4      /* DMA1 Channel 3 Inner Loop Addr Increment */
 368 #define DMA1_3_Y_MODIFY 0xFFC01CDC      /* DMA1 Channel 3 Outer Loop Addr Increment */
 369 #define DMA1_3_CURR_DESC_PTR 0xFFC01CE0 /* DMA1 Channel 3 Current Descriptor Pointer */
 370 #define DMA1_3_CURR_ADDR 0xFFC01CE4     /* DMA1 Channel 3 Current Address Pointer */
 371 #define DMA1_3_CURR_X_COUNT 0xFFC01CF0  /* DMA1 Channel 3 Current Inner Loop Count */
 372 #define DMA1_3_CURR_Y_COUNT 0xFFC01CF8  /* DMA1 Channel 3 Current Outer Loop Count */
 373 #define DMA1_3_IRQ_STATUS 0xFFC01CE8    /* DMA1 Channel 3 Interrupt/Status Register */
 374 #define DMA1_3_PERIPHERAL_MAP 0xFFC01CEC        /* DMA1 Channel 3 Peripheral Map Register */
 375
 376 #define DMA1_4_CONFIG 0xFFC01D08        /* DMA1 Channel 4 Configuration register */
 377 #define DMA1_4_NEXT_DESC_PTR 0xFFC01D00 /* DMA1 Channel 4 Next Descripter Ptr Reg */
 378 #define DMA1_4_START_ADDR 0xFFC01D04    /* DMA1 Channel 4 Start Address */
 379 #define DMA1_4_X_COUNT 0xFFC01D10       /* DMA1 Channel 4 Inner Loop Count */
 380 #define DMA1_4_Y_COUNT 0xFFC01D18       /* DMA1 Channel 4 Outer Loop Count */
 381 #define DMA1_4_X_MODIFY 0xFFC01D14      /* DMA1 Channel 4 Inner Loop Addr Increment */
 382 #define DMA1_4_Y_MODIFY 0xFFC01D1C      /* DMA1 Channel 4 Outer Loop Addr Increment */
 383 #define DMA1_4_CURR_DESC_PTR 0xFFC01D20 /* DMA1 Channel 4 Current Descriptor Pointer */
 384 #define DMA1_4_CURR_ADDR 0xFFC01D24     /* DMA1 Channel 4 Current Address Pointer */
 385 #define DMA1_4_CURR_X_COUNT 0xFFC01D30  /* DMA1 Channel 4 Current Inner Loop Count */
 386 #define DMA1_4_CURR_Y_COUNT 0xFFC01D38  /* DMA1 Channel 4 Current Outer Loop Count */
 387 #define DMA1_4_IRQ_STATUS 0xFFC01D28    /* DMA1 Channel 4 Interrupt/Status Register */
 388 #define DMA1_4_PERIPHERAL_MAP 0xFFC01D2C        /* DMA1 Channel 4 Peripheral Map Register */
 389
 390 #define DMA1_5_CONFIG 0xFFC01D48        /* DMA1 Channel 5 Configuration register */
 391 #define DMA1_5_NEXT_DESC_PTR 0xFFC01D40 /* DMA1 Channel 5 Next Descripter Ptr Reg */
 392 #define DMA1_5_START_ADDR 0xFFC01D44    /* DMA1 Channel 5 Start Address */
 393 #define DMA1_5_X_COUNT 0xFFC01D50       /* DMA1 Channel 5 Inner Loop Count */
 394 #define DMA1_5_Y_COUNT 0xFFC01D58       /* DMA1 Channel 5 Outer Loop Count */
 395 #define DMA1_5_X_MODIFY 0xFFC01D54      /* DMA1 Channel 5 Inner Loop Addr Increment */
 396 #define DMA1_5_Y_MODIFY 0xFFC01D5C      /* DMA1 Channel 5 Outer Loop Addr Increment */
 397 #define DMA1_5_CURR_DESC_PTR 0xFFC01D60 /* DMA1 Channel 5 Current Descriptor Pointer */
 398 #define DMA1_5_CURR_ADDR 0xFFC01D64     /* DMA1 Channel 5 Current Address Pointer */
 399 #define DMA1_5_CURR_X_COUNT 0xFFC01D70  /* DMA1 Channel 5 Current Inner Loop Count */
 400 #define DMA1_5_CURR_Y_COUNT 0xFFC01D78  /* DMA1 Channel 5 Current Outer Loop Count */
 401 #define DMA1_5_IRQ_STATUS 0xFFC01D68    /* DMA1 Channel 5 Interrupt/Status Register */
 402 #define DMA1_5_PERIPHERAL_MAP 0xFFC01D6C        /* DMA1 Channel 5 Peripheral Map Register */
 403
 404 #define DMA1_6_CONFIG 0xFFC01D88        /* DMA1 Channel 6 Configuration register */
 405 #define DMA1_6_NEXT_DESC_PTR 0xFFC01D80 /* DMA1 Channel 6 Next Descripter Ptr Reg */
 406 #define DMA1_6_START_ADDR 0xFFC01D84    /* DMA1 Channel 6 Start Address */
 407 #define DMA1_6_X_COUNT 0xFFC01D90       /* DMA1 Channel 6 Inner Loop Count */
 408 #define DMA1_6_Y_COUNT 0xFFC01D98       /* DMA1 Channel 6 Outer Loop Count */
 409 #define DMA1_6_X_MODIFY 0xFFC01D94      /* DMA1 Channel 6 Inner Loop Addr Increment */
 410 #define DMA1_6_Y_MODIFY 0xFFC01D9C      /* DMA1 Channel 6 Outer Loop Addr Increment */
 411 #define DMA1_6_CURR_DESC_PTR 0xFFC01DA0 /* DMA1 Channel 6 Current Descriptor Pointer */
 412 #define DMA1_6_CURR_ADDR 0xFFC01DA4     /* DMA1 Channel 6 Current Address Pointer */
 413 #define DMA1_6_CURR_X_COUNT 0xFFC01DB0  /* DMA1 Channel 6 Current Inner Loop Count */
 414 #define DMA1_6_CURR_Y_COUNT 0xFFC01DB8  /* DMA1 Channel 6 Current Outer Loop Count */
 415 #define DMA1_6_IRQ_STATUS 0xFFC01DA8    /* DMA1 Channel 6 Interrupt/Status Register */
 416 #define DMA1_6_PERIPHERAL_MAP 0xFFC01DAC        /* DMA1 Channel 6 Peripheral Map Register */
 417
 418 #define DMA1_7_CONFIG 0xFFC01DC8        /* DMA1 Channel 7 Configuration register */
 419 #define DMA1_7_NEXT_DESC_PTR 0xFFC01DC0 /* DMA1 Channel 7 Next Descripter Ptr Reg */
 420 #define DMA1_7_START_ADDR 0xFFC01DC4    /* DMA1 Channel 7 Start Address */
 421 #define DMA1_7_X_COUNT 0xFFC01DD0       /* DMA1 Channel 7 Inner Loop Count */
 422 #define DMA1_7_Y_COUNT 0xFFC01DD8       /* DMA1 Channel 7 Outer Loop Count */
 423 #define DMA1_7_X_MODIFY 0xFFC01DD4      /* DMA1 Channel 7 Inner Loop Addr Increment */
 424 #define DMA1_7_Y_MODIFY 0xFFC01DDC      /* DMA1 Channel 7 Outer Loop Addr Increment */
 425 #define DMA1_7_CURR_DESC_PTR 0xFFC01DE0 /* DMA1 Channel 7 Current Descriptor Pointer */
 426 #define DMA1_7_CURR_ADDR 0xFFC01DE4     /* DMA1 Channel 7 Current Address Pointer */
 427 #define DMA1_7_CURR_X_COUNT 0xFFC01DF0  /* DMA1 Channel 7 Current Inner Loop Count */
 428 #define DMA1_7_CURR_Y_COUNT 0xFFC01DF8  /* DMA1 Channel 7 Current Outer Loop Count */
 429 #define DMA1_7_IRQ_STATUS 0xFFC01DE8    /* DMA1 Channel 7 Interrupt/Status Register */
 430 #define DMA1_7_PERIPHERAL_MAP 0xFFC01DEC        /* DMA1 Channel 7 Peripheral Map Register */
 431
 432 #define DMA1_8_CONFIG 0xFFC01E08        /* DMA1 Channel 8 Configuration register */
 433 #define DMA1_8_NEXT_DESC_PTR 0xFFC01E00 /* DMA1 Channel 8 Next Descripter Ptr Reg */
 434 #define DMA1_8_START_ADDR 0xFFC01E04    /* DMA1 Channel 8 Start Address */
 435 #define DMA1_8_X_COUNT 0xFFC01E10       /* DMA1 Channel 8 Inner Loop Count */
 436 #define DMA1_8_Y_COUNT 0xFFC01E18       /* DMA1 Channel 8 Outer Loop Count */
 437 #define DMA1_8_X_MODIFY 0xFFC01E14      /* DMA1 Channel 8 Inner Loop Addr Increment */
 438 #define DMA1_8_Y_MODIFY 0xFFC01E1C      /* DMA1 Channel 8 Outer Loop Addr Increment */
 439 #define DMA1_8_CURR_DESC_PTR 0xFFC01E20 /* DMA1 Channel 8 Current Descriptor Pointer */
 440 #define DMA1_8_CURR_ADDR 0xFFC01E24     /* DMA1 Channel 8 Current Address Pointer */
 441 #define DMA1_8_CURR_X_COUNT 0xFFC01E30  /* DMA1 Channel 8 Current Inner Loop Count */
 442 #define DMA1_8_CURR_Y_COUNT 0xFFC01E38  /* DMA1 Channel 8 Current Outer Loop Count */
 443 #define DMA1_8_IRQ_STATUS 0xFFC01E28    /* DMA1 Channel 8 Interrupt/Status Register */
 444 #define DMA1_8_PERIPHERAL_MAP 0xFFC01E2C        /* DMA1 Channel 8 Peripheral Map Register */
 445
 446 #define DMA1_9_CONFIG 0xFFC01E48        /* DMA1 Channel 9 Configuration register */
 447 #define DMA1_9_NEXT_DESC_PTR 0xFFC01E40 /* DMA1 Channel 9 Next Descripter Ptr Reg */
 448 #define DMA1_9_START_ADDR 0xFFC01E44    /* DMA1 Channel 9 Start Address */
 449 #define DMA1_9_X_COUNT 0xFFC01E50       /* DMA1 Channel 9 Inner Loop Count */
 450 #define DMA1_9_Y_COUNT 0xFFC01E58       /* DMA1 Channel 9 Outer Loop Count */
 451 #define DMA1_9_X_MODIFY 0xFFC01E54      /* DMA1 Channel 9 Inner Loop Addr Increment */
 452 #define DMA1_9_Y_MODIFY 0xFFC01E5C      /* DMA1 Channel 9 Outer Loop Addr Increment */
 453 #define DMA1_9_CURR_DESC_PTR 0xFFC01E60 /* DMA1 Channel 9 Current Descriptor Pointer */
 454 #define DMA1_9_CURR_ADDR 0xFFC01E64     /* DMA1 Channel 9 Current Address Pointer */
 455 #define DMA1_9_CURR_X_COUNT 0xFFC01E70  /* DMA1 Channel 9 Current Inner Loop Count */
 456 #define DMA1_9_CURR_Y_COUNT 0xFFC01E78  /* DMA1 Channel 9 Current Outer Loop Count */
 457 #define DMA1_9_IRQ_STATUS 0xFFC01E68    /* DMA1 Channel 9 Interrupt/Status Register */
 458 #define DMA1_9_PERIPHERAL_MAP 0xFFC01E6C        /* DMA1 Channel 9 Peripheral Map Register */
 459
 460 #define DMA1_10_CONFIG 0xFFC01E88       /* DMA1 Channel 10 Configuration register */
 461 #define DMA1_10_NEXT_DESC_PTR 0xFFC01E80        /* DMA1 Channel 10 Next Descripter Ptr Reg */
 462 #define DMA1_10_START_ADDR 0xFFC01E84   /* DMA1 Channel 10 Start Address */
 463 #define DMA1_10_X_COUNT 0xFFC01E90      /* DMA1 Channel 10 Inner Loop Count */
 464 #define DMA1_10_Y_COUNT 0xFFC01E98      /* DMA1 Channel 10 Outer Loop Count */
 465 #define DMA1_10_X_MODIFY 0xFFC01E94     /* DMA1 Channel 10 Inner Loop Addr Increment */
 466 #define DMA1_10_Y_MODIFY 0xFFC01E9C     /* DMA1 Channel 10 Outer Loop Addr Increment */
 467 #define DMA1_10_CURR_DESC_PTR 0xFFC01EA0        /* DMA1 Channel 10 Current Descriptor Pointer */
 468 #define DMA1_10_CURR_ADDR 0xFFC01EA4    /* DMA1 Channel 10 Current Address Pointer */
 469 #define DMA1_10_CURR_X_COUNT 0xFFC01EB0 /* DMA1 Channel 10 Current Inner Loop Count */
 470 #define DMA1_10_CURR_Y_COUNT 0xFFC01EB8 /* DMA1 Channel 10 Current Outer Loop Count */
 471 #define DMA1_10_IRQ_STATUS 0xFFC01EA8   /* DMA1 Channel 10 Interrupt/Status Register */
 472 #define DMA1_10_PERIPHERAL_MAP 0xFFC01EAC       /* DMA1 Channel 10 Peripheral Map Register */
 473
 474 #define DMA1_11_CONFIG 0xFFC01EC8       /* DMA1 Channel 11 Configuration register */
 475 #define DMA1_11_NEXT_DESC_PTR 0xFFC01EC0        /* DMA1 Channel 11 Next Descripter Ptr Reg */
 476 #define DMA1_11_START_ADDR 0xFFC01EC4   /* DMA1 Channel 11 Start Address */
 477 #define DMA1_11_X_COUNT 0xFFC01ED0      /* DMA1 Channel 11 Inner Loop Count */
 478 #define DMA1_11_Y_COUNT 0xFFC01ED8      /* DMA1 Channel 11 Outer Loop Count */
 479 #define DMA1_11_X_MODIFY 0xFFC01ED4     /* DMA1 Channel 11 Inner Loop Addr Increment */
 480 #define DMA1_11_Y_MODIFY 0xFFC01EDC     /* DMA1 Channel 11 Outer Loop Addr Increment */
 481 #define DMA1_11_CURR_DESC_PTR 0xFFC01EE0        /* DMA1 Channel 11 Current Descriptor Pointer */
 482 #define DMA1_11_CURR_ADDR 0xFFC01EE4    /* DMA1 Channel 11 Current Address Pointer */
 483 #define DMA1_11_CURR_X_COUNT 0xFFC01EF0 /* DMA1 Channel 11 Current Inner Loop Count */
 484 #define DMA1_11_CURR_Y_COUNT 0xFFC01EF8 /* DMA1 Channel 11 Current Outer Loop Count */
 485 #define DMA1_11_IRQ_STATUS 0xFFC01EE8   /* DMA1 Channel 11 Interrupt/Status Register */
 486 #define DMA1_11_PERIPHERAL_MAP 0xFFC01EEC       /* DMA1 Channel 11 Peripheral Map Register */
 487
 488 /* Memory DMA1 Controller registers (0xFFC0 1E80-0xFFC0 1FFF) */
 489 #define MDMA1_D0_CONFIG 0xFFC01F08      /*MemDMA1 Stream 0 Destination Configuration */
 490 #define MDMA1_D0_NEXT_DESC_PTR 0xFFC01F00       /*MemDMA1 Stream 0 Destination Next Descriptor Ptr Reg */
 491 #define MDMA1_D0_START_ADDR 0xFFC01F04  /*MemDMA1 Stream 0 Destination Start Address */
 492 #define MDMA1_D0_X_COUNT 0xFFC01F10     /*MemDMA1 Stream 0 Destination Inner-Loop Count */
 493 #define MDMA1_D0_Y_COUNT 0xFFC01F18     /*MemDMA1 Stream 0 Destination Outer-Loop Count */
 494 #define MDMA1_D0_X_MODIFY 0xFFC01F14    /*MemDMA1 Stream 0 Dest Inner-Loop Address-Increment */
 495 #define MDMA1_D0_Y_MODIFY 0xFFC01F1C    /*MemDMA1 Stream 0 Dest Outer-Loop Address-Increment */
 496 #define MDMA1_D0_CURR_DESC_PTR 0xFFC01F20       /*MemDMA1 Stream 0 Dest Current Descriptor Ptr reg */
 497 #define MDMA1_D0_CURR_ADDR 0xFFC01F24   /*MemDMA1 Stream 0 Destination Current Address */
 498 #define MDMA1_D0_CURR_X_COUNT 0xFFC01F30        /*MemDMA1 Stream 0 Dest Current Inner-Loop Count */
 499 #define MDMA1_D0_CURR_Y_COUNT 0xFFC01F38        /*MemDMA1 Stream 0 Dest Current Outer-Loop Count */
 500 #define MDMA1_D0_IRQ_STATUS 0xFFC01F28  /*MemDMA1 Stream 0 Destination Interrupt/Status */
 501 #define MDMA1_D0_PERIPHERAL_MAP 0xFFC01F2C      /*MemDMA1 Stream 0 Destination Peripheral Map */
 502
 503 #define MDMA1_S0_CONFIG 0xFFC01F48      /*MemDMA1 Stream 0 Source Configuration */
 504 #define MDMA1_S0_NEXT_DESC_PTR 0xFFC01F40       /*MemDMA1 Stream 0 Source Next Descriptor Ptr Reg */
 505 #define MDMA1_S0_START_ADDR 0xFFC01F44  /*MemDMA1 Stream 0 Source Start Address */
 506 #define MDMA1_S0_X_COUNT 0xFFC01F50     /*MemDMA1 Stream 0 Source Inner-Loop Count */
 507 #define MDMA1_S0_Y_COUNT 0xFFC01F58     /*MemDMA1 Stream 0 Source Outer-Loop Count */
 508 #define MDMA1_S0_X_MODIFY 0xFFC01F54    /*MemDMA1 Stream 0 Source Inner-Loop Address-Increment */
 509 #define MDMA1_S0_Y_MODIFY 0xFFC01F5C    /*MemDMA1 Stream 0 Source Outer-Loop Address-Increment */
 510 #define MDMA1_S0_CURR_DESC_PTR 0xFFC01F60       /*MemDMA1 Stream 0 Source Current Descriptor Ptr reg */
 511 #define MDMA1_S0_CURR_ADDR 0xFFC01F64   /*MemDMA1 Stream 0 Source Current Address */
 512 #define MDMA1_S0_CURR_X_COUNT 0xFFC01F70        /*MemDMA1 Stream 0 Source Current Inner-Loop Count */
 513 #define MDMA1_S0_CURR_Y_COUNT 0xFFC01F78        /*MemDMA1 Stream 0 Source Current Outer-Loop Count */
 514 #define MDMA1_S0_IRQ_STATUS 0xFFC01F68  /*MemDMA1 Stream 0 Source Interrupt/Status */
 515 #define MDMA1_S0_PERIPHERAL_MAP 0xFFC01F6C      /*MemDMA1 Stream 0 Source Peripheral Map */
 516
 517 #define MDMA1_D1_CONFIG 0xFFC01F88      /*MemDMA1 Stream 1 Destination Configuration */
 518 #define MDMA1_D1_NEXT_DESC_PTR 0xFFC01F80       /*MemDMA1 Stream 1 Destination Next Descriptor Ptr Reg */
 519 #define MDMA1_D1_START_ADDR 0xFFC01F84  /*MemDMA1 Stream 1 Destination Start Address */
 520 #define MDMA1_D1_X_COUNT 0xFFC01F90     /*MemDMA1 Stream 1 Destination Inner-Loop Count */
 521 #define MDMA1_D1_Y_COUNT 0xFFC01F98     /*MemDMA1 Stream 1 Destination Outer-Loop Count */
 522 #define MDMA1_D1_X_MODIFY 0xFFC01F94    /*MemDMA1 Stream 1 Dest Inner-Loop Address-Increment */
 523 #define MDMA1_D1_Y_MODIFY 0xFFC01F9C    /*MemDMA1 Stream 1 Dest Outer-Loop Address-Increment */
 524 #define MDMA1_D1_CURR_DESC_PTR 0xFFC01FA0       /*MemDMA1 Stream 1 Dest Current Descriptor Ptr reg */
 525 #define MDMA1_D1_CURR_ADDR 0xFFC01FA4   /*MemDMA1 Stream 1 Dest Current Address */
 526 #define MDMA1_D1_CURR_X_COUNT 0xFFC01FB0        /*MemDMA1 Stream 1 Dest Current Inner-Loop Count */
 527 #define MDMA1_D1_CURR_Y_COUNT 0xFFC01FB8        /*MemDMA1 Stream 1 Dest Current Outer-Loop Count */
 528 #define MDMA1_D1_IRQ_STATUS 0xFFC01FA8  /*MemDMA1 Stream 1 Dest Interrupt/Status */
 529 #define MDMA1_D1_PERIPHERAL_MAP 0xFFC01FAC      /*MemDMA1 Stream 1 Dest Peripheral Map */
 530
 531 #define MDMA1_S1_CONFIG 0xFFC01FC8      /*MemDMA1 Stream 1 Source Configuration */
 532 #define MDMA1_S1_NEXT_DESC_PTR 0xFFC01FC0       /*MemDMA1 Stream 1 Source Next Descriptor Ptr Reg */
 533 #define MDMA1_S1_START_ADDR 0xFFC01FC4  /*MemDMA1 Stream 1 Source Start Address */
 534 #define MDMA1_S1_X_COUNT 0xFFC01FD0     /*MemDMA1 Stream 1 Source Inner-Loop Count */
 535 #define MDMA1_S1_Y_COUNT 0xFFC01FD8     /*MemDMA1 Stream 1 Source Outer-Loop Count */
 536 #define MDMA1_S1_X_MODIFY 0xFFC01FD4    /*MemDMA1 Stream 1 Source Inner-Loop Address-Increment */
 537 #define MDMA1_S1_Y_MODIFY 0xFFC01FDC    /*MemDMA1 Stream 1 Source Outer-Loop Address-Increment */
 538 #define MDMA1_S1_CURR_DESC_PTR 0xFFC01FE0       /*MemDMA1 Stream 1 Source Current Descriptor Ptr reg */
 539 #define MDMA1_S1_CURR_ADDR 0xFFC01FE4   /*MemDMA1 Stream 1 Source Current Address */
 540 #define MDMA1_S1_CURR_X_COUNT 0xFFC01FF0        /*MemDMA1 Stream 1 Source Current Inner-Loop Count */
 541 #define MDMA1_S1_CURR_Y_COUNT 0xFFC01FF8        /*MemDMA1 Stream 1 Source Current Outer-Loop Count */
 542 #define MDMA1_S1_IRQ_STATUS 0xFFC01FE8  /*MemDMA1 Stream 1 Source Interrupt/Status */
 543 #define MDMA1_S1_PERIPHERAL_MAP 0xFFC01FEC      /*MemDMA1 Stream 1 Source Peripheral Map */
 544
 545 /* DMA2 Controller registers (0xFFC0 0C00-0xFFC0 0DFF) */
 546 #define DMA2_0_CONFIG 0xFFC00C08        /* DMA2 Channel 0 Configuration register */
 547 #define DMA2_0_NEXT_DESC_PTR 0xFFC00C00 /* DMA2 Channel 0 Next Descripter Ptr Reg */
 548 #define DMA2_0_START_ADDR 0xFFC00C04    /* DMA2 Channel 0 Start Address */
 549 #define DMA2_0_X_COUNT 0xFFC00C10       /* DMA2 Channel 0 Inner Loop Count */
 550 #define DMA2_0_Y_COUNT 0xFFC00C18       /* DMA2 Channel 0 Outer Loop Count */
 551 #define DMA2_0_X_MODIFY 0xFFC00C14      /* DMA2 Channel 0 Inner Loop Addr Increment */
 552 #define DMA2_0_Y_MODIFY 0xFFC00C1C      /* DMA2 Channel 0 Outer Loop Addr Increment */
 553 #define DMA2_0_CURR_DESC_PTR 0xFFC00C20 /* DMA2 Channel 0 Current Descriptor Pointer */
 554 #define DMA2_0_CURR_ADDR 0xFFC00C24     /* DMA2 Channel 0 Current Address Pointer */
 555 #define DMA2_0_CURR_X_COUNT 0xFFC00C30  /* DMA2 Channel 0 Current Inner Loop Count */
 556 #define DMA2_0_CURR_Y_COUNT 0xFFC00C38  /* DMA2 Channel 0 Current Outer Loop Count */
 557 #define DMA2_0_IRQ_STATUS 0xFFC00C28    /* DMA2 Channel 0 Interrupt/Status Register */
 558 #define DMA2_0_PERIPHERAL_MAP 0xFFC00C2C        /* DMA2 Channel 0 Peripheral Map Register */
 559
 560 #define DMA2_1_CONFIG 0xFFC00C48        /* DMA2 Channel 1 Configuration register */
 561 #define DMA2_1_NEXT_DESC_PTR 0xFFC00C40 /* DMA2 Channel 1 Next Descripter Ptr Reg */
 562 #define DMA2_1_START_ADDR 0xFFC00C44    /* DMA2 Channel 1 Start Address */
 563 #define DMA2_1_X_COUNT 0xFFC00C50       /* DMA2 Channel 1 Inner Loop Count */
 564 #define DMA2_1_Y_COUNT 0xFFC00C58       /* DMA2 Channel 1 Outer Loop Count */
 565 #define DMA2_1_X_MODIFY 0xFFC00C54      /* DMA2 Channel 1 Inner Loop Addr Increment */
 566 #define DMA2_1_Y_MODIFY 0xFFC00C5C      /* DMA2 Channel 1 Outer Loop Addr Increment */
 567 #define DMA2_1_CURR_DESC_PTR 0xFFC00C60 /* DMA2 Channel 1 Current Descriptor Pointer */
 568 #define DMA2_1_CURR_ADDR 0xFFC00C64     /* DMA2 Channel 1 Current Address Pointer */
 569 #define DMA2_1_CURR_X_COUNT 0xFFC00C70  /* DMA2 Channel 1 Current Inner Loop Count */
 570 #define DMA2_1_CURR_Y_COUNT 0xFFC00C78  /* DMA2 Channel 1 Current Outer Loop Count */
 571 #define DMA2_1_IRQ_STATUS 0xFFC00C68    /* DMA2 Channel 1 Interrupt/Status Register */
 572 #define DMA2_1_PERIPHERAL_MAP 0xFFC00C6C        /* DMA2 Channel 1 Peripheral Map Register */
 573
 574 #define DMA2_2_CONFIG 0xFFC00C88        /* DMA2 Channel 2 Configuration register */
 575 #define DMA2_2_NEXT_DESC_PTR 0xFFC00C80 /* DMA2 Channel 2 Next Descripter Ptr Reg */
 576 #define DMA2_2_START_ADDR 0xFFC00C84    /* DMA2 Channel 2 Start Address */
 577 #define DMA2_2_X_COUNT 0xFFC00C90       /* DMA2 Channel 2 Inner Loop Count */
 578 #define DMA2_2_Y_COUNT 0xFFC00C98       /* DMA2 Channel 2 Outer Loop Count */
 579 #define DMA2_2_X_MODIFY 0xFFC00C94      /* DMA2 Channel 2 Inner Loop Addr Increment */
 580 #define DMA2_2_Y_MODIFY 0xFFC00C9C      /* DMA2 Channel 2 Outer Loop Addr Increment */
 581 #define DMA2_2_CURR_DESC_PTR 0xFFC00CA0 /* DMA2 Channel 2 Current Descriptor Pointer */
 582 #define DMA2_2_CURR_ADDR 0xFFC00CA4     /* DMA2 Channel 2 Current Address Pointer */
 583 #define DMA2_2_CURR_X_COUNT 0xFFC00CB0  /* DMA2 Channel 2 Current Inner Loop Count */
 584 #define DMA2_2_CURR_Y_COUNT 0xFFC00CB8  /* DMA2 Channel 2 Current Outer Loop Count */
 585 #define DMA2_2_IRQ_STATUS 0xFFC00CA8    /* DMA2 Channel 2 Interrupt/Status Register */
 586 #define DMA2_2_PERIPHERAL_MAP 0xFFC00CAC        /* DMA2 Channel 2 Peripheral Map Register */
 587
 588 #define DMA2_3_CONFIG 0xFFC00CC8        /* DMA2 Channel 3 Configuration register */
 589 #define DMA2_3_NEXT_DESC_PTR 0xFFC00CC0 /* DMA2 Channel 3 Next Descripter Ptr Reg */
 590 #define DMA2_3_START_ADDR 0xFFC00CC4    /* DMA2 Channel 3 Start Address */
 591 #define DMA2_3_X_COUNT 0xFFC00CD0       /* DMA2 Channel 3 Inner Loop Count */
 592 #define DMA2_3_Y_COUNT 0xFFC00CD8       /* DMA2 Channel 3 Outer Loop Count */
 593 #define DMA2_3_X_MODIFY 0xFFC00CD4      /* DMA2 Channel 3 Inner Loop Addr Increment */
 594 #define DMA2_3_Y_MODIFY 0xFFC00CDC      /* DMA2 Channel 3 Outer Loop Addr Increment */
 595 #define DMA2_3_CURR_DESC_PTR 0xFFC00CE0 /* DMA2 Channel 3 Current Descriptor Pointer */
 596 #define DMA2_3_CURR_ADDR 0xFFC00CE4     /* DMA2 Channel 3 Current Address Pointer */
 597 #define DMA2_3_CURR_X_COUNT 0xFFC00CF0  /* DMA2 Channel 3 Current Inner Loop Count */
 598 #define DMA2_3_CURR_Y_COUNT 0xFFC00CF8  /* DMA2 Channel 3 Current Outer Loop Count */
 599 #define DMA2_3_IRQ_STATUS 0xFFC00CE8    /* DMA2 Channel 3 Interrupt/Status Register */
 600 #define DMA2_3_PERIPHERAL_MAP 0xFFC00CEC        /* DMA2 Channel 3 Peripheral Map Register */
 601
 602 #define DMA2_4_CONFIG 0xFFC00D08        /* DMA2 Channel 4 Configuration register */
 603 #define DMA2_4_NEXT_DESC_PTR 0xFFC00D00 /* DMA2 Channel 4 Next Descripter Ptr Reg */
 604 #define DMA2_4_START_ADDR 0xFFC00D04    /* DMA2 Channel 4 Start Address */
 605 #define DMA2_4_X_COUNT 0xFFC00D10       /* DMA2 Channel 4 Inner Loop Count */
 606 #define DMA2_4_Y_COUNT 0xFFC00D18       /* DMA2 Channel 4 Outer Loop Count */
 607 #define DMA2_4_X_MODIFY 0xFFC00D14      /* DMA2 Channel 4 Inner Loop Addr Increment */
 608 #define DMA2_4_Y_MODIFY 0xFFC00D1C      /* DMA2 Channel 4 Outer Loop Addr Increment */
 609 #define DMA2_4_CURR_DESC_PTR 0xFFC00D20 /* DMA2 Channel 4 Current Descriptor Pointer */
 610 #define DMA2_4_CURR_ADDR 0xFFC00D24     /* DMA2 Channel 4 Current Address Pointer */
 611 #define DMA2_4_CURR_X_COUNT 0xFFC00D30  /* DMA2 Channel 4 Current Inner Loop Count */
 612 #define DMA2_4_CURR_Y_COUNT 0xFFC00D38  /* DMA2 Channel 4 Current Outer Loop Count */
 613 #define DMA2_4_IRQ_STATUS 0xFFC00D28    /* DMA2 Channel 4 Interrupt/Status Register */
 614 #define DMA2_4_PERIPHERAL_MAP 0xFFC00D2C        /* DMA2 Channel 4 Peripheral Map Register */
 615
 616 #define DMA2_5_CONFIG 0xFFC00D48        /* DMA2 Channel 5 Configuration register */
 617 #define DMA2_5_NEXT_DESC_PTR 0xFFC00D40 /* DMA2 Channel 5 Next Descripter Ptr Reg */
 618 #define DMA2_5_START_ADDR 0xFFC00D44    /* DMA2 Channel 5 Start Address */
 619 #define DMA2_5_X_COUNT 0xFFC00D50       /* DMA2 Channel 5 Inner Loop Count */
 620 #define DMA2_5_Y_COUNT 0xFFC00D58       /* DMA2 Channel 5 Outer Loop Count */
 621 #define DMA2_5_X_MODIFY 0xFFC00D54      /* DMA2 Channel 5 Inner Loop Addr Increment */
 622 #define DMA2_5_Y_MODIFY 0xFFC00D5C      /* DMA2 Channel 5 Outer Loop Addr Increment */
 623 #define DMA2_5_CURR_DESC_PTR 0xFFC00D60 /* DMA2 Channel 5 Current Descriptor Pointer */
 624 #define DMA2_5_CURR_ADDR 0xFFC00D64     /* DMA2 Channel 5 Current Address Pointer */
 625 #define DMA2_5_CURR_X_COUNT 0xFFC00D70  /* DMA2 Channel 5 Current Inner Loop Count */
 626 #define DMA2_5_CURR_Y_COUNT 0xFFC00D78  /* DMA2 Channel 5 Current Outer Loop Count */
 627 #define DMA2_5_IRQ_STATUS 0xFFC00D68    /* DMA2 Channel 5 Interrupt/Status Register */
 628 #define DMA2_5_PERIPHERAL_MAP 0xFFC00D6C        /* DMA2 Channel 5 Peripheral Map Register */
 629
 630 #define DMA2_6_CONFIG 0xFFC00D88        /* DMA2 Channel 6 Configuration register */
 631 #define DMA2_6_NEXT_DESC_PTR 0xFFC00D80 /* DMA2 Channel 6 Next Descripter Ptr Reg */
 632 #define DMA2_6_START_ADDR 0xFFC00D84    /* DMA2 Channel 6 Start Address */
 633 #define DMA2_6_X_COUNT 0xFFC00D90       /* DMA2 Channel 6 Inner Loop Count */
 634 #define DMA2_6_Y_COUNT 0xFFC00D98       /* DMA2 Channel 6 Outer Loop Count */
 635 #define DMA2_6_X_MODIFY 0xFFC00D94      /* DMA2 Channel 6 Inner Loop Addr Increment */
 636 #define DMA2_6_Y_MODIFY 0xFFC00D9C      /* DMA2 Channel 6 Outer Loop Addr Increment */
 637 #define DMA2_6_CURR_DESC_PTR 0xFFC00DA0 /* DMA2 Channel 6 Current Descriptor Pointer */
 638 #define DMA2_6_CURR_ADDR 0xFFC00DA4     /* DMA2 Channel 6 Current Address Pointer */
 639 #define DMA2_6_CURR_X_COUNT 0xFFC00DB0  /* DMA2 Channel 6 Current Inner Loop Count */
 640 #define DMA2_6_CURR_Y_COUNT 0xFFC00DB8  /* DMA2 Channel 6 Current Outer Loop Count */
 641 #define DMA2_6_IRQ_STATUS 0xFFC00DA8    /* DMA2 Channel 6 Interrupt/Status Register */
 642 #define DMA2_6_PERIPHERAL_MAP 0xFFC00DAC        /* DMA2 Channel 6 Peripheral Map Register */
 643
 644 #define DMA2_7_CONFIG 0xFFC00DC8        /* DMA2 Channel 7 Configuration register */
 645 #define DMA2_7_NEXT_DESC_PTR 0xFFC00DC0 /* DMA2 Channel 7 Next Descripter Ptr Reg */
 646 #define DMA2_7_START_ADDR 0xFFC00DC4    /* DMA2 Channel 7 Start Address */
 647 #define DMA2_7_X_COUNT 0xFFC00DD0       /* DMA2 Channel 7 Inner Loop Count */
 648 #define DMA2_7_Y_COUNT 0xFFC00DD8       /* DMA2 Channel 7 Outer Loop Count */
 649 #define DMA2_7_X_MODIFY 0xFFC00DD4      /* DMA2 Channel 7 Inner Loop Addr Increment */
 650 #define DMA2_7_Y_MODIFY 0xFFC00DDC      /* DMA2 Channel 7 Outer Loop Addr Increment */
 651 #define DMA2_7_CURR_DESC_PTR 0xFFC00DE0 /* DMA2 Channel 7 Current Descriptor Pointer */
 652 #define DMA2_7_CURR_ADDR 0xFFC00DE4     /* DMA2 Channel 7 Current Address Pointer */
 653 #define DMA2_7_CURR_X_COUNT 0xFFC00DF0  /* DMA2 Channel 7 Current Inner Loop Count */
 654 #define DMA2_7_CURR_Y_COUNT 0xFFC00DF8  /* DMA2 Channel 7 Current Outer Loop Count */
 655 #define DMA2_7_IRQ_STATUS 0xFFC00DE8    /* DMA2 Channel 7 Interrupt/Status Register */
 656 #define DMA2_7_PERIPHERAL_MAP 0xFFC00DEC        /* DMA2 Channel 7 Peripheral Map Register */
 657
 658 #define DMA2_8_CONFIG 0xFFC00E08        /* DMA2 Channel 8 Configuration register */
 659 #define DMA2_8_NEXT_DESC_PTR 0xFFC00E00 /* DMA2 Channel 8 Next Descripter Ptr Reg */
 660 #define DMA2_8_START_ADDR 0xFFC00E04    /* DMA2 Channel 8 Start Address */
 661 #define DMA2_8_X_COUNT 0xFFC00E10       /* DMA2 Channel 8 Inner Loop Count */
 662 #define DMA2_8_Y_COUNT 0xFFC00E18       /* DMA2 Channel 8 Outer Loop Count */
 663 #define DMA2_8_X_MODIFY 0xFFC00E14      /* DMA2 Channel 8 Inner Loop Addr Increment */
 664 #define DMA2_8_Y_MODIFY 0xFFC00E1C      /* DMA2 Channel 8 Outer Loop Addr Increment */
 665 #define DMA2_8_CURR_DESC_PTR 0xFFC00E20 /* DMA2 Channel 8 Current Descriptor Pointer */
 666 #define DMA2_8_CURR_ADDR 0xFFC00E24     /* DMA2 Channel 8 Current Address Pointer */
 667 #define DMA2_8_CURR_X_COUNT 0xFFC00E30  /* DMA2 Channel 8 Current Inner Loop Count */
 668 #define DMA2_8_CURR_Y_COUNT 0xFFC00E38  /* DMA2 Channel 8 Current Outer Loop Count */
 669 #define DMA2_8_IRQ_STATUS 0xFFC00E28    /* DMA2 Channel 8 Interrupt/Status Register */
 670 #define DMA2_8_PERIPHERAL_MAP 0xFFC00E2C        /* DMA2 Channel 8 Peripheral Map Register */
 671
 672 #define DMA2_9_CONFIG 0xFFC00E48        /* DMA2 Channel 9 Configuration register */
 673 #define DMA2_9_NEXT_DESC_PTR 0xFFC00E40 /* DMA2 Channel 9 Next Descripter Ptr Reg */
 674 #define DMA2_9_START_ADDR 0xFFC00E44    /* DMA2 Channel 9 Start Address */
 675 #define DMA2_9_X_COUNT 0xFFC00E50       /* DMA2 Channel 9 Inner Loop Count */
 676 #define DMA2_9_Y_COUNT 0xFFC00E58       /* DMA2 Channel 9 Outer Loop Count */
 677 #define DMA2_9_X_MODIFY 0xFFC00E54      /* DMA2 Channel 9 Inner Loop Addr Increment */
 678 #define DMA2_9_Y_MODIFY 0xFFC00E5C      /* DMA2 Channel 9 Outer Loop Addr Increment */
 679 #define DMA2_9_CURR_DESC_PTR 0xFFC00E60 /* DMA2 Channel 9 Current Descriptor Pointer */
 680 #define DMA2_9_CURR_ADDR 0xFFC00E64     /* DMA2 Channel 9 Current Address Pointer */
 681 #define DMA2_9_CURR_X_COUNT 0xFFC00E70  /* DMA2 Channel 9 Current Inner Loop Count */
 682 #define DMA2_9_CURR_Y_COUNT 0xFFC00E78  /* DMA2 Channel 9 Current Outer Loop Count */
 683 #define DMA2_9_IRQ_STATUS 0xFFC00E68    /* DMA2 Channel 9 Interrupt/Status Register */
 684 #define DMA2_9_PERIPHERAL_MAP 0xFFC00E6C        /* DMA2 Channel 9 Peripheral Map Register */
 685
 686 #define DMA2_10_CONFIG 0xFFC00E88       /* DMA2 Channel 10 Configuration register */
 687 #define DMA2_10_NEXT_DESC_PTR 0xFFC00E80        /* DMA2 Channel 10 Next Descripter Ptr Reg */
 688 #define DMA2_10_START_ADDR 0xFFC00E84   /* DMA2 Channel 10 Start Address */
 689 #define DMA2_10_X_COUNT 0xFFC00E90      /* DMA2 Channel 10 Inner Loop Count */
 690 #define DMA2_10_Y_COUNT 0xFFC00E98      /* DMA2 Channel 10 Outer Loop Count */
 691 #define DMA2_10_X_MODIFY 0xFFC00E94     /* DMA2 Channel 10 Inner Loop Addr Increment */
 692 #define DMA2_10_Y_MODIFY 0xFFC00E9C     /* DMA2 Channel 10 Outer Loop Addr Increment */
 693 #define DMA2_10_CURR_DESC_PTR 0xFFC00EA0        /* DMA2 Channel 10 Current Descriptor Pointer */
 694 #define DMA2_10_CURR_ADDR 0xFFC00EA4    /* DMA2 Channel 10 Current Address Pointer */
 695 #define DMA2_10_CURR_X_COUNT 0xFFC00EB0 /* DMA2 Channel 10 Current Inner Loop Count */
 696 #define DMA2_10_CURR_Y_COUNT 0xFFC00EB8 /* DMA2 Channel 10 Current Outer Loop Count */
 697 #define DMA2_10_IRQ_STATUS 0xFFC00EA8   /* DMA2 Channel 10 Interrupt/Status Register */
 698 #define DMA2_10_PERIPHERAL_MAP 0xFFC00EAC       /* DMA2 Channel 10 Peripheral Map Register */
 699
 700 #define DMA2_11_CONFIG 0xFFC00EC8       /* DMA2 Channel 11 Configuration register */
 701 #define DMA2_11_NEXT_DESC_PTR 0xFFC00EC0        /* DMA2 Channel 11 Next Descripter Ptr Reg */
 702 #define DMA2_11_START_ADDR 0xFFC00EC4   /* DMA2 Channel 11 Start Address */
 703 #define DMA2_11_X_COUNT 0xFFC00ED0      /* DMA2 Channel 11 Inner Loop Count */
 704 #define DMA2_11_Y_COUNT 0xFFC00ED8      /* DMA2 Channel 11 Outer Loop Count */
 705 #define DMA2_11_X_MODIFY 0xFFC00ED4     /* DMA2 Channel 11 Inner Loop Addr Increment */
 706 #define DMA2_11_Y_MODIFY 0xFFC00EDC     /* DMA2 Channel 11 Outer Loop Addr Increment */
 707 #define DMA2_11_CURR_DESC_PTR 0xFFC00EE0        /* DMA2 Channel 11 Current Descriptor Pointer */
 708 #define DMA2_11_CURR_ADDR 0xFFC00EE4    /* DMA2 Channel 11 Current Address Pointer */
 709 #define DMA2_11_CURR_X_COUNT 0xFFC00EF0 /* DMA2 Channel 11 Current Inner Loop Count */
 710 #define DMA2_11_CURR_Y_COUNT 0xFFC00EF8 /* DMA2 Channel 11 Current Outer Loop Count */
 711 #define DMA2_11_IRQ_STATUS 0xFFC00EE8   /* DMA2 Channel 11 Interrupt/Status Register */
 712 #define DMA2_11_PERIPHERAL_MAP 0xFFC00EEC       /* DMA2 Channel 11 Peripheral Map Register */
 713
 714 /* Memory DMA2 Controller registers (0xFFC0 0E80-0xFFC0 0FFF) */
 715 #define MDMA2_D0_CONFIG 0xFFC00F08      /*MemDMA2 Stream 0 Destination Configuration register */
 716 #define MDMA2_D0_NEXT_DESC_PTR 0xFFC00F00       /*MemDMA2 Stream 0 Destination Next Descriptor Ptr Reg */
 717 #define MDMA2_D0_START_ADDR 0xFFC00F04  /*MemDMA2 Stream 0 Destination Start Address */
 718 #define MDMA2_D0_X_COUNT 0xFFC00F10     /*MemDMA2 Stream 0 Dest Inner-Loop Count register */
 719 #define MDMA2_D0_Y_COUNT 0xFFC00F18     /*MemDMA2 Stream 0 Dest Outer-Loop Count register */
 720 #define MDMA2_D0_X_MODIFY 0xFFC00F14    /*MemDMA2 Stream 0 Dest Inner-Loop Address-Increment */
 721 #define MDMA2_D0_Y_MODIFY 0xFFC00F1C    /*MemDMA2 Stream 0 Dest Outer-Loop Address-Increment */
 722 #define MDMA2_D0_CURR_DESC_PTR 0xFFC00F20       /*MemDMA2 Stream 0 Dest Current Descriptor Ptr reg */
 723 #define MDMA2_D0_CURR_ADDR 0xFFC00F24   /*MemDMA2 Stream 0 Destination Current Address */
 724 #define MDMA2_D0_CURR_X_COUNT 0xFFC00F30        /*MemDMA2 Stream 0 Dest Current Inner-Loop Count reg */
 725 #define MDMA2_D0_CURR_Y_COUNT 0xFFC00F38        /*MemDMA2 Stream 0 Dest Current Outer-Loop Count reg */
 726 #define MDMA2_D0_IRQ_STATUS 0xFFC00F28  /*MemDMA2 Stream 0 Dest Interrupt/Status Register */
 727 #define MDMA2_D0_PERIPHERAL_MAP 0xFFC00F2C      /*MemDMA2 Stream 0 Destination Peripheral Map register */
 728
 729 #define MDMA2_S0_CONFIG 0xFFC00F48      /*MemDMA2 Stream 0 Source Configuration register */
 730 #define MDMA2_S0_NEXT_DESC_PTR 0xFFC00F40       /*MemDMA2 Stream 0 Source Next Descriptor Ptr Reg */
 731 #define MDMA2_S0_START_ADDR 0xFFC00F44  /*MemDMA2 Stream 0 Source Start Address */
 732 #define MDMA2_S0_X_COUNT 0xFFC00F50     /*MemDMA2 Stream 0 Source Inner-Loop Count register */
 733 #define MDMA2_S0_Y_COUNT 0xFFC00F58     /*MemDMA2 Stream 0 Source Outer-Loop Count register */
 734 #define MDMA2_S0_X_MODIFY 0xFFC00F54    /*MemDMA2 Stream 0 Src Inner-Loop Addr-Increment reg */
 735 #define MDMA2_S0_Y_MODIFY 0xFFC00F5C    /*MemDMA2 Stream 0 Src Outer-Loop Addr-Increment reg */
 736 #define MDMA2_S0_CURR_DESC_PTR 0xFFC00F60       /*MemDMA2 Stream 0 Source Current Descriptor Ptr reg */
 737 #define MDMA2_S0_CURR_ADDR 0xFFC00F64   /*MemDMA2 Stream 0 Source Current Address */
 738 #define MDMA2_S0_CURR_X_COUNT 0xFFC00F70        /*MemDMA2 Stream 0 Src Current Inner-Loop Count reg */
 739 #define MDMA2_S0_CURR_Y_COUNT 0xFFC00F78        /*MemDMA2 Stream 0 Src Current Outer-Loop Count reg */
 740 #define MDMA2_S0_IRQ_STATUS 0xFFC00F68  /*MemDMA2 Stream 0 Source Interrupt/Status Register */
 741 #define MDMA2_S0_PERIPHERAL_MAP 0xFFC00F6C      /*MemDMA2 Stream 0 Source Peripheral Map register */
 742
 743 #define MDMA2_D1_CONFIG 0xFFC00F88      /*MemDMA2 Stream 1 Destination Configuration register */
 744 #define MDMA2_D1_NEXT_DESC_PTR 0xFFC00F80       /*MemDMA2 Stream 1 Destination Next Descriptor Ptr Reg */
 745 #define MDMA2_D1_START_ADDR 0xFFC00F84  /*MemDMA2 Stream 1 Destination Start Address */
 746 #define MDMA2_D1_X_COUNT 0xFFC00F90     /*MemDMA2 Stream 1 Dest Inner-Loop Count register */
 747 #define MDMA2_D1_Y_COUNT 0xFFC00F98     /*MemDMA2 Stream 1 Dest Outer-Loop Count register */
 748 #define MDMA2_D1_X_MODIFY 0xFFC00F94    /*MemDMA2 Stream 1 Dest Inner-Loop Address-Increment */
 749 #define MDMA2_D1_Y_MODIFY 0xFFC00F9C    /*MemDMA2 Stream 1 Dest Outer-Loop Address-Increment */
 750 #define MDMA2_D1_CURR_DESC_PTR 0xFFC00FA0       /*MemDMA2 Stream 1 Destination Current Descriptor Ptr */
 751 #define MDMA2_D1_CURR_ADDR 0xFFC00FA4   /*MemDMA2 Stream 1 Destination Current Address reg */
 752 #define MDMA2_D1_CURR_X_COUNT 0xFFC00FB0        /*MemDMA2 Stream 1 Dest Current Inner-Loop Count reg */
 753 #define MDMA2_D1_CURR_Y_COUNT 0xFFC00FB8        /*MemDMA2 Stream 1 Dest Current Outer-Loop Count reg */
 754 #define MDMA2_D1_IRQ_STATUS 0xFFC00FA8  /*MemDMA2 Stream 1 Destination Interrupt/Status Reg */
 755 #define MDMA2_D1_PERIPHERAL_MAP 0xFFC00FAC      /*MemDMA2 Stream 1 Destination Peripheral Map register */
 756
 757 #define MDMA2_S1_CONFIG 0xFFC00FC8      /*MemDMA2 Stream 1 Source Configuration register */
 758 #define MDMA2_S1_NEXT_DESC_PTR 0xFFC00FC0       /*MemDMA2 Stream 1 Source Next Descriptor Ptr Reg */
 759 #define MDMA2_S1_START_ADDR 0xFFC00FC4  /*MemDMA2 Stream 1 Source Start Address */
 760 #define MDMA2_S1_X_COUNT 0xFFC00FD0     /*MemDMA2 Stream 1 Source Inner-Loop Count register */
 761 #define MDMA2_S1_Y_COUNT 0xFFC00FD8     /*MemDMA2 Stream 1 Source Outer-Loop Count register */
 762 #define MDMA2_S1_X_MODIFY 0xFFC00FD4    /*MemDMA2 Stream 1 Src Inner-Loop Address-Increment */
 763 #define MDMA2_S1_Y_MODIFY 0xFFC00FDC    /*MemDMA2 Stream 1 Source Outer-Loop Address-Increment */
 764 #define MDMA2_S1_CURR_DESC_PTR 0xFFC00FE0       /*MemDMA2 Stream 1 Source Current Descriptor Ptr reg */
 765 #define MDMA2_S1_CURR_ADDR 0xFFC00FE4   /*MemDMA2 Stream 1 Source Current Address */
 766 #define MDMA2_S1_CURR_X_COUNT 0xFFC00FF0        /*MemDMA2 Stream 1 Source Current Inner-Loop Count */
 767 #define MDMA2_S1_CURR_Y_COUNT 0xFFC00FF8        /*MemDMA2 Stream 1 Source Current Outer-Loop Count */
 768 #define MDMA2_S1_IRQ_STATUS 0xFFC00FE8  /*MemDMA2 Stream 1 Source Interrupt/Status Register */
 769 #define MDMA2_S1_PERIPHERAL_MAP 0xFFC00FEC      /*MemDMA2 Stream 1 Source Peripheral Map register */
 770
 771 #define MDMA_D0_NEXT_DESC_PTR MDMA1_D0_NEXT_DESC_PTR
 772 #define MDMA_D0_START_ADDR MDMA1_D0_START_ADDR
 773 #define MDMA_D0_CONFIG MDMA1_D0_CONFIG
 774 #define MDMA_D0_X_COUNT MDMA1_D0_X_COUNT
 775 #define MDMA_D0_X_MODIFY MDMA1_D0_X_MODIFY
 776 #define MDMA_D0_Y_COUNT MDMA1_D0_Y_COUNT
 777 #define MDMA_D0_Y_MODIFY MDMA1_D0_Y_MODIFY
 778 #define MDMA_D0_CURR_DESC_PTR MDMA1_D0_CURR_DESC_PTR
 779 #define MDMA_D0_CURR_ADDR MDMA1_D0_CURR_ADDR
 780 #define MDMA_D0_IRQ_STATUS MDMA1_D0_IRQ_STATUS
 781 #define MDMA_D0_PERIPHERAL_MAP MDMA1_D0_PERIPHERAL_MAP
 782 #define MDMA_D0_CURR_X_COUNT MDMA1_D0_CURR_X_COUNT
 783 #define MDMA_D0_CURR_Y_COUNT MDMA1_D0_CURR_Y_COUNT
 784
 785 #define MDMA_S0_NEXT_DESC_PTR MDMA1_S0_NEXT_DESC_PTR
 786 #define MDMA_S0_START_ADDR MDMA1_S0_START_ADDR
 787 #define MDMA_S0_CONFIG MDMA1_S0_CONFIG
 788 #define MDMA_S0_X_COUNT MDMA1_S0_X_COUNT
 789 #define MDMA_S0_X_MODIFY MDMA1_S0_X_MODIFY
 790 #define MDMA_S0_Y_COUNT MDMA1_S0_Y_COUNT
 791 #define MDMA_S0_Y_MODIFY MDMA1_S0_Y_MODIFY
 792 #define MDMA_S0_CURR_DESC_PTR MDMA1_S0_CURR_DESC_PTR
 793 #define MDMA_S0_CURR_ADDR MDMA1_S0_CURR_ADDR
 794 #define MDMA_S0_IRQ_STATUS MDMA1_S0_IRQ_STATUS
 795 #define MDMA_S0_PERIPHERAL_MAP MDMA1_S0_PERIPHERAL_MAP
 796 #define MDMA_S0_CURR_X_COUNT MDMA1_S0_CURR_X_COUNT
 797 #define MDMA_S0_CURR_Y_COUNT MDMA1_S0_CURR_Y_COUNT
 798
 799 #define MDMA_D1_NEXT_DESC_PTR MDMA1_D1_NEXT_DESC_PTR
 800 #define MDMA_D1_START_ADDR MDMA1_D1_START_ADDR
 801 #define MDMA_D1_CONFIG MDMA1_D1_CONFIG
 802 #define MDMA_D1_X_COUNT MDMA1_D1_X_COUNT
 803 #define MDMA_D1_X_MODIFY MDMA1_D1_X_MODIFY
 804 #define MDMA_D1_Y_COUNT MDMA1_D1_Y_COUNT
 805 #define MDMA_D1_Y_MODIFY MDMA1_D1_Y_MODIFY
 806 #define MDMA_D1_CURR_DESC_PTR MDMA1_D1_CURR_DESC_PTR
 807 #define MDMA_D1_CURR_ADDR MDMA1_D1_CURR_ADDR
 808 #define MDMA_D1_IRQ_STATUS MDMA1_D1_IRQ_STATUS
 809 #define MDMA_D1_PERIPHERAL_MAP MDMA1_D1_PERIPHERAL_MAP
 810 #define MDMA_D1_CURR_X_COUNT MDMA1_D1_CURR_X_COUNT
 811 #define MDMA_D1_CURR_Y_COUNT MDMA1_D1_CURR_Y_COUNT
 812
 813 #define MDMA_S1_NEXT_DESC_PTR MDMA1_S1_NEXT_DESC_PTR
 814 #define MDMA_S1_START_ADDR MDMA1_S1_START_ADDR
 815 #define MDMA_S1_CONFIG MDMA1_S1_CONFIG
 816 #define MDMA_S1_X_COUNT MDMA1_S1_X_COUNT
 817 #define MDMA_S1_X_MODIFY MDMA1_S1_X_MODIFY
 818 #define MDMA_S1_Y_COUNT MDMA1_S1_Y_COUNT
 819 #define MDMA_S1_Y_MODIFY MDMA1_S1_Y_MODIFY
 820 #define MDMA_S1_CURR_DESC_PTR MDMA1_S1_CURR_DESC_PTR
 821 #define MDMA_S1_CURR_ADDR MDMA1_S1_CURR_ADDR
 822 #define MDMA_S1_IRQ_STATUS MDMA1_S1_IRQ_STATUS
 823 #define MDMA_S1_PERIPHERAL_MAP MDMA1_S1_PERIPHERAL_MAP
 824 #define MDMA_S1_CURR_X_COUNT MDMA1_S1_CURR_X_COUNT
 825 #define MDMA_S1_CURR_Y_COUNT MDMA1_S1_CURR_Y_COUNT
 826
 827 /* Internal Memory DMA Registers (0xFFC0_1800 - 0xFFC0_19FF) */
 828 #define IMDMA_D0_CONFIG 0xFFC01808      /*IMDMA Stream 0 Destination Configuration */
 829 #define IMDMA_D0_NEXT_DESC_PTR 0xFFC01800       /*IMDMA Stream 0 Destination Next Descriptor Ptr Reg */
 830 #define IMDMA_D0_START_ADDR 0xFFC01804  /*IMDMA Stream 0 Destination Start Address */
 831 #define IMDMA_D0_X_COUNT 0xFFC01810     /*IMDMA Stream 0 Destination Inner-Loop Count */
 832 #define IMDMA_D0_Y_COUNT 0xFFC01818     /*IMDMA Stream 0 Destination Outer-Loop Count */
 833 #define IMDMA_D0_X_MODIFY 0xFFC01814    /*IMDMA Stream 0 Dest Inner-Loop Address-Increment */
 834 #define IMDMA_D0_Y_MODIFY 0xFFC0181C    /*IMDMA Stream 0 Dest Outer-Loop Address-Increment */
 835 #define IMDMA_D0_CURR_DESC_PTR 0xFFC01820       /*IMDMA Stream 0 Destination Current Descriptor Ptr */
 836 #define IMDMA_D0_CURR_ADDR 0xFFC01824   /*IMDMA Stream 0 Destination Current Address */
 837 #define IMDMA_D0_CURR_X_COUNT 0xFFC01830        /*IMDMA Stream 0 Destination Current Inner-Loop Count */
 838 #define IMDMA_D0_CURR_Y_COUNT 0xFFC01838        /*IMDMA Stream 0 Destination Current Outer-Loop Count */
 839 #define IMDMA_D0_IRQ_STATUS 0xFFC01828  /*IMDMA Stream 0 Destination Interrupt/Status */
 840
 841 #define IMDMA_S0_CONFIG 0xFFC01848      /*IMDMA Stream 0 Source Configuration */
 842 #define IMDMA_S0_NEXT_DESC_PTR 0xFFC01840       /*IMDMA Stream 0 Source Next Descriptor Ptr Reg */
 843 #define IMDMA_S0_START_ADDR 0xFFC01844  /*IMDMA Stream 0 Source Start Address */
 844 #define IMDMA_S0_X_COUNT 0xFFC01850     /*IMDMA Stream 0 Source Inner-Loop Count */
 845 #define IMDMA_S0_Y_COUNT 0xFFC01858     /*IMDMA Stream 0 Source Outer-Loop Count */
 846 #define IMDMA_S0_X_MODIFY 0xFFC01854    /*IMDMA Stream 0 Source Inner-Loop Address-Increment */
 847 #define IMDMA_S0_Y_MODIFY 0xFFC0185C    /*IMDMA Stream 0 Source Outer-Loop Address-Increment */
 848 #define IMDMA_S0_CURR_DESC_PTR 0xFFC01860       /*IMDMA Stream 0 Source Current Descriptor Ptr reg */
 849 #define IMDMA_S0_CURR_ADDR 0xFFC01864   /*IMDMA Stream 0 Source Current Address */
 850 #define IMDMA_S0_CURR_X_COUNT 0xFFC01870        /*IMDMA Stream 0 Source Current Inner-Loop Count */
 851 #define IMDMA_S0_CURR_Y_COUNT 0xFFC01878        /*IMDMA Stream 0 Source Current Outer-Loop Count */
 852 #define IMDMA_S0_IRQ_STATUS 0xFFC01868  /*IMDMA Stream 0 Source Interrupt/Status */
 853
 854 #define IMDMA_D1_CONFIG 0xFFC01888      /*IMDMA Stream 1 Destination Configuration */
 855 #define IMDMA_D1_NEXT_DESC_PTR 0xFFC01880       /*IMDMA Stream 1 Destination Next Descriptor Ptr Reg */
 856 #define IMDMA_D1_START_ADDR 0xFFC01884  /*IMDMA Stream 1 Destination Start Address */
 857 #define IMDMA_D1_X_COUNT 0xFFC01890     /*IMDMA Stream 1 Destination Inner-Loop Count */
 858 #define IMDMA_D1_Y_COUNT 0xFFC01898     /*IMDMA Stream 1 Destination Outer-Loop Count */
 859 #define IMDMA_D1_X_MODIFY 0xFFC01894    /*IMDMA Stream 1 Dest Inner-Loop Address-Increment */
 860 #define IMDMA_D1_Y_MODIFY 0xFFC0189C    /*IMDMA Stream 1 Dest Outer-Loop Address-Increment */
 861 #define IMDMA_D1_CURR_DESC_PTR 0xFFC018A0       /*IMDMA Stream 1 Destination Current Descriptor Ptr */
 862 #define IMDMA_D1_CURR_ADDR 0xFFC018A4   /*IMDMA Stream 1 Destination Current Address */
 863 #define IMDMA_D1_CURR_X_COUNT 0xFFC018B0        /*IMDMA Stream 1 Destination Current Inner-Loop Count */
 864 #define IMDMA_D1_CURR_Y_COUNT 0xFFC018B8        /*IMDMA Stream 1 Destination Current Outer-Loop Count */
 865 #define IMDMA_D1_IRQ_STATUS 0xFFC018A8  /*IMDMA Stream 1 Destination Interrupt/Status */
 866
 867 #define IMDMA_S1_CONFIG 0xFFC018C8      /*IMDMA Stream 1 Source Configuration */
 868 #define IMDMA_S1_NEXT_DESC_PTR 0xFFC018C0       /*IMDMA Stream 1 Source Next Descriptor Ptr Reg */
 869 #define IMDMA_S1_START_ADDR 0xFFC018C4  /*IMDMA Stream 1 Source Start Address */
 870 #define IMDMA_S1_X_COUNT 0xFFC018D0     /*IMDMA Stream 1 Source Inner-Loop Count */
 871 #define IMDMA_S1_Y_COUNT 0xFFC018D8     /*IMDMA Stream 1 Source Outer-Loop Count */
 872 #define IMDMA_S1_X_MODIFY 0xFFC018D4    /*IMDMA Stream 1 Source Inner-Loop Address-Increment */
 873 #define IMDMA_S1_Y_MODIFY 0xFFC018DC    /*IMDMA Stream 1 Source Outer-Loop Address-Increment */
 874 #define IMDMA_S1_CURR_DESC_PTR 0xFFC018E0       /*IMDMA Stream 1 Source Current Descriptor Ptr reg */
 875 #define IMDMA_S1_CURR_ADDR 0xFFC018E4   /*IMDMA Stream 1 Source Current Address */
 876 #define IMDMA_S1_CURR_X_COUNT 0xFFC018F0        /*IMDMA Stream 1 Source Current Inner-Loop Count */
 877 #define IMDMA_S1_CURR_Y_COUNT 0xFFC018F8        /*IMDMA Stream 1 Source Current Outer-Loop Count */
 878 #define IMDMA_S1_IRQ_STATUS 0xFFC018E8  /*IMDMA Stream 1 Source Interrupt/Status */
 879
 880 /*********************************************************************************** */
 881 /* System MMR Register Bits */
 882 /******************************************************************************* */
 883
 884 /* CHIPID Masks */
 885 #define CHIPID_VERSION         0xF0000000
 886 #define CHIPID_FAMILY          0x0FFFF000
 887 #define CHIPID_MANUFACTURE     0x00000FFE
 888
 889 /* SICA_SYSCR Masks */
 890 #define COREB_SRAM_INIT         0x0020
 891
 892 /* SWRST Mask */
 893 #define SYSTEM_RESET           0x0007   /* Initiates a system software reset */
 894 #define DOUBLE_FAULT_A         0x0008   /* Core A Double Fault Causes Reset */
 895 #define DOUBLE_FAULT_B         0x0010   /* Core B Double Fault Causes Reset */
 896 #define SWRST_DBL_FAULT_A      0x0800   /* SWRST Core A Double Fault */
 897 #define SWRST_DBL_FAULT_B      0x1000   /* SWRST Core B Double Fault */
 898 #define SWRST_WDT_B                    0x2000   /* SWRST Watchdog B */
 899 #define SWRST_WDT_A                    0x4000   /* SWRST Watchdog A */
 900 #define SWRST_OCCURRED         0x8000   /* SWRST Status */
 901
 902 /* *************  SYSTEM INTERRUPT CONTROLLER MASKS ***************** */
 903
 904 /* SICu_IARv Masks       */
 905 /* u = A or B */
 906 /* v = 0 to 7 */
 907 /* w = 0 or 1 */
 908
 909 /* Per_number = 0 to 63 */
 910 /* IVG_number = 7 to 15   */
 911 #define Peripheral_IVG(Per_number, IVG_number)    \
 912     ((IVG_number) - 7) << (((Per_number) % 8) * 4)      /* Peripheral #Per_number assigned IVG #IVG_number  */
 913     /* Usage: r0.l = lo(Peripheral_IVG(62, 10)); */
 914     /*        r0.h = hi(Peripheral_IVG(62, 10)); */
 915
 916 /* SICx_IMASKw Masks */
 917 /* masks are 32 bit wide, so two writes reguired for "64 bit" wide registers  */
 918 #define SIC_UNMASK_ALL         0x00000000       /* Unmask all peripheral interrupts */
 919 #define SIC_MASK_ALL           0xFFFFFFFF       /* Mask all peripheral interrupts */
 920 #define SIC_MASK(x)            (1 << (x))       /* Mask Peripheral #x interrupt */
 921 #define SIC_UNMASK(x) (0xFFFFFFFF ^ (1 << (x))) /* Unmask Peripheral #x interrupt */
 922
 923 /* SIC_IWR Masks */
 924 #define IWR_DISABLE_ALL        0x00000000       /* Wakeup Disable all peripherals */
 925 #define IWR_ENABLE_ALL         0xFFFFFFFF       /* Wakeup Enable all peripherals */
 926 /* x = pos 0 to 31, for 32-63 use value-32 */
 927 #define IWR_ENABLE(x)          (1 << (x))       /* Wakeup Enable Peripheral #x */
 928 #define IWR_DISABLE(x) (0xFFFFFFFF ^ (1 << (x)))        /* Wakeup Disable Peripheral #x */
 929
 930 /* ***************************** UART CONTROLLER MASKS ********************** */
 931
 932 /* UART_LCR Register */
 933
 934 #define DLAB    0x80
 935 #define SB      0x40
 936 #define STP      0x20
 937 #define EPS     0x10
 938 #define PEN     0x08
 939 #define STB     0x04
 940 #define WLS(x)  ((x-5) & 0x03)
 941
 942 #define DLAB_P  0x07
 943 #define SB_P    0x06
 944 #define STP_P   0x05
 945 #define EPS_P   0x04
 946 #define PEN_P   0x03
 947 #define STB_P   0x02
 948 #define WLS_P1  0x01
 949 #define WLS_P0  0x00
 950
 951 /* UART_MCR Register */
 952 #define LOOP_ENA        0x10
 953 #define LOOP_ENA_P      0x04
 954
 955 /* UART_LSR Register */
 956 #define TEMT    0x40
 957 #define THRE    0x20
 958 #define BI      0x10
 959 #define FE      0x08
 960 #define PE      0x04
 961 #define OE      0x02
 962 #define DR      0x01
 963
 964 #define TEMP_P  0x06
 965 #define THRE_P  0x05
 966 #define BI_P    0x04
 967 #define FE_P    0x03
 968 #define PE_P    0x02
 969 #define OE_P    0x01
 970 #define DR_P    0x00
 971
 972 /* UART_IER Register */
 973 #define ELSI    0x04
 974 #define ETBEI   0x02
 975 #define ERBFI   0x01
 976
 977 #define ELSI_P  0x02
 978 #define ETBEI_P 0x01
 979 #define ERBFI_P 0x00
 980
 981 /* UART_IIR Register */
 982 #define STATUS(x)       ((x << 1) & 0x06)
 983 #define NINT            0x01
 984 #define STATUS_P1       0x02
 985 #define STATUS_P0       0x01
 986 #define NINT_P          0x00
 987 #define IIR_TX_READY    0x02    /* UART_THR empty                               */
 988 #define IIR_RX_READY    0x04    /* Receive data ready                           */
 989 #define IIR_LINE_CHANGE 0x06    /* Receive line status                          */
 990 #define IIR_STATUS      0x06
 991
 992 /* UART_GCTL Register */
 993 #define FFE     0x20
 994 #define FPE     0x10
 995 #define RPOLC   0x08
 996 #define TPOLC   0x04
 997 #define IREN    0x02
 998 #define UCEN    0x01
 999
1000 #define FFE_P   0x05
1001 #define FPE_P   0x04
1002 #define RPOLC_P 0x03
1003 #define TPOLC_P 0x02
1004 #define IREN_P  0x01
1005 #define UCEN_P  0x00
1006
1007 /*  *********  PARALLEL PERIPHERAL INTERFACE (PPI) MASKS ****************   */
1008
1009 /*  PPI_CONTROL Masks         */
1010 #define PORT_EN              0x00000001 /* PPI Port Enable  */
1011 #define PORT_DIR             0x00000002 /* PPI Port Direction       */
1012 #define XFR_TYPE             0x0000000C /* PPI Transfer Type  */
1013 #define PORT_CFG             0x00000030 /* PPI Port Configuration */
1014 #define FLD_SEL              0x00000040 /* PPI Active Field Select */
1015 #define PACK_EN              0x00000080 /* PPI Packing Mode */
1016 #define DMA32                0x00000100 /* PPI 32-bit DMA Enable */
1017 #define SKIP_EN              0x00000200 /* PPI Skip Element Enable */
1018 #define SKIP_EO              0x00000400 /* PPI Skip Even/Odd Elements */
1019 #define DLENGTH              0x00003800 /* PPI Data Length  */
1020 #define DLEN_8               0x0        /* PPI Data Length mask for DLEN=8 */
1021 #define DLEN(x) (((x-9) & 0x07) << 11)  /* PPI Data Length (only works for x=10-->x=16) */
1022 #define POL                  0x0000C000 /* PPI Signal Polarities       */
1023 #define POLC            0x4000          /* PPI Clock Polarity */
1024 #define POLS            0x8000          /* PPI Frame Sync Polarity */
1025
1026 /* PPI_STATUS Masks */
1027 #define FLD                  0x00000400 /* Field Indicator   */
1028 #define FT_ERR               0x00000800 /* Frame Track Error */
1029 #define OVR                  0x00001000 /* FIFO Overflow Error */
1030 #define UNDR                 0x00002000 /* FIFO Underrun Error */
1031 #define ERR_DET              0x00004000 /* Error Detected Indicator */
1032 #define ERR_NCOR             0x00008000 /* Error Not Corrected Indicator */
1033
1034 /* **********  DMA CONTROLLER MASKS  *********************8 */
1035
1036 /* DMAx_PERIPHERAL_MAP, MDMA_yy_PERIPHERAL_MAP, IMDMA_yy_PERIPHERAL_MAP Masks */
1037
1038 #define CTYPE               0x00000040  /* DMA Channel Type Indicator */
1039 #define CTYPE_P             6   /* DMA Channel Type Indicator BIT POSITION */
1040 #define PCAP8               0x00000080  /* DMA 8-bit Operation Indicator   */
1041 #define PCAP16              0x00000100  /* DMA 16-bit Operation Indicator */
1042 #define PCAP32              0x00000200  /* DMA 32-bit Operation Indicator */
1043 #define PCAPWR              0x00000400  /* DMA Write Operation Indicator */
1044 #define PCAPRD              0x00000800  /* DMA Read Operation Indicator */
1045 #define PMAP                0x00007000  /* DMA Peripheral Map Field */
1046
1047 /*  *************  GENERAL PURPOSE TIMER MASKS  ******************** */
1048
1049 /* PWM Timer bit definitions */
1050
1051 /* TIMER_ENABLE Register */
1052 #define TIMEN0  0x0001
1053 #define TIMEN1  0x0002
1054 #define TIMEN2  0x0004
1055 #define TIMEN3  0x0008
1056 #define TIMEN4  0x0010
1057 #define TIMEN5  0x0020
1058 #define TIMEN6  0x0040
1059 #define TIMEN7  0x0080
1060 #define TIMEN8  0x0001
1061 #define TIMEN9  0x0002
1062 #define TIMEN10 0x0004
1063 #define TIMEN11 0x0008
1064
1065 #define TIMEN0_P        0x00
1066 #define TIMEN1_P        0x01
1067 #define TIMEN2_P        0x02
1068 #define TIMEN3_P        0x03
1069 #define TIMEN4_P        0x04
1070 #define TIMEN5_P        0x05
1071 #define TIMEN6_P        0x06
1072 #define TIMEN7_P        0x07
1073 #define TIMEN8_P        0x00
1074 #define TIMEN9_P        0x01
1075 #define TIMEN10_P       0x02
1076 #define TIMEN11_P       0x03
1077
1078 /* TIMER_DISABLE Register */
1079 #define TIMDIS0         0x0001
1080 #define TIMDIS1         0x0002
1081 #define TIMDIS2         0x0004
1082 #define TIMDIS3         0x0008
1083 #define TIMDIS4         0x0010
1084 #define TIMDIS5         0x0020
1085 #define TIMDIS6         0x0040
1086 #define TIMDIS7         0x0080
1087 #define TIMDIS8         0x0001
1088 #define TIMDIS9         0x0002
1089 #define TIMDIS10        0x0004
1090 #define TIMDIS11        0x0008
1091
1092 #define TIMDIS0_P       0x00
1093 #define TIMDIS1_P       0x01
1094 #define TIMDIS2_P       0x02
1095 #define TIMDIS3_P       0x03
1096 #define TIMDIS4_P       0x04
1097 #define TIMDIS5_P       0x05
1098 #define TIMDIS6_P       0x06
1099 #define TIMDIS7_P       0x07
1100 #define TIMDIS8_P       0x00
1101 #define TIMDIS9_P       0x01
1102 #define TIMDIS10_P      0x02
1103 #define TIMDIS11_P      0x03
1104
1105 /* TIMER_STATUS Register */
1106 #define TIMIL0          0x00000001
1107 #define TIMIL1          0x00000002
1108 #define TIMIL2          0x00000004
1109 #define TIMIL3          0x00000008
1110 #define TIMIL4          0x00010000
1111 #define TIMIL5          0x00020000
1112 #define TIMIL6          0x00040000
1113 #define TIMIL7          0x00080000
1114 #define TIMIL8          0x0001
1115 #define TIMIL9          0x0002
1116 #define TIMIL10         0x0004
1117 #define TIMIL11         0x0008
1118 #define TOVF_ERR0       0x00000010
1119 #define TOVF_ERR1       0x00000020
1120 #define TOVF_ERR2       0x00000040
1121 #define TOVF_ERR3       0x00000080
1122 #define TOVF_ERR4       0x00100000
1123 #define TOVF_ERR5       0x00200000
1124 #define TOVF_ERR6       0x00400000
1125 #define TOVF_ERR7       0x00800000
1126 #define TOVF_ERR8       0x0010
1127 #define TOVF_ERR9       0x0020
1128 #define TOVF_ERR10      0x0040
1129 #define TOVF_ERR11      0x0080
1130 #define TRUN0           0x00001000
1131 #define TRUN1           0x00002000
1132 #define TRUN2           0x00004000
1133 #define TRUN3           0x00008000
1134 #define TRUN4           0x10000000
1135 #define TRUN5           0x20000000
1136 #define TRUN6           0x40000000
1137 #define TRUN7           0x80000000
1138 #define TRUN8           0x1000
1139 #define TRUN9           0x2000
1140 #define TRUN10          0x4000
1141 #define TRUN11          0x8000
1142
1143 #define TIMIL0_P        0x00
1144 #define TIMIL1_P        0x01
1145 #define TIMIL2_P        0x02
1146 #define TIMIL3_P        0x03
1147 #define TIMIL4_P        0x10
1148 #define TIMIL5_P        0x11
1149 #define TIMIL6_P        0x12
1150 #define TIMIL7_P        0x13
1151 #define TIMIL8_P        0x00
1152 #define TIMIL9_P        0x01
1153 #define TIMIL10_P       0x02
1154 #define TIMIL11_P       0x03
1155 #define TOVF_ERR0_P     0x04
1156 #define TOVF_ERR1_P     0x05
1157 #define TOVF_ERR2_P     0x06
1158 #define TOVF_ERR3_P     0x07
1159 #define TOVF_ERR4_P     0x14
1160 #define TOVF_ERR5_P     0x15
1161 #define TOVF_ERR6_P     0x16
1162 #define TOVF_ERR7_P     0x17
1163 #define TOVF_ERR8_P     0x04
1164 #define TOVF_ERR9_P     0x05
1165 #define TOVF_ERR10_P    0x06
1166 #define TOVF_ERR11_P    0x07
1167 #define TRUN0_P         0x0C
1168 #define TRUN1_P         0x0D
1169 #define TRUN2_P         0x0E
1170 #define TRUN3_P         0x0F
1171 #define TRUN4_P         0x1C
1172 #define TRUN5_P         0x1D
1173 #define TRUN6_P         0x1E
1174 #define TRUN7_P         0x1F
1175 #define TRUN8_P         0x0C
1176 #define TRUN9_P         0x0D
1177 #define TRUN10_P        0x0E
1178 #define TRUN11_P        0x0F
1179
1180 /* Alternate Deprecated Macros Provided For Backwards Code Compatibility */
1181 #define TOVL_ERR0 TOVF_ERR0
1182 #define TOVL_ERR1 TOVF_ERR1
1183 #define TOVL_ERR2 TOVF_ERR2
1184 #define TOVL_ERR3 TOVF_ERR3
1185 #define TOVL_ERR4 TOVF_ERR4
1186 #define TOVL_ERR5 TOVF_ERR5
1187 #define TOVL_ERR6 TOVF_ERR6
1188 #define TOVL_ERR7 TOVF_ERR7
1189 #define TOVL_ERR8 TOVF_ERR8
1190 #define TOVL_ERR9 TOVF_ERR9
1191 #define TOVL_ERR10 TOVF_ERR10
1192 #define TOVL_ERR11 TOVF_ERR11
1193 #define TOVL_ERR0_P TOVF_ERR0_P
1194 #define TOVL_ERR1_P TOVF_ERR1_P
1195 #define TOVL_ERR2_P TOVF_ERR2_P
1196 #define TOVL_ERR3_P TOVF_ERR3_P
1197 #define TOVL_ERR4_P TOVF_ERR4_P
1198 #define TOVL_ERR5_P TOVF_ERR5_P
1199 #define TOVL_ERR6_P TOVF_ERR6_P
1200 #define TOVL_ERR7_P TOVF_ERR7_P
1201 #define TOVL_ERR8_P TOVF_ERR8_P
1202 #define TOVL_ERR9_P TOVF_ERR9_P
1203 #define TOVL_ERR10_P TOVF_ERR10_P
1204 #define TOVL_ERR11_P TOVF_ERR11_P
1205
1206 /* TIMERx_CONFIG Registers */
1207 #define PWM_OUT         0x0001
1208 #define WDTH_CAP        0x0002
1209 #define EXT_CLK         0x0003
1210 #define PULSE_HI        0x0004
1211 #define PERIOD_CNT      0x0008
1212 #define IRQ_ENA         0x0010
1213 #define TIN_SEL         0x0020
1214 #define OUT_DIS         0x0040
1215 #define CLK_SEL         0x0080
1216 #define TOGGLE_HI       0x0100
1217 #define EMU_RUN         0x0200
1218 #define ERR_TYP(x)      ((x & 0x03) << 14)
1219
1220 #define TMODE_P0                0x00
1221 #define TMODE_P1                0x01
1222 #define PULSE_HI_P              0x02
1223 #define PERIOD_CNT_P            0x03
1224 #define IRQ_ENA_P               0x04
1225 #define TIN_SEL_P               0x05
1226 #define OUT_DIS_P               0x06
1227 #define CLK_SEL_P               0x07
1228 #define TOGGLE_HI_P             0x08
1229 #define EMU_RUN_P               0x09
1230 #define ERR_TYP_P0              0x0E
1231 #define ERR_TYP_P1              0x0F
1232
1233 /*/ ******************   PROGRAMMABLE FLAG MASKS  ********************* */
1234
1235 /*  General Purpose IO (0xFFC00700 - 0xFFC007FF)  Masks */
1236 #define PF0         0x0001
1237 #define PF1         0x0002
1238 #define PF2         0x0004
1239 #define PF3         0x0008
1240 #define PF4         0x0010
1241 #define PF5         0x0020
1242 #define PF6         0x0040
1243 #define PF7         0x0080
1244 #define PF8         0x0100
1245 #define PF9         0x0200
1246 #define PF10        0x0400
1247 #define PF11        0x0800
1248 #define PF12        0x1000
1249 #define PF13        0x2000
1250 #define PF14        0x4000
1251 #define PF15        0x8000
1252
1253 /*  General Purpose IO (0xFFC00700 - 0xFFC007FF)  BIT POSITIONS */
1254 #define PF0_P         0
1255 #define PF1_P         1
1256 #define PF2_P         2
1257 #define PF3_P         3
1258 #define PF4_P         4
1259 #define PF5_P         5
1260 #define PF6_P         6
1261 #define PF7_P         7
1262 #define PF8_P         8
1263 #define PF9_P         9
1264 #define PF10_P        10
1265 #define PF11_P        11
1266 #define PF12_P        12
1267 #define PF13_P        13
1268 #define PF14_P        14
1269 #define PF15_P        15
1270
1271 /* *********************  ASYNCHRONOUS MEMORY CONTROLLER MASKS  ************* */
1272
1273 /* AMGCTL Masks */
1274 #define AMCKEN                  0x0001  /* Enable CLKOUT */
1275 #define AMBEN_B0                0x0002  /* Enable Asynchronous Memory Bank 0 only */
1276 #define AMBEN_B0_B1             0x0004  /* Enable Asynchronous Memory Banks 0 & 1 only */
1277 #define AMBEN_B0_B1_B2  0x0006  /* Enable Asynchronous Memory Banks 0, 1, and 2 */
1278 #define AMBEN_ALL               0x0008  /* Enable Asynchronous Memory Banks (all) 0, 1, 2, and 3 */
1279 #define B0_PEN                  0x0010  /* Enable 16-bit packing Bank 0  */
1280 #define B1_PEN                  0x0020  /* Enable 16-bit packing Bank 1  */
1281 #define B2_PEN                  0x0040  /* Enable 16-bit packing Bank 2  */
1282 #define B3_PEN                  0x0080  /* Enable 16-bit packing Bank 3  */
1283
1284 /* AMGCTL Bit Positions */
1285 #define AMCKEN_P                0x00000000      /* Enable CLKOUT */
1286 #define AMBEN_P0                0x00000001      /* Asynchronous Memory Enable, 000 - banks 0-3 disabled, 001 - Bank 0 enabled */
1287 #define AMBEN_P1                0x00000002      /* Asynchronous Memory Enable, 010 - banks 0&1 enabled,  011 - banks 0-3 enabled */
1288 #define AMBEN_P2                0x00000003      /* Asynchronous Memory Enable, 1xx - All banks (bank 0, 1, 2, and 3) enabled */
1289 #define B0_PEN_P                        0x004   /* Enable 16-bit packing Bank 0  */
1290 #define B1_PEN_P                        0x005   /* Enable 16-bit packing Bank 1  */
1291 #define B2_PEN_P                        0x006   /* Enable 16-bit packing Bank 2  */
1292 #define B3_PEN_P                        0x007   /* Enable 16-bit packing Bank 3  */
1293
1294 /* AMBCTL0 Masks */
1295 #define B0RDYEN 0x00000001      /* Bank 0 RDY Enable, 0=disable, 1=enable */
1296 #define B0RDYPOL 0x00000002     /* Bank 0 RDY Active high, 0=active low, 1=active high */
1297 #define B0TT_1  0x00000004      /* Bank 0 Transition Time from Read to Write = 1 cycle */
1298 #define B0TT_2  0x00000008      /* Bank 0 Transition Time from Read to Write = 2 cycles */
1299 #define B0TT_3  0x0000000C      /* Bank 0 Transition Time from Read to Write = 3 cycles */
1300 #define B0TT_4  0x00000000      /* Bank 0 Transition Time from Read to Write = 4 cycles */
1301 #define B0ST_1  0x00000010      /* Bank 0 Setup Time from AOE asserted to Read/Write asserted=1 cycle */
1302 #define B0ST_2  0x00000020      /* Bank 0 Setup Time from AOE asserted to Read/Write asserted=2 cycles */
1303 #define B0ST_3  0x00000030      /* Bank 0 Setup Time from AOE asserted to Read/Write asserted=3 cycles */
1304 #define B0ST_4  0x00000000      /* Bank 0 Setup Time from AOE asserted to Read/Write asserted=4 cycles */
1305 #define B0HT_1  0x00000040      /* Bank 0 Hold Time from Read/Write deasserted to AOE deasserted = 1 cycle */
1306 #define B0HT_2  0x00000080      /* Bank 0 Hold Time from Read/Write deasserted to AOE deasserted = 2 cycles */
1307 #define B0HT_3  0x000000C0      /* Bank 0 Hold Time from Read/Write deasserted to AOE deasserted = 3 cycles */
1308 #define B0HT_0  0x00000000      /* Bank 0 Hold Time from Read/Write deasserted to AOE deasserted = 0 cycles */
1309 #define B0RAT_1                 0x00000100      /* Bank 0 Read Access Time = 1 cycle */
1310 #define B0RAT_2                 0x00000200      /* Bank 0 Read Access Time = 2 cycles */
1311 #define B0RAT_3                 0x00000300      /* Bank 0 Read Access Time = 3 cycles */
1312 #define B0RAT_4                 0x00000400      /* Bank 0 Read Access Time = 4 cycles */
1313 #define B0RAT_5                 0x00000500      /* Bank 0 Read Access Time = 5 cycles */
1314 #define B0RAT_6                 0x00000600      /* Bank 0 Read Access Time = 6 cycles */
1315 #define B0RAT_7                 0x00000700      /* Bank 0 Read Access Time = 7 cycles */
1316 #define B0RAT_8                 0x00000800      /* Bank 0 Read Access Time = 8 cycles */
1317 #define B0RAT_9                 0x00000900      /* Bank 0 Read Access Time = 9 cycles */
1318 #define B0RAT_10                0x00000A00      /* Bank 0 Read Access Time = 10 cycles */
1319 #define B0RAT_11                0x00000B00      /* Bank 0 Read Access Time = 11 cycles */
1320 #define B0RAT_12                0x00000C00      /* Bank 0 Read Access Time = 12 cycles */
1321 #define B0RAT_13                0x00000D00      /* Bank 0 Read Access Time = 13 cycles */
1322 #define B0RAT_14                0x00000E00      /* Bank 0 Read Access Time = 14 cycles */
1323 #define B0RAT_15                0x00000F00      /* Bank 0 Read Access Time = 15 cycles */
1324 #define B0WAT_1                 0x00001000      /* Bank 0 Write Access Time = 1 cycle */
1325 #define B0WAT_2                 0x00002000      /* Bank 0 Write Access Time = 2 cycles */
1326 #define B0WAT_3                 0x00003000      /* Bank 0 Write Access Time = 3 cycles */
1327 #define B0WAT_4                 0x00004000      /* Bank 0 Write Access Time = 4 cycles */
1328 #define B0WAT_5                 0x00005000      /* Bank 0 Write Access Time = 5 cycles */
1329 #define B0WAT_6                 0x00006000      /* Bank 0 Write Access Time = 6 cycles */
1330 #define B0WAT_7                 0x00007000      /* Bank 0 Write Access Time = 7 cycles */
1331 #define B0WAT_8                 0x00008000      /* Bank 0 Write Access Time = 8 cycles */
1332 #define B0WAT_9                 0x00009000      /* Bank 0 Write Access Time = 9 cycles */
1333 #define B0WAT_10                0x0000A000      /* Bank 0 Write Access Time = 10 cycles */
1334 #define B0WAT_11                0x0000B000      /* Bank 0 Write Access Time = 11 cycles */
1335 #define B0WAT_12                0x0000C000      /* Bank 0 Write Access Time = 12 cycles */
1336 #define B0WAT_13                0x0000D000      /* Bank 0 Write Access Time = 13 cycles */
1337 #define B0WAT_14                0x0000E000      /* Bank 0 Write Access Time = 14 cycles */
1338 #define B0WAT_15                0x0000F000      /* Bank 0 Write Access Time = 15 cycles */
1339 #define B1RDYEN                 0x00010000      /* Bank 1 RDY enable, 0=disable, 1=enable */
1340 #define B1RDYPOL                0x00020000      /* Bank 1 RDY Active high, 0=active low, 1=active high */
1341 #define B1TT_1                  0x00040000      /* Bank 1 Transition Time from Read to Write = 1 cycle */
1342 #define B1TT_2                  0x00080000      /* Bank 1 Transition Time from Read to Write = 2 cycles */
1343 #define B1TT_3                  0x000C0000      /* Bank 1 Transition Time from Read to Write = 3 cycles */
1344 #define B1TT_4                  0x00000000      /* Bank 1 Transition Time from Read to Write = 4 cycles */
1345 #define B1ST_1                  0x00100000      /* Bank 1 Setup Time from AOE asserted to Read or Write asserted = 1 cycle */
1346 #define B1ST_2                  0x00200000      /* Bank 1 Setup Time from AOE asserted to Read or Write asserted = 2 cycles */
1347 #define B1ST_3                  0x00300000      /* Bank 1 Setup Time from AOE asserted to Read or Write asserted = 3 cycles */
1348 #define B1ST_4                  0x00000000      /* Bank 1 Setup Time from AOE asserted to Read or Write asserted = 4 cycles */
1349 #define B1HT_1                  0x00400000      /* Bank 1 Hold Time from Read or Write deasserted to AOE deasserted = 1 cycle */
1350 #define B1HT_2                  0x00800000      /* Bank 1 Hold Time from Read or Write deasserted to AOE deasserted = 2 cycles */
1351 #define B1HT_3                  0x00C00000      /* Bank 1 Hold Time from Read or Write deasserted to AOE deasserted = 3 cycles */
1352 #define B1HT_0                  0x00000000      /* Bank 1 Hold Time from Read or Write deasserted to AOE deasserted = 0 cycles */
1353 #define B1RAT_1                 0x01000000      /* Bank 1 Read Access Time = 1 cycle */
1354 #define B1RAT_2                 0x02000000      /* Bank 1 Read Access Time = 2 cycles */
1355 #define B1RAT_3                 0x03000000      /* Bank 1 Read Access Time = 3 cycles */
1356 #define B1RAT_4                 0x04000000      /* Bank 1 Read Access Time = 4 cycles */
1357 #define B1RAT_5                 0x05000000      /* Bank 1 Read Access Time = 5 cycles */
1358 #define B1RAT_6                 0x06000000      /* Bank 1 Read Access Time = 6 cycles */
1359 #define B1RAT_7                 0x07000000      /* Bank 1 Read Access Time = 7 cycles */
1360 #define B1RAT_8                 0x08000000      /* Bank 1 Read Access Time = 8 cycles */
1361 #define B1RAT_9                 0x09000000      /* Bank 1 Read Access Time = 9 cycles */
1362 #define B1RAT_10                0x0A000000      /* Bank 1 Read Access Time = 10 cycles */
1363 #define B1RAT_11                0x0B000000      /* Bank 1 Read Access Time = 11 cycles */
1364 #define B1RAT_12                0x0C000000      /* Bank 1 Read Access Time = 12 cycles */
1365 #define B1RAT_13                0x0D000000      /* Bank 1 Read Access Time = 13 cycles */
1366 #define B1RAT_14                0x0E000000      /* Bank 1 Read Access Time = 14 cycles */
1367 #define B1RAT_15                0x0F000000      /* Bank 1 Read Access Time = 15 cycles */
1368 #define B1WAT_1                 0x10000000      /* Bank 1 Write Access Time = 1 cycle */
1369 #define B1WAT_2                 0x20000000      /* Bank 1 Write Access Time = 2 cycles */
1370 #define B1WAT_3                 0x30000000      /* Bank 1 Write Access Time = 3 cycles */
1371 #define B1WAT_4                 0x40000000      /* Bank 1 Write Access Time = 4 cycles */
1372 #define B1WAT_5                 0x50000000      /* Bank 1 Write Access Time = 5 cycles */
1373 #define B1WAT_6                 0x60000000      /* Bank 1 Write Access Time = 6 cycles */
1374 #define B1WAT_7                 0x70000000      /* Bank 1 Write Access Time = 7 cycles */
1375 #define B1WAT_8                 0x80000000      /* Bank 1 Write Access Time = 8 cycles */
1376 #define B1WAT_9                 0x90000000      /* Bank 1 Write Access Time = 9 cycles */
1377 #define B1WAT_10                0xA0000000      /* Bank 1 Write Access Time = 10 cycles */
1378 #define B1WAT_11                0xB0000000      /* Bank 1 Write Access Time = 11 cycles */
1379 #define B1WAT_12                0xC0000000      /* Bank 1 Write Access Time = 12 cycles */
1380 #define B1WAT_13                0xD0000000      /* Bank 1 Write Access Time = 13 cycles */
1381 #define B1WAT_14                0xE0000000      /* Bank 1 Write Access Time = 14 cycles */
1382 #define B1WAT_15                0xF0000000      /* Bank 1 Write Access Time = 15 cycles */
1383
1384 /* AMBCTL1 Masks */
1385 #define B2RDYEN                 0x00000001      /* Bank 2 RDY Enable, 0=disable, 1=enable */
1386 #define B2RDYPOL                0x00000002      /* Bank 2 RDY Active high, 0=active low, 1=active high */
1387 #define B2TT_1                  0x00000004      /* Bank 2 Transition Time from Read to Write = 1 cycle */
1388 #define B2TT_2                  0x00000008      /* Bank 2 Transition Time from Read to Write = 2 cycles */
1389 #define B2TT_3                  0x0000000C      /* Bank 2 Transition Time from Read to Write = 3 cycles */
1390 #define B2TT_4                  0x00000000      /* Bank 2 Transition Time from Read to Write = 4 cycles */
1391 #define B2ST_1                  0x00000010      /* Bank 2 Setup Time from AOE asserted to Read or Write asserted = 1 cycle */
1392 #define B2ST_2                  0x00000020      /* Bank 2 Setup Time from AOE asserted to Read or Write asserted = 2 cycles */
1393 #define B2ST_3                  0x00000030      /* Bank 2 Setup Time from AOE asserted to Read or Write asserted = 3 cycles */
1394 #define B2ST_4                  0x00000000      /* Bank 2 Setup Time from AOE asserted to Read or Write asserted = 4 cycles */
1395 #define B2HT_1                  0x00000040      /* Bank 2 Hold Time from Read or Write deasserted to AOE deasserted = 1 cycle */
1396 #define B2HT_2                  0x00000080      /* Bank 2 Hold Time from Read or Write deasserted to AOE deasserted = 2 cycles */
1397 #define B2HT_3                  0x000000C0      /* Bank 2 Hold Time from Read or Write deasserted to AOE deasserted = 3 cycles */
1398 #define B2HT_0                  0x00000000      /* Bank 2 Hold Time from Read or Write deasserted to AOE deasserted = 0 cycles */
1399 #define B2RAT_1                 0x00000100      /* Bank 2 Read Access Time = 1 cycle */
1400 #define B2RAT_2                 0x00000200      /* Bank 2 Read Access Time = 2 cycles */
1401 #define B2RAT_3                 0x00000300      /* Bank 2 Read Access Time = 3 cycles */
1402 #define B2RAT_4                 0x00000400      /* Bank 2 Read Access Time = 4 cycles */
1403 #define B2RAT_5                 0x00000500      /* Bank 2 Read Access Time = 5 cycles */
1404 #define B2RAT_6                 0x00000600      /* Bank 2 Read Access Time = 6 cycles */
1405 #define B2RAT_7                 0x00000700      /* Bank 2 Read Access Time = 7 cycles */
1406 #define B2RAT_8                 0x00000800      /* Bank 2 Read Access Time = 8 cycles */
1407 #define B2RAT_9                 0x00000900      /* Bank 2 Read Access Time = 9 cycles */
1408 #define B2RAT_10                0x00000A00      /* Bank 2 Read Access Time = 10 cycles */
1409 #define B2RAT_11                0x00000B00      /* Bank 2 Read Access Time = 11 cycles */
1410 #define B2RAT_12                0x00000C00      /* Bank 2 Read Access Time = 12 cycles */
1411 #define B2RAT_13                0x00000D00      /* Bank 2 Read Access Time = 13 cycles */
1412 #define B2RAT_14                0x00000E00      /* Bank 2 Read Access Time = 14 cycles */
1413 #define B2RAT_15                0x00000F00      /* Bank 2 Read Access Time = 15 cycles */
1414 #define B2WAT_1                 0x00001000      /* Bank 2 Write Access Time = 1 cycle */
1415 #define B2WAT_2                 0x00002000      /* Bank 2 Write Access Time = 2 cycles */
1416 #define B2WAT_3                 0x00003000      /* Bank 2 Write Access Time = 3 cycles */
1417 #define B2WAT_4                 0x00004000      /* Bank 2 Write Access Time = 4 cycles */
1418 #define B2WAT_5                 0x00005000      /* Bank 2 Write Access Time = 5 cycles */
1419 #define B2WAT_6                 0x00006000      /* Bank 2 Write Access Time = 6 cycles */
1420 #define B2WAT_7                 0x00007000      /* Bank 2 Write Access Time = 7 cycles */
1421 #define B2WAT_8                 0x00008000      /* Bank 2 Write Access Time = 8 cycles */
1422 #define B2WAT_9                 0x00009000      /* Bank 2 Write Access Time = 9 cycles */
1423 #define B2WAT_10                0x0000A000      /* Bank 2 Write Access Time = 10 cycles */
1424 #define B2WAT_11                0x0000B000      /* Bank 2 Write Access Time = 11 cycles */
1425 #define B2WAT_12                0x0000C000      /* Bank 2 Write Access Time = 12 cycles */
1426 #define B2WAT_13                0x0000D000      /* Bank 2 Write Access Time = 13 cycles */
1427 #define B2WAT_14                0x0000E000      /* Bank 2 Write Access Time = 14 cycles */
1428 #define B2WAT_15                0x0000F000      /* Bank 2 Write Access Time = 15 cycles */
1429 #define B3RDYEN                 0x00010000      /* Bank 3 RDY enable, 0=disable, 1=enable */
1430 #define B3RDYPOL                0x00020000      /* Bank 3 RDY Active high, 0=active low, 1=active high */
1431 #define B3TT_1                  0x00040000      /* Bank 3 Transition Time from Read to Write = 1 cycle */
1432 #define B3TT_2                  0x00080000      /* Bank 3 Transition Time from Read to Write = 2 cycles */
1433 #define B3TT_3                  0x000C0000      /* Bank 3 Transition Time from Read to Write = 3 cycles */
1434 #define B3TT_4                  0x00000000      /* Bank 3 Transition Time from Read to Write = 4 cycles */
1435 #define B3ST_1                  0x00100000      /* Bank 3 Setup Time from AOE asserted to Read or Write asserted = 1 cycle */
1436 #define B3ST_2                  0x00200000      /* Bank 3 Setup Time from AOE asserted to Read or Write asserted = 2 cycles */
1437 #define B3ST_3                  0x00300000      /* Bank 3 Setup Time from AOE asserted to Read or Write asserted = 3 cycles */
1438 #define B3ST_4                  0x00000000      /* Bank 3 Setup Time from AOE asserted to Read or Write asserted = 4 cycles */
1439 #define B3HT_1                  0x00400000      /* Bank 3 Hold Time from Read or Write deasserted to AOE deasserted = 1 cycle */
1440 #define B3HT_2                  0x00800000      /* Bank 3 Hold Time from Read or Write deasserted to AOE deasserted = 2 cycles */
1441 #define B3HT_3                  0x00C00000      /* Bank 3 Hold Time from Read or Write deasserted to AOE deasserted = 3 cycles */
1442 #define B3HT_0                  0x00000000      /* Bank 3 Hold Time from Read or Write deasserted to AOE deasserted = 0 cycles */
1443 #define B3RAT_1                 0x01000000      /* Bank 3 Read Access Time = 1 cycle */
1444 #define B3RAT_2                 0x02000000      /* Bank 3 Read Access Time = 2 cycles */
1445 #define B3RAT_3                 0x03000000      /* Bank 3 Read Access Time = 3 cycles */
1446 #define B3RAT_4                 0x04000000      /* Bank 3 Read Access Time = 4 cycles */
1447 #define B3RAT_5                 0x05000000      /* Bank 3 Read Access Time = 5 cycles */
1448 #define B3RAT_6                 0x06000000      /* Bank 3 Read Access Time = 6 cycles */
1449 #define B3RAT_7                 0x07000000      /* Bank 3 Read Access Time = 7 cycles */
1450 #define B3RAT_8                 0x08000000      /* Bank 3 Read Access Time = 8 cycles */
1451 #define B3RAT_9                 0x09000000      /* Bank 3 Read Access Time = 9 cycles */
1452 #define B3RAT_10                0x0A000000      /* Bank 3 Read Access Time = 10 cycles */
1453 #define B3RAT_11                0x0B000000      /* Bank 3 Read Access Time = 11 cycles */
1454 #define B3RAT_12                0x0C000000      /* Bank 3 Read Access Time = 12 cycles */
1455 #define B3RAT_13                0x0D000000      /* Bank 3 Read Access Time = 13 cycles */
1456 #define B3RAT_14                0x0E000000      /* Bank 3 Read Access Time = 14 cycles */
1457 #define B3RAT_15                0x0F000000      /* Bank 3 Read Access Time = 15 cycles */
1458 #define B3WAT_1                 0x10000000      /* Bank 3 Write Access Time = 1 cycle */
1459 #define B3WAT_2                 0x20000000      /* Bank 3 Write Access Time = 2 cycles */
1460 #define B3WAT_3                 0x30000000      /* Bank 3 Write Access Time = 3 cycles */
1461 #define B3WAT_4                 0x40000000      /* Bank 3 Write Access Time = 4 cycles */
1462 #define B3WAT_5                 0x50000000      /* Bank 3 Write Access Time = 5 cycles */
1463 #define B3WAT_6                 0x60000000      /* Bank 3 Write Access Time = 6 cycles */
1464 #define B3WAT_7                 0x70000000      /* Bank 3 Write Access Time = 7 cycles */
1465 #define B3WAT_8                 0x80000000      /* Bank 3 Write Access Time = 8 cycles */
1466 #define B3WAT_9                 0x90000000      /* Bank 3 Write Access Time = 9 cycles */
1467 #define B3WAT_10                0xA0000000      /* Bank 3 Write Access Time = 10 cycles */
1468 #define B3WAT_11                0xB0000000      /* Bank 3 Write Access Time = 11 cycles */
1469 #define B3WAT_12                0xC0000000      /* Bank 3 Write Access Time = 12 cycles */
1470 #define B3WAT_13                0xD0000000      /* Bank 3 Write Access Time = 13 cycles */
1471 #define B3WAT_14                0xE0000000      /* Bank 3 Write Access Time = 14 cycles */
1472 #define B3WAT_15                0xF0000000      /* Bank 3 Write Access Time = 15 cycles */
1473
1474 /* **********************  SDRAM CONTROLLER MASKS  *************************** */
1475
1476 /* EBIU_SDGCTL Masks */
1477 #define SCTLE                   0x00000001      /* Enable SCLK[0], /SRAS, /SCAS, /SWE, SDQM[3:0] */
1478 #define CL_2                    0x00000008      /* SDRAM CAS latency = 2 cycles */
1479 #define CL_3                    0x0000000C      /* SDRAM CAS latency = 3 cycles */
1480 #define PFE                     0x00000010      /* Enable SDRAM prefetch */
1481 #define PFP                     0x00000020      /* Prefetch has priority over AMC requests */
1482 #define TRAS_1                  0x00000040      /* SDRAM tRAS = 1 cycle */
1483 #define TRAS_2                  0x00000080      /* SDRAM tRAS = 2 cycles */
1484 #define TRAS_3                  0x000000C0      /* SDRAM tRAS = 3 cycles */
1485 #define TRAS_4                  0x00000100      /* SDRAM tRAS = 4 cycles */
1486 #define TRAS_5                  0x00000140      /* SDRAM tRAS = 5 cycles */
1487 #define TRAS_6                  0x00000180      /* SDRAM tRAS = 6 cycles */
1488 #define TRAS_7                  0x000001C0      /* SDRAM tRAS = 7 cycles */
1489 #define TRAS_8                  0x00000200      /* SDRAM tRAS = 8 cycles */
1490 #define TRAS_9                  0x00000240      /* SDRAM tRAS = 9 cycles */
1491 #define TRAS_10                 0x00000280      /* SDRAM tRAS = 10 cycles */
1492 #define TRAS_11                 0x000002C0      /* SDRAM tRAS = 11 cycles */
1493 #define TRAS_12                 0x00000300      /* SDRAM tRAS = 12 cycles */
1494 #define TRAS_13                 0x00000340      /* SDRAM tRAS = 13 cycles */
1495 #define TRAS_14                 0x00000380      /* SDRAM tRAS = 14 cycles */
1496 #define TRAS_15                 0x000003C0      /* SDRAM tRAS = 15 cycles */
1497 #define TRP_1                   0x00000800      /* SDRAM tRP = 1 cycle */
1498 #define TRP_2                   0x00001000      /* SDRAM tRP = 2 cycles */
1499 #define TRP_3                   0x00001800      /* SDRAM tRP = 3 cycles */
1500 #define TRP_4                   0x00002000      /* SDRAM tRP = 4 cycles */
1501 #define TRP_5                   0x00002800      /* SDRAM tRP = 5 cycles */
1502 #define TRP_6                   0x00003000      /* SDRAM tRP = 6 cycles */
1503 #define TRP_7                   0x00003800      /* SDRAM tRP = 7 cycles */
1504 #define TRCD_1                  0x00008000      /* SDRAM tRCD = 1 cycle */
1505 #define TRCD_2                  0x00010000      /* SDRAM tRCD = 2 cycles */
1506 #define TRCD_3                  0x00018000      /* SDRAM tRCD = 3 cycles */
1507 #define TRCD_4                  0x00020000      /* SDRAM tRCD = 4 cycles */
1508 #define TRCD_5                  0x00028000      /* SDRAM tRCD = 5 cycles */
1509 #define TRCD_6                  0x00030000      /* SDRAM tRCD = 6 cycles */
1510 #define TRCD_7                  0x00038000      /* SDRAM tRCD = 7 cycles */
1511 #define TWR_1                   0x00080000      /* SDRAM tWR = 1 cycle */
1512 #define TWR_2                   0x00100000      /* SDRAM tWR = 2 cycles */
1513 #define TWR_3                   0x00180000      /* SDRAM tWR = 3 cycles */
1514 #define PUPSD                   0x00200000      /*Power-up start delay */
1515 #define PSM                     0x00400000      /* SDRAM power-up sequence = Precharge, mode register set, 8 CBR refresh cycles */
1516 #define PSS                             0x00800000      /* enable SDRAM power-up sequence on next SDRAM access */
1517 #define SRFS                    0x01000000      /* Start SDRAM self-refresh mode */
1518 #define EBUFE                   0x02000000      /* Enable external buffering timing */
1519 #define FBBRW                   0x04000000      /* Fast back-to-back read write enable */
1520 #define EMREN                   0x10000000      /* Extended mode register enable */
1521 #define TCSR                    0x20000000      /* Temp compensated self refresh value 85 deg C */
1522 #define CDDBG                   0x40000000      /* Tristate SDRAM controls during bus grant */
1523
1524 /* EBIU_SDBCTL Masks */
1525 #define EB0_E                           0x00000001      /* Enable SDRAM external bank 0 */
1526 #define EB0_SZ_16                       0x00000000      /* SDRAM external bank size = 16MB */
1527 #define EB0_SZ_32                       0x00000002      /* SDRAM external bank size = 32MB */
1528 #define EB0_SZ_64                       0x00000004      /* SDRAM external bank size = 64MB */
1529 #define EB0_SZ_128                      0x00000006      /* SDRAM external bank size = 128MB */
1530 #define EB0_CAW_8                       0x00000000      /* SDRAM external bank column address width = 8 bits */
1531 #define EB0_CAW_9                       0x00000010      /* SDRAM external bank column address width = 9 bits */
1532 #define EB0_CAW_10                      0x00000020      /* SDRAM external bank column address width = 9 bits */
1533 #define EB0_CAW_11                      0x00000030      /* SDRAM external bank column address width = 9 bits */
1534
1535 #define EB1_E                           0x00000100      /* Enable SDRAM external bank 1 */
1536 #define EB1__SZ_16                      0x00000000      /* SDRAM external bank size = 16MB */
1537 #define EB1__SZ_32                      0x00000200      /* SDRAM external bank size = 32MB */
1538 #define EB1__SZ_64                      0x00000400      /* SDRAM external bank size = 64MB */
1539 #define EB1__SZ_128                     0x00000600      /* SDRAM external bank size = 128MB */
1540 #define EB1__CAW_8                      0x00000000      /* SDRAM external bank column address width = 8 bits */
1541 #define EB1__CAW_9                      0x00001000      /* SDRAM external bank column address width = 9 bits */
1542 #define EB1__CAW_10                     0x00002000      /* SDRAM external bank column address width = 9 bits */
1543 #define EB1__CAW_11                     0x00003000      /* SDRAM external bank column address width = 9 bits */
1544
1545 #define EB2__E                          0x00010000      /* Enable SDRAM external bank 2 */
1546 #define EB2__SZ_16                      0x00000000      /* SDRAM external bank size = 16MB */
1547 #define EB2__SZ_32                      0x00020000      /* SDRAM external bank size = 32MB */
1548 #define EB2__SZ_64                      0x00040000      /* SDRAM external bank size = 64MB */
1549 #define EB2__SZ_128                     0x00060000      /* SDRAM external bank size = 128MB */
1550 #define EB2__CAW_8                      0x00000000      /* SDRAM external bank column address width = 8 bits */
1551 #define EB2__CAW_9                      0x00100000      /* SDRAM external bank column address width = 9 bits */
1552 #define EB2__CAW_10                     0x00200000      /* SDRAM external bank column address width = 9 bits */
1553 #define EB2__CAW_11                     0x00300000      /* SDRAM external bank column address width = 9 bits */
1554
1555 #define EB3__E                          0x01000000      /* Enable SDRAM external bank 3 */
1556 #define EB3__SZ_16                      0x00000000      /* SDRAM external bank size = 16MB */
1557 #define EB3__SZ_32                      0x02000000      /* SDRAM external bank size = 32MB */
1558 #define EB3__SZ_64                      0x04000000      /* SDRAM external bank size = 64MB */
1559 #define EB3__SZ_128                     0x06000000      /* SDRAM external bank size = 128MB */
1560 #define EB3__CAW_8                      0x00000000      /* SDRAM external bank column address width = 8 bits */
1561 #define EB3__CAW_9                      0x10000000      /* SDRAM external bank column address width = 9 bits */
1562 #define EB3__CAW_10                     0x20000000      /* SDRAM external bank column address width = 9 bits */
1563 #define EB3__CAW_11                     0x30000000      /* SDRAM external bank column address width = 9 bits */
1564
1565 /* EBIU_SDSTAT Masks */
1566 #define SDCI                    0x00000001      /* SDRAM controller is idle  */
1567 #define SDSRA                   0x00000002      /* SDRAM SDRAM self refresh is active */
1568 #define SDPUA                   0x00000004      /* SDRAM power up active  */
1569 #define SDRS                    0x00000008      /* SDRAM is in reset state */
1570 #define SDEASE              0x00000010  /* SDRAM EAB sticky error status - W1C */
1571 #define BGSTAT                  0x00000020      /* Bus granted */
1572
1573 #endif                          /* _DEF_BF561_H */