arch/arm/mm/proc-v7.S

   1 /*
   2  *  linux/arch/arm/mm/proc-v7.S
   3  *
   4  *  Copyright (C) 2001 Deep Blue Solutions Ltd.
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License version 2 as
   8  * published by the Free Software Foundation.
   9  *
  10  *  This is the "shell" of the ARMv7 processor support.
  11  */
  12 #include <linux/init.h>
  13 #include <linux/linkage.h>
  14 #include <asm/assembler.h>
  15 #include <asm/asm-offsets.h>
  16 #include <asm/hwcap.h>
  17 #include <asm/pgtable-hwdef.h>
  18 #include <asm/pgtable.h>
  19
  20 #include "proc-macros.S"
  21
  22 #define TTB_S           (1 << 1)
  23 #define TTB_RGN_NC      (0 << 3)
  24 #define TTB_RGN_OC_WBWA (1 << 3)
  25 #define TTB_RGN_OC_WT   (2 << 3)
  26 #define TTB_RGN_OC_WB   (3 << 3)
  27 #define TTB_NOS         (1 << 5)
  28 #define TTB_IRGN_NC     ((0 << 0) | (0 << 6))
  29 #define TTB_IRGN_WBWA   ((0 << 0) | (1 << 6))
  30 #define TTB_IRGN_WT     ((1 << 0) | (0 << 6))
  31 #define TTB_IRGN_WB     ((1 << 0) | (1 << 6))
  32
  33 /* PTWs cacheable, inner WB not shareable, outer WB not shareable */
  34 #define TTB_FLAGS_UP    TTB_IRGN_WB|TTB_RGN_OC_WB
  35 #define PMD_FLAGS_UP    PMD_SECT_WB
  36
  37 /* PTWs cacheable, inner WBWA shareable, outer WBWA not shareable */
  38 #define TTB_FLAGS_SMP   TTB_IRGN_WBWA|TTB_S|TTB_NOS|TTB_RGN_OC_WBWA
  39 #define PMD_FLAGS_SMP   PMD_SECT_WBWA|PMD_SECT_S
  40
  41 ENTRY(cpu_v7_proc_init)
  42         mov     pc, lr
  43 ENDPROC(cpu_v7_proc_init)
  44
  45 ENTRY(cpu_v7_proc_fin)
  46         mrc     p15, 0, r0, c1, c0, 0           @ ctrl register
  47         bic     r0, r0, #0x1000                 @ ...i............
  48         bic     r0, r0, #0x0006                 @ .............ca.
  49         mcr     p15, 0, r0, c1, c0, 0           @ disable caches
  50         mov     pc, lr
  51 ENDPROC(cpu_v7_proc_fin)
  52
  53 /*
  54  *      cpu_v7_reset(loc)
  55  *
  56  *      Perform a soft reset of the system.  Put the CPU into the
  57  *      same state as it would be if it had been reset, and branch
  58  *      to what would be the reset vector.
  59  *
  60  *      - loc   - location to jump to for soft reset
  61  */
  62         .align  5
  63 ENTRY(cpu_v7_reset)
  64         mov     pc, r0
  65 ENDPROC(cpu_v7_reset)
  66
  67 /*
  68  *      cpu_v7_do_idle()
  69  *
  70  *      Idle the processor (eg, wait for interrupt).
  71  *
  72  *      IRQs are already disabled.
  73  */
  74 ENTRY(cpu_v7_do_idle)
  75         dsb                                     @ WFI may enter a low-power mode
  76         wfi
  77         mov     pc, lr
  78 ENDPROC(cpu_v7_do_idle)
  79
  80 ENTRY(cpu_v7_dcache_clean_area)
  81 #ifndef TLB_CAN_READ_FROM_L1_CACHE
  82         dcache_line_size r2, r3
  83 1:      mcr     p15, 0, r0, c7, c10, 1          @ clean D entry
  84         add     r0, r0, r2
  85         subs    r1, r1, r2
  86         bhi     1b
  87         dsb
  88 #endif
  89         mov     pc, lr
  90 ENDPROC(cpu_v7_dcache_clean_area)
  91
  92 /*
  93  *      cpu_v7_switch_mm(pgd_phys, tsk)
  94  *
  95  *      Set the translation table base pointer to be pgd_phys
  96  *
  97  *      - pgd_phys - physical address of new TTB
  98  *
  99  *      It is assumed that:
 100  *      - we are not using split page tables
 101  */
 102 ENTRY(cpu_v7_switch_mm)
 103 #ifdef CONFIG_MMU
 104         mov     r2, #0
 105         ldr     r1, [r1, #MM_CONTEXT_ID]        @ get mm->context.id
 106         ALT_SMP(orr     r0, r0, #TTB_FLAGS_SMP)
 107         ALT_UP(orr      r0, r0, #TTB_FLAGS_UP)
 108 #ifdef CONFIG_ARM_ERRATA_430973
 109         mcr     p15, 0, r2, c7, c5, 6           @ flush BTAC/BTB
 110 #endif
 111         mrc     p15, 0, r2, c2, c0, 1           @ load TTB 1
 112         mcr     p15, 0, r2, c2, c0, 0           @ into TTB 0
 113         isb
 114 #ifdef CONFIG_ARM_ERRATA_754322
 115         dsb
 116 #endif
 117         mcr     p15, 0, r1, c13, c0, 1          @ set context ID
 118         isb
 119         mcr     p15, 0, r0, c2, c0, 0           @ set TTB 0
 120         isb
 121 #endif
 122         mov     pc, lr
 123 ENDPROC(cpu_v7_switch_mm)
 124
 125 /*
 126  *      cpu_v7_set_pte_ext(ptep, pte)
 127  *
 128  *      Set a level 2 translation table entry.
 129  *
 130  *      - ptep  - pointer to level 2 translation table entry
 131  *                (hardware version is stored at +2048 bytes)
 132  *      - pte   - PTE value to store
 133  *      - ext   - value for extended PTE bits
 134  */
 135 ENTRY(cpu_v7_set_pte_ext)
 136 #ifdef CONFIG_MMU
 137         str     r1, [r0]                        @ linux version
 138
 139         bic     r3, r1, #0x000003f0
 140         bic     r3, r3, #PTE_TYPE_MASK
 141         orr     r3, r3, r2
 142         orr     r3, r3, #PTE_EXT_AP0 | 2
 143
 144         tst     r1, #1 << 4
 145         orrne   r3, r3, #PTE_EXT_TEX(1)
 146
 147         eor     r1, r1, #L_PTE_DIRTY
 148         tst     r1, #L_PTE_RDONLY | L_PTE_DIRTY
 149         orrne   r3, r3, #PTE_EXT_APX
 150
 151         tst     r1, #L_PTE_USER
 152         orrne   r3, r3, #PTE_EXT_AP1
 153 #ifdef CONFIG_CPU_USE_DOMAINS
 154         @ allow kernel read/write access to read-only user pages
 155         tstne   r3, #PTE_EXT_APX
 156         bicne   r3, r3, #PTE_EXT_APX | PTE_EXT_AP0
 157 #endif
 158
 159         tst     r1, #L_PTE_XN
 160         orrne   r3, r3, #PTE_EXT_XN
 161
 162         tst     r1, #L_PTE_YOUNG
 163         tstne   r1, #L_PTE_PRESENT
 164         moveq   r3, #0
 165
 166  ARM(   str     r3, [r0, #2048]! )
 167  THUMB( add     r0, r0, #2048 )
 168  THUMB( str     r3, [r0] )
 169         mcr     p15, 0, r0, c7, c10, 1          @ flush_pte
 170 #endif
 171         mov     pc, lr
 172 ENDPROC(cpu_v7_set_pte_ext)
 173
 174 cpu_v7_name:
 175         .ascii  "ARMv7 Processor"
 176         .align
 177
 178         /*
 179          * Memory region attributes with SCTLR.TRE=1
 180          *
 181          *   n = TEX[0],C,B
 182          *   TR = PRRR[2n+1:2n]         - memory type
 183          *   IR = NMRR[2n+1:2n]         - inner cacheable property
 184          *   OR = NMRR[2n+17:2n+16]     - outer cacheable property
 185          *
 186          *                      n       TR      IR      OR
 187          *   UNCACHED           000     00
 188          *   BUFFERABLE         001     10      00      00
 189          *   WRITETHROUGH       010     10      10      10
 190          *   WRITEBACK          011     10      11      11
 191          *   reserved           110
 192          *   WRITEALLOC         111     10      01      01
 193          *   DEV_SHARED         100     01
 194          *   DEV_NONSHARED      100     01
 195          *   DEV_WC             001     10
 196          *   DEV_CACHED         011     10
 197          *
 198          * Other attributes:
 199          *
 200          *   DS0 = PRRR[16] = 0         - device shareable property
 201          *   DS1 = PRRR[17] = 1         - device shareable property
 202          *   NS0 = PRRR[18] = 0         - normal shareable property
 203          *   NS1 = PRRR[19] = 1         - normal shareable property
 204          *   NOS = PRRR[24+n] = 1       - not outer shareable
 205          */
 206 .equ    PRRR,   0xff0a81a8
 207 .equ    NMRR,   0x40e040e0
 208
 209 /* Suspend/resume support: derived from arch/arm/mach-s5pv210/sleep.S */
 210 .globl  cpu_v7_suspend_size
 211 .equ    cpu_v7_suspend_size, 4 * 8
 212 #ifdef CONFIG_PM_SLEEP
 213 ENTRY(cpu_v7_do_suspend)
 214         stmfd   sp!, {r4 - r11, lr}
 215         mrc     p15, 0, r4, c13, c0, 0  @ FCSE/PID
 216         mrc     p15, 0, r5, c13, c0, 1  @ Context ID
 217         mrc     p15, 0, r6, c3, c0, 0   @ Domain ID
 218         mrc     p15, 0, r7, c2, c0, 0   @ TTB 0
 219         mrc     p15, 0, r8, c2, c0, 1   @ TTB 1
 220         mrc     p15, 0, r9, c1, c0, 0   @ Control register
 221         mrc     p15, 0, r10, c1, c0, 1  @ Auxiliary control register
 222         mrc     p15, 0, r11, c1, c0, 2  @ Co-processor access control
 223         stmia   r0, {r4 - r11}
 224         ldmfd   sp!, {r4 - r11, pc}
 225 ENDPROC(cpu_v7_do_suspend)
 226
 227 ENTRY(cpu_v7_do_resume)
 228         mov     ip, #0
 229         mcr     p15, 0, ip, c8, c7, 0   @ invalidate TLBs
 230         mcr     p15, 0, ip, c7, c5, 0   @ invalidate I cache
 231         ldmia   r0, {r4 - r11}
 232         mcr     p15, 0, r4, c13, c0, 0  @ FCSE/PID
 233         mcr     p15, 0, r5, c13, c0, 1  @ Context ID
 234         mcr     p15, 0, r6, c3, c0, 0   @ Domain ID
 235         mcr     p15, 0, r7, c2, c0, 0   @ TTB 0
 236         mcr     p15, 0, r8, c2, c0, 1   @ TTB 1
 237         mcr     p15, 0, ip, c2, c0, 2   @ TTB control register
 238         mcr     p15, 0, r10, c1, c0, 1  @ Auxiliary control register
 239         mcr     p15, 0, r11, c1, c0, 2  @ Co-processor access control
 240         ldr     r4, =PRRR               @ PRRR
 241         ldr     r5, =NMRR               @ NMRR
 242         mcr     p15, 0, r4, c10, c2, 0  @ write PRRR
 243         mcr     p15, 0, r5, c10, c2, 1  @ write NMRR
 244         isb
 245         mov     r0, r9                  @ control register
 246         mov     r2, r7, lsr #14         @ get TTB0 base
 247         mov     r2, r2, lsl #14
 248         ldr     r3, cpu_resume_l1_flags
 249         b       cpu_resume_mmu
 250 ENDPROC(cpu_v7_do_resume)
 251 cpu_resume_l1_flags:
 252         ALT_SMP(.long PMD_TYPE_SECT | PMD_SECT_AP_WRITE | PMD_FLAGS_SMP)
 253         ALT_UP(.long  PMD_TYPE_SECT | PMD_SECT_AP_WRITE | PMD_FLAGS_UP)
 254 #else
 255 #define cpu_v7_do_suspend       0
 256 #define cpu_v7_do_resume        0
 257 #endif
 258
 259         __CPUINIT
 260
 261 /*
 262  *      __v7_setup
 263  *
 264  *      Initialise TLB, Caches, and MMU state ready to switch the MMU
 265  *      on.  Return in r0 the new CP15 C1 control register setting.
 266  *
 267  *      We automatically detect if we have a Harvard cache, and use the
 268  *      Harvard cache control instructions insead of the unified cache
 269  *      control instructions.
 270  *
 271  *      This should be able to cover all ARMv7 cores.
 272  *
 273  *      It is assumed that:
 274  *      - cache type register is implemented
 275  */
 276 __v7_ca9mp_setup:
 277 #ifdef CONFIG_SMP
 278         ALT_SMP(mrc     p15, 0, r0, c1, c0, 1)
 279         ALT_UP(mov      r0, #(1 << 6))          @ fake it for UP
 280         tst     r0, #(1 << 6)                   @ SMP/nAMP mode enabled?
 281         orreq   r0, r0, #(1 << 6) | (1 << 0)    @ Enable SMP/nAMP mode and
 282         mcreq   p15, 0, r0, c1, c0, 1           @ TLB ops broadcasting
 283 #endif
 284 __v7_setup:
 285         adr     r12, __v7_setup_stack           @ the local stack
 286         stmia   r12, {r0-r5, r7, r9, r11, lr}
 287         bl      v7_flush_dcache_all
 288         ldmia   r12, {r0-r5, r7, r9, r11, lr}
 289
 290         mrc     p15, 0, r0, c0, c0, 0           @ read main ID register
 291         and     r10, r0, #0xff000000            @ ARM?
 292         teq     r10, #0x41000000
 293         bne     3f
 294         and     r5, r0, #0x00f00000             @ variant
 295         and     r6, r0, #0x0000000f             @ revision
 296         orr     r6, r6, r5, lsr #20-4           @ combine variant and revision
 297         ubfx    r0, r0, #4, #12                 @ primary part number
 298
 299         /* Cortex-A8 Errata */
 300         ldr     r10, =0x00000c08                @ Cortex-A8 primary part number
 301         teq     r0, r10
 302         bne     2f
 303 #ifdef CONFIG_ARM_ERRATA_430973
 304         teq     r5, #0x00100000                 @ only present in r1p*
 305         mrceq   p15, 0, r10, c1, c0, 1          @ read aux control register
 306         orreq   r10, r10, #(1 << 6)             @ set IBE to 1
 307         mcreq   p15, 0, r10, c1, c0, 1          @ write aux control register
 308 #endif
 309 #ifdef CONFIG_ARM_ERRATA_458693
 310         teq     r6, #0x20                       @ only present in r2p0
 311         mrceq   p15, 0, r10, c1, c0, 1          @ read aux control register
 312         orreq   r10, r10, #(1 << 5)             @ set L1NEON to 1
 313         orreq   r10, r10, #(1 << 9)             @ set PLDNOP to 1
 314         mcreq   p15, 0, r10, c1, c0, 1          @ write aux control register
 315 #endif
 316 #ifdef CONFIG_ARM_ERRATA_460075
 317         teq     r6, #0x20                       @ only present in r2p0
 318         mrceq   p15, 1, r10, c9, c0, 2          @ read L2 cache aux ctrl register
 319         tsteq   r10, #1 << 22
 320         orreq   r10, r10, #(1 << 22)            @ set the Write Allocate disable bit
 321         mcreq   p15, 1, r10, c9, c0, 2          @ write the L2 cache aux ctrl register
 322 #endif
 323         b       3f
 324
 325         /* Cortex-A9 Errata */
 326 2:      ldr     r10, =0x00000c09                @ Cortex-A9 primary part number
 327         teq     r0, r10
 328         bne     3f
 329 #ifdef CONFIG_ARM_ERRATA_742230
 330         cmp     r6, #0x22                       @ only present up to r2p2
 331         mrcle   p15, 0, r10, c15, c0, 1         @ read diagnostic register
 332         orrle   r10, r10, #1 << 4               @ set bit #4
 333         mcrle   p15, 0, r10, c15, c0, 1         @ write diagnostic register
 334 #endif
 335 #ifdef CONFIG_ARM_ERRATA_742231
 336         teq     r6, #0x20                       @ present in r2p0
 337         teqne   r6, #0x21                       @ present in r2p1
 338         teqne   r6, #0x22                       @ present in r2p2
 339         mrceq   p15, 0, r10, c15, c0, 1         @ read diagnostic register
 340         orreq   r10, r10, #1 << 12              @ set bit #12
 341         orreq   r10, r10, #1 << 22              @ set bit #22
 342         mcreq   p15, 0, r10, c15, c0, 1         @ write diagnostic register
 343 #endif
 344 #ifdef CONFIG_ARM_ERRATA_743622
 345         teq     r6, #0x20                       @ present in r2p0
 346         teqne   r6, #0x21                       @ present in r2p1
 347         teqne   r6, #0x22                       @ present in r2p2
 348         mrceq   p15, 0, r10, c15, c0, 1         @ read diagnostic register
 349         orreq   r10, r10, #1 << 6               @ set bit #6
 350         mcreq   p15, 0, r10, c15, c0, 1         @ write diagnostic register
 351 #endif
 352 #ifdef CONFIG_ARM_ERRATA_751472
 353         cmp     r6, #0x30                       @ present prior to r3p0
 354         mrclt   p15, 0, r10, c15, c0, 1         @ read diagnostic register
 355         orrlt   r10, r10, #1 << 11              @ set bit #11
 356         mcrlt   p15, 0, r10, c15, c0, 1         @ write diagnostic register
 357 #endif
 358
 359 3:      mov     r10, #0
 360 #ifdef HARVARD_CACHE
 361         mcr     p15, 0, r10, c7, c5, 0          @ I+BTB cache invalidate
 362 #endif
 363         dsb
 364 #ifdef CONFIG_MMU
 365         mcr     p15, 0, r10, c8, c7, 0          @ invalidate I + D TLBs
 366         mcr     p15, 0, r10, c2, c0, 2          @ TTB control register
 367         ALT_SMP(orr     r4, r4, #TTB_FLAGS_SMP)
 368         ALT_UP(orr      r4, r4, #TTB_FLAGS_UP)
 369         ALT_SMP(orr     r8, r8, #TTB_FLAGS_SMP)
 370         ALT_UP(orr      r8, r8, #TTB_FLAGS_UP)
 371         mcr     p15, 0, r8, c2, c0, 1           @ load TTB1
 372         ldr     r5, =PRRR                       @ PRRR
 373         ldr     r6, =NMRR                       @ NMRR
 374         mcr     p15, 0, r5, c10, c2, 0          @ write PRRR
 375         mcr     p15, 0, r6, c10, c2, 1          @ write NMRR
 376 #endif
 377         adr     r5, v7_crval
 378         ldmia   r5, {r5, r6}
 379 #ifdef CONFIG_CPU_ENDIAN_BE8
 380         orr     r6, r6, #1 << 25                @ big-endian page tables
 381 #endif
 382 #ifdef CONFIG_SWP_EMULATE
 383         orr     r5, r5, #(1 << 10)              @ set SW bit in "clear"
 384         bic     r6, r6, #(1 << 10)              @ clear it in "mmuset"
 385 #endif
 386         mrc     p15, 0, r0, c1, c0, 0           @ read control register
 387         bic     r0, r0, r5                      @ clear bits them
 388         orr     r0, r0, r6                      @ set them
 389  THUMB( orr     r0, r0, #1 << 30        )       @ Thumb exceptions
 390         mov     pc, lr                          @ return to head.S:__ret
 391 ENDPROC(__v7_setup)
 392
 393         /*   AT
 394          *  TFR   EV X F   I D LR    S
 395          * .EEE ..EE PUI. .T.T 4RVI ZWRS BLDP WCAM
 396          * rxxx rrxx xxx0 0101 xxxx xxxx x111 xxxx < forced
 397          *    1    0 110       0011 1100 .111 1101 < we want
 398          */
 399         .type   v7_crval, #object
 400 v7_crval:
 401         crval   clear=0x0120c302, mmuset=0x10c03c7d, ucset=0x00c01c7c
 402
 403 __v7_setup_stack:
 404         .space  4 * 11                          @ 11 registers
 405
 406         __INITDATA
 407
 408         .type   v7_processor_functions, #object
 409 ENTRY(v7_processor_functions)
 410         .word   v7_early_abort
 411         .word   v7_pabort
 412         .word   cpu_v7_proc_init
 413         .word   cpu_v7_proc_fin
 414         .word   cpu_v7_reset
 415         .word   cpu_v7_do_idle
 416         .word   cpu_v7_dcache_clean_area
 417         .word   cpu_v7_switch_mm
 418         .word   cpu_v7_set_pte_ext
 419         .word   0
 420         .word   0
 421         .word   0
 422         .size   v7_processor_functions, . - v7_processor_functions
 423
 424         .section ".rodata"
 425
 426         .type   cpu_arch_name, #object
 427 cpu_arch_name:
 428         .asciz  "armv7"
 429         .size   cpu_arch_name, . - cpu_arch_name
 430
 431         .type   cpu_elf_name, #object
 432 cpu_elf_name:
 433         .asciz  "v7"
 434         .size   cpu_elf_name, . - cpu_elf_name
 435         .align
 436
 437         .section ".proc.info.init", #alloc, #execinstr
 438
 439         .type   __v7_ca9mp_proc_info, #object
 440 __v7_ca9mp_proc_info:
 441         .long   0x410fc090              @ Required ID value
 442         .long   0xff0ffff0              @ Mask for ID
 443         ALT_SMP(.long \
 444                 PMD_TYPE_SECT | \
 445                 PMD_SECT_AP_WRITE | \
 446                 PMD_SECT_AP_READ | \
 447                 PMD_FLAGS_SMP)
 448         ALT_UP(.long \
 449                 PMD_TYPE_SECT | \
 450                 PMD_SECT_AP_WRITE | \
 451                 PMD_SECT_AP_READ | \
 452                 PMD_FLAGS_UP)
 453         .long   PMD_TYPE_SECT | \
 454                 PMD_SECT_XN | \
 455                 PMD_SECT_AP_WRITE | \
 456                 PMD_SECT_AP_READ
 457         W(b)    __v7_ca9mp_setup
 458         .long   cpu_arch_name
 459         .long   cpu_elf_name
 460         .long   HWCAP_SWP|HWCAP_HALF|HWCAP_THUMB|HWCAP_FAST_MULT|HWCAP_EDSP|HWCAP_TLS
 461         .long   cpu_v7_name
 462         .long   v7_processor_functions
 463         .long   v7wbi_tlb_fns
 464         .long   v6_user_fns
 465         .long   v7_cache_fns
 466         .size   __v7_ca9mp_proc_info, . - __v7_ca9mp_proc_info
 467
 468         /*
 469          * Match any ARMv7 processor core.
 470          */
 471         .type   __v7_proc_info, #object
 472 __v7_proc_info:
 473         .long   0x000f0000              @ Required ID value
 474         .long   0x000f0000              @ Mask for ID
 475         ALT_SMP(.long \
 476                 PMD_TYPE_SECT | \
 477                 PMD_SECT_AP_WRITE | \
 478                 PMD_SECT_AP_READ | \
 479                 PMD_FLAGS_SMP)
 480         ALT_UP(.long \
 481                 PMD_TYPE_SECT | \
 482                 PMD_SECT_AP_WRITE | \
 483                 PMD_SECT_AP_READ | \
 484                 PMD_FLAGS_UP)
 485         .long   PMD_TYPE_SECT | \
 486                 PMD_SECT_XN | \
 487                 PMD_SECT_AP_WRITE | \
 488                 PMD_SECT_AP_READ
 489         W(b)    __v7_setup
 490         .long   cpu_arch_name
 491         .long   cpu_elf_name
 492         .long   HWCAP_SWP|HWCAP_HALF|HWCAP_THUMB|HWCAP_FAST_MULT|HWCAP_EDSP|HWCAP_TLS
 493         .long   cpu_v7_name
 494         .long   v7_processor_functions
 495         .long   v7wbi_tlb_fns
 496         .long   v6_user_fns
 497         .long   v7_cache_fns
 498         .size   __v7_proc_info, . - __v7_proc_info