arch/arm/kernel/hw_breakpoint.c

   1 /*
   2  * This program is free software; you can redistribute it and/or modify
   3  * it under the terms of the GNU General Public License version 2 as
   4  * published by the Free Software Foundation.
   5  *
   6  * This program is distributed in the hope that it will be useful,
   7  * but WITHOUT ANY WARRANTY; without even the implied warranty of
   8  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
   9  * GNU General Public License for more details.
  10  *
  11  * You should have received a copy of the GNU General Public License
  12  * along with this program; if not, write to the Free Software
  13  * Foundation, Inc., 59 Temple Place - Suite 330, Boston, MA 02111-1307, USA.
  14  *
  15  * Copyright (C) 2009, 2010 ARM Limited
  16  *
  17  * Author: Will Deacon <will.deacon@arm.com>
  18  */
  19
  20 /*
  21  * HW_breakpoint: a unified kernel/user-space hardware breakpoint facility,
  22  * using the CPU's debug registers.
  23  */
  24 #define pr_fmt(fmt) "hw-breakpoint: " fmt
  25
  26 #include <linux/errno.h>
  27 #include <linux/hardirq.h>
  28 #include <linux/perf_event.h>
  29 #include <linux/hw_breakpoint.h>
  30 #include <linux/smp.h>
  31
  32 #include <asm/cacheflush.h>
  33 #include <asm/cputype.h>
  34 #include <asm/current.h>
  35 #include <asm/hw_breakpoint.h>
  36 #include <asm/kdebug.h>
  37 #include <asm/system.h>
  38 #include <asm/traps.h>
  39
  40 /* Breakpoint currently in use for each BRP. */
  41 static DEFINE_PER_CPU(struct perf_event *, bp_on_reg[ARM_MAX_BRP]);
  42
  43 /* Watchpoint currently in use for each WRP. */
  44 static DEFINE_PER_CPU(struct perf_event *, wp_on_reg[ARM_MAX_WRP]);
  45
  46 /* Number of BRP/WRP registers on this CPU. */
  47 static int core_num_brps;
  48 static int core_num_wrps;
  49
  50 /* Debug architecture version. */
  51 static u8 debug_arch;
  52
  53 /* Maximum supported watchpoint length. */
  54 static u8 max_watchpoint_len;
  55
  56 #define READ_WB_REG_CASE(OP2, M, VAL)           \
  57         case ((OP2 << 4) + M):                  \
  58                 ARM_DBG_READ(c ## M, OP2, VAL); \
  59                 break
  60
  61 #define WRITE_WB_REG_CASE(OP2, M, VAL)          \
  62         case ((OP2 << 4) + M):                  \
  63                 ARM_DBG_WRITE(c ## M, OP2, VAL);\
  64                 break
  65
  66 #define GEN_READ_WB_REG_CASES(OP2, VAL)         \
  67         READ_WB_REG_CASE(OP2, 0, VAL);          \
  68         READ_WB_REG_CASE(OP2, 1, VAL);          \
  69         READ_WB_REG_CASE(OP2, 2, VAL);          \
  70         READ_WB_REG_CASE(OP2, 3, VAL);          \
  71         READ_WB_REG_CASE(OP2, 4, VAL);          \
  72         READ_WB_REG_CASE(OP2, 5, VAL);          \
  73         READ_WB_REG_CASE(OP2, 6, VAL);          \
  74         READ_WB_REG_CASE(OP2, 7, VAL);          \
  75         READ_WB_REG_CASE(OP2, 8, VAL);          \
  76         READ_WB_REG_CASE(OP2, 9, VAL);          \
  77         READ_WB_REG_CASE(OP2, 10, VAL);         \
  78         READ_WB_REG_CASE(OP2, 11, VAL);         \
  79         READ_WB_REG_CASE(OP2, 12, VAL);         \
  80         READ_WB_REG_CASE(OP2, 13, VAL);         \
  81         READ_WB_REG_CASE(OP2, 14, VAL);         \
  82         READ_WB_REG_CASE(OP2, 15, VAL)
  83
  84 #define GEN_WRITE_WB_REG_CASES(OP2, VAL)        \
  85         WRITE_WB_REG_CASE(OP2, 0, VAL);         \
  86         WRITE_WB_REG_CASE(OP2, 1, VAL);         \
  87         WRITE_WB_REG_CASE(OP2, 2, VAL);         \
  88         WRITE_WB_REG_CASE(OP2, 3, VAL);         \
  89         WRITE_WB_REG_CASE(OP2, 4, VAL);         \
  90         WRITE_WB_REG_CASE(OP2, 5, VAL);         \
  91         WRITE_WB_REG_CASE(OP2, 6, VAL);         \
  92         WRITE_WB_REG_CASE(OP2, 7, VAL);         \
  93         WRITE_WB_REG_CASE(OP2, 8, VAL);         \
  94         WRITE_WB_REG_CASE(OP2, 9, VAL);         \
  95         WRITE_WB_REG_CASE(OP2, 10, VAL);        \
  96         WRITE_WB_REG_CASE(OP2, 11, VAL);        \
  97         WRITE_WB_REG_CASE(OP2, 12, VAL);        \
  98         WRITE_WB_REG_CASE(OP2, 13, VAL);        \
  99         WRITE_WB_REG_CASE(OP2, 14, VAL);        \
 100         WRITE_WB_REG_CASE(OP2, 15, VAL)
 101
 102 static u32 read_wb_reg(int n)
 103 {
 104         u32 val = 0;
 105
 106         switch (n) {
 107         GEN_READ_WB_REG_CASES(ARM_OP2_BVR, val);
 108         GEN_READ_WB_REG_CASES(ARM_OP2_BCR, val);
 109         GEN_READ_WB_REG_CASES(ARM_OP2_WVR, val);
 110         GEN_READ_WB_REG_CASES(ARM_OP2_WCR, val);
 111         default:
 112                 pr_warning("attempt to read from unknown breakpoint "
 113                                 "register %d\n", n);
 114         }
 115
 116         return val;
 117 }
 118
 119 static void write_wb_reg(int n, u32 val)
 120 {
 121         switch (n) {
 122         GEN_WRITE_WB_REG_CASES(ARM_OP2_BVR, val);
 123         GEN_WRITE_WB_REG_CASES(ARM_OP2_BCR, val);
 124         GEN_WRITE_WB_REG_CASES(ARM_OP2_WVR, val);
 125         GEN_WRITE_WB_REG_CASES(ARM_OP2_WCR, val);
 126         default:
 127                 pr_warning("attempt to write to unknown breakpoint "
 128                                 "register %d\n", n);
 129         }
 130         isb();
 131 }
 132
 133 /* Determine debug architecture. */
 134 static u8 get_debug_arch(void)
 135 {
 136         u32 didr;
 137
 138         /* Do we implement the extended CPUID interface? */
 139         if (((read_cpuid_id() >> 16) & 0xf) != 0xf) {
 140                 pr_warning("CPUID feature registers not supported. "
 141                            "Assuming v6 debug is present.\n");
 142                 return ARM_DEBUG_ARCH_V6;
 143         }
 144
 145         ARM_DBG_READ(c0, 0, didr);
 146         return (didr >> 16) & 0xf;
 147 }
 148
 149 u8 arch_get_debug_arch(void)
 150 {
 151         return debug_arch;
 152 }
 153
 154 static int debug_arch_supported(void)
 155 {
 156         u8 arch = get_debug_arch();
 157
 158         /* We don't support the memory-mapped interface. */
 159         return (arch >= ARM_DEBUG_ARCH_V6 && arch <= ARM_DEBUG_ARCH_V7_ECP14) ||
 160                 arch >= ARM_DEBUG_ARCH_V7_1;
 161 }
 162
 163 /* Can we determine the watchpoint access type from the fsr? */
 164 static int debug_exception_updates_fsr(void)
 165 {
 166         return 0;
 167 }
 168
 169 /* Determine number of WRP registers available. */
 170 static int get_num_wrp_resources(void)
 171 {
 172         u32 didr;
 173         ARM_DBG_READ(c0, 0, didr);
 174         return ((didr >> 28) & 0xf) + 1;
 175 }
 176
 177 /* Determine number of BRP registers available. */
 178 static int get_num_brp_resources(void)
 179 {
 180         u32 didr;
 181         ARM_DBG_READ(c0, 0, didr);
 182         return ((didr >> 24) & 0xf) + 1;
 183 }
 184
 185 /* Does this core support mismatch breakpoints? */
 186 static int core_has_mismatch_brps(void)
 187 {
 188         return (get_debug_arch() >= ARM_DEBUG_ARCH_V7_ECP14 &&
 189                 get_num_brp_resources() > 1);
 190 }
 191
 192 /* Determine number of usable WRPs available. */
 193 static int get_num_wrps(void)
 194 {
 195         /*
 196          * On debug architectures prior to 7.1, when a watchpoint fires, the
 197          * only way to work out which watchpoint it was is by disassembling
 198          * the faulting instruction and working out the address of the memory
 199          * access.
 200          *
 201          * Furthermore, we can only do this if the watchpoint was precise
 202          * since imprecise watchpoints prevent us from calculating register
 203          * based addresses.
 204          *
 205          * Providing we have more than 1 breakpoint register, we only report
 206          * a single watchpoint register for the time being. This way, we always
 207          * know which watchpoint fired. In the future we can either add a
 208          * disassembler and address generation emulator, or we can insert a
 209          * check to see if the DFAR is set on watchpoint exception entry
 210          * [the ARM ARM states that the DFAR is UNKNOWN, but experience shows
 211          * that it is set on some implementations].
 212          */
 213         if (get_debug_arch() < ARM_DEBUG_ARCH_V7_1)
 214                 return 1;
 215
 216         return get_num_wrp_resources();
 217 }
 218
 219 /* Determine number of usable BRPs available. */
 220 static int get_num_brps(void)
 221 {
 222         int brps = get_num_brp_resources();
 223         return core_has_mismatch_brps() ? brps - 1 : brps;
 224 }
 225
 226 /*
 227  * In order to access the breakpoint/watchpoint control registers,
 228  * we must be running in debug monitor mode. Unfortunately, we can
 229  * be put into halting debug mode at any time by an external debugger
 230  * but there is nothing we can do to prevent that.
 231  */
 232 static int enable_monitor_mode(void)
 233 {
 234         u32 dscr;
 235         int ret = 0;
 236
 237         ARM_DBG_READ(c1, 0, dscr);
 238
 239         /* Ensure that halting mode is disabled. */
 240         if (WARN_ONCE(dscr & ARM_DSCR_HDBGEN,
 241                 "halting debug mode enabled. Unable to access hardware resources.\n")) {
 242                 ret = -EPERM;
 243                 goto out;
 244         }
 245
 246         /* If monitor mode is already enabled, just return. */
 247         if (dscr & ARM_DSCR_MDBGEN)
 248                 goto out;
 249
 250         /* Write to the corresponding DSCR. */
 251         switch (get_debug_arch()) {
 252         case ARM_DEBUG_ARCH_V6:
 253         case ARM_DEBUG_ARCH_V6_1:
 254                 ARM_DBG_WRITE(c1, 0, (dscr | ARM_DSCR_MDBGEN));
 255                 break;
 256         case ARM_DEBUG_ARCH_V7_ECP14:
 257         case ARM_DEBUG_ARCH_V7_1:
 258                 ARM_DBG_WRITE(c2, 2, (dscr | ARM_DSCR_MDBGEN));
 259                 break;
 260         default:
 261                 ret = -ENODEV;
 262                 goto out;
 263         }
 264
 265         /* Check that the write made it through. */
 266         ARM_DBG_READ(c1, 0, dscr);
 267         if (!(dscr & ARM_DSCR_MDBGEN))
 268                 ret = -EPERM;
 269
 270 out:
 271         return ret;
 272 }
 273
 274 int hw_breakpoint_slots(int type)
 275 {
 276         if (!debug_arch_supported())
 277                 return 0;
 278
 279         /*
 280          * We can be called early, so don't rely on
 281          * our static variables being initialised.
 282          */
 283         switch (type) {
 284         case TYPE_INST:
 285                 return get_num_brps();
 286         case TYPE_DATA:
 287                 return get_num_wrps();
 288         default:
 289                 pr_warning("unknown slot type: %d\n", type);
 290                 return 0;
 291         }
 292 }
 293
 294 /*
 295  * Check if 8-bit byte-address select is available.
 296  * This clobbers WRP 0.
 297  */
 298 static u8 get_max_wp_len(void)
 299 {
 300         u32 ctrl_reg;
 301         struct arch_hw_breakpoint_ctrl ctrl;
 302         u8 size = 4;
 303
 304         if (debug_arch < ARM_DEBUG_ARCH_V7_ECP14)
 305                 goto out;
 306
 307         memset(&ctrl, 0, sizeof(ctrl));
 308         ctrl.len = ARM_BREAKPOINT_LEN_8;
 309         ctrl_reg = encode_ctrl_reg(ctrl);
 310
 311         write_wb_reg(ARM_BASE_WVR, 0);
 312         write_wb_reg(ARM_BASE_WCR, ctrl_reg);
 313         if ((read_wb_reg(ARM_BASE_WCR) & ctrl_reg) == ctrl_reg)
 314                 size = 8;
 315
 316 out:
 317         return size;
 318 }
 319
 320 u8 arch_get_max_wp_len(void)
 321 {
 322         return max_watchpoint_len;
 323 }
 324
 325 /*
 326  * Install a perf counter breakpoint.
 327  */
 328 int arch_install_hw_breakpoint(struct perf_event *bp)
 329 {
 330         struct arch_hw_breakpoint *info = counter_arch_bp(bp);
 331         struct perf_event **slot, **slots;
 332         int i, max_slots, ctrl_base, val_base, ret = 0;
 333         u32 addr, ctrl;
 334
 335         /* Ensure that we are in monitor mode and halting mode is disabled. */
 336         ret = enable_monitor_mode();
 337         if (ret)
 338                 goto out;
 339
 340         addr = info->address;
 341         ctrl = encode_ctrl_reg(info->ctrl) | 0x1;
 342
 343         if (info->ctrl.type == ARM_BREAKPOINT_EXECUTE) {
 344                 /* Breakpoint */
 345                 ctrl_base = ARM_BASE_BCR;
 346                 val_base = ARM_BASE_BVR;
 347                 slots = (struct perf_event **)__get_cpu_var(bp_on_reg);
 348                 max_slots = core_num_brps;
 349         } else {
 350                 /* Watchpoint */
 351                 ctrl_base = ARM_BASE_WCR;
 352                 val_base = ARM_BASE_WVR;
 353                 slots = (struct perf_event **)__get_cpu_var(wp_on_reg);
 354                 max_slots = core_num_wrps;
 355         }
 356
 357         for (i = 0; i < max_slots; ++i) {
 358                 slot = &slots[i];
 359
 360                 if (!*slot) {
 361                         *slot = bp;
 362                         break;
 363                 }
 364         }
 365
 366         if (WARN_ONCE(i == max_slots, "Can't find any breakpoint slot\n")) {
 367                 ret = -EBUSY;
 368                 goto out;
 369         }
 370
 371         /* Override the breakpoint data with the step data. */
 372         if (info->step_ctrl.enabled) {
 373                 addr = info->trigger & ~0x3;
 374                 ctrl = encode_ctrl_reg(info->step_ctrl);
 375                 if (info->ctrl.type != ARM_BREAKPOINT_EXECUTE) {
 376                         i = 0;
 377                         ctrl_base = ARM_BASE_BCR + core_num_brps;
 378                         val_base = ARM_BASE_BVR + core_num_brps;
 379                 }
 380         }
 381
 382         /* Setup the address register. */
 383         write_wb_reg(val_base + i, addr);
 384
 385         /* Setup the control register. */
 386         write_wb_reg(ctrl_base + i, ctrl);
 387
 388 out:
 389         return ret;
 390 }
 391
 392 void arch_uninstall_hw_breakpoint(struct perf_event *bp)
 393 {
 394         struct arch_hw_breakpoint *info = counter_arch_bp(bp);
 395         struct perf_event **slot, **slots;
 396         int i, max_slots, base;
 397
 398         if (info->ctrl.type == ARM_BREAKPOINT_EXECUTE) {
 399                 /* Breakpoint */
 400                 base = ARM_BASE_BCR;
 401                 slots = (struct perf_event **)__get_cpu_var(bp_on_reg);
 402                 max_slots = core_num_brps;
 403         } else {
 404                 /* Watchpoint */
 405                 base = ARM_BASE_WCR;
 406                 slots = (struct perf_event **)__get_cpu_var(wp_on_reg);
 407                 max_slots = core_num_wrps;
 408         }
 409
 410         /* Remove the breakpoint. */
 411         for (i = 0; i < max_slots; ++i) {
 412                 slot = &slots[i];
 413
 414                 if (*slot == bp) {
 415                         *slot = NULL;
 416                         break;
 417                 }
 418         }
 419
 420         if (WARN_ONCE(i == max_slots, "Can't find any breakpoint slot\n"))
 421                 return;
 422
 423         /* Ensure that we disable the mismatch breakpoint. */
 424         if (info->ctrl.type != ARM_BREAKPOINT_EXECUTE &&
 425             info->step_ctrl.enabled) {
 426                 i = 0;
 427                 base = ARM_BASE_BCR + core_num_brps;
 428         }
 429
 430         /* Reset the control register. */
 431         write_wb_reg(base + i, 0);
 432 }
 433
 434 static int get_hbp_len(u8 hbp_len)
 435 {
 436         unsigned int len_in_bytes = 0;
 437
 438         switch (hbp_len) {
 439         case ARM_BREAKPOINT_LEN_1:
 440                 len_in_bytes = 1;
 441                 break;
 442         case ARM_BREAKPOINT_LEN_2:
 443                 len_in_bytes = 2;
 444                 break;
 445         case ARM_BREAKPOINT_LEN_4:
 446                 len_in_bytes = 4;
 447                 break;
 448         case ARM_BREAKPOINT_LEN_8:
 449                 len_in_bytes = 8;
 450                 break;
 451         }
 452
 453         return len_in_bytes;
 454 }
 455
 456 /*
 457  * Check whether bp virtual address is in kernel space.
 458  */
 459 int arch_check_bp_in_kernelspace(struct perf_event *bp)
 460 {
 461         unsigned int len;
 462         unsigned long va;
 463         struct arch_hw_breakpoint *info = counter_arch_bp(bp);
 464
 465         va = info->address;
 466         len = get_hbp_len(info->ctrl.len);
 467
 468         return (va >= TASK_SIZE) && ((va + len - 1) >= TASK_SIZE);
 469 }
 470
 471 /*
 472  * Extract generic type and length encodings from an arch_hw_breakpoint_ctrl.
 473  * Hopefully this will disappear when ptrace can bypass the conversion
 474  * to generic breakpoint descriptions.
 475  */
 476 int arch_bp_generic_fields(struct arch_hw_breakpoint_ctrl ctrl,
 477                            int *gen_len, int *gen_type)
 478 {
 479         /* Type */
 480         switch (ctrl.type) {
 481         case ARM_BREAKPOINT_EXECUTE:
 482                 *gen_type = HW_BREAKPOINT_X;
 483                 break;
 484         case ARM_BREAKPOINT_LOAD:
 485                 *gen_type = HW_BREAKPOINT_R;
 486                 break;
 487         case ARM_BREAKPOINT_STORE:
 488                 *gen_type = HW_BREAKPOINT_W;
 489                 break;
 490         case ARM_BREAKPOINT_LOAD | ARM_BREAKPOINT_STORE:
 491                 *gen_type = HW_BREAKPOINT_RW;
 492                 break;
 493         default:
 494                 return -EINVAL;
 495         }
 496
 497         /* Len */
 498         switch (ctrl.len) {
 499         case ARM_BREAKPOINT_LEN_1:
 500                 *gen_len = HW_BREAKPOINT_LEN_1;
 501                 break;
 502         case ARM_BREAKPOINT_LEN_2:
 503                 *gen_len = HW_BREAKPOINT_LEN_2;
 504                 break;
 505         case ARM_BREAKPOINT_LEN_4:
 506                 *gen_len = HW_BREAKPOINT_LEN_4;
 507                 break;
 508         case ARM_BREAKPOINT_LEN_8:
 509                 *gen_len = HW_BREAKPOINT_LEN_8;
 510                 break;
 511         default:
 512                 return -EINVAL;
 513         }
 514
 515         return 0;
 516 }
 517
 518 /*
 519  * Construct an arch_hw_breakpoint from a perf_event.
 520  */
 521 static int arch_build_bp_info(struct perf_event *bp)
 522 {
 523         struct arch_hw_breakpoint *info = counter_arch_bp(bp);
 524
 525         /* Type */
 526         switch (bp->attr.bp_type) {
 527         case HW_BREAKPOINT_X:
 528                 info->ctrl.type = ARM_BREAKPOINT_EXECUTE;
 529                 break;
 530         case HW_BREAKPOINT_R:
 531                 info->ctrl.type = ARM_BREAKPOINT_LOAD;
 532                 break;
 533         case HW_BREAKPOINT_W:
 534                 info->ctrl.type = ARM_BREAKPOINT_STORE;
 535                 break;
 536         case HW_BREAKPOINT_RW:
 537                 info->ctrl.type = ARM_BREAKPOINT_LOAD | ARM_BREAKPOINT_STORE;
 538                 break;
 539         default:
 540                 return -EINVAL;
 541         }
 542
 543         /* Len */
 544         switch (bp->attr.bp_len) {
 545         case HW_BREAKPOINT_LEN_1:
 546                 info->ctrl.len = ARM_BREAKPOINT_LEN_1;
 547                 break;
 548         case HW_BREAKPOINT_LEN_2:
 549                 info->ctrl.len = ARM_BREAKPOINT_LEN_2;
 550                 break;
 551         case HW_BREAKPOINT_LEN_4:
 552                 info->ctrl.len = ARM_BREAKPOINT_LEN_4;
 553                 break;
 554         case HW_BREAKPOINT_LEN_8:
 555                 info->ctrl.len = ARM_BREAKPOINT_LEN_8;
 556                 if ((info->ctrl.type != ARM_BREAKPOINT_EXECUTE)
 557                         && max_watchpoint_len >= 8)
 558                         break;
 559         default:
 560                 return -EINVAL;
 561         }
 562
 563         /*
 564          * Breakpoints must be of length 2 (thumb) or 4 (ARM) bytes.
 565          * Watchpoints can be of length 1, 2, 4 or 8 bytes if supported
 566          * by the hardware and must be aligned to the appropriate number of
 567          * bytes.
 568          */
 569         if (info->ctrl.type == ARM_BREAKPOINT_EXECUTE &&
 570             info->ctrl.len != ARM_BREAKPOINT_LEN_2 &&
 571             info->ctrl.len != ARM_BREAKPOINT_LEN_4)
 572                 return -EINVAL;
 573
 574         /* Address */
 575         info->address = bp->attr.bp_addr;
 576
 577         /* Privilege */
 578         info->ctrl.privilege = ARM_BREAKPOINT_USER;
 579         if (arch_check_bp_in_kernelspace(bp))
 580                 info->ctrl.privilege |= ARM_BREAKPOINT_PRIV;
 581
 582         /* Enabled? */
 583         info->ctrl.enabled = !bp->attr.disabled;
 584
 585         /* Mismatch */
 586         info->ctrl.mismatch = 0;
 587
 588         return 0;
 589 }
 590
 591 /*
 592  * Validate the arch-specific HW Breakpoint register settings.
 593  */
 594 int arch_validate_hwbkpt_settings(struct perf_event *bp)
 595 {
 596         struct arch_hw_breakpoint *info = counter_arch_bp(bp);
 597         int ret = 0;
 598         u32 offset, alignment_mask = 0x3;
 599
 600         /* Build the arch_hw_breakpoint. */
 601         ret = arch_build_bp_info(bp);
 602         if (ret)
 603                 goto out;
 604
 605         /* Check address alignment. */
 606         if (info->ctrl.len == ARM_BREAKPOINT_LEN_8)
 607                 alignment_mask = 0x7;
 608         offset = info->address & alignment_mask;
 609         switch (offset) {
 610         case 0:
 611                 /* Aligned */
 612                 break;
 613         case 1:
 614                 /* Allow single byte watchpoint. */
 615                 if (info->ctrl.len == ARM_BREAKPOINT_LEN_1)
 616                         break;
 617         case 2:
 618                 /* Allow halfword watchpoints and breakpoints. */
 619                 if (info->ctrl.len == ARM_BREAKPOINT_LEN_2)
 620                         break;
 621         default:
 622                 ret = -EINVAL;
 623                 goto out;
 624         }
 625
 626         info->address &= ~alignment_mask;
 627         info->ctrl.len <<= offset;
 628
 629         if (!bp->overflow_handler) {
 630                 /*
 631                  * Mismatch breakpoints are required for single-stepping
 632                  * breakpoints.
 633                  */
 634                 if (!core_has_mismatch_brps())
 635                         return -EINVAL;
 636
 637                 /* We don't allow mismatch breakpoints in kernel space. */
 638                 if (arch_check_bp_in_kernelspace(bp))
 639                         return -EPERM;
 640
 641                 /*
 642                  * Per-cpu breakpoints are not supported by our stepping
 643                  * mechanism.
 644                  */
 645                 if (!bp->hw.bp_target)
 646                         return -EINVAL;
 647
 648                 /*
 649                  * We only support specific access types if the fsr
 650                  * reports them.
 651                  */
 652                 if (!debug_exception_updates_fsr() &&
 653                     (info->ctrl.type == ARM_BREAKPOINT_LOAD ||
 654                      info->ctrl.type == ARM_BREAKPOINT_STORE))
 655                         return -EINVAL;
 656         }
 657
 658 out:
 659         return ret;
 660 }
 661
 662 /*
 663  * Enable/disable single-stepping over the breakpoint bp at address addr.
 664  */
 665 static void enable_single_step(struct perf_event *bp, u32 addr)
 666 {
 667         struct arch_hw_breakpoint *info = counter_arch_bp(bp);
 668
 669         arch_uninstall_hw_breakpoint(bp);
 670         info->step_ctrl.mismatch  = 1;
 671         info->step_ctrl.len       = ARM_BREAKPOINT_LEN_4;
 672         info->step_ctrl.type      = ARM_BREAKPOINT_EXECUTE;
 673         info->step_ctrl.privilege = info->ctrl.privilege;
 674         info->step_ctrl.enabled   = 1;
 675         info->trigger             = addr;
 676         arch_install_hw_breakpoint(bp);
 677 }
 678
 679 static void disable_single_step(struct perf_event *bp)
 680 {
 681         arch_uninstall_hw_breakpoint(bp);
 682         counter_arch_bp(bp)->step_ctrl.enabled = 0;
 683         arch_install_hw_breakpoint(bp);
 684 }
 685
 686 static void watchpoint_handler(unsigned long addr, unsigned int fsr,
 687                                struct pt_regs *regs)
 688 {
 689         int i, access;
 690         u32 val, ctrl_reg, alignment_mask;
 691         struct perf_event *wp, **slots;
 692         struct arch_hw_breakpoint *info;
 693         struct arch_hw_breakpoint_ctrl ctrl;
 694
 695         slots = (struct perf_event **)__get_cpu_var(wp_on_reg);
 696
 697         for (i = 0; i < core_num_wrps; ++i) {
 698                 rcu_read_lock();
 699
 700                 wp = slots[i];
 701
 702                 if (wp == NULL)
 703                         goto unlock;
 704
 705                 info = counter_arch_bp(wp);
 706                 /*
 707                  * The DFAR is an unknown value on debug architectures prior
 708                  * to 7.1. Since we only allow a single watchpoint on these
 709                  * older CPUs, we can set the trigger to the lowest possible
 710                  * faulting address.
 711                  */
 712                 if (debug_arch < ARM_DEBUG_ARCH_V7_1) {
 713                         BUG_ON(i > 0);
 714                         info->trigger = wp->attr.bp_addr;
 715                 } else {
 716                         if (info->ctrl.len == ARM_BREAKPOINT_LEN_8)
 717                                 alignment_mask = 0x7;
 718                         else
 719                                 alignment_mask = 0x3;
 720
 721                         /* Check if the watchpoint value matches. */
 722                         val = read_wb_reg(ARM_BASE_WVR + i);
 723                         if (val != (addr & ~alignment_mask))
 724                                 goto unlock;
 725
 726                         /* Possible match, check the byte address select. */
 727                         ctrl_reg = read_wb_reg(ARM_BASE_WCR + i);
 728                         decode_ctrl_reg(ctrl_reg, &ctrl);
 729                         if (!((1 << (addr & alignment_mask)) & ctrl.len))
 730                                 goto unlock;
 731
 732                         /* Check that the access type matches. */
 733                         if (debug_exception_updates_fsr()) {
 734                                 access = (fsr & ARM_FSR_ACCESS_MASK) ?
 735                                           HW_BREAKPOINT_W : HW_BREAKPOINT_R;
 736                                 if (!(access & hw_breakpoint_type(wp)))
 737                                         goto unlock;
 738                         }
 739
 740                         /* We have a winner. */
 741                         info->trigger = addr;
 742                 }
 743
 744                 pr_debug("watchpoint fired: address = 0x%x\n", info->trigger);
 745                 perf_bp_event(wp, regs);
 746
 747                 /*
 748                  * If no overflow handler is present, insert a temporary
 749                  * mismatch breakpoint so we can single-step over the
 750                  * watchpoint trigger.
 751                  */
 752                 if (!wp->overflow_handler)
 753                         enable_single_step(wp, instruction_pointer(regs));
 754
 755 unlock:
 756                 rcu_read_unlock();
 757         }
 758 }
 759
 760 static void watchpoint_single_step_handler(unsigned long pc)
 761 {
 762         int i;
 763         struct perf_event *wp, **slots;
 764         struct arch_hw_breakpoint *info;
 765
 766         slots = (struct perf_event **)__get_cpu_var(wp_on_reg);
 767
 768         for (i = 0; i < core_num_wrps; ++i) {
 769                 rcu_read_lock();
 770
 771                 wp = slots[i];
 772
 773                 if (wp == NULL)
 774                         goto unlock;
 775
 776                 info = counter_arch_bp(wp);
 777                 if (!info->step_ctrl.enabled)
 778                         goto unlock;
 779
 780                 /*
 781                  * Restore the original watchpoint if we've completed the
 782                  * single-step.
 783                  */
 784                 if (info->trigger != pc)
 785                         disable_single_step(wp);
 786
 787 unlock:
 788                 rcu_read_unlock();
 789         }
 790 }
 791
 792 static void breakpoint_handler(unsigned long unknown, struct pt_regs *regs)
 793 {
 794         int i;
 795         u32 ctrl_reg, val, addr;
 796         struct perf_event *bp, **slots;
 797         struct arch_hw_breakpoint *info;
 798         struct arch_hw_breakpoint_ctrl ctrl;
 799
 800         slots = (struct perf_event **)__get_cpu_var(bp_on_reg);
 801
 802         /* The exception entry code places the amended lr in the PC. */
 803         addr = regs->ARM_pc;
 804
 805         /* Check the currently installed breakpoints first. */
 806         for (i = 0; i < core_num_brps; ++i) {
 807                 rcu_read_lock();
 808
 809                 bp = slots[i];
 810
 811                 if (bp == NULL)
 812                         goto unlock;
 813
 814                 info = counter_arch_bp(bp);
 815
 816                 /* Check if the breakpoint value matches. */
 817                 val = read_wb_reg(ARM_BASE_BVR + i);
 818                 if (val != (addr & ~0x3))
 819                         goto mismatch;
 820
 821                 /* Possible match, check the byte address select to confirm. */
 822                 ctrl_reg = read_wb_reg(ARM_BASE_BCR + i);
 823                 decode_ctrl_reg(ctrl_reg, &ctrl);
 824                 if ((1 << (addr & 0x3)) & ctrl.len) {
 825                         info->trigger = addr;
 826                         pr_debug("breakpoint fired: address = 0x%x\n", addr);
 827                         perf_bp_event(bp, regs);
 828                         if (!bp->overflow_handler)
 829                                 enable_single_step(bp, addr);
 830                         goto unlock;
 831                 }
 832
 833 mismatch:
 834                 /* If we're stepping a breakpoint, it can now be restored. */
 835                 if (info->step_ctrl.enabled)
 836                         disable_single_step(bp);
 837 unlock:
 838                 rcu_read_unlock();
 839         }
 840
 841         /* Handle any pending watchpoint single-step breakpoints. */
 842         watchpoint_single_step_handler(addr);
 843 }
 844
 845 /*
 846  * Called from either the Data Abort Handler [watchpoint] or the
 847  * Prefetch Abort Handler [breakpoint] with interrupts disabled.
 848  */
 849 static int hw_breakpoint_pending(unsigned long addr, unsigned int fsr,
 850                                  struct pt_regs *regs)
 851 {
 852         int ret = 0;
 853         u32 dscr;
 854
 855         preempt_disable();
 856
 857         if (interrupts_enabled(regs))
 858                 local_irq_enable();
 859
 860         /* We only handle watchpoints and hardware breakpoints. */
 861         ARM_DBG_READ(c1, 0, dscr);
 862
 863         /* Perform perf callbacks. */
 864         switch (ARM_DSCR_MOE(dscr)) {
 865         case ARM_ENTRY_BREAKPOINT:
 866                 breakpoint_handler(addr, regs);
 867                 break;
 868         case ARM_ENTRY_ASYNC_WATCHPOINT:
 869                 WARN(1, "Asynchronous watchpoint exception taken. Debugging results may be unreliable\n");
 870         case ARM_ENTRY_SYNC_WATCHPOINT:
 871                 watchpoint_handler(addr, fsr, regs);
 872                 break;
 873         default:
 874                 ret = 1; /* Unhandled fault. */
 875         }
 876
 877         preempt_enable();
 878
 879         return ret;
 880 }
 881
 882 /*
 883  * One-time initialisation.
 884  */
 885 static cpumask_t debug_err_mask;
 886
 887 static int debug_reg_trap(struct pt_regs *regs, unsigned int instr)
 888 {
 889         int cpu = smp_processor_id();
 890
 891         pr_warning("Debug register access (0x%x) caused undefined instruction on CPU %d\n",
 892                    instr, cpu);
 893
 894         /* Set the error flag for this CPU and skip the faulting instruction. */
 895         cpumask_set_cpu(cpu, &debug_err_mask);
 896         instruction_pointer(regs) += 4;
 897         return 0;
 898 }
 899
 900 static struct undef_hook debug_reg_hook = {
 901         .instr_mask     = 0x0fe80f10,
 902         .instr_val      = 0x0e000e10,
 903         .fn             = debug_reg_trap,
 904 };
 905
 906 static void reset_ctrl_regs(void *unused)
 907 {
 908         int i, raw_num_brps, err = 0, cpu = smp_processor_id();
 909         u32 dbg_power;
 910
 911         /*
 912          * v7 debug contains save and restore registers so that debug state
 913          * can be maintained across low-power modes without leaving the debug
 914          * logic powered up. It is IMPLEMENTATION DEFINED whether we can access
 915          * the debug registers out of reset, so we must unlock the OS Lock
 916          * Access Register to avoid taking undefined instruction exceptions
 917          * later on.
 918          */
 919         switch (debug_arch) {
 920         case ARM_DEBUG_ARCH_V6:
 921         case ARM_DEBUG_ARCH_V6_1:
 922                 /* ARMv6 cores just need to reset the registers. */
 923                 goto reset_regs;
 924         case ARM_DEBUG_ARCH_V7_ECP14:
 925                 /*
 926                  * Ensure sticky power-down is clear (i.e. debug logic is
 927                  * powered up).
 928                  */
 929                 asm volatile("mrc p14, 0, %0, c1, c5, 4" : "=r" (dbg_power));
 930                 if ((dbg_power & 0x1) == 0)
 931                         err = -EPERM;
 932                 break;
 933         case ARM_DEBUG_ARCH_V7_1:
 934                 /*
 935                  * Ensure the OS double lock is clear.
 936                  */
 937                 asm volatile("mrc p14, 0, %0, c1, c3, 4" : "=r" (dbg_power));
 938                 if ((dbg_power & 0x1) == 1)
 939                         err = -EPERM;
 940                 break;
 941         }
 942
 943         if (err) {
 944                 pr_warning("CPU %d debug is powered down!\n", cpu);
 945                 cpumask_or(&debug_err_mask, &debug_err_mask, cpumask_of(cpu));
 946                 return;
 947         }
 948
 949         /*
 950          * Unconditionally clear the lock by writing a value
 951          * other than 0xC5ACCE55 to the access register.
 952          */
 953         asm volatile("mcr p14, 0, %0, c1, c0, 4" : : "r" (0));
 954         isb();
 955
 956         /*
 957          * Clear any configured vector-catch events before
 958          * enabling monitor mode.
 959          */
 960         asm volatile("mcr p14, 0, %0, c0, c7, 0" : : "r" (0));
 961         isb();
 962
 963 reset_regs:
 964         if (enable_monitor_mode())
 965                 return;
 966
 967         /* We must also reset any reserved registers. */
 968         raw_num_brps = get_num_brp_resources();
 969         for (i = 0; i < raw_num_brps; ++i) {
 970                 write_wb_reg(ARM_BASE_BCR + i, 0UL);
 971                 write_wb_reg(ARM_BASE_BVR + i, 0UL);
 972         }
 973
 974         for (i = 0; i < core_num_wrps; ++i) {
 975                 write_wb_reg(ARM_BASE_WCR + i, 0UL);
 976                 write_wb_reg(ARM_BASE_WVR + i, 0UL);
 977         }
 978 }
 979
 980 static int __cpuinit dbg_reset_notify(struct notifier_block *self,
 981                                       unsigned long action, void *cpu)
 982 {
 983         if (action == CPU_ONLINE)
 984                 smp_call_function_single((int)cpu, reset_ctrl_regs, NULL, 1);
 985
 986         return NOTIFY_OK;
 987 }
 988
 989 static struct notifier_block __cpuinitdata dbg_reset_nb = {
 990         .notifier_call = dbg_reset_notify,
 991 };
 992
 993 static int __init arch_hw_breakpoint_init(void)
 994 {
 995         u32 dscr;
 996
 997         debug_arch = get_debug_arch();
 998
 999         if (!debug_arch_supported()) {
1000                 pr_info("debug architecture 0x%x unsupported.\n", debug_arch);
1001                 return 0;
1002         }
1003
1004         /*
1005          * Scorpion CPUs (at least those in APQ8060) seem to set DBGPRSR.SPD
1006          * whenever a WFI is issued, even if the core is not powered down, in
1007          * violation of the architecture.  When DBGPRSR.SPD is set, accesses to
1008          * breakpoint and watchpoint registers are treated as undefined, so
1009          * this results in boot time and runtime failures when these are
1010          * accessed and we unexpectedly take a trap.
1011          *
1012          * It's not clear if/how this can be worked around, so we blacklist
1013          * Scorpion CPUs to avoid these issues.
1014         */
1015         if ((read_cpuid_id() & 0xff00fff0) == ARM_CPU_PART_SCORPION) {
1016                 pr_info("Scorpion CPU detected. Hardware breakpoints and watchpoints disabled\n");
1017                 return 0;
1018         }
1019
1020         /* Determine how many BRPs/WRPs are available. */
1021         core_num_brps = get_num_brps();
1022         core_num_wrps = get_num_wrps();
1023
1024         /*
1025          * We need to tread carefully here because DBGSWENABLE may be
1026          * driven low on this core and there isn't an architected way to
1027          * determine that.
1028          */
1029         register_undef_hook(&debug_reg_hook);
1030
1031         /*
1032          * Reset the breakpoint resources. We assume that a halting
1033          * debugger will leave the world in a nice state for us.
1034          */
1035         on_each_cpu(reset_ctrl_regs, NULL, 1);
1036         unregister_undef_hook(&debug_reg_hook);
1037         if (!cpumask_empty(&debug_err_mask)) {
1038                 core_num_brps = 0;
1039                 core_num_wrps = 0;
1040                 return 0;
1041         }
1042
1043         pr_info("found %d " "%s" "breakpoint and %d watchpoint registers.\n",
1044                 core_num_brps, core_has_mismatch_brps() ? "(+1 reserved) " :
1045                 "", core_num_wrps);
1046
1047         ARM_DBG_READ(c1, 0, dscr);
1048         if (dscr & ARM_DSCR_HDBGEN) {
1049                 max_watchpoint_len = 4;
1050                 pr_warning("halting debug mode enabled. Assuming maximum watchpoint size of %u bytes.\n",
1051                            max_watchpoint_len);
1052         } else {
1053                 /* Work out the maximum supported watchpoint length. */
1054                 max_watchpoint_len = get_max_wp_len();
1055                 pr_info("maximum watchpoint size is %u bytes.\n",
1056                                 max_watchpoint_len);
1057         }
1058
1059         /* Register debug fault handler. */
1060         hook_fault_code(2, hw_breakpoint_pending, SIGTRAP, TRAP_HWBKPT,
1061                         "watchpoint debug exception");
1062         hook_ifault_code(2, hw_breakpoint_pending, SIGTRAP, TRAP_HWBKPT,
1063                         "breakpoint debug exception");
1064
1065         /* Register hotplug notifier. */
1066         register_cpu_notifier(&dbg_reset_nb);
1067         return 0;
1068 }
1069 arch_initcall(arch_hw_breakpoint_init);
1070
1071 void hw_breakpoint_pmu_read(struct perf_event *bp)
1072 {
1073 }
1074
1075 /*
1076  * Dummy function to register with die_notifier.
1077  */
1078 int hw_breakpoint_exceptions_notify(struct notifier_block *unused,
1079                                         unsigned long val, void *data)
1080 {
1081         return NOTIFY_DONE;
1082 }