arch/arm/kernel/entry-armv.S

   1 /*
   2  *  linux/arch/arm/kernel/entry-armv.S
   3  *
   4  *  Copyright (C) 1996,1997,1998 Russell King.
   5  *  ARM700 fix by Matthew Godbolt (linux-user@willothewisp.demon.co.uk)
   6  *  nommu support by Hyok S. Choi (hyok.choi@samsung.com)
   7  *
   8  * This program is free software; you can redistribute it and/or modify
   9  * it under the terms of the GNU General Public License version 2 as
  10  * published by the Free Software Foundation.
  11  *
  12  *  Low-level vector interface routines
  13  *
  14  *  Note:  there is a StrongARM bug in the STMIA rn, {regs}^ instruction that causes
  15  *  it to save wrong values...  Be aware!
  16  */
  17
  18 #include <asm/memory.h>
  19 #include <asm/glue.h>
  20 #include <asm/vfpmacros.h>
  21 #include <asm/arch/entry-macro.S>
  22 #include <asm/thread_notify.h>
  23
  24 #include "entry-header.S"
  25
  26 /*
  27  * Interrupt handling.  Preserves r7, r8, r9
  28  */
  29         .macro  irq_handler
  30 1:      get_irqnr_and_base r0, r6, r5, lr
  31         movne   r1, sp
  32         @
  33         @ routine called with r0 = irq number, r1 = struct pt_regs *
  34         @
  35         adrne   lr, 1b
  36         bne     asm_do_IRQ
  37
  38 #ifdef CONFIG_SMP
  39         /*
  40          * XXX
  41          *
  42          * this macro assumes that irqstat (r6) and base (r5) are
  43          * preserved from get_irqnr_and_base above
  44          */
  45         test_for_ipi r0, r6, r5, lr
  46         movne   r0, sp
  47         adrne   lr, 1b
  48         bne     do_IPI
  49
  50 #ifdef CONFIG_LOCAL_TIMERS
  51         test_for_ltirq r0, r6, r5, lr
  52         movne   r0, sp
  53         adrne   lr, 1b
  54         bne     do_local_timer
  55 #endif
  56 #endif
  57
  58         .endm
  59
  60 /*
  61  * Invalid mode handlers
  62  */
  63         .macro  inv_entry, reason
  64         sub     sp, sp, #S_FRAME_SIZE
  65         stmib   sp, {r1 - lr}
  66         mov     r1, #\reason
  67         .endm
  68
  69 __pabt_invalid:
  70         inv_entry BAD_PREFETCH
  71         b       common_invalid
  72
  73 __dabt_invalid:
  74         inv_entry BAD_DATA
  75         b       common_invalid
  76
  77 __irq_invalid:
  78         inv_entry BAD_IRQ
  79         b       common_invalid
  80
  81 __und_invalid:
  82         inv_entry BAD_UNDEFINSTR
  83
  84         @
  85         @ XXX fall through to common_invalid
  86         @
  87
  88 @
  89 @ common_invalid - generic code for failed exception (re-entrant version of handlers)
  90 @
  91 common_invalid:
  92         zero_fp
  93
  94         ldmia   r0, {r4 - r6}
  95         add     r0, sp, #S_PC           @ here for interlock avoidance
  96         mov     r7, #-1                 @  ""   ""    ""        ""
  97         str     r4, [sp]                @ save preserved r0
  98         stmia   r0, {r5 - r7}           @ lr_<exception>,
  99                                         @ cpsr_<exception>, "old_r0"
 100
 101         mov     r0, sp
 102         and     r2, r6, #0x1f
 103         b       bad_mode
 104
 105 /*
 106  * SVC mode handlers
 107  */
 108
 109 #if defined(CONFIG_AEABI) && (__LINUX_ARM_ARCH__ >= 5)
 110 #define SPFIX(code...) code
 111 #else
 112 #define SPFIX(code...)
 113 #endif
 114
 115         .macro  svc_entry
 116         sub     sp, sp, #S_FRAME_SIZE
 117  SPFIX( tst     sp, #4          )
 118  SPFIX( bicne   sp, sp, #4      )
 119         stmib   sp, {r1 - r12}
 120
 121         ldmia   r0, {r1 - r3}
 122         add     r5, sp, #S_SP           @ here for interlock avoidance
 123         mov     r4, #-1                 @  ""  ""      ""       ""
 124         add     r0, sp, #S_FRAME_SIZE   @  ""  ""      ""       ""
 125  SPFIX( addne   r0, r0, #4      )
 126         str     r1, [sp]                @ save the "real" r0 copied
 127                                         @ from the exception stack
 128
 129         mov     r1, lr
 130
 131         @
 132         @ We are now ready to fill in the remaining blanks on the stack:
 133         @
 134         @  r0 - sp_svc
 135         @  r1 - lr_svc
 136         @  r2 - lr_<exception>, already fixed up for correct return/restart
 137         @  r3 - spsr_<exception>
 138         @  r4 - orig_r0 (see pt_regs definition in ptrace.h)
 139         @
 140         stmia   r5, {r0 - r4}
 141         .endm
 142
 143         .align  5
 144 __dabt_svc:
 145         svc_entry
 146
 147         @
 148         @ get ready to re-enable interrupts if appropriate
 149         @
 150         mrs     r9, cpsr
 151         tst     r3, #PSR_I_BIT
 152         biceq   r9, r9, #PSR_I_BIT
 153
 154         @
 155         @ Call the processor-specific abort handler:
 156         @
 157         @  r2 - aborted context pc
 158         @  r3 - aborted context cpsr
 159         @
 160         @ The abort handler must return the aborted address in r0, and
 161         @ the fault status register in r1.  r9 must be preserved.
 162         @
 163 #ifdef MULTI_ABORT
 164         ldr     r4, .LCprocfns
 165         mov     lr, pc
 166         ldr     pc, [r4]
 167 #else
 168         bl      CPU_ABORT_HANDLER
 169 #endif
 170
 171         @
 172         @ set desired IRQ state, then call main handler
 173         @
 174         msr     cpsr_c, r9
 175         mov     r2, sp
 176         bl      do_DataAbort
 177
 178         @
 179         @ IRQs off again before pulling preserved data off the stack
 180         @
 181         disable_irq
 182
 183         @
 184         @ restore SPSR and restart the instruction
 185         @
 186         ldr     r0, [sp, #S_PSR]
 187         msr     spsr_cxsf, r0
 188         ldmia   sp, {r0 - pc}^                  @ load r0 - pc, cpsr
 189
 190         .align  5
 191 __irq_svc:
 192         svc_entry
 193
 194 #ifdef CONFIG_PREEMPT
 195         get_thread_info tsk
 196         ldr     r8, [tsk, #TI_PREEMPT]          @ get preempt count
 197         add     r7, r8, #1                      @ increment it
 198         str     r7, [tsk, #TI_PREEMPT]
 199 #endif
 200
 201         irq_handler
 202 #ifdef CONFIG_PREEMPT
 203         ldr     r0, [tsk, #TI_FLAGS]            @ get flags
 204         tst     r0, #_TIF_NEED_RESCHED
 205         blne    svc_preempt
 206 preempt_return:
 207         ldr     r0, [tsk, #TI_PREEMPT]          @ read preempt value
 208         str     r8, [tsk, #TI_PREEMPT]          @ restore preempt count
 209         teq     r0, r7
 210         strne   r0, [r0, -r0]                   @ bug()
 211 #endif
 212         ldr     r0, [sp, #S_PSR]                @ irqs are already disabled
 213         msr     spsr_cxsf, r0
 214         ldmia   sp, {r0 - pc}^                  @ load r0 - pc, cpsr
 215
 216         .ltorg
 217
 218 #ifdef CONFIG_PREEMPT
 219 svc_preempt:
 220         teq     r8, #0                          @ was preempt count = 0
 221         ldreq   r6, .LCirq_stat
 222         movne   pc, lr                          @ no
 223         ldr     r0, [r6, #4]                    @ local_irq_count
 224         ldr     r1, [r6, #8]                    @ local_bh_count
 225         adds    r0, r0, r1
 226         movne   pc, lr
 227         mov     r7, #0                          @ preempt_schedule_irq
 228         str     r7, [tsk, #TI_PREEMPT]          @ expects preempt_count == 0
 229 1:      bl      preempt_schedule_irq            @ irq en/disable is done inside
 230         ldr     r0, [tsk, #TI_FLAGS]            @ get new tasks TI_FLAGS
 231         tst     r0, #_TIF_NEED_RESCHED
 232         beq     preempt_return                  @ go again
 233         b       1b
 234 #endif
 235
 236         .align  5
 237 __und_svc:
 238         svc_entry
 239
 240         @
 241         @ call emulation code, which returns using r9 if it has emulated
 242         @ the instruction, or the more conventional lr if we are to treat
 243         @ this as a real undefined instruction
 244         @
 245         @  r0 - instruction
 246         @
 247         ldr     r0, [r2, #-4]
 248         adr     r9, 1f
 249         bl      call_fpe
 250
 251         mov     r0, sp                          @ struct pt_regs *regs
 252         bl      do_undefinstr
 253
 254         @
 255         @ IRQs off again before pulling preserved data off the stack
 256         @
 257 1:      disable_irq
 258
 259         @
 260         @ restore SPSR and restart the instruction
 261         @
 262         ldr     lr, [sp, #S_PSR]                @ Get SVC cpsr
 263         msr     spsr_cxsf, lr
 264         ldmia   sp, {r0 - pc}^                  @ Restore SVC registers
 265
 266         .align  5
 267 __pabt_svc:
 268         svc_entry
 269
 270         @
 271         @ re-enable interrupts if appropriate
 272         @
 273         mrs     r9, cpsr
 274         tst     r3, #PSR_I_BIT
 275         biceq   r9, r9, #PSR_I_BIT
 276         msr     cpsr_c, r9
 277
 278         @
 279         @ set args, then call main handler
 280         @
 281         @  r0 - address of faulting instruction
 282         @  r1 - pointer to registers on stack
 283         @
 284         mov     r0, r2                          @ address (pc)
 285         mov     r1, sp                          @ regs
 286         bl      do_PrefetchAbort                @ call abort handler
 287
 288         @
 289         @ IRQs off again before pulling preserved data off the stack
 290         @
 291         disable_irq
 292
 293         @
 294         @ restore SPSR and restart the instruction
 295         @
 296         ldr     r0, [sp, #S_PSR]
 297         msr     spsr_cxsf, r0
 298         ldmia   sp, {r0 - pc}^                  @ load r0 - pc, cpsr
 299
 300         .align  5
 301 .LCcralign:
 302         .word   cr_alignment
 303 #ifdef MULTI_ABORT
 304 .LCprocfns:
 305         .word   processor
 306 #endif
 307 .LCfp:
 308         .word   fp_enter
 309 #ifdef CONFIG_PREEMPT
 310 .LCirq_stat:
 311         .word   irq_stat
 312 #endif
 313
 314 /*
 315  * User mode handlers
 316  *
 317  * EABI note: sp_svc is always 64-bit aligned here, so should S_FRAME_SIZE
 318  */
 319
 320 #if defined(CONFIG_AEABI) && (__LINUX_ARM_ARCH__ >= 5) && (S_FRAME_SIZE & 7)
 321 #error "sizeof(struct pt_regs) must be a multiple of 8"
 322 #endif
 323
 324         .macro  usr_entry
 325         sub     sp, sp, #S_FRAME_SIZE
 326         stmib   sp, {r1 - r12}
 327
 328         ldmia   r0, {r1 - r3}
 329         add     r0, sp, #S_PC           @ here for interlock avoidance
 330         mov     r4, #-1                 @  ""  ""     ""        ""
 331
 332         str     r1, [sp]                @ save the "real" r0 copied
 333                                         @ from the exception stack
 334
 335 #if __LINUX_ARM_ARCH__ < 6 && !defined(CONFIG_NEEDS_SYSCALL_FOR_CMPXCHG)
 336 #ifndef CONFIG_MMU
 337 #warning "NPTL on non MMU needs fixing"
 338 #else
 339         @ make sure our user space atomic helper is aborted
 340         cmp     r2, #TASK_SIZE
 341         bichs   r3, r3, #PSR_Z_BIT
 342 #endif
 343 #endif
 344
 345         @
 346         @ We are now ready to fill in the remaining blanks on the stack:
 347         @
 348         @  r2 - lr_<exception>, already fixed up for correct return/restart
 349         @  r3 - spsr_<exception>
 350         @  r4 - orig_r0 (see pt_regs definition in ptrace.h)
 351         @
 352         @ Also, separately save sp_usr and lr_usr
 353         @
 354         stmia   r0, {r2 - r4}
 355         stmdb   r0, {sp, lr}^
 356
 357         @
 358         @ Enable the alignment trap while in kernel mode
 359         @
 360         alignment_trap r0
 361
 362         @
 363         @ Clear FP to mark the first stack frame
 364         @
 365         zero_fp
 366         .endm
 367
 368         .align  5
 369 __dabt_usr:
 370         usr_entry
 371
 372         @
 373         @ Call the processor-specific abort handler:
 374         @
 375         @  r2 - aborted context pc
 376         @  r3 - aborted context cpsr
 377         @
 378         @ The abort handler must return the aborted address in r0, and
 379         @ the fault status register in r1.
 380         @
 381 #ifdef MULTI_ABORT
 382         ldr     r4, .LCprocfns
 383         mov     lr, pc
 384         ldr     pc, [r4]
 385 #else
 386         bl      CPU_ABORT_HANDLER
 387 #endif
 388
 389         @
 390         @ IRQs on, then call the main handler
 391         @
 392         enable_irq
 393         mov     r2, sp
 394         adr     lr, ret_from_exception
 395         b       do_DataAbort
 396
 397         .align  5
 398 __irq_usr:
 399         usr_entry
 400
 401         get_thread_info tsk
 402 #ifdef CONFIG_PREEMPT
 403         ldr     r8, [tsk, #TI_PREEMPT]          @ get preempt count
 404         add     r7, r8, #1                      @ increment it
 405         str     r7, [tsk, #TI_PREEMPT]
 406 #endif
 407
 408         irq_handler
 409 #ifdef CONFIG_PREEMPT
 410         ldr     r0, [tsk, #TI_PREEMPT]
 411         str     r8, [tsk, #TI_PREEMPT]
 412         teq     r0, r7
 413         strne   r0, [r0, -r0]
 414 #endif
 415
 416         mov     why, #0
 417         b       ret_to_user
 418
 419         .ltorg
 420
 421         .align  5
 422 __und_usr:
 423         usr_entry
 424
 425         tst     r3, #PSR_T_BIT                  @ Thumb mode?
 426         bne     fpundefinstr                    @ ignore FP
 427         sub     r4, r2, #4
 428
 429         @
 430         @ fall through to the emulation code, which returns using r9 if
 431         @ it has emulated the instruction, or the more conventional lr
 432         @ if we are to treat this as a real undefined instruction
 433         @
 434         @  r0 - instruction
 435         @
 436 1:      ldrt    r0, [r4]
 437         adr     r9, ret_from_exception
 438         adr     lr, fpundefinstr
 439         @
 440         @ fallthrough to call_fpe
 441         @
 442
 443 /*
 444  * The out of line fixup for the ldrt above.
 445  */
 446         .section .fixup, "ax"
 447 2:      mov     pc, r9
 448         .previous
 449         .section __ex_table,"a"
 450         .long   1b, 2b
 451         .previous
 452
 453 /*
 454  * Check whether the instruction is a co-processor instruction.
 455  * If yes, we need to call the relevant co-processor handler.
 456  *
 457  * Note that we don't do a full check here for the co-processor
 458  * instructions; all instructions with bit 27 set are well
 459  * defined.  The only instructions that should fault are the
 460  * co-processor instructions.  However, we have to watch out
 461  * for the ARM6/ARM7 SWI bug.
 462  *
 463  * Emulators may wish to make use of the following registers:
 464  *  r0  = instruction opcode.
 465  *  r2  = PC+4
 466  *  r10 = this threads thread_info structure.
 467  */
 468 call_fpe:
 469         tst     r0, #0x08000000                 @ only CDP/CPRT/LDC/STC have bit 27
 470 #if defined(CONFIG_CPU_ARM610) || defined(CONFIG_CPU_ARM710)
 471         and     r8, r0, #0x0f000000             @ mask out op-code bits
 472         teqne   r8, #0x0f000000                 @ SWI (ARM6/7 bug)?
 473 #endif
 474         moveq   pc, lr
 475         get_thread_info r10                     @ get current thread
 476         and     r8, r0, #0x00000f00             @ mask out CP number
 477         mov     r7, #1
 478         add     r6, r10, #TI_USED_CP
 479         strb    r7, [r6, r8, lsr #8]            @ set appropriate used_cp[]
 480 #ifdef CONFIG_IWMMXT
 481         @ Test if we need to give access to iWMMXt coprocessors
 482         ldr     r5, [r10, #TI_FLAGS]
 483         rsbs    r7, r8, #(1 << 8)               @ CP 0 or 1 only
 484         movcss  r7, r5, lsr #(TIF_USING_IWMMXT + 1)
 485         bcs     iwmmxt_task_enable
 486 #endif
 487         add     pc, pc, r8, lsr #6
 488         mov     r0, r0
 489
 490         mov     pc, lr                          @ CP#0
 491         b       do_fpe                          @ CP#1 (FPE)
 492         b       do_fpe                          @ CP#2 (FPE)
 493         mov     pc, lr                          @ CP#3
 494 #ifdef CONFIG_CRUNCH
 495         b       crunch_task_enable              @ CP#4 (MaverickCrunch)
 496         b       crunch_task_enable              @ CP#5 (MaverickCrunch)
 497         b       crunch_task_enable              @ CP#6 (MaverickCrunch)
 498 #else
 499         mov     pc, lr                          @ CP#4
 500         mov     pc, lr                          @ CP#5
 501         mov     pc, lr                          @ CP#6
 502 #endif
 503         mov     pc, lr                          @ CP#7
 504         mov     pc, lr                          @ CP#8
 505         mov     pc, lr                          @ CP#9
 506 #ifdef CONFIG_VFP
 507         b       do_vfp                          @ CP#10 (VFP)
 508         b       do_vfp                          @ CP#11 (VFP)
 509 #else
 510         mov     pc, lr                          @ CP#10 (VFP)
 511         mov     pc, lr                          @ CP#11 (VFP)
 512 #endif
 513         mov     pc, lr                          @ CP#12
 514         mov     pc, lr                          @ CP#13
 515         mov     pc, lr                          @ CP#14 (Debug)
 516         mov     pc, lr                          @ CP#15 (Control)
 517
 518 do_fpe:
 519         enable_irq
 520         ldr     r4, .LCfp
 521         add     r10, r10, #TI_FPSTATE           @ r10 = workspace
 522         ldr     pc, [r4]                        @ Call FP module USR entry point
 523
 524 /*
 525  * The FP module is called with these registers set:
 526  *  r0  = instruction
 527  *  r2  = PC+4
 528  *  r9  = normal "successful" return address
 529  *  r10 = FP workspace
 530  *  lr  = unrecognised FP instruction return address
 531  */
 532
 533         .data
 534 ENTRY(fp_enter)
 535         .word   fpundefinstr
 536         .text
 537
 538 fpundefinstr:
 539         mov     r0, sp
 540         adr     lr, ret_from_exception
 541         b       do_undefinstr
 542
 543         .align  5
 544 __pabt_usr:
 545         usr_entry
 546
 547         enable_irq                              @ Enable interrupts
 548         mov     r0, r2                          @ address (pc)
 549         mov     r1, sp                          @ regs
 550         bl      do_PrefetchAbort                @ call abort handler
 551         /* fall through */
 552 /*
 553  * This is the return code to user mode for abort handlers
 554  */
 555 ENTRY(ret_from_exception)
 556         get_thread_info tsk
 557         mov     why, #0
 558         b       ret_to_user
 559
 560 /*
 561  * Register switch for ARMv3 and ARMv4 processors
 562  * r0 = previous task_struct, r1 = previous thread_info, r2 = next thread_info
 563  * previous and next are guaranteed not to be the same.
 564  */
 565 ENTRY(__switch_to)
 566         add     ip, r1, #TI_CPU_SAVE
 567         ldr     r3, [r2, #TI_TP_VALUE]
 568         stmia   ip!, {r4 - sl, fp, sp, lr}      @ Store most regs on stack
 569 #ifdef CONFIG_MMU
 570         ldr     r6, [r2, #TI_CPU_DOMAIN]
 571 #endif
 572 #if __LINUX_ARM_ARCH__ >= 6
 573 #ifdef CONFIG_CPU_32v6K
 574         clrex
 575 #else
 576         strex   r5, r4, [ip]                    @ Clear exclusive monitor
 577 #endif
 578 #endif
 579 #if defined(CONFIG_CPU_XSCALE) && !defined(CONFIG_IWMMXT)
 580         mra     r4, r5, acc0
 581         stmia   ip, {r4, r5}
 582 #endif
 583 #if defined(CONFIG_HAS_TLS_REG)
 584         mcr     p15, 0, r3, c13, c0, 3          @ set TLS register
 585 #elif !defined(CONFIG_TLS_REG_EMUL)
 586         mov     r4, #0xffff0fff
 587         str     r3, [r4, #-15]                  @ TLS val at 0xffff0ff0
 588 #endif
 589 #ifdef CONFIG_MMU
 590         mcr     p15, 0, r6, c3, c0, 0           @ Set domain register
 591 #endif
 592 #if defined(CONFIG_IWMMXT)
 593         bl      iwmmxt_task_switch
 594 #elif defined(CONFIG_CPU_XSCALE)
 595         add     r4, r2, #TI_CPU_DOMAIN + 40     @ cpu_context_save->extra
 596         ldmib   r4, {r4, r5}
 597         mar     acc0, r4, r5
 598 #endif
 599         mov     r5, r0
 600         add     r4, r2, #TI_CPU_SAVE
 601         ldr     r0, =thread_notify_head
 602         mov     r1, #THREAD_NOTIFY_SWITCH
 603         bl      atomic_notifier_call_chain
 604         mov     r0, r5
 605         ldmia   r4, {r4 - sl, fp, sp, pc}       @ Load all regs saved previously
 606
 607         __INIT
 608
 609 /*
 610  * User helpers.
 611  *
 612  * These are segment of kernel provided user code reachable from user space
 613  * at a fixed address in kernel memory.  This is used to provide user space
 614  * with some operations which require kernel help because of unimplemented
 615  * native feature and/or instructions in many ARM CPUs. The idea is for
 616  * this code to be executed directly in user mode for best efficiency but
 617  * which is too intimate with the kernel counter part to be left to user
 618  * libraries.  In fact this code might even differ from one CPU to another
 619  * depending on the available  instruction set and restrictions like on
 620  * SMP systems.  In other words, the kernel reserves the right to change
 621  * this code as needed without warning. Only the entry points and their
 622  * results are guaranteed to be stable.
 623  *
 624  * Each segment is 32-byte aligned and will be moved to the top of the high
 625  * vector page.  New segments (if ever needed) must be added in front of
 626  * existing ones.  This mechanism should be used only for things that are
 627  * really small and justified, and not be abused freely.
 628  *
 629  * User space is expected to implement those things inline when optimizing
 630  * for a processor that has the necessary native support, but only if such
 631  * resulting binaries are already to be incompatible with earlier ARM
 632  * processors due to the use of unsupported instructions other than what
 633  * is provided here.  In other words don't make binaries unable to run on
 634  * earlier processors just for the sake of not using these kernel helpers
 635  * if your compiled code is not going to use the new instructions for other
 636  * purpose.
 637  */
 638
 639         .align  5
 640         .globl  __kuser_helper_start
 641 __kuser_helper_start:
 642
 643 /*
 644  * Reference prototype:
 645  *
 646  *      void __kernel_memory_barrier(void)
 647  *
 648  * Input:
 649  *
 650  *      lr = return address
 651  *
 652  * Output:
 653  *
 654  *      none
 655  *
 656  * Clobbered:
 657  *
 658  *      the Z flag might be lost
 659  *
 660  * Definition and user space usage example:
 661  *
 662  *      typedef void (__kernel_dmb_t)(void);
 663  *      #define __kernel_dmb (*(__kernel_dmb_t *)0xffff0fa0)
 664  *
 665  * Apply any needed memory barrier to preserve consistency with data modified
 666  * manually and __kuser_cmpxchg usage.
 667  *
 668  * This could be used as follows:
 669  *
 670  * #define __kernel_dmb() \
 671  *         asm volatile ( "mov r0, #0xffff0fff; mov lr, pc; sub pc, r0, #95" \
 672  *              : : : "r0", "lr","cc" )
 673  */
 674
 675 __kuser_memory_barrier:                         @ 0xffff0fa0
 676
 677 #if __LINUX_ARM_ARCH__ >= 6 && defined(CONFIG_SMP)
 678         mcr     p15, 0, r0, c7, c10, 5  @ dmb
 679 #endif
 680         mov     pc, lr
 681
 682         .align  5
 683
 684 /*
 685  * Reference prototype:
 686  *
 687  *      int __kernel_cmpxchg(int oldval, int newval, int *ptr)
 688  *
 689  * Input:
 690  *
 691  *      r0 = oldval
 692  *      r1 = newval
 693  *      r2 = ptr
 694  *      lr = return address
 695  *
 696  * Output:
 697  *
 698  *      r0 = returned value (zero or non-zero)
 699  *      C flag = set if r0 == 0, clear if r0 != 0
 700  *
 701  * Clobbered:
 702  *
 703  *      r3, ip, flags
 704  *
 705  * Definition and user space usage example:
 706  *
 707  *      typedef int (__kernel_cmpxchg_t)(int oldval, int newval, int *ptr);
 708  *      #define __kernel_cmpxchg (*(__kernel_cmpxchg_t *)0xffff0fc0)
 709  *
 710  * Atomically store newval in *ptr if *ptr is equal to oldval for user space.
 711  * Return zero if *ptr was changed or non-zero if no exchange happened.
 712  * The C flag is also set if *ptr was changed to allow for assembly
 713  * optimization in the calling code.
 714  *
 715  * Notes:
 716  *
 717  *    - This routine already includes memory barriers as needed.
 718  *
 719  *    - A failure might be transient, i.e. it is possible, although unlikely,
 720  *      that "failure" be returned even if *ptr == oldval.
 721  *
 722  * For example, a user space atomic_add implementation could look like this:
 723  *
 724  * #define atomic_add(ptr, val) \
 725  *      ({ register unsigned int *__ptr asm("r2") = (ptr); \
 726  *         register unsigned int __result asm("r1"); \
 727  *         asm volatile ( \
 728  *             "1: @ atomic_add\n\t" \
 729  *             "ldr     r0, [r2]\n\t" \
 730  *             "mov     r3, #0xffff0fff\n\t" \
 731  *             "add     lr, pc, #4\n\t" \
 732  *             "add     r1, r0, %2\n\t" \
 733  *             "add     pc, r3, #(0xffff0fc0 - 0xffff0fff)\n\t" \
 734  *             "bcc     1b" \
 735  *             : "=&r" (__result) \
 736  *             : "r" (__ptr), "rIL" (val) \
 737  *             : "r0","r3","ip","lr","cc","memory" ); \
 738  *         __result; })
 739  */
 740
 741 __kuser_cmpxchg:                                @ 0xffff0fc0
 742
 743 #if defined(CONFIG_NEEDS_SYSCALL_FOR_CMPXCHG)
 744
 745         /*
 746          * Poor you.  No fast solution possible...
 747          * The kernel itself must perform the operation.
 748          * A special ghost syscall is used for that (see traps.c).
 749          */
 750         stmfd   sp!, {r7, lr}
 751         mov     r7, #0xff00             @ 0xfff0 into r7 for EABI
 752         orr     r7, r7, #0xf0
 753         swi     #0x9ffff0
 754         ldmfd   sp!, {r7, pc}
 755
 756 #elif __LINUX_ARM_ARCH__ < 6
 757
 758         /*
 759          * Theory of operation:
 760          *
 761          * We set the Z flag before loading oldval. If ever an exception
 762          * occurs we can not be sure the loaded value will still be the same
 763          * when the exception returns, therefore the user exception handler
 764          * will clear the Z flag whenever the interrupted user code was
 765          * actually from the kernel address space (see the usr_entry macro).
 766          *
 767          * The post-increment on the str is used to prevent a race with an
 768          * exception happening just after the str instruction which would
 769          * clear the Z flag although the exchange was done.
 770          */
 771 #ifdef CONFIG_MMU
 772         teq     ip, ip                  @ set Z flag
 773         ldr     ip, [r2]                @ load current val
 774         add     r3, r2, #1              @ prepare store ptr
 775         teqeq   ip, r0                  @ compare with oldval if still allowed
 776         streq   r1, [r3, #-1]!          @ store newval if still allowed
 777         subs    r0, r2, r3              @ if r2 == r3 the str occured
 778 #else
 779 #warning "NPTL on non MMU needs fixing"
 780         mov     r0, #-1
 781         adds    r0, r0, #0
 782 #endif
 783         mov     pc, lr
 784
 785 #else
 786
 787 #ifdef CONFIG_SMP
 788         mcr     p15, 0, r0, c7, c10, 5  @ dmb
 789 #endif
 790         ldrex   r3, [r2]
 791         subs    r3, r3, r0
 792         strexeq r3, r1, [r2]
 793         rsbs    r0, r3, #0
 794 #ifdef CONFIG_SMP
 795         mcr     p15, 0, r0, c7, c10, 5  @ dmb
 796 #endif
 797         mov     pc, lr
 798
 799 #endif
 800
 801         .align  5
 802
 803 /*
 804  * Reference prototype:
 805  *
 806  *      int __kernel_get_tls(void)
 807  *
 808  * Input:
 809  *
 810  *      lr = return address
 811  *
 812  * Output:
 813  *
 814  *      r0 = TLS value
 815  *
 816  * Clobbered:
 817  *
 818  *      the Z flag might be lost
 819  *
 820  * Definition and user space usage example:
 821  *
 822  *      typedef int (__kernel_get_tls_t)(void);
 823  *      #define __kernel_get_tls (*(__kernel_get_tls_t *)0xffff0fe0)
 824  *
 825  * Get the TLS value as previously set via the __ARM_NR_set_tls syscall.
 826  *
 827  * This could be used as follows:
 828  *
 829  * #define __kernel_get_tls() \
 830  *      ({ register unsigned int __val asm("r0"); \
 831  *         asm( "mov r0, #0xffff0fff; mov lr, pc; sub pc, r0, #31" \
 832  *              : "=r" (__val) : : "lr","cc" ); \
 833  *         __val; })
 834  */
 835
 836 __kuser_get_tls:                                @ 0xffff0fe0
 837
 838 #if !defined(CONFIG_HAS_TLS_REG) && !defined(CONFIG_TLS_REG_EMUL)
 839
 840         ldr     r0, [pc, #(16 - 8)]             @ TLS stored at 0xffff0ff0
 841         mov     pc, lr
 842
 843 #else
 844
 845         mrc     p15, 0, r0, c13, c0, 3          @ read TLS register
 846         mov     pc, lr
 847
 848 #endif
 849
 850         .rep    5
 851         .word   0                       @ pad up to __kuser_helper_version
 852         .endr
 853
 854 /*
 855  * Reference declaration:
 856  *
 857  *      extern unsigned int __kernel_helper_version;
 858  *
 859  * Definition and user space usage example:
 860  *
 861  *      #define __kernel_helper_version (*(unsigned int *)0xffff0ffc)
 862  *
 863  * User space may read this to determine the curent number of helpers
 864  * available.
 865  */
 866
 867 __kuser_helper_version:                         @ 0xffff0ffc
 868         .word   ((__kuser_helper_end - __kuser_helper_start) >> 5)
 869
 870         .globl  __kuser_helper_end
 871 __kuser_helper_end:
 872
 873
 874 /*
 875  * Vector stubs.
 876  *
 877  * This code is copied to 0xffff0200 so we can use branches in the
 878  * vectors, rather than ldr's.  Note that this code must not
 879  * exceed 0x300 bytes.
 880  *
 881  * Common stub entry macro:
 882  *   Enter in IRQ mode, spsr = SVC/USR CPSR, lr = SVC/USR PC
 883  *
 884  * SP points to a minimal amount of processor-private memory, the address
 885  * of which is copied into r0 for the mode specific abort handler.
 886  */
 887         .macro  vector_stub, name, mode, correction=0
 888         .align  5
 889
 890 vector_\name:
 891         .if \correction
 892         sub     lr, lr, #\correction
 893         .endif
 894
 895         @
 896         @ Save r0, lr_<exception> (parent PC) and spsr_<exception>
 897         @ (parent CPSR)
 898         @
 899         stmia   sp, {r0, lr}            @ save r0, lr
 900         mrs     lr, spsr
 901         str     lr, [sp, #8]            @ save spsr
 902
 903         @
 904         @ Prepare for SVC32 mode.  IRQs remain disabled.
 905         @
 906         mrs     r0, cpsr
 907         eor     r0, r0, #(\mode ^ SVC_MODE)
 908         msr     spsr_cxsf, r0
 909
 910         @
 911         @ the branch table must immediately follow this code
 912         @
 913         and     lr, lr, #0x0f
 914         mov     r0, sp
 915         ldr     lr, [pc, lr, lsl #2]
 916         movs    pc, lr                  @ branch to handler in SVC mode
 917         .endm
 918
 919         .globl  __stubs_start
 920 __stubs_start:
 921 /*
 922  * Interrupt dispatcher
 923  */
 924         vector_stub     irq, IRQ_MODE, 4
 925
 926         .long   __irq_usr                       @  0  (USR_26 / USR_32)
 927         .long   __irq_invalid                   @  1  (FIQ_26 / FIQ_32)
 928         .long   __irq_invalid                   @  2  (IRQ_26 / IRQ_32)
 929         .long   __irq_svc                       @  3  (SVC_26 / SVC_32)
 930         .long   __irq_invalid                   @  4
 931         .long   __irq_invalid                   @  5
 932         .long   __irq_invalid                   @  6
 933         .long   __irq_invalid                   @  7
 934         .long   __irq_invalid                   @  8
 935         .long   __irq_invalid                   @  9
 936         .long   __irq_invalid                   @  a
 937         .long   __irq_invalid                   @  b
 938         .long   __irq_invalid                   @  c
 939         .long   __irq_invalid                   @  d
 940         .long   __irq_invalid                   @  e
 941         .long   __irq_invalid                   @  f
 942
 943 /*
 944  * Data abort dispatcher
 945  * Enter in ABT mode, spsr = USR CPSR, lr = USR PC
 946  */
 947         vector_stub     dabt, ABT_MODE, 8
 948
 949         .long   __dabt_usr                      @  0  (USR_26 / USR_32)
 950         .long   __dabt_invalid                  @  1  (FIQ_26 / FIQ_32)
 951         .long   __dabt_invalid                  @  2  (IRQ_26 / IRQ_32)
 952         .long   __dabt_svc                      @  3  (SVC_26 / SVC_32)
 953         .long   __dabt_invalid                  @  4
 954         .long   __dabt_invalid                  @  5
 955         .long   __dabt_invalid                  @  6
 956         .long   __dabt_invalid                  @  7
 957         .long   __dabt_invalid                  @  8
 958         .long   __dabt_invalid                  @  9
 959         .long   __dabt_invalid                  @  a
 960         .long   __dabt_invalid                  @  b
 961         .long   __dabt_invalid                  @  c
 962         .long   __dabt_invalid                  @  d
 963         .long   __dabt_invalid                  @  e
 964         .long   __dabt_invalid                  @  f
 965
 966 /*
 967  * Prefetch abort dispatcher
 968  * Enter in ABT mode, spsr = USR CPSR, lr = USR PC
 969  */
 970         vector_stub     pabt, ABT_MODE, 4
 971
 972         .long   __pabt_usr                      @  0 (USR_26 / USR_32)
 973         .long   __pabt_invalid                  @  1 (FIQ_26 / FIQ_32)
 974         .long   __pabt_invalid                  @  2 (IRQ_26 / IRQ_32)
 975         .long   __pabt_svc                      @  3 (SVC_26 / SVC_32)
 976         .long   __pabt_invalid                  @  4
 977         .long   __pabt_invalid                  @  5
 978         .long   __pabt_invalid                  @  6
 979         .long   __pabt_invalid                  @  7
 980         .long   __pabt_invalid                  @  8
 981         .long   __pabt_invalid                  @  9
 982         .long   __pabt_invalid                  @  a
 983         .long   __pabt_invalid                  @  b
 984         .long   __pabt_invalid                  @  c
 985         .long   __pabt_invalid                  @  d
 986         .long   __pabt_invalid                  @  e
 987         .long   __pabt_invalid                  @  f
 988
 989 /*
 990  * Undef instr entry dispatcher
 991  * Enter in UND mode, spsr = SVC/USR CPSR, lr = SVC/USR PC
 992  */
 993         vector_stub     und, UND_MODE
 994
 995         .long   __und_usr                       @  0 (USR_26 / USR_32)
 996         .long   __und_invalid                   @  1 (FIQ_26 / FIQ_32)
 997         .long   __und_invalid                   @  2 (IRQ_26 / IRQ_32)
 998         .long   __und_svc                       @  3 (SVC_26 / SVC_32)
 999         .long   __und_invalid                   @  4
1000         .long   __und_invalid                   @  5
1001         .long   __und_invalid                   @  6
1002         .long   __und_invalid                   @  7
1003         .long   __und_invalid                   @  8
1004         .long   __und_invalid                   @  9
1005         .long   __und_invalid                   @  a
1006         .long   __und_invalid                   @  b
1007         .long   __und_invalid                   @  c
1008         .long   __und_invalid                   @  d
1009         .long   __und_invalid                   @  e
1010         .long   __und_invalid                   @  f
1011
1012         .align  5
1013
1014 /*=============================================================================
1015  * Undefined FIQs
1016  *-----------------------------------------------------------------------------
1017  * Enter in FIQ mode, spsr = ANY CPSR, lr = ANY PC
1018  * MUST PRESERVE SVC SPSR, but need to switch to SVC mode to show our msg.
1019  * Basically to switch modes, we *HAVE* to clobber one register...  brain
1020  * damage alert!  I don't think that we can execute any code in here in any
1021  * other mode than FIQ...  Ok you can switch to another mode, but you can't
1022  * get out of that mode without clobbering one register.
1023  */
1024 vector_fiq:
1025         disable_fiq
1026         subs    pc, lr, #4
1027
1028 /*=============================================================================
1029  * Address exception handler
1030  *-----------------------------------------------------------------------------
1031  * These aren't too critical.
1032  * (they're not supposed to happen, and won't happen in 32-bit data mode).
1033  */
1034
1035 vector_addrexcptn:
1036         b       vector_addrexcptn
1037
1038 /*
1039  * We group all the following data together to optimise
1040  * for CPUs with separate I & D caches.
1041  */
1042         .align  5
1043
1044 .LCvswi:
1045         .word   vector_swi
1046
1047         .globl  __stubs_end
1048 __stubs_end:
1049
1050         .equ    stubs_offset, __vectors_start + 0x200 - __stubs_start
1051
1052         .globl  __vectors_start
1053 __vectors_start:
1054         swi     SYS_ERROR0
1055         b       vector_und + stubs_offset
1056         ldr     pc, .LCvswi + stubs_offset
1057         b       vector_pabt + stubs_offset
1058         b       vector_dabt + stubs_offset
1059         b       vector_addrexcptn + stubs_offset
1060         b       vector_irq + stubs_offset
1061         b       vector_fiq + stubs_offset
1062
1063         .globl  __vectors_end
1064 __vectors_end:
1065
1066         .data
1067
1068         .globl  cr_alignment
1069         .globl  cr_no_alignment
1070 cr_alignment:
1071         .space  4
1072 cr_no_alignment:
1073         .space  4