arch/arm/include/asm/system.h

   1 #ifndef __ASM_ARM_SYSTEM_H
   2 #define __ASM_ARM_SYSTEM_H
   3
   4 #ifdef __KERNEL__
   5
   6 #include <asm/memory.h>
   7
   8 #define CPU_ARCH_UNKNOWN        0
   9 #define CPU_ARCH_ARMv3          1
  10 #define CPU_ARCH_ARMv4          2
  11 #define CPU_ARCH_ARMv4T         3
  12 #define CPU_ARCH_ARMv5          4
  13 #define CPU_ARCH_ARMv5T         5
  14 #define CPU_ARCH_ARMv5TE        6
  15 #define CPU_ARCH_ARMv5TEJ       7
  16 #define CPU_ARCH_ARMv6          8
  17 #define CPU_ARCH_ARMv7          9
  18
  19 /*
  20  * CR1 bits (CP#15 CR1)
  21  */
  22 #define CR_M    (1 << 0)        /* MMU enable                           */
  23 #define CR_A    (1 << 1)        /* Alignment abort enable               */
  24 #define CR_C    (1 << 2)        /* Dcache enable                        */
  25 #define CR_W    (1 << 3)        /* Write buffer enable                  */
  26 #define CR_P    (1 << 4)        /* 32-bit exception handler             */
  27 #define CR_D    (1 << 5)        /* 32-bit data address range            */
  28 #define CR_L    (1 << 6)        /* Implementation defined               */
  29 #define CR_B    (1 << 7)        /* Big endian                           */
  30 #define CR_S    (1 << 8)        /* System MMU protection                */
  31 #define CR_R    (1 << 9)        /* ROM MMU protection                   */
  32 #define CR_F    (1 << 10)       /* Implementation defined               */
  33 #define CR_Z    (1 << 11)       /* Implementation defined               */
  34 #define CR_I    (1 << 12)       /* Icache enable                        */
  35 #define CR_V    (1 << 13)       /* Vectors relocated to 0xffff0000      */
  36 #define CR_RR   (1 << 14)       /* Round Robin cache replacement        */
  37 #define CR_L4   (1 << 15)       /* LDR pc can set T bit                 */
  38 #define CR_DT   (1 << 16)
  39 #define CR_IT   (1 << 18)
  40 #define CR_ST   (1 << 19)
  41 #define CR_FI   (1 << 21)       /* Fast interrupt (lower latency mode)  */
  42 #define CR_U    (1 << 22)       /* Unaligned access operation           */
  43 #define CR_XP   (1 << 23)       /* Extended page tables                 */
  44 #define CR_VE   (1 << 24)       /* Vectored interrupts                  */
  45
  46 /*
  47  * This is used to ensure the compiler did actually allocate the register we
  48  * asked it for some inline assembly sequences.  Apparently we can't trust
  49  * the compiler from one version to another so a bit of paranoia won't hurt.
  50  * This string is meant to be concatenated with the inline asm string and
  51  * will cause compilation to stop on mismatch.
  52  * (for details, see gcc PR 15089)
  53  */
  54 #define __asmeq(x, y)  ".ifnc " x "," y " ; .err ; .endif\n\t"
  55
  56 #ifndef __ASSEMBLY__
  57
  58 #include <linux/linkage.h>
  59 #include <linux/irqflags.h>
  60
  61 #define __exception     __attribute__((section(".exception.text")))
  62
  63 struct thread_info;
  64 struct task_struct;
  65
  66 /* information about the system we're running on */
  67 extern unsigned int system_rev;
  68 extern unsigned int system_serial_low;
  69 extern unsigned int system_serial_high;
  70 extern unsigned int mem_fclk_21285;
  71
  72 struct pt_regs;
  73
  74 void die(const char *msg, struct pt_regs *regs, int err)
  75                 __attribute__((noreturn));
  76
  77 struct siginfo;
  78 void arm_notify_die(const char *str, struct pt_regs *regs, struct siginfo *info,
  79                 unsigned long err, unsigned long trap);
  80
  81 void hook_fault_code(int nr, int (*fn)(unsigned long, unsigned int,
  82                                        struct pt_regs *),
  83                      int sig, const char *name);
  84
  85 #define xchg(ptr,x) \
  86         ((__typeof__(*(ptr)))__xchg((unsigned long)(x),(ptr),sizeof(*(ptr))))
  87
  88 extern asmlinkage void __backtrace(void);
  89 extern asmlinkage void c_backtrace(unsigned long fp, int pmode);
  90
  91 struct mm_struct;
  92 extern void show_pte(struct mm_struct *mm, unsigned long addr);
  93 extern void __show_regs(struct pt_regs *);
  94
  95 extern int cpu_architecture(void);
  96 extern void cpu_init(void);
  97
  98 void arm_machine_restart(char mode);
  99 extern void (*arm_pm_restart)(char str);
 100
 101 #define UDBG_UNDEFINED  (1 << 0)
 102 #define UDBG_SYSCALL    (1 << 1)
 103 #define UDBG_BADABORT   (1 << 2)
 104 #define UDBG_SEGV       (1 << 3)
 105 #define UDBG_BUS        (1 << 4)
 106
 107 extern unsigned int user_debug;
 108
 109 #if __LINUX_ARM_ARCH__ >= 4
 110 #define vectors_high()  (cr_alignment & CR_V)
 111 #else
 112 #define vectors_high()  (0)
 113 #endif
 114
 115 #if __LINUX_ARM_ARCH__ >= 7
 116 #define isb() __asm__ __volatile__ ("isb" : : : "memory")
 117 #define dsb() __asm__ __volatile__ ("dsb" : : : "memory")
 118 #define dmb() __asm__ __volatile__ ("dmb" : : : "memory")
 119 #elif defined(CONFIG_CPU_XSC3) || __LINUX_ARM_ARCH__ == 6
 120 #define isb() __asm__ __volatile__ ("mcr p15, 0, %0, c7, c5, 4" \
 121                                     : : "r" (0) : "memory")
 122 #define dsb() __asm__ __volatile__ ("mcr p15, 0, %0, c7, c10, 4" \
 123                                     : : "r" (0) : "memory")
 124 #define dmb() __asm__ __volatile__ ("mcr p15, 0, %0, c7, c10, 5" \
 125                                     : : "r" (0) : "memory")
 126 #else
 127 #define isb() __asm__ __volatile__ ("" : : : "memory")
 128 #define dsb() __asm__ __volatile__ ("mcr p15, 0, %0, c7, c10, 4" \
 129                                     : : "r" (0) : "memory")
 130 #define dmb() __asm__ __volatile__ ("" : : : "memory")
 131 #endif
 132
 133 #ifndef CONFIG_SMP
 134 #define mb()    do { if (arch_is_coherent()) dmb(); else barrier(); } while (0)
 135 #define rmb()   do { if (arch_is_coherent()) dmb(); else barrier(); } while (0)
 136 #define wmb()   do { if (arch_is_coherent()) dmb(); else barrier(); } while (0)
 137 #define smp_mb()        barrier()
 138 #define smp_rmb()       barrier()
 139 #define smp_wmb()       barrier()
 140 #else
 141 #define mb()            dmb()
 142 #define rmb()           dmb()
 143 #define wmb()           dmb()
 144 #define smp_mb()        dmb()
 145 #define smp_rmb()       dmb()
 146 #define smp_wmb()       dmb()
 147 #endif
 148 #define read_barrier_depends()          do { } while(0)
 149 #define smp_read_barrier_depends()      do { } while(0)
 150
 151 #define set_mb(var, value)      do { var = value; smp_mb(); } while (0)
 152 #define nop() __asm__ __volatile__("mov\tr0,r0\t@ nop\n\t");
 153
 154 extern unsigned long cr_no_alignment;   /* defined in entry-armv.S */
 155 extern unsigned long cr_alignment;      /* defined in entry-armv.S */
 156
 157 static inline unsigned int get_cr(void)
 158 {
 159         unsigned int val;
 160         asm("mrc p15, 0, %0, c1, c0, 0  @ get CR" : "=r" (val) : : "cc");
 161         return val;
 162 }
 163
 164 static inline void set_cr(unsigned int val)
 165 {
 166         asm volatile("mcr p15, 0, %0, c1, c0, 0 @ set CR"
 167           : : "r" (val) : "cc");
 168         isb();
 169 }
 170
 171 #ifndef CONFIG_SMP
 172 extern void adjust_cr(unsigned long mask, unsigned long set);
 173 #endif
 174
 175 #define CPACC_FULL(n)           (3 << (n * 2))
 176 #define CPACC_SVC(n)            (1 << (n * 2))
 177 #define CPACC_DISABLE(n)        (0 << (n * 2))
 178
 179 static inline unsigned int get_copro_access(void)
 180 {
 181         unsigned int val;
 182         asm("mrc p15, 0, %0, c1, c0, 2 @ get copro access"
 183           : "=r" (val) : : "cc");
 184         return val;
 185 }
 186
 187 static inline void set_copro_access(unsigned int val)
 188 {
 189         asm volatile("mcr p15, 0, %0, c1, c0, 2 @ set copro access"
 190           : : "r" (val) : "cc");
 191         isb();
 192 }
 193
 194 /*
 195  * switch_mm() may do a full cache flush over the context switch,
 196  * so enable interrupts over the context switch to avoid high
 197  * latency.
 198  */
 199 #define __ARCH_WANT_INTERRUPTS_ON_CTXSW
 200
 201 /*
 202  * switch_to(prev, next) should switch from task `prev' to `next'
 203  * `prev' will never be the same as `next'.  schedule() itself
 204  * contains the memory barrier to tell GCC not to cache `current'.
 205  */
 206 extern struct task_struct *__switch_to(struct task_struct *, struct thread_info *, struct thread_info *);
 207
 208 #define switch_to(prev,next,last)                                       \
 209 do {                                                                    \
 210         last = __switch_to(prev,task_thread_info(prev), task_thread_info(next));        \
 211 } while (0)
 212
 213 #if defined(CONFIG_CPU_SA1100) || defined(CONFIG_CPU_SA110)
 214 /*
 215  * On the StrongARM, "swp" is terminally broken since it bypasses the
 216  * cache totally.  This means that the cache becomes inconsistent, and,
 217  * since we use normal loads/stores as well, this is really bad.
 218  * Typically, this causes oopsen in filp_close, but could have other,
 219  * more disasterous effects.  There are two work-arounds:
 220  *  1. Disable interrupts and emulate the atomic swap
 221  *  2. Clean the cache, perform atomic swap, flush the cache
 222  *
 223  * We choose (1) since its the "easiest" to achieve here and is not
 224  * dependent on the processor type.
 225  *
 226  * NOTE that this solution won't work on an SMP system, so explcitly
 227  * forbid it here.
 228  */
 229 #define swp_is_buggy
 230 #endif
 231
 232 static inline unsigned long __xchg(unsigned long x, volatile void *ptr, int size)
 233 {
 234         extern void __bad_xchg(volatile void *, int);
 235         unsigned long ret;
 236 #ifdef swp_is_buggy
 237         unsigned long flags;
 238 #endif
 239 #if __LINUX_ARM_ARCH__ >= 6
 240         unsigned int tmp;
 241 #endif
 242
 243         switch (size) {
 244 #if __LINUX_ARM_ARCH__ >= 6
 245         case 1:
 246                 asm volatile("@ __xchg1\n"
 247                 "1:     ldrexb  %0, [%3]\n"
 248                 "       strexb  %1, %2, [%3]\n"
 249                 "       teq     %1, #0\n"
 250                 "       bne     1b"
 251                         : "=&r" (ret), "=&r" (tmp)
 252                         : "r" (x), "r" (ptr)
 253                         : "memory", "cc");
 254                 break;
 255         case 4:
 256                 asm volatile("@ __xchg4\n"
 257                 "1:     ldrex   %0, [%3]\n"
 258                 "       strex   %1, %2, [%3]\n"
 259                 "       teq     %1, #0\n"
 260                 "       bne     1b"
 261                         : "=&r" (ret), "=&r" (tmp)
 262                         : "r" (x), "r" (ptr)
 263                         : "memory", "cc");
 264                 break;
 265 #elif defined(swp_is_buggy)
 266 #ifdef CONFIG_SMP
 267 #error SMP is not supported on this platform
 268 #endif
 269         case 1:
 270                 raw_local_irq_save(flags);
 271                 ret = *(volatile unsigned char *)ptr;
 272                 *(volatile unsigned char *)ptr = x;
 273                 raw_local_irq_restore(flags);
 274                 break;
 275
 276         case 4:
 277                 raw_local_irq_save(flags);
 278                 ret = *(volatile unsigned long *)ptr;
 279                 *(volatile unsigned long *)ptr = x;
 280                 raw_local_irq_restore(flags);
 281                 break;
 282 #else
 283         case 1:
 284                 asm volatile("@ __xchg1\n"
 285                 "       swpb    %0, %1, [%2]"
 286                         : "=&r" (ret)
 287                         : "r" (x), "r" (ptr)
 288                         : "memory", "cc");
 289                 break;
 290         case 4:
 291                 asm volatile("@ __xchg4\n"
 292                 "       swp     %0, %1, [%2]"
 293                         : "=&r" (ret)
 294                         : "r" (x), "r" (ptr)
 295                         : "memory", "cc");
 296                 break;
 297 #endif
 298         default:
 299                 __bad_xchg(ptr, size), ret = 0;
 300                 break;
 301         }
 302
 303         return ret;
 304 }
 305
 306 extern void disable_hlt(void);
 307 extern void enable_hlt(void);
 308
 309 #include <asm-generic/cmpxchg-local.h>
 310
 311 /*
 312  * cmpxchg_local and cmpxchg64_local are atomic wrt current CPU. Always make
 313  * them available.
 314  */
 315 #define cmpxchg_local(ptr, o, n)                                               \
 316         ((__typeof__(*(ptr)))__cmpxchg_local_generic((ptr), (unsigned long)(o),\
 317                         (unsigned long)(n), sizeof(*(ptr))))
 318 #define cmpxchg64_local(ptr, o, n) __cmpxchg64_local_generic((ptr), (o), (n))
 319
 320 #ifndef CONFIG_SMP
 321 #include <asm-generic/cmpxchg.h>
 322 #endif
 323
 324 #endif /* __ASSEMBLY__ */
 325
 326 #define arch_align_stack(x) (x)
 327
 328 #endif /* __KERNEL__ */
 329
 330 #endif