arch/arm/boot/compressed/head.S

   1 /*
   2  *  linux/arch/arm/boot/compressed/head.S
   3  *
   4  *  Copyright (C) 1996-2002 Russell King
   5  *  Copyright (C) 2004 Hyok S. Choi (MPU support)
   6  *
   7  * This program is free software; you can redistribute it and/or modify
   8  * it under the terms of the GNU General Public License version 2 as
   9  * published by the Free Software Foundation.
  10  */
  11 #include <linux/linkage.h>
  12
  13         .arch   armv7-a
  14 /*
  15  * Debugging stuff
  16  *
  17  * Note that these macros must not contain any code which is not
  18  * 100% relocatable.  Any attempt to do so will result in a crash.
  19  * Please select one of the following when turning on debugging.
  20  */
  21 #ifdef DEBUG
  22
  23 #if defined(CONFIG_DEBUG_ICEDCC)
  24
  25 #if defined(CONFIG_CPU_V6) || defined(CONFIG_CPU_V6K) || defined(CONFIG_CPU_V7)
  26                 .macro  loadsp, rb, tmp
  27                 .endm
  28                 .macro  writeb, ch, rb
  29                 mcr     p14, 0, \ch, c0, c5, 0
  30                 .endm
  31 #elif defined(CONFIG_CPU_XSCALE)
  32                 .macro  loadsp, rb, tmp
  33                 .endm
  34                 .macro  writeb, ch, rb
  35                 mcr     p14, 0, \ch, c8, c0, 0
  36                 .endm
  37 #else
  38                 .macro  loadsp, rb, tmp
  39                 .endm
  40                 .macro  writeb, ch, rb
  41                 mcr     p14, 0, \ch, c1, c0, 0
  42                 .endm
  43 #endif
  44
  45 #else
  46
  47 #include <mach/debug-macro.S>
  48
  49                 .macro  writeb, ch, rb
  50                 senduart \ch, \rb
  51                 .endm
  52
  53 #if defined(CONFIG_ARCH_SA1100)
  54                 .macro  loadsp, rb, tmp
  55                 mov     \rb, #0x80000000        @ physical base address
  56 #ifdef CONFIG_DEBUG_LL_SER3
  57                 add     \rb, \rb, #0x00050000   @ Ser3
  58 #else
  59                 add     \rb, \rb, #0x00010000   @ Ser1
  60 #endif
  61                 .endm
  62 #elif defined(CONFIG_ARCH_S3C2410)
  63                 .macro loadsp, rb, tmp
  64                 mov     \rb, #0x50000000
  65                 add     \rb, \rb, #0x4000 * CONFIG_S3C_LOWLEVEL_UART_PORT
  66                 .endm
  67 #else
  68                 .macro  loadsp, rb, tmp
  69                 addruart \rb, \tmp
  70                 .endm
  71 #endif
  72 #endif
  73 #endif
  74
  75                 .macro  kputc,val
  76                 mov     r0, \val
  77                 bl      putc
  78                 .endm
  79
  80                 .macro  kphex,val,len
  81                 mov     r0, \val
  82                 mov     r1, #\len
  83                 bl      phex
  84                 .endm
  85
  86                 .macro  debug_reloc_start
  87 #ifdef DEBUG
  88                 kputc   #'\n'
  89                 kphex   r6, 8           /* processor id */
  90                 kputc   #':'
  91                 kphex   r7, 8           /* architecture id */
  92 #ifdef CONFIG_CPU_CP15
  93                 kputc   #':'
  94                 mrc     p15, 0, r0, c1, c0
  95                 kphex   r0, 8           /* control reg */
  96 #endif
  97                 kputc   #'\n'
  98                 kphex   r5, 8           /* decompressed kernel start */
  99                 kputc   #'-'
 100                 kphex   r9, 8           /* decompressed kernel end  */
 101                 kputc   #'>'
 102                 kphex   r4, 8           /* kernel execution address */
 103                 kputc   #'\n'
 104 #endif
 105                 .endm
 106
 107                 .macro  debug_reloc_end
 108 #ifdef DEBUG
 109                 kphex   r5, 8           /* end of kernel */
 110                 kputc   #'\n'
 111                 mov     r0, r4
 112                 bl      memdump         /* dump 256 bytes at start of kernel */
 113 #endif
 114                 .endm
 115
 116                 .section ".start", #alloc, #execinstr
 117 /*
 118  * sort out different calling conventions
 119  */
 120                 .align
 121                 .arm                            @ Always enter in ARM state
 122 start:
 123                 .type   start,#function
 124                 .rept   7
 125                 mov     r0, r0
 126                 .endr
 127    ARM(         mov     r0, r0          )
 128    ARM(         b       1f              )
 129  THUMB(         adr     r12, BSYM(1f)   )
 130  THUMB(         bx      r12             )
 131
 132                 .word   0x016f2818              @ Magic numbers to help the loader
 133                 .word   start                   @ absolute load/run zImage address
 134                 .word   _edata                  @ zImage end address
 135  THUMB(         .thumb                  )
 136 1:              mov     r7, r1                  @ save architecture ID
 137                 mov     r8, r2                  @ save atags pointer
 138
 139 #ifndef __ARM_ARCH_2__
 140                 /*
 141                  * Booting from Angel - need to enter SVC mode and disable
 142                  * FIQs/IRQs (numeric definitions from angel arm.h source).
 143                  * We only do this if we were in user mode on entry.
 144                  */
 145                 mrs     r2, cpsr                @ get current mode
 146                 tst     r2, #3                  @ not user?
 147                 bne     not_angel
 148                 mov     r0, #0x17               @ angel_SWIreason_EnterSVC
 149  ARM(           swi     0x123456        )       @ angel_SWI_ARM
 150  THUMB(         svc     0xab            )       @ angel_SWI_THUMB
 151 not_angel:
 152                 mrs     r2, cpsr                @ turn off interrupts to
 153                 orr     r2, r2, #0xc0           @ prevent angel from running
 154                 msr     cpsr_c, r2
 155 #else
 156                 teqp    pc, #0x0c000003         @ turn off interrupts
 157 #endif
 158
 159                 /*
 160                  * Note that some cache flushing and other stuff may
 161                  * be needed here - is there an Angel SWI call for this?
 162                  */
 163
 164                 /*
 165                  * some architecture specific code can be inserted
 166                  * by the linker here, but it should preserve r7, r8, and r9.
 167                  */
 168
 169                 .text
 170
 171 #ifdef CONFIG_AUTO_ZRELADDR
 172                 @ determine final kernel image address
 173                 mov     r4, pc
 174                 and     r4, r4, #0xf8000000
 175                 add     r4, r4, #TEXT_OFFSET
 176 #else
 177                 ldr     r4, =zreladdr
 178 #endif
 179
 180                 bl      cache_on
 181
 182 restart:        adr     r0, LC0
 183                 ldmia   r0, {r1, r2, r3, r6, r10, r11, r12}
 184                 ldr     sp, [r0, #28]
 185
 186                 /*
 187                  * We might be running at a different address.  We need
 188                  * to fix up various pointers.
 189                  */
 190                 sub     r0, r0, r1              @ calculate the delta offset
 191                 add     r6, r6, r0              @ _edata
 192                 add     r10, r10, r0            @ inflated kernel size location
 193
 194                 /*
 195                  * The kernel build system appends the size of the
 196                  * decompressed kernel at the end of the compressed data
 197                  * in little-endian form.
 198                  */
 199                 ldrb    r9, [r10, #0]
 200                 ldrb    lr, [r10, #1]
 201                 orr     r9, r9, lr, lsl #8
 202                 ldrb    lr, [r10, #2]
 203                 ldrb    r10, [r10, #3]
 204                 orr     r9, r9, lr, lsl #16
 205                 orr     r9, r9, r10, lsl #24
 206
 207 #ifndef CONFIG_ZBOOT_ROM
 208                 /* malloc space is above the relocated stack (64k max) */
 209                 add     sp, sp, r0
 210                 add     r10, sp, #0x10000
 211 #else
 212                 /*
 213                  * With ZBOOT_ROM the bss/stack is non relocatable,
 214                  * but someone could still run this code from RAM,
 215                  * in which case our reference is _edata.
 216                  */
 217                 mov     r10, r6
 218 #endif
 219
 220                 mov     r5, #0                  @ init dtb size to 0
 221 #ifdef CONFIG_ARM_APPENDED_DTB
 222 /*
 223  *   r0  = delta
 224  *   r2  = BSS start
 225  *   r3  = BSS end
 226  *   r4  = final kernel address
 227  *   r5  = appended dtb size (still unknown)
 228  *   r6  = _edata
 229  *   r7  = architecture ID
 230  *   r8  = atags/device tree pointer
 231  *   r9  = size of decompressed image
 232  *   r10 = end of this image, including  bss/stack/malloc space if non XIP
 233  *   r11 = GOT start
 234  *   r12 = GOT end
 235  *   sp  = stack pointer
 236  *
 237  * if there are device trees (dtb) appended to zImage, advance r10 so that the
 238  * dtb data will get relocated along with the kernel if necessary.
 239  */
 240
 241                 ldr     lr, [r6, #0]
 242 #ifndef __ARMEB__
 243                 ldr     r1, =0xedfe0dd0         @ sig is 0xd00dfeed big endian
 244 #else
 245                 ldr     r1, =0xd00dfeed
 246 #endif
 247                 cmp     lr, r1
 248                 bne     dtb_check_done          @ not found
 249
 250 #ifdef CONFIG_ARM_ATAG_DTB_COMPAT
 251                 /*
 252                  * OK... Let's do some funky business here.
 253                  * If we do have a DTB appended to zImage, and we do have
 254                  * an ATAG list around, we want the later to be translated
 255                  * and folded into the former here.  To be on the safe side,
 256                  * let's temporarily move  the stack away into the malloc
 257                  * area.  No GOT fixup has occurred yet, but none of the
 258                  * code we're about to call uses any global variable.
 259                 */
 260                 add     sp, sp, #0x10000
 261                 stmfd   sp!, {r0-r3, ip, lr}
 262                 mov     r0, r8
 263                 mov     r1, r6
 264                 sub     r2, sp, r6
 265                 bl      atags_to_fdt
 266
 267                 /*
 268                  * If returned value is 1, there is no ATAG at the location
 269                  * pointed by r8.  Try the typical 0x100 offset from start
 270                  * of RAM and hope for the best.
 271                  */
 272                 cmp     r0, #1
 273                 sub     r0, r4, #TEXT_OFFSET
 274                 add     r0, r0, #0x100
 275                 mov     r1, r6
 276                 sub     r2, sp, r6
 277                 bleq    atags_to_fdt
 278
 279                 ldmfd   sp!, {r0-r3, ip, lr}
 280                 sub     sp, sp, #0x10000
 281 #endif
 282
 283                 mov     r8, r6                  @ use the appended device tree
 284
 285                 /*
 286                  * Make sure that the DTB doesn't end up in the final
 287                  * kernel's .bss area. To do so, we adjust the decompressed
 288                  * kernel size to compensate if that .bss size is larger
 289                  * than the relocated code.
 290                  */
 291                 ldr     r5, =_kernel_bss_size
 292                 adr     r1, wont_overwrite
 293                 sub     r1, r6, r1
 294                 subs    r1, r5, r1
 295                 addhi   r9, r9, r1
 296
 297                 /* Get the dtb's size */
 298                 ldr     r5, [r6, #4]
 299 #ifndef __ARMEB__
 300                 /* convert r5 (dtb size) to little endian */
 301                 eor     r1, r5, r5, ror #16
 302                 bic     r1, r1, #0x00ff0000
 303                 mov     r5, r5, ror #8
 304                 eor     r5, r5, r1, lsr #8
 305 #endif
 306
 307                 /* preserve 64-bit alignment */
 308                 add     r5, r5, #7
 309                 bic     r5, r5, #7
 310
 311                 /* relocate some pointers past the appended dtb */
 312                 add     r6, r6, r5
 313                 add     r10, r10, r5
 314                 add     sp, sp, r5
 315 dtb_check_done:
 316 #endif
 317
 318 /*
 319  * Check to see if we will overwrite ourselves.
 320  *   r4  = final kernel address
 321  *   r9  = size of decompressed image
 322  *   r10 = end of this image, including  bss/stack/malloc space if non XIP
 323  * We basically want:
 324  *   r4 - 16k page directory >= r10 -> OK
 325  *   r4 + image length <= address of wont_overwrite -> OK
 326  */
 327                 add     r10, r10, #16384
 328                 cmp     r4, r10
 329                 bhs     wont_overwrite
 330                 add     r10, r4, r9
 331                 adr     r9, wont_overwrite
 332                 cmp     r10, r9
 333                 bls     wont_overwrite
 334
 335 /*
 336  * Relocate ourselves past the end of the decompressed kernel.
 337  *   r6  = _edata
 338  *   r10 = end of the decompressed kernel
 339  * Because we always copy ahead, we need to do it from the end and go
 340  * backward in case the source and destination overlap.
 341  */
 342                 /*
 343                  * Bump to the next 256-byte boundary with the size of
 344                  * the relocation code added. This avoids overwriting
 345                  * ourself when the offset is small.
 346                  */
 347                 add     r10, r10, #((reloc_code_end - restart + 256) & ~255)
 348                 bic     r10, r10, #255
 349
 350                 /* Get start of code we want to copy and align it down. */
 351                 adr     r5, restart
 352                 bic     r5, r5, #31
 353
 354                 sub     r9, r6, r5              @ size to copy
 355                 add     r9, r9, #31             @ rounded up to a multiple
 356                 bic     r9, r9, #31             @ ... of 32 bytes
 357                 add     r6, r9, r5
 358                 add     r9, r9, r10
 359
 360 1:              ldmdb   r6!, {r0 - r3, r10 - r12, lr}
 361                 cmp     r6, r5
 362                 stmdb   r9!, {r0 - r3, r10 - r12, lr}
 363                 bhi     1b
 364
 365                 /* Preserve offset to relocated code. */
 366                 sub     r6, r9, r6
 367
 368 #ifndef CONFIG_ZBOOT_ROM
 369                 /* cache_clean_flush may use the stack, so relocate it */
 370                 add     sp, sp, r6
 371 #endif
 372
 373                 bl      cache_clean_flush
 374
 375                 adr     r0, BSYM(restart)
 376                 add     r0, r0, r6
 377                 mov     pc, r0
 378
 379 wont_overwrite:
 380 /*
 381  * If delta is zero, we are running at the address we were linked at.
 382  *   r0  = delta
 383  *   r2  = BSS start
 384  *   r3  = BSS end
 385  *   r4  = kernel execution address
 386  *   r5  = appended dtb size (0 if not present)
 387  *   r7  = architecture ID
 388  *   r8  = atags pointer
 389  *   r11 = GOT start
 390  *   r12 = GOT end
 391  *   sp  = stack pointer
 392  */
 393                 orrs    r1, r0, r5
 394                 beq     not_relocated
 395
 396                 add     r11, r11, r0
 397                 add     r12, r12, r0
 398
 399 #ifndef CONFIG_ZBOOT_ROM
 400                 /*
 401                  * If we're running fully PIC === CONFIG_ZBOOT_ROM = n,
 402                  * we need to fix up pointers into the BSS region.
 403                  * Note that the stack pointer has already been fixed up.
 404                  */
 405                 add     r2, r2, r0
 406                 add     r3, r3, r0
 407
 408                 /*
 409                  * Relocate all entries in the GOT table.
 410                  * Bump bss entries to _edata + dtb size
 411                  */
 412 1:              ldr     r1, [r11, #0]           @ relocate entries in the GOT
 413                 add     r1, r1, r0              @ This fixes up C references
 414                 cmp     r1, r2                  @ if entry >= bss_start &&
 415                 cmphs   r3, r1                  @       bss_end > entry
 416                 addhi   r1, r1, r5              @    entry += dtb size
 417                 str     r1, [r11], #4           @ next entry
 418                 cmp     r11, r12
 419                 blo     1b
 420
 421                 /* bump our bss pointers too */
 422                 add     r2, r2, r5
 423                 add     r3, r3, r5
 424
 425 #else
 426
 427                 /*
 428                  * Relocate entries in the GOT table.  We only relocate
 429                  * the entries that are outside the (relocated) BSS region.
 430                  */
 431 1:              ldr     r1, [r11, #0]           @ relocate entries in the GOT
 432                 cmp     r1, r2                  @ entry < bss_start ||
 433                 cmphs   r3, r1                  @ _end < entry
 434                 addlo   r1, r1, r0              @ table.  This fixes up the
 435                 str     r1, [r11], #4           @ C references.
 436                 cmp     r11, r12
 437                 blo     1b
 438 #endif
 439
 440 not_relocated:  mov     r0, #0
 441 1:              str     r0, [r2], #4            @ clear bss
 442                 str     r0, [r2], #4
 443                 str     r0, [r2], #4
 444                 str     r0, [r2], #4
 445                 cmp     r2, r3
 446                 blo     1b
 447
 448 /*
 449  * The C runtime environment should now be setup sufficiently.
 450  * Set up some pointers, and start decompressing.
 451  *   r4  = kernel execution address
 452  *   r7  = architecture ID
 453  *   r8  = atags pointer
 454  */
 455                 mov     r0, r4
 456                 mov     r1, sp                  @ malloc space above stack
 457                 add     r2, sp, #0x10000        @ 64k max
 458                 mov     r3, r7
 459                 bl      decompress_kernel
 460                 bl      cache_clean_flush
 461                 bl      cache_off
 462                 mov     r0, #0                  @ must be zero
 463                 mov     r1, r7                  @ restore architecture number
 464                 mov     r2, r8                  @ restore atags pointer
 465  ARM(           mov     pc, r4  )               @ call kernel
 466  THUMB(         bx      r4      )               @ entry point is always ARM
 467
 468                 .align  2
 469                 .type   LC0, #object
 470 LC0:            .word   LC0                     @ r1
 471                 .word   __bss_start             @ r2
 472                 .word   _end                    @ r3
 473                 .word   _edata                  @ r6
 474                 .word   input_data_end - 4      @ r10 (inflated size location)
 475                 .word   _got_start              @ r11
 476                 .word   _got_end                @ ip
 477                 .word   .L_user_stack_end       @ sp
 478                 .size   LC0, . - LC0
 479
 480 #ifdef CONFIG_ARCH_RPC
 481                 .globl  params
 482 params:         ldr     r0, =0x10000100         @ params_phys for RPC
 483                 mov     pc, lr
 484                 .ltorg
 485                 .align
 486 #endif
 487
 488 /*
 489  * Turn on the cache.  We need to setup some page tables so that we
 490  * can have both the I and D caches on.
 491  *
 492  * We place the page tables 16k down from the kernel execution address,
 493  * and we hope that nothing else is using it.  If we're using it, we
 494  * will go pop!
 495  *
 496  * On entry,
 497  *  r4 = kernel execution address
 498  *  r7 = architecture number
 499  *  r8 = atags pointer
 500  * On exit,
 501  *  r0, r1, r2, r3, r9, r10, r12 corrupted
 502  * This routine must preserve:
 503  *  r4, r7, r8
 504  */
 505                 .align  5
 506 cache_on:       mov     r3, #8                  @ cache_on function
 507                 b       call_cache_fn
 508
 509 /*
 510  * Initialize the highest priority protection region, PR7
 511  * to cover all 32bit address and cacheable and bufferable.
 512  */
 513 __armv4_mpu_cache_on:
 514                 mov     r0, #0x3f               @ 4G, the whole
 515                 mcr     p15, 0, r0, c6, c7, 0   @ PR7 Area Setting
 516                 mcr     p15, 0, r0, c6, c7, 1
 517
 518                 mov     r0, #0x80               @ PR7
 519                 mcr     p15, 0, r0, c2, c0, 0   @ D-cache on
 520                 mcr     p15, 0, r0, c2, c0, 1   @ I-cache on
 521                 mcr     p15, 0, r0, c3, c0, 0   @ write-buffer on
 522
 523                 mov     r0, #0xc000
 524                 mcr     p15, 0, r0, c5, c0, 1   @ I-access permission
 525                 mcr     p15, 0, r0, c5, c0, 0   @ D-access permission
 526
 527                 mov     r0, #0
 528                 mcr     p15, 0, r0, c7, c10, 4  @ drain write buffer
 529                 mcr     p15, 0, r0, c7, c5, 0   @ flush(inval) I-Cache
 530                 mcr     p15, 0, r0, c7, c6, 0   @ flush(inval) D-Cache
 531                 mrc     p15, 0, r0, c1, c0, 0   @ read control reg
 532                                                 @ ...I .... ..D. WC.M
 533                 orr     r0, r0, #0x002d         @ .... .... ..1. 11.1
 534                 orr     r0, r0, #0x1000         @ ...1 .... .... ....
 535
 536                 mcr     p15, 0, r0, c1, c0, 0   @ write control reg
 537
 538                 mov     r0, #0
 539                 mcr     p15, 0, r0, c7, c5, 0   @ flush(inval) I-Cache
 540                 mcr     p15, 0, r0, c7, c6, 0   @ flush(inval) D-Cache
 541                 mov     pc, lr
 542
 543 __armv3_mpu_cache_on:
 544                 mov     r0, #0x3f               @ 4G, the whole
 545                 mcr     p15, 0, r0, c6, c7, 0   @ PR7 Area Setting
 546
 547                 mov     r0, #0x80               @ PR7
 548                 mcr     p15, 0, r0, c2, c0, 0   @ cache on
 549                 mcr     p15, 0, r0, c3, c0, 0   @ write-buffer on
 550
 551                 mov     r0, #0xc000
 552                 mcr     p15, 0, r0, c5, c0, 0   @ access permission
 553
 554                 mov     r0, #0
 555                 mcr     p15, 0, r0, c7, c0, 0   @ invalidate whole cache v3
 556                 /*
 557                  * ?? ARMv3 MMU does not allow reading the control register,
 558                  * does this really work on ARMv3 MPU?
 559                  */
 560                 mrc     p15, 0, r0, c1, c0, 0   @ read control reg
 561                                                 @ .... .... .... WC.M
 562                 orr     r0, r0, #0x000d         @ .... .... .... 11.1
 563                 /* ?? this overwrites the value constructed above? */
 564                 mov     r0, #0
 565                 mcr     p15, 0, r0, c1, c0, 0   @ write control reg
 566
 567                 /* ?? invalidate for the second time? */
 568                 mcr     p15, 0, r0, c7, c0, 0   @ invalidate whole cache v3
 569                 mov     pc, lr
 570
 571 __setup_mmu:    sub     r3, r4, #16384          @ Page directory size
 572                 bic     r3, r3, #0xff           @ Align the pointer
 573                 bic     r3, r3, #0x3f00
 574 /*
 575  * Initialise the page tables, turning on the cacheable and bufferable
 576  * bits for the RAM area only.
 577  */
 578                 mov     r0, r3
 579                 mov     r9, r0, lsr #18
 580                 mov     r9, r9, lsl #18         @ start of RAM
 581                 add     r10, r9, #0x10000000    @ a reasonable RAM size
 582                 mov     r1, #0x12
 583                 orr     r1, r1, #3 << 10
 584                 add     r2, r3, #16384
 585 1:              cmp     r1, r9                  @ if virt > start of RAM
 586 #ifdef CONFIG_CPU_DCACHE_WRITETHROUGH
 587                 orrhs   r1, r1, #0x08           @ set cacheable
 588 #else
 589                 orrhs   r1, r1, #0x0c           @ set cacheable, bufferable
 590 #endif
 591                 cmp     r1, r10                 @ if virt > end of RAM
 592                 bichs   r1, r1, #0x0c           @ clear cacheable, bufferable
 593                 str     r1, [r0], #4            @ 1:1 mapping
 594                 add     r1, r1, #1048576
 595                 teq     r0, r2
 596                 bne     1b
 597 /*
 598  * If ever we are running from Flash, then we surely want the cache
 599  * to be enabled also for our execution instance...  We map 2MB of it
 600  * so there is no map overlap problem for up to 1 MB compressed kernel.
 601  * If the execution is in RAM then we would only be duplicating the above.
 602  */
 603                 mov     r1, #0x1e
 604                 orr     r1, r1, #3 << 10
 605                 mov     r2, pc
 606                 mov     r2, r2, lsr #20
 607                 orr     r1, r1, r2, lsl #20
 608                 add     r0, r3, r2, lsl #2
 609                 str     r1, [r0], #4
 610                 add     r1, r1, #1048576
 611                 str     r1, [r0]
 612                 mov     pc, lr
 613 ENDPROC(__setup_mmu)
 614
 615 __arm926ejs_mmu_cache_on:
 616 #ifdef CONFIG_CPU_DCACHE_WRITETHROUGH
 617                 mov     r0, #4                  @ put dcache in WT mode
 618                 mcr     p15, 7, r0, c15, c0, 0
 619 #endif
 620
 621 __armv4_mmu_cache_on:
 622                 mov     r12, lr
 623 #ifdef CONFIG_MMU
 624                 bl      __setup_mmu
 625                 mov     r0, #0
 626                 mcr     p15, 0, r0, c7, c10, 4  @ drain write buffer
 627                 mcr     p15, 0, r0, c8, c7, 0   @ flush I,D TLBs
 628                 mrc     p15, 0, r0, c1, c0, 0   @ read control reg
 629                 orr     r0, r0, #0x5000         @ I-cache enable, RR cache replacement
 630                 orr     r0, r0, #0x0030
 631 #ifdef CONFIG_CPU_ENDIAN_BE8
 632                 orr     r0, r0, #1 << 25        @ big-endian page tables
 633 #endif
 634                 bl      __common_mmu_cache_on
 635                 mov     r0, #0
 636                 mcr     p15, 0, r0, c8, c7, 0   @ flush I,D TLBs
 637 #endif
 638                 mov     pc, r12
 639
 640 __armv7_mmu_cache_on:
 641                 mov     r12, lr
 642 #ifdef CONFIG_MMU
 643                 mrc     p15, 0, r11, c0, c1, 4  @ read ID_MMFR0
 644                 tst     r11, #0xf               @ VMSA
 645                 blne    __setup_mmu
 646                 mov     r0, #0
 647                 mcr     p15, 0, r0, c7, c10, 4  @ drain write buffer
 648                 tst     r11, #0xf               @ VMSA
 649                 mcrne   p15, 0, r0, c8, c7, 0   @ flush I,D TLBs
 650 #endif
 651                 mrc     p15, 0, r0, c1, c0, 0   @ read control reg
 652                 bic     r0, r0, #1 << 28        @ clear SCTLR.TRE
 653                 orr     r0, r0, #0x5000         @ I-cache enable, RR cache replacement
 654                 orr     r0, r0, #0x003c         @ write buffer
 655 #ifdef CONFIG_MMU
 656 #ifdef CONFIG_CPU_ENDIAN_BE8
 657                 orr     r0, r0, #1 << 25        @ big-endian page tables
 658 #endif
 659                 orrne   r0, r0, #1              @ MMU enabled
 660                 movne   r1, #-1
 661                 mcrne   p15, 0, r3, c2, c0, 0   @ load page table pointer
 662                 mcrne   p15, 0, r1, c3, c0, 0   @ load domain access control
 663 #endif
 664                 mcr     p15, 0, r0, c1, c0, 0   @ load control register
 665                 mrc     p15, 0, r0, c1, c0, 0   @ and read it back
 666                 mov     r0, #0
 667                 mcr     p15, 0, r0, c7, c5, 4   @ ISB
 668                 mov     pc, r12
 669
 670 __fa526_cache_on:
 671                 mov     r12, lr
 672                 bl      __setup_mmu
 673                 mov     r0, #0
 674                 mcr     p15, 0, r0, c7, c7, 0   @ Invalidate whole cache
 675                 mcr     p15, 0, r0, c7, c10, 4  @ drain write buffer
 676                 mcr     p15, 0, r0, c8, c7, 0   @ flush UTLB
 677                 mrc     p15, 0, r0, c1, c0, 0   @ read control reg
 678                 orr     r0, r0, #0x1000         @ I-cache enable
 679                 bl      __common_mmu_cache_on
 680                 mov     r0, #0
 681                 mcr     p15, 0, r0, c8, c7, 0   @ flush UTLB
 682                 mov     pc, r12
 683
 684 __arm6_mmu_cache_on:
 685                 mov     r12, lr
 686                 bl      __setup_mmu
 687                 mov     r0, #0
 688                 mcr     p15, 0, r0, c7, c0, 0   @ invalidate whole cache v3
 689                 mcr     p15, 0, r0, c5, c0, 0   @ invalidate whole TLB v3
 690                 mov     r0, #0x30
 691                 bl      __common_mmu_cache_on
 692                 mov     r0, #0
 693                 mcr     p15, 0, r0, c5, c0, 0   @ invalidate whole TLB v3
 694                 mov     pc, r12
 695
 696 __common_mmu_cache_on:
 697 #ifndef CONFIG_THUMB2_KERNEL
 698 #ifndef DEBUG
 699                 orr     r0, r0, #0x000d         @ Write buffer, mmu
 700 #endif
 701                 mov     r1, #-1
 702                 mcr     p15, 0, r3, c2, c0, 0   @ load page table pointer
 703                 mcr     p15, 0, r1, c3, c0, 0   @ load domain access control
 704                 b       1f
 705                 .align  5                       @ cache line aligned
 706 1:              mcr     p15, 0, r0, c1, c0, 0   @ load control register
 707                 mrc     p15, 0, r0, c1, c0, 0   @ and read it back to
 708                 sub     pc, lr, r0, lsr #32     @ properly flush pipeline
 709 #endif
 710
 711 #define PROC_ENTRY_SIZE (4*5)
 712
 713 /*
 714  * Here follow the relocatable cache support functions for the
 715  * various processors.  This is a generic hook for locating an
 716  * entry and jumping to an instruction at the specified offset
 717  * from the start of the block.  Please note this is all position
 718  * independent code.
 719  *
 720  *  r1  = corrupted
 721  *  r2  = corrupted
 722  *  r3  = block offset
 723  *  r9  = corrupted
 724  *  r12 = corrupted
 725  */
 726
 727 call_cache_fn:  adr     r12, proc_types
 728 #ifdef CONFIG_CPU_CP15
 729                 mrc     p15, 0, r9, c0, c0      @ get processor ID
 730 #else
 731                 ldr     r9, =CONFIG_PROCESSOR_ID
 732 #endif
 733 1:              ldr     r1, [r12, #0]           @ get value
 734                 ldr     r2, [r12, #4]           @ get mask
 735                 eor     r1, r1, r9              @ (real ^ match)
 736                 tst     r1, r2                  @       & mask
 737  ARM(           addeq   pc, r12, r3             ) @ call cache function
 738  THUMB(         addeq   r12, r3                 )
 739  THUMB(         moveq   pc, r12                 ) @ call cache function
 740                 add     r12, r12, #PROC_ENTRY_SIZE
 741                 b       1b
 742
 743 /*
 744  * Table for cache operations.  This is basically:
 745  *   - CPU ID match
 746  *   - CPU ID mask
 747  *   - 'cache on' method instruction
 748  *   - 'cache off' method instruction
 749  *   - 'cache flush' method instruction
 750  *
 751  * We match an entry using: ((real_id ^ match) & mask) == 0
 752  *
 753  * Writethrough caches generally only need 'on' and 'off'
 754  * methods.  Writeback caches _must_ have the flush method
 755  * defined.
 756  */
 757                 .align  2
 758                 .type   proc_types,#object
 759 proc_types:
 760                 .word   0x41560600              @ ARM6/610
 761                 .word   0xffffffe0
 762                 W(b)    __arm6_mmu_cache_off    @ works, but slow
 763                 W(b)    __arm6_mmu_cache_off
 764                 mov     pc, lr
 765  THUMB(         nop                             )
 766 @               b       __arm6_mmu_cache_on             @ untested
 767 @               b       __arm6_mmu_cache_off
 768 @               b       __armv3_mmu_cache_flush
 769
 770                 .word   0x00000000              @ old ARM ID
 771                 .word   0x0000f000
 772                 mov     pc, lr
 773  THUMB(         nop                             )
 774                 mov     pc, lr
 775  THUMB(         nop                             )
 776                 mov     pc, lr
 777  THUMB(         nop                             )
 778
 779                 .word   0x41007000              @ ARM7/710
 780                 .word   0xfff8fe00
 781                 W(b)    __arm7_mmu_cache_off
 782                 W(b)    __arm7_mmu_cache_off
 783                 mov     pc, lr
 784  THUMB(         nop                             )
 785
 786                 .word   0x41807200              @ ARM720T (writethrough)
 787                 .word   0xffffff00
 788                 W(b)    __armv4_mmu_cache_on
 789                 W(b)    __armv4_mmu_cache_off
 790                 mov     pc, lr
 791  THUMB(         nop                             )
 792
 793                 .word   0x41007400              @ ARM74x
 794                 .word   0xff00ff00
 795                 W(b)    __armv3_mpu_cache_on
 796                 W(b)    __armv3_mpu_cache_off
 797                 W(b)    __armv3_mpu_cache_flush
 798
 799                 .word   0x41009400              @ ARM94x
 800                 .word   0xff00ff00
 801                 W(b)    __armv4_mpu_cache_on
 802                 W(b)    __armv4_mpu_cache_off
 803                 W(b)    __armv4_mpu_cache_flush
 804
 805                 .word   0x41069260              @ ARM926EJ-S (v5TEJ)
 806                 .word   0xff0ffff0
 807                 W(b)    __arm926ejs_mmu_cache_on
 808                 W(b)    __armv4_mmu_cache_off
 809                 W(b)    __armv5tej_mmu_cache_flush
 810
 811                 .word   0x00007000              @ ARM7 IDs
 812                 .word   0x0000f000
 813                 mov     pc, lr
 814  THUMB(         nop                             )
 815                 mov     pc, lr
 816  THUMB(         nop                             )
 817                 mov     pc, lr
 818  THUMB(         nop                             )
 819
 820                 @ Everything from here on will be the new ID system.
 821
 822                 .word   0x4401a100              @ sa110 / sa1100
 823                 .word   0xffffffe0
 824                 W(b)    __armv4_mmu_cache_on
 825                 W(b)    __armv4_mmu_cache_off
 826                 W(b)    __armv4_mmu_cache_flush
 827
 828                 .word   0x6901b110              @ sa1110
 829                 .word   0xfffffff0
 830                 W(b)    __armv4_mmu_cache_on
 831                 W(b)    __armv4_mmu_cache_off
 832                 W(b)    __armv4_mmu_cache_flush
 833
 834                 .word   0x56056900
 835                 .word   0xffffff00              @ PXA9xx
 836                 W(b)    __armv4_mmu_cache_on
 837                 W(b)    __armv4_mmu_cache_off
 838                 W(b)    __armv4_mmu_cache_flush
 839
 840                 .word   0x56158000              @ PXA168
 841                 .word   0xfffff000
 842                 W(b)    __armv4_mmu_cache_on
 843                 W(b)    __armv4_mmu_cache_off
 844                 W(b)    __armv5tej_mmu_cache_flush
 845
 846                 .word   0x56050000              @ Feroceon
 847                 .word   0xff0f0000
 848                 W(b)    __armv4_mmu_cache_on
 849                 W(b)    __armv4_mmu_cache_off
 850                 W(b)    __armv5tej_mmu_cache_flush
 851
 852 #ifdef CONFIG_CPU_FEROCEON_OLD_ID
 853                 /* this conflicts with the standard ARMv5TE entry */
 854                 .long   0x41009260              @ Old Feroceon
 855                 .long   0xff00fff0
 856                 b       __armv4_mmu_cache_on
 857                 b       __armv4_mmu_cache_off
 858                 b       __armv5tej_mmu_cache_flush
 859 #endif
 860
 861                 .word   0x66015261              @ FA526
 862                 .word   0xff01fff1
 863                 W(b)    __fa526_cache_on
 864                 W(b)    __armv4_mmu_cache_off
 865                 W(b)    __fa526_cache_flush
 866
 867                 @ These match on the architecture ID
 868
 869                 .word   0x00020000              @ ARMv4T
 870                 .word   0x000f0000
 871                 W(b)    __armv4_mmu_cache_on
 872                 W(b)    __armv4_mmu_cache_off
 873                 W(b)    __armv4_mmu_cache_flush
 874
 875                 .word   0x00050000              @ ARMv5TE
 876                 .word   0x000f0000
 877                 W(b)    __armv4_mmu_cache_on
 878                 W(b)    __armv4_mmu_cache_off
 879                 W(b)    __armv4_mmu_cache_flush
 880
 881                 .word   0x00060000              @ ARMv5TEJ
 882                 .word   0x000f0000
 883                 W(b)    __armv4_mmu_cache_on
 884                 W(b)    __armv4_mmu_cache_off
 885                 W(b)    __armv5tej_mmu_cache_flush
 886
 887                 .word   0x0007b000              @ ARMv6
 888                 .word   0x000ff000
 889                 W(b)    __armv4_mmu_cache_on
 890                 W(b)    __armv4_mmu_cache_off
 891                 W(b)    __armv6_mmu_cache_flush
 892
 893                 .word   0x000f0000              @ new CPU Id
 894                 .word   0x000f0000
 895                 W(b)    __armv7_mmu_cache_on
 896                 W(b)    __armv7_mmu_cache_off
 897                 W(b)    __armv7_mmu_cache_flush
 898
 899                 .word   0                       @ unrecognised type
 900                 .word   0
 901                 mov     pc, lr
 902  THUMB(         nop                             )
 903                 mov     pc, lr
 904  THUMB(         nop                             )
 905                 mov     pc, lr
 906  THUMB(         nop                             )
 907
 908                 .size   proc_types, . - proc_types
 909
 910                 /*
 911                  * If you get a "non-constant expression in ".if" statement"
 912                  * error from the assembler on this line, check that you have
 913                  * not accidentally written a "b" instruction where you should
 914                  * have written W(b).
 915                  */
 916                 .if (. - proc_types) % PROC_ENTRY_SIZE != 0
 917                 .error "The size of one or more proc_types entries is wrong."
 918                 .endif
 919
 920 /*
 921  * Turn off the Cache and MMU.  ARMv3 does not support
 922  * reading the control register, but ARMv4 does.
 923  *
 924  * On exit,
 925  *  r0, r1, r2, r3, r9, r12 corrupted
 926  * This routine must preserve:
 927  *  r4, r7, r8
 928  */
 929                 .align  5
 930 cache_off:      mov     r3, #12                 @ cache_off function
 931                 b       call_cache_fn
 932
 933 __armv4_mpu_cache_off:
 934                 mrc     p15, 0, r0, c1, c0
 935                 bic     r0, r0, #0x000d
 936                 mcr     p15, 0, r0, c1, c0      @ turn MPU and cache off
 937                 mov     r0, #0
 938                 mcr     p15, 0, r0, c7, c10, 4  @ drain write buffer
 939                 mcr     p15, 0, r0, c7, c6, 0   @ flush D-Cache
 940                 mcr     p15, 0, r0, c7, c5, 0   @ flush I-Cache
 941                 mov     pc, lr
 942
 943 __armv3_mpu_cache_off:
 944                 mrc     p15, 0, r0, c1, c0
 945                 bic     r0, r0, #0x000d
 946                 mcr     p15, 0, r0, c1, c0, 0   @ turn MPU and cache off
 947                 mov     r0, #0
 948                 mcr     p15, 0, r0, c7, c0, 0   @ invalidate whole cache v3
 949                 mov     pc, lr
 950
 951 __armv4_mmu_cache_off:
 952 #ifdef CONFIG_MMU
 953                 mrc     p15, 0, r0, c1, c0
 954                 bic     r0, r0, #0x000d
 955                 mcr     p15, 0, r0, c1, c0      @ turn MMU and cache off
 956                 mov     r0, #0
 957                 mcr     p15, 0, r0, c7, c7      @ invalidate whole cache v4
 958                 mcr     p15, 0, r0, c8, c7      @ invalidate whole TLB v4
 959 #endif
 960                 mov     pc, lr
 961
 962 __armv7_mmu_cache_off:
 963                 mrc     p15, 0, r0, c1, c0
 964 #ifdef CONFIG_MMU
 965                 bic     r0, r0, #0x000d
 966 #else
 967                 bic     r0, r0, #0x000c
 968 #endif
 969                 mcr     p15, 0, r0, c1, c0      @ turn MMU and cache off
 970                 mov     r12, lr
 971                 bl      __armv7_mmu_cache_flush
 972                 mov     r0, #0
 973 #ifdef CONFIG_MMU
 974                 mcr     p15, 0, r0, c8, c7, 0   @ invalidate whole TLB
 975 #endif
 976                 mcr     p15, 0, r0, c7, c5, 6   @ invalidate BTC
 977                 mcr     p15, 0, r0, c7, c10, 4  @ DSB
 978                 mcr     p15, 0, r0, c7, c5, 4   @ ISB
 979                 mov     pc, r12
 980
 981 __arm6_mmu_cache_off:
 982                 mov     r0, #0x00000030         @ ARM6 control reg.
 983                 b       __armv3_mmu_cache_off
 984
 985 __arm7_mmu_cache_off:
 986                 mov     r0, #0x00000070         @ ARM7 control reg.
 987                 b       __armv3_mmu_cache_off
 988
 989 __armv3_mmu_cache_off:
 990                 mcr     p15, 0, r0, c1, c0, 0   @ turn MMU and cache off
 991                 mov     r0, #0
 992                 mcr     p15, 0, r0, c7, c0, 0   @ invalidate whole cache v3
 993                 mcr     p15, 0, r0, c5, c0, 0   @ invalidate whole TLB v3
 994                 mov     pc, lr
 995
 996 /*
 997  * Clean and flush the cache to maintain consistency.
 998  *
 999  * On exit,
1000  *  r1, r2, r3, r9, r10, r11, r12 corrupted
1001  * This routine must preserve:
1002  *  r4, r6, r7, r8
1003  */
1004                 .align  5
1005 cache_clean_flush:
1006                 mov     r3, #16
1007                 b       call_cache_fn
1008
1009 __armv4_mpu_cache_flush:
1010                 mov     r2, #1
1011                 mov     r3, #0
1012                 mcr     p15, 0, ip, c7, c6, 0   @ invalidate D cache
1013                 mov     r1, #7 << 5             @ 8 segments
1014 1:              orr     r3, r1, #63 << 26       @ 64 entries
1015 2:              mcr     p15, 0, r3, c7, c14, 2  @ clean & invalidate D index
1016                 subs    r3, r3, #1 << 26
1017                 bcs     2b                      @ entries 63 to 0
1018                 subs    r1, r1, #1 << 5
1019                 bcs     1b                      @ segments 7 to 0
1020
1021                 teq     r2, #0
1022                 mcrne   p15, 0, ip, c7, c5, 0   @ invalidate I cache
1023                 mcr     p15, 0, ip, c7, c10, 4  @ drain WB
1024                 mov     pc, lr
1025
1026 __fa526_cache_flush:
1027                 mov     r1, #0
1028                 mcr     p15, 0, r1, c7, c14, 0  @ clean and invalidate D cache
1029                 mcr     p15, 0, r1, c7, c5, 0   @ flush I cache
1030                 mcr     p15, 0, r1, c7, c10, 4  @ drain WB
1031                 mov     pc, lr
1032
1033 __armv6_mmu_cache_flush:
1034                 mov     r1, #0
1035                 mcr     p15, 0, r1, c7, c14, 0  @ clean+invalidate D
1036                 mcr     p15, 0, r1, c7, c5, 0   @ invalidate I+BTB
1037                 mcr     p15, 0, r1, c7, c15, 0  @ clean+invalidate unified
1038                 mcr     p15, 0, r1, c7, c10, 4  @ drain WB
1039                 mov     pc, lr
1040
1041 __armv7_mmu_cache_flush:
1042                 mrc     p15, 0, r10, c0, c1, 5  @ read ID_MMFR1
1043                 tst     r10, #0xf << 16         @ hierarchical cache (ARMv7)
1044                 mov     r10, #0
1045                 beq     hierarchical
1046                 mcr     p15, 0, r10, c7, c14, 0 @ clean+invalidate D
1047                 b       iflush
1048 hierarchical:
1049                 mcr     p15, 0, r10, c7, c10, 5 @ DMB
1050                 stmfd   sp!, {r0-r7, r9-r11}
1051                 mrc     p15, 1, r0, c0, c0, 1   @ read clidr
1052                 ands    r3, r0, #0x7000000      @ extract loc from clidr
1053                 mov     r3, r3, lsr #23         @ left align loc bit field
1054                 beq     finished                @ if loc is 0, then no need to clean
1055                 mov     r10, #0                 @ start clean at cache level 0
1056 loop1:
1057                 add     r2, r10, r10, lsr #1    @ work out 3x current cache level
1058                 mov     r1, r0, lsr r2          @ extract cache type bits from clidr
1059                 and     r1, r1, #7              @ mask of the bits for current cache only
1060                 cmp     r1, #2                  @ see what cache we have at this level
1061                 blt     skip                    @ skip if no cache, or just i-cache
1062                 mcr     p15, 2, r10, c0, c0, 0  @ select current cache level in cssr
1063                 mcr     p15, 0, r10, c7, c5, 4  @ isb to sych the new cssr&csidr
1064                 mrc     p15, 1, r1, c0, c0, 0   @ read the new csidr
1065                 and     r2, r1, #7              @ extract the length of the cache lines
1066                 add     r2, r2, #4              @ add 4 (line length offset)
1067                 ldr     r4, =0x3ff
1068                 ands    r4, r4, r1, lsr #3      @ find maximum number on the way size
1069                 clz     r5, r4                  @ find bit position of way size increment
1070                 ldr     r7, =0x7fff
1071                 ands    r7, r7, r1, lsr #13     @ extract max number of the index size
1072 loop2:
1073                 mov     r9, r4                  @ create working copy of max way size
1074 loop3:
1075  ARM(           orr     r11, r10, r9, lsl r5    ) @ factor way and cache number into r11
1076  ARM(           orr     r11, r11, r7, lsl r2    ) @ factor index number into r11
1077  THUMB(         lsl     r6, r9, r5              )
1078  THUMB(         orr     r11, r10, r6            ) @ factor way and cache number into r11
1079  THUMB(         lsl     r6, r7, r2              )
1080  THUMB(         orr     r11, r11, r6            ) @ factor index number into r11
1081                 mcr     p15, 0, r11, c7, c14, 2 @ clean & invalidate by set/way
1082                 subs    r9, r9, #1              @ decrement the way
1083                 bge     loop3
1084                 subs    r7, r7, #1              @ decrement the index
1085                 bge     loop2
1086 skip:
1087                 add     r10, r10, #2            @ increment cache number
1088                 cmp     r3, r10
1089                 bgt     loop1
1090 finished:
1091                 ldmfd   sp!, {r0-r7, r9-r11}
1092                 mov     r10, #0                 @ swith back to cache level 0
1093                 mcr     p15, 2, r10, c0, c0, 0  @ select current cache level in cssr
1094 iflush:
1095                 mcr     p15, 0, r10, c7, c10, 4 @ DSB
1096                 mcr     p15, 0, r10, c7, c5, 0  @ invalidate I+BTB
1097                 mcr     p15, 0, r10, c7, c10, 4 @ DSB
1098                 mcr     p15, 0, r10, c7, c5, 4  @ ISB
1099                 mov     pc, lr
1100
1101 __armv5tej_mmu_cache_flush:
1102 1:              mrc     p15, 0, r15, c7, c14, 3 @ test,clean,invalidate D cache
1103                 bne     1b
1104                 mcr     p15, 0, r0, c7, c5, 0   @ flush I cache
1105                 mcr     p15, 0, r0, c7, c10, 4  @ drain WB
1106                 mov     pc, lr
1107
1108 __armv4_mmu_cache_flush:
1109                 mov     r2, #64*1024            @ default: 32K dcache size (*2)
1110                 mov     r11, #32                @ default: 32 byte line size
1111                 mrc     p15, 0, r3, c0, c0, 1   @ read cache type
1112                 teq     r3, r9                  @ cache ID register present?
1113                 beq     no_cache_id
1114                 mov     r1, r3, lsr #18
1115                 and     r1, r1, #7
1116                 mov     r2, #1024
1117                 mov     r2, r2, lsl r1          @ base dcache size *2
1118                 tst     r3, #1 << 14            @ test M bit
1119                 addne   r2, r2, r2, lsr #1      @ +1/2 size if M == 1
1120                 mov     r3, r3, lsr #12
1121                 and     r3, r3, #3
1122                 mov     r11, #8
1123                 mov     r11, r11, lsl r3        @ cache line size in bytes
1124 no_cache_id:
1125                 mov     r1, pc
1126                 bic     r1, r1, #63             @ align to longest cache line
1127                 add     r2, r1, r2
1128 1:
1129  ARM(           ldr     r3, [r1], r11           ) @ s/w flush D cache
1130  THUMB(         ldr     r3, [r1]                ) @ s/w flush D cache
1131  THUMB(         add     r1, r1, r11             )
1132                 teq     r1, r2
1133                 bne     1b
1134
1135                 mcr     p15, 0, r1, c7, c5, 0   @ flush I cache
1136                 mcr     p15, 0, r1, c7, c6, 0   @ flush D cache
1137                 mcr     p15, 0, r1, c7, c10, 4  @ drain WB
1138                 mov     pc, lr
1139
1140 __armv3_mmu_cache_flush:
1141 __armv3_mpu_cache_flush:
1142                 mov     r1, #0
1143                 mcr     p15, 0, r1, c7, c0, 0   @ invalidate whole cache v3
1144                 mov     pc, lr
1145
1146 /*
1147  * Various debugging routines for printing hex characters and
1148  * memory, which again must be relocatable.
1149  */
1150 #ifdef DEBUG
1151                 .align  2
1152                 .type   phexbuf,#object
1153 phexbuf:        .space  12
1154                 .size   phexbuf, . - phexbuf
1155
1156 @ phex corrupts {r0, r1, r2, r3}
1157 phex:           adr     r3, phexbuf
1158                 mov     r2, #0
1159                 strb    r2, [r3, r1]
1160 1:              subs    r1, r1, #1
1161                 movmi   r0, r3
1162                 bmi     puts
1163                 and     r2, r0, #15
1164                 mov     r0, r0, lsr #4
1165                 cmp     r2, #10
1166                 addge   r2, r2, #7
1167                 add     r2, r2, #'0'
1168                 strb    r2, [r3, r1]
1169                 b       1b
1170
1171 @ puts corrupts {r0, r1, r2, r3}
1172 puts:           loadsp  r3, r1
1173 1:              ldrb    r2, [r0], #1
1174                 teq     r2, #0
1175                 moveq   pc, lr
1176 2:              writeb  r2, r3
1177                 mov     r1, #0x00020000
1178 3:              subs    r1, r1, #1
1179                 bne     3b
1180                 teq     r2, #'\n'
1181                 moveq   r2, #'\r'
1182                 beq     2b
1183                 teq     r0, #0
1184                 bne     1b
1185                 mov     pc, lr
1186 @ putc corrupts {r0, r1, r2, r3}
1187 putc:
1188                 mov     r2, r0
1189                 mov     r0, #0
1190                 loadsp  r3, r1
1191                 b       2b
1192
1193 @ memdump corrupts {r0, r1, r2, r3, r10, r11, r12, lr}
1194 memdump:        mov     r12, r0
1195                 mov     r10, lr
1196                 mov     r11, #0
1197 2:              mov     r0, r11, lsl #2
1198                 add     r0, r0, r12
1199                 mov     r1, #8
1200                 bl      phex
1201                 mov     r0, #':'
1202                 bl      putc
1203 1:              mov     r0, #' '
1204                 bl      putc
1205                 ldr     r0, [r12, r11, lsl #2]
1206                 mov     r1, #8
1207                 bl      phex
1208                 and     r0, r11, #7
1209                 teq     r0, #3
1210                 moveq   r0, #' '
1211                 bleq    putc
1212                 and     r0, r11, #7
1213                 add     r11, r11, #1
1214                 teq     r0, #7
1215                 bne     1b
1216                 mov     r0, #'\n'
1217                 bl      putc
1218                 cmp     r11, #64
1219                 blt     2b
1220                 mov     pc, r10
1221 #endif
1222
1223                 .ltorg
1224 reloc_code_end:
1225
1226                 .align
1227                 .section ".stack", "aw", %nobits
1228 .L_user_stack:  .space  4096
1229 .L_user_stack_end: