board/overo/overo.c

   1 /*
   2  * (C) Copyright 2006
   3  * Texas Instruments, <www.ti.com>
   4  * Jian Zhang <jzhang@ti.com>
   5  * Richard Woodruff <r-woodruff2@ti.com>
   6  *
   7  * Modified for overo
   8  * Steve Sakoman <steve@sakoman.com>
   9  *
  10  * See file CREDITS for list of people who contributed to this
  11  * project.
  12  *
  13  * This program is free software; you can redistribute it and/or
  14  * modify it under the terms of the GNU General Public License as
  15  * published by the Free Software Foundation; either version 2 of
  16  * the License, or (at your option) any later version.
  17  *
  18  * This program is distributed in the hope that it will be useful,
  19  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  20  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  21  * GNU General Public License for more details.
  22  *
  23  * You should have received a copy of the GNU General Public License
  24  * along with this program; if not, write to the Free Software
  25  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  26  * MA 02111-1307 USA
  27  */
  28
  29 #include <common.h>
  30 #include <command.h>
  31 #include <part.h>
  32 #include <fat.h>
  33 #include <i2c.h>
  34 #include <asm/arch/cpu.h>
  35 #include <asm/arch/bits.h>
  36 #include <asm/arch/gpio.h>
  37 #include <asm/arch/mux.h>
  38 #include <asm/arch/sys_proto.h>
  39 #include <asm/arch/sys_info.h>
  40 #include <asm/arch/clocks.h>
  41 #include <asm/arch/mem.h>
  42
  43 /* params for 37XX */
  44 #define CORE_DPLL_PARAM_M2      0x09
  45 #define CORE_DPLL_PARAM_M       0x360
  46 #define CORE_DPLL_PARAM_N       0xC
  47
  48 /* Used to index into DPLL parameter tables */
  49 struct dpll_param {
  50         unsigned int m;
  51         unsigned int n;
  52         unsigned int fsel;
  53         unsigned int m2;
  54 };
  55
  56 typedef struct dpll_param dpll_param;
  57
  58 /* Following functions are exported from lowlevel_init.S */
  59 extern dpll_param *get_mpu_dpll_param();
  60 extern dpll_param *get_iva_dpll_param();
  61 extern dpll_param *get_core_dpll_param();
  62 extern dpll_param *get_per_dpll_param();
  63
  64 #define __raw_readl(a)          (*(volatile unsigned int *)(a))
  65 #define __raw_writel(v, a)      (*(volatile unsigned int *)(a) = (v))
  66 #define __raw_readw(a)          (*(volatile unsigned short *)(a))
  67 #define __raw_writew(v, a)      (*(volatile unsigned short *)(a) = (v))
  68
  69 static char *rev_s[CPU_3XX_MAX_REV] = {
  70                                 "1.0",
  71                                 "2.0",
  72                                 "2.1",
  73                                 "3.0",
  74                                 "3.1",
  75                                 "UNKNOWN",
  76                                 "UNKNOWN",
  77                                 "3.1.2"};
  78
  79 /*******************************************************
  80  * Routine: delay
  81  * Description: spinning delay to use before udelay works
  82  ******************************************************/
  83 static inline void delay(unsigned long loops)
  84 {
  85         __asm__ volatile ("1:\n" "subs %0, %1, #1\n"
  86                           "bne 1b":"=r" (loops):"0"(loops));
  87 }
  88
  89 void udelay (unsigned long usecs) {
  90         delay(usecs);
  91 }
  92
  93 /*****************************************
  94  * Routine: board_init
  95  * Description: Early hardware init.
  96  *****************************************/
  97 int board_init(void)
  98 {
  99         return 0;
 100 }
 101
 102 /*************************************************************
 103  *  get_device_type(): tell if GP/HS/EMU/TST
 104  *************************************************************/
 105 u32 get_device_type(void)
 106 {
 107         int mode;
 108         mode = __raw_readl(CONTROL_STATUS) & (DEVICE_MASK);
 109         return mode >>= 8;
 110 }
 111
 112 /************************************************
 113  * get_sysboot_value(void) - return SYS_BOOT[4:0]
 114  ************************************************/
 115 u32 get_sysboot_value(void)
 116 {
 117         int mode;
 118         mode = __raw_readl(CONTROL_STATUS) & (SYSBOOT_MASK);
 119         return mode;
 120 }
 121
 122 /*************************************************************
 123  * Routine: get_mem_type(void) - returns the kind of memory connected
 124  * to GPMC that we are trying to boot form. Uses SYS BOOT settings.
 125  *************************************************************/
 126 u32 get_mem_type(void)
 127 {
 128         u32   mem_type = get_sysboot_value();
 129
 130         switch (mem_type) {
 131         case 0:
 132         case 2:
 133         case 4:
 134         case 16:
 135         case 22:
 136                 return GPMC_ONENAND;
 137
 138         case 1:
 139         case 12:
 140         case 15:
 141         case 21:
 142         case 27:
 143                 return GPMC_NAND;
 144
 145         case 3:
 146         case 6:
 147                 return MMC_ONENAND;
 148
 149         case 8:
 150         case 11:
 151         case 14:
 152         case 20:
 153         case 26:
 154                 return GPMC_MDOC;
 155
 156         case 17:
 157         case 18:
 158         case 24:
 159                 return MMC_NAND;
 160
 161         case 7:
 162         case 10:
 163         case 13:
 164         case 19:
 165         case 25:
 166         default:
 167                 return GPMC_NOR;
 168         }
 169 }
 170
 171 /******************************************
 172  * get_cpu_type(void) - extract cpu info
 173  ******************************************/
 174 u32 get_cpu_type(void)
 175 {
 176         return __raw_readl(CONTROL_OMAP_STATUS);
 177 }
 178
 179 /******************************************
 180  * get_cpu_id(void) - extract cpu id
 181  * returns 0 for ES1.0, cpuid otherwise
 182  ******************************************/
 183 u32 get_cpu_id(void)
 184 {
 185         u32 cpuid = 0;
 186
 187         /*
 188          * On ES1.0 the IDCODE register is not exposed on L4
 189          * so using CPU ID to differentiate between ES1.0 and > ES1.0.
 190          */
 191         __asm__ __volatile__("mrc p15, 0, %0, c0, c0, 0":"=r"(cpuid));
 192         if ((cpuid & 0xf) == 0x0) {
 193                 return 0;
 194         } else {
 195                 /* Decode the IDs on > ES1.0 */
 196                 cpuid = __raw_readl(CONTROL_IDCODE);
 197         }
 198
 199         return cpuid;
 200 }
 201
 202 /******************************************
 203  * get_cpu_family(void) - extract cpu info
 204  ******************************************/
 205 u32 get_cpu_family(void)
 206 {
 207         u16 hawkeye;
 208         u32 cpu_family;
 209         u32 cpuid = get_cpu_id();
 210
 211         if (cpuid == 0)
 212                 return CPU_OMAP34XX;
 213
 214         hawkeye = (cpuid >> HAWKEYE_SHIFT) & 0xffff;
 215         switch (hawkeye) {
 216         case HAWKEYE_OMAP34XX:
 217                 cpu_family = CPU_OMAP34XX;
 218                 break;
 219         case HAWKEYE_AM35XX:
 220                 cpu_family = CPU_AM35XX;
 221                 break;
 222         case HAWKEYE_OMAP36XX:
 223                 cpu_family = CPU_OMAP36XX;
 224                 break;
 225         default:
 226                 cpu_family = CPU_OMAP34XX;
 227         }
 228
 229         return cpu_family;
 230 }
 231
 232 /******************************************
 233  * get_cpu_rev(void) - extract version info
 234  ******************************************/
 235 u32 get_cpu_rev(void)
 236 {
 237         u32 cpuid = get_cpu_id();
 238
 239         if (cpuid == 0)
 240                 return CPU_3XX_ES10;
 241         else
 242                 return (cpuid >> CPU_3XX_ID_SHIFT) & 0xf;
 243 }
 244
 245 /******************************************
 246  * Print CPU information
 247  ******************************************/
 248 int print_cpuinfo (void)
 249 {
 250         char *cpu_family_s, *cpu_s, *sec_s;
 251
 252         switch (get_cpu_family()) {
 253         case CPU_OMAP34XX:
 254                 cpu_family_s = "OMAP";
 255                 switch (get_cpu_type()) {
 256                 case OMAP3503:
 257                         cpu_s = "3503";
 258                         break;
 259                 case OMAP3515:
 260                         cpu_s = "3515";
 261                         break;
 262                 case OMAP3525:
 263                         cpu_s = "3525";
 264                         break;
 265                 case OMAP3530:
 266                         cpu_s = "3530";
 267                         break;
 268                 default:
 269                         cpu_s = "35XX";
 270                         break;
 271                 }
 272                 break;
 273         case CPU_AM35XX:
 274                 cpu_family_s = "AM";
 275                 switch (get_cpu_type()) {
 276                 case AM3505:
 277                         cpu_s = "3505";
 278                         break;
 279                 case AM3517:
 280                         cpu_s = "3517";
 281                         break;
 282                 default:
 283                         cpu_s = "35XX";
 284                         break;
 285                 }
 286                 break;
 287         case CPU_OMAP36XX:
 288                 cpu_family_s = "OMAP";
 289                 switch (get_cpu_type()) {
 290                 case OMAP3730:
 291                         cpu_s = "3630/3730";
 292                         break;
 293                 default:
 294                         cpu_s = "36XX/37XX";
 295                         break;
 296                 }
 297                 break;
 298         default:
 299                 cpu_family_s = "OMAP";
 300                 cpu_s = "35XX";
 301         }
 302
 303         switch (get_device_type()) {
 304         case TST_DEVICE:
 305                 sec_s = "TST";
 306                 break;
 307         case EMU_DEVICE:
 308                 sec_s = "EMU";
 309                 break;
 310         case HS_DEVICE:
 311                 sec_s = "HS";
 312                 break;
 313         case GP_DEVICE:
 314                 sec_s = "GP";
 315                 break;
 316         default:
 317                 sec_s = "?";
 318         }
 319
 320         printf("%s%s-%s ES%s\n",
 321                         cpu_family_s, cpu_s, sec_s, rev_s[get_cpu_rev()]);
 322
 323         return 0;
 324 }
 325
 326 /******************************************
 327  * cpu_is_3410(void) - returns true for 3410
 328  ******************************************/
 329 u32 cpu_is_3410(void)
 330 {
 331         int status;
 332         if (get_cpu_rev() < CPU_3430_ES2) {
 333                 return 0;
 334         } else {
 335                 /* read scalability status and return 1 for 3410*/
 336                 status = __raw_readl(CONTROL_SCALABLE_OMAP_STATUS);
 337                 /* Check whether MPU frequency is set to 266 MHz which
 338                  * is nominal for 3410. If yes return true else false
 339                  */
 340                 if (((status >> 8) & 0x3) == 0x2)
 341                         return 1;
 342                 else
 343                         return 0;
 344         }
 345 }
 346
 347 /*****************************************************************
 348  * Routine: get_board_revision
 349  * Description: Returns the board revision
 350  *****************************************************************/
 351 int get_board_revision(void)
 352 {
 353         int revision;
 354         unsigned char data;
 355
 356         /* board revisions <= R2410 connect 4030 irq_1 to gpio112             */
 357         /* these boards should return a revision number of 0                  */
 358         /* the code below forces a 4030 RTC irq to ensure that gpio112 is low */
 359         data = 0x01;
 360         i2c_write(0x4B, 0x29, 1, &data, 1);
 361         data = 0x0c;
 362         i2c_write(0x4B, 0x2b, 1, &data, 1);
 363         i2c_read(0x4B, 0x2a, 1, &data, 1);
 364
 365         if (!omap_request_gpio(112) &&
 366             !omap_request_gpio(113) &&
 367             !omap_request_gpio(115)) {
 368
 369                 omap_set_gpio_direction(112, 1);
 370                 omap_set_gpio_direction(113, 1);
 371                 omap_set_gpio_direction(115, 1);
 372
 373                 revision = omap_get_gpio_datain(115) << 2 |
 374                            omap_get_gpio_datain(113) << 1 |
 375                            omap_get_gpio_datain(112);
 376
 377                 omap_free_gpio(112);
 378                 omap_free_gpio(113);
 379                 omap_free_gpio(115);
 380         } else {
 381                 printf("Error: unable to acquire board revision GPIOs\n");
 382                 revision = -1;
 383         }
 384
 385         return revision;
 386 }
 387
 388 /*****************************************************************
 389  * sr32 - clear & set a value in a bit range for a 32 bit address
 390  *****************************************************************/
 391 void sr32(u32 addr, u32 start_bit, u32 num_bits, u32 value)
 392 {
 393         u32 tmp, msk = 0;
 394         msk = 1 << num_bits;
 395         --msk;
 396         tmp = __raw_readl(addr) & ~(msk << start_bit);
 397         tmp |=  value << start_bit;
 398         __raw_writel(tmp, addr);
 399 }
 400
 401 /*********************************************************************
 402  * wait_on_value() - common routine to allow waiting for changes in
 403  *   volatile regs.
 404  *********************************************************************/
 405 u32 wait_on_value(u32 read_bit_mask, u32 match_value, u32 read_addr, u32 bound)
 406 {
 407         u32 i = 0, val;
 408         do {
 409                 ++i;
 410                 val = __raw_readl(read_addr) & read_bit_mask;
 411                 if (val == match_value)
 412                         return 1;
 413                 if (i == bound)
 414                         return 0;
 415         } while (1);
 416 }
 417
 418 #ifdef CFG_3430SDRAM_DDR
 419 /*********************************************************************
 420  * config_3430sdram_ddr() - Init DDR on 3430SDP dev board.
 421  *********************************************************************/
 422 void config_3430sdram_ddr(void)
 423 {
 424         /* reset sdrc controller */
 425         __raw_writel(SOFTRESET, SDRC_SYSCONFIG);
 426         wait_on_value(BIT0, BIT0, SDRC_STATUS, 12000000);
 427         __raw_writel(0, SDRC_SYSCONFIG);
 428
 429         /* setup sdrc to ball mux */
 430         __raw_writel(SDP_SDRC_SHARING, SDRC_SHARING);
 431
 432         switch (get_board_revision()) {
 433         case 0: /* Micron 1286MB/256MB, 1/2 banks of 128MB */
 434                 __raw_writel(0x1, SDRC_CS_CFG); /* 128MB/bank */
 435                 __raw_writel(SDP_SDRC_MDCFG_0_DDR, SDRC_MCFG_0);
 436                 __raw_writel(SDP_SDRC_MDCFG_0_DDR, SDRC_MCFG_1);
 437                 __raw_writel(MICRON_V_ACTIMA_165, SDRC_ACTIM_CTRLA_0);
 438                 __raw_writel(MICRON_V_ACTIMB_165, SDRC_ACTIM_CTRLB_0);
 439                 __raw_writel(MICRON_V_ACTIMA_165, SDRC_ACTIM_CTRLA_1);
 440                 __raw_writel(MICRON_V_ACTIMB_165, SDRC_ACTIM_CTRLB_1);
 441                 __raw_writel(SDP_3430_SDRC_RFR_CTRL_165MHz, SDRC_RFR_CTRL_0);
 442                 __raw_writel(SDP_3430_SDRC_RFR_CTRL_165MHz, SDRC_RFR_CTRL_1);
 443                 break;
 444         case 1: /* Micron 256MB/512MB, 1/2 banks of 256MB */
 445                 __raw_writel(0x2, SDRC_CS_CFG); /* 256MB/bank */
 446                 __raw_writel(SDP_SDRC_MDCFG_0_DDR_MICRON_XM, SDRC_MCFG_0);
 447                 __raw_writel(SDP_SDRC_MDCFG_0_DDR_MICRON_XM, SDRC_MCFG_1);
 448                 __raw_writel(MICRON_V_ACTIMA_165, SDRC_ACTIM_CTRLA_0);
 449                 __raw_writel(MICRON_V_ACTIMB_165, SDRC_ACTIM_CTRLB_0);
 450                 __raw_writel(MICRON_V_ACTIMA_165, SDRC_ACTIM_CTRLA_1);
 451                 __raw_writel(MICRON_V_ACTIMB_165, SDRC_ACTIM_CTRLB_1);
 452                 __raw_writel(SDP_3430_SDRC_RFR_CTRL_165MHz, SDRC_RFR_CTRL_0);
 453                 __raw_writel(SDP_3430_SDRC_RFR_CTRL_165MHz, SDRC_RFR_CTRL_1);
 454                 break;
 455         case 2: /* Hynix 256MB/512MB, 1/2 banks of 256MB */
 456                 __raw_writel(0x2, SDRC_CS_CFG); /* 256MB/bank */
 457                 __raw_writel(SDP_SDRC_MDCFG_0_DDR_HYNIX, SDRC_MCFG_0);
 458                 __raw_writel(SDP_SDRC_MDCFG_0_DDR_HYNIX, SDRC_MCFG_1);
 459                 __raw_writel(HYNIX_V_ACTIMA_165, SDRC_ACTIM_CTRLA_0);
 460                 __raw_writel(HYNIX_V_ACTIMB_165, SDRC_ACTIM_CTRLB_0);
 461                 __raw_writel(HYNIX_V_ACTIMA_165, SDRC_ACTIM_CTRLA_1);
 462                 __raw_writel(HYNIX_V_ACTIMB_165, SDRC_ACTIM_CTRLB_1);
 463                 __raw_writel(SDP_3430_SDRC_RFR_CTRL_165MHz, SDRC_RFR_CTRL_0);
 464                 __raw_writel(SDP_3430_SDRC_RFR_CTRL_165MHz, SDRC_RFR_CTRL_1);
 465                 break;
 466         default:
 467                 __raw_writel(0x1, SDRC_CS_CFG); /* 128MB/bank */
 468                 __raw_writel(SDP_SDRC_MDCFG_0_DDR, SDRC_MCFG_0);
 469                 __raw_writel(SDP_SDRC_MDCFG_0_DDR, SDRC_MCFG_1);
 470                 __raw_writel(MICRON_V_ACTIMA_165, SDRC_ACTIM_CTRLA_0);
 471                 __raw_writel(MICRON_V_ACTIMB_165, SDRC_ACTIM_CTRLB_0);
 472                 __raw_writel(MICRON_V_ACTIMA_165, SDRC_ACTIM_CTRLA_1);
 473                 __raw_writel(MICRON_V_ACTIMB_165, SDRC_ACTIM_CTRLB_1);
 474                 __raw_writel(SDP_3430_SDRC_RFR_CTRL_165MHz, SDRC_RFR_CTRL_0);
 475                 __raw_writel(SDP_3430_SDRC_RFR_CTRL_165MHz, SDRC_RFR_CTRL_1);
 476         }
 477
 478         __raw_writel(SDP_SDRC_POWER_POP, SDRC_POWER);
 479
 480         /* init sequence for mDDR/mSDR using manual commands (DDR is different) */
 481         __raw_writel(CMD_NOP, SDRC_MANUAL_0);
 482         __raw_writel(CMD_NOP, SDRC_MANUAL_1);
 483
 484         delay(5000);
 485
 486         __raw_writel(CMD_PRECHARGE, SDRC_MANUAL_0);
 487         __raw_writel(CMD_PRECHARGE, SDRC_MANUAL_1);
 488
 489         __raw_writel(CMD_AUTOREFRESH, SDRC_MANUAL_0);
 490         __raw_writel(CMD_AUTOREFRESH, SDRC_MANUAL_1);
 491
 492         __raw_writel(CMD_AUTOREFRESH, SDRC_MANUAL_0);
 493         __raw_writel(CMD_AUTOREFRESH, SDRC_MANUAL_1);
 494
 495         /* set mr0 */
 496         __raw_writel(SDP_SDRC_MR_0_DDR, SDRC_MR_0);
 497         __raw_writel(SDP_SDRC_MR_0_DDR, SDRC_MR_1);
 498
 499         /* set up dll */
 500         __raw_writel(SDP_SDRC_DLLAB_CTRL, SDRC_DLLA_CTRL);
 501         delay(0x2000);  /* give time to lock */
 502 }
 503 #endif /* CFG_3430SDRAM_DDR */
 504
 505 /*************************************************************
 506  * get_sys_clk_speed - determine reference oscillator speed
 507  *  based on known 32kHz clock and gptimer.
 508  *************************************************************/
 509 u32 get_osc_clk_speed(void)
 510 {
 511         u32 start, cstart, cend, cdiff, cdiv, val;
 512
 513         val = __raw_readl(PRM_CLKSRC_CTRL);
 514
 515         if (val & SYSCLKDIV_2)
 516                 cdiv = 2;
 517         else
 518                 cdiv = 1;
 519
 520         /* enable timer2 */
 521         val = __raw_readl(CM_CLKSEL_WKUP) | BIT0;
 522         __raw_writel(val, CM_CLKSEL_WKUP);      /* select sys_clk for GPT1 */
 523
 524         /* Enable I and F Clocks for GPT1 */
 525         val = __raw_readl(CM_ICLKEN_WKUP) | BIT0 | BIT2;
 526         __raw_writel(val, CM_ICLKEN_WKUP);
 527         val = __raw_readl(CM_FCLKEN_WKUP) | BIT0;
 528         __raw_writel(val, CM_FCLKEN_WKUP);
 529
 530         __raw_writel(0, OMAP34XX_GPT1 + TLDR);          /* start counting at 0 */
 531         __raw_writel(GPT_EN, OMAP34XX_GPT1 + TCLR);     /* enable clock */
 532         /* enable 32kHz source */
 533         /* enabled out of reset */
 534         /* determine sys_clk via gauging */
 535
 536         start = 20 + __raw_readl(S32K_CR);      /* start time in 20 cycles */
 537         while (__raw_readl(S32K_CR) < start);   /* dead loop till start time */
 538         cstart = __raw_readl(OMAP34XX_GPT1 + TCRR);     /* get start sys_clk count */
 539         while (__raw_readl(S32K_CR) < (start + 20));    /* wait for 40 cycles */
 540         cend = __raw_readl(OMAP34XX_GPT1 + TCRR);       /* get end sys_clk count */
 541         cdiff = cend - cstart;                          /* get elapsed ticks */
 542         cdiff *= cdiv;
 543
 544         /* based on number of ticks assign speed */
 545         if (cdiff > 19000)
 546                 return S38_4M;
 547         else if (cdiff > 15200)
 548                 return S26M;
 549         else if (cdiff > 13000)
 550                 return S24M;
 551         else if (cdiff > 9000)
 552                 return S19_2M;
 553         else if (cdiff > 7600)
 554                 return S13M;
 555         else
 556                 return S12M;
 557 }
 558
 559 /******************************************************************************
 560  * get_sys_clkin_sel() - returns the sys_clkin_sel field value based on
 561  *   -- input oscillator clock frequency.
 562  *
 563  *****************************************************************************/
 564 void get_sys_clkin_sel(u32 osc_clk, u32 *sys_clkin_sel)
 565 {
 566         if (osc_clk == S38_4M)
 567                 *sys_clkin_sel =  4;
 568         else if (osc_clk == S26M)
 569                 *sys_clkin_sel = 3;
 570         else if (osc_clk == S19_2M)
 571                 *sys_clkin_sel = 2;
 572         else if (osc_clk == S13M)
 573                 *sys_clkin_sel = 1;
 574         else if (osc_clk == S12M)
 575                 *sys_clkin_sel = 0;
 576 }
 577
 578 /******************************************************************************
 579  * prcm_init() - inits clocks for PRCM as defined in clocks.h
 580  *   -- called from SRAM, or Flash (using temp SRAM stack).
 581  *****************************************************************************/
 582 void prcm_init(void)
 583 {
 584         u32 osc_clk = 0, sys_clkin_sel;
 585         dpll_param *dpll_param_p;
 586         u32 clk_index, sil_index;
 587
 588         /* Gauge the input clock speed and find out the sys_clkin_sel
 589          * value corresponding to the input clock.
 590          */
 591         osc_clk = get_osc_clk_speed();
 592         get_sys_clkin_sel(osc_clk, &sys_clkin_sel);
 593
 594         sr32(PRM_CLKSEL, 0, 3, sys_clkin_sel);  /* set input crystal speed */
 595
 596         /* If the input clock is greater than 19.2M always divide/2 */
 597         if (sys_clkin_sel > 2) {
 598                 sr32(PRM_CLKSRC_CTRL, 6, 2, 2); /* input clock divider */
 599                 clk_index = sys_clkin_sel / 2;
 600         } else {
 601                 sr32(PRM_CLKSRC_CTRL, 6, 2, 1); /* input clock divider */
 602                 clk_index = sys_clkin_sel;
 603         }
 604
 605         sr32(PRM_CLKSRC_CTRL, 0, 2, 0);/* Bypass mode: T2 inputs a square clock */
 606
 607         /* The DPLL tables are defined according to sysclk value and
 608          * silicon revision. The clk_index value will be used to get
 609          * the values for that input sysclk from the DPLL param table
 610          * and sil_index will get the values for that SysClk for the
 611          * appropriate silicon rev.
 612          */
 613         sil_index = (get_cpu_rev() == CPU_3XX_ES10) ? 0 : 1;
 614
 615         /* Unlock MPU DPLL (slows things down, and needed later) */
 616         sr32(CM_CLKEN_PLL_MPU, 0, 3, PLL_LOW_POWER_BYPASS);
 617         wait_on_value(BIT0, 0, CM_IDLEST_PLL_MPU, LDELAY);
 618
 619         /* Getting the base address of Core DPLL param table */
 620         dpll_param_p = (dpll_param *) get_core_dpll_param();
 621         /* Moving it to the right sysclk and ES rev base */
 622         dpll_param_p = dpll_param_p + 3 * clk_index + sil_index;
 623         /* CORE DPLL */
 624         /* sr32(CM_CLKSEL2_EMU) set override to work when asleep */
 625         sr32(CM_CLKEN_PLL, 0, 3, PLL_FAST_RELOCK_BYPASS);
 626         wait_on_value(BIT0, 0, CM_IDLEST_CKGEN, LDELAY);
 627
 628          /* For 3430 ES1.0 Errata 1.50, default value directly doesnt
 629         work. write another value and then default value. */
 630         sr32(CM_CLKSEL1_EMU, 16, 5, CORE_M3X2 + 1);     /* m3x2 */
 631         sr32(CM_CLKSEL1_EMU, 16, 5, CORE_M3X2); /* m3x2 */
 632         sr32(CM_CLKSEL1_PLL, 27, 2, dpll_param_p->m2);  /* Set M2 */
 633         sr32(CM_CLKSEL1_PLL, 16, 11, dpll_param_p->m);  /* Set M */
 634         sr32(CM_CLKSEL1_PLL, 8, 7, dpll_param_p->n);    /* Set N */
 635         sr32(CM_CLKSEL1_PLL, 6, 1, 0);  /* 96M Src */
 636         sr32(CM_CLKSEL_CORE, 8, 4, CORE_SSI_DIV);       /* ssi */
 637         sr32(CM_CLKSEL_CORE, 4, 2, CORE_FUSB_DIV);      /* fsusb */
 638         sr32(CM_CLKSEL_CORE, 2, 2, CORE_L4_DIV);        /* l4 */
 639         sr32(CM_CLKSEL_CORE, 0, 2, CORE_L3_DIV);        /* l3 */
 640         sr32(CM_CLKSEL_GFX, 0, 3, GFX_DIV);     /* gfx */
 641         sr32(CM_CLKSEL_WKUP, 1, 2, WKUP_RSM);   /* reset mgr */
 642         sr32(CM_CLKEN_PLL, 4, 4, dpll_param_p->fsel);   /* FREQSEL */
 643         sr32(CM_CLKEN_PLL, 0, 3, PLL_LOCK);     /* lock mode */
 644         wait_on_value(BIT0, 1, CM_IDLEST_CKGEN, LDELAY);
 645
 646         /* Getting the base address to PER  DPLL param table */
 647         dpll_param_p = (dpll_param *) get_per_dpll_param();
 648         /* Moving it to the right sysclk base */
 649         dpll_param_p = dpll_param_p + clk_index;
 650         /* PER DPLL */
 651         sr32(CM_CLKEN_PLL, 16, 3, PLL_STOP);
 652         wait_on_value(BIT1, 0, CM_IDLEST_CKGEN, LDELAY);
 653         sr32(CM_CLKSEL1_EMU, 24, 5, PER_M6X2);  /* set M6 */
 654         sr32(CM_CLKSEL_CAM, 0, 5, PER_M5X2);    /* set M5 */
 655         sr32(CM_CLKSEL_DSS, 0, 5, PER_M4X2);    /* set M4 */
 656         sr32(CM_CLKSEL_DSS, 8, 5, PER_M3X2);    /* set M3 */
 657
 658         if (get_cpu_family() == CPU_OMAP36XX) {
 659                 sr32(CM_CLKSEL3_PLL, 0, 5, CORE_DPLL_PARAM_M2); /* set M2 */
 660                 sr32(CM_CLKSEL2_PLL, 8, 11, CORE_DPLL_PARAM_M); /* set m */
 661                 sr32(CM_CLKSEL2_PLL, 0, 7, CORE_DPLL_PARAM_N);  /* set n */
 662         } else {
 663                 sr32(CM_CLKSEL3_PLL, 0, 5, dpll_param_p->m2);   /* set M2 */
 664                 sr32(CM_CLKSEL2_PLL, 8, 11, dpll_param_p->m);   /* set m */
 665                 sr32(CM_CLKSEL2_PLL, 0, 7, dpll_param_p->n);    /* set n */
 666         }
 667
 668         sr32(CM_CLKEN_PLL, 20, 4, dpll_param_p->fsel);  /* FREQSEL */
 669         sr32(CM_CLKEN_PLL, 16, 3, PLL_LOCK);    /* lock mode */
 670         wait_on_value(BIT1, 2, CM_IDLEST_CKGEN, LDELAY);
 671
 672         /* Getting the base address to MPU DPLL param table */
 673         dpll_param_p = (dpll_param *) get_mpu_dpll_param();
 674
 675         /* Moving it to the right sysclk and ES rev base */
 676         dpll_param_p = dpll_param_p + 3 * clk_index + sil_index;
 677
 678         /* MPU DPLL (unlocked already) */
 679         sr32(CM_CLKSEL2_PLL_MPU, 0, 5, dpll_param_p->m2);       /* Set M2 */
 680         sr32(CM_CLKSEL1_PLL_MPU, 8, 11, dpll_param_p->m);       /* Set M */
 681         sr32(CM_CLKSEL1_PLL_MPU, 0, 7, dpll_param_p->n);        /* Set N */
 682         sr32(CM_CLKEN_PLL_MPU, 4, 4, dpll_param_p->fsel);       /* FREQSEL */
 683         sr32(CM_CLKEN_PLL_MPU, 0, 3, PLL_LOCK); /* lock mode */
 684         wait_on_value(BIT0, 1, CM_IDLEST_PLL_MPU, LDELAY);
 685
 686         /* Getting the base address to IVA DPLL param table */
 687         dpll_param_p = (dpll_param *) get_iva_dpll_param();
 688         /* Moving it to the right sysclk and ES rev base */
 689         dpll_param_p = dpll_param_p + 3 * clk_index + sil_index;
 690         /* IVA DPLL (set to 12*20=240MHz) */
 691         sr32(CM_CLKEN_PLL_IVA2, 0, 3, PLL_STOP);
 692         wait_on_value(BIT0, 0, CM_IDLEST_PLL_IVA2, LDELAY);
 693         sr32(CM_CLKSEL2_PLL_IVA2, 0, 5, dpll_param_p->m2);      /* set M2 */
 694         sr32(CM_CLKSEL1_PLL_IVA2, 8, 11, dpll_param_p->m);      /* set M */
 695         sr32(CM_CLKSEL1_PLL_IVA2, 0, 7, dpll_param_p->n);       /* set N */
 696         sr32(CM_CLKEN_PLL_IVA2, 4, 4, dpll_param_p->fsel);      /* FREQSEL */
 697         sr32(CM_CLKEN_PLL_IVA2, 0, 3, PLL_LOCK);        /* lock mode */
 698         wait_on_value(BIT0, 1, CM_IDLEST_PLL_IVA2, LDELAY);
 699
 700         /* Set up GPTimers to sys_clk source only */
 701         sr32(CM_CLKSEL_PER, 0, 8, 0xff);
 702         sr32(CM_CLKSEL_WKUP, 0, 1, 1);
 703
 704         delay(5000);
 705 }
 706
 707 /*****************************************
 708  * Routine: secure_unlock
 709  * Description: Setup security registers for access
 710  * (GP Device only)
 711  *****************************************/
 712 void secure_unlock(void)
 713 {
 714         /* Permission values for registers -Full fledged permissions to all */
 715         #define UNLOCK_1 0xFFFFFFFF
 716         #define UNLOCK_2 0x00000000
 717         #define UNLOCK_3 0x0000FFFF
 718         /* Protection Module Register Target APE (PM_RT)*/
 719         __raw_writel(UNLOCK_1, RT_REQ_INFO_PERMISSION_1);
 720         __raw_writel(UNLOCK_1, RT_READ_PERMISSION_0);
 721         __raw_writel(UNLOCK_1, RT_WRITE_PERMISSION_0);
 722         __raw_writel(UNLOCK_2, RT_ADDR_MATCH_1);
 723
 724         __raw_writel(UNLOCK_3, GPMC_REQ_INFO_PERMISSION_0);
 725         __raw_writel(UNLOCK_3, GPMC_READ_PERMISSION_0);
 726         __raw_writel(UNLOCK_3, GPMC_WRITE_PERMISSION_0);
 727
 728         __raw_writel(UNLOCK_3, OCM_REQ_INFO_PERMISSION_0);
 729         __raw_writel(UNLOCK_3, OCM_READ_PERMISSION_0);
 730         __raw_writel(UNLOCK_3, OCM_WRITE_PERMISSION_0);
 731         __raw_writel(UNLOCK_2, OCM_ADDR_MATCH_2);
 732
 733         /* IVA Changes */
 734         __raw_writel(UNLOCK_3, IVA2_REQ_INFO_PERMISSION_0);
 735         __raw_writel(UNLOCK_3, IVA2_READ_PERMISSION_0);
 736         __raw_writel(UNLOCK_3, IVA2_WRITE_PERMISSION_0);
 737
 738         __raw_writel(UNLOCK_1, SMS_RG_ATT0); /* SDRC region 0 public */
 739 }
 740
 741 /**********************************************************
 742  * Routine: try_unlock_sram()
 743  * Description: If chip is GP type, unlock the SRAM for
 744  *  general use.
 745  ***********************************************************/
 746 void try_unlock_memory(void)
 747 {
 748         int mode;
 749
 750         /* if GP device unlock device SRAM for general use */
 751         /* secure code breaks for Secure/Emulation device - HS/E/T*/
 752         mode = get_device_type();
 753         if (mode == GP_DEVICE)
 754                 secure_unlock();
 755         return;
 756 }
 757
 758 /**********************************************************
 759  * Routine: s_init
 760  * Description: Does early system init of muxing and clocks.
 761  * - Called at time when only stack is available.
 762  **********************************************************/
 763
 764 void s_init(void)
 765 {
 766         watchdog_init();
 767 #ifdef CONFIG_3430_AS_3410
 768         /* setup the scalability control register for
 769          * 3430 to work in 3410 mode
 770          */
 771         __raw_writel(0x5ABF, CONTROL_SCALABLE_OMAP_OCP);
 772 #endif
 773         try_unlock_memory();
 774         set_muxconf_regs();
 775         delay(100);
 776         prcm_init();
 777         per_clocks_enable();
 778         config_3430sdram_ddr();
 779 }
 780
 781 /*******************************************************
 782  * Routine: misc_init_r
 783  ********************************************************/
 784 int misc_init_r(void)
 785 {
 786         print_cpuinfo();
 787         printf("Board revision: %d\n", get_board_revision());
 788         return 0;
 789 }
 790
 791 /******************************************************
 792  * Routine: wait_for_command_complete
 793  * Description: Wait for posting to finish on watchdog
 794  ******************************************************/
 795 void wait_for_command_complete(unsigned int wd_base)
 796 {
 797         int pending = 1;
 798         do {
 799                 pending = __raw_readl(wd_base + WWPS);
 800         } while (pending);
 801 }
 802
 803 /****************************************
 804  * Routine: watchdog_init
 805  * Description: Shut down watch dogs
 806  *****************************************/
 807 void watchdog_init(void)
 808 {
 809         /* There are 3 watch dogs WD1=Secure, WD2=MPU, WD3=IVA. WD1 is
 810          * either taken care of by ROM (HS/EMU) or not accessible (GP).
 811          * We need to take care of WD2-MPU or take a PRCM reset.  WD3
 812          * should not be running and does not generate a PRCM reset.
 813          */
 814         sr32(CM_FCLKEN_WKUP, 5, 1, 1);
 815         sr32(CM_ICLKEN_WKUP, 5, 1, 1);
 816         wait_on_value(BIT5, 0x20, CM_IDLEST_WKUP, 5); /* some issue here */
 817
 818         __raw_writel(WD_UNLOCK1, WD2_BASE + WSPR);
 819         wait_for_command_complete(WD2_BASE);
 820         __raw_writel(WD_UNLOCK2, WD2_BASE + WSPR);
 821 }
 822
 823 /**********************************************
 824  * Routine: dram_init
 825  * Description: sets uboots idea of sdram size
 826  **********************************************/
 827 int dram_init(void)
 828 {
 829         return 0;
 830 }
 831
 832 /*****************************************************************
 833  * Routine: peripheral_enable
 834  * Description: Enable the clks & power for perifs (GPT2, UART1,...)
 835  ******************************************************************/
 836 void per_clocks_enable(void)
 837 {
 838         /* Enable GP2 timer. */
 839         sr32(CM_CLKSEL_PER, 0, 1, 0x1); /* GPT2 = sys clk */
 840         sr32(CM_ICLKEN_PER, 3, 1, 0x1); /* ICKen GPT2 */
 841         sr32(CM_FCLKEN_PER, 3, 1, 0x1); /* FCKen GPT2 */
 842
 843 #ifdef CFG_NS16550
 844         /* UART1 clocks */
 845         sr32(CM_FCLKEN1_CORE, 13, 1, 0x1);
 846         sr32(CM_ICLKEN1_CORE, 13, 1, 0x1);
 847
 848         /* UART 3 Clocks */
 849         sr32(CM_FCLKEN_PER, 11, 1, 0x1);
 850         sr32(CM_ICLKEN_PER, 11, 1, 0x1);
 851
 852 #endif
 853
 854         /* Enable GPIO 4, 5, & 6 clocks */
 855         sr32(CM_FCLKEN_PER, 17, 3, 0x7);
 856         sr32(CM_ICLKEN_PER, 17, 3, 0x7);
 857
 858 #ifdef CONFIG_DRIVER_OMAP34XX_I2C
 859         /* Turn on all 3 I2C clocks */
 860         sr32(CM_FCLKEN1_CORE, 15, 3, 0x7);
 861         sr32(CM_ICLKEN1_CORE, 15, 3, 0x7);      /* I2C1,2,3 = on */
 862 #endif
 863
 864         /* Enable the ICLK for 32K Sync Timer as its used in udelay */
 865         sr32(CM_ICLKEN_WKUP, 2, 1, 0x1);
 866
 867         sr32(CM_FCLKEN_IVA2, 0, 32, FCK_IVA2_ON);
 868         sr32(CM_FCLKEN1_CORE, 0, 32, FCK_CORE1_ON);
 869         sr32(CM_ICLKEN1_CORE, 0, 32, ICK_CORE1_ON);
 870         sr32(CM_ICLKEN2_CORE, 0, 32, ICK_CORE2_ON);
 871         sr32(CM_FCLKEN_WKUP, 0, 32, FCK_WKUP_ON);
 872         sr32(CM_ICLKEN_WKUP, 0, 32, ICK_WKUP_ON);
 873         sr32(CM_FCLKEN_DSS, 0, 32, FCK_DSS_ON);
 874         sr32(CM_ICLKEN_DSS, 0, 32, ICK_DSS_ON);
 875         sr32(CM_FCLKEN_CAM, 0, 32, FCK_CAM_ON);
 876         sr32(CM_ICLKEN_CAM, 0, 32, ICK_CAM_ON);
 877         sr32(CM_FCLKEN_PER, 0, 32, FCK_PER_ON);
 878         sr32(CM_ICLKEN_PER, 0, 32, ICK_PER_ON);
 879
 880         delay(1000);
 881 }
 882
 883 /* Set MUX for UART, GPMC, SDRC, GPIO */
 884
 885 #define         MUX_VAL(OFFSET,VALUE)\
 886                 __raw_writew((VALUE), OMAP34XX_CTRL_BASE + (OFFSET));
 887
 888 #define         CP(x)   (CONTROL_PADCONF_##x)
 889 /*
 890  * IEN  - Input Enable
 891  * IDIS - Input Disable
 892  * PTD  - Pull type Down
 893  * PTU  - Pull type Up
 894  * DIS  - Pull type selection is inactive
 895  * EN   - Pull type selection is active
 896  * M0   - Mode 0
 897  * The commented string gives the final mux configuration for that pin
 898  */
 899 #define MUX_DEFAULT()\
 900         MUX_VAL(CP(SDRC_D0),        (IEN  | PTD | DIS | M0)) /*SDRC_D0*/\
 901         MUX_VAL(CP(SDRC_D1),        (IEN  | PTD | DIS | M0)) /*SDRC_D1*/\
 902         MUX_VAL(CP(SDRC_D2),        (IEN  | PTD | DIS | M0)) /*SDRC_D2*/\
 903         MUX_VAL(CP(SDRC_D3),        (IEN  | PTD | DIS | M0)) /*SDRC_D3*/\
 904         MUX_VAL(CP(SDRC_D4),        (IEN  | PTD | DIS | M0)) /*SDRC_D4*/\
 905         MUX_VAL(CP(SDRC_D5),        (IEN  | PTD | DIS | M0)) /*SDRC_D5*/\
 906         MUX_VAL(CP(SDRC_D6),        (IEN  | PTD | DIS | M0)) /*SDRC_D6*/\
 907         MUX_VAL(CP(SDRC_D7),        (IEN  | PTD | DIS | M0)) /*SDRC_D7*/\
 908         MUX_VAL(CP(SDRC_D8),        (IEN  | PTD | DIS | M0)) /*SDRC_D8*/\
 909         MUX_VAL(CP(SDRC_D9),        (IEN  | PTD | DIS | M0)) /*SDRC_D9*/\
 910         MUX_VAL(CP(SDRC_D10),       (IEN  | PTD | DIS | M0)) /*SDRC_D10*/\
 911         MUX_VAL(CP(SDRC_D11),       (IEN  | PTD | DIS | M0)) /*SDRC_D11*/\
 912         MUX_VAL(CP(SDRC_D12),       (IEN  | PTD | DIS | M0)) /*SDRC_D12*/\
 913         MUX_VAL(CP(SDRC_D13),       (IEN  | PTD | DIS | M0)) /*SDRC_D13*/\
 914         MUX_VAL(CP(SDRC_D14),       (IEN  | PTD | DIS | M0)) /*SDRC_D14*/\
 915         MUX_VAL(CP(SDRC_D15),       (IEN  | PTD | DIS | M0)) /*SDRC_D15*/\
 916         MUX_VAL(CP(SDRC_D16),       (IEN  | PTD | DIS | M0)) /*SDRC_D16*/\
 917         MUX_VAL(CP(SDRC_D17),       (IEN  | PTD | DIS | M0)) /*SDRC_D17*/\
 918         MUX_VAL(CP(SDRC_D18),       (IEN  | PTD | DIS | M0)) /*SDRC_D18*/\
 919         MUX_VAL(CP(SDRC_D19),       (IEN  | PTD | DIS | M0)) /*SDRC_D19*/\
 920         MUX_VAL(CP(SDRC_D20),       (IEN  | PTD | DIS | M0)) /*SDRC_D20*/\
 921         MUX_VAL(CP(SDRC_D21),       (IEN  | PTD | DIS | M0)) /*SDRC_D21*/\
 922         MUX_VAL(CP(SDRC_D22),       (IEN  | PTD | DIS | M0)) /*SDRC_D22*/\
 923         MUX_VAL(CP(SDRC_D23),       (IEN  | PTD | DIS | M0)) /*SDRC_D23*/\
 924         MUX_VAL(CP(SDRC_D24),       (IEN  | PTD | DIS | M0)) /*SDRC_D24*/\
 925         MUX_VAL(CP(SDRC_D25),       (IEN  | PTD | DIS | M0)) /*SDRC_D25*/\
 926         MUX_VAL(CP(SDRC_D26),       (IEN  | PTD | DIS | M0)) /*SDRC_D26*/\
 927         MUX_VAL(CP(SDRC_D27),       (IEN  | PTD | DIS | M0)) /*SDRC_D27*/\
 928         MUX_VAL(CP(SDRC_D28),       (IEN  | PTD | DIS | M0)) /*SDRC_D28*/\
 929         MUX_VAL(CP(SDRC_D29),       (IEN  | PTD | DIS | M0)) /*SDRC_D29*/\
 930         MUX_VAL(CP(SDRC_D30),       (IEN  | PTD | DIS | M0)) /*SDRC_D30*/\
 931         MUX_VAL(CP(SDRC_D31),       (IEN  | PTD | DIS | M0)) /*SDRC_D31*/\
 932         MUX_VAL(CP(SDRC_CLK),       (IEN  | PTD | DIS | M0)) /*SDRC_CLK*/\
 933         MUX_VAL(CP(SDRC_DQS0),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS0*/\
 934         MUX_VAL(CP(SDRC_DQS1),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS1*/\
 935         MUX_VAL(CP(SDRC_DQS2),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS2*/\
 936         MUX_VAL(CP(SDRC_DQS3),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS3*/\
 937         MUX_VAL(CP(GPMC_A1),        (IDIS | PTD | DIS | M0)) /*GPMC_A1*/\
 938         MUX_VAL(CP(GPMC_A2),        (IDIS | PTD | DIS | M0)) /*GPMC_A2*/\
 939         MUX_VAL(CP(GPMC_A3),        (IDIS | PTD | DIS | M0)) /*GPMC_A3*/\
 940         MUX_VAL(CP(GPMC_A4),        (IDIS | PTD | DIS | M0)) /*GPMC_A4*/\
 941         MUX_VAL(CP(GPMC_A5),        (IDIS | PTD | DIS | M0)) /*GPMC_A5*/\
 942         MUX_VAL(CP(GPMC_A6),        (IDIS | PTD | DIS | M0)) /*GPMC_A6*/\
 943         MUX_VAL(CP(GPMC_A7),        (IDIS | PTD | DIS | M0)) /*GPMC_A7*/\
 944         MUX_VAL(CP(GPMC_A8),        (IDIS | PTD | DIS | M0)) /*GPMC_A8*/\
 945         MUX_VAL(CP(GPMC_A9),        (IDIS | PTD | DIS | M0)) /*GPMC_A9*/\
 946         MUX_VAL(CP(GPMC_A10),       (IDIS | PTD | DIS | M0)) /*GPMC_A10*/\
 947         MUX_VAL(CP(GPMC_D0),        (IEN  | PTD | DIS | M0)) /*GPMC_D0*/\
 948         MUX_VAL(CP(GPMC_D1),        (IEN  | PTD | DIS | M0)) /*GPMC_D1*/\
 949         MUX_VAL(CP(GPMC_D2),        (IEN  | PTD | DIS | M0)) /*GPMC_D2*/\
 950         MUX_VAL(CP(GPMC_D3),        (IEN  | PTD | DIS | M0)) /*GPMC_D3*/\
 951         MUX_VAL(CP(GPMC_D4),        (IEN  | PTD | DIS | M0)) /*GPMC_D4*/\
 952         MUX_VAL(CP(GPMC_D5),        (IEN  | PTD | DIS | M0)) /*GPMC_D5*/\
 953         MUX_VAL(CP(GPMC_D6),        (IEN  | PTD | DIS | M0)) /*GPMC_D6*/\
 954         MUX_VAL(CP(GPMC_D7),        (IEN  | PTD | DIS | M0)) /*GPMC_D7*/\
 955         MUX_VAL(CP(GPMC_D8),        (IEN  | PTD | DIS | M0)) /*GPMC_D8*/\
 956         MUX_VAL(CP(GPMC_D9),        (IEN  | PTD | DIS | M0)) /*GPMC_D9*/\
 957         MUX_VAL(CP(GPMC_D10),       (IEN  | PTD | DIS | M0)) /*GPMC_D10*/\
 958         MUX_VAL(CP(GPMC_D11),       (IEN  | PTD | DIS | M0)) /*GPMC_D11*/\
 959         MUX_VAL(CP(GPMC_D12),       (IEN  | PTD | DIS | M0)) /*GPMC_D12*/\
 960         MUX_VAL(CP(GPMC_D13),       (IEN  | PTD | DIS | M0)) /*GPMC_D13*/\
 961         MUX_VAL(CP(GPMC_D14),       (IEN  | PTD | DIS | M0)) /*GPMC_D14*/\
 962         MUX_VAL(CP(GPMC_D15),       (IEN  | PTD | DIS | M0)) /*GPMC_D15*/\
 963         MUX_VAL(CP(GPMC_nCS0),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS0*/\
 964         MUX_VAL(CP(GPMC_nCS1),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS1*/\
 965         MUX_VAL(CP(GPMC_nCS2),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS2*/\
 966         MUX_VAL(CP(GPMC_nCS3),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS3*/\
 967         MUX_VAL(CP(GPMC_nCS4),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS4*/\
 968         MUX_VAL(CP(GPMC_nCS5),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS5*/\
 969         MUX_VAL(CP(GPMC_nCS6),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS6*/\
 970         MUX_VAL(CP(GPMC_nCS7),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS7*/\
 971         MUX_VAL(CP(GPMC_CLK),       (IDIS | PTD | DIS | M0)) /*GPMC_CLK*/\
 972         MUX_VAL(CP(GPMC_nADV_ALE),  (IDIS | PTD | DIS | M0)) /*GPMC_nADV_ALE*/\
 973         MUX_VAL(CP(GPMC_nOE),       (IDIS | PTD | DIS | M0)) /*GPMC_nOE*/\
 974         MUX_VAL(CP(GPMC_nWE),       (IDIS | PTD | DIS | M0)) /*GPMC_nWE*/\
 975         MUX_VAL(CP(GPMC_nBE0_CLE),  (IDIS | PTD | DIS | M0)) /*GPMC_nBE0_CLE*/\
 976         MUX_VAL(CP(GPMC_nBE1),      (IDIS | PTD | DIS | M4)) /*GPIO_61*/\
 977         MUX_VAL(CP(GPMC_nWP),       (IEN  | PTD | DIS | M0)) /*GPMC_nWP*/\
 978         MUX_VAL(CP(GPMC_WAIT0),     (IEN  | PTU | EN  | M0)) /*GPMC_WAIT0*/\
 979         MUX_VAL(CP(GPMC_WAIT1),     (IEN  | PTU | EN  | M0)) /*GPMC_WAIT1*/\
 980         MUX_VAL(CP(GPMC_WAIT2),     (IEN  | PTU | EN  | M4)) /*GPIO_64*/\
 981         MUX_VAL(CP(GPMC_WAIT3),     (IEN  | PTU | EN  | M4)) /*GPIO_65*/\
 982         MUX_VAL(CP(DSS_DATA18),     (IEN  | PTD | DIS | M4)) /*GPIO_88*/\
 983         MUX_VAL(CP(DSS_DATA19),     (IEN  | PTD | DIS | M4)) /*GPIO_89*/\
 984         MUX_VAL(CP(DSS_DATA20),     (IEN  | PTD | DIS | M4)) /*GPIO_90*/\
 985         MUX_VAL(CP(DSS_DATA21),     (IEN  | PTD | DIS | M4)) /*GPIO_91*/\
 986         MUX_VAL(CP(CSI2_DX0),       (IEN  | PTD | EN  | M4)) /*GPIO_112*/\
 987         MUX_VAL(CP(CSI2_DY0),       (IEN  | PTD | EN  | M4)) /*GPIO_113*/\
 988         MUX_VAL(CP(CSI2_DX1),       (IEN  | PTD | EN  | M4)) /*GPIO_114*/\
 989                                                                  /* - PEN_DOWN*/\
 990         MUX_VAL(CP(CSI2_DY1),       (IEN  | PTD | EN  | M4)) /*GPIO_115*/\
 991         MUX_VAL(CP(CAM_WEN),        (IEN  | PTD | DIS | M4)) /*GPIO_167*/\
 992         MUX_VAL(CP(MMC1_CLK),       (IDIS | PTU | EN  | M0)) /*MMC1_CLK*/\
 993         MUX_VAL(CP(MMC1_CMD),       (IEN  | PTU | EN  | M0)) /*MMC1_CMD*/\
 994         MUX_VAL(CP(MMC1_DAT0),      (IEN  | PTU | EN  | M0)) /*MMC1_DAT0*/\
 995         MUX_VAL(CP(MMC1_DAT1),      (IEN  | PTU | EN  | M0)) /*MMC1_DAT1*/\
 996         MUX_VAL(CP(MMC1_DAT2),      (IEN  | PTU | EN  | M0)) /*MMC1_DAT2*/\
 997         MUX_VAL(CP(MMC1_DAT3),      (IEN  | PTU | EN  | M0)) /*MMC1_DAT3*/\
 998         MUX_VAL(CP(MMC1_DAT4),      (IEN  | PTD | EN  | M4)) /*GPIO_126*/\
 999         MUX_VAL(CP(MMC1_DAT5),      (IEN  | PTD | EN  | M4)) /*GPIO_127*/\
1000         MUX_VAL(CP(MMC1_DAT6),      (IEN  | PTD | EN  | M4)) /*GPIO_128*/\
1001         MUX_VAL(CP(MMC1_DAT7),      (IEN  | PTD | EN  | M4)) /*GPIO_129*/\
1002         MUX_VAL(CP(MMC2_CLK),       (IEN  | PTU | EN  | M4)) /*GPIO_130*/\
1003         MUX_VAL(CP(MMC2_DAT7),      (IEN  | PTU | EN  | M4)) /*GPIO_139*/\
1004         MUX_VAL(CP(UART1_TX),       (IDIS | PTD | DIS | M0)) /*UART1_TX*/\
1005         MUX_VAL(CP(UART1_RTS),      (IDIS | PTD | DIS | M0)) /*UART1_RTS*/\
1006         MUX_VAL(CP(UART1_CTS),      (IEN  | PTU | DIS | M0)) /*UART1_CTS*/\
1007         MUX_VAL(CP(UART1_RX),       (IEN  | PTD | DIS | M0)) /*UART1_RX*/\
1008         MUX_VAL(CP(UART3_CTS_RCTX), (IEN  | PTD | EN  | M0)) /*UART3_CTS_RCTX */\
1009         MUX_VAL(CP(UART3_RTS_SD),   (IDIS | PTD | DIS | M0)) /*UART3_RTS_SD */\
1010         MUX_VAL(CP(UART3_RX_IRRX),  (IEN  | PTD | DIS | M0)) /*UART3_RX_IRRX*/\
1011         MUX_VAL(CP(UART3_TX_IRTX),  (IDIS | PTD | DIS | M0)) /*UART3_TX_IRTX*/\
1012         MUX_VAL(CP(I2C1_SCL),       (IEN  | PTU | EN  | M0)) /*I2C1_SCL*/\
1013         MUX_VAL(CP(I2C1_SDA),       (IEN  | PTU | EN  | M0)) /*I2C1_SDA*/\
1014         MUX_VAL(CP(I2C2_SCL),       (IEN  | PTU | EN  | M0)) /*I2C2_SCL*/\
1015         MUX_VAL(CP(I2C2_SDA),       (IEN  | PTU | EN  | M0)) /*I2C2_SDA*/\
1016         MUX_VAL(CP(I2C3_SCL),       (IEN  | PTU | EN  | M0)) /*I2C3_SCL*/\
1017         MUX_VAL(CP(I2C3_SDA),       (IEN  | PTU | EN  | M0)) /*I2C3_SDA*/\
1018         MUX_VAL(CP(I2C4_SCL),       (IEN  | PTU | EN  | M0)) /*I2C4_SCL*/\
1019         MUX_VAL(CP(I2C4_SDA),       (IEN  | PTU | EN  | M0)) /*I2C4_SDA*/\
1020         MUX_VAL(CP(McBSP1_DX),      (IEN  | PTD | DIS | M4)) /*GPIO_158*/\
1021         MUX_VAL(CP(SYS_32K),        (IEN  | PTD | DIS | M0)) /*SYS_32K*/\
1022         MUX_VAL(CP(SYS_BOOT0),      (IEN  | PTD | DIS | M4)) /*GPIO_2 */\
1023         MUX_VAL(CP(SYS_BOOT1),      (IEN  | PTD | DIS | M4)) /*GPIO_3 */\
1024         MUX_VAL(CP(SYS_BOOT2),      (IEN  | PTD | DIS | M4)) /*GPIO_4 */\
1025         MUX_VAL(CP(SYS_BOOT3),      (IEN  | PTD | DIS | M4)) /*GPIO_5 */\
1026         MUX_VAL(CP(SYS_BOOT4),      (IEN  | PTD | DIS | M4)) /*GPIO_6 */\
1027         MUX_VAL(CP(SYS_BOOT5),      (IEN  | PTD | DIS | M4)) /*GPIO_7 */\
1028         MUX_VAL(CP(SYS_BOOT6),      (IEN  | PTD | DIS | M4)) /*GPIO_8 */\
1029         MUX_VAL(CP(SYS_CLKOUT2),    (IEN  | PTU | EN  | M4)) /*GPIO_186*/\
1030         MUX_VAL(CP(JTAG_nTRST),     (IEN  | PTD | DIS | M0)) /*JTAG_nTRST*/\
1031         MUX_VAL(CP(JTAG_TCK),       (IEN  | PTD | DIS | M0)) /*JTAG_TCK*/\
1032         MUX_VAL(CP(JTAG_TMS),       (IEN  | PTD | DIS | M0)) /*JTAG_TMS*/\
1033         MUX_VAL(CP(JTAG_TDI),       (IEN  | PTD | DIS | M0)) /*JTAG_TDI*/\
1034         MUX_VAL(CP(JTAG_EMU0),      (IEN  | PTD | DIS | M0)) /*JTAG_EMU0*/\
1035         MUX_VAL(CP(JTAG_EMU1),      (IEN  | PTD | DIS | M0)) /*JTAG_EMU1*/\
1036         MUX_VAL(CP(ETK_CLK),        (IEN  | PTD | DIS | M4)) /*GPIO_12*/\
1037         MUX_VAL(CP(ETK_CTL),        (IEN  | PTD | DIS | M4)) /*GPIO_13*/\
1038         MUX_VAL(CP(ETK_D0),         (IEN  | PTD | DIS | M4)) /*GPIO_14*/\
1039         MUX_VAL(CP(ETK_D1),         (IEN  | PTD | DIS | M4)) /*GPIO_15*/\
1040         MUX_VAL(CP(ETK_D2),         (IEN  | PTD | DIS | M4)) /*GPIO_16*/\
1041         MUX_VAL(CP(ETK_D10),        (IEN  | PTD | DIS | M4)) /*GPIO_24*/\
1042         MUX_VAL(CP(ETK_D11),        (IEN  | PTD | DIS | M4)) /*GPIO_25*/\
1043         MUX_VAL(CP(ETK_D12),        (IEN  | PTD | DIS | M4)) /*GPIO_26*/\
1044         MUX_VAL(CP(ETK_D13),        (IEN  | PTD | DIS | M4)) /*GPIO_27*/\
1045         MUX_VAL(CP(ETK_D14),        (IEN  | PTD | DIS | M4)) /*GPIO_28*/\
1046         MUX_VAL(CP(ETK_D15),        (IEN  | PTD | DIS | M4)) /*GPIO_29*/
1047
1048 /**********************************************************
1049  * Routine: set_muxconf_regs
1050  * Description: Setting up the configuration Mux registers
1051  *              specific to the hardware. Many pins need
1052  *              to be moved from protect to primary mode.
1053  *********************************************************/
1054 void set_muxconf_regs(void)
1055 {
1056         MUX_DEFAULT();
1057 }
1058
1059 /**********************************************************
1060  * Routine: nand+_init
1061  * Description: Set up nand for nand and jffs2 commands
1062  *********************************************************/
1063
1064 int nand_init(void)
1065 {
1066         /* global settings */
1067         __raw_writel(0x10, GPMC_SYSCONFIG);     /* smart idle */
1068         __raw_writel(0x0, GPMC_IRQENABLE);      /* isr's sources masked */
1069         __raw_writel(0, GPMC_TIMEOUT_CONTROL);/* timeout disable */
1070
1071         /* Set the GPMC Vals, NAND is mapped at CS0, oneNAND at CS0.
1072          *  We configure only GPMC CS0 with required values. Configiring other devices
1073          *  at other CS is done in u-boot. So we don't have to bother doing it here.
1074          */
1075         __raw_writel(0 , GPMC_CONFIG7 + GPMC_CONFIG_CS0);
1076         delay(1000);
1077
1078 #ifdef CFG_NAND_K9F1G08R0A
1079         if ((get_mem_type() == GPMC_NAND) || (get_mem_type() == MMC_NAND)) {
1080                 __raw_writel(M_NAND_GPMC_CONFIG1, GPMC_CONFIG1 + GPMC_CONFIG_CS0);
1081                 __raw_writel(M_NAND_GPMC_CONFIG2, GPMC_CONFIG2 + GPMC_CONFIG_CS0);
1082                 __raw_writel(M_NAND_GPMC_CONFIG3, GPMC_CONFIG3 + GPMC_CONFIG_CS0);
1083                 __raw_writel(M_NAND_GPMC_CONFIG4, GPMC_CONFIG4 + GPMC_CONFIG_CS0);
1084                 __raw_writel(M_NAND_GPMC_CONFIG5, GPMC_CONFIG5 + GPMC_CONFIG_CS0);
1085                 __raw_writel(M_NAND_GPMC_CONFIG6, GPMC_CONFIG6 + GPMC_CONFIG_CS0);
1086
1087                 /* Enable the GPMC Mapping */
1088                 __raw_writel((((OMAP34XX_GPMC_CS0_SIZE & 0xF)<<8) |
1089                              ((NAND_BASE_ADR>>24) & 0x3F) |
1090                              (1<<6)),  (GPMC_CONFIG7 + GPMC_CONFIG_CS0));
1091                 delay(2000);
1092
1093                 if (nand_chip()) {
1094 #ifdef CFG_PRINTF
1095                         printf("Unsupported Chip!\n");
1096 #endif
1097                         return 1;
1098                 }
1099         }
1100 #endif
1101
1102 #ifdef CFG_ONENAND
1103         if ((get_mem_type() == GPMC_ONENAND) || (get_mem_type() == MMC_ONENAND)) {
1104                 __raw_writel(ONENAND_GPMC_CONFIG1, GPMC_CONFIG1 + GPMC_CONFIG_CS0);
1105                 __raw_writel(ONENAND_GPMC_CONFIG2, GPMC_CONFIG2 + GPMC_CONFIG_CS0);
1106                 __raw_writel(ONENAND_GPMC_CONFIG3, GPMC_CONFIG3 + GPMC_CONFIG_CS0);
1107                 __raw_writel(ONENAND_GPMC_CONFIG4, GPMC_CONFIG4 + GPMC_CONFIG_CS0);
1108                 __raw_writel(ONENAND_GPMC_CONFIG5, GPMC_CONFIG5 + GPMC_CONFIG_CS0);
1109                 __raw_writel(ONENAND_GPMC_CONFIG6, GPMC_CONFIG6 + GPMC_CONFIG_CS0);
1110
1111                 /* Enable the GPMC Mapping */
1112                 __raw_writel((((OMAP34XX_GPMC_CS0_SIZE & 0xF)<<8) |
1113                              ((ONENAND_BASE>>24) & 0x3F) |
1114                              (1<<6)),  (GPMC_CONFIG7 + GPMC_CONFIG_CS0));
1115                 delay(2000);
1116
1117                 if (onenand_chip()) {
1118 #ifdef CFG_PRINTF
1119                         printf("OneNAND Unsupported !\n");
1120 #endif
1121                         return 1;
1122                 }
1123         }
1124 #endif
1125
1126         return 0;
1127 }
1128
1129 /* optionally do something like blinking LED */
1130 void board_hang(void)
1131 {
1132         while (0)
1133                 ;
1134 }
1135
1136 /******************************************************************************
1137  * Dummy function to handle errors for EABI incompatibility
1138  *****************************************************************************/
1139 void raise(void)
1140 {
1141 }
1142
1143 /******************************************************************************
1144  * Dummy function to handle errors for EABI incompatibility
1145  *****************************************************************************/
1146 void abort(void)
1147 {
1148 }