board/overo/overo.c

   1 /*
   2  * (C) Copyright 2006
   3  * Texas Instruments, <www.ti.com>
   4  * Jian Zhang <jzhang@ti.com>
   5  * Richard Woodruff <r-woodruff2@ti.com>
   6  *
   7  * Modified for overo
   8  * Steve Sakoman <steve@sakoman.com>
   9  *
  10  * See file CREDITS for list of people who contributed to this
  11  * project.
  12  *
  13  * This program is free software; you can redistribute it and/or
  14  * modify it under the terms of the GNU General Public License as
  15  * published by the Free Software Foundation; either version 2 of
  16  * the License, or (at your option) any later version.
  17  *
  18  * This program is distributed in the hope that it will be useful,
  19  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  20  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  21  * GNU General Public License for more details.
  22  *
  23  * You should have received a copy of the GNU General Public License
  24  * along with this program; if not, write to the Free Software
  25  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  26  * MA 02111-1307 USA
  27  */
  28
  29 #include <common.h>
  30 #include <command.h>
  31 #include <part.h>
  32 #include <fat.h>
  33 #include <asm/arch/cpu.h>
  34 #include <asm/arch/bits.h>
  35 #include <asm/arch/mux.h>
  36 #include <asm/arch/sys_proto.h>
  37 #include <asm/arch/sys_info.h>
  38 #include <asm/arch/clocks.h>
  39 #include <asm/arch/mem.h>
  40
  41 /* Used to index into DPLL parameter tables */
  42 struct dpll_param {
  43         unsigned int m;
  44         unsigned int n;
  45         unsigned int fsel;
  46         unsigned int m2;
  47 };
  48
  49 typedef struct dpll_param dpll_param;
  50
  51 /* Following functions are exported from lowlevel_init.S */
  52 extern dpll_param *get_mpu_dpll_param();
  53 extern dpll_param *get_iva_dpll_param();
  54 extern dpll_param *get_core_dpll_param();
  55 extern dpll_param *get_per_dpll_param();
  56
  57 #define __raw_readl(a)          (*(volatile unsigned int *)(a))
  58 #define __raw_writel(v, a)      (*(volatile unsigned int *)(a) = (v))
  59 #define __raw_readw(a)          (*(volatile unsigned short *)(a))
  60 #define __raw_writew(v, a)      (*(volatile unsigned short *)(a) = (v))
  61
  62 /*******************************************************
  63  * Routine: delay
  64  * Description: spinning delay to use before udelay works
  65  ******************************************************/
  66 static inline void delay(unsigned long loops)
  67 {
  68         __asm__ volatile ("1:\n" "subs %0, %1, #1\n"
  69                           "bne 1b":"=r" (loops):"0"(loops));
  70 }
  71
  72 void udelay (unsigned long usecs) {
  73         delay(usecs);
  74 }
  75
  76 /*****************************************
  77  * Routine: board_init
  78  * Description: Early hardware init.
  79  *****************************************/
  80 int board_init(void)
  81 {
  82         return 0;
  83 }
  84
  85 /*************************************************************
  86  *  get_device_type(): tell if GP/HS/EMU/TST
  87  *************************************************************/
  88 u32 get_device_type(void)
  89 {
  90         int mode;
  91         mode = __raw_readl(CONTROL_STATUS) & (DEVICE_MASK);
  92         return mode >>= 8;
  93 }
  94
  95 /************************************************
  96  * get_sysboot_value(void) - return SYS_BOOT[4:0]
  97  ************************************************/
  98 u32 get_sysboot_value(void)
  99 {
 100         int mode;
 101         mode = __raw_readl(CONTROL_STATUS) & (SYSBOOT_MASK);
 102         return mode;
 103 }
 104
 105 /*************************************************************
 106  * Routine: get_mem_type(void) - returns the kind of memory connected
 107  * to GPMC that we are trying to boot form. Uses SYS BOOT settings.
 108  *************************************************************/
 109 u32 get_mem_type(void)
 110 {
 111         u32   mem_type = get_sysboot_value();
 112         switch (mem_type) {
 113         case 0:
 114         case 2:
 115         case 4:
 116         case 16:
 117         case 22:
 118                 return GPMC_ONENAND;
 119
 120         case 1:
 121         case 12:
 122         case 15:
 123         case 21:
 124         case 27:
 125                 return GPMC_NAND;
 126
 127         case 3:
 128         case 6:
 129                 return MMC_ONENAND;
 130
 131         case 8:
 132         case 11:
 133         case 14:
 134         case 20:
 135         case 26:
 136                 return GPMC_MDOC;
 137
 138         case 17:
 139         case 18:
 140         case 24:
 141                 return MMC_NAND;
 142
 143         case 7:
 144         case 10:
 145         case 13:
 146         case 19:
 147         case 25:
 148         default:
 149                 return GPMC_NOR;
 150         }
 151 }
 152
 153 /******************************************
 154  * get_cpu_rev(void) - extract version info
 155  ******************************************/
 156 u32 get_cpu_rev(void)
 157 {
 158         u32 cpuid = 0;
 159         /* On ES1.0 the IDCODE register is not exposed on L4
 160          * so using CPU ID to differentiate
 161          * between ES2.0 and ES1.0.
 162          */
 163         __asm__ __volatile__("mrc p15, 0, %0, c0, c0, 0":"=r" (cpuid));
 164         if ((cpuid  & 0xf) == 0x0)
 165                 return CPU_3430_ES1;
 166         else
 167                 return CPU_3430_ES2;
 168
 169 }
 170
 171 /******************************************
 172  * cpu_is_3410(void) - returns true for 3410
 173  ******************************************/
 174 u32 cpu_is_3410(void)
 175 {
 176         int status;
 177         if (get_cpu_rev() < CPU_3430_ES2) {
 178                 return 0;
 179         } else {
 180                 /* read scalability status and return 1 for 3410*/
 181                 status = __raw_readl(CONTROL_SCALABLE_OMAP_STATUS);
 182                 /* Check whether MPU frequency is set to 266 MHz which
 183                  * is nominal for 3410. If yes return true else false
 184                  */
 185                 if (((status >> 8) & 0x3) == 0x2)
 186                         return 1;
 187                 else
 188                         return 0;
 189         }
 190 }
 191
 192 /*****************************************************************
 193  * sr32 - clear & set a value in a bit range for a 32 bit address
 194  *****************************************************************/
 195 void sr32(u32 addr, u32 start_bit, u32 num_bits, u32 value)
 196 {
 197         u32 tmp, msk = 0;
 198         msk = 1 << num_bits;
 199         --msk;
 200         tmp = __raw_readl(addr) & ~(msk << start_bit);
 201         tmp |=  value << start_bit;
 202         __raw_writel(tmp, addr);
 203 }
 204
 205 /*********************************************************************
 206  * wait_on_value() - common routine to allow waiting for changes in
 207  *   volatile regs.
 208  *********************************************************************/
 209 u32 wait_on_value(u32 read_bit_mask, u32 match_value, u32 read_addr, u32 bound)
 210 {
 211         u32 i = 0, val;
 212         do {
 213                 ++i;
 214                 val = __raw_readl(read_addr) & read_bit_mask;
 215                 if (val == match_value)
 216                         return 1;
 217                 if (i == bound)
 218                         return 0;
 219         } while (1);
 220 }
 221
 222 #ifdef CFG_3430SDRAM_DDR
 223 /*********************************************************************
 224  * config_3430sdram_ddr() - Init DDR on 3430SDP dev board.
 225  *********************************************************************/
 226 void config_3430sdram_ddr(void)
 227 {
 228         /* reset sdrc controller */
 229         __raw_writel(SOFTRESET, SDRC_SYSCONFIG);
 230         wait_on_value(BIT0, BIT0, SDRC_STATUS, 12000000);
 231         __raw_writel(0, SDRC_SYSCONFIG);
 232
 233         /* setup sdrc to ball mux */
 234         __raw_writel(SDP_SDRC_SHARING, SDRC_SHARING);
 235
 236         /* set mdcfg */
 237         __raw_writel(SDP_SDRC_MDCFG_0_DDR, SDRC_MCFG_0);
 238
 239         /* set timing */
 240         if ((get_mem_type() == GPMC_ONENAND) || (get_mem_type() == MMC_ONENAND)) {
 241                 __raw_writel(INFINEON_SDRC_ACTIM_CTRLA_0, SDRC_ACTIM_CTRLA_0);
 242                 __raw_writel(INFINEON_SDRC_ACTIM_CTRLB_0, SDRC_ACTIM_CTRLB_0);
 243         }
 244         if ((get_mem_type() == GPMC_NAND) || (get_mem_type() == MMC_NAND)) {
 245                 __raw_writel(MICRON_SDRC_ACTIM_CTRLA_0, SDRC_ACTIM_CTRLA_0);
 246                 __raw_writel(MICRON_SDRC_ACTIM_CTRLB_0, SDRC_ACTIM_CTRLB_0);
 247         }
 248
 249         __raw_writel(SDP_SDRC_RFR_CTRL, SDRC_RFR_CTRL);
 250         __raw_writel(SDP_SDRC_POWER_POP, SDRC_POWER);
 251
 252         /* init sequence for mDDR/mSDR using manual commands (DDR is different) */
 253         __raw_writel(CMD_NOP, SDRC_MANUAL_0);
 254         delay(5000);
 255         __raw_writel(CMD_PRECHARGE, SDRC_MANUAL_0);
 256         __raw_writel(CMD_AUTOREFRESH, SDRC_MANUAL_0);
 257         __raw_writel(CMD_AUTOREFRESH, SDRC_MANUAL_0);
 258
 259         /* set mr0 */
 260         __raw_writel(SDP_SDRC_MR_0_DDR, SDRC_MR_0);
 261
 262         /* set up dll */
 263         __raw_writel(SDP_SDRC_DLLAB_CTRL, SDRC_DLLA_CTRL);
 264         delay(0x2000);  /* give time to lock */
 265
 266 }
 267 #endif /* CFG_3430SDRAM_DDR */
 268
 269 /*************************************************************
 270  * get_sys_clk_speed - determine reference oscillator speed
 271  *  based on known 32kHz clock and gptimer.
 272  *************************************************************/
 273 u32 get_osc_clk_speed(void)
 274 {
 275         u32 start, cstart, cend, cdiff, val;
 276
 277         val = __raw_readl(PRM_CLKSRC_CTRL);
 278         /* If SYS_CLK is being divided by 2, remove for now */
 279         val = (val & (~BIT7)) | BIT6;
 280         __raw_writel(val, PRM_CLKSRC_CTRL);
 281
 282         /* enable timer2 */
 283         val = __raw_readl(CM_CLKSEL_WKUP) | BIT0;
 284         __raw_writel(val, CM_CLKSEL_WKUP);      /* select sys_clk for GPT1 */
 285
 286         /* Enable I and F Clocks for GPT1 */
 287         val = __raw_readl(CM_ICLKEN_WKUP) | BIT0 | BIT2;
 288         __raw_writel(val, CM_ICLKEN_WKUP);
 289         val = __raw_readl(CM_FCLKEN_WKUP) | BIT0;
 290         __raw_writel(val, CM_FCLKEN_WKUP);
 291
 292         __raw_writel(0, OMAP34XX_GPT1 + TLDR);          /* start counting at 0 */
 293         __raw_writel(GPT_EN, OMAP34XX_GPT1 + TCLR);     /* enable clock */
 294         /* enable 32kHz source */
 295         /* enabled out of reset */
 296         /* determine sys_clk via gauging */
 297
 298         start = 20 + __raw_readl(S32K_CR);      /* start time in 20 cycles */
 299         while (__raw_readl(S32K_CR) < start);   /* dead loop till start time */
 300         cstart = __raw_readl(OMAP34XX_GPT1 + TCRR);     /* get start sys_clk count */
 301         while (__raw_readl(S32K_CR) < (start + 20));    /* wait for 40 cycles */
 302         cend = __raw_readl(OMAP34XX_GPT1 + TCRR);       /* get end sys_clk count */
 303         cdiff = cend - cstart;                          /* get elapsed ticks */
 304
 305         /* based on number of ticks assign speed */
 306         if (cdiff > 19000)
 307                 return S38_4M;
 308         else if (cdiff > 15200)
 309                 return S26M;
 310         else if (cdiff > 13000)
 311                 return S24M;
 312         else if (cdiff > 9000)
 313                 return S19_2M;
 314         else if (cdiff > 7600)
 315                 return S13M;
 316         else
 317                 return S12M;
 318 }
 319
 320 /******************************************************************************
 321  * get_sys_clkin_sel() - returns the sys_clkin_sel field value based on
 322  *   -- input oscillator clock frequency.
 323  *
 324  *****************************************************************************/
 325 void get_sys_clkin_sel(u32 osc_clk, u32 *sys_clkin_sel)
 326 {
 327         if (osc_clk == S38_4M)
 328                 *sys_clkin_sel =  4;
 329         else if (osc_clk == S26M)
 330                 *sys_clkin_sel = 3;
 331         else if (osc_clk == S19_2M)
 332                 *sys_clkin_sel = 2;
 333         else if (osc_clk == S13M)
 334                 *sys_clkin_sel = 1;
 335         else if (osc_clk == S12M)
 336                 *sys_clkin_sel = 0;
 337 }
 338
 339 /******************************************************************************
 340  * prcm_init() - inits clocks for PRCM as defined in clocks.h
 341  *   -- called from SRAM, or Flash (using temp SRAM stack).
 342  *****************************************************************************/
 343 void prcm_init(void)
 344 {
 345         u32 osc_clk = 0, sys_clkin_sel;
 346         dpll_param *dpll_param_p;
 347         u32 clk_index, sil_index;
 348
 349         /* Gauge the input clock speed and find out the sys_clkin_sel
 350          * value corresponding to the input clock.
 351          */
 352         osc_clk = get_osc_clk_speed();
 353         get_sys_clkin_sel(osc_clk, &sys_clkin_sel);
 354
 355         sr32(PRM_CLKSEL, 0, 3, sys_clkin_sel); /* set input crystal speed */
 356
 357         /* If the input clock is greater than 19.2M always divide/2 */
 358         if (sys_clkin_sel > 2) {
 359                 sr32(PRM_CLKSRC_CTRL, 6, 2, 2);/* input clock divider */
 360                 clk_index = sys_clkin_sel/2;
 361         } else {
 362                 sr32(PRM_CLKSRC_CTRL, 6, 2, 1);/* input clock divider */
 363                 clk_index = sys_clkin_sel;
 364         }
 365
 366         /* The DPLL tables are defined according to sysclk value and
 367          * silicon revision. The clk_index value will be used to get
 368          * the values for that input sysclk from the DPLL param table
 369          * and sil_index will get the values for that SysClk for the
 370          * appropriate silicon rev.
 371          */
 372         sil_index = get_cpu_rev() - 1;
 373
 374         /* Unlock MPU DPLL (slows things down, and needed later) */
 375         sr32(CM_CLKEN_PLL_MPU, 0, 3, PLL_LOW_POWER_BYPASS);
 376         wait_on_value(BIT0, 0, CM_IDLEST_PLL_MPU, LDELAY);
 377
 378         /* Getting the base address of Core DPLL param table*/
 379         dpll_param_p = (dpll_param *)get_core_dpll_param();
 380         /* Moving it to the right sysclk and ES rev base */
 381         dpll_param_p = dpll_param_p + 2*clk_index + sil_index;
 382         /* CORE DPLL */
 383         /* sr32(CM_CLKSEL2_EMU) set override to work when asleep */
 384         sr32(CM_CLKEN_PLL, 0, 3, PLL_FAST_RELOCK_BYPASS);
 385         wait_on_value(BIT0, 0, CM_IDLEST_CKGEN, LDELAY);
 386         sr32(CM_CLKSEL1_EMU, 16, 5, CORE_M3X2); /* m3x2 */
 387         sr32(CM_CLKSEL1_PLL, 27, 2, dpll_param_p->m2);  /* Set M2 */
 388         sr32(CM_CLKSEL1_PLL, 16, 11, dpll_param_p->m);  /* Set M */
 389         sr32(CM_CLKSEL1_PLL, 8, 7, dpll_param_p->n);    /* Set N */
 390         sr32(CM_CLKSEL1_PLL, 6, 1, 0);                  /* 96M Src */
 391         sr32(CM_CLKSEL_CORE, 8, 4, CORE_SSI_DIV);       /* ssi */
 392         sr32(CM_CLKSEL_CORE, 4, 2, CORE_FUSB_DIV);      /* fsusb */
 393         sr32(CM_CLKSEL_CORE, 2, 2, CORE_L4_DIV);        /* l4 */
 394         sr32(CM_CLKSEL_CORE, 0, 2, CORE_L3_DIV);        /* l3 */
 395         sr32(CM_CLKSEL_GFX, 0, 3, GFX_DIV);             /* gfx */
 396         sr32(CM_CLKSEL_WKUP, 1, 2, WKUP_RSM);           /* reset mgr */
 397         sr32(CM_CLKEN_PLL, 4, 4, dpll_param_p->fsel);   /* FREQSEL */
 398         sr32(CM_CLKEN_PLL, 0, 3, PLL_LOCK);             /* lock mode */
 399         wait_on_value(BIT0, 1, CM_IDLEST_CKGEN, LDELAY);
 400
 401         /* Getting the base address to PER  DPLL param table*/
 402         dpll_param_p = (dpll_param *)get_per_dpll_param();
 403         /* Moving it to the right sysclk base */
 404         dpll_param_p = dpll_param_p + clk_index;
 405         /* PER DPLL */
 406         sr32(CM_CLKEN_PLL, 16, 3, PLL_STOP);
 407         wait_on_value(BIT1, 0, CM_IDLEST_CKGEN, LDELAY);
 408         sr32(CM_CLKSEL1_EMU, 24, 5, PER_M6X2);  /* set M6 */
 409         sr32(CM_CLKSEL_CAM, 0, 5, PER_M5X2);    /* set M5 */
 410         sr32(CM_CLKSEL_DSS, 0, 5, PER_M4X2);    /* set M4 */
 411         sr32(CM_CLKSEL_DSS, 8, 5, PER_M3X2);    /* set M3 */
 412         sr32(CM_CLKSEL3_PLL, 0, 5, dpll_param_p->m2);   /* set M2 */
 413         sr32(CM_CLKSEL2_PLL, 8, 11, dpll_param_p->m);   /* set m */
 414         sr32(CM_CLKSEL2_PLL, 0, 7, dpll_param_p->n);    /* set n */
 415         sr32(CM_CLKEN_PLL, 20, 4, dpll_param_p->fsel);/* FREQSEL */
 416         sr32(CM_CLKEN_PLL, 16, 3, PLL_LOCK);    /* lock mode */
 417         wait_on_value(BIT1, 2, CM_IDLEST_CKGEN, LDELAY);
 418
 419         /* Getting the base address to MPU DPLL param table*/
 420         dpll_param_p = (dpll_param *)get_mpu_dpll_param();
 421         /* Moving it to the right sysclk and ES rev base */
 422         dpll_param_p = dpll_param_p + 2*clk_index + sil_index;
 423         /* MPU DPLL (unlocked already) */
 424         sr32(CM_CLKSEL2_PLL_MPU, 0, 5, dpll_param_p->m2);       /* Set M2 */
 425         sr32(CM_CLKSEL1_PLL_MPU, 8, 11, dpll_param_p->m);       /* Set M */
 426         sr32(CM_CLKSEL1_PLL_MPU, 0, 7, dpll_param_p->n);        /* Set N */
 427         sr32(CM_CLKEN_PLL_MPU, 4, 4, dpll_param_p->fsel);       /* FREQSEL */
 428         sr32(CM_CLKEN_PLL_MPU, 0, 3, PLL_LOCK); /* lock mode */
 429         wait_on_value(BIT0, 1, CM_IDLEST_PLL_MPU, LDELAY);
 430
 431         /* Getting the base address to IVA DPLL param table*/
 432         dpll_param_p = (dpll_param *)get_iva_dpll_param();
 433         /* Moving it to the right sysclk and ES rev base */
 434         dpll_param_p = dpll_param_p + 2*clk_index + sil_index;
 435         /* IVA DPLL (set to 12*20=240MHz) */
 436         sr32(CM_CLKEN_PLL_IVA2, 0, 3, PLL_STOP);
 437         wait_on_value(BIT0, 0, CM_IDLEST_PLL_IVA2, LDELAY);
 438         sr32(CM_CLKSEL2_PLL_IVA2, 0, 5, dpll_param_p->m2);      /* set M2 */
 439         sr32(CM_CLKSEL1_PLL_IVA2, 8, 11, dpll_param_p->m);      /* set M */
 440         sr32(CM_CLKSEL1_PLL_IVA2, 0, 7, dpll_param_p->n);       /* set N */
 441         sr32(CM_CLKEN_PLL_IVA2, 4, 4, dpll_param_p->fsel);      /* FREQSEL */
 442         sr32(CM_CLKEN_PLL_IVA2, 0, 3, PLL_LOCK);        /* lock mode */
 443         wait_on_value(BIT0, 1, CM_IDLEST_PLL_IVA2, LDELAY);
 444
 445         /* Set up GPTimers to sys_clk source only */
 446         sr32(CM_CLKSEL_PER, 0, 8, 0xff);
 447         sr32(CM_CLKSEL_WKUP, 0, 1, 1);
 448
 449         delay(5000);
 450 }
 451
 452 /*****************************************
 453  * Routine: secure_unlock
 454  * Description: Setup security registers for access
 455  * (GP Device only)
 456  *****************************************/
 457 void secure_unlock(void)
 458 {
 459         /* Permission values for registers -Full fledged permissions to all */
 460         #define UNLOCK_1 0xFFFFFFFF
 461         #define UNLOCK_2 0x00000000
 462         #define UNLOCK_3 0x0000FFFF
 463         /* Protection Module Register Target APE (PM_RT)*/
 464         __raw_writel(UNLOCK_1, RT_REQ_INFO_PERMISSION_1);
 465         __raw_writel(UNLOCK_1, RT_READ_PERMISSION_0);
 466         __raw_writel(UNLOCK_1, RT_WRITE_PERMISSION_0);
 467         __raw_writel(UNLOCK_2, RT_ADDR_MATCH_1);
 468
 469         __raw_writel(UNLOCK_3, GPMC_REQ_INFO_PERMISSION_0);
 470         __raw_writel(UNLOCK_3, GPMC_READ_PERMISSION_0);
 471         __raw_writel(UNLOCK_3, GPMC_WRITE_PERMISSION_0);
 472
 473         __raw_writel(UNLOCK_3, OCM_REQ_INFO_PERMISSION_0);
 474         __raw_writel(UNLOCK_3, OCM_READ_PERMISSION_0);
 475         __raw_writel(UNLOCK_3, OCM_WRITE_PERMISSION_0);
 476         __raw_writel(UNLOCK_2, OCM_ADDR_MATCH_2);
 477
 478         /* IVA Changes */
 479         __raw_writel(UNLOCK_3, IVA2_REQ_INFO_PERMISSION_0);
 480         __raw_writel(UNLOCK_3, IVA2_READ_PERMISSION_0);
 481         __raw_writel(UNLOCK_3, IVA2_WRITE_PERMISSION_0);
 482
 483         __raw_writel(UNLOCK_1, SMS_RG_ATT0); /* SDRC region 0 public */
 484 }
 485
 486 /**********************************************************
 487  * Routine: try_unlock_sram()
 488  * Description: If chip is GP type, unlock the SRAM for
 489  *  general use.
 490  ***********************************************************/
 491 void try_unlock_memory(void)
 492 {
 493         int mode;
 494
 495         /* if GP device unlock device SRAM for general use */
 496         /* secure code breaks for Secure/Emulation device - HS/E/T*/
 497         mode = get_device_type();
 498         if (mode == GP_DEVICE)
 499                 secure_unlock();
 500         return;
 501 }
 502
 503 /**********************************************************
 504  * Routine: s_init
 505  * Description: Does early system init of muxing and clocks.
 506  * - Called at time when only stack is available.
 507  **********************************************************/
 508
 509 void s_init(void)
 510 {
 511         watchdog_init();
 512 #ifdef CONFIG_3430_AS_3410
 513         /* setup the scalability control register for
 514          * 3430 to work in 3410 mode
 515          */
 516         __raw_writel(0x5ABF, CONTROL_SCALABLE_OMAP_OCP);
 517 #endif
 518         try_unlock_memory();
 519         set_muxconf_regs();
 520         delay(100);
 521         prcm_init();
 522         per_clocks_enable();
 523         config_3430sdram_ddr();
 524 }
 525
 526 /*******************************************************
 527  * Routine: misc_init_r
 528  * Description: Init ethernet (done here so udelay works)
 529  ********************************************************/
 530 int misc_init_r(void)
 531 {
 532 #ifdef CONFIG_MMC
 533         /* REMOVE!! for proto boards only */
 534         /* set vaux2 to 2.8V */
 535         unsigned char byte = 0x20;
 536         i2c_write(0x4B, 0x76, 1, &byte, 1);
 537         byte = 0x09;
 538         i2c_write(0x4B, 0x79, 1, &byte, 1);
 539
 540         udelay(5000);
 541 #endif
 542         return 0;
 543 }
 544
 545 /******************************************************
 546  * Routine: wait_for_command_complete
 547  * Description: Wait for posting to finish on watchdog
 548  ******************************************************/
 549 void wait_for_command_complete(unsigned int wd_base)
 550 {
 551         int pending = 1;
 552         do {
 553                 pending = __raw_readl(wd_base + WWPS);
 554         } while (pending);
 555 }
 556
 557 /****************************************
 558  * Routine: watchdog_init
 559  * Description: Shut down watch dogs
 560  *****************************************/
 561 void watchdog_init(void)
 562 {
 563         /* There are 3 watch dogs WD1=Secure, WD2=MPU, WD3=IVA. WD1 is
 564          * either taken care of by ROM (HS/EMU) or not accessible (GP).
 565          * We need to take care of WD2-MPU or take a PRCM reset.  WD3
 566          * should not be running and does not generate a PRCM reset.
 567          */
 568         sr32(CM_FCLKEN_WKUP, 5, 1, 1);
 569         sr32(CM_ICLKEN_WKUP, 5, 1, 1);
 570         wait_on_value(BIT5, 0x20, CM_IDLEST_WKUP, 5); /* some issue here */
 571
 572         __raw_writel(WD_UNLOCK1, WD2_BASE + WSPR);
 573         wait_for_command_complete(WD2_BASE);
 574         __raw_writel(WD_UNLOCK2, WD2_BASE + WSPR);
 575 }
 576
 577 /**********************************************
 578  * Routine: dram_init
 579  * Description: sets uboots idea of sdram size
 580  **********************************************/
 581 int dram_init(void)
 582 {
 583         return 0;
 584 }
 585
 586 /*****************************************************************
 587  * Routine: peripheral_enable
 588  * Description: Enable the clks & power for perifs (GPT2, UART1,...)
 589  ******************************************************************/
 590 void per_clocks_enable(void)
 591 {
 592         /* Enable GP2 timer. */
 593         sr32(CM_CLKSEL_PER, 0, 1, 0x1); /* GPT2 = sys clk */
 594         sr32(CM_ICLKEN_PER, 3, 1, 0x1); /* ICKen GPT2 */
 595         sr32(CM_FCLKEN_PER, 3, 1, 0x1); /* FCKen GPT2 */
 596
 597 #ifdef CFG_NS16550
 598         /* UART1 clocks */
 599         sr32(CM_FCLKEN1_CORE, 13, 1, 0x1);
 600         sr32(CM_ICLKEN1_CORE, 13, 1, 0x1);
 601
 602         /* UART 3 Clocks */
 603         sr32(CM_FCLKEN_PER, 11, 1, 0x1);
 604         sr32(CM_ICLKEN_PER, 11, 1, 0x1);
 605
 606 #endif
 607
 608 #ifdef CONFIG_DRIVER_OMAP34XX_I2C
 609         /* Turn on all 3 I2C clocks */
 610         sr32(CM_FCLKEN1_CORE, 15, 3, 0x7);
 611         sr32(CM_ICLKEN1_CORE, 15, 3, 0x7);      /* I2C1,2,3 = on */
 612 #endif
 613
 614         /* Enable the ICLK for 32K Sync Timer as its used in udelay */
 615         sr32(CM_ICLKEN_WKUP, 2, 1, 0x1);
 616
 617         sr32(CM_FCLKEN_IVA2, 0, 32, FCK_IVA2_ON);
 618         sr32(CM_FCLKEN1_CORE, 0, 32, FCK_CORE1_ON);
 619         sr32(CM_ICLKEN1_CORE, 0, 32, ICK_CORE1_ON);
 620         sr32(CM_ICLKEN2_CORE, 0, 32, ICK_CORE2_ON);
 621         sr32(CM_FCLKEN_WKUP, 0, 32, FCK_WKUP_ON);
 622         sr32(CM_ICLKEN_WKUP, 0, 32, ICK_WKUP_ON);
 623         sr32(CM_FCLKEN_DSS, 0, 32, FCK_DSS_ON);
 624         sr32(CM_ICLKEN_DSS, 0, 32, ICK_DSS_ON);
 625         sr32(CM_FCLKEN_CAM, 0, 32, FCK_CAM_ON);
 626         sr32(CM_ICLKEN_CAM, 0, 32, ICK_CAM_ON);
 627         sr32(CM_FCLKEN_PER, 0, 32, FCK_PER_ON);
 628         sr32(CM_ICLKEN_PER, 0, 32, ICK_PER_ON);
 629
 630         /* Enable GPIO5 clocks for blinky LEDs */
 631         sr32(CM_FCLKEN_PER, 16, 1, 0x1);        /* FCKen GPIO5 */
 632         sr32(CM_ICLKEN_PER, 16, 1, 0x1);        /* ICKen GPIO5 */
 633
 634         delay(1000);
 635 }
 636
 637 /* Set MUX for UART, GPMC, SDRC, GPIO */
 638
 639 #define         MUX_VAL(OFFSET,VALUE)\
 640                 __raw_writew((VALUE), OMAP34XX_CTRL_BASE + (OFFSET));
 641
 642 #define         CP(x)   (CONTROL_PADCONF_##x)
 643 /*
 644  * IEN  - Input Enable
 645  * IDIS - Input Disable
 646  * PTD  - Pull type Down
 647  * PTU  - Pull type Up
 648  * DIS  - Pull type selection is inactive
 649  * EN   - Pull type selection is active
 650  * M0   - Mode 0
 651  * The commented string gives the final mux configuration for that pin
 652  */
 653 #define MUX_DEFAULT()\
 654         MUX_VAL(CP(SDRC_D0),        (IEN  | PTD | DIS | M0)) /*SDRC_D0*/\
 655         MUX_VAL(CP(SDRC_D1),        (IEN  | PTD | DIS | M0)) /*SDRC_D1*/\
 656         MUX_VAL(CP(SDRC_D2),        (IEN  | PTD | DIS | M0)) /*SDRC_D2*/\
 657         MUX_VAL(CP(SDRC_D3),        (IEN  | PTD | DIS | M0)) /*SDRC_D3*/\
 658         MUX_VAL(CP(SDRC_D4),        (IEN  | PTD | DIS | M0)) /*SDRC_D4*/\
 659         MUX_VAL(CP(SDRC_D5),        (IEN  | PTD | DIS | M0)) /*SDRC_D5*/\
 660         MUX_VAL(CP(SDRC_D6),        (IEN  | PTD | DIS | M0)) /*SDRC_D6*/\
 661         MUX_VAL(CP(SDRC_D7),        (IEN  | PTD | DIS | M0)) /*SDRC_D7*/\
 662         MUX_VAL(CP(SDRC_D8),        (IEN  | PTD | DIS | M0)) /*SDRC_D8*/\
 663         MUX_VAL(CP(SDRC_D9),        (IEN  | PTD | DIS | M0)) /*SDRC_D9*/\
 664         MUX_VAL(CP(SDRC_D10),       (IEN  | PTD | DIS | M0)) /*SDRC_D10*/\
 665         MUX_VAL(CP(SDRC_D11),       (IEN  | PTD | DIS | M0)) /*SDRC_D11*/\
 666         MUX_VAL(CP(SDRC_D12),       (IEN  | PTD | DIS | M0)) /*SDRC_D12*/\
 667         MUX_VAL(CP(SDRC_D13),       (IEN  | PTD | DIS | M0)) /*SDRC_D13*/\
 668         MUX_VAL(CP(SDRC_D14),       (IEN  | PTD | DIS | M0)) /*SDRC_D14*/\
 669         MUX_VAL(CP(SDRC_D15),       (IEN  | PTD | DIS | M0)) /*SDRC_D15*/\
 670         MUX_VAL(CP(SDRC_D16),       (IEN  | PTD | DIS | M0)) /*SDRC_D16*/\
 671         MUX_VAL(CP(SDRC_D17),       (IEN  | PTD | DIS | M0)) /*SDRC_D17*/\
 672         MUX_VAL(CP(SDRC_D18),       (IEN  | PTD | DIS | M0)) /*SDRC_D18*/\
 673         MUX_VAL(CP(SDRC_D19),       (IEN  | PTD | DIS | M0)) /*SDRC_D19*/\
 674         MUX_VAL(CP(SDRC_D20),       (IEN  | PTD | DIS | M0)) /*SDRC_D20*/\
 675         MUX_VAL(CP(SDRC_D21),       (IEN  | PTD | DIS | M0)) /*SDRC_D21*/\
 676         MUX_VAL(CP(SDRC_D22),       (IEN  | PTD | DIS | M0)) /*SDRC_D22*/\
 677         MUX_VAL(CP(SDRC_D23),       (IEN  | PTD | DIS | M0)) /*SDRC_D23*/\
 678         MUX_VAL(CP(SDRC_D24),       (IEN  | PTD | DIS | M0)) /*SDRC_D24*/\
 679         MUX_VAL(CP(SDRC_D25),       (IEN  | PTD | DIS | M0)) /*SDRC_D25*/\
 680         MUX_VAL(CP(SDRC_D26),       (IEN  | PTD | DIS | M0)) /*SDRC_D26*/\
 681         MUX_VAL(CP(SDRC_D27),       (IEN  | PTD | DIS | M0)) /*SDRC_D27*/\
 682         MUX_VAL(CP(SDRC_D28),       (IEN  | PTD | DIS | M0)) /*SDRC_D28*/\
 683         MUX_VAL(CP(SDRC_D29),       (IEN  | PTD | DIS | M0)) /*SDRC_D29*/\
 684         MUX_VAL(CP(SDRC_D30),       (IEN  | PTD | DIS | M0)) /*SDRC_D30*/\
 685         MUX_VAL(CP(SDRC_D31),       (IEN  | PTD | DIS | M0)) /*SDRC_D31*/\
 686         MUX_VAL(CP(SDRC_CLK),       (IEN  | PTD | DIS | M0)) /*SDRC_CLK*/\
 687         MUX_VAL(CP(SDRC_DQS0),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS0*/\
 688         MUX_VAL(CP(SDRC_DQS1),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS1*/\
 689         MUX_VAL(CP(SDRC_DQS2),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS2*/\
 690         MUX_VAL(CP(SDRC_DQS3),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS3*/\
 691         MUX_VAL(CP(GPMC_A1),        (IDIS | PTD | DIS | M0)) /*GPMC_A1*/\
 692         MUX_VAL(CP(GPMC_A2),        (IDIS | PTD | DIS | M0)) /*GPMC_A2*/\
 693         MUX_VAL(CP(GPMC_A3),        (IDIS | PTD | DIS | M0)) /*GPMC_A3*/\
 694         MUX_VAL(CP(GPMC_A4),        (IDIS | PTD | DIS | M0)) /*GPMC_A4*/\
 695         MUX_VAL(CP(GPMC_A5),        (IDIS | PTD | DIS | M0)) /*GPMC_A5*/\
 696         MUX_VAL(CP(GPMC_A6),        (IDIS | PTD | DIS | M0)) /*GPMC_A6*/\
 697         MUX_VAL(CP(GPMC_A7),        (IDIS | PTD | DIS | M0)) /*GPMC_A7*/\
 698         MUX_VAL(CP(GPMC_A8),        (IDIS | PTD | DIS | M0)) /*GPMC_A8*/\
 699         MUX_VAL(CP(GPMC_A9),        (IDIS | PTD | DIS | M0)) /*GPMC_A9*/\
 700         MUX_VAL(CP(GPMC_A10),       (IDIS | PTD | DIS | M0)) /*GPMC_A10*/\
 701         MUX_VAL(CP(GPMC_D0),        (IEN  | PTD | DIS | M0)) /*GPMC_D0*/\
 702         MUX_VAL(CP(GPMC_D1),        (IEN  | PTD | DIS | M0)) /*GPMC_D1*/\
 703         MUX_VAL(CP(GPMC_D2),        (IEN  | PTD | DIS | M0)) /*GPMC_D2*/\
 704         MUX_VAL(CP(GPMC_D3),        (IEN  | PTD | DIS | M0)) /*GPMC_D3*/\
 705         MUX_VAL(CP(GPMC_D4),        (IEN  | PTD | DIS | M0)) /*GPMC_D4*/\
 706         MUX_VAL(CP(GPMC_D5),        (IEN  | PTD | DIS | M0)) /*GPMC_D5*/\
 707         MUX_VAL(CP(GPMC_D6),        (IEN  | PTD | DIS | M0)) /*GPMC_D6*/\
 708         MUX_VAL(CP(GPMC_D7),        (IEN  | PTD | DIS | M0)) /*GPMC_D7*/\
 709         MUX_VAL(CP(GPMC_D8),        (IEN  | PTD | DIS | M0)) /*GPMC_D8*/\
 710         MUX_VAL(CP(GPMC_D9),        (IEN  | PTD | DIS | M0)) /*GPMC_D9*/\
 711         MUX_VAL(CP(GPMC_D10),       (IEN  | PTD | DIS | M0)) /*GPMC_D10*/\
 712         MUX_VAL(CP(GPMC_D11),       (IEN  | PTD | DIS | M0)) /*GPMC_D11*/\
 713         MUX_VAL(CP(GPMC_D12),       (IEN  | PTD | DIS | M0)) /*GPMC_D12*/\
 714         MUX_VAL(CP(GPMC_D13),       (IEN  | PTD | DIS | M0)) /*GPMC_D13*/\
 715         MUX_VAL(CP(GPMC_D14),       (IEN  | PTD | DIS | M0)) /*GPMC_D14*/\
 716         MUX_VAL(CP(GPMC_D15),       (IEN  | PTD | DIS | M0)) /*GPMC_D15*/\
 717         MUX_VAL(CP(GPMC_nCS0),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS0*/\
 718         MUX_VAL(CP(GPMC_nCS1),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS1*/\
 719         MUX_VAL(CP(GPMC_nCS2),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS2*/\
 720         MUX_VAL(CP(GPMC_nCS3),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS3*/\
 721         MUX_VAL(CP(GPMC_nCS4),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS4*/\
 722         MUX_VAL(CP(GPMC_nCS5),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS5*/\
 723         MUX_VAL(CP(GPMC_nCS6),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS6*/\
 724         MUX_VAL(CP(GPMC_nCS7),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS7*/\
 725         MUX_VAL(CP(GPMC_CLK),       (IDIS | PTD | DIS | M0)) /*GPMC_CLK*/\
 726         MUX_VAL(CP(GPMC_nADV_ALE),  (IDIS | PTD | DIS | M0)) /*GPMC_nADV_ALE*/\
 727         MUX_VAL(CP(GPMC_nOE),       (IDIS | PTD | DIS | M0)) /*GPMC_nOE*/\
 728         MUX_VAL(CP(GPMC_nWE),       (IDIS | PTD | DIS | M0)) /*GPMC_nWE*/\
 729         MUX_VAL(CP(GPMC_nBE0_CLE),  (IDIS | PTD | DIS | M0)) /*GPMC_nBE0_CLE*/\
 730         MUX_VAL(CP(GPMC_nBE1),      (IDIS | PTD | DIS | M4)) /*GPIO_61*/\
 731         MUX_VAL(CP(GPMC_nWP),       (IEN  | PTD | DIS | M0)) /*GPMC_nWP*/\
 732         MUX_VAL(CP(GPMC_WAIT0),     (IEN  | PTU | EN  | M0)) /*GPMC_WAIT0*/\
 733         MUX_VAL(CP(GPMC_WAIT1),     (IEN  | PTU | EN  | M0)) /*GPMC_WAIT1*/\
 734         MUX_VAL(CP(GPMC_WAIT2),     (IEN  | PTU | EN  | M4)) /*GPIO_64*/\
 735         MUX_VAL(CP(GPMC_WAIT3),     (IEN  | PTU | EN  | M4)) /*GPIO_65*/\
 736         MUX_VAL(CP(DSS_DATA18),     (IEN  | PTD | DIS | M4)) /*GPIO_88*/\
 737         MUX_VAL(CP(DSS_DATA19),     (IEN  | PTD | DIS | M4)) /*GPIO_89*/\
 738         MUX_VAL(CP(DSS_DATA20),     (IEN  | PTD | DIS | M4)) /*GPIO_90*/\
 739         MUX_VAL(CP(DSS_DATA21),     (IEN  | PTD | DIS | M4)) /*GPIO_91*/\
 740         MUX_VAL(CP(CAM_WEN),        (IEN  | PTD | DIS | M4)) /*GPIO_167*/\
 741         MUX_VAL(CP(MMC1_CLK),       (IDIS | PTU | EN  | M0)) /*MMC1_CLK*/\
 742         MUX_VAL(CP(MMC1_CMD),       (IEN  | PTU | EN  | M0)) /*MMC1_CMD*/\
 743         MUX_VAL(CP(MMC1_DAT0),      (IEN  | PTU | EN  | M0)) /*MMC1_DAT0*/\
 744         MUX_VAL(CP(MMC1_DAT1),      (IEN  | PTU | EN  | M0)) /*MMC1_DAT1*/\
 745         MUX_VAL(CP(MMC1_DAT2),      (IEN  | PTU | EN  | M0)) /*MMC1_DAT2*/\
 746         MUX_VAL(CP(MMC1_DAT3),      (IEN  | PTU | EN  | M0)) /*MMC1_DAT3*/\
 747         MUX_VAL(CP(MMC1_DAT4),      (IEN  | PTU | EN  | M0)) /*MMC1_DAT4*/\
 748         MUX_VAL(CP(MMC1_DAT5),      (IEN  | PTU | EN  | M0)) /*MMC1_DAT5*/\
 749         MUX_VAL(CP(MMC1_DAT6),      (IEN  | PTU | EN  | M0)) /*MMC1_DAT6*/\
 750         MUX_VAL(CP(MMC1_DAT7),      (IEN  | PTU | EN  | M0)) /*MMC1_DAT7*/\
 751         MUX_VAL(CP(UART1_TX),       (IDIS | PTD | DIS | M0)) /*UART1_TX*/\
 752         MUX_VAL(CP(UART1_RTS),      (IDIS | PTD | DIS | M0)) /*UART1_RTS*/\
 753         MUX_VAL(CP(UART1_CTS),      (IEN  | PTU | DIS | M0)) /*UART1_CTS*/\
 754         MUX_VAL(CP(UART1_RX),       (IEN  | PTD | DIS | M0)) /*UART1_RX*/\
 755         MUX_VAL(CP(UART3_CTS_RCTX), (IEN  | PTD | EN  | M0)) /*UART3_CTS_RCTX */\
 756         MUX_VAL(CP(UART3_RTS_SD),   (IDIS | PTD | DIS | M0)) /*UART3_RTS_SD */\
 757         MUX_VAL(CP(UART3_RX_IRRX),  (IEN  | PTD | DIS | M0)) /*UART3_RX_IRRX*/\
 758         MUX_VAL(CP(UART3_TX_IRTX),  (IDIS | PTD | DIS | M0)) /*UART3_TX_IRTX*/\
 759         MUX_VAL(CP(I2C1_SCL),       (IEN  | PTU | EN  | M0)) /*I2C1_SCL*/\
 760         MUX_VAL(CP(I2C1_SDA),       (IEN  | PTU | EN  | M0)) /*I2C1_SDA*/\
 761         MUX_VAL(CP(I2C2_SCL),       (IEN  | PTU | EN  | M0)) /*I2C2_SCL*/\
 762         MUX_VAL(CP(I2C2_SDA),       (IEN  | PTU | EN  | M0)) /*I2C2_SDA*/\
 763         MUX_VAL(CP(I2C3_SCL),       (IEN  | PTU | EN  | M0)) /*I2C3_SCL*/\
 764         MUX_VAL(CP(I2C3_SDA),       (IEN  | PTU | EN  | M0)) /*I2C3_SDA*/\
 765         MUX_VAL(CP(I2C4_SCL),       (IEN  | PTU | EN  | M0)) /*I2C4_SCL*/\
 766         MUX_VAL(CP(I2C4_SDA),       (IEN  | PTU | EN  | M0)) /*I2C4_SDA*/\
 767         MUX_VAL(CP(McBSP1_DX),      (IEN  | PTD | DIS | M4)) /*GPIO_158*/\
 768         MUX_VAL(CP(SYS_32K),        (IEN  | PTD | DIS | M0)) /*SYS_32K*/\
 769         MUX_VAL(CP(SYS_BOOT0),      (IEN  | PTD | DIS | M4)) /*GPIO_2 */\
 770         MUX_VAL(CP(SYS_BOOT1),      (IEN  | PTD | DIS | M4)) /*GPIO_3 */\
 771         MUX_VAL(CP(SYS_BOOT2),      (IEN  | PTD | DIS | M4)) /*GPIO_4 */\
 772         MUX_VAL(CP(SYS_BOOT3),      (IEN  | PTD | DIS | M4)) /*GPIO_5 */\
 773         MUX_VAL(CP(SYS_BOOT4),      (IEN  | PTD | DIS | M4)) /*GPIO_6 */\
 774         MUX_VAL(CP(SYS_BOOT5),      (IEN  | PTD | DIS | M4)) /*GPIO_7 */\
 775         MUX_VAL(CP(SYS_BOOT6),      (IEN  | PTD | DIS | M4)) /*GPIO_8 */\
 776         MUX_VAL(CP(SYS_CLKOUT2),    (IEN  | PTU | EN  | M4)) /*GPIO_186*/\
 777         MUX_VAL(CP(JTAG_nTRST),     (IEN  | PTD | DIS | M0)) /*JTAG_nTRST*/\
 778         MUX_VAL(CP(JTAG_TCK),       (IEN  | PTD | DIS | M0)) /*JTAG_TCK*/\
 779         MUX_VAL(CP(JTAG_TMS),       (IEN  | PTD | DIS | M0)) /*JTAG_TMS*/\
 780         MUX_VAL(CP(JTAG_TDI),       (IEN  | PTD | DIS | M0)) /*JTAG_TDI*/\
 781         MUX_VAL(CP(JTAG_EMU0),      (IEN  | PTD | DIS | M0)) /*JTAG_EMU0*/\
 782         MUX_VAL(CP(JTAG_EMU1),      (IEN  | PTD | DIS | M0)) /*JTAG_EMU1*/\
 783         MUX_VAL(CP(ETK_CLK),        (IEN  | PTD | DIS | M4)) /*GPIO_12*/\
 784         MUX_VAL(CP(ETK_CTL),        (IEN  | PTD | DIS | M4)) /*GPIO_13*/\
 785         MUX_VAL(CP(ETK_D0),         (IEN  | PTD | DIS | M4)) /*GPIO_14*/\
 786         MUX_VAL(CP(ETK_D1),         (IEN  | PTD | DIS | M4)) /*GPIO_15*/\
 787         MUX_VAL(CP(ETK_D2),         (IEN  | PTD | DIS | M4)) /*GPIO_16*/\
 788         MUX_VAL(CP(ETK_D10),        (IEN  | PTD | DIS | M4)) /*GPIO_24*/\
 789         MUX_VAL(CP(ETK_D11),        (IEN  | PTD | DIS | M4)) /*GPIO_25*/\
 790         MUX_VAL(CP(ETK_D12),        (IEN  | PTD | DIS | M4)) /*GPIO_26*/\
 791         MUX_VAL(CP(ETK_D13),        (IEN  | PTD | DIS | M4)) /*GPIO_27*/\
 792         MUX_VAL(CP(ETK_D14),        (IEN  | PTD | DIS | M4)) /*GPIO_28*/\
 793         MUX_VAL(CP(ETK_D15),        (IEN  | PTD | DIS | M4)) /*GPIO_29*/
 794
 795 /**********************************************************
 796  * Routine: set_muxconf_regs
 797  * Description: Setting up the configuration Mux registers
 798  *              specific to the hardware. Many pins need
 799  *              to be moved from protect to primary mode.
 800  *********************************************************/
 801 void set_muxconf_regs(void)
 802 {
 803         MUX_DEFAULT();
 804 }
 805
 806 /**********************************************************
 807  * Routine: nand+_init
 808  * Description: Set up nand for nand and jffs2 commands
 809  *********************************************************/
 810
 811 int nand_init(void)
 812 {
 813         /* global settings */
 814         __raw_writel(0x10, GPMC_SYSCONFIG);     /* smart idle */
 815         __raw_writel(0x0, GPMC_IRQENABLE);      /* isr's sources masked */
 816         __raw_writel(0, GPMC_TIMEOUT_CONTROL);/* timeout disable */
 817
 818         /* Set the GPMC Vals, NAND is mapped at CS0, oneNAND at CS0.
 819          *  We configure only GPMC CS0 with required values. Configiring other devices
 820          *  at other CS is done in u-boot. So we don't have to bother doing it here.
 821          */
 822         __raw_writel(0 , GPMC_CONFIG7 + GPMC_CONFIG_CS0);
 823         delay(1000);
 824
 825         if ((get_mem_type() == GPMC_NAND) || (get_mem_type() == MMC_NAND)) {
 826                 __raw_writel(M_NAND_GPMC_CONFIG1, GPMC_CONFIG1 + GPMC_CONFIG_CS0);
 827                 __raw_writel(M_NAND_GPMC_CONFIG2, GPMC_CONFIG2 + GPMC_CONFIG_CS0);
 828                 __raw_writel(M_NAND_GPMC_CONFIG3, GPMC_CONFIG3 + GPMC_CONFIG_CS0);
 829                 __raw_writel(M_NAND_GPMC_CONFIG4, GPMC_CONFIG4 + GPMC_CONFIG_CS0);
 830                 __raw_writel(M_NAND_GPMC_CONFIG5, GPMC_CONFIG5 + GPMC_CONFIG_CS0);
 831                 __raw_writel(M_NAND_GPMC_CONFIG6, GPMC_CONFIG6 + GPMC_CONFIG_CS0);
 832
 833                 /* Enable the GPMC Mapping */
 834                 __raw_writel((((OMAP34XX_GPMC_CS0_SIZE & 0xF)<<8) |
 835                              ((NAND_BASE_ADR>>24) & 0x3F) |
 836                              (1<<6)),  (GPMC_CONFIG7 + GPMC_CONFIG_CS0));
 837                 delay(2000);
 838
 839                 if (nand_chip()) {
 840 #ifdef CFG_PRINTF
 841                         printf("Unsupported Chip!\n");
 842 #endif
 843                         return 1;
 844                 }
 845
 846         }
 847
 848         if ((get_mem_type() == GPMC_ONENAND) || (get_mem_type() == MMC_ONENAND)) {
 849                 __raw_writel(ONENAND_GPMC_CONFIG1, GPMC_CONFIG1 + GPMC_CONFIG_CS0);
 850                 __raw_writel(ONENAND_GPMC_CONFIG2, GPMC_CONFIG2 + GPMC_CONFIG_CS0);
 851                 __raw_writel(ONENAND_GPMC_CONFIG3, GPMC_CONFIG3 + GPMC_CONFIG_CS0);
 852                 __raw_writel(ONENAND_GPMC_CONFIG4, GPMC_CONFIG4 + GPMC_CONFIG_CS0);
 853                 __raw_writel(ONENAND_GPMC_CONFIG5, GPMC_CONFIG5 + GPMC_CONFIG_CS0);
 854                 __raw_writel(ONENAND_GPMC_CONFIG6, GPMC_CONFIG6 + GPMC_CONFIG_CS0);
 855
 856                 /* Enable the GPMC Mapping */
 857                 __raw_writel((((OMAP34XX_GPMC_CS0_SIZE & 0xF)<<8) |
 858                              ((ONENAND_BASE>>24) & 0x3F) |
 859                              (1<<6)),  (GPMC_CONFIG7 + GPMC_CONFIG_CS0));
 860                 delay(2000);
 861
 862                 if (onenand_chip()) {
 863 #ifdef CFG_PRINTF
 864                         printf("OneNAND Unsupported !\n");
 865 #endif
 866                         return 1;
 867                 }
 868         }
 869         return 0;
 870 }
 871
 872 /* optionally do something like blinking LED */
 873 void board_hang(void)
 874 {
 875         while (0)
 876                 ;
 877 }
 878
 879 /******************************************************************************
 880  * Dummy function to handle errors for EABI incompatibility
 881  *****************************************************************************/
 882 void raise(void)
 883 {
 884 }
 885
 886 /******************************************************************************
 887  * Dummy function to handle errors for EABI incompatibility
 888  *****************************************************************************/
 889 void abort(void)
 890 {
 891 }