board/overo/overo.c

   1 /*
   2  * (C) Copyright 2006
   3  * Texas Instruments, <www.ti.com>
   4  * Jian Zhang <jzhang@ti.com>
   5  * Richard Woodruff <r-woodruff2@ti.com>
   6  *
   7  * Modified for overo
   8  * Steve Sakoman <steve@sakoman.com>
   9  *
  10  * See file CREDITS for list of people who contributed to this
  11  * project.
  12  *
  13  * This program is free software; you can redistribute it and/or
  14  * modify it under the terms of the GNU General Public License as
  15  * published by the Free Software Foundation; either version 2 of
  16  * the License, or (at your option) any later version.
  17  *
  18  * This program is distributed in the hope that it will be useful,
  19  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  20  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  21  * GNU General Public License for more details.
  22  *
  23  * You should have received a copy of the GNU General Public License
  24  * along with this program; if not, write to the Free Software
  25  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  26  * MA 02111-1307 USA
  27  */
  28
  29 #include <common.h>
  30 #include <command.h>
  31 #include <part.h>
  32 #include <fat.h>
  33 #include <i2c.h>
  34 #include <asm/arch/cpu.h>
  35 #include <asm/arch/bits.h>
  36 #include <asm/arch/gpio.h>
  37 #include <asm/arch/mux.h>
  38 #include <asm/arch/sys_proto.h>
  39 #include <asm/arch/sys_info.h>
  40 #include <asm/arch/clocks.h>
  41 #include <asm/arch/mem.h>
  42
  43 /* params for 37XX */
  44 #define CORE_DPLL_PARAM_M2      0x09
  45 #define CORE_DPLL_PARAM_M       0x360
  46 #define CORE_DPLL_PARAM_N       0xC
  47
  48 /* Used to index into DPLL parameter tables */
  49 struct dpll_param {
  50         unsigned int m;
  51         unsigned int n;
  52         unsigned int fsel;
  53         unsigned int m2;
  54 };
  55
  56 typedef struct dpll_param dpll_param;
  57
  58 /* Following functions are exported from lowlevel_init.S */
  59 extern dpll_param *get_mpu_dpll_param();
  60 extern dpll_param *get_iva_dpll_param();
  61 extern dpll_param *get_core_dpll_param();
  62 extern dpll_param *get_per_dpll_param();
  63
  64 #define __raw_readl(a)          (*(volatile unsigned int *)(a))
  65 #define __raw_writel(v, a)      (*(volatile unsigned int *)(a) = (v))
  66 #define __raw_readw(a)          (*(volatile unsigned short *)(a))
  67 #define __raw_writew(v, a)      (*(volatile unsigned short *)(a) = (v))
  68
  69 /*******************************************************
  70  * Routine: delay
  71  * Description: spinning delay to use before udelay works
  72  ******************************************************/
  73 static inline void delay(unsigned long loops)
  74 {
  75         __asm__ volatile ("1:\n" "subs %0, %1, #1\n"
  76                           "bne 1b":"=r" (loops):"0"(loops));
  77 }
  78
  79 void udelay (unsigned long usecs) {
  80         delay(usecs);
  81 }
  82
  83 /*****************************************
  84  * Routine: board_init
  85  * Description: Early hardware init.
  86  *****************************************/
  87 int board_init(void)
  88 {
  89         return 0;
  90 }
  91
  92 /*************************************************************
  93  * Routine: get_mem_type(void) - returns the kind of memory connected
  94  * to GPMC that we are trying to boot form. Uses SYS BOOT settings.
  95  *************************************************************/
  96 u32 get_mem_type(void)
  97 {
  98         u32   mem_type = get_sysboot_value();
  99
 100         switch (mem_type) {
 101         case 0:
 102         case 2:
 103         case 4:
 104         case 16:
 105         case 22:
 106                 return GPMC_ONENAND;
 107
 108         case 1:
 109         case 12:
 110         case 15:
 111         case 21:
 112         case 27:
 113                 return GPMC_NAND;
 114
 115         case 3:
 116         case 6:
 117                 return MMC_ONENAND;
 118
 119         case 8:
 120         case 11:
 121         case 14:
 122         case 20:
 123         case 26:
 124                 return GPMC_MDOC;
 125
 126         case 17:
 127         case 18:
 128         case 24:
 129                 return MMC_NAND;
 130
 131         case 7:
 132         case 10:
 133         case 13:
 134         case 19:
 135         case 25:
 136         default:
 137                 return GPMC_NOR;
 138         }
 139 }
 140
 141 /******************************************
 142  * cpu_is_3410(void) - returns true for 3410
 143  ******************************************/
 144 u32 cpu_is_3410(void)
 145 {
 146         int status;
 147         if (get_cpu_rev() < CPU_3430_ES2) {
 148                 return 0;
 149         } else {
 150                 /* read scalability status and return 1 for 3410*/
 151                 status = __raw_readl(CONTROL_SCALABLE_OMAP_STATUS);
 152                 /* Check whether MPU frequency is set to 266 MHz which
 153                  * is nominal for 3410. If yes return true else false
 154                  */
 155                 if (((status >> 8) & 0x3) == 0x2)
 156                         return 1;
 157                 else
 158                         return 0;
 159         }
 160 }
 161
 162 /*****************************************************************
 163  * Routine: get_board_revision
 164  * Description: Returns the board revision
 165  *****************************************************************/
 166 int get_board_revision(void)
 167 {
 168         int revision;
 169         unsigned char data;
 170
 171         /* board revisions <= R2410 connect 4030 irq_1 to gpio112             */
 172         /* these boards should return a revision number of 0                  */
 173         /* the code below forces a 4030 RTC irq to ensure that gpio112 is low */
 174         data = 0x01;
 175         i2c_write(0x4B, 0x29, 1, &data, 1);
 176         data = 0x0c;
 177         i2c_write(0x4B, 0x2b, 1, &data, 1);
 178         i2c_read(0x4B, 0x2a, 1, &data, 1);
 179
 180         if (!omap_request_gpio(112) &&
 181             !omap_request_gpio(113) &&
 182             !omap_request_gpio(115)) {
 183
 184                 omap_set_gpio_direction(112, 1);
 185                 omap_set_gpio_direction(113, 1);
 186                 omap_set_gpio_direction(115, 1);
 187
 188                 revision = omap_get_gpio_datain(115) << 2 |
 189                            omap_get_gpio_datain(113) << 1 |
 190                            omap_get_gpio_datain(112);
 191
 192                 omap_free_gpio(112);
 193                 omap_free_gpio(113);
 194                 omap_free_gpio(115);
 195         } else {
 196                 printf("Error: unable to acquire board revision GPIOs\n");
 197                 revision = -1;
 198         }
 199
 200         return revision;
 201 }
 202
 203 /*****************************************************************
 204  * sr32 - clear & set a value in a bit range for a 32 bit address
 205  *****************************************************************/
 206 void sr32(u32 addr, u32 start_bit, u32 num_bits, u32 value)
 207 {
 208         u32 tmp, msk = 0;
 209         msk = 1 << num_bits;
 210         --msk;
 211         tmp = __raw_readl(addr) & ~(msk << start_bit);
 212         tmp |=  value << start_bit;
 213         __raw_writel(tmp, addr);
 214 }
 215
 216 /*********************************************************************
 217  * wait_on_value() - common routine to allow waiting for changes in
 218  *   volatile regs.
 219  *********************************************************************/
 220 u32 wait_on_value(u32 read_bit_mask, u32 match_value, u32 read_addr, u32 bound)
 221 {
 222         u32 i = 0, val;
 223         do {
 224                 ++i;
 225                 val = __raw_readl(read_addr) & read_bit_mask;
 226                 if (val == match_value)
 227                         return 1;
 228                 if (i == bound)
 229                         return 0;
 230         } while (1);
 231 }
 232
 233 #ifdef CFG_3430SDRAM_DDR
 234 /*********************************************************************
 235  * config_3430sdram_ddr() - Init DDR on 3430SDP dev board.
 236  *********************************************************************/
 237 void config_3430sdram_ddr(void)
 238 {
 239         /* reset sdrc controller */
 240         __raw_writel(SOFTRESET, SDRC_SYSCONFIG);
 241         wait_on_value(BIT0, BIT0, SDRC_STATUS, 12000000);
 242         __raw_writel(0, SDRC_SYSCONFIG);
 243
 244         /* setup sdrc to ball mux */
 245         __raw_writel(SDP_SDRC_SHARING, SDRC_SHARING);
 246
 247         switch (get_board_revision()) {
 248         case 0: /* Micron 1286MB/256MB, 1/2 banks of 128MB */
 249                 __raw_writel(0x1, SDRC_CS_CFG); /* 128MB/bank */
 250                 __raw_writel(SDP_SDRC_MDCFG_0_DDR, SDRC_MCFG_0);
 251                 __raw_writel(SDP_SDRC_MDCFG_0_DDR, SDRC_MCFG_1);
 252                 __raw_writel(MICRON_V_ACTIMA_165, SDRC_ACTIM_CTRLA_0);
 253                 __raw_writel(MICRON_V_ACTIMB_165, SDRC_ACTIM_CTRLB_0);
 254                 __raw_writel(MICRON_V_ACTIMA_165, SDRC_ACTIM_CTRLA_1);
 255                 __raw_writel(MICRON_V_ACTIMB_165, SDRC_ACTIM_CTRLB_1);
 256                 __raw_writel(SDP_3430_SDRC_RFR_CTRL_165MHz, SDRC_RFR_CTRL_0);
 257                 __raw_writel(SDP_3430_SDRC_RFR_CTRL_165MHz, SDRC_RFR_CTRL_1);
 258                 break;
 259         case 1: /* Micron 256MB/512MB, 1/2 banks of 256MB */
 260                 __raw_writel(0x2, SDRC_CS_CFG); /* 256MB/bank */
 261                 __raw_writel(SDP_SDRC_MDCFG_0_DDR_MICRON_XM, SDRC_MCFG_0);
 262                 __raw_writel(SDP_SDRC_MDCFG_0_DDR_MICRON_XM, SDRC_MCFG_1);
 263                 __raw_writel(MICRON_V_ACTIMA_165, SDRC_ACTIM_CTRLA_0);
 264                 __raw_writel(MICRON_V_ACTIMB_165, SDRC_ACTIM_CTRLB_0);
 265                 __raw_writel(MICRON_V_ACTIMA_165, SDRC_ACTIM_CTRLA_1);
 266                 __raw_writel(MICRON_V_ACTIMB_165, SDRC_ACTIM_CTRLB_1);
 267                 __raw_writel(SDP_3430_SDRC_RFR_CTRL_165MHz, SDRC_RFR_CTRL_0);
 268                 __raw_writel(SDP_3430_SDRC_RFR_CTRL_165MHz, SDRC_RFR_CTRL_1);
 269                 break;
 270         case 2: /* Hynix 256MB/512MB, 1/2 banks of 256MB */
 271                 __raw_writel(0x2, SDRC_CS_CFG); /* 256MB/bank */
 272                 __raw_writel(SDP_SDRC_MDCFG_0_DDR_HYNIX, SDRC_MCFG_0);
 273                 __raw_writel(SDP_SDRC_MDCFG_0_DDR_HYNIX, SDRC_MCFG_1);
 274                 __raw_writel(HYNIX_V_ACTIMA_165, SDRC_ACTIM_CTRLA_0);
 275                 __raw_writel(HYNIX_V_ACTIMB_165, SDRC_ACTIM_CTRLB_0);
 276                 __raw_writel(HYNIX_V_ACTIMA_165, SDRC_ACTIM_CTRLA_1);
 277                 __raw_writel(HYNIX_V_ACTIMB_165, SDRC_ACTIM_CTRLB_1);
 278                 __raw_writel(SDP_3430_SDRC_RFR_CTRL_165MHz, SDRC_RFR_CTRL_0);
 279                 __raw_writel(SDP_3430_SDRC_RFR_CTRL_165MHz, SDRC_RFR_CTRL_1);
 280                 break;
 281         default:
 282                 __raw_writel(0x1, SDRC_CS_CFG); /* 128MB/bank */
 283                 __raw_writel(SDP_SDRC_MDCFG_0_DDR, SDRC_MCFG_0);
 284                 __raw_writel(SDP_SDRC_MDCFG_0_DDR, SDRC_MCFG_1);
 285                 __raw_writel(MICRON_V_ACTIMA_165, SDRC_ACTIM_CTRLA_0);
 286                 __raw_writel(MICRON_V_ACTIMB_165, SDRC_ACTIM_CTRLB_0);
 287                 __raw_writel(MICRON_V_ACTIMA_165, SDRC_ACTIM_CTRLA_1);
 288                 __raw_writel(MICRON_V_ACTIMB_165, SDRC_ACTIM_CTRLB_1);
 289                 __raw_writel(SDP_3430_SDRC_RFR_CTRL_165MHz, SDRC_RFR_CTRL_0);
 290                 __raw_writel(SDP_3430_SDRC_RFR_CTRL_165MHz, SDRC_RFR_CTRL_1);
 291         }
 292
 293         __raw_writel(SDP_SDRC_POWER_POP, SDRC_POWER);
 294
 295         /* init sequence for mDDR/mSDR using manual commands (DDR is different) */
 296         __raw_writel(CMD_NOP, SDRC_MANUAL_0);
 297         __raw_writel(CMD_NOP, SDRC_MANUAL_1);
 298
 299         delay(5000);
 300
 301         __raw_writel(CMD_PRECHARGE, SDRC_MANUAL_0);
 302         __raw_writel(CMD_PRECHARGE, SDRC_MANUAL_1);
 303
 304         __raw_writel(CMD_AUTOREFRESH, SDRC_MANUAL_0);
 305         __raw_writel(CMD_AUTOREFRESH, SDRC_MANUAL_1);
 306
 307         __raw_writel(CMD_AUTOREFRESH, SDRC_MANUAL_0);
 308         __raw_writel(CMD_AUTOREFRESH, SDRC_MANUAL_1);
 309
 310         /* set mr0 */
 311         __raw_writel(SDP_SDRC_MR_0_DDR, SDRC_MR_0);
 312         __raw_writel(SDP_SDRC_MR_0_DDR, SDRC_MR_1);
 313
 314         /* set up dll */
 315         __raw_writel(SDP_SDRC_DLLAB_CTRL, SDRC_DLLA_CTRL);
 316         delay(0x2000);  /* give time to lock */
 317 }
 318 #endif /* CFG_3430SDRAM_DDR */
 319
 320 /*************************************************************
 321  * get_sys_clk_speed - determine reference oscillator speed
 322  *  based on known 32kHz clock and gptimer.
 323  *************************************************************/
 324 u32 get_osc_clk_speed(void)
 325 {
 326         u32 start, cstart, cend, cdiff, cdiv, val;
 327
 328         val = __raw_readl(PRM_CLKSRC_CTRL);
 329
 330         if (val & SYSCLKDIV_2)
 331                 cdiv = 2;
 332         else
 333                 cdiv = 1;
 334
 335         /* enable timer2 */
 336         val = __raw_readl(CM_CLKSEL_WKUP) | BIT0;
 337         __raw_writel(val, CM_CLKSEL_WKUP);      /* select sys_clk for GPT1 */
 338
 339         /* Enable I and F Clocks for GPT1 */
 340         val = __raw_readl(CM_ICLKEN_WKUP) | BIT0 | BIT2;
 341         __raw_writel(val, CM_ICLKEN_WKUP);
 342         val = __raw_readl(CM_FCLKEN_WKUP) | BIT0;
 343         __raw_writel(val, CM_FCLKEN_WKUP);
 344
 345         __raw_writel(0, OMAP34XX_GPT1 + TLDR);          /* start counting at 0 */
 346         __raw_writel(GPT_EN, OMAP34XX_GPT1 + TCLR);     /* enable clock */
 347         /* enable 32kHz source */
 348         /* enabled out of reset */
 349         /* determine sys_clk via gauging */
 350
 351         start = 20 + __raw_readl(S32K_CR);      /* start time in 20 cycles */
 352         while (__raw_readl(S32K_CR) < start);   /* dead loop till start time */
 353         cstart = __raw_readl(OMAP34XX_GPT1 + TCRR);     /* get start sys_clk count */
 354         while (__raw_readl(S32K_CR) < (start + 20));    /* wait for 40 cycles */
 355         cend = __raw_readl(OMAP34XX_GPT1 + TCRR);       /* get end sys_clk count */
 356         cdiff = cend - cstart;                          /* get elapsed ticks */
 357         cdiff *= cdiv;
 358
 359         /* based on number of ticks assign speed */
 360         if (cdiff > 19000)
 361                 return S38_4M;
 362         else if (cdiff > 15200)
 363                 return S26M;
 364         else if (cdiff > 13000)
 365                 return S24M;
 366         else if (cdiff > 9000)
 367                 return S19_2M;
 368         else if (cdiff > 7600)
 369                 return S13M;
 370         else
 371                 return S12M;
 372 }
 373
 374 /******************************************************************************
 375  * get_sys_clkin_sel() - returns the sys_clkin_sel field value based on
 376  *   -- input oscillator clock frequency.
 377  *
 378  *****************************************************************************/
 379 void get_sys_clkin_sel(u32 osc_clk, u32 *sys_clkin_sel)
 380 {
 381         if (osc_clk == S38_4M)
 382                 *sys_clkin_sel =  4;
 383         else if (osc_clk == S26M)
 384                 *sys_clkin_sel = 3;
 385         else if (osc_clk == S19_2M)
 386                 *sys_clkin_sel = 2;
 387         else if (osc_clk == S13M)
 388                 *sys_clkin_sel = 1;
 389         else if (osc_clk == S12M)
 390                 *sys_clkin_sel = 0;
 391 }
 392
 393 /******************************************************************************
 394  * prcm_init() - inits clocks for PRCM as defined in clocks.h
 395  *   -- called from SRAM, or Flash (using temp SRAM stack).
 396  *****************************************************************************/
 397 void prcm_init(void)
 398 {
 399         u32 osc_clk = 0, sys_clkin_sel;
 400         dpll_param *dpll_param_p;
 401         u32 clk_index, sil_index;
 402
 403         /* Gauge the input clock speed and find out the sys_clkin_sel
 404          * value corresponding to the input clock.
 405          */
 406         osc_clk = get_osc_clk_speed();
 407         get_sys_clkin_sel(osc_clk, &sys_clkin_sel);
 408
 409         sr32(PRM_CLKSEL, 0, 3, sys_clkin_sel);  /* set input crystal speed */
 410
 411         /* If the input clock is greater than 19.2M always divide/2 */
 412         if (sys_clkin_sel > 2) {
 413                 sr32(PRM_CLKSRC_CTRL, 6, 2, 2); /* input clock divider */
 414                 clk_index = sys_clkin_sel / 2;
 415         } else {
 416                 sr32(PRM_CLKSRC_CTRL, 6, 2, 1); /* input clock divider */
 417                 clk_index = sys_clkin_sel;
 418         }
 419
 420         sr32(PRM_CLKSRC_CTRL, 0, 2, 0);/* Bypass mode: T2 inputs a square clock */
 421
 422         /* The DPLL tables are defined according to sysclk value and
 423          * silicon revision. The clk_index value will be used to get
 424          * the values for that input sysclk from the DPLL param table
 425          * and sil_index will get the values for that SysClk for the
 426          * appropriate silicon rev.
 427          */
 428         sil_index = (get_cpu_rev() == CPU_3XX_ES10) ? 0 : 1;
 429
 430         /* Unlock MPU DPLL (slows things down, and needed later) */
 431         sr32(CM_CLKEN_PLL_MPU, 0, 3, PLL_LOW_POWER_BYPASS);
 432         wait_on_value(BIT0, 0, CM_IDLEST_PLL_MPU, LDELAY);
 433
 434         /* Getting the base address of Core DPLL param table */
 435         dpll_param_p = (dpll_param *) get_core_dpll_param();
 436         /* Moving it to the right sysclk and ES rev base */
 437         dpll_param_p = dpll_param_p + 3 * clk_index + sil_index;
 438         /* CORE DPLL */
 439         /* sr32(CM_CLKSEL2_EMU) set override to work when asleep */
 440         sr32(CM_CLKEN_PLL, 0, 3, PLL_FAST_RELOCK_BYPASS);
 441         wait_on_value(BIT0, 0, CM_IDLEST_CKGEN, LDELAY);
 442
 443          /* For 3430 ES1.0 Errata 1.50, default value directly doesnt
 444         work. write another value and then default value. */
 445         sr32(CM_CLKSEL1_EMU, 16, 5, CORE_M3X2 + 1);     /* m3x2 */
 446         sr32(CM_CLKSEL1_EMU, 16, 5, CORE_M3X2); /* m3x2 */
 447         sr32(CM_CLKSEL1_PLL, 27, 2, dpll_param_p->m2);  /* Set M2 */
 448         sr32(CM_CLKSEL1_PLL, 16, 11, dpll_param_p->m);  /* Set M */
 449         sr32(CM_CLKSEL1_PLL, 8, 7, dpll_param_p->n);    /* Set N */
 450         sr32(CM_CLKSEL1_PLL, 6, 1, 0);  /* 96M Src */
 451         sr32(CM_CLKSEL_CORE, 8, 4, CORE_SSI_DIV);       /* ssi */
 452         sr32(CM_CLKSEL_CORE, 4, 2, CORE_FUSB_DIV);      /* fsusb */
 453         sr32(CM_CLKSEL_CORE, 2, 2, CORE_L4_DIV);        /* l4 */
 454         sr32(CM_CLKSEL_CORE, 0, 2, CORE_L3_DIV);        /* l3 */
 455         sr32(CM_CLKSEL_GFX, 0, 3, GFX_DIV);     /* gfx */
 456         sr32(CM_CLKSEL_WKUP, 1, 2, WKUP_RSM);   /* reset mgr */
 457         sr32(CM_CLKEN_PLL, 4, 4, dpll_param_p->fsel);   /* FREQSEL */
 458         sr32(CM_CLKEN_PLL, 0, 3, PLL_LOCK);     /* lock mode */
 459         wait_on_value(BIT0, 1, CM_IDLEST_CKGEN, LDELAY);
 460
 461         /* Getting the base address to PER  DPLL param table */
 462         dpll_param_p = (dpll_param *) get_per_dpll_param();
 463         /* Moving it to the right sysclk base */
 464         dpll_param_p = dpll_param_p + clk_index;
 465         /* PER DPLL */
 466         sr32(CM_CLKEN_PLL, 16, 3, PLL_STOP);
 467         wait_on_value(BIT1, 0, CM_IDLEST_CKGEN, LDELAY);
 468         sr32(CM_CLKSEL1_EMU, 24, 5, PER_M6X2);  /* set M6 */
 469         sr32(CM_CLKSEL_CAM, 0, 5, PER_M5X2);    /* set M5 */
 470         sr32(CM_CLKSEL_DSS, 0, 5, PER_M4X2);    /* set M4 */
 471         sr32(CM_CLKSEL_DSS, 8, 5, PER_M3X2);    /* set M3 */
 472
 473         if (get_cpu_family() == CPU_OMAP36XX) {
 474                 sr32(CM_CLKSEL3_PLL, 0, 5, CORE_DPLL_PARAM_M2); /* set M2 */
 475                 sr32(CM_CLKSEL2_PLL, 8, 11, CORE_DPLL_PARAM_M); /* set m */
 476                 sr32(CM_CLKSEL2_PLL, 0, 7, CORE_DPLL_PARAM_N);  /* set n */
 477         } else {
 478                 sr32(CM_CLKSEL3_PLL, 0, 5, dpll_param_p->m2);   /* set M2 */
 479                 sr32(CM_CLKSEL2_PLL, 8, 11, dpll_param_p->m);   /* set m */
 480                 sr32(CM_CLKSEL2_PLL, 0, 7, dpll_param_p->n);    /* set n */
 481         }
 482
 483         sr32(CM_CLKEN_PLL, 20, 4, dpll_param_p->fsel);  /* FREQSEL */
 484         sr32(CM_CLKEN_PLL, 16, 3, PLL_LOCK);    /* lock mode */
 485         wait_on_value(BIT1, 2, CM_IDLEST_CKGEN, LDELAY);
 486
 487         /* Getting the base address to MPU DPLL param table */
 488         dpll_param_p = (dpll_param *) get_mpu_dpll_param();
 489
 490         /* Moving it to the right sysclk and ES rev base */
 491         dpll_param_p = dpll_param_p + 3 * clk_index + sil_index;
 492
 493         /* MPU DPLL (unlocked already) */
 494         sr32(CM_CLKSEL2_PLL_MPU, 0, 5, dpll_param_p->m2);       /* Set M2 */
 495         sr32(CM_CLKSEL1_PLL_MPU, 8, 11, dpll_param_p->m);       /* Set M */
 496         sr32(CM_CLKSEL1_PLL_MPU, 0, 7, dpll_param_p->n);        /* Set N */
 497         sr32(CM_CLKEN_PLL_MPU, 4, 4, dpll_param_p->fsel);       /* FREQSEL */
 498         sr32(CM_CLKEN_PLL_MPU, 0, 3, PLL_LOCK); /* lock mode */
 499         wait_on_value(BIT0, 1, CM_IDLEST_PLL_MPU, LDELAY);
 500
 501         /* Getting the base address to IVA DPLL param table */
 502         dpll_param_p = (dpll_param *) get_iva_dpll_param();
 503         /* Moving it to the right sysclk and ES rev base */
 504         dpll_param_p = dpll_param_p + 3 * clk_index + sil_index;
 505         /* IVA DPLL (set to 12*20=240MHz) */
 506         sr32(CM_CLKEN_PLL_IVA2, 0, 3, PLL_STOP);
 507         wait_on_value(BIT0, 0, CM_IDLEST_PLL_IVA2, LDELAY);
 508         sr32(CM_CLKSEL2_PLL_IVA2, 0, 5, dpll_param_p->m2);      /* set M2 */
 509         sr32(CM_CLKSEL1_PLL_IVA2, 8, 11, dpll_param_p->m);      /* set M */
 510         sr32(CM_CLKSEL1_PLL_IVA2, 0, 7, dpll_param_p->n);       /* set N */
 511         sr32(CM_CLKEN_PLL_IVA2, 4, 4, dpll_param_p->fsel);      /* FREQSEL */
 512         sr32(CM_CLKEN_PLL_IVA2, 0, 3, PLL_LOCK);        /* lock mode */
 513         wait_on_value(BIT0, 1, CM_IDLEST_PLL_IVA2, LDELAY);
 514
 515         /* Set up GPTimers to sys_clk source only */
 516         sr32(CM_CLKSEL_PER, 0, 8, 0xff);
 517         sr32(CM_CLKSEL_WKUP, 0, 1, 1);
 518
 519         delay(5000);
 520 }
 521
 522 /*****************************************
 523  * Routine: secure_unlock
 524  * Description: Setup security registers for access
 525  * (GP Device only)
 526  *****************************************/
 527 void secure_unlock(void)
 528 {
 529         /* Permission values for registers -Full fledged permissions to all */
 530         #define UNLOCK_1 0xFFFFFFFF
 531         #define UNLOCK_2 0x00000000
 532         #define UNLOCK_3 0x0000FFFF
 533         /* Protection Module Register Target APE (PM_RT)*/
 534         __raw_writel(UNLOCK_1, RT_REQ_INFO_PERMISSION_1);
 535         __raw_writel(UNLOCK_1, RT_READ_PERMISSION_0);
 536         __raw_writel(UNLOCK_1, RT_WRITE_PERMISSION_0);
 537         __raw_writel(UNLOCK_2, RT_ADDR_MATCH_1);
 538
 539         __raw_writel(UNLOCK_3, GPMC_REQ_INFO_PERMISSION_0);
 540         __raw_writel(UNLOCK_3, GPMC_READ_PERMISSION_0);
 541         __raw_writel(UNLOCK_3, GPMC_WRITE_PERMISSION_0);
 542
 543         __raw_writel(UNLOCK_3, OCM_REQ_INFO_PERMISSION_0);
 544         __raw_writel(UNLOCK_3, OCM_READ_PERMISSION_0);
 545         __raw_writel(UNLOCK_3, OCM_WRITE_PERMISSION_0);
 546         __raw_writel(UNLOCK_2, OCM_ADDR_MATCH_2);
 547
 548         /* IVA Changes */
 549         __raw_writel(UNLOCK_3, IVA2_REQ_INFO_PERMISSION_0);
 550         __raw_writel(UNLOCK_3, IVA2_READ_PERMISSION_0);
 551         __raw_writel(UNLOCK_3, IVA2_WRITE_PERMISSION_0);
 552
 553         __raw_writel(UNLOCK_1, SMS_RG_ATT0); /* SDRC region 0 public */
 554 }
 555
 556 /**********************************************************
 557  * Routine: try_unlock_sram()
 558  * Description: If chip is GP type, unlock the SRAM for
 559  *  general use.
 560  ***********************************************************/
 561 void try_unlock_memory(void)
 562 {
 563         int mode;
 564
 565         /* if GP device unlock device SRAM for general use */
 566         /* secure code breaks for Secure/Emulation device - HS/E/T*/
 567         mode = get_device_type();
 568         if (mode == GP_DEVICE)
 569                 secure_unlock();
 570         return;
 571 }
 572
 573 /**********************************************************
 574  * Routine: s_init
 575  * Description: Does early system init of muxing and clocks.
 576  * - Called at time when only stack is available.
 577  **********************************************************/
 578
 579 void s_init(void)
 580 {
 581         watchdog_init();
 582 #ifdef CONFIG_3430_AS_3410
 583         /* setup the scalability control register for
 584          * 3430 to work in 3410 mode
 585          */
 586         __raw_writel(0x5ABF, CONTROL_SCALABLE_OMAP_OCP);
 587 #endif
 588         try_unlock_memory();
 589         set_muxconf_regs();
 590         delay(100);
 591         prcm_init();
 592         per_clocks_enable();
 593         config_3430sdram_ddr();
 594 }
 595
 596 /*******************************************************
 597  * Routine: misc_init_r
 598  ********************************************************/
 599 int misc_init_r(void)
 600 {
 601         print_cpuinfo();
 602         printf("Board revision: %d\n", get_board_revision());
 603         return 0;
 604 }
 605
 606 /******************************************************
 607  * Routine: wait_for_command_complete
 608  * Description: Wait for posting to finish on watchdog
 609  ******************************************************/
 610 void wait_for_command_complete(unsigned int wd_base)
 611 {
 612         int pending = 1;
 613         do {
 614                 pending = __raw_readl(wd_base + WWPS);
 615         } while (pending);
 616 }
 617
 618 /****************************************
 619  * Routine: watchdog_init
 620  * Description: Shut down watch dogs
 621  *****************************************/
 622 void watchdog_init(void)
 623 {
 624         /* There are 3 watch dogs WD1=Secure, WD2=MPU, WD3=IVA. WD1 is
 625          * either taken care of by ROM (HS/EMU) or not accessible (GP).
 626          * We need to take care of WD2-MPU or take a PRCM reset.  WD3
 627          * should not be running and does not generate a PRCM reset.
 628          */
 629         sr32(CM_FCLKEN_WKUP, 5, 1, 1);
 630         sr32(CM_ICLKEN_WKUP, 5, 1, 1);
 631         wait_on_value(BIT5, 0x20, CM_IDLEST_WKUP, 5); /* some issue here */
 632
 633         __raw_writel(WD_UNLOCK1, WD2_BASE + WSPR);
 634         wait_for_command_complete(WD2_BASE);
 635         __raw_writel(WD_UNLOCK2, WD2_BASE + WSPR);
 636 }
 637
 638 /**********************************************
 639  * Routine: dram_init
 640  * Description: sets uboots idea of sdram size
 641  **********************************************/
 642 int dram_init(void)
 643 {
 644         return 0;
 645 }
 646
 647 /*****************************************************************
 648  * Routine: peripheral_enable
 649  * Description: Enable the clks & power for perifs (GPT2, UART1,...)
 650  ******************************************************************/
 651 void per_clocks_enable(void)
 652 {
 653         /* Enable GP2 timer. */
 654         sr32(CM_CLKSEL_PER, 0, 1, 0x1); /* GPT2 = sys clk */
 655         sr32(CM_ICLKEN_PER, 3, 1, 0x1); /* ICKen GPT2 */
 656         sr32(CM_FCLKEN_PER, 3, 1, 0x1); /* FCKen GPT2 */
 657
 658 #ifdef CFG_NS16550
 659         /* UART1 clocks */
 660         sr32(CM_FCLKEN1_CORE, 13, 1, 0x1);
 661         sr32(CM_ICLKEN1_CORE, 13, 1, 0x1);
 662
 663         /* UART 3 Clocks */
 664         sr32(CM_FCLKEN_PER, 11, 1, 0x1);
 665         sr32(CM_ICLKEN_PER, 11, 1, 0x1);
 666
 667 #endif
 668
 669         /* Enable GPIO 4, 5, & 6 clocks */
 670         sr32(CM_FCLKEN_PER, 17, 3, 0x7);
 671         sr32(CM_ICLKEN_PER, 17, 3, 0x7);
 672
 673 #ifdef CONFIG_DRIVER_OMAP34XX_I2C
 674         /* Turn on all 3 I2C clocks */
 675         sr32(CM_FCLKEN1_CORE, 15, 3, 0x7);
 676         sr32(CM_ICLKEN1_CORE, 15, 3, 0x7);      /* I2C1,2,3 = on */
 677 #endif
 678
 679         /* Enable the ICLK for 32K Sync Timer as its used in udelay */
 680         sr32(CM_ICLKEN_WKUP, 2, 1, 0x1);
 681
 682         sr32(CM_FCLKEN_IVA2, 0, 32, FCK_IVA2_ON);
 683         sr32(CM_FCLKEN1_CORE, 0, 32, FCK_CORE1_ON);
 684         sr32(CM_ICLKEN1_CORE, 0, 32, ICK_CORE1_ON);
 685         sr32(CM_ICLKEN2_CORE, 0, 32, ICK_CORE2_ON);
 686         sr32(CM_FCLKEN_WKUP, 0, 32, FCK_WKUP_ON);
 687         sr32(CM_ICLKEN_WKUP, 0, 32, ICK_WKUP_ON);
 688         sr32(CM_FCLKEN_DSS, 0, 32, FCK_DSS_ON);
 689         sr32(CM_ICLKEN_DSS, 0, 32, ICK_DSS_ON);
 690         sr32(CM_FCLKEN_CAM, 0, 32, FCK_CAM_ON);
 691         sr32(CM_ICLKEN_CAM, 0, 32, ICK_CAM_ON);
 692         sr32(CM_FCLKEN_PER, 0, 32, FCK_PER_ON);
 693         sr32(CM_ICLKEN_PER, 0, 32, ICK_PER_ON);
 694
 695         delay(1000);
 696 }
 697
 698 /* Set MUX for UART, GPMC, SDRC, GPIO */
 699
 700 #define         MUX_VAL(OFFSET,VALUE)\
 701                 __raw_writew((VALUE), OMAP34XX_CTRL_BASE + (OFFSET));
 702
 703 #define         CP(x)   (CONTROL_PADCONF_##x)
 704 /*
 705  * IEN  - Input Enable
 706  * IDIS - Input Disable
 707  * PTD  - Pull type Down
 708  * PTU  - Pull type Up
 709  * DIS  - Pull type selection is inactive
 710  * EN   - Pull type selection is active
 711  * M0   - Mode 0
 712  * The commented string gives the final mux configuration for that pin
 713  */
 714 #define MUX_DEFAULT()\
 715         MUX_VAL(CP(SDRC_D0),        (IEN  | PTD | DIS | M0)) /*SDRC_D0*/\
 716         MUX_VAL(CP(SDRC_D1),        (IEN  | PTD | DIS | M0)) /*SDRC_D1*/\
 717         MUX_VAL(CP(SDRC_D2),        (IEN  | PTD | DIS | M0)) /*SDRC_D2*/\
 718         MUX_VAL(CP(SDRC_D3),        (IEN  | PTD | DIS | M0)) /*SDRC_D3*/\
 719         MUX_VAL(CP(SDRC_D4),        (IEN  | PTD | DIS | M0)) /*SDRC_D4*/\
 720         MUX_VAL(CP(SDRC_D5),        (IEN  | PTD | DIS | M0)) /*SDRC_D5*/\
 721         MUX_VAL(CP(SDRC_D6),        (IEN  | PTD | DIS | M0)) /*SDRC_D6*/\
 722         MUX_VAL(CP(SDRC_D7),        (IEN  | PTD | DIS | M0)) /*SDRC_D7*/\
 723         MUX_VAL(CP(SDRC_D8),        (IEN  | PTD | DIS | M0)) /*SDRC_D8*/\
 724         MUX_VAL(CP(SDRC_D9),        (IEN  | PTD | DIS | M0)) /*SDRC_D9*/\
 725         MUX_VAL(CP(SDRC_D10),       (IEN  | PTD | DIS | M0)) /*SDRC_D10*/\
 726         MUX_VAL(CP(SDRC_D11),       (IEN  | PTD | DIS | M0)) /*SDRC_D11*/\
 727         MUX_VAL(CP(SDRC_D12),       (IEN  | PTD | DIS | M0)) /*SDRC_D12*/\
 728         MUX_VAL(CP(SDRC_D13),       (IEN  | PTD | DIS | M0)) /*SDRC_D13*/\
 729         MUX_VAL(CP(SDRC_D14),       (IEN  | PTD | DIS | M0)) /*SDRC_D14*/\
 730         MUX_VAL(CP(SDRC_D15),       (IEN  | PTD | DIS | M0)) /*SDRC_D15*/\
 731         MUX_VAL(CP(SDRC_D16),       (IEN  | PTD | DIS | M0)) /*SDRC_D16*/\
 732         MUX_VAL(CP(SDRC_D17),       (IEN  | PTD | DIS | M0)) /*SDRC_D17*/\
 733         MUX_VAL(CP(SDRC_D18),       (IEN  | PTD | DIS | M0)) /*SDRC_D18*/\
 734         MUX_VAL(CP(SDRC_D19),       (IEN  | PTD | DIS | M0)) /*SDRC_D19*/\
 735         MUX_VAL(CP(SDRC_D20),       (IEN  | PTD | DIS | M0)) /*SDRC_D20*/\
 736         MUX_VAL(CP(SDRC_D21),       (IEN  | PTD | DIS | M0)) /*SDRC_D21*/\
 737         MUX_VAL(CP(SDRC_D22),       (IEN  | PTD | DIS | M0)) /*SDRC_D22*/\
 738         MUX_VAL(CP(SDRC_D23),       (IEN  | PTD | DIS | M0)) /*SDRC_D23*/\
 739         MUX_VAL(CP(SDRC_D24),       (IEN  | PTD | DIS | M0)) /*SDRC_D24*/\
 740         MUX_VAL(CP(SDRC_D25),       (IEN  | PTD | DIS | M0)) /*SDRC_D25*/\
 741         MUX_VAL(CP(SDRC_D26),       (IEN  | PTD | DIS | M0)) /*SDRC_D26*/\
 742         MUX_VAL(CP(SDRC_D27),       (IEN  | PTD | DIS | M0)) /*SDRC_D27*/\
 743         MUX_VAL(CP(SDRC_D28),       (IEN  | PTD | DIS | M0)) /*SDRC_D28*/\
 744         MUX_VAL(CP(SDRC_D29),       (IEN  | PTD | DIS | M0)) /*SDRC_D29*/\
 745         MUX_VAL(CP(SDRC_D30),       (IEN  | PTD | DIS | M0)) /*SDRC_D30*/\
 746         MUX_VAL(CP(SDRC_D31),       (IEN  | PTD | DIS | M0)) /*SDRC_D31*/\
 747         MUX_VAL(CP(SDRC_CLK),       (IEN  | PTD | DIS | M0)) /*SDRC_CLK*/\
 748         MUX_VAL(CP(SDRC_DQS0),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS0*/\
 749         MUX_VAL(CP(SDRC_DQS1),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS1*/\
 750         MUX_VAL(CP(SDRC_DQS2),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS2*/\
 751         MUX_VAL(CP(SDRC_DQS3),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS3*/\
 752         MUX_VAL(CP(GPMC_A1),        (IDIS | PTD | DIS | M0)) /*GPMC_A1*/\
 753         MUX_VAL(CP(GPMC_A2),        (IDIS | PTD | DIS | M0)) /*GPMC_A2*/\
 754         MUX_VAL(CP(GPMC_A3),        (IDIS | PTD | DIS | M0)) /*GPMC_A3*/\
 755         MUX_VAL(CP(GPMC_A4),        (IDIS | PTD | DIS | M0)) /*GPMC_A4*/\
 756         MUX_VAL(CP(GPMC_A5),        (IDIS | PTD | DIS | M0)) /*GPMC_A5*/\
 757         MUX_VAL(CP(GPMC_A6),        (IDIS | PTD | DIS | M0)) /*GPMC_A6*/\
 758         MUX_VAL(CP(GPMC_A7),        (IDIS | PTD | DIS | M0)) /*GPMC_A7*/\
 759         MUX_VAL(CP(GPMC_A8),        (IDIS | PTD | DIS | M0)) /*GPMC_A8*/\
 760         MUX_VAL(CP(GPMC_A9),        (IDIS | PTD | DIS | M0)) /*GPMC_A9*/\
 761         MUX_VAL(CP(GPMC_A10),       (IDIS | PTD | DIS | M0)) /*GPMC_A10*/\
 762         MUX_VAL(CP(GPMC_D0),        (IEN  | PTD | DIS | M0)) /*GPMC_D0*/\
 763         MUX_VAL(CP(GPMC_D1),        (IEN  | PTD | DIS | M0)) /*GPMC_D1*/\
 764         MUX_VAL(CP(GPMC_D2),        (IEN  | PTD | DIS | M0)) /*GPMC_D2*/\
 765         MUX_VAL(CP(GPMC_D3),        (IEN  | PTD | DIS | M0)) /*GPMC_D3*/\
 766         MUX_VAL(CP(GPMC_D4),        (IEN  | PTD | DIS | M0)) /*GPMC_D4*/\
 767         MUX_VAL(CP(GPMC_D5),        (IEN  | PTD | DIS | M0)) /*GPMC_D5*/\
 768         MUX_VAL(CP(GPMC_D6),        (IEN  | PTD | DIS | M0)) /*GPMC_D6*/\
 769         MUX_VAL(CP(GPMC_D7),        (IEN  | PTD | DIS | M0)) /*GPMC_D7*/\
 770         MUX_VAL(CP(GPMC_D8),        (IEN  | PTD | DIS | M0)) /*GPMC_D8*/\
 771         MUX_VAL(CP(GPMC_D9),        (IEN  | PTD | DIS | M0)) /*GPMC_D9*/\
 772         MUX_VAL(CP(GPMC_D10),       (IEN  | PTD | DIS | M0)) /*GPMC_D10*/\
 773         MUX_VAL(CP(GPMC_D11),       (IEN  | PTD | DIS | M0)) /*GPMC_D11*/\
 774         MUX_VAL(CP(GPMC_D12),       (IEN  | PTD | DIS | M0)) /*GPMC_D12*/\
 775         MUX_VAL(CP(GPMC_D13),       (IEN  | PTD | DIS | M0)) /*GPMC_D13*/\
 776         MUX_VAL(CP(GPMC_D14),       (IEN  | PTD | DIS | M0)) /*GPMC_D14*/\
 777         MUX_VAL(CP(GPMC_D15),       (IEN  | PTD | DIS | M0)) /*GPMC_D15*/\
 778         MUX_VAL(CP(GPMC_nCS0),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS0*/\
 779         MUX_VAL(CP(GPMC_nCS1),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS1*/\
 780         MUX_VAL(CP(GPMC_nCS2),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS2*/\
 781         MUX_VAL(CP(GPMC_nCS3),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS3*/\
 782         MUX_VAL(CP(GPMC_nCS4),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS4*/\
 783         MUX_VAL(CP(GPMC_nCS5),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS5*/\
 784         MUX_VAL(CP(GPMC_nCS6),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS6*/\
 785         MUX_VAL(CP(GPMC_nCS7),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS7*/\
 786         MUX_VAL(CP(GPMC_CLK),       (IDIS | PTD | DIS | M0)) /*GPMC_CLK*/\
 787         MUX_VAL(CP(GPMC_nADV_ALE),  (IDIS | PTD | DIS | M0)) /*GPMC_nADV_ALE*/\
 788         MUX_VAL(CP(GPMC_nOE),       (IDIS | PTD | DIS | M0)) /*GPMC_nOE*/\
 789         MUX_VAL(CP(GPMC_nWE),       (IDIS | PTD | DIS | M0)) /*GPMC_nWE*/\
 790         MUX_VAL(CP(GPMC_nBE0_CLE),  (IDIS | PTD | DIS | M0)) /*GPMC_nBE0_CLE*/\
 791         MUX_VAL(CP(GPMC_nBE1),      (IDIS | PTD | DIS | M4)) /*GPIO_61*/\
 792         MUX_VAL(CP(GPMC_nWP),       (IEN  | PTD | DIS | M0)) /*GPMC_nWP*/\
 793         MUX_VAL(CP(GPMC_WAIT0),     (IEN  | PTU | EN  | M0)) /*GPMC_WAIT0*/\
 794         MUX_VAL(CP(GPMC_WAIT1),     (IEN  | PTU | EN  | M0)) /*GPMC_WAIT1*/\
 795         MUX_VAL(CP(GPMC_WAIT2),     (IEN  | PTU | EN  | M4)) /*GPIO_64*/\
 796         MUX_VAL(CP(GPMC_WAIT3),     (IEN  | PTU | EN  | M4)) /*GPIO_65*/\
 797         MUX_VAL(CP(DSS_DATA18),     (IEN  | PTD | DIS | M4)) /*GPIO_88*/\
 798         MUX_VAL(CP(DSS_DATA19),     (IEN  | PTD | DIS | M4)) /*GPIO_89*/\
 799         MUX_VAL(CP(DSS_DATA20),     (IEN  | PTD | DIS | M4)) /*GPIO_90*/\
 800         MUX_VAL(CP(DSS_DATA21),     (IEN  | PTD | DIS | M4)) /*GPIO_91*/\
 801         MUX_VAL(CP(CSI2_DX0),       (IEN  | PTD | EN  | M4)) /*GPIO_112*/\
 802         MUX_VAL(CP(CSI2_DY0),       (IEN  | PTD | EN  | M4)) /*GPIO_113*/\
 803         MUX_VAL(CP(CSI2_DX1),       (IEN  | PTD | EN  | M4)) /*GPIO_114*/\
 804                                                                  /* - PEN_DOWN*/\
 805         MUX_VAL(CP(CSI2_DY1),       (IEN  | PTD | EN  | M4)) /*GPIO_115*/\
 806         MUX_VAL(CP(CAM_WEN),        (IEN  | PTD | DIS | M4)) /*GPIO_167*/\
 807         MUX_VAL(CP(MMC1_CLK),       (IDIS | PTU | EN  | M0)) /*MMC1_CLK*/\
 808         MUX_VAL(CP(MMC1_CMD),       (IEN  | PTU | EN  | M0)) /*MMC1_CMD*/\
 809         MUX_VAL(CP(MMC1_DAT0),      (IEN  | PTU | EN  | M0)) /*MMC1_DAT0*/\
 810         MUX_VAL(CP(MMC1_DAT1),      (IEN  | PTU | EN  | M0)) /*MMC1_DAT1*/\
 811         MUX_VAL(CP(MMC1_DAT2),      (IEN  | PTU | EN  | M0)) /*MMC1_DAT2*/\
 812         MUX_VAL(CP(MMC1_DAT3),      (IEN  | PTU | EN  | M0)) /*MMC1_DAT3*/\
 813         MUX_VAL(CP(MMC1_DAT4),      (IEN  | PTD | EN  | M4)) /*GPIO_126*/\
 814         MUX_VAL(CP(MMC1_DAT5),      (IEN  | PTD | EN  | M4)) /*GPIO_127*/\
 815         MUX_VAL(CP(MMC1_DAT6),      (IEN  | PTD | EN  | M4)) /*GPIO_128*/\
 816         MUX_VAL(CP(MMC1_DAT7),      (IEN  | PTD | EN  | M4)) /*GPIO_129*/\
 817         MUX_VAL(CP(MMC2_CLK),       (IEN  | PTU | EN  | M4)) /*GPIO_130*/\
 818         MUX_VAL(CP(MMC2_DAT7),      (IEN  | PTU | EN  | M4)) /*GPIO_139*/\
 819         MUX_VAL(CP(UART1_TX),       (IDIS | PTD | DIS | M0)) /*UART1_TX*/\
 820         MUX_VAL(CP(UART1_RTS),      (IDIS | PTD | DIS | M0)) /*UART1_RTS*/\
 821         MUX_VAL(CP(UART1_CTS),      (IEN  | PTU | DIS | M0)) /*UART1_CTS*/\
 822         MUX_VAL(CP(UART1_RX),       (IEN  | PTD | DIS | M0)) /*UART1_RX*/\
 823         MUX_VAL(CP(UART3_CTS_RCTX), (IEN  | PTD | EN  | M0)) /*UART3_CTS_RCTX */\
 824         MUX_VAL(CP(UART3_RTS_SD),   (IDIS | PTD | DIS | M0)) /*UART3_RTS_SD */\
 825         MUX_VAL(CP(UART3_RX_IRRX),  (IEN  | PTD | DIS | M0)) /*UART3_RX_IRRX*/\
 826         MUX_VAL(CP(UART3_TX_IRTX),  (IDIS | PTD | DIS | M0)) /*UART3_TX_IRTX*/\
 827         MUX_VAL(CP(I2C1_SCL),       (IEN  | PTU | EN  | M0)) /*I2C1_SCL*/\
 828         MUX_VAL(CP(I2C1_SDA),       (IEN  | PTU | EN  | M0)) /*I2C1_SDA*/\
 829         MUX_VAL(CP(I2C2_SCL),       (IEN  | PTU | EN  | M0)) /*I2C2_SCL*/\
 830         MUX_VAL(CP(I2C2_SDA),       (IEN  | PTU | EN  | M0)) /*I2C2_SDA*/\
 831         MUX_VAL(CP(I2C3_SCL),       (IEN  | PTU | EN  | M0)) /*I2C3_SCL*/\
 832         MUX_VAL(CP(I2C3_SDA),       (IEN  | PTU | EN  | M0)) /*I2C3_SDA*/\
 833         MUX_VAL(CP(I2C4_SCL),       (IEN  | PTU | EN  | M0)) /*I2C4_SCL*/\
 834         MUX_VAL(CP(I2C4_SDA),       (IEN  | PTU | EN  | M0)) /*I2C4_SDA*/\
 835         MUX_VAL(CP(McBSP1_DX),      (IEN  | PTD | DIS | M4)) /*GPIO_158*/\
 836         MUX_VAL(CP(SYS_32K),        (IEN  | PTD | DIS | M0)) /*SYS_32K*/\
 837         MUX_VAL(CP(SYS_BOOT0),      (IEN  | PTD | DIS | M4)) /*GPIO_2 */\
 838         MUX_VAL(CP(SYS_BOOT1),      (IEN  | PTD | DIS | M4)) /*GPIO_3 */\
 839         MUX_VAL(CP(SYS_BOOT2),      (IEN  | PTD | DIS | M4)) /*GPIO_4 */\
 840         MUX_VAL(CP(SYS_BOOT3),      (IEN  | PTD | DIS | M4)) /*GPIO_5 */\
 841         MUX_VAL(CP(SYS_BOOT4),      (IEN  | PTD | DIS | M4)) /*GPIO_6 */\
 842         MUX_VAL(CP(SYS_BOOT5),      (IEN  | PTD | DIS | M4)) /*GPIO_7 */\
 843         MUX_VAL(CP(SYS_BOOT6),      (IEN  | PTD | DIS | M4)) /*GPIO_8 */\
 844         MUX_VAL(CP(SYS_CLKOUT2),    (IEN  | PTU | EN  | M4)) /*GPIO_186*/\
 845         MUX_VAL(CP(JTAG_nTRST),     (IEN  | PTD | DIS | M0)) /*JTAG_nTRST*/\
 846         MUX_VAL(CP(JTAG_TCK),       (IEN  | PTD | DIS | M0)) /*JTAG_TCK*/\
 847         MUX_VAL(CP(JTAG_TMS),       (IEN  | PTD | DIS | M0)) /*JTAG_TMS*/\
 848         MUX_VAL(CP(JTAG_TDI),       (IEN  | PTD | DIS | M0)) /*JTAG_TDI*/\
 849         MUX_VAL(CP(JTAG_EMU0),      (IEN  | PTD | DIS | M0)) /*JTAG_EMU0*/\
 850         MUX_VAL(CP(JTAG_EMU1),      (IEN  | PTD | DIS | M0)) /*JTAG_EMU1*/\
 851         MUX_VAL(CP(ETK_CLK),        (IEN  | PTD | DIS | M4)) /*GPIO_12*/\
 852         MUX_VAL(CP(ETK_CTL),        (IEN  | PTD | DIS | M4)) /*GPIO_13*/\
 853         MUX_VAL(CP(ETK_D0),         (IEN  | PTD | DIS | M4)) /*GPIO_14*/\
 854         MUX_VAL(CP(ETK_D1),         (IEN  | PTD | DIS | M4)) /*GPIO_15*/\
 855         MUX_VAL(CP(ETK_D2),         (IEN  | PTD | DIS | M4)) /*GPIO_16*/\
 856         MUX_VAL(CP(ETK_D10),        (IEN  | PTD | DIS | M4)) /*GPIO_24*/\
 857         MUX_VAL(CP(ETK_D11),        (IEN  | PTD | DIS | M4)) /*GPIO_25*/\
 858         MUX_VAL(CP(ETK_D12),        (IEN  | PTD | DIS | M4)) /*GPIO_26*/\
 859         MUX_VAL(CP(ETK_D13),        (IEN  | PTD | DIS | M4)) /*GPIO_27*/\
 860         MUX_VAL(CP(ETK_D14),        (IEN  | PTD | DIS | M4)) /*GPIO_28*/\
 861         MUX_VAL(CP(ETK_D15),        (IEN  | PTD | DIS | M4)) /*GPIO_29*/
 862
 863 /**********************************************************
 864  * Routine: set_muxconf_regs
 865  * Description: Setting up the configuration Mux registers
 866  *              specific to the hardware. Many pins need
 867  *              to be moved from protect to primary mode.
 868  *********************************************************/
 869 void set_muxconf_regs(void)
 870 {
 871         MUX_DEFAULT();
 872 }
 873
 874 /**********************************************************
 875  * Routine: nand+_init
 876  * Description: Set up nand for nand and jffs2 commands
 877  *********************************************************/
 878
 879 int nand_init(void)
 880 {
 881         /* global settings */
 882         __raw_writel(0x10, GPMC_SYSCONFIG);     /* smart idle */
 883         __raw_writel(0x0, GPMC_IRQENABLE);      /* isr's sources masked */
 884         __raw_writel(0, GPMC_TIMEOUT_CONTROL);/* timeout disable */
 885
 886         /* Set the GPMC Vals, NAND is mapped at CS0, oneNAND at CS0.
 887          *  We configure only GPMC CS0 with required values. Configiring other devices
 888          *  at other CS is done in u-boot. So we don't have to bother doing it here.
 889          */
 890         __raw_writel(0 , GPMC_CONFIG7 + GPMC_CONFIG_CS0);
 891         delay(1000);
 892
 893 #ifdef CFG_NAND_K9F1G08R0A
 894         if ((get_mem_type() == GPMC_NAND) || (get_mem_type() == MMC_NAND)) {
 895                 __raw_writel(M_NAND_GPMC_CONFIG1, GPMC_CONFIG1 + GPMC_CONFIG_CS0);
 896                 __raw_writel(M_NAND_GPMC_CONFIG2, GPMC_CONFIG2 + GPMC_CONFIG_CS0);
 897                 __raw_writel(M_NAND_GPMC_CONFIG3, GPMC_CONFIG3 + GPMC_CONFIG_CS0);
 898                 __raw_writel(M_NAND_GPMC_CONFIG4, GPMC_CONFIG4 + GPMC_CONFIG_CS0);
 899                 __raw_writel(M_NAND_GPMC_CONFIG5, GPMC_CONFIG5 + GPMC_CONFIG_CS0);
 900                 __raw_writel(M_NAND_GPMC_CONFIG6, GPMC_CONFIG6 + GPMC_CONFIG_CS0);
 901
 902                 /* Enable the GPMC Mapping */
 903                 __raw_writel((((OMAP34XX_GPMC_CS0_SIZE & 0xF)<<8) |
 904                              ((NAND_BASE_ADR>>24) & 0x3F) |
 905                              (1<<6)),  (GPMC_CONFIG7 + GPMC_CONFIG_CS0));
 906                 delay(2000);
 907
 908                 if (nand_chip()) {
 909 #ifdef CFG_PRINTF
 910                         printf("Unsupported Chip!\n");
 911 #endif
 912                         return 1;
 913                 }
 914         }
 915 #endif
 916
 917 #ifdef CFG_ONENAND
 918         if ((get_mem_type() == GPMC_ONENAND) || (get_mem_type() == MMC_ONENAND)) {
 919                 __raw_writel(ONENAND_GPMC_CONFIG1, GPMC_CONFIG1 + GPMC_CONFIG_CS0);
 920                 __raw_writel(ONENAND_GPMC_CONFIG2, GPMC_CONFIG2 + GPMC_CONFIG_CS0);
 921                 __raw_writel(ONENAND_GPMC_CONFIG3, GPMC_CONFIG3 + GPMC_CONFIG_CS0);
 922                 __raw_writel(ONENAND_GPMC_CONFIG4, GPMC_CONFIG4 + GPMC_CONFIG_CS0);
 923                 __raw_writel(ONENAND_GPMC_CONFIG5, GPMC_CONFIG5 + GPMC_CONFIG_CS0);
 924                 __raw_writel(ONENAND_GPMC_CONFIG6, GPMC_CONFIG6 + GPMC_CONFIG_CS0);
 925
 926                 /* Enable the GPMC Mapping */
 927                 __raw_writel((((OMAP34XX_GPMC_CS0_SIZE & 0xF)<<8) |
 928                              ((ONENAND_BASE>>24) & 0x3F) |
 929                              (1<<6)),  (GPMC_CONFIG7 + GPMC_CONFIG_CS0));
 930                 delay(2000);
 931
 932                 if (onenand_chip()) {
 933 #ifdef CFG_PRINTF
 934                         printf("OneNAND Unsupported !\n");
 935 #endif
 936                         return 1;
 937                 }
 938         }
 939 #endif
 940
 941         return 0;
 942 }
 943
 944 /* optionally do something like blinking LED */
 945 void board_hang(void)
 946 {
 947         while (0)
 948                 ;
 949 }
 950
 951 /******************************************************************************
 952  * Dummy function to handle errors for EABI incompatibility
 953  *****************************************************************************/
 954 void raise(void)
 955 {
 956 }
 957
 958 /******************************************************************************
 959  * Dummy function to handle errors for EABI incompatibility
 960  *****************************************************************************/
 961 void abort(void)
 962 {
 963 }