board/omap3530beagle/omap3530beagle.c

   1 /*
   2  * (C) Copyright 2006
   3  * Texas Instruments, <www.ti.com>
   4  * Jian Zhang <jzhang@ti.com>
   5  * Richard Woodruff <r-woodruff2@ti.com>
   6  *
   7  * See file CREDITS for list of people who contributed to this
   8  * project.
   9  *
  10  * This program is free software; you can redistribute it and/or
  11  * modify it under the terms of the GNU General Public License as
  12  * published by the Free Software Foundation; either version 2 of
  13  * the License, or (at your option) any later version.
  14  *
  15  * This program is distributed in the hope that it will be useful,
  16  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  17  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  18  * GNU General Public License for more details.
  19  *
  20  * You should have received a copy of the GNU General Public License
  21  * along with this program; if not, write to the Free Software
  22  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  23  * MA 02111-1307 USA
  24  */
  25
  26 #include <common.h>
  27 #include <command.h>
  28 #include <part.h>
  29 #include <fat.h>
  30 #include <asm/arch/cpu.h>
  31 #include <asm/arch/bits.h>
  32 #include <asm/arch/mux.h>
  33 #include <asm/arch/gpio.h>
  34 #include <asm/arch/sys_proto.h>
  35 #include <asm/arch/sys_info.h>
  36 #include <asm/arch/clocks.h>
  37 #include <asm/arch/mem.h>
  38
  39 /* params for XM */
  40 #define CORE_DPLL_PARAM_M2      0x09
  41 #define CORE_DPLL_PARAM_M       0x360
  42 #define CORE_DPLL_PARAM_N       0xC
  43
  44 /* BeagleBoard revisions */
  45 #define REVISION_AXBX           0x7
  46 #define REVISION_CX             0x6
  47 #define REVISION_C4             0x5
  48 #define REVISION_XM             0x0
  49
  50 /* Used to index into DPLL parameter tables */
  51 struct dpll_param {
  52         unsigned int m;
  53         unsigned int n;
  54         unsigned int fsel;
  55         unsigned int m2;
  56 };
  57
  58 typedef struct dpll_param dpll_param;
  59
  60 /* Following functions are exported from lowlevel_init.S */
  61 extern dpll_param *get_mpu_dpll_param();
  62 extern dpll_param *get_iva_dpll_param();
  63 extern dpll_param *get_core_dpll_param();
  64 extern dpll_param *get_per_dpll_param();
  65
  66 #define __raw_readl(a)          (*(volatile unsigned int *)(a))
  67 #define __raw_writel(v, a)      (*(volatile unsigned int *)(a) = (v))
  68 #define __raw_readw(a)          (*(volatile unsigned short *)(a))
  69 #define __raw_writew(v, a)      (*(volatile unsigned short *)(a) = (v))
  70
  71 /*******************************************************
  72  * Routine: delay
  73  * Description: spinning delay to use before udelay works
  74  ******************************************************/
  75 static inline void delay(unsigned long loops)
  76 {
  77         __asm__ volatile ("1:\n" "subs %0, %1, #1\n"
  78                           "bne 1b":"=r" (loops):"0"(loops));
  79 }
  80
  81 void udelay (unsigned long usecs) {
  82         delay(usecs);
  83 }
  84
  85 /*****************************************
  86  * Routine: board_init
  87  * Description: Early hardware init.
  88  *****************************************/
  89 int board_init(void)
  90 {
  91         return 0;
  92 }
  93
  94 /*************************************************************
  95  * Routine: get_mem_type(void) - returns the kind of memory connected
  96  * to GPMC that we are trying to boot form. Uses SYS BOOT settings.
  97  *************************************************************/
  98 u32 get_mem_type(void)
  99 {
 100
 101         if (beagle_revision() == REVISION_XM)
 102                 return GPMC_NONE;
 103
 104         u32   mem_type = get_sysboot_value();
 105         switch (mem_type) {
 106         case 0:
 107         case 2:
 108         case 4:
 109         case 16:
 110         case 22:
 111                 return GPMC_ONENAND;
 112
 113         case 1:
 114         case 12:
 115         case 15:
 116         case 21:
 117         case 27:
 118                 return GPMC_NAND;
 119
 120         case 3:
 121         case 6:
 122                 return MMC_ONENAND;
 123
 124         case 8:
 125         case 11:
 126         case 14:
 127         case 20:
 128         case 26:
 129                 return GPMC_MDOC;
 130
 131         case 17:
 132         case 18:
 133         case 24:
 134                 return MMC_NAND;
 135
 136         case 7:
 137         case 10:
 138         case 13:
 139         case 19:
 140         case 25:
 141         default:
 142                 return GPMC_NOR;
 143         }
 144 }
 145
 146 /******************************************
 147  * cpu_is_3410(void) - returns true for 3410
 148  ******************************************/
 149 u32 cpu_is_3410(void)
 150 {
 151         int status;
 152         if (get_cpu_rev() < CPU_3430_ES2) {
 153                 return 0;
 154         } else {
 155                 /* read scalability status and return 1 for 3410*/
 156                 status = __raw_readl(CONTROL_SCALABLE_OMAP_STATUS);
 157                 /* Check whether MPU frequency is set to 266 MHz which
 158                  * is nominal for 3410. If yes return true else false
 159                  */
 160                 if (((status >> 8) & 0x3) == 0x2)
 161                         return 1;
 162                 else
 163                         return 0;
 164         }
 165 }
 166
 167 /******************************************
 168  * beagle_identify
 169  * Description: Detect if we are running on a Beagle revision Ax/Bx,
 170  *              C1/2/3, C4 or D. This can be done by reading
 171  *              the level of GPIO173, GPIO172 and GPIO171. This should
 172  *              result in
 173  *              GPIO173, GPIO172, GPIO171: 1 1 1 => Ax/Bx
 174  *              GPIO173, GPIO172, GPIO171: 1 1 0 => C1/2/3
 175  *              GPIO173, GPIO172, GPIO171: 1 0 1 => C4
 176  *              GPIO173, GPIO172, GPIO171: 0 0 0 => XM
 177  *              default                          => XM
 178  ******************************************/
 179 int beagle_revision(void)
 180 {
 181         int rev;
 182
 183         omap_request_gpio(171);
 184         omap_request_gpio(172);
 185         omap_request_gpio(173);
 186         omap_set_gpio_direction(171, 1);
 187         omap_set_gpio_direction(172, 1);
 188         omap_set_gpio_direction(173, 1);
 189
 190         rev = omap_get_gpio_datain(173) << 2 |
 191                 omap_get_gpio_datain(172) << 1 |
 192                 omap_get_gpio_datain(171);
 193
 194         /* Default newer board revisions to XM */
 195         switch(rev) {
 196         case REVISION_AXBX:
 197         case REVISION_CX:
 198         case REVISION_C4:
 199                 break;
 200         case REVISION_XM:
 201         default:
 202                 rev = REVISION_XM;
 203         }
 204
 205         omap_free_gpio(171);
 206         omap_free_gpio(172);
 207         omap_free_gpio(173);
 208
 209         return rev;
 210 }
 211
 212 #ifdef CFG_3430SDRAM_DDR
 213
 214 #define MICRON_DDR      0
 215 #define NUMONYX_MCP     1
 216 int identify_xm_ddr()
 217 {
 218         int     mfr, id;
 219
 220         __raw_writel(M_NAND_GPMC_CONFIG1, GPMC_CONFIG1 + GPMC_CONFIG_CS0);
 221         __raw_writel(M_NAND_GPMC_CONFIG2, GPMC_CONFIG2 + GPMC_CONFIG_CS0);
 222         __raw_writel(M_NAND_GPMC_CONFIG3, GPMC_CONFIG3 + GPMC_CONFIG_CS0);
 223         __raw_writel(M_NAND_GPMC_CONFIG4, GPMC_CONFIG4 + GPMC_CONFIG_CS0);
 224         __raw_writel(M_NAND_GPMC_CONFIG5, GPMC_CONFIG5 + GPMC_CONFIG_CS0);
 225         __raw_writel(M_NAND_GPMC_CONFIG6, GPMC_CONFIG6 + GPMC_CONFIG_CS0);
 226
 227         /* Enable the GPMC Mapping */
 228         __raw_writel((((OMAP34XX_GPMC_CS0_SIZE & 0xF)<<8) |
 229                              ((NAND_BASE_ADR>>24) & 0x3F) |
 230                              (1<<6)),  (GPMC_CONFIG7 + GPMC_CONFIG_CS0));
 231         delay(2000);
 232
 233         nand_readid(&mfr, &id);
 234         if (mfr == 0)
 235                 return MICRON_DDR;
 236         if ((mfr == 0x20) && (id == 0xba))
 237                 return NUMONYX_MCP;
 238 }
 239 /*********************************************************************
 240  * config_3430sdram_ddr() - Init DDR on 3430SDP dev board.
 241  *********************************************************************/
 242 void config_3430sdram_ddr(void)
 243 {
 244         /* reset sdrc controller */
 245         __raw_writel(SOFTRESET, SDRC_SYSCONFIG);
 246         wait_on_value(BIT0, BIT0, SDRC_STATUS, 12000000);
 247         __raw_writel(0, SDRC_SYSCONFIG);
 248
 249         /* setup sdrc to ball mux */
 250         __raw_writel(SDP_SDRC_SHARING, SDRC_SHARING);
 251
 252         switch(beagle_revision()) {
 253         case REVISION_C4:
 254                 if (identify_xm_ddr() == NUMONYX_MCP) {
 255                         __raw_writel(0x4, SDRC_CS_CFG); /* 512MB/bank */
 256                         __raw_writel(SDP_SDRC_MDCFG_0_DDR_NUMONYX_XM, SDRC_MCFG_0);
 257                         __raw_writel(SDP_SDRC_MDCFG_0_DDR_NUMONYX_XM, SDRC_MCFG_1);
 258                         __raw_writel(NUMONYX_V_ACTIMA_165, SDRC_ACTIM_CTRLA_0);
 259                         __raw_writel(NUMONYX_V_ACTIMB_165, SDRC_ACTIM_CTRLB_0);
 260                         __raw_writel(NUMONYX_V_ACTIMA_165, SDRC_ACTIM_CTRLA_1);
 261                         __raw_writel(NUMONYX_V_ACTIMB_165, SDRC_ACTIM_CTRLB_1);
 262                         __raw_writel(SDP_3430_SDRC_RFR_CTRL_165MHz, SDRC_RFR_CTRL_0);
 263                         __raw_writel(SDP_3430_SDRC_RFR_CTRL_165MHz, SDRC_RFR_CTRL_1);
 264                 } else {
 265                         __raw_writel(0x1, SDRC_CS_CFG); /* 128MB/bank */
 266                         __raw_writel(SDP_SDRC_MDCFG_0_DDR, SDRC_MCFG_0);
 267                         __raw_writel(SDP_SDRC_MDCFG_0_DDR, SDRC_MCFG_1);
 268                         __raw_writel(MICRON_V_ACTIMA_165, SDRC_ACTIM_CTRLA_0);
 269                         __raw_writel(MICRON_V_ACTIMB_165, SDRC_ACTIM_CTRLB_0);
 270                         __raw_writel(MICRON_V_ACTIMA_165, SDRC_ACTIM_CTRLA_1);
 271                         __raw_writel(MICRON_V_ACTIMB_165, SDRC_ACTIM_CTRLB_1);
 272                         __raw_writel(SDP_3430_SDRC_RFR_CTRL_165MHz, SDRC_RFR_CTRL_0);
 273                         __raw_writel(SDP_3430_SDRC_RFR_CTRL_165MHz, SDRC_RFR_CTRL_1);
 274                 }
 275                 break;
 276         case REVISION_XM:
 277                 if (identify_xm_ddr() == MICRON_DDR) {
 278                         __raw_writel(0x2, SDRC_CS_CFG); /* 256MB/bank */
 279                         __raw_writel(SDP_SDRC_MDCFG_0_DDR_MICRON_XM, SDRC_MCFG_0);
 280                         __raw_writel(SDP_SDRC_MDCFG_0_DDR_MICRON_XM, SDRC_MCFG_1);
 281                         __raw_writel(MICRON_V_ACTIMA_200, SDRC_ACTIM_CTRLA_0);
 282                         __raw_writel(MICRON_V_ACTIMB_200, SDRC_ACTIM_CTRLB_0);
 283                         __raw_writel(MICRON_V_ACTIMA_200, SDRC_ACTIM_CTRLA_1);
 284                         __raw_writel(MICRON_V_ACTIMB_200, SDRC_ACTIM_CTRLB_1);
 285                         __raw_writel(SDP_3430_SDRC_RFR_CTRL_200MHz, SDRC_RFR_CTRL_0);
 286                         __raw_writel(SDP_3430_SDRC_RFR_CTRL_200MHz, SDRC_RFR_CTRL_1);
 287                 } else {
 288                         __raw_writel(0x4, SDRC_CS_CFG); /* 512MB/bank */
 289                         __raw_writel(SDP_SDRC_MDCFG_0_DDR_NUMONYX_XM, SDRC_MCFG_0);
 290                         __raw_writel(SDP_SDRC_MDCFG_0_DDR_NUMONYX_XM, SDRC_MCFG_1);
 291                         __raw_writel(NUMONYX_V_ACTIMA_165, SDRC_ACTIM_CTRLA_0);
 292                         __raw_writel(NUMONYX_V_ACTIMB_165, SDRC_ACTIM_CTRLB_0);
 293                         __raw_writel(NUMONYX_V_ACTIMA_165, SDRC_ACTIM_CTRLA_1);
 294                         __raw_writel(NUMONYX_V_ACTIMB_165, SDRC_ACTIM_CTRLB_1);
 295                         __raw_writel(SDP_3430_SDRC_RFR_CTRL_165MHz, SDRC_RFR_CTRL_0);
 296                         __raw_writel(SDP_3430_SDRC_RFR_CTRL_165MHz, SDRC_RFR_CTRL_1);
 297                 }
 298                 break;
 299         default:
 300                 __raw_writel(0x1, SDRC_CS_CFG); /* 128MB/bank */
 301                 __raw_writel(SDP_SDRC_MDCFG_0_DDR, SDRC_MCFG_0);
 302                 __raw_writel(SDP_SDRC_MDCFG_0_DDR, SDRC_MCFG_1);
 303                 __raw_writel(MICRON_V_ACTIMA_165, SDRC_ACTIM_CTRLA_0);
 304                 __raw_writel(MICRON_V_ACTIMB_165, SDRC_ACTIM_CTRLB_0);
 305                 __raw_writel(MICRON_V_ACTIMA_165, SDRC_ACTIM_CTRLA_1);
 306                 __raw_writel(MICRON_V_ACTIMB_165, SDRC_ACTIM_CTRLB_1);
 307                 __raw_writel(SDP_3430_SDRC_RFR_CTRL_165MHz, SDRC_RFR_CTRL_0);
 308                 __raw_writel(SDP_3430_SDRC_RFR_CTRL_165MHz, SDRC_RFR_CTRL_1);
 309         }
 310
 311         __raw_writel(SDP_SDRC_POWER_POP, SDRC_POWER);
 312
 313         /* init sequence for mDDR/mSDR using manual commands (DDR is different) */
 314         __raw_writel(CMD_NOP, SDRC_MANUAL_0);
 315         __raw_writel(CMD_NOP, SDRC_MANUAL_1);
 316
 317         delay(5000);
 318
 319         __raw_writel(CMD_PRECHARGE, SDRC_MANUAL_0);
 320         __raw_writel(CMD_PRECHARGE, SDRC_MANUAL_1);
 321
 322         __raw_writel(CMD_AUTOREFRESH, SDRC_MANUAL_0);
 323         __raw_writel(CMD_AUTOREFRESH, SDRC_MANUAL_1);
 324
 325         __raw_writel(CMD_AUTOREFRESH, SDRC_MANUAL_0);
 326         __raw_writel(CMD_AUTOREFRESH, SDRC_MANUAL_1);
 327
 328         /* set mr0 */
 329         __raw_writel(SDP_SDRC_MR_0_DDR, SDRC_MR_0);
 330         __raw_writel(SDP_SDRC_MR_0_DDR, SDRC_MR_1);
 331
 332         /* set up dll */
 333         __raw_writel(SDP_SDRC_DLLAB_CTRL, SDRC_DLLA_CTRL);
 334         delay(0x2000);  /* give time to lock */
 335
 336 }
 337 #endif /* CFG_3430SDRAM_DDR */
 338
 339 /*************************************************************
 340  * get_sys_clk_speed - determine reference oscillator speed
 341  *  based on known 32kHz clock and gptimer.
 342  *************************************************************/
 343 u32 get_osc_clk_speed(void)
 344 {
 345         u32 start, cstart, cend, cdiff, cdiv, val;
 346
 347         val = __raw_readl(PRM_CLKSRC_CTRL);
 348
 349         if (val & SYSCLKDIV_2)
 350                 cdiv = 2;
 351         else
 352                 cdiv = 1;
 353
 354         /* enable timer2 */
 355         val = __raw_readl(CM_CLKSEL_WKUP) | BIT0;
 356         __raw_writel(val, CM_CLKSEL_WKUP);      /* select sys_clk for GPT1 */
 357
 358         /* Enable I and F Clocks for GPT1 */
 359         val = __raw_readl(CM_ICLKEN_WKUP) | BIT0 | BIT2;
 360         __raw_writel(val, CM_ICLKEN_WKUP);
 361         val = __raw_readl(CM_FCLKEN_WKUP) | BIT0;
 362         __raw_writel(val, CM_FCLKEN_WKUP);
 363
 364         __raw_writel(0, OMAP34XX_GPT1 + TLDR);          /* start counting at 0 */
 365         __raw_writel(GPT_EN, OMAP34XX_GPT1 + TCLR);     /* enable clock */
 366         /* enable 32kHz source */
 367         /* enabled out of reset */
 368         /* determine sys_clk via gauging */
 369
 370         start = 20 + __raw_readl(S32K_CR);      /* start time in 20 cycles */
 371         while (__raw_readl(S32K_CR) < start) ;  /* dead loop till start time */
 372         cstart = __raw_readl(OMAP34XX_GPT1 + TCRR);     /* get start sys_clk count */
 373         while (__raw_readl(S32K_CR) < (start + 20)) ;   /* wait for 40 cycles */
 374         cend = __raw_readl(OMAP34XX_GPT1 + TCRR);       /* get end sys_clk count */
 375         cdiff = cend - cstart;  /* get elapsed ticks */
 376         cdiff *= cdiv;
 377
 378         /* based on number of ticks assign speed */
 379         if (cdiff > 19000)
 380                 return S38_4M;
 381         else if (cdiff > 15200)
 382                 return S26M;
 383         else if (cdiff > 13000)
 384                 return S24M;
 385         else if (cdiff > 9000)
 386                 return S19_2M;
 387         else if (cdiff > 7600)
 388                 return S13M;
 389         else
 390                 return S12M;
 391 }
 392
 393 /******************************************************************************
 394  * prcm_init() - inits clocks for PRCM as defined in clocks.h
 395  *   -- called from SRAM, or Flash (using temp SRAM stack).
 396  *****************************************************************************/
 397 void prcm_init(void)
 398 {
 399         u32 osc_clk = 0, sys_clkin_sel;
 400         dpll_param *dpll_param_p;
 401         u32 clk_index, sil_index;
 402
 403         /* Gauge the input clock speed and find out the sys_clkin_sel
 404          * value corresponding to the input clock.
 405          */
 406         osc_clk = get_osc_clk_speed();
 407         get_sys_clkin_sel(osc_clk, &sys_clkin_sel);
 408
 409         sr32(PRM_CLKSEL, 0, 3, sys_clkin_sel);  /* set input crystal speed */
 410
 411         /* If the input clock is greater than 19.2M always divide/2 */
 412         if (sys_clkin_sel > 2) {
 413                 sr32(PRM_CLKSRC_CTRL, 6, 2, 2); /* input clock divider */
 414                 clk_index = sys_clkin_sel / 2;
 415         } else {
 416                 sr32(PRM_CLKSRC_CTRL, 6, 2, 1); /* input clock divider */
 417                 clk_index = sys_clkin_sel;
 418         }
 419
 420         sr32(PRM_CLKSRC_CTRL, 0, 2, 0);/* Bypass mode: T2 inputs a square clock */
 421
 422         /* The DPLL tables are defined according to sysclk value and
 423          * silicon revision. The clk_index value will be used to get
 424          * the values for that input sysclk from the DPLL param table
 425          * and sil_index will get the values for that SysClk for the
 426          * appropriate silicon rev.
 427          */
 428         sil_index = get_cpu_rev() - 1;
 429
 430         /* Unlock MPU DPLL (slows things down, and needed later) */
 431         sr32(CM_CLKEN_PLL_MPU, 0, 3, PLL_LOW_POWER_BYPASS);
 432         wait_on_value(BIT0, 0, CM_IDLEST_PLL_MPU, LDELAY);
 433
 434         /* Getting the base address of Core DPLL param table */
 435         dpll_param_p = (dpll_param *) get_core_dpll_param();
 436         /* Moving it to the right sysclk and ES rev base */
 437         dpll_param_p = dpll_param_p + 3 * clk_index + sil_index;
 438         /* CORE DPLL */
 439         /* sr32(CM_CLKSEL2_EMU) set override to work when asleep */
 440         sr32(CM_CLKEN_PLL, 0, 3, PLL_FAST_RELOCK_BYPASS);
 441         wait_on_value(BIT0, 0, CM_IDLEST_CKGEN, LDELAY);
 442
 443          /* For 3430 ES1.0 Errata 1.50, default value directly doesnt
 444         work. write another value and then default value. */
 445         sr32(CM_CLKSEL1_EMU, 16, 5, CORE_M3X2 + 1);     /* m3x2 */
 446         sr32(CM_CLKSEL1_EMU, 16, 5, CORE_M3X2); /* m3x2 */
 447         sr32(CM_CLKSEL1_PLL, 27, 2, dpll_param_p->m2);  /* Set M2 */
 448         sr32(CM_CLKSEL1_PLL, 16, 11, dpll_param_p->m);  /* Set M */
 449         sr32(CM_CLKSEL1_PLL, 8, 7, dpll_param_p->n);    /* Set N */
 450         sr32(CM_CLKSEL1_PLL, 6, 1, 0);  /* 96M Src */
 451         sr32(CM_CLKSEL_CORE, 8, 4, CORE_SSI_DIV);       /* ssi */
 452         sr32(CM_CLKSEL_CORE, 4, 2, CORE_FUSB_DIV);      /* fsusb */
 453         sr32(CM_CLKSEL_CORE, 2, 2, CORE_L4_DIV);        /* l4 */
 454         sr32(CM_CLKSEL_CORE, 0, 2, CORE_L3_DIV);        /* l3 */
 455         sr32(CM_CLKSEL_GFX, 0, 3, GFX_DIV);     /* gfx */
 456         sr32(CM_CLKSEL_WKUP, 1, 2, WKUP_RSM);   /* reset mgr */
 457         sr32(CM_CLKEN_PLL, 4, 4, dpll_param_p->fsel);   /* FREQSEL */
 458         sr32(CM_CLKEN_PLL, 0, 3, PLL_LOCK);     /* lock mode */
 459         wait_on_value(BIT0, 1, CM_IDLEST_CKGEN, LDELAY);
 460
 461         /* Getting the base address to PER  DPLL param table */
 462         dpll_param_p = (dpll_param *) get_per_dpll_param();
 463         /* Moving it to the right sysclk base */
 464         dpll_param_p = dpll_param_p + clk_index;
 465         /* PER DPLL */
 466         sr32(CM_CLKEN_PLL, 16, 3, PLL_STOP);
 467         wait_on_value(BIT1, 0, CM_IDLEST_CKGEN, LDELAY);
 468         sr32(CM_CLKSEL1_EMU, 24, 5, PER_M6X2);  /* set M6 */
 469         sr32(CM_CLKSEL_CAM, 0, 5, PER_M5X2);    /* set M5 */
 470         sr32(CM_CLKSEL_DSS, 0, 5, PER_M4X2);    /* set M4 */
 471         sr32(CM_CLKSEL_DSS, 8, 5, PER_M3X2);    /* set M3 */
 472
 473         if (beagle_revision() == REVISION_XM) {
 474                 sr32(CM_CLKSEL3_PLL, 0, 5, CORE_DPLL_PARAM_M2);   /* set M2 */
 475                 sr32(CM_CLKSEL2_PLL, 8, 11, CORE_DPLL_PARAM_M);   /* set m */
 476                 sr32(CM_CLKSEL2_PLL, 0, 7, CORE_DPLL_PARAM_N);    /* set n */
 477         } else {
 478                 sr32(CM_CLKSEL3_PLL, 0, 5, dpll_param_p->m2);   /* set M2 */
 479                 sr32(CM_CLKSEL2_PLL, 8, 11, dpll_param_p->m);   /* set m */
 480                 sr32(CM_CLKSEL2_PLL, 0, 7, dpll_param_p->n);    /* set n */
 481         }
 482
 483         sr32(CM_CLKEN_PLL, 20, 4, dpll_param_p->fsel);  /* FREQSEL */
 484         sr32(CM_CLKEN_PLL, 16, 3, PLL_LOCK);    /* lock mode */
 485         wait_on_value(BIT1, 2, CM_IDLEST_CKGEN, LDELAY);
 486
 487         /* Getting the base address to MPU DPLL param table */
 488         dpll_param_p = (dpll_param *) get_mpu_dpll_param();
 489
 490         /* Moving it to the right sysclk and ES rev base */
 491         dpll_param_p = dpll_param_p + 3 * clk_index + sil_index;
 492
 493         /* MPU DPLL (unlocked already) */
 494         sr32(CM_CLKSEL2_PLL_MPU, 0, 5, dpll_param_p->m2);       /* Set M2 */
 495         sr32(CM_CLKSEL1_PLL_MPU, 8, 11, dpll_param_p->m);       /* Set M */
 496         sr32(CM_CLKSEL1_PLL_MPU, 0, 7, dpll_param_p->n);        /* Set N */
 497         sr32(CM_CLKEN_PLL_MPU, 4, 4, dpll_param_p->fsel);       /* FREQSEL */
 498         sr32(CM_CLKEN_PLL_MPU, 0, 3, PLL_LOCK); /* lock mode */
 499         wait_on_value(BIT0, 1, CM_IDLEST_PLL_MPU, LDELAY);
 500
 501         /* Getting the base address to IVA DPLL param table */
 502         dpll_param_p = (dpll_param *) get_iva_dpll_param();
 503         /* Moving it to the right sysclk and ES rev base */
 504         dpll_param_p = dpll_param_p + 3 * clk_index + sil_index;
 505         /* IVA DPLL (set to 12*20=240MHz) */
 506         sr32(CM_CLKEN_PLL_IVA2, 0, 3, PLL_STOP);
 507         wait_on_value(BIT0, 0, CM_IDLEST_PLL_IVA2, LDELAY);
 508         sr32(CM_CLKSEL2_PLL_IVA2, 0, 5, dpll_param_p->m2);      /* set M2 */
 509         sr32(CM_CLKSEL1_PLL_IVA2, 8, 11, dpll_param_p->m);      /* set M */
 510         sr32(CM_CLKSEL1_PLL_IVA2, 0, 7, dpll_param_p->n);       /* set N */
 511         sr32(CM_CLKEN_PLL_IVA2, 4, 4, dpll_param_p->fsel);      /* FREQSEL */
 512         sr32(CM_CLKEN_PLL_IVA2, 0, 3, PLL_LOCK);        /* lock mode */
 513         wait_on_value(BIT0, 1, CM_IDLEST_PLL_IVA2, LDELAY);
 514
 515         /* Set up GPTimers to sys_clk source only */
 516         sr32(CM_CLKSEL_PER, 0, 8, 0xff);
 517         sr32(CM_CLKSEL_WKUP, 0, 1, 1);
 518
 519         delay(5000);
 520 }
 521
 522 /**********************************************************
 523  * Routine: try_unlock_sram()
 524  * Description: If chip is GP type, unlock the SRAM for
 525  *  general use.
 526  ***********************************************************/
 527 void try_unlock_memory(void)
 528 {
 529         int mode;
 530
 531         /* if GP device unlock device SRAM for general use */
 532         /* secure code breaks for Secure/Emulation device - HS/E/T */
 533         mode = get_device_type();
 534         if (mode == GP_DEVICE)
 535                 secure_unlock();
 536         return;
 537 }
 538
 539 /**********************************************************
 540  * Routine: s_init
 541  * Description: Does early system init of muxing and clocks.
 542  * - Called at time when only stack is available.
 543  **********************************************************/
 544
 545 void s_init(void)
 546 {
 547         watchdog_init();
 548 #ifdef CONFIG_3430_AS_3410
 549         /* setup the scalability control register for
 550          * 3430 to work in 3410 mode
 551          */
 552         __raw_writel(0x5ABF, CONTROL_SCALABLE_OMAP_OCP);
 553 #endif
 554         try_unlock_memory();
 555         set_muxconf_regs();
 556         delay(100);
 557         per_clocks_enable();
 558         prcm_init();
 559         config_3430sdram_ddr();
 560 }
 561
 562 /*******************************************************
 563  * Routine: misc_init_r
 564  * Description: Init ethernet (done here so udelay works)
 565  ********************************************************/
 566 int misc_init_r(void)
 567 {
 568         int rev;
 569
 570         rev = beagle_revision();
 571         switch (rev) {
 572         case REVISION_AXBX:
 573                 printf("Beagle Rev Ax/Bx\n");
 574                 break;
 575         case REVISION_CX:
 576                 printf("Beagle Rev C1/C2/C3\n");
 577                 break;
 578         case REVISION_C4:
 579                 if (identify_xm_ddr() == NUMONYX_MCP)
 580                         printf("Beagle Rev C4 from Special Computing\n");
 581                 else
 582                         printf("Beagle Rev C4\n");
 583                 break;
 584         case REVISION_XM:
 585                 printf("Beagle xM\n");
 586                 break;
 587         default:
 588                 printf("Beagle unknown 0x%02x\n", rev);
 589         }
 590
 591         return 0;
 592 }
 593
 594 /******************************************************
 595  * Routine: wait_for_command_complete
 596  * Description: Wait for posting to finish on watchdog
 597  ******************************************************/
 598 void wait_for_command_complete(unsigned int wd_base)
 599 {
 600         int pending = 1;
 601         do {
 602                 pending = __raw_readl(wd_base + WWPS);
 603         } while (pending);
 604 }
 605
 606 /****************************************
 607  * Routine: watchdog_init
 608  * Description: Shut down watch dogs
 609  *****************************************/
 610 void watchdog_init(void)
 611 {
 612         /* There are 3 watch dogs WD1=Secure, WD2=MPU, WD3=IVA. WD1 is
 613          * either taken care of by ROM (HS/EMU) or not accessible (GP).
 614          * We need to take care of WD2-MPU or take a PRCM reset.  WD3
 615          * should not be running and does not generate a PRCM reset.
 616          */
 617         sr32(CM_FCLKEN_WKUP, 5, 1, 1);
 618         sr32(CM_ICLKEN_WKUP, 5, 1, 1);
 619         wait_on_value(BIT5, 0x20, CM_IDLEST_WKUP, 5);   /* some issue here */
 620
 621         __raw_writel(WD_UNLOCK1, WD2_BASE + WSPR);
 622         wait_for_command_complete(WD2_BASE);
 623         __raw_writel(WD_UNLOCK2, WD2_BASE + WSPR);
 624 }
 625
 626 /**********************************************
 627  * Routine: dram_init
 628  * Description: sets uboots idea of sdram size
 629  **********************************************/
 630 int dram_init(void)
 631 {
 632         return 0;
 633 }
 634
 635 /*****************************************************************
 636  * Routine: peripheral_enable
 637  * Description: Enable the clks & power for perifs (GPT2, UART1,...)
 638  ******************************************************************/
 639 void per_clocks_enable(void)
 640 {
 641         /* Enable GP2 timer. */
 642         sr32(CM_CLKSEL_PER, 0, 1, 0x1); /* GPT2 = sys clk */
 643         sr32(CM_ICLKEN_PER, 3, 1, 0x1); /* ICKen GPT2 */
 644         sr32(CM_FCLKEN_PER, 3, 1, 0x1); /* FCKen GPT2 */
 645
 646 #ifdef CFG_NS16550
 647         /* UART1 clocks */
 648         sr32(CM_FCLKEN1_CORE, 13, 1, 0x1);
 649         sr32(CM_ICLKEN1_CORE, 13, 1, 0x1);
 650
 651         /* UART 3 Clocks */
 652         sr32(CM_FCLKEN_PER, 11, 1, 0x1);
 653         sr32(CM_ICLKEN_PER, 11, 1, 0x1);
 654
 655 #endif
 656
 657 #ifdef CONFIG_DRIVER_OMAP34XX_I2C
 658         /* Turn on all 3 I2C clocks */
 659         sr32(CM_FCLKEN1_CORE, 15, 3, 0x7);
 660         sr32(CM_ICLKEN1_CORE, 15, 3, 0x7);      /* I2C1,2,3 = on */
 661 #endif
 662
 663         /* Enable the ICLK for 32K Sync Timer as its used in udelay */
 664         sr32(CM_ICLKEN_WKUP, 2, 1, 0x1);
 665
 666         sr32(CM_FCLKEN_IVA2, 0, 32, FCK_IVA2_ON);
 667         sr32(CM_FCLKEN1_CORE, 0, 32, FCK_CORE1_ON);
 668         sr32(CM_ICLKEN1_CORE, 0, 32, ICK_CORE1_ON);
 669         sr32(CM_ICLKEN2_CORE, 0, 32, ICK_CORE2_ON);
 670         sr32(CM_FCLKEN_WKUP, 0, 32, FCK_WKUP_ON);
 671         sr32(CM_ICLKEN_WKUP, 0, 32, ICK_WKUP_ON);
 672         sr32(CM_FCLKEN_DSS, 0, 32, FCK_DSS_ON);
 673         sr32(CM_ICLKEN_DSS, 0, 32, ICK_DSS_ON);
 674         sr32(CM_FCLKEN_CAM, 0, 32, FCK_CAM_ON);
 675         sr32(CM_ICLKEN_CAM, 0, 32, ICK_CAM_ON);
 676         sr32(CM_FCLKEN_PER, 0, 32, FCK_PER_ON);
 677         sr32(CM_ICLKEN_PER, 0, 32, ICK_PER_ON);
 678
 679         /* Enable GPIO 5 & GPIO 6 clocks */
 680         sr32(CM_FCLKEN_PER, 17, 2, 0x3);
 681         sr32(CM_ICLKEN_PER, 17, 2, 0x3);
 682
 683         delay(1000);
 684 }
 685
 686 /* Set MUX for UART, GPMC, SDRC, GPIO */
 687
 688 #define         MUX_VAL(OFFSET,VALUE)\
 689                 __raw_writew((VALUE), OMAP34XX_CTRL_BASE + (OFFSET));
 690
 691 #define         CP(x)   (CONTROL_PADCONF_##x)
 692 /*
 693  * IEN  - Input Enable
 694  * IDIS - Input Disable
 695  * PTD  - Pull type Down
 696  * PTU  - Pull type Up
 697  * DIS  - Pull type selection is inactive
 698  * EN   - Pull type selection is active
 699  * M0   - Mode 0
 700  * The commented string gives the final mux configuration for that pin
 701  */
 702 #define MUX_DEFAULT()\
 703         MUX_VAL(CP(SDRC_D0),        (IEN  | PTD | DIS | M0)) /*SDRC_D0*/\
 704         MUX_VAL(CP(SDRC_D1),        (IEN  | PTD | DIS | M0)) /*SDRC_D1*/\
 705         MUX_VAL(CP(SDRC_D2),        (IEN  | PTD | DIS | M0)) /*SDRC_D2*/\
 706         MUX_VAL(CP(SDRC_D3),        (IEN  | PTD | DIS | M0)) /*SDRC_D3*/\
 707         MUX_VAL(CP(SDRC_D4),        (IEN  | PTD | DIS | M0)) /*SDRC_D4*/\
 708         MUX_VAL(CP(SDRC_D5),        (IEN  | PTD | DIS | M0)) /*SDRC_D5*/\
 709         MUX_VAL(CP(SDRC_D6),        (IEN  | PTD | DIS | M0)) /*SDRC_D6*/\
 710         MUX_VAL(CP(SDRC_D7),        (IEN  | PTD | DIS | M0)) /*SDRC_D7*/\
 711         MUX_VAL(CP(SDRC_D8),        (IEN  | PTD | DIS | M0)) /*SDRC_D8*/\
 712         MUX_VAL(CP(SDRC_D9),        (IEN  | PTD | DIS | M0)) /*SDRC_D9*/\
 713         MUX_VAL(CP(SDRC_D10),       (IEN  | PTD | DIS | M0)) /*SDRC_D10*/\
 714         MUX_VAL(CP(SDRC_D11),       (IEN  | PTD | DIS | M0)) /*SDRC_D11*/\
 715         MUX_VAL(CP(SDRC_D12),       (IEN  | PTD | DIS | M0)) /*SDRC_D12*/\
 716         MUX_VAL(CP(SDRC_D13),       (IEN  | PTD | DIS | M0)) /*SDRC_D13*/\
 717         MUX_VAL(CP(SDRC_D14),       (IEN  | PTD | DIS | M0)) /*SDRC_D14*/\
 718         MUX_VAL(CP(SDRC_D15),       (IEN  | PTD | DIS | M0)) /*SDRC_D15*/\
 719         MUX_VAL(CP(SDRC_D16),       (IEN  | PTD | DIS | M0)) /*SDRC_D16*/\
 720         MUX_VAL(CP(SDRC_D17),       (IEN  | PTD | DIS | M0)) /*SDRC_D17*/\
 721         MUX_VAL(CP(SDRC_D18),       (IEN  | PTD | DIS | M0)) /*SDRC_D18*/\
 722         MUX_VAL(CP(SDRC_D19),       (IEN  | PTD | DIS | M0)) /*SDRC_D19*/\
 723         MUX_VAL(CP(SDRC_D20),       (IEN  | PTD | DIS | M0)) /*SDRC_D20*/\
 724         MUX_VAL(CP(SDRC_D21),       (IEN  | PTD | DIS | M0)) /*SDRC_D21*/\
 725         MUX_VAL(CP(SDRC_D22),       (IEN  | PTD | DIS | M0)) /*SDRC_D22*/\
 726         MUX_VAL(CP(SDRC_D23),       (IEN  | PTD | DIS | M0)) /*SDRC_D23*/\
 727         MUX_VAL(CP(SDRC_D24),       (IEN  | PTD | DIS | M0)) /*SDRC_D24*/\
 728         MUX_VAL(CP(SDRC_D25),       (IEN  | PTD | DIS | M0)) /*SDRC_D25*/\
 729         MUX_VAL(CP(SDRC_D26),       (IEN  | PTD | DIS | M0)) /*SDRC_D26*/\
 730         MUX_VAL(CP(SDRC_D27),       (IEN  | PTD | DIS | M0)) /*SDRC_D27*/\
 731         MUX_VAL(CP(SDRC_D28),       (IEN  | PTD | DIS | M0)) /*SDRC_D28*/\
 732         MUX_VAL(CP(SDRC_D29),       (IEN  | PTD | DIS | M0)) /*SDRC_D29*/\
 733         MUX_VAL(CP(SDRC_D30),       (IEN  | PTD | DIS | M0)) /*SDRC_D30*/\
 734         MUX_VAL(CP(SDRC_D31),       (IEN  | PTD | DIS | M0)) /*SDRC_D31*/\
 735         MUX_VAL(CP(SDRC_CLK),       (IEN  | PTD | DIS | M0)) /*SDRC_CLK*/\
 736         MUX_VAL(CP(SDRC_DQS0),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS0*/\
 737         MUX_VAL(CP(SDRC_DQS1),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS1*/\
 738         MUX_VAL(CP(SDRC_DQS2),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS2*/\
 739         MUX_VAL(CP(SDRC_DQS3),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS3*/\
 740         MUX_VAL(CP(GPMC_A1),        (IDIS | PTD | DIS | M0)) /*GPMC_A1*/\
 741         MUX_VAL(CP(GPMC_A2),        (IDIS | PTD | DIS | M0)) /*GPMC_A2*/\
 742         MUX_VAL(CP(GPMC_A3),        (IDIS | PTD | DIS | M0)) /*GPMC_A3*/\
 743         MUX_VAL(CP(GPMC_A4),        (IDIS | PTD | DIS | M0)) /*GPMC_A4*/\
 744         MUX_VAL(CP(GPMC_A5),        (IDIS | PTD | DIS | M0)) /*GPMC_A5*/\
 745         MUX_VAL(CP(GPMC_A6),        (IDIS | PTD | DIS | M0)) /*GPMC_A6*/\
 746         MUX_VAL(CP(GPMC_A7),        (IDIS | PTD | DIS | M0)) /*GPMC_A7*/\
 747         MUX_VAL(CP(GPMC_A8),        (IDIS | PTD | DIS | M0)) /*GPMC_A8*/\
 748         MUX_VAL(CP(GPMC_A9),        (IDIS | PTD | DIS | M0)) /*GPMC_A9*/\
 749         MUX_VAL(CP(GPMC_A10),       (IDIS | PTD | DIS | M0)) /*GPMC_A10*/\
 750         MUX_VAL(CP(GPMC_D0),        (IEN  | PTD | DIS | M0)) /*GPMC_D0*/\
 751         MUX_VAL(CP(GPMC_D1),        (IEN  | PTD | DIS | M0)) /*GPMC_D1*/\
 752         MUX_VAL(CP(GPMC_D2),        (IEN  | PTD | DIS | M0)) /*GPMC_D2*/\
 753         MUX_VAL(CP(GPMC_D3),        (IEN  | PTD | DIS | M0)) /*GPMC_D3*/\
 754         MUX_VAL(CP(GPMC_D4),        (IEN  | PTD | DIS | M0)) /*GPMC_D4*/\
 755         MUX_VAL(CP(GPMC_D5),        (IEN  | PTD | DIS | M0)) /*GPMC_D5*/\
 756         MUX_VAL(CP(GPMC_D6),        (IEN  | PTD | DIS | M0)) /*GPMC_D6*/\
 757         MUX_VAL(CP(GPMC_D7),        (IEN  | PTD | DIS | M0)) /*GPMC_D7*/\
 758         MUX_VAL(CP(GPMC_D8),        (IEN  | PTD | DIS | M0)) /*GPMC_D8*/\
 759         MUX_VAL(CP(GPMC_D9),        (IEN  | PTD | DIS | M0)) /*GPMC_D9*/\
 760         MUX_VAL(CP(GPMC_D10),       (IEN  | PTD | DIS | M0)) /*GPMC_D10*/\
 761         MUX_VAL(CP(GPMC_D11),       (IEN  | PTD | DIS | M0)) /*GPMC_D11*/\
 762         MUX_VAL(CP(GPMC_D12),       (IEN  | PTD | DIS | M0)) /*GPMC_D12*/\
 763         MUX_VAL(CP(GPMC_D13),       (IEN  | PTD | DIS | M0)) /*GPMC_D13*/\
 764         MUX_VAL(CP(GPMC_D14),       (IEN  | PTD | DIS | M0)) /*GPMC_D14*/\
 765         MUX_VAL(CP(GPMC_D15),       (IEN  | PTD | DIS | M0)) /*GPMC_D15*/\
 766         MUX_VAL(CP(GPMC_nCS0),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS0*/\
 767         MUX_VAL(CP(GPMC_nCS1),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS1*/\
 768         MUX_VAL(CP(GPMC_nCS2),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS2*/\
 769         MUX_VAL(CP(GPMC_nCS3),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS3*/\
 770         MUX_VAL(CP(GPMC_nCS4),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS4*/\
 771         MUX_VAL(CP(GPMC_nCS5),      (IDIS | PTD | DIS | M0)) /*GPMC_nCS5*/\
 772         MUX_VAL(CP(GPMC_nCS6),      (IEN  | PTD | DIS | M1)) /*GPMC_nCS6*/\
 773         MUX_VAL(CP(GPMC_nCS7),      (IEN  | PTU | EN  | M1)) /*GPMC_nCS7*/\
 774         MUX_VAL(CP(GPMC_CLK),       (IDIS | PTD | DIS | M0)) /*GPMC_CLK*/\
 775         MUX_VAL(CP(GPMC_nADV_ALE),  (IDIS | PTD | DIS | M0)) /*GPMC_nADV_ALE*/\
 776         MUX_VAL(CP(GPMC_nOE),       (IDIS | PTD | DIS | M0)) /*GPMC_nOE*/\
 777         MUX_VAL(CP(GPMC_nWE),       (IDIS | PTD | DIS | M0)) /*GPMC_nWE*/\
 778         MUX_VAL(CP(GPMC_nBE0_CLE),  (IDIS | PTD | DIS | M0)) /*GPMC_nBE0_CLE*/\
 779         MUX_VAL(CP(GPMC_nBE1),      (IEN  | PTD | DIS | M0)) /*GPIO_61*/\
 780         MUX_VAL(CP(GPMC_nWP),       (IEN  | PTD | DIS | M0)) /*GPMC_nWP*/\
 781         MUX_VAL(CP(GPMC_WAIT0),     (IEN  | PTU | EN  | M0)) /*GPMC_WAIT0*/\
 782         MUX_VAL(CP(GPMC_WAIT1),     (IEN  | PTU | EN  | M0)) /*GPMC_WAIT1*/\
 783         MUX_VAL(CP(GPMC_WAIT2),     (IEN  | PTU | EN  | M0)) /*GPIO_64*/\
 784         MUX_VAL(CP(GPMC_WAIT3),     (IEN  | PTU | EN  | M0)) /*GPIO_65*/\
 785         MUX_VAL(CP(DSS_DATA18),     (IEN  | PTD | DIS | M4)) /*GPIO_88*/\
 786         MUX_VAL(CP(DSS_DATA19),     (IEN  | PTD | DIS | M4)) /*GPIO_89*/\
 787         MUX_VAL(CP(DSS_DATA20),     (IEN  | PTD | DIS | M4)) /*GPIO_90*/\
 788         MUX_VAL(CP(DSS_DATA21),     (IEN  | PTD | DIS | M4)) /*GPIO_91*/\
 789         MUX_VAL(CP(CAM_WEN),        (IEN  | PTD | DIS | M4)) /*GPIO_167*/\
 790         MUX_VAL(CP(MMC1_CLK),       (IDIS | PTU | EN  | M0)) /*MMC1_CLK*/\
 791         MUX_VAL(CP(MMC1_CMD),       (IEN  | PTU | EN  | M0)) /*MMC1_CMD*/\
 792         MUX_VAL(CP(MMC1_DAT0),      (IEN  | PTU | EN  | M0)) /*MMC1_DAT0*/\
 793         MUX_VAL(CP(MMC1_DAT1),      (IEN  | PTU | EN  | M0)) /*MMC1_DAT1*/\
 794         MUX_VAL(CP(MMC1_DAT2),      (IEN  | PTU | EN  | M0)) /*MMC1_DAT2*/\
 795         MUX_VAL(CP(MMC1_DAT3),      (IEN  | PTU | EN  | M0)) /*MMC1_DAT3*/\
 796         MUX_VAL(CP(MMC1_DAT4),      (IEN  | PTU | EN  | M0)) /*MMC1_DAT4*/\
 797         MUX_VAL(CP(MMC1_DAT5),      (IEN  | PTU | EN  | M0)) /*MMC1_DAT5*/\
 798         MUX_VAL(CP(MMC1_DAT6),      (IEN  | PTU | EN  | M0)) /*MMC1_DAT6*/\
 799         MUX_VAL(CP(MMC1_DAT7),      (IEN  | PTU | EN  | M0)) /*MMC1_DAT7*/\
 800         MUX_VAL(CP(UART1_TX),       (IDIS | PTD | DIS | M0)) /*UART1_TX*/\
 801         MUX_VAL(CP(UART1_RTS),      (IDIS | PTD | DIS | M4)) /*GPIO_149*/\
 802         MUX_VAL(CP(UART1_CTS),      (IDIS | PTD | DIS | M4)) /*GPIO_150*/\
 803         MUX_VAL(CP(UART1_RX),       (IEN  | PTD | DIS | M0)) /*UART1_RX*/\
 804         MUX_VAL(CP(UART3_CTS_RCTX), (IEN  | PTD | EN  | M0)) /*UART3_CTS_RCTX */\
 805         MUX_VAL(CP(UART3_RTS_SD),   (IDIS | PTD | DIS | M0)) /*UART3_RTS_SD */\
 806         MUX_VAL(CP(UART3_RX_IRRX),  (IEN  | PTD | DIS | M0)) /*UART3_RX_IRRX*/\
 807         MUX_VAL(CP(UART3_TX_IRTX),  (IDIS | PTD | DIS | M0)) /*UART3_TX_IRTX*/\
 808         MUX_VAL(CP(I2C1_SCL),       (IEN  | PTU | EN  | M0)) /*I2C1_SCL*/\
 809         MUX_VAL(CP(I2C1_SDA),       (IEN  | PTU | EN  | M0)) /*I2C1_SDA*/\
 810         MUX_VAL(CP(I2C2_SCL),       (IEN  | PTU | EN  | M0)) /*I2C2_SCL*/\
 811         MUX_VAL(CP(I2C2_SDA),       (IEN  | PTU | EN  | M0)) /*I2C2_SDA*/\
 812         MUX_VAL(CP(I2C3_SCL),       (IEN  | PTU | EN  | M0)) /*I2C3_SCL*/\
 813         MUX_VAL(CP(I2C3_SDA),       (IEN  | PTU | EN  | M0)) /*I2C3_SDA*/\
 814         MUX_VAL(CP(I2C4_SCL),       (IEN  | PTU | EN  | M0)) /*I2C4_SCL*/\
 815         MUX_VAL(CP(I2C4_SDA),       (IEN  | PTU | EN  | M0)) /*I2C4_SDA*/\
 816         MUX_VAL(CP(McSPI1_CLK),     (IEN  | PTU | EN  | M4)) /*GPIO_171*/\
 817         MUX_VAL(CP(McSPI1_SIMO),    (IEN  | PTU | EN  | M4)) /*GPIO_172*/\
 818         MUX_VAL(CP(McSPI1_SOMI),    (IEN  | PTU | EN  | M4)) /*GPIO_173*/\
 819         MUX_VAL(CP(McBSP1_DX),      (IEN  | PTD | DIS | M4)) /*GPIO_158*/\
 820         MUX_VAL(CP(SYS_32K),        (IEN  | PTD | DIS | M0)) /*SYS_32K*/\
 821         MUX_VAL(CP(SYS_BOOT0),      (IEN  | PTD | DIS | M4)) /*GPIO_2 */\
 822         MUX_VAL(CP(SYS_BOOT1),      (IEN  | PTD | DIS | M4)) /*GPIO_3 */\
 823         MUX_VAL(CP(SYS_BOOT2),      (IEN  | PTD | DIS | M4)) /*GPIO_4 */\
 824         MUX_VAL(CP(SYS_BOOT3),      (IEN  | PTD | DIS | M4)) /*GPIO_5 */\
 825         MUX_VAL(CP(SYS_BOOT4),      (IEN  | PTD | DIS | M4)) /*GPIO_6 */\
 826         MUX_VAL(CP(SYS_BOOT5),      (IEN  | PTD | DIS | M4)) /*GPIO_7 */\
 827         MUX_VAL(CP(SYS_BOOT6),      (IEN  | PTD | DIS | M4)) /*GPIO_8 */\
 828         MUX_VAL(CP(SYS_CLKOUT2),    (IEN  | PTU | EN  | M4)) /*GPIO_186*/\
 829         MUX_VAL(CP(JTAG_nTRST),     (IEN  | PTD | DIS | M0)) /*JTAG_nTRST*/\
 830         MUX_VAL(CP(JTAG_TCK),       (IEN  | PTD | DIS | M0)) /*JTAG_TCK*/\
 831         MUX_VAL(CP(JTAG_TMS),       (IEN  | PTD | DIS | M0)) /*JTAG_TMS*/\
 832         MUX_VAL(CP(JTAG_TDI),       (IEN  | PTD | DIS | M0)) /*JTAG_TDI*/\
 833         MUX_VAL(CP(JTAG_EMU0),      (IEN  | PTD | DIS | M0)) /*JTAG_EMU0*/\
 834         MUX_VAL(CP(JTAG_EMU1),      (IEN  | PTD | DIS | M0)) /*JTAG_EMU1*/\
 835         MUX_VAL(CP(ETK_CLK),        (IEN  | PTD | DIS | M4)) /*GPIO_12*/\
 836         MUX_VAL(CP(ETK_CTL),        (IEN  | PTD | DIS | M4)) /*GPIO_13*/\
 837         MUX_VAL(CP(ETK_D0),         (IEN  | PTD | DIS | M4)) /*GPIO_14*/\
 838         MUX_VAL(CP(ETK_D1),         (IEN  | PTD | DIS | M4)) /*GPIO_15*/\
 839         MUX_VAL(CP(ETK_D2),         (IEN  | PTD | DIS | M4)) /*GPIO_16*/\
 840         MUX_VAL(CP(ETK_D11),        (IEN  | PTD | DIS | M4)) /*GPIO_25*/\
 841         MUX_VAL(CP(ETK_D12),        (IEN  | PTD | DIS | M4)) /*GPIO_26*/\
 842         MUX_VAL(CP(ETK_D13),        (IEN  | PTD | DIS | M4)) /*GPIO_27*/\
 843         MUX_VAL(CP(ETK_D14),        (IEN  | PTD | DIS | M4)) /*GPIO_28*/\
 844         MUX_VAL(CP(ETK_D15),        (IEN  | PTD | DIS | M4)) /*GPIO_29 */\
 845         MUX_VAL(CP(sdrc_cke0),      (IDIS | PTU | EN  | M0)) /*sdrc_cke0 */\
 846         MUX_VAL(CP(sdrc_cke1),      (IDIS | PTD | DIS | M7)) /*sdrc_cke1 not used*/
 847
 848 /**********************************************************
 849  * Routine: set_muxconf_regs
 850  * Description: Setting up the configuration Mux registers
 851  *              specific to the hardware. Many pins need
 852  *              to be moved from protect to primary mode.
 853  *********************************************************/
 854 void set_muxconf_regs(void)
 855 {
 856         MUX_DEFAULT();
 857 }
 858
 859 /**********************************************************
 860  * Routine: nand+_init
 861  * Description: Set up nand for nand and jffs2 commands
 862  *********************************************************/
 863
 864 int nand_init(void)
 865 {
 866         /* global settings */
 867         __raw_writel(0x10, GPMC_SYSCONFIG);     /* smart idle */
 868         __raw_writel(0x0, GPMC_IRQENABLE);      /* isr's sources masked */
 869         __raw_writel(0, GPMC_TIMEOUT_CONTROL);/* timeout disable */
 870
 871         /* Set the GPMC Vals, NAND is mapped at CS0, oneNAND at CS0.
 872          *  We configure only GPMC CS0 with required values. Configiring other devices
 873          *  at other CS is done in u-boot. So we don't have to bother doing it here.
 874          */
 875         __raw_writel(0 , GPMC_CONFIG7 + GPMC_CONFIG_CS0);
 876         delay(1000);
 877
 878 #ifdef CFG_NAND_K9F1G08R0A
 879         if ((get_mem_type() == GPMC_NAND) || (get_mem_type() == MMC_NAND)) {
 880                 __raw_writel(M_NAND_GPMC_CONFIG1, GPMC_CONFIG1 + GPMC_CONFIG_CS0);
 881                 __raw_writel(M_NAND_GPMC_CONFIG2, GPMC_CONFIG2 + GPMC_CONFIG_CS0);
 882                 __raw_writel(M_NAND_GPMC_CONFIG3, GPMC_CONFIG3 + GPMC_CONFIG_CS0);
 883                 __raw_writel(M_NAND_GPMC_CONFIG4, GPMC_CONFIG4 + GPMC_CONFIG_CS0);
 884                 __raw_writel(M_NAND_GPMC_CONFIG5, GPMC_CONFIG5 + GPMC_CONFIG_CS0);
 885                 __raw_writel(M_NAND_GPMC_CONFIG6, GPMC_CONFIG6 + GPMC_CONFIG_CS0);
 886
 887                 /* Enable the GPMC Mapping */
 888                 __raw_writel((((OMAP34XX_GPMC_CS0_SIZE & 0xF)<<8) |
 889                              ((NAND_BASE_ADR>>24) & 0x3F) |
 890                              (1<<6)),  (GPMC_CONFIG7 + GPMC_CONFIG_CS0));
 891                 delay(2000);
 892
 893                 if (nand_chip()) {
 894 #ifdef CFG_PRINTF
 895                         printf("Unsupported Chip!\n");
 896 #endif
 897                         return 1;
 898                 }
 899         }
 900 #endif
 901
 902 #ifdef CFG_ONENAND
 903         if ((get_mem_type() == GPMC_ONENAND) || (get_mem_type() == MMC_ONENAND)) {
 904                 __raw_writel(ONENAND_GPMC_CONFIG1, GPMC_CONFIG1 + GPMC_CONFIG_CS0);
 905                 __raw_writel(ONENAND_GPMC_CONFIG2, GPMC_CONFIG2 + GPMC_CONFIG_CS0);
 906                 __raw_writel(ONENAND_GPMC_CONFIG3, GPMC_CONFIG3 + GPMC_CONFIG_CS0);
 907                 __raw_writel(ONENAND_GPMC_CONFIG4, GPMC_CONFIG4 + GPMC_CONFIG_CS0);
 908                 __raw_writel(ONENAND_GPMC_CONFIG5, GPMC_CONFIG5 + GPMC_CONFIG_CS0);
 909                 __raw_writel(ONENAND_GPMC_CONFIG6, GPMC_CONFIG6 + GPMC_CONFIG_CS0);
 910
 911                 /* Enable the GPMC Mapping */
 912                 __raw_writel((((OMAP34XX_GPMC_CS0_SIZE & 0xF)<<8) |
 913                              ((ONENAND_BASE>>24) & 0x3F) |
 914                              (1<<6)),  (GPMC_CONFIG7 + GPMC_CONFIG_CS0));
 915                 delay(2000);
 916
 917                 if (onenand_chip()) {
 918 #ifdef CFG_PRINTF
 919                         printf("OneNAND Unsupported !\n");
 920 #endif
 921                         return 1;
 922                 }
 923         }
 924 #endif
 925         return 0;
 926 }
 927
 928 #define DEBUG_LED1                      149     /* gpio */
 929 #define DEBUG_LED2                      150     /* gpio */
 930
 931 void blinkLEDs()
 932 {
 933         void *p;
 934
 935         /* Alternately turn the LEDs on and off */
 936         p = (unsigned long *)OMAP34XX_GPIO5_BASE;
 937         while (1) {
 938                 /* turn LED1 on and LED2 off */
 939                 *(unsigned long *)(p + 0x94) = 1 << (DEBUG_LED1 % 32);
 940                 *(unsigned long *)(p + 0x90) = 1 << (DEBUG_LED2 % 32);
 941
 942                 /* delay for a while */
 943                 delay(1000);
 944
 945                 /* turn LED1 off and LED2 on */
 946                 *(unsigned long *)(p + 0x90) = 1 << (DEBUG_LED1 % 32);
 947                 *(unsigned long *)(p + 0x94) = 1 << (DEBUG_LED2 % 32);
 948
 949                 /* delay for a while */
 950                 delay(1000);
 951         }
 952 }
 953
 954 /* optionally do something like blinking LED */
 955 void board_hang(void)
 956 {
 957         while (1)
 958                 blinkLEDs();
 959 }
 960
 961 /******************************************************************************
 962  * Dummy function to handle errors for EABI incompatibility
 963  *****************************************************************************/
 964 void raise(void)
 965 {
 966 }
 967
 968 /******************************************************************************
 969  * Dummy function to handle errors for EABI incompatibility
 970  *****************************************************************************/
 971 void abort(void)
 972 {
 973 }