board/omap3430sdp/omap3430sdp.c

   1 /*
   2  * (C) Copyright 2006
   3  * Texas Instruments, <www.ti.com>
   4  * Jian Zhang <jzhang@ti.com>
   5  * Richard Woodruff <r-woodruff2@ti.com>
   6  *
   7  * See file CREDITS for list of people who contributed to this
   8  * project.
   9  *
  10  * This program is free software; you can redistribute it and/or
  11  * modify it under the terms of the GNU General Public License as
  12  * published by the Free Software Foundation; either version 2 of
  13  * the License, or (at your option) any later version.
  14  *
  15  * This program is distributed in the hope that it will be useful,
  16  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  17  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  18  * GNU General Public License for more details.
  19  *
  20  * You should have received a copy of the GNU General Public License
  21  * along with this program; if not, write to the Free Software
  22  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  23  * MA 02111-1307 USA
  24  */
  25 #include <common.h>
  26 #include <command.h>
  27 #include <part.h>
  28 #include <fat.h>
  29 #include <asm/arch/cpu.h>
  30 #include <asm/arch/bits.h>
  31 #include <asm/arch/mux.h>
  32 #include <asm/arch/sys_proto.h>
  33 #include <asm/arch/sys_info.h>
  34 #include <asm/arch/clocks.h>
  35 #include <asm/arch/mem.h>
  36
  37 /* Used to index into DPLL parameter tables */
  38 struct dpll_param {
  39         unsigned int m;
  40         unsigned int n;
  41         unsigned int fsel;
  42         unsigned int m2;
  43 };
  44
  45 typedef struct dpll_param dpll_param;
  46
  47 #define MAX_SIL_INDEX   3
  48
  49 /* Following functions are exported from lowlevel_init.S */
  50 extern dpll_param * get_mpu_dpll_param();
  51 extern dpll_param * get_iva_dpll_param();
  52 extern dpll_param * get_core_dpll_param();
  53 extern dpll_param * get_per_dpll_param();
  54
  55 #define __raw_readl(a)    (*(volatile unsigned int *)(a))
  56 #define __raw_writel(v,a) (*(volatile unsigned int *)(a) = (v))
  57 #define __raw_readw(a)    (*(volatile unsigned short *)(a))
  58 #define __raw_writew(v,a) (*(volatile unsigned short *)(a) = (v))
  59
  60 /*******************************************************
  61  * Routine: delay
  62  * Description: spinning delay to use before udelay works
  63  ******************************************************/
  64 static inline void delay(unsigned long loops)
  65 {
  66         __asm__ volatile ("1:\n" "subs %0, %1, #1\n"
  67                           "bne 1b":"=r" (loops):"0"(loops));
  68 }
  69
  70 /*****************************************
  71  * Routine: board_init
  72  * Description: Early hardware init.
  73  *****************************************/
  74 int board_init (void)
  75 {
  76         return 0;
  77 }
  78
  79 /******************************************
  80  * cpu_is_3410(void) - returns true for 3410
  81  ******************************************/
  82 u32 cpu_is_3410(void)
  83 {
  84         int status;
  85         if(get_cpu_rev() < CPU_3430_ES2) {
  86                 return 0;
  87         } else {
  88                 /* read scalability status and return 1 for 3410*/
  89                 status = __raw_readl(CONTROL_SCALABLE_OMAP_STATUS);
  90                 /* Check whether MPU frequency is set to 266 MHz which
  91                  * is nominal for 3410. If yes return true else false
  92                  */
  93                 if (((status >> 8) & 0x3) == 0x2)
  94                         return 1;
  95                 else
  96                         return 0;
  97         }
  98 }
  99
 100 /*****************************************************************
 101  * sr32 - clear & set a value in a bit range for a 32 bit address
 102  *****************************************************************/
 103 void sr32(u32 addr, u32 start_bit, u32 num_bits, u32 value)
 104 {
 105         u32 tmp, msk = 0;
 106         msk = 1 << num_bits;
 107         --msk;
 108         tmp = __raw_readl(addr) & ~(msk << start_bit);
 109         tmp |=  value << start_bit;
 110         __raw_writel(tmp, addr);
 111 }
 112
 113 /*********************************************************************
 114  * wait_on_value() - common routine to allow waiting for changes in
 115  *   volatile regs.
 116  *********************************************************************/
 117 u32 wait_on_value(u32 read_bit_mask, u32 match_value, u32 read_addr, u32 bound)
 118 {
 119         u32 i = 0, val;
 120         do {
 121                 ++i;
 122                 val = __raw_readl(read_addr) & read_bit_mask;
 123                 if (val == match_value)
 124                         return (1);
 125                 if (i == bound)
 126                         return (0);
 127         } while (1);
 128 }
 129
 130 #ifdef CFG_3430SDRAM_DDR
 131 /*********************************************************************
 132  * config_3430sdram_ddr() - Init DDR on 3430SDP dev board.
 133  *********************************************************************/
 134 void config_3430sdram_ddr(void)
 135 {
 136         /* reset sdrc controller */
 137         __raw_writel(SOFTRESET, SDRC_SYSCONFIG);
 138         wait_on_value(BIT0, BIT0, SDRC_STATUS, 12000000);
 139         __raw_writel(0, SDRC_SYSCONFIG);
 140
 141         /* setup sdrc to ball mux */
 142         __raw_writel(SDP_SDRC_SHARING, SDRC_SHARING);
 143
 144         /* set mdcfg */
 145         __raw_writel(SDP_SDRC_MDCFG_0_DDR, SDRC_MCFG_0);
 146
 147         /* set timing */
 148         __raw_writel(SDP_SDRC_ACTIM_CTRLA_0, SDRC_ACTIM_CTRLA_0);
 149         __raw_writel(SDP_SDRC_ACTIM_CTRLB_0, SDRC_ACTIM_CTRLB_0);
 150         __raw_writel(SDP_SDRC_RFR_CTRL, SDRC_RFR_CTRL);
 151
 152         /* init sequence for mDDR/mSDR using manual commands (DDR is different) */
 153         __raw_writel(CMD_NOP, SDRC_MANUAL_0);
 154         delay(5000);
 155         __raw_writel(CMD_PRECHARGE, SDRC_MANUAL_0);
 156         __raw_writel(CMD_AUTOREFRESH, SDRC_MANUAL_0);
 157         __raw_writel(CMD_AUTOREFRESH, SDRC_MANUAL_0);
 158
 159         /* set mr0 */
 160         __raw_writel(SDP_SDRC_MR_0_DDR, SDRC_MR_0);
 161
 162         /* set up dll */
 163         __raw_writel(SDP_SDRC_DLLAB_CTRL, SDRC_DLLA_CTRL);
 164         delay(0x2000);  /* give time to lock */
 165
 166 }
 167 #endif // CFG_3430SDRAM_DDR
 168
 169 /*************************************************************
 170  * get_sys_clk_speed - determine reference oscillator speed
 171  *  based on known 32kHz clock and gptimer.
 172  *************************************************************/
 173 u32 get_osc_clk_speed(void)
 174 {
 175         u32 start, cstart, cend, cdiff, val;
 176
 177         val = __raw_readl(PRM_CLKSRC_CTRL);
 178         /* If SYS_CLK is being divided by 2, remove for now */
 179         val = (val & (~BIT7)) | BIT6;
 180         __raw_writel(val, PRM_CLKSRC_CTRL);
 181
 182         /* enable timer2 */
 183         val = __raw_readl(CM_CLKSEL_WKUP) | BIT0;
 184         __raw_writel(val, CM_CLKSEL_WKUP);      /* select sys_clk for GPT1 */
 185
 186         /* Enable I and F Clocks for GPT1 */
 187         val = __raw_readl(CM_ICLKEN_WKUP) | BIT0 | BIT2;
 188         __raw_writel(val, CM_ICLKEN_WKUP);
 189         val = __raw_readl(CM_FCLKEN_WKUP) | BIT0;
 190         __raw_writel(val, CM_FCLKEN_WKUP);
 191
 192         __raw_writel(0, OMAP34XX_GPT1 + TLDR);  /* start counting at 0 */
 193         __raw_writel(GPT_EN, OMAP34XX_GPT1 + TCLR);     /* enable clock */
 194         /* enable 32kHz source *//* enabled out of reset */
 195         /* determine sys_clk via gauging */
 196
 197         start = 20 + __raw_readl(S32K_CR);      /* start time in 20 cycles */
 198         while (__raw_readl(S32K_CR) < start);   /* dead loop till start time */
 199         cstart = __raw_readl(OMAP34XX_GPT1 + TCRR);     /* get start sys_clk count */
 200         while (__raw_readl(S32K_CR) < (start + 20));    /* wait for 40 cycles */
 201         cend = __raw_readl(OMAP34XX_GPT1 + TCRR);       /* get end sys_clk count */
 202         cdiff = cend - cstart;                          /* get elapsed ticks */
 203
 204         /* based on number of ticks assign speed */
 205         if (cdiff > 19000)
 206                 return (S38_4M);
 207         else if (cdiff > 15200)
 208                 return (S26M);
 209         else if (cdiff > 13000)
 210                 return (S24M);
 211         else if (cdiff > 9000)
 212                 return (S19_2M);
 213         else if (cdiff > 7600)
 214                 return (S13M);
 215         else
 216                 return (S12M);
 217 }
 218
 219 /******************************************************************************
 220  * get_sys_clkin_sel() - returns the sys_clkin_sel field value based on
 221  *   -- input oscillator clock frequency.
 222  *
 223  *****************************************************************************/
 224 void get_sys_clkin_sel(u32 osc_clk, u32 *sys_clkin_sel)
 225 {
 226         if(osc_clk == S38_4M)
 227                 *sys_clkin_sel=  4;
 228         else if(osc_clk == S26M)
 229                 *sys_clkin_sel = 3;
 230         else if(osc_clk == S19_2M)
 231                 *sys_clkin_sel = 2;
 232         else if(osc_clk == S13M)
 233                 *sys_clkin_sel = 1;
 234         else if(osc_clk == S12M)
 235                 *sys_clkin_sel = 0;
 236 }
 237
 238 /******************************************************************************
 239  * prcm_init() - inits clocks for PRCM as defined in clocks.h
 240  *   -- called from SRAM, or Flash (using temp SRAM stack).
 241  *****************************************************************************/
 242 void prcm_init(void)
 243 {
 244         u32 osc_clk=0, sys_clkin_sel;
 245         dpll_param *dpll_param_p;
 246         u32 clk_index, sil_index;
 247
 248         /* Gauge the input clock speed and find out the sys_clkin_sel
 249          * value corresponding to the input clock.
 250          */
 251         osc_clk = get_osc_clk_speed();
 252         get_sys_clkin_sel(osc_clk, &sys_clkin_sel);
 253
 254         sr32(PRM_CLKSEL, 0, 3, sys_clkin_sel); /* set input crystal speed */
 255
 256         /* If the input clock is greater than 19.2M always divide/2 */
 257         if(sys_clkin_sel > 2) {
 258                 sr32(PRM_CLKSRC_CTRL, 6, 2, 2);/* input clock divider */
 259                 clk_index = sys_clkin_sel/2;
 260         } else {
 261                 sr32(PRM_CLKSRC_CTRL, 6, 2, 1);/* input clock divider */
 262                 clk_index = sys_clkin_sel;
 263         }
 264
 265         /* The DPLL tables are defined according to sysclk value and
 266          * silicon revision. The clk_index value will be used to get
 267          * the values for that input sysclk from the DPLL param table
 268          * and sil_index will get the values for that SysClk for the
 269          * appropriate silicon rev.
 270          */
 271         if(cpu_is_3410())
 272                 sil_index = 2;
 273         else {
 274                 if(get_cpu_rev() == CPU_3430_ES1)
 275                         sil_index = 0;
 276                 else if(get_cpu_rev() == CPU_3430_ES2)
 277                         sil_index = 1;
 278         }
 279
 280         /* Unlock MPU DPLL (slows things down, and needed later) */
 281         sr32(CM_CLKEN_PLL_MPU, 0, 3, PLL_LOW_POWER_BYPASS);
 282         wait_on_value(BIT0, 0, CM_IDLEST_PLL_MPU, LDELAY);
 283
 284         /* Getting the base address of Core DPLL param table*/
 285         dpll_param_p = (dpll_param *)get_core_dpll_param();
 286         /* Moving it to the right sysclk and ES rev base */
 287         dpll_param_p = dpll_param_p + MAX_SIL_INDEX*clk_index + sil_index;
 288         /* CORE DPLL */
 289         /* sr32(CM_CLKSEL2_EMU) set override to work when asleep */
 290         sr32(CM_CLKEN_PLL, 0, 3, PLL_FAST_RELOCK_BYPASS);
 291         wait_on_value(BIT0, 0, CM_IDLEST_CKGEN, LDELAY);
 292         sr32(CM_CLKSEL1_EMU, 16, 5, CORE_M3X2); /* m3x2 */
 293         sr32(CM_CLKSEL1_PLL, 27, 2, dpll_param_p->m2);  /* Set M2 */
 294         sr32(CM_CLKSEL1_PLL, 16, 11, dpll_param_p->m);  /* Set M */
 295         sr32(CM_CLKSEL1_PLL, 8, 7, dpll_param_p->n);    /* Set N */
 296         sr32(CM_CLKSEL1_PLL, 6, 1, 0);                  /* 96M Src */
 297         sr32(CM_CLKSEL_CORE, 8, 4, CORE_SSI_DIV);       /* ssi */
 298         sr32(CM_CLKSEL_CORE, 4, 2, CORE_FUSB_DIV);      /* fsusb */
 299         sr32(CM_CLKSEL_CORE, 2, 2, CORE_L4_DIV);        /* l4 */
 300         sr32(CM_CLKSEL_CORE, 0, 2, CORE_L3_DIV);        /* l3 */
 301         sr32(CM_CLKSEL_GFX, 0, 3, GFX_DIV);             /* gfx */
 302         sr32(CM_CLKSEL_WKUP, 1, 2, WKUP_RSM);           /* reset mgr */
 303         sr32(CM_CLKEN_PLL, 4, 4, dpll_param_p->fsel);   /* FREQSEL */
 304         sr32(CM_CLKEN_PLL, 0, 3, PLL_LOCK);             /* lock mode */
 305         wait_on_value(BIT0, 1, CM_IDLEST_CKGEN, LDELAY);
 306
 307         /* Getting the base address to PER  DPLL param table*/
 308         dpll_param_p = (dpll_param *)get_per_dpll_param();
 309         /* Moving it to the right sysclk base */
 310         dpll_param_p = dpll_param_p + clk_index;
 311         /* PER DPLL */
 312         sr32(CM_CLKEN_PLL, 16, 3, PLL_STOP);
 313         wait_on_value(BIT1, 0, CM_IDLEST_CKGEN, LDELAY);
 314         sr32(CM_CLKSEL1_EMU, 24, 5, PER_M6X2);  /* set M6 */
 315         sr32(CM_CLKSEL_CAM, 0, 5, PER_M5X2);    /* set M5 */
 316         sr32(CM_CLKSEL_DSS, 0, 5, PER_M4X2);    /* set M4 */
 317         sr32(CM_CLKSEL_DSS, 8, 5, PER_M3X2);    /* set M3 */
 318         sr32(CM_CLKSEL3_PLL, 0, 5, dpll_param_p->m2);   /* set M2 */
 319         sr32(CM_CLKSEL2_PLL, 8, 11, dpll_param_p->m);   /* set m */
 320         sr32(CM_CLKSEL2_PLL, 0, 7, dpll_param_p->n);    /* set n */
 321         sr32(CM_CLKEN_PLL, 20, 4, dpll_param_p->fsel);/* FREQSEL */
 322         sr32(CM_CLKEN_PLL, 16, 3, PLL_LOCK);    /* lock mode */
 323         wait_on_value(BIT1, 2, CM_IDLEST_CKGEN, LDELAY);
 324
 325         /* Getting the base address to MPU DPLL param table*/
 326         dpll_param_p = (dpll_param *)get_mpu_dpll_param();
 327         /* Moving it to the right sysclk and ES rev base */
 328         dpll_param_p = dpll_param_p + MAX_SIL_INDEX*clk_index + sil_index;
 329         /* MPU DPLL (unlocked already) */
 330         sr32(CM_CLKSEL2_PLL_MPU, 0, 5, dpll_param_p->m2);       /* Set M2 */
 331         sr32(CM_CLKSEL1_PLL_MPU, 8, 11, dpll_param_p->m);       /* Set M */
 332         sr32(CM_CLKSEL1_PLL_MPU, 0, 7, dpll_param_p->n);        /* Set N */
 333         sr32(CM_CLKEN_PLL_MPU, 4, 4, dpll_param_p->fsel);       /* FREQSEL */
 334         sr32(CM_CLKEN_PLL_MPU, 0, 3, PLL_LOCK); /* lock mode */
 335         wait_on_value(BIT0, 1, CM_IDLEST_PLL_MPU, LDELAY);
 336
 337         /* Getting the base address to IVA DPLL param table*/
 338         dpll_param_p = (dpll_param *)get_iva_dpll_param();
 339         /* Moving it to the right sysclk and ES rev base */
 340         dpll_param_p = dpll_param_p + MAX_SIL_INDEX*clk_index + sil_index;
 341         /* IVA DPLL (set to 12*20=240MHz) */
 342         sr32(CM_CLKEN_PLL_IVA2, 0, 3, PLL_STOP);
 343         wait_on_value(BIT0, 0, CM_IDLEST_PLL_IVA2, LDELAY);
 344         sr32(CM_CLKSEL2_PLL_IVA2, 0, 5, dpll_param_p->m2);      /* set M2 */
 345         sr32(CM_CLKSEL1_PLL_IVA2, 8, 11, dpll_param_p->m);      /* set M */
 346         sr32(CM_CLKSEL1_PLL_IVA2, 0, 7, dpll_param_p->n);       /* set N */
 347         sr32(CM_CLKEN_PLL_IVA2, 4, 4, dpll_param_p->fsel);      /* FREQSEL */
 348         sr32(CM_CLKEN_PLL_IVA2, 0, 3, PLL_LOCK);        /* lock mode */
 349         wait_on_value(BIT0, 1, CM_IDLEST_PLL_IVA2, LDELAY);
 350
 351         /* Set up GPTimers to sys_clk source only */
 352         sr32(CM_CLKSEL_PER, 0, 8, 0xff);
 353         sr32(CM_CLKSEL_WKUP, 0, 1, 1);
 354
 355         delay(5000);
 356 }
 357
 358 /*****************************************
 359  * Routine: secure_unlock
 360  * Description: Setup security registers for access
 361  * (GP Device only)
 362  *****************************************/
 363 void secure_unlock(void)
 364 {
 365         /* Permission values for registers -Full fledged permissions to all */
 366         #define UNLOCK_1 0xFFFFFFFF
 367         #define UNLOCK_2 0x00000000
 368         #define UNLOCK_3 0x0000FFFF
 369         /* Protection Module Register Target APE (PM_RT)*/
 370         __raw_writel(UNLOCK_1, RT_REQ_INFO_PERMISSION_1);
 371         __raw_writel(UNLOCK_1, RT_READ_PERMISSION_0);
 372         __raw_writel(UNLOCK_1, RT_WRITE_PERMISSION_0);
 373         __raw_writel(UNLOCK_2, RT_ADDR_MATCH_1);
 374
 375         __raw_writel(UNLOCK_3, GPMC_REQ_INFO_PERMISSION_0);
 376         __raw_writel(UNLOCK_3, GPMC_READ_PERMISSION_0);
 377         __raw_writel(UNLOCK_3, GPMC_WRITE_PERMISSION_0);
 378
 379         __raw_writel(UNLOCK_3, OCM_REQ_INFO_PERMISSION_0);
 380         __raw_writel(UNLOCK_3, OCM_READ_PERMISSION_0);
 381         __raw_writel(UNLOCK_3, OCM_WRITE_PERMISSION_0);
 382         __raw_writel(UNLOCK_2, OCM_ADDR_MATCH_2);
 383
 384         /* IVA Changes */
 385         __raw_writel(UNLOCK_3, IVA2_REQ_INFO_PERMISSION_0);
 386         __raw_writel(UNLOCK_3, IVA2_READ_PERMISSION_0);
 387         __raw_writel(UNLOCK_3, IVA2_WRITE_PERMISSION_0);
 388
 389         __raw_writel(UNLOCK_1, SMS_RG_ATT0); /* SDRC region 0 public */
 390 }
 391
 392 /**********************************************************
 393  * Routine: try_unlock_sram()
 394  * Description: If chip is GP type, unlock the SRAM for
 395  *  general use.
 396  ***********************************************************/
 397 void try_unlock_memory(void)
 398 {
 399         int mode;
 400
 401         /* if GP device unlock device SRAM for general use */
 402         /* secure code breaks for Secure/Emulation device - HS/E/T*/
 403         mode = get_device_type();
 404         if (mode == GP_DEVICE) {
 405                 secure_unlock();
 406         }
 407         return;
 408 }
 409
 410 /**********************************************************
 411  * Routine: s_init
 412  * Description: Does early system init of muxing and clocks.
 413  * - Called at time when only stack is available.
 414  **********************************************************/
 415
 416 void s_init(void)
 417 {
 418         watchdog_init();
 419 #ifdef CONFIG_3430_AS_3410
 420         /* setup the scalability control register for
 421          * 3430 to work in 3410 mode
 422          */
 423         __raw_writel(0x5ABF,CONTROL_SCALABLE_OMAP_OCP);
 424 #endif
 425         try_unlock_memory();
 426         set_muxconf_regs();
 427         delay(100);
 428         prcm_init();
 429         per_clocks_enable();
 430         config_3430sdram_ddr();
 431 }
 432
 433 /*******************************************************
 434  * Routine: misc_init_r
 435  * Description: Init ethernet (done here so udelay works)
 436  ********************************************************/
 437 int misc_init_r (void)
 438 {
 439         return(0);
 440 }
 441
 442 /******************************************************
 443  * Routine: wait_for_command_complete
 444  * Description: Wait for posting to finish on watchdog
 445  ******************************************************/
 446 void wait_for_command_complete(unsigned int wd_base)
 447 {
 448         int pending = 1;
 449         do {
 450                 pending = __raw_readl(wd_base + WWPS);
 451         } while (pending);
 452 }
 453
 454 /****************************************
 455  * Routine: watchdog_init
 456  * Description: Shut down watch dogs
 457  *****************************************/
 458 void watchdog_init(void)
 459 {
 460         /* There are 3 watch dogs WD1=Secure, WD2=MPU, WD3=IVA. WD1 is
 461          * either taken care of by ROM (HS/EMU) or not accessible (GP).
 462          * We need to take care of WD2-MPU or take a PRCM reset.  WD3
 463          * should not be running and does not generate a PRCM reset.
 464          */
 465         sr32(CM_FCLKEN_WKUP, 5, 1, 1);
 466         sr32(CM_ICLKEN_WKUP, 5, 1, 1);
 467         wait_on_value(BIT5, 0x20, CM_IDLEST_WKUP, 5); /* some issue here */
 468
 469         __raw_writel(WD_UNLOCK1, WD2_BASE + WSPR);
 470         wait_for_command_complete(WD2_BASE);
 471         __raw_writel(WD_UNLOCK2, WD2_BASE + WSPR);
 472 }
 473
 474 /**********************************************
 475  * Routine: dram_init
 476  * Description: sets uboots idea of sdram size
 477  **********************************************/
 478 int dram_init (void)
 479 {
 480         return 0;
 481 }
 482
 483 /*****************************************************************
 484  * Routine: peripheral_enable
 485  * Description: Enable the clks & power for perifs (GPT2, UART1,...)
 486  ******************************************************************/
 487 void per_clocks_enable(void)
 488 {
 489         /* Enable GP2 timer. */
 490         sr32(CM_CLKSEL_PER, 0, 1, 0x1); /* GPT2 = sys clk */
 491         sr32(CM_ICLKEN_PER, 3, 1, 0x1); /* ICKen GPT2 */
 492         sr32(CM_FCLKEN_PER, 3, 1, 0x1); /* FCKen GPT2 */
 493
 494 #ifdef CFG_NS16550
 495         /* Enable UART1 clocks */
 496         sr32(CM_FCLKEN1_CORE, 13, 1, 0x1);
 497         sr32(CM_ICLKEN1_CORE, 13, 1, 0x1);
 498 #endif
 499         delay(1000);
 500 }
 501
 502 /* Set MUX for UART, GPMC, SDRC, GPIO */
 503
 504 #define         MUX_VAL(OFFSET,VALUE)\
 505                 __raw_writew((VALUE), OMAP34XX_CTRL_BASE + (OFFSET));
 506
 507 #define         CP(x)   (CONTROL_PADCONF_##x)
 508 /*
 509  * IEN  - Input Enable
 510  * IDIS - Input Disable
 511  * PTD  - Pull type Down
 512  * PTU  - Pull type Up
 513  * DIS  - Pull type selection is inactive
 514  * EN   - Pull type selection is active
 515  * M0   - Mode 0
 516  * The commented string gives the final mux configuration for that pin
 517  */
 518 #define MUX_DEFAULT()\
 519         MUX_VAL(CP(SDRC_D0),        (IEN  | PTD | DIS | M0)) /*SDRC_D0*/\
 520         MUX_VAL(CP(SDRC_D1),        (IEN  | PTD | DIS | M0)) /*SDRC_D1*/\
 521         MUX_VAL(CP(SDRC_D2),        (IEN  | PTD | DIS | M0)) /*SDRC_D2*/\
 522         MUX_VAL(CP(SDRC_D3),        (IEN  | PTD | DIS | M0)) /*SDRC_D3*/\
 523         MUX_VAL(CP(SDRC_D4),        (IEN  | PTD | DIS | M0)) /*SDRC_D4*/\
 524         MUX_VAL(CP(SDRC_D5),        (IEN  | PTD | DIS | M0)) /*SDRC_D5*/\
 525         MUX_VAL(CP(SDRC_D6),        (IEN  | PTD | DIS | M0)) /*SDRC_D6*/\
 526         MUX_VAL(CP(SDRC_D7),        (IEN  | PTD | DIS | M0)) /*SDRC_D7*/\
 527         MUX_VAL(CP(SDRC_D8),        (IEN  | PTD | DIS | M0)) /*SDRC_D8*/\
 528         MUX_VAL(CP(SDRC_D9),        (IEN  | PTD | DIS | M0)) /*SDRC_D9*/\
 529         MUX_VAL(CP(SDRC_D10),       (IEN  | PTD | DIS | M0)) /*SDRC_D10*/\
 530         MUX_VAL(CP(SDRC_D11),       (IEN  | PTD | DIS | M0)) /*SDRC_D11*/\
 531         MUX_VAL(CP(SDRC_D12),       (IEN  | PTD | DIS | M0)) /*SDRC_D12*/\
 532         MUX_VAL(CP(SDRC_D13),       (IEN  | PTD | DIS | M0)) /*SDRC_D13*/\
 533         MUX_VAL(CP(SDRC_D14),       (IEN  | PTD | DIS | M0)) /*SDRC_D14*/\
 534         MUX_VAL(CP(SDRC_D15),       (IEN  | PTD | DIS | M0)) /*SDRC_D15*/\
 535         MUX_VAL(CP(SDRC_D16),       (IEN  | PTD | DIS | M0)) /*SDRC_D16*/\
 536         MUX_VAL(CP(SDRC_D17),       (IEN  | PTD | DIS | M0)) /*SDRC_D17*/\
 537         MUX_VAL(CP(SDRC_D18),       (IEN  | PTD | DIS | M0)) /*SDRC_D18*/\
 538         MUX_VAL(CP(SDRC_D19),       (IEN  | PTD | DIS | M0)) /*SDRC_D19*/\
 539         MUX_VAL(CP(SDRC_D20),       (IEN  | PTD | DIS | M0)) /*SDRC_D20*/\
 540         MUX_VAL(CP(SDRC_D21),       (IEN  | PTD | DIS | M0)) /*SDRC_D21*/\
 541         MUX_VAL(CP(SDRC_D22),       (IEN  | PTD | DIS | M0)) /*SDRC_D22*/\
 542         MUX_VAL(CP(SDRC_D23),       (IEN  | PTD | DIS | M0)) /*SDRC_D23*/\
 543         MUX_VAL(CP(SDRC_D24),       (IEN  | PTD | DIS | M0)) /*SDRC_D24*/\
 544         MUX_VAL(CP(SDRC_D25),       (IEN  | PTD | DIS | M0)) /*SDRC_D25*/\
 545         MUX_VAL(CP(SDRC_D26),       (IEN  | PTD | DIS | M0)) /*SDRC_D26*/\
 546         MUX_VAL(CP(SDRC_D27),       (IEN  | PTD | DIS | M0)) /*SDRC_D27*/\
 547         MUX_VAL(CP(SDRC_D28),       (IEN  | PTD | DIS | M0)) /*SDRC_D28*/\
 548         MUX_VAL(CP(SDRC_D29),       (IEN  | PTD | DIS | M0)) /*SDRC_D29*/\
 549         MUX_VAL(CP(SDRC_D30),       (IEN  | PTD | DIS | M0)) /*SDRC_D30*/\
 550         MUX_VAL(CP(SDRC_D31),       (IEN  | PTD | DIS | M0)) /*SDRC_D31*/\
 551         MUX_VAL(CP(SDRC_CLK),       (IEN  | PTD | DIS | M0)) /*SDRC_CLK*/\
 552         MUX_VAL(CP(SDRC_DQS0),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS0*/\
 553         MUX_VAL(CP(SDRC_DQS1),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS1*/\
 554         MUX_VAL(CP(SDRC_DQS2),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS2*/\
 555         MUX_VAL(CP(SDRC_DQS3),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS3*/\
 556         MUX_VAL(CP(GPMC_A1),        (IDIS | PTD | DIS | M0)) /*GPMC_A1*/\
 557         MUX_VAL(CP(GPMC_A2),        (IDIS | PTD | DIS | M0)) /*GPMC_A2*/\
 558         MUX_VAL(CP(GPMC_A3),        (IDIS | PTD | DIS | M0)) /*GPMC_A3*/\
 559         MUX_VAL(CP(GPMC_A4),        (IDIS | PTD | DIS | M0)) /*GPMC_A4*/\
 560         MUX_VAL(CP(GPMC_A5),        (IDIS | PTD | DIS | M0)) /*GPMC_A5*/\
 561         MUX_VAL(CP(GPMC_A6),        (IDIS | PTD | DIS | M0)) /*GPMC_A6*/\
 562         MUX_VAL(CP(GPMC_A7),        (IDIS | PTD | DIS | M0)) /*GPMC_A7*/\
 563         MUX_VAL(CP(GPMC_A8),        (IDIS | PTD | DIS | M0)) /*GPMC_A8*/\
 564         MUX_VAL(CP(GPMC_A9),        (IDIS | PTD | DIS | M0)) /*GPMC_A9*/\
 565         MUX_VAL(CP(GPMC_A10),       (IDIS | PTD | DIS | M0)) /*GPMC_A10*/\
 566         MUX_VAL(CP(GPMC_D0),        (IEN  | PTD | DIS | M0)) /*GPMC_D0*/\
 567         MUX_VAL(CP(GPMC_D1),        (IEN  | PTD | DIS | M0)) /*GPMC_D1*/\
 568         MUX_VAL(CP(GPMC_D2),        (IEN  | PTD | DIS | M0)) /*GPMC_D2*/\
 569         MUX_VAL(CP(GPMC_D3),        (IEN  | PTD | DIS | M0)) /*GPMC_D3*/\
 570         MUX_VAL(CP(GPMC_D4),        (IEN  | PTD | DIS | M0)) /*GPMC_D4*/\
 571         MUX_VAL(CP(GPMC_D5),        (IEN  | PTD | DIS | M0)) /*GPMC_D5*/\
 572         MUX_VAL(CP(GPMC_D6),        (IEN  | PTD | DIS | M0)) /*GPMC_D6*/\
 573         MUX_VAL(CP(GPMC_D7),        (IEN  | PTD | DIS | M0)) /*GPMC_D7*/\
 574         MUX_VAL(CP(GPMC_D8),        (IEN  | PTD | DIS | M0)) /*GPMC_D8*/\
 575         MUX_VAL(CP(GPMC_D9),        (IEN  | PTD | DIS | M0)) /*GPMC_D9*/\
 576         MUX_VAL(CP(GPMC_D10),       (IEN  | PTD | DIS | M0)) /*GPMC_D10*/\
 577         MUX_VAL(CP(GPMC_D11),       (IEN  | PTD | DIS | M0)) /*GPMC_D11*/\
 578         MUX_VAL(CP(GPMC_D12),       (IEN  | PTD | DIS | M0)) /*GPMC_D12*/\
 579         MUX_VAL(CP(GPMC_D13),       (IEN  | PTD | DIS | M0)) /*GPMC_D13*/\
 580         MUX_VAL(CP(GPMC_D14),       (IEN  | PTD | DIS | M0)) /*GPMC_D14*/\
 581         MUX_VAL(CP(GPMC_D15),       (IEN  | PTD | DIS | M0)) /*GPMC_D15*/\
 582         MUX_VAL(CP(GPMC_nCS0),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS0*/\
 583         MUX_VAL(CP(GPMC_nCS1),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS1*/\
 584         MUX_VAL(CP(GPMC_nCS2),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS2*/\
 585         MUX_VAL(CP(GPMC_nCS3),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS3*/\
 586         MUX_VAL(CP(GPMC_nCS4),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS4*/\
 587         MUX_VAL(CP(GPMC_nCS5),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS5*/\
 588         MUX_VAL(CP(GPMC_nCS6),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS6*/\
 589         MUX_VAL(CP(GPMC_nCS7),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS7*/\
 590         MUX_VAL(CP(GPMC_CLK),       (IDIS | PTD | DIS | M0)) /*GPMC_CLK*/\
 591         MUX_VAL(CP(GPMC_nADV_ALE),  (IDIS | PTD | DIS | M0)) /*GPMC_nADV_ALE*/\
 592         MUX_VAL(CP(GPMC_nOE),       (IDIS | PTD | DIS | M0)) /*GPMC_nOE*/\
 593         MUX_VAL(CP(GPMC_nWE),       (IDIS | PTD | DIS | M0)) /*GPMC_nWE*/\
 594         MUX_VAL(CP(GPMC_nBE0_CLE),  (IDIS | PTD | DIS | M0)) /*GPMC_nBE0_CLE*/\
 595         MUX_VAL(CP(GPMC_nBE1),      (IDIS | PTD | DIS | M4)) /*GPIO_61*/\
 596         MUX_VAL(CP(GPMC_nWP),       (IEN  | PTD | DIS | M0)) /*GPMC_nWP*/\
 597         MUX_VAL(CP(GPMC_WAIT0),     (IEN  | PTU | EN  | M0)) /*GPMC_WAIT0*/\
 598         MUX_VAL(CP(GPMC_WAIT1),     (IEN  | PTU | EN  | M0)) /*GPMC_WAIT1*/\
 599         MUX_VAL(CP(GPMC_WAIT2),     (IEN  | PTU | EN  | M4)) /*GPIO_64*/\
 600         MUX_VAL(CP(GPMC_WAIT3),     (IEN  | PTU | EN  | M4)) /*GPIO_65*/\
 601         MUX_VAL(CP(DSS_DATA18),     (IEN  | PTD | DIS | M4)) /*GPIO_88*/\
 602         MUX_VAL(CP(DSS_DATA19),     (IEN  | PTD | DIS | M4)) /*GPIO_89*/\
 603         MUX_VAL(CP(DSS_DATA20),     (IEN  | PTD | DIS | M4)) /*GPIO_90*/\
 604         MUX_VAL(CP(DSS_DATA21),     (IEN  | PTD | DIS | M4)) /*GPIO_91*/\
 605         MUX_VAL(CP(CAM_WEN),        (IEN  | PTD | DIS | M4)) /*GPIO_167*/\
 606         MUX_VAL(CP(UART1_TX),       (IDIS | PTD | DIS | M0)) /*UART1_TX*/\
 607         MUX_VAL(CP(UART1_RTS),      (IDIS | PTD | DIS | M0)) /*UART1_RTS*/\
 608         MUX_VAL(CP(UART1_CTS),      (IEN | PTU | DIS | M0)) /*UART1_CTS*/\
 609         MUX_VAL(CP(UART1_RX),       (IEN | PTD | DIS | M0)) /*UART1_RX*/\
 610         MUX_VAL(CP(McBSP1_DX),      (IEN  | PTD | DIS | M4)) /*GPIO_158*/\
 611         MUX_VAL(CP(SYS_32K),        (IEN  | PTD | DIS | M0)) /*SYS_32K*/\
 612         MUX_VAL(CP(SYS_BOOT0),      (IEN  | PTD | DIS | M4)) /*GPIO_2 */\
 613         MUX_VAL(CP(SYS_BOOT1),      (IEN  | PTD | DIS | M4)) /*GPIO_3 */\
 614         MUX_VAL(CP(SYS_BOOT2),      (IEN  | PTD | DIS | M4)) /*GPIO_4 */\
 615         MUX_VAL(CP(SYS_BOOT3),      (IEN  | PTD | DIS | M4)) /*GPIO_5 */\
 616         MUX_VAL(CP(SYS_BOOT4),      (IEN  | PTD | DIS | M4)) /*GPIO_6 */\
 617         MUX_VAL(CP(SYS_BOOT5),      (IEN  | PTD | DIS | M4)) /*GPIO_7 */\
 618         MUX_VAL(CP(SYS_BOOT6),      (IEN  | PTD | DIS | M4)) /*GPIO_8 */\
 619         MUX_VAL(CP(SYS_CLKOUT2),    (IEN  | PTU | EN  | M4)) /*GPIO_186*/\
 620         MUX_VAL(CP(JTAG_nTRST),     (IEN  | PTD | DIS | M0)) /*JTAG_nTRST*/\
 621         MUX_VAL(CP(JTAG_TCK),       (IEN  | PTD | DIS | M0)) /*JTAG_TCK*/\
 622         MUX_VAL(CP(JTAG_TMS),       (IEN  | PTD | DIS | M0)) /*JTAG_TMS*/\
 623         MUX_VAL(CP(JTAG_TDI),       (IEN  | PTD | DIS | M0)) /*JTAG_TDI*/\
 624         MUX_VAL(CP(JTAG_EMU0),      (IEN  | PTD | DIS | M0)) /*JTAG_EMU0*/\
 625         MUX_VAL(CP(JTAG_EMU1),      (IEN  | PTD | DIS | M0)) /*JTAG_EMU1*/\
 626         MUX_VAL(CP(ETK_CLK),        (IEN  | PTD | DIS | M4)) /*GPIO_12*/\
 627         MUX_VAL(CP(ETK_CTL),        (IEN  | PTD | DIS | M4)) /*GPIO_13*/\
 628         MUX_VAL(CP(ETK_D0 ),        (IEN  | PTD | DIS | M4)) /*GPIO_14*/\
 629         MUX_VAL(CP(ETK_D1 ),        (IEN  | PTD | DIS | M4)) /*GPIO_15*/\
 630         MUX_VAL(CP(ETK_D2 ),        (IEN  | PTD | DIS | M4)) /*GPIO_16*/\
 631         MUX_VAL(CP(ETK_D10),        (IEN  | PTD | DIS | M4)) /*GPIO_24*/\
 632         MUX_VAL(CP(ETK_D11),        (IEN  | PTD | DIS | M4)) /*GPIO_25*/\
 633         MUX_VAL(CP(ETK_D12),        (IEN  | PTD | DIS | M4)) /*GPIO_26*/\
 634         MUX_VAL(CP(ETK_D13),        (IEN  | PTD | DIS | M4)) /*GPIO_27*/\
 635         MUX_VAL(CP(ETK_D14),        (IEN  | PTD | DIS | M4)) /*GPIO_28*/\
 636         MUX_VAL(CP(ETK_D15),        (IEN  | PTD | DIS | M4)) /*GPIO_29*/
 637
 638 /**********************************************************
 639  * Routine: set_muxconf_regs
 640  * Description: Setting up the configuration Mux registers
 641  *              specific to the hardware. Many pins need
 642  *              to be moved from protect to primary mode.
 643  *********************************************************/
 644 void set_muxconf_regs(void)
 645 {
 646         MUX_DEFAULT();
 647 }
 648
 649 /**********************************************************
 650  * Routine: nand+_init
 651  * Description: Set up nand for nand and jffs2 commands
 652  *********************************************************/
 653 int nand_init(void)
 654 {
 655         /* global settings */
 656         __raw_writel(0x10, GPMC_SYSCONFIG);     /* smart idle */
 657         __raw_writel(0x0, GPMC_IRQENABLE);      /* isr's sources masked */
 658         __raw_writel(0, GPMC_TIMEOUT_CONTROL);/* timeout disable */
 659 #ifdef CFG_NAND
 660         __raw_writel(0x001, GPMC_CONFIG);       /* set nWP, disable limited addr */
 661 #endif
 662
 663         /* Set the GPMC Vals . For NAND boot on 3430SDP, NAND is mapped at CS0
 664          *  , NOR at CS1 and MPDB at CS3. And oneNAND boot, we map oneNAND at CS0.
 665          *  We configure only GPMC CS0 with required values. Configiring other devices
 666          *  at other CS in done in u-boot anyway. So we don't have to bother doing it here.
 667          */
 668         __raw_writel(0 , GPMC_CONFIG7 + GPMC_CONFIG_CS0);
 669         delay(1000);
 670
 671 #ifdef CFG_NAND
 672         __raw_writel( SMNAND_GPMC_CONFIG1, GPMC_CONFIG1 + GPMC_CONFIG_CS0);
 673         __raw_writel( SMNAND_GPMC_CONFIG2, GPMC_CONFIG2 + GPMC_CONFIG_CS0);
 674         __raw_writel( SMNAND_GPMC_CONFIG3, GPMC_CONFIG3 + GPMC_CONFIG_CS0);
 675         __raw_writel( SMNAND_GPMC_CONFIG4, GPMC_CONFIG4 + GPMC_CONFIG_CS0);
 676         __raw_writel( SMNAND_GPMC_CONFIG5, GPMC_CONFIG5 + GPMC_CONFIG_CS0);
 677         __raw_writel( SMNAND_GPMC_CONFIG6, GPMC_CONFIG6 + GPMC_CONFIG_CS0);
 678
 679 #else /* CFG_ONENAND */
 680         __raw_writel( ONENAND_GPMC_CONFIG1, GPMC_CONFIG1 + GPMC_CONFIG_CS0);
 681         __raw_writel( ONENAND_GPMC_CONFIG2, GPMC_CONFIG2 + GPMC_CONFIG_CS0);
 682         __raw_writel( ONENAND_GPMC_CONFIG3, GPMC_CONFIG3 + GPMC_CONFIG_CS0);
 683         __raw_writel( ONENAND_GPMC_CONFIG4, GPMC_CONFIG4 + GPMC_CONFIG_CS0);
 684         __raw_writel( ONENAND_GPMC_CONFIG5, GPMC_CONFIG5 + GPMC_CONFIG_CS0);
 685         __raw_writel( ONENAND_GPMC_CONFIG6, GPMC_CONFIG6 + GPMC_CONFIG_CS0);
 686 #endif
 687
 688         /* Enable the GPMC Mapping */
 689         __raw_writel(( ((OMAP34XX_GPMC_CS0_SIZE & 0xF)<<8) |
 690                      ((OMAP34XX_GPMC_CS0_MAP>>24) & 0x3F) |
 691                      (1<<6) ),  (GPMC_CONFIG7 + GPMC_CONFIG_CS0));
 692         delay(2000);
 693 #if defined(CFG_NAND)
 694         if (nand_chip()){
 695 #ifdef CFG_PRINTF
 696                 printf("Unsupported Chip!\n");
 697 #endif
 698                 return 1;
 699         }
 700 #elif defined(CFG_ONENAND)
 701         if (onenand_chip()){
 702 #ifdef CFG_PRINTF
 703                 printf("OneNAND Unsupported !\n");
 704 #endif
 705                 return 1;
 706         }
 707 #endif
 708         return 0;
 709 }
 710
 711 #ifdef CFG_CMD_FAT
 712 typedef int (mmc_boot_addr) (void);
 713 int mmc_boot(void)
 714 {
 715        long size, i;
 716        unsigned long offset = CFG_LOADADDR;
 717        unsigned long count;
 718        char buf[12];
 719        block_dev_desc_t *dev_desc = NULL;
 720        int dev = 0;
 721        int part = 1;
 722        char *ep;
 723        unsigned char ret = 0;
 724
 725        printf("Starting X-loader on MMC \n");
 726
 727        ret = mmc_init(1);
 728        if(ret == 0){
 729                printf("\n MMC init failed \n");
 730                return 0;
 731        }
 732
 733        dev_desc = mmc_get_dev(0);
 734        fat_register_device(dev_desc, 1);
 735        size = file_fat_read("u-boot.bin", (unsigned char *)offset, 0);
 736        if (size == -1) {
 737                return 0;
 738        }
 739        printf("\n%ld Bytes Read from MMC \n", size);
 740
 741        printf("Starting OS Bootloader from MMC...\n");
 742
 743        ((mmc_boot_addr *) CFG_LOADADDR) ();
 744
 745        return 0;
 746 }
 747 #endif
 748
 749 /* optionally do something like blinking LED */
 750 void board_hang (void)
 751 { while (0) {};}