board/omap3430sdp/omap3430sdp.c

   1 /*
   2  * (C) Copyright 2006
   3  * Texas Instruments, <www.ti.com>
   4  * Jian Zhang <jzhang@ti.com>
   5  * Richard Woodruff <r-woodruff2@ti.com>
   6  *
   7  * See file CREDITS for list of people who contributed to this
   8  * project.
   9  *
  10  * This program is free software; you can redistribute it and/or
  11  * modify it under the terms of the GNU General Public License as
  12  * published by the Free Software Foundation; either version 2 of
  13  * the License, or (at your option) any later version.
  14  *
  15  * This program is distributed in the hope that it will be useful,
  16  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  17  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  18  * GNU General Public License for more details.
  19  *
  20  * You should have received a copy of the GNU General Public License
  21  * along with this program; if not, write to the Free Software
  22  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  23  * MA 02111-1307 USA
  24  */
  25 #include <common.h>
  26 #include <command.h>
  27 #include <part.h>
  28 #include <fat.h>
  29 #include <asm/arch/cpu.h>
  30 #include <asm/arch/bits.h>
  31 #include <asm/arch/mux.h>
  32 #include <asm/arch/sys_proto.h>
  33 #include <asm/arch/sys_info.h>
  34 #include <asm/arch/clocks.h>
  35 #include <asm/arch/mem.h>
  36
  37 /* Used to index into DPLL parameter tables */
  38 struct dpll_param {
  39         unsigned int m;
  40         unsigned int n;
  41         unsigned int fsel;
  42         unsigned int m2;
  43 };
  44
  45 typedef struct dpll_param dpll_param;
  46
  47 #define MAX_SIL_INDEX   3
  48
  49 /* Following functions are exported from lowlevel_init.S */
  50 extern dpll_param * get_mpu_dpll_param();
  51 extern dpll_param * get_iva_dpll_param();
  52 extern dpll_param * get_core_dpll_param();
  53 extern dpll_param * get_per_dpll_param();
  54
  55 #define __raw_readl(a)    (*(volatile unsigned int *)(a))
  56 #define __raw_writel(v,a) (*(volatile unsigned int *)(a) = (v))
  57 #define __raw_readw(a)    (*(volatile unsigned short *)(a))
  58 #define __raw_writew(v,a) (*(volatile unsigned short *)(a) = (v))
  59
  60 /*******************************************************
  61  * Routine: delay
  62  * Description: spinning delay to use before udelay works
  63  ******************************************************/
  64 static inline void delay(unsigned long loops)
  65 {
  66         __asm__ volatile ("1:\n" "subs %0, %1, #1\n"
  67                           "bne 1b":"=r" (loops):"0"(loops));
  68 }
  69
  70 /*****************************************
  71  * Routine: board_init
  72  * Description: Early hardware init.
  73  *****************************************/
  74 int board_init (void)
  75 {
  76         return 0;
  77 }
  78
  79 /*************************************************************
  80  *  get_device_type(): tell if GP/HS/EMU/TST
  81  *************************************************************/
  82 u32 get_device_type(void)
  83 {
  84         int mode;
  85         mode = __raw_readl(CONTROL_STATUS) & (DEVICE_MASK);
  86         return(mode >>= 8);
  87 }
  88
  89 /******************************************
  90  * get_cpu_rev(void) - extract version info
  91  ******************************************/
  92 u32 get_cpu_rev(void)
  93 {
  94         u32 cpuid=0;
  95         /* On ES1.0 the IDCODE register is not exposed on L4
  96          * so using CPU ID to differentiate
  97          * between ES2.0 and ES1.0.
  98          */
  99         __asm__ __volatile__("mrc p15, 0, %0, c0, c0, 0":"=r" (cpuid));
 100         if((cpuid  & 0xf) == 0x0)
 101                 return CPU_3430_ES1;
 102         else
 103                 return CPU_3430_ES2;
 104
 105 }
 106
 107 /******************************************
 108  * cpu_is_3410(void) - returns true for 3410
 109  ******************************************/
 110 u32 cpu_is_3410(void)
 111 {
 112         int status;
 113         if(get_cpu_rev() < CPU_3430_ES2) {
 114                 return 0;
 115         } else {
 116                 /* read scalability status and return 1 for 3410*/
 117                 status = __raw_readl(CONTROL_SCALABLE_OMAP_STATUS);
 118                 /* Check whether MPU frequency is set to 266 MHz which
 119                  * is nominal for 3410. If yes return true else false
 120                  */
 121                 if (((status >> 8) & 0x3) == 0x2)
 122                         return 1;
 123                 else
 124                         return 0;
 125         }
 126 }
 127
 128 /*****************************************************************
 129  * sr32 - clear & set a value in a bit range for a 32 bit address
 130  *****************************************************************/
 131 void sr32(u32 addr, u32 start_bit, u32 num_bits, u32 value)
 132 {
 133         u32 tmp, msk = 0;
 134         msk = 1 << num_bits;
 135         --msk;
 136         tmp = __raw_readl(addr) & ~(msk << start_bit);
 137         tmp |=  value << start_bit;
 138         __raw_writel(tmp, addr);
 139 }
 140
 141 /*********************************************************************
 142  * wait_on_value() - common routine to allow waiting for changes in
 143  *   volatile regs.
 144  *********************************************************************/
 145 u32 wait_on_value(u32 read_bit_mask, u32 match_value, u32 read_addr, u32 bound)
 146 {
 147         u32 i = 0, val;
 148         do {
 149                 ++i;
 150                 val = __raw_readl(read_addr) & read_bit_mask;
 151                 if (val == match_value)
 152                         return (1);
 153                 if (i == bound)
 154                         return (0);
 155         } while (1);
 156 }
 157
 158 #ifdef CFG_3430SDRAM_DDR
 159 /*********************************************************************
 160  * config_3430sdram_ddr() - Init DDR on 3430SDP dev board.
 161  *********************************************************************/
 162 void config_3430sdram_ddr(void)
 163 {
 164         /* reset sdrc controller */
 165         __raw_writel(SOFTRESET, SDRC_SYSCONFIG);
 166         wait_on_value(BIT0, BIT0, SDRC_STATUS, 12000000);
 167         __raw_writel(0, SDRC_SYSCONFIG);
 168
 169         /* setup sdrc to ball mux */
 170         __raw_writel(SDP_SDRC_SHARING, SDRC_SHARING);
 171
 172         /* set mdcfg */
 173         __raw_writel(SDP_SDRC_MDCFG_0_DDR, SDRC_MCFG_0);
 174
 175         /* set timing */
 176         __raw_writel(SDP_SDRC_ACTIM_CTRLA_0, SDRC_ACTIM_CTRLA_0);
 177         __raw_writel(SDP_SDRC_ACTIM_CTRLB_0, SDRC_ACTIM_CTRLB_0);
 178         __raw_writel(SDP_SDRC_RFR_CTRL, SDRC_RFR_CTRL);
 179
 180         /* init sequence for mDDR/mSDR using manual commands (DDR is different) */
 181         __raw_writel(CMD_NOP, SDRC_MANUAL_0);
 182         delay(5000);
 183         __raw_writel(CMD_PRECHARGE, SDRC_MANUAL_0);
 184         __raw_writel(CMD_AUTOREFRESH, SDRC_MANUAL_0);
 185         __raw_writel(CMD_AUTOREFRESH, SDRC_MANUAL_0);
 186
 187         /* set mr0 */
 188         __raw_writel(SDP_SDRC_MR_0_DDR, SDRC_MR_0);
 189
 190         /* set up dll */
 191         __raw_writel(SDP_SDRC_DLLAB_CTRL, SDRC_DLLA_CTRL);
 192         delay(0x2000);  /* give time to lock */
 193
 194 }
 195 #endif // CFG_3430SDRAM_DDR
 196
 197 /*************************************************************
 198  * get_sys_clk_speed - determine reference oscillator speed
 199  *  based on known 32kHz clock and gptimer.
 200  *************************************************************/
 201 u32 get_osc_clk_speed(void)
 202 {
 203         u32 start, cstart, cend, cdiff, val;
 204
 205         val = __raw_readl(PRM_CLKSRC_CTRL);
 206         /* If SYS_CLK is being divided by 2, remove for now */
 207         val = (val & (~BIT7)) | BIT6;
 208         __raw_writel(val, PRM_CLKSRC_CTRL);
 209
 210         /* enable timer2 */
 211         val = __raw_readl(CM_CLKSEL_WKUP) | BIT0;
 212         __raw_writel(val, CM_CLKSEL_WKUP);      /* select sys_clk for GPT1 */
 213
 214         /* Enable I and F Clocks for GPT1 */
 215         val = __raw_readl(CM_ICLKEN_WKUP) | BIT0 | BIT2;
 216         __raw_writel(val, CM_ICLKEN_WKUP);
 217         val = __raw_readl(CM_FCLKEN_WKUP) | BIT0;
 218         __raw_writel(val, CM_FCLKEN_WKUP);
 219
 220         __raw_writel(0, OMAP34XX_GPT1 + TLDR);  /* start counting at 0 */
 221         __raw_writel(GPT_EN, OMAP34XX_GPT1 + TCLR);     /* enable clock */
 222         /* enable 32kHz source *//* enabled out of reset */
 223         /* determine sys_clk via gauging */
 224
 225         start = 20 + __raw_readl(S32K_CR);      /* start time in 20 cycles */
 226         while (__raw_readl(S32K_CR) < start);   /* dead loop till start time */
 227         cstart = __raw_readl(OMAP34XX_GPT1 + TCRR);     /* get start sys_clk count */
 228         while (__raw_readl(S32K_CR) < (start + 20));    /* wait for 40 cycles */
 229         cend = __raw_readl(OMAP34XX_GPT1 + TCRR);       /* get end sys_clk count */
 230         cdiff = cend - cstart;                          /* get elapsed ticks */
 231
 232         /* based on number of ticks assign speed */
 233         if (cdiff > 19000)
 234                 return (S38_4M);
 235         else if (cdiff > 15200)
 236                 return (S26M);
 237         else if (cdiff > 13000)
 238                 return (S24M);
 239         else if (cdiff > 9000)
 240                 return (S19_2M);
 241         else if (cdiff > 7600)
 242                 return (S13M);
 243         else
 244                 return (S12M);
 245 }
 246
 247 /******************************************************************************
 248  * get_sys_clkin_sel() - returns the sys_clkin_sel field value based on
 249  *   -- input oscillator clock frequency.
 250  *
 251  *****************************************************************************/
 252 void get_sys_clkin_sel(u32 osc_clk, u32 *sys_clkin_sel)
 253 {
 254         if(osc_clk == S38_4M)
 255                 *sys_clkin_sel=  4;
 256         else if(osc_clk == S26M)
 257                 *sys_clkin_sel = 3;
 258         else if(osc_clk == S19_2M)
 259                 *sys_clkin_sel = 2;
 260         else if(osc_clk == S13M)
 261                 *sys_clkin_sel = 1;
 262         else if(osc_clk == S12M)
 263                 *sys_clkin_sel = 0;
 264 }
 265
 266 /******************************************************************************
 267  * prcm_init() - inits clocks for PRCM as defined in clocks.h
 268  *   -- called from SRAM, or Flash (using temp SRAM stack).
 269  *****************************************************************************/
 270 void prcm_init(void)
 271 {
 272         u32 osc_clk=0, sys_clkin_sel;
 273         dpll_param *dpll_param_p;
 274         u32 clk_index, sil_index;
 275
 276         /* Gauge the input clock speed and find out the sys_clkin_sel
 277          * value corresponding to the input clock.
 278          */
 279         osc_clk = get_osc_clk_speed();
 280         get_sys_clkin_sel(osc_clk, &sys_clkin_sel);
 281
 282         sr32(PRM_CLKSEL, 0, 3, sys_clkin_sel); /* set input crystal speed */
 283
 284         /* If the input clock is greater than 19.2M always divide/2 */
 285         if(sys_clkin_sel > 2) {
 286                 sr32(PRM_CLKSRC_CTRL, 6, 2, 2);/* input clock divider */
 287                 clk_index = sys_clkin_sel/2;
 288         } else {
 289                 sr32(PRM_CLKSRC_CTRL, 6, 2, 1);/* input clock divider */
 290                 clk_index = sys_clkin_sel;
 291         }
 292
 293         /* The DPLL tables are defined according to sysclk value and
 294          * silicon revision. The clk_index value will be used to get
 295          * the values for that input sysclk from the DPLL param table
 296          * and sil_index will get the values for that SysClk for the
 297          * appropriate silicon rev.
 298          */
 299         if(cpu_is_3410())
 300                 sil_index = 2;
 301         else {
 302                 if(get_cpu_rev() == CPU_3430_ES1)
 303                         sil_index = 0;
 304                 else if(get_cpu_rev() == CPU_3430_ES2)
 305                         sil_index = 1;
 306         }
 307
 308         /* Unlock MPU DPLL (slows things down, and needed later) */
 309         sr32(CM_CLKEN_PLL_MPU, 0, 3, PLL_LOW_POWER_BYPASS);
 310         wait_on_value(BIT0, 0, CM_IDLEST_PLL_MPU, LDELAY);
 311
 312         /* Getting the base address of Core DPLL param table*/
 313         dpll_param_p = (dpll_param *)get_core_dpll_param();
 314         /* Moving it to the right sysclk and ES rev base */
 315         dpll_param_p = dpll_param_p + MAX_SIL_INDEX*clk_index + sil_index;
 316         /* CORE DPLL */
 317         /* sr32(CM_CLKSEL2_EMU) set override to work when asleep */
 318         sr32(CM_CLKEN_PLL, 0, 3, PLL_FAST_RELOCK_BYPASS);
 319         wait_on_value(BIT0, 0, CM_IDLEST_CKGEN, LDELAY);
 320         sr32(CM_CLKSEL1_EMU, 16, 5, CORE_M3X2); /* m3x2 */
 321         sr32(CM_CLKSEL1_PLL, 27, 2, dpll_param_p->m2);  /* Set M2 */
 322         sr32(CM_CLKSEL1_PLL, 16, 11, dpll_param_p->m);  /* Set M */
 323         sr32(CM_CLKSEL1_PLL, 8, 7, dpll_param_p->n);    /* Set N */
 324         sr32(CM_CLKSEL1_PLL, 6, 1, 0);                  /* 96M Src */
 325         sr32(CM_CLKSEL_CORE, 8, 4, CORE_SSI_DIV);       /* ssi */
 326         sr32(CM_CLKSEL_CORE, 4, 2, CORE_FUSB_DIV);      /* fsusb */
 327         sr32(CM_CLKSEL_CORE, 2, 2, CORE_L4_DIV);        /* l4 */
 328         sr32(CM_CLKSEL_CORE, 0, 2, CORE_L3_DIV);        /* l3 */
 329         sr32(CM_CLKSEL_GFX, 0, 3, GFX_DIV);             /* gfx */
 330         sr32(CM_CLKSEL_WKUP, 1, 2, WKUP_RSM);           /* reset mgr */
 331         sr32(CM_CLKEN_PLL, 4, 4, dpll_param_p->fsel);   /* FREQSEL */
 332         sr32(CM_CLKEN_PLL, 0, 3, PLL_LOCK);             /* lock mode */
 333         wait_on_value(BIT0, 1, CM_IDLEST_CKGEN, LDELAY);
 334
 335         /* Getting the base address to PER  DPLL param table*/
 336         dpll_param_p = (dpll_param *)get_per_dpll_param();
 337         /* Moving it to the right sysclk base */
 338         dpll_param_p = dpll_param_p + clk_index;
 339         /* PER DPLL */
 340         sr32(CM_CLKEN_PLL, 16, 3, PLL_STOP);
 341         wait_on_value(BIT1, 0, CM_IDLEST_CKGEN, LDELAY);
 342         sr32(CM_CLKSEL1_EMU, 24, 5, PER_M6X2);  /* set M6 */
 343         sr32(CM_CLKSEL_CAM, 0, 5, PER_M5X2);    /* set M5 */
 344         sr32(CM_CLKSEL_DSS, 0, 5, PER_M4X2);    /* set M4 */
 345         sr32(CM_CLKSEL_DSS, 8, 5, PER_M3X2);    /* set M3 */
 346         sr32(CM_CLKSEL3_PLL, 0, 5, dpll_param_p->m2);   /* set M2 */
 347         sr32(CM_CLKSEL2_PLL, 8, 11, dpll_param_p->m);   /* set m */
 348         sr32(CM_CLKSEL2_PLL, 0, 7, dpll_param_p->n);    /* set n */
 349         sr32(CM_CLKEN_PLL, 20, 4, dpll_param_p->fsel);/* FREQSEL */
 350         sr32(CM_CLKEN_PLL, 16, 3, PLL_LOCK);    /* lock mode */
 351         wait_on_value(BIT1, 2, CM_IDLEST_CKGEN, LDELAY);
 352
 353         /* Getting the base address to MPU DPLL param table*/
 354         dpll_param_p = (dpll_param *)get_mpu_dpll_param();
 355         /* Moving it to the right sysclk and ES rev base */
 356         dpll_param_p = dpll_param_p + MAX_SIL_INDEX*clk_index + sil_index;
 357         /* MPU DPLL (unlocked already) */
 358         sr32(CM_CLKSEL2_PLL_MPU, 0, 5, dpll_param_p->m2);       /* Set M2 */
 359         sr32(CM_CLKSEL1_PLL_MPU, 8, 11, dpll_param_p->m);       /* Set M */
 360         sr32(CM_CLKSEL1_PLL_MPU, 0, 7, dpll_param_p->n);        /* Set N */
 361         sr32(CM_CLKEN_PLL_MPU, 4, 4, dpll_param_p->fsel);       /* FREQSEL */
 362         sr32(CM_CLKEN_PLL_MPU, 0, 3, PLL_LOCK); /* lock mode */
 363         wait_on_value(BIT0, 1, CM_IDLEST_PLL_MPU, LDELAY);
 364
 365         /* Getting the base address to IVA DPLL param table*/
 366         dpll_param_p = (dpll_param *)get_iva_dpll_param();
 367         /* Moving it to the right sysclk and ES rev base */
 368         dpll_param_p = dpll_param_p + MAX_SIL_INDEX*clk_index + sil_index;
 369         /* IVA DPLL (set to 12*20=240MHz) */
 370         sr32(CM_CLKEN_PLL_IVA2, 0, 3, PLL_STOP);
 371         wait_on_value(BIT0, 0, CM_IDLEST_PLL_IVA2, LDELAY);
 372         sr32(CM_CLKSEL2_PLL_IVA2, 0, 5, dpll_param_p->m2);      /* set M2 */
 373         sr32(CM_CLKSEL1_PLL_IVA2, 8, 11, dpll_param_p->m);      /* set M */
 374         sr32(CM_CLKSEL1_PLL_IVA2, 0, 7, dpll_param_p->n);       /* set N */
 375         sr32(CM_CLKEN_PLL_IVA2, 4, 4, dpll_param_p->fsel);      /* FREQSEL */
 376         sr32(CM_CLKEN_PLL_IVA2, 0, 3, PLL_LOCK);        /* lock mode */
 377         wait_on_value(BIT0, 1, CM_IDLEST_PLL_IVA2, LDELAY);
 378
 379         /* Set up GPTimers to sys_clk source only */
 380         sr32(CM_CLKSEL_PER, 0, 8, 0xff);
 381         sr32(CM_CLKSEL_WKUP, 0, 1, 1);
 382
 383         delay(5000);
 384 }
 385
 386 /*****************************************
 387  * Routine: secure_unlock
 388  * Description: Setup security registers for access
 389  * (GP Device only)
 390  *****************************************/
 391 void secure_unlock(void)
 392 {
 393         /* Permission values for registers -Full fledged permissions to all */
 394         #define UNLOCK_1 0xFFFFFFFF
 395         #define UNLOCK_2 0x00000000
 396         #define UNLOCK_3 0x0000FFFF
 397         /* Protection Module Register Target APE (PM_RT)*/
 398         __raw_writel(UNLOCK_1, RT_REQ_INFO_PERMISSION_1);
 399         __raw_writel(UNLOCK_1, RT_READ_PERMISSION_0);
 400         __raw_writel(UNLOCK_1, RT_WRITE_PERMISSION_0);
 401         __raw_writel(UNLOCK_2, RT_ADDR_MATCH_1);
 402
 403         __raw_writel(UNLOCK_3, GPMC_REQ_INFO_PERMISSION_0);
 404         __raw_writel(UNLOCK_3, GPMC_READ_PERMISSION_0);
 405         __raw_writel(UNLOCK_3, GPMC_WRITE_PERMISSION_0);
 406
 407         __raw_writel(UNLOCK_3, OCM_REQ_INFO_PERMISSION_0);
 408         __raw_writel(UNLOCK_3, OCM_READ_PERMISSION_0);
 409         __raw_writel(UNLOCK_3, OCM_WRITE_PERMISSION_0);
 410         __raw_writel(UNLOCK_2, OCM_ADDR_MATCH_2);
 411
 412         /* IVA Changes */
 413         __raw_writel(UNLOCK_3, IVA2_REQ_INFO_PERMISSION_0);
 414         __raw_writel(UNLOCK_3, IVA2_READ_PERMISSION_0);
 415         __raw_writel(UNLOCK_3, IVA2_WRITE_PERMISSION_0);
 416
 417         __raw_writel(UNLOCK_1, SMS_RG_ATT0); /* SDRC region 0 public */
 418 }
 419
 420 /**********************************************************
 421  * Routine: try_unlock_sram()
 422  * Description: If chip is GP type, unlock the SRAM for
 423  *  general use.
 424  ***********************************************************/
 425 void try_unlock_memory(void)
 426 {
 427         int mode;
 428
 429         /* if GP device unlock device SRAM for general use */
 430         /* secure code breaks for Secure/Emulation device - HS/E/T*/
 431         mode = get_device_type();
 432         if (mode == GP_DEVICE) {
 433                 secure_unlock();
 434         }
 435         return;
 436 }
 437
 438 /**********************************************************
 439  * Routine: s_init
 440  * Description: Does early system init of muxing and clocks.
 441  * - Called at time when only stack is available.
 442  **********************************************************/
 443
 444 void s_init(void)
 445 {
 446         watchdog_init();
 447 #ifdef CONFIG_3430_AS_3410
 448         /* setup the scalability control register for
 449          * 3430 to work in 3410 mode
 450          */
 451         __raw_writel(0x5ABF,CONTROL_SCALABLE_OMAP_OCP);
 452 #endif
 453         try_unlock_memory();
 454         set_muxconf_regs();
 455         delay(100);
 456         prcm_init();
 457         per_clocks_enable();
 458         config_3430sdram_ddr();
 459 }
 460
 461 /*******************************************************
 462  * Routine: misc_init_r
 463  * Description: Init ethernet (done here so udelay works)
 464  ********************************************************/
 465 int misc_init_r (void)
 466 {
 467         return(0);
 468 }
 469
 470 /******************************************************
 471  * Routine: wait_for_command_complete
 472  * Description: Wait for posting to finish on watchdog
 473  ******************************************************/
 474 void wait_for_command_complete(unsigned int wd_base)
 475 {
 476         int pending = 1;
 477         do {
 478                 pending = __raw_readl(wd_base + WWPS);
 479         } while (pending);
 480 }
 481
 482 /****************************************
 483  * Routine: watchdog_init
 484  * Description: Shut down watch dogs
 485  *****************************************/
 486 void watchdog_init(void)
 487 {
 488         /* There are 3 watch dogs WD1=Secure, WD2=MPU, WD3=IVA. WD1 is
 489          * either taken care of by ROM (HS/EMU) or not accessible (GP).
 490          * We need to take care of WD2-MPU or take a PRCM reset.  WD3
 491          * should not be running and does not generate a PRCM reset.
 492          */
 493         sr32(CM_FCLKEN_WKUP, 5, 1, 1);
 494         sr32(CM_ICLKEN_WKUP, 5, 1, 1);
 495         wait_on_value(BIT5, 0x20, CM_IDLEST_WKUP, 5); /* some issue here */
 496
 497         __raw_writel(WD_UNLOCK1, WD2_BASE + WSPR);
 498         wait_for_command_complete(WD2_BASE);
 499         __raw_writel(WD_UNLOCK2, WD2_BASE + WSPR);
 500 }
 501
 502 /**********************************************
 503  * Routine: dram_init
 504  * Description: sets uboots idea of sdram size
 505  **********************************************/
 506 int dram_init (void)
 507 {
 508         return 0;
 509 }
 510
 511 /*****************************************************************
 512  * Routine: peripheral_enable
 513  * Description: Enable the clks & power for perifs (GPT2, UART1,...)
 514  ******************************************************************/
 515 void per_clocks_enable(void)
 516 {
 517         /* Enable GP2 timer. */
 518         sr32(CM_CLKSEL_PER, 0, 1, 0x1); /* GPT2 = sys clk */
 519         sr32(CM_ICLKEN_PER, 3, 1, 0x1); /* ICKen GPT2 */
 520         sr32(CM_FCLKEN_PER, 3, 1, 0x1); /* FCKen GPT2 */
 521
 522 #ifdef CFG_NS16550
 523         /* Enable UART1 clocks */
 524         sr32(CM_FCLKEN1_CORE, 13, 1, 0x1);
 525         sr32(CM_ICLKEN1_CORE, 13, 1, 0x1);
 526 #endif
 527         delay(1000);
 528 }
 529
 530 /* Set MUX for UART, GPMC, SDRC, GPIO */
 531
 532 #define         MUX_VAL(OFFSET,VALUE)\
 533                 __raw_writew((VALUE), OMAP34XX_CTRL_BASE + (OFFSET));
 534
 535 #define         CP(x)   (CONTROL_PADCONF_##x)
 536 /*
 537  * IEN  - Input Enable
 538  * IDIS - Input Disable
 539  * PTD  - Pull type Down
 540  * PTU  - Pull type Up
 541  * DIS  - Pull type selection is inactive
 542  * EN   - Pull type selection is active
 543  * M0   - Mode 0
 544  * The commented string gives the final mux configuration for that pin
 545  */
 546 #define MUX_DEFAULT()\
 547         MUX_VAL(CP(SDRC_D0),        (IEN  | PTD | DIS | M0)) /*SDRC_D0*/\
 548         MUX_VAL(CP(SDRC_D1),        (IEN  | PTD | DIS | M0)) /*SDRC_D1*/\
 549         MUX_VAL(CP(SDRC_D2),        (IEN  | PTD | DIS | M0)) /*SDRC_D2*/\
 550         MUX_VAL(CP(SDRC_D3),        (IEN  | PTD | DIS | M0)) /*SDRC_D3*/\
 551         MUX_VAL(CP(SDRC_D4),        (IEN  | PTD | DIS | M0)) /*SDRC_D4*/\
 552         MUX_VAL(CP(SDRC_D5),        (IEN  | PTD | DIS | M0)) /*SDRC_D5*/\
 553         MUX_VAL(CP(SDRC_D6),        (IEN  | PTD | DIS | M0)) /*SDRC_D6*/\
 554         MUX_VAL(CP(SDRC_D7),        (IEN  | PTD | DIS | M0)) /*SDRC_D7*/\
 555         MUX_VAL(CP(SDRC_D8),        (IEN  | PTD | DIS | M0)) /*SDRC_D8*/\
 556         MUX_VAL(CP(SDRC_D9),        (IEN  | PTD | DIS | M0)) /*SDRC_D9*/\
 557         MUX_VAL(CP(SDRC_D10),       (IEN  | PTD | DIS | M0)) /*SDRC_D10*/\
 558         MUX_VAL(CP(SDRC_D11),       (IEN  | PTD | DIS | M0)) /*SDRC_D11*/\
 559         MUX_VAL(CP(SDRC_D12),       (IEN  | PTD | DIS | M0)) /*SDRC_D12*/\
 560         MUX_VAL(CP(SDRC_D13),       (IEN  | PTD | DIS | M0)) /*SDRC_D13*/\
 561         MUX_VAL(CP(SDRC_D14),       (IEN  | PTD | DIS | M0)) /*SDRC_D14*/\
 562         MUX_VAL(CP(SDRC_D15),       (IEN  | PTD | DIS | M0)) /*SDRC_D15*/\
 563         MUX_VAL(CP(SDRC_D16),       (IEN  | PTD | DIS | M0)) /*SDRC_D16*/\
 564         MUX_VAL(CP(SDRC_D17),       (IEN  | PTD | DIS | M0)) /*SDRC_D17*/\
 565         MUX_VAL(CP(SDRC_D18),       (IEN  | PTD | DIS | M0)) /*SDRC_D18*/\
 566         MUX_VAL(CP(SDRC_D19),       (IEN  | PTD | DIS | M0)) /*SDRC_D19*/\
 567         MUX_VAL(CP(SDRC_D20),       (IEN  | PTD | DIS | M0)) /*SDRC_D20*/\
 568         MUX_VAL(CP(SDRC_D21),       (IEN  | PTD | DIS | M0)) /*SDRC_D21*/\
 569         MUX_VAL(CP(SDRC_D22),       (IEN  | PTD | DIS | M0)) /*SDRC_D22*/\
 570         MUX_VAL(CP(SDRC_D23),       (IEN  | PTD | DIS | M0)) /*SDRC_D23*/\
 571         MUX_VAL(CP(SDRC_D24),       (IEN  | PTD | DIS | M0)) /*SDRC_D24*/\
 572         MUX_VAL(CP(SDRC_D25),       (IEN  | PTD | DIS | M0)) /*SDRC_D25*/\
 573         MUX_VAL(CP(SDRC_D26),       (IEN  | PTD | DIS | M0)) /*SDRC_D26*/\
 574         MUX_VAL(CP(SDRC_D27),       (IEN  | PTD | DIS | M0)) /*SDRC_D27*/\
 575         MUX_VAL(CP(SDRC_D28),       (IEN  | PTD | DIS | M0)) /*SDRC_D28*/\
 576         MUX_VAL(CP(SDRC_D29),       (IEN  | PTD | DIS | M0)) /*SDRC_D29*/\
 577         MUX_VAL(CP(SDRC_D30),       (IEN  | PTD | DIS | M0)) /*SDRC_D30*/\
 578         MUX_VAL(CP(SDRC_D31),       (IEN  | PTD | DIS | M0)) /*SDRC_D31*/\
 579         MUX_VAL(CP(SDRC_CLK),       (IEN  | PTD | DIS | M0)) /*SDRC_CLK*/\
 580         MUX_VAL(CP(SDRC_DQS0),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS0*/\
 581         MUX_VAL(CP(SDRC_DQS1),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS1*/\
 582         MUX_VAL(CP(SDRC_DQS2),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS2*/\
 583         MUX_VAL(CP(SDRC_DQS3),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS3*/\
 584         MUX_VAL(CP(GPMC_A1),        (IDIS | PTD | DIS | M0)) /*GPMC_A1*/\
 585         MUX_VAL(CP(GPMC_A2),        (IDIS | PTD | DIS | M0)) /*GPMC_A2*/\
 586         MUX_VAL(CP(GPMC_A3),        (IDIS | PTD | DIS | M0)) /*GPMC_A3*/\
 587         MUX_VAL(CP(GPMC_A4),        (IDIS | PTD | DIS | M0)) /*GPMC_A4*/\
 588         MUX_VAL(CP(GPMC_A5),        (IDIS | PTD | DIS | M0)) /*GPMC_A5*/\
 589         MUX_VAL(CP(GPMC_A6),        (IDIS | PTD | DIS | M0)) /*GPMC_A6*/\
 590         MUX_VAL(CP(GPMC_A7),        (IDIS | PTD | DIS | M0)) /*GPMC_A7*/\
 591         MUX_VAL(CP(GPMC_A8),        (IDIS | PTD | DIS | M0)) /*GPMC_A8*/\
 592         MUX_VAL(CP(GPMC_A9),        (IDIS | PTD | DIS | M0)) /*GPMC_A9*/\
 593         MUX_VAL(CP(GPMC_A10),       (IDIS | PTD | DIS | M0)) /*GPMC_A10*/\
 594         MUX_VAL(CP(GPMC_D0),        (IEN  | PTD | DIS | M0)) /*GPMC_D0*/\
 595         MUX_VAL(CP(GPMC_D1),        (IEN  | PTD | DIS | M0)) /*GPMC_D1*/\
 596         MUX_VAL(CP(GPMC_D2),        (IEN  | PTD | DIS | M0)) /*GPMC_D2*/\
 597         MUX_VAL(CP(GPMC_D3),        (IEN  | PTD | DIS | M0)) /*GPMC_D3*/\
 598         MUX_VAL(CP(GPMC_D4),        (IEN  | PTD | DIS | M0)) /*GPMC_D4*/\
 599         MUX_VAL(CP(GPMC_D5),        (IEN  | PTD | DIS | M0)) /*GPMC_D5*/\
 600         MUX_VAL(CP(GPMC_D6),        (IEN  | PTD | DIS | M0)) /*GPMC_D6*/\
 601         MUX_VAL(CP(GPMC_D7),        (IEN  | PTD | DIS | M0)) /*GPMC_D7*/\
 602         MUX_VAL(CP(GPMC_D8),        (IEN  | PTD | DIS | M0)) /*GPMC_D8*/\
 603         MUX_VAL(CP(GPMC_D9),        (IEN  | PTD | DIS | M0)) /*GPMC_D9*/\
 604         MUX_VAL(CP(GPMC_D10),       (IEN  | PTD | DIS | M0)) /*GPMC_D10*/\
 605         MUX_VAL(CP(GPMC_D11),       (IEN  | PTD | DIS | M0)) /*GPMC_D11*/\
 606         MUX_VAL(CP(GPMC_D12),       (IEN  | PTD | DIS | M0)) /*GPMC_D12*/\
 607         MUX_VAL(CP(GPMC_D13),       (IEN  | PTD | DIS | M0)) /*GPMC_D13*/\
 608         MUX_VAL(CP(GPMC_D14),       (IEN  | PTD | DIS | M0)) /*GPMC_D14*/\
 609         MUX_VAL(CP(GPMC_D15),       (IEN  | PTD | DIS | M0)) /*GPMC_D15*/\
 610         MUX_VAL(CP(GPMC_nCS0),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS0*/\
 611         MUX_VAL(CP(GPMC_nCS1),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS1*/\
 612         MUX_VAL(CP(GPMC_nCS2),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS2*/\
 613         MUX_VAL(CP(GPMC_nCS3),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS3*/\
 614         MUX_VAL(CP(GPMC_nCS4),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS4*/\
 615         MUX_VAL(CP(GPMC_nCS5),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS5*/\
 616         MUX_VAL(CP(GPMC_nCS6),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS6*/\
 617         MUX_VAL(CP(GPMC_nCS7),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS7*/\
 618         MUX_VAL(CP(GPMC_CLK),       (IDIS | PTD | DIS | M0)) /*GPMC_CLK*/\
 619         MUX_VAL(CP(GPMC_nADV_ALE),  (IDIS | PTD | DIS | M0)) /*GPMC_nADV_ALE*/\
 620         MUX_VAL(CP(GPMC_nOE),       (IDIS | PTD | DIS | M0)) /*GPMC_nOE*/\
 621         MUX_VAL(CP(GPMC_nWE),       (IDIS | PTD | DIS | M0)) /*GPMC_nWE*/\
 622         MUX_VAL(CP(GPMC_nBE0_CLE),  (IDIS | PTD | DIS | M0)) /*GPMC_nBE0_CLE*/\
 623         MUX_VAL(CP(GPMC_nBE1),      (IDIS | PTD | DIS | M4)) /*GPIO_61*/\
 624         MUX_VAL(CP(GPMC_nWP),       (IEN  | PTD | DIS | M0)) /*GPMC_nWP*/\
 625         MUX_VAL(CP(GPMC_WAIT0),     (IEN  | PTU | EN  | M0)) /*GPMC_WAIT0*/\
 626         MUX_VAL(CP(GPMC_WAIT1),     (IEN  | PTU | EN  | M0)) /*GPMC_WAIT1*/\
 627         MUX_VAL(CP(GPMC_WAIT2),     (IEN  | PTU | EN  | M4)) /*GPIO_64*/\
 628         MUX_VAL(CP(GPMC_WAIT3),     (IEN  | PTU | EN  | M4)) /*GPIO_65*/\
 629         MUX_VAL(CP(DSS_DATA18),     (IEN  | PTD | DIS | M4)) /*GPIO_88*/\
 630         MUX_VAL(CP(DSS_DATA19),     (IEN  | PTD | DIS | M4)) /*GPIO_89*/\
 631         MUX_VAL(CP(DSS_DATA20),     (IEN  | PTD | DIS | M4)) /*GPIO_90*/\
 632         MUX_VAL(CP(DSS_DATA21),     (IEN  | PTD | DIS | M4)) /*GPIO_91*/\
 633         MUX_VAL(CP(CAM_WEN),        (IEN  | PTD | DIS | M4)) /*GPIO_167*/\
 634         MUX_VAL(CP(UART1_TX),       (IDIS | PTD | DIS | M0)) /*UART1_TX*/\
 635         MUX_VAL(CP(UART1_RTS),      (IDIS | PTD | DIS | M0)) /*UART1_RTS*/\
 636         MUX_VAL(CP(UART1_CTS),      (IEN | PTU | DIS | M0)) /*UART1_CTS*/\
 637         MUX_VAL(CP(UART1_RX),       (IEN | PTD | DIS | M0)) /*UART1_RX*/\
 638         MUX_VAL(CP(McBSP1_DX),      (IEN  | PTD | DIS | M4)) /*GPIO_158*/\
 639         MUX_VAL(CP(SYS_32K),        (IEN  | PTD | DIS | M0)) /*SYS_32K*/\
 640         MUX_VAL(CP(SYS_BOOT0),      (IEN  | PTD | DIS | M4)) /*GPIO_2 */\
 641         MUX_VAL(CP(SYS_BOOT1),      (IEN  | PTD | DIS | M4)) /*GPIO_3 */\
 642         MUX_VAL(CP(SYS_BOOT2),      (IEN  | PTD | DIS | M4)) /*GPIO_4 */\
 643         MUX_VAL(CP(SYS_BOOT3),      (IEN  | PTD | DIS | M4)) /*GPIO_5 */\
 644         MUX_VAL(CP(SYS_BOOT4),      (IEN  | PTD | DIS | M4)) /*GPIO_6 */\
 645         MUX_VAL(CP(SYS_BOOT5),      (IEN  | PTD | DIS | M4)) /*GPIO_7 */\
 646         MUX_VAL(CP(SYS_BOOT6),      (IEN  | PTD | DIS | M4)) /*GPIO_8 */\
 647         MUX_VAL(CP(SYS_CLKOUT2),    (IEN  | PTU | EN  | M4)) /*GPIO_186*/\
 648         MUX_VAL(CP(JTAG_nTRST),     (IEN  | PTD | DIS | M0)) /*JTAG_nTRST*/\
 649         MUX_VAL(CP(JTAG_TCK),       (IEN  | PTD | DIS | M0)) /*JTAG_TCK*/\
 650         MUX_VAL(CP(JTAG_TMS),       (IEN  | PTD | DIS | M0)) /*JTAG_TMS*/\
 651         MUX_VAL(CP(JTAG_TDI),       (IEN  | PTD | DIS | M0)) /*JTAG_TDI*/\
 652         MUX_VAL(CP(JTAG_EMU0),      (IEN  | PTD | DIS | M0)) /*JTAG_EMU0*/\
 653         MUX_VAL(CP(JTAG_EMU1),      (IEN  | PTD | DIS | M0)) /*JTAG_EMU1*/\
 654         MUX_VAL(CP(ETK_CLK),        (IEN  | PTD | DIS | M4)) /*GPIO_12*/\
 655         MUX_VAL(CP(ETK_CTL),        (IEN  | PTD | DIS | M4)) /*GPIO_13*/\
 656         MUX_VAL(CP(ETK_D0 ),        (IEN  | PTD | DIS | M4)) /*GPIO_14*/\
 657         MUX_VAL(CP(ETK_D1 ),        (IEN  | PTD | DIS | M4)) /*GPIO_15*/\
 658         MUX_VAL(CP(ETK_D2 ),        (IEN  | PTD | DIS | M4)) /*GPIO_16*/\
 659         MUX_VAL(CP(ETK_D10),        (IEN  | PTD | DIS | M4)) /*GPIO_24*/\
 660         MUX_VAL(CP(ETK_D11),        (IEN  | PTD | DIS | M4)) /*GPIO_25*/\
 661         MUX_VAL(CP(ETK_D12),        (IEN  | PTD | DIS | M4)) /*GPIO_26*/\
 662         MUX_VAL(CP(ETK_D13),        (IEN  | PTD | DIS | M4)) /*GPIO_27*/\
 663         MUX_VAL(CP(ETK_D14),        (IEN  | PTD | DIS | M4)) /*GPIO_28*/\
 664         MUX_VAL(CP(ETK_D15),        (IEN  | PTD | DIS | M4)) /*GPIO_29*/
 665
 666 /**********************************************************
 667  * Routine: set_muxconf_regs
 668  * Description: Setting up the configuration Mux registers
 669  *              specific to the hardware. Many pins need
 670  *              to be moved from protect to primary mode.
 671  *********************************************************/
 672 void set_muxconf_regs(void)
 673 {
 674         MUX_DEFAULT();
 675 }
 676
 677 /**********************************************************
 678  * Routine: nand+_init
 679  * Description: Set up nand for nand and jffs2 commands
 680  *********************************************************/
 681 int nand_init(void)
 682 {
 683         /* global settings */
 684         __raw_writel(0x10, GPMC_SYSCONFIG);     /* smart idle */
 685         __raw_writel(0x0, GPMC_IRQENABLE);      /* isr's sources masked */
 686         __raw_writel(0, GPMC_TIMEOUT_CONTROL);/* timeout disable */
 687 #ifdef CFG_NAND
 688         __raw_writel(0x001, GPMC_CONFIG);       /* set nWP, disable limited addr */
 689 #endif
 690
 691         /* Set the GPMC Vals . For NAND boot on 3430SDP, NAND is mapped at CS0
 692          *  , NOR at CS1 and MPDB at CS3. And oneNAND boot, we map oneNAND at CS0.
 693          *  We configure only GPMC CS0 with required values. Configiring other devices
 694          *  at other CS in done in u-boot anyway. So we don't have to bother doing it here.
 695          */
 696         __raw_writel(0 , GPMC_CONFIG7 + GPMC_CONFIG_CS0);
 697         delay(1000);
 698
 699 #ifdef CFG_NAND
 700         __raw_writel( SMNAND_GPMC_CONFIG1, GPMC_CONFIG1 + GPMC_CONFIG_CS0);
 701         __raw_writel( SMNAND_GPMC_CONFIG2, GPMC_CONFIG2 + GPMC_CONFIG_CS0);
 702         __raw_writel( SMNAND_GPMC_CONFIG3, GPMC_CONFIG3 + GPMC_CONFIG_CS0);
 703         __raw_writel( SMNAND_GPMC_CONFIG4, GPMC_CONFIG4 + GPMC_CONFIG_CS0);
 704         __raw_writel( SMNAND_GPMC_CONFIG5, GPMC_CONFIG5 + GPMC_CONFIG_CS0);
 705         __raw_writel( SMNAND_GPMC_CONFIG6, GPMC_CONFIG6 + GPMC_CONFIG_CS0);
 706
 707 #else /* CFG_ONENAND */
 708         __raw_writel( ONENAND_GPMC_CONFIG1, GPMC_CONFIG1 + GPMC_CONFIG_CS0);
 709         __raw_writel( ONENAND_GPMC_CONFIG2, GPMC_CONFIG2 + GPMC_CONFIG_CS0);
 710         __raw_writel( ONENAND_GPMC_CONFIG3, GPMC_CONFIG3 + GPMC_CONFIG_CS0);
 711         __raw_writel( ONENAND_GPMC_CONFIG4, GPMC_CONFIG4 + GPMC_CONFIG_CS0);
 712         __raw_writel( ONENAND_GPMC_CONFIG5, GPMC_CONFIG5 + GPMC_CONFIG_CS0);
 713         __raw_writel( ONENAND_GPMC_CONFIG6, GPMC_CONFIG6 + GPMC_CONFIG_CS0);
 714 #endif
 715
 716         /* Enable the GPMC Mapping */
 717         __raw_writel(( ((OMAP34XX_GPMC_CS0_SIZE & 0xF)<<8) |
 718                      ((OMAP34XX_GPMC_CS0_MAP>>24) & 0x3F) |
 719                      (1<<6) ),  (GPMC_CONFIG7 + GPMC_CONFIG_CS0));
 720         delay(2000);
 721 #if defined(CFG_NAND)
 722         if (nand_chip()){
 723 #ifdef CFG_PRINTF
 724                 printf("Unsupported Chip!\n");
 725 #endif
 726                 return 1;
 727         }
 728 #elif defined(CFG_ONENAND)
 729         if (onenand_chip()){
 730 #ifdef CFG_PRINTF
 731                 printf("OneNAND Unsupported !\n");
 732 #endif
 733                 return 1;
 734         }
 735 #endif
 736         return 0;
 737 }
 738
 739 #ifdef CFG_CMD_FAT
 740 typedef int (mmc_boot_addr) (void);
 741 int mmc_boot(void)
 742 {
 743        long size, i;
 744        unsigned long offset = CFG_LOADADDR;
 745        unsigned long count;
 746        char buf[12];
 747        block_dev_desc_t *dev_desc = NULL;
 748        int dev = 0;
 749        int part = 1;
 750        char *ep;
 751        unsigned char ret = 0;
 752
 753        printf("Starting X-loader on MMC \n");
 754
 755        ret = mmc_init(1);
 756        if(ret == 0){
 757                printf("\n MMC init failed \n");
 758                return 0;
 759        }
 760
 761        dev_desc = mmc_get_dev(0);
 762        fat_register_device(dev_desc, 1);
 763        size = file_fat_read("u-boot.bin", (unsigned char *)offset, 0);
 764        if (size == -1) {
 765                return 0;
 766        }
 767        printf("\n%ld Bytes Read from MMC \n", size);
 768
 769        printf("Starting OS Bootloader from MMC...\n");
 770
 771        ((mmc_boot_addr *) CFG_LOADADDR) ();
 772
 773        return 0;
 774 }
 775 #endif
 776
 777 /* optionally do something like blinking LED */
 778 void board_hang (void)
 779 { while (0) {};}