board/omap3430labrador/omap3430sdp.c

   1 /*
   2  * (C) Copyright 2006-2008
   3  * Texas Instruments, <www.ti.com>
   4  * Jian Zhang <jzhang@ti.com>
   5  * Richard Woodruff <r-woodruff2@ti.com>
   6  *
   7  * See file CREDITS for list of people who contributed to this
   8  * project.
   9  *
  10  * This program is free software; you can redistribute it and/or
  11  * modify it under the terms of the GNU General Public License as
  12  * published by the Free Software Foundation; either version 2 of
  13  * the License, or (at your option) any later version.
  14  *
  15  * This program is distributed in the hope that it will be useful,
  16  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  17  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  18  * GNU General Public License for more details.
  19  *
  20  * You should have received a copy of the GNU General Public License
  21  * along with this program; if not, write to the Free Software
  22  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  23  * MA 02111-1307 USA
  24  */
  25 #include <common.h>
  26 #include <asm/arch/cpu.h>
  27 #include <asm/arch/bits.h>
  28 #include <asm/arch/mux.h>
  29 #include <asm/arch/sys_proto.h>
  30 #include <asm/arch/sys_info.h>
  31 #include <asm/arch/clocks.h>
  32 #include <asm/arch/mem.h>
  33
  34 /* Used to index into DPLL parameter tables */
  35 struct dpll_param {
  36         unsigned int m;
  37         unsigned int n;
  38         unsigned int fsel;
  39         unsigned int m2;
  40 };
  41
  42 typedef struct dpll_param dpll_param;
  43
  44 #define MAX_SIL_INDEX   3
  45
  46 /* Following functions are exported from lowlevel_init.S */
  47 extern dpll_param * get_mpu_dpll_param(void);
  48 extern dpll_param * get_iva_dpll_param(void);
  49 extern dpll_param * get_core_dpll_param(void);
  50 extern dpll_param * get_per_dpll_param(void);
  51
  52 #define __raw_readl(a)    (*(volatile unsigned int *)(a))
  53 #define __raw_writel(v,a) (*(volatile unsigned int *)(a) = (v))
  54 #define __raw_readw(a)    (*(volatile unsigned short *)(a))
  55 #define __raw_writew(v,a) (*(volatile unsigned short *)(a) = (v))
  56
  57 /*******************************************************
  58  * Routine: delay
  59  * Description: spinning delay to use before udelay works
  60  ******************************************************/
  61 static inline void delay(unsigned long loops)
  62 {
  63         __asm__ volatile ("1:\n" "subs %0, %1, #1\n"
  64                           "bne 1b":"=r" (loops):"0"(loops));
  65 }
  66
  67 /*****************************************
  68  * Routine: board_init
  69  * Description: Early hardware init.
  70  *****************************************/
  71 int board_init (void)
  72 {
  73         return 0;
  74 }
  75
  76 /*************************************************************
  77  *  get_device_type(): tell if GP/HS/EMU/TST
  78  *************************************************************/
  79 u32 get_device_type(void)
  80 {
  81         int mode;
  82         mode = __raw_readl(CONTROL_STATUS) & (DEVICE_MASK);
  83         return(mode >>= 8);
  84 }
  85
  86 /******************************************
  87  * get_cpu_rev(void) - extract version info
  88  ******************************************/
  89 u32 get_cpu_rev(void)
  90 {
  91         u32 cpuid=0;
  92         /* On ES1.0 the IDCODE register is not exposed on L4
  93          * so using CPU ID to differentiate
  94          * between ES2.0 and ES1.0.
  95          */
  96         __asm__ __volatile__("mrc p15, 0, %0, c0, c0, 0":"=r" (cpuid));
  97         if((cpuid  & 0xf) == 0x0)
  98                 return CPU_3430_ES1;
  99         else
 100                 return CPU_3430_ES2;
 101
 102 }
 103
 104 /******************************************
 105  * cpu_is_3410(void) - returns true for 3410
 106  ******************************************/
 107 u32 cpu_is_3410(void)
 108 {
 109         int status;
 110         if(get_cpu_rev() < CPU_3430_ES2) {
 111                 return 0;
 112         } else {
 113                 /* read scalability status and return 1 for 3410*/
 114                 status = __raw_readl(CONTROL_SCALABLE_OMAP_STATUS);
 115                 /* Check whether MPU frequency is set to 266 MHz which
 116                  * is nominal for 3410. If yes return true else false
 117                  */
 118                 if (((status >> 8) & 0x3) == 0x2)
 119                         return 1;
 120                 else
 121                         return 0;
 122         }
 123 }
 124
 125 /*****************************************************************
 126  * sr32 - clear & set a value in a bit range for a 32 bit address
 127  *****************************************************************/
 128 void sr32(u32 addr, u32 start_bit, u32 num_bits, u32 value)
 129 {
 130         u32 tmp, msk = 0;
 131         msk = 1 << num_bits;
 132         --msk;
 133         tmp = __raw_readl(addr) & ~(msk << start_bit);
 134         tmp |=  value << start_bit;
 135         __raw_writel(tmp, addr);
 136 }
 137
 138 /*********************************************************************
 139  * wait_on_value() - common routine to allow waiting for changes in
 140  *   volatile regs.
 141  *********************************************************************/
 142 u32 wait_on_value(u32 read_bit_mask, u32 match_value, u32 read_addr, u32 bound)
 143 {
 144         u32 i = 0, val;
 145         do {
 146                 ++i;
 147                 val = __raw_readl(read_addr) & read_bit_mask;
 148                 if (val == match_value)
 149                         return (1);
 150                 if (i == bound)
 151                         return (0);
 152         } while (1);
 153 }
 154
 155 #ifdef CFG_3430SDRAM_DDR
 156 /*********************************************************************
 157  * config_3430sdram_ddr() - Init DDR on 3430SDP dev board.
 158  *********************************************************************/
 159 void config_3430sdram_ddr(void)
 160 {
 161         /* reset sdrc controller */
 162         __raw_writel(SOFTRESET, SDRC_SYSCONFIG);
 163         wait_on_value(BIT0, BIT0, SDRC_STATUS, 12000000);
 164         __raw_writel(0, SDRC_SYSCONFIG);
 165
 166         /* setup sdrc to ball mux */
 167         __raw_writel(SDP_SDRC_SHARING, SDRC_SHARING);
 168
 169         /* set mdcfg */
 170         __raw_writel(SDP_SDRC_MDCFG_0_DDR, SDRC_MCFG_0);
 171
 172         /* set timing */
 173         __raw_writel(SDP_SDRC_ACTIM_CTRLA_0, SDRC_ACTIM_CTRLA_0);
 174         __raw_writel(SDP_SDRC_ACTIM_CTRLB_0, SDRC_ACTIM_CTRLB_0);
 175         __raw_writel(SDP_SDRC_RFR_CTRL, SDRC_RFR_CTRL);
 176
 177         /* init sequence for mDDR/mSDR using manual commands (DDR is different) */
 178         __raw_writel(CMD_NOP, SDRC_MANUAL_0);
 179         delay(5000);
 180         __raw_writel(CMD_PRECHARGE, SDRC_MANUAL_0);
 181         __raw_writel(CMD_AUTOREFRESH, SDRC_MANUAL_0);
 182         __raw_writel(CMD_AUTOREFRESH, SDRC_MANUAL_0);
 183
 184         /* set mr0 */
 185         __raw_writel(SDP_SDRC_MR_0_DDR, SDRC_MR_0);
 186
 187         /* set up dll */
 188         __raw_writel(SDP_SDRC_DLLAB_CTRL, SDRC_DLLA_CTRL);
 189         delay(0x2000);  /* give time to lock */
 190
 191 }
 192 #endif // CFG_3430SDRAM_DDR
 193
 194 /*************************************************************
 195  * get_sys_clk_speed - determine reference oscillator speed
 196  *  based on known 32kHz clock and gptimer.
 197  *************************************************************/
 198 u32 get_osc_clk_speed(void)
 199 {
 200         u32 start, cstart, cend, cdiff, val;
 201
 202         val = __raw_readl(PRM_CLKSRC_CTRL);
 203         /* If SYS_CLK is being divided by 2, remove for now */
 204         val = (val & (~BIT7)) | BIT6;
 205         __raw_writel(val, PRM_CLKSRC_CTRL);
 206
 207         /* enable timer2 */
 208         val = __raw_readl(CM_CLKSEL_WKUP) | BIT0;
 209         __raw_writel(val, CM_CLKSEL_WKUP);      /* select sys_clk for GPT1 */
 210
 211         /* Enable I and F Clocks for GPT1 */
 212         val = __raw_readl(CM_ICLKEN_WKUP) | BIT0 | BIT2;
 213         __raw_writel(val, CM_ICLKEN_WKUP);
 214         val = __raw_readl(CM_FCLKEN_WKUP) | BIT0;
 215         __raw_writel(val, CM_FCLKEN_WKUP);
 216
 217         __raw_writel(0, OMAP34XX_GPT1 + TLDR);  /* start counting at 0 */
 218         __raw_writel(GPT_EN, OMAP34XX_GPT1 + TCLR);     /* enable clock */
 219         /* enable 32kHz source *//* enabled out of reset */
 220         /* determine sys_clk via gauging */
 221
 222         start = 20 + __raw_readl(S32K_CR);      /* start time in 20 cycles */
 223         while (__raw_readl(S32K_CR) < start);   /* dead loop till start time */
 224         cstart = __raw_readl(OMAP34XX_GPT1 + TCRR);     /* get start sys_clk count */
 225         while (__raw_readl(S32K_CR) < (start + 20));    /* wait for 40 cycles */
 226         cend = __raw_readl(OMAP34XX_GPT1 + TCRR);       /* get end sys_clk count */
 227         cdiff = cend - cstart;                          /* get elapsed ticks */
 228
 229         /* based on number of ticks assign speed */
 230         if (cdiff > 19000)
 231                 return (S38_4M);
 232         else if (cdiff > 15200)
 233                 return (S26M);
 234         else if (cdiff > 13000)
 235                 return (S24M);
 236         else if (cdiff > 9000)
 237                 return (S19_2M);
 238         else if (cdiff > 7600)
 239                 return (S13M);
 240         else
 241                 return (S12M);
 242 }
 243
 244 /******************************************************************************
 245  * get_sys_clkin_sel() - returns the sys_clkin_sel field value based on
 246  *   -- input oscillator clock frequency.
 247  *
 248  *****************************************************************************/
 249 void get_sys_clkin_sel(u32 osc_clk, u32 *sys_clkin_sel)
 250 {
 251         if(osc_clk == S38_4M)
 252                 *sys_clkin_sel=  4;
 253         else if(osc_clk == S26M)
 254                 *sys_clkin_sel = 3;
 255         else if(osc_clk == S19_2M)
 256                 *sys_clkin_sel = 2;
 257         else if(osc_clk == S13M)
 258                 *sys_clkin_sel = 1;
 259         else if(osc_clk == S12M)
 260                 *sys_clkin_sel = 0;
 261 }
 262
 263 /******************************************************************************
 264  * prcm_init() - inits clocks for PRCM as defined in clocks.h
 265  *   -- called from SRAM, or Flash (using temp SRAM stack).
 266  *****************************************************************************/
 267 void prcm_init(void)
 268 {
 269         u32 osc_clk=0, sys_clkin_sel;
 270         dpll_param *dpll_param_p;
 271         u32 clk_index, sil_index;
 272
 273         /* Gauge the input clock speed and find out the sys_clkin_sel
 274          * value corresponding to the input clock.
 275          */
 276         osc_clk = get_osc_clk_speed();
 277         get_sys_clkin_sel(osc_clk, &sys_clkin_sel);
 278
 279         sr32(PRM_CLKSEL, 0, 3, sys_clkin_sel); /* set input crystal speed */
 280
 281         /* If the input clock is greater than 19.2M always divide/2 */
 282         if(sys_clkin_sel > 2) {
 283                 sr32(PRM_CLKSRC_CTRL, 6, 2, 2);/* input clock divider */
 284                 clk_index = sys_clkin_sel/2;
 285         } else {
 286                 sr32(PRM_CLKSRC_CTRL, 6, 2, 1);/* input clock divider */
 287                 clk_index = sys_clkin_sel;
 288         }
 289
 290         sr32(PRM_CLKSRC_CTRL, 0, 2, 0);/* Bypass mode: T2 inputs a square clock */
 291
 292         /* The DPLL tables are defined according to sysclk value and
 293          * silicon revision. The clk_index value will be used to get
 294          * the values for that input sysclk from the DPLL param table
 295          * and sil_index will get the values for that SysClk for the
 296          * appropriate silicon rev.
 297          */
 298         if(cpu_is_3410())
 299                 sil_index = 2;
 300         else {
 301                 if(get_cpu_rev() == CPU_3430_ES1)
 302                         sil_index = 0;
 303                 else if(get_cpu_rev() == CPU_3430_ES2)
 304                         sil_index = 1;
 305         }
 306
 307         /* Unlock MPU DPLL (slows things down, and needed later) */
 308         sr32(CM_CLKEN_PLL_MPU, 0, 3, PLL_LOW_POWER_BYPASS);
 309         wait_on_value(BIT0, 0, CM_IDLEST_PLL_MPU, LDELAY);
 310
 311         /* Getting the base address of Core DPLL param table*/
 312         dpll_param_p = (dpll_param *)get_core_dpll_param();
 313         /* Moving it to the right sysclk and ES rev base */
 314         dpll_param_p = dpll_param_p + MAX_SIL_INDEX*clk_index + sil_index;
 315         /* CORE DPLL */
 316         /* sr32(CM_CLKSEL2_EMU) set override to work when asleep */
 317         sr32(CM_CLKEN_PLL, 0, 3, PLL_FAST_RELOCK_BYPASS);
 318         wait_on_value(BIT0, 0, CM_IDLEST_CKGEN, LDELAY);
 319                 /* For 3430 ES1.0 Errata 1.50, default value directly doesnt
 320                    work. write another value and then default value. */
 321         sr32(CM_CLKSEL1_EMU, 16, 5, CORE_M3X2 + 1);     /* m3x2 */
 322         sr32(CM_CLKSEL1_EMU, 16, 5, CORE_M3X2);         /* m3x2 */
 323         sr32(CM_CLKSEL1_PLL, 27, 2, dpll_param_p->m2);  /* Set M2 */
 324         sr32(CM_CLKSEL1_PLL, 16, 11, dpll_param_p->m);  /* Set M */
 325         sr32(CM_CLKSEL1_PLL, 8, 7, dpll_param_p->n);    /* Set N */
 326         sr32(CM_CLKSEL1_PLL, 6, 1, 0);                  /* 96M Src */
 327         sr32(CM_CLKSEL_CORE, 8, 4, CORE_SSI_DIV);       /* ssi */
 328         sr32(CM_CLKSEL_CORE, 4, 2, CORE_FUSB_DIV);      /* fsusb ES1 only */
 329         sr32(CM_CLKSEL_CORE, 2, 2, CORE_L4_DIV);        /* l4 */
 330         sr32(CM_CLKSEL_CORE, 0, 2, CORE_L3_DIV);        /* l3 */
 331         sr32(CM_CLKSEL_GFX, 0, 3, GFX_DIV);             /* gfx */
 332         sr32(CM_CLKSEL_WKUP, 1, 2, WKUP_RSM);           /* reset mgr */
 333         sr32(CM_CLKEN_PLL, 4, 4, dpll_param_p->fsel);   /* FREQSEL */
 334         sr32(CM_CLKEN_PLL, 0, 3, PLL_LOCK);             /* lock mode */
 335         wait_on_value(BIT0, 1, CM_IDLEST_CKGEN, LDELAY);
 336
 337         /* Getting the base address to PER  DPLL param table*/
 338         dpll_param_p = (dpll_param *)get_per_dpll_param();
 339         /* Moving it to the right sysclk base */
 340         dpll_param_p = dpll_param_p + clk_index;
 341         /* PER DPLL */
 342         sr32(CM_CLKEN_PLL, 16, 3, PLL_STOP);
 343         wait_on_value(BIT1, 0, CM_IDLEST_CKGEN, LDELAY);
 344         sr32(CM_CLKSEL1_EMU, 24, 5, PER_M6X2);  /* set M6 */
 345         sr32(CM_CLKSEL_CAM, 0, 5, PER_M5X2);    /* set M5 */
 346         sr32(CM_CLKSEL_DSS, 0, 5, PER_M4X2);    /* set M4 */
 347         sr32(CM_CLKSEL_DSS, 8, 5, PER_M3X2);    /* set M3 */
 348         sr32(CM_CLKSEL3_PLL, 0, 5, dpll_param_p->m2);   /* set M2 */
 349         sr32(CM_CLKSEL2_PLL, 8, 11, dpll_param_p->m);   /* set m */
 350         sr32(CM_CLKSEL2_PLL, 0, 7, dpll_param_p->n);    /* set n */
 351         sr32(CM_CLKEN_PLL, 20, 4, dpll_param_p->fsel);/* FREQSEL */
 352         sr32(CM_CLKEN_PLL, 16, 3, PLL_LOCK);    /* lock mode */
 353         wait_on_value(BIT1, 2, CM_IDLEST_CKGEN, LDELAY);
 354
 355         /* Getting the base address to MPU DPLL param table*/
 356         dpll_param_p = (dpll_param *)get_mpu_dpll_param();
 357         /* Moving it to the right sysclk and ES rev base */
 358         dpll_param_p = dpll_param_p + MAX_SIL_INDEX*clk_index + sil_index;
 359         /* MPU DPLL (unlocked already) */
 360         sr32(CM_CLKSEL2_PLL_MPU, 0, 5, dpll_param_p->m2);       /* Set M2 */
 361         sr32(CM_CLKSEL1_PLL_MPU, 8, 11, dpll_param_p->m);       /* Set M */
 362         sr32(CM_CLKSEL1_PLL_MPU, 0, 7, dpll_param_p->n);        /* Set N */
 363         sr32(CM_CLKEN_PLL_MPU, 4, 4, dpll_param_p->fsel);       /* FREQSEL */
 364         sr32(CM_CLKEN_PLL_MPU, 0, 3, PLL_LOCK); /* lock mode */
 365         wait_on_value(BIT0, 1, CM_IDLEST_PLL_MPU, LDELAY);
 366
 367         /* Getting the base address to IVA DPLL param table*/
 368         dpll_param_p = (dpll_param *)get_iva_dpll_param();
 369         /* Moving it to the right sysclk and ES rev base */
 370         dpll_param_p = dpll_param_p + MAX_SIL_INDEX*clk_index + sil_index;
 371         /* IVA DPLL (set to 12*20=240MHz) */
 372         sr32(CM_CLKEN_PLL_IVA2, 0, 3, PLL_STOP);
 373         wait_on_value(BIT0, 0, CM_IDLEST_PLL_IVA2, LDELAY);
 374         sr32(CM_CLKSEL2_PLL_IVA2, 0, 5, dpll_param_p->m2);      /* set M2 */
 375         sr32(CM_CLKSEL1_PLL_IVA2, 8, 11, dpll_param_p->m);      /* set M */
 376         sr32(CM_CLKSEL1_PLL_IVA2, 0, 7, dpll_param_p->n);       /* set N */
 377         sr32(CM_CLKEN_PLL_IVA2, 4, 4, dpll_param_p->fsel);      /* FREQSEL */
 378         sr32(CM_CLKEN_PLL_IVA2, 0, 3, PLL_LOCK);        /* lock mode */
 379         wait_on_value(BIT0, 1, CM_IDLEST_PLL_IVA2, LDELAY);
 380
 381         /* Set up GPTimers to sys_clk source only */
 382         sr32(CM_CLKSEL_PER, 0, 8, 0xff);
 383         sr32(CM_CLKSEL_WKUP, 0, 1, 1);
 384
 385         delay(5000);
 386 }
 387
 388 /*****************************************
 389  * Routine: secure_unlock
 390  * Description: Setup security registers for access
 391  * (GP Device only)
 392  *****************************************/
 393 void secure_unlock(void)
 394 {
 395         /* Permission values for registers -Full fledged permissions to all */
 396         #define UNLOCK_1 0xFFFFFFFF
 397         #define UNLOCK_2 0x00000000
 398         #define UNLOCK_3 0x0000FFFF
 399         /* Protection Module Register Target APE (PM_RT)*/
 400         __raw_writel(UNLOCK_1, RT_REQ_INFO_PERMISSION_1);
 401         __raw_writel(UNLOCK_1, RT_READ_PERMISSION_0);
 402         __raw_writel(UNLOCK_1, RT_WRITE_PERMISSION_0);
 403         __raw_writel(UNLOCK_2, RT_ADDR_MATCH_1);
 404
 405         __raw_writel(UNLOCK_3, GPMC_REQ_INFO_PERMISSION_0);
 406         __raw_writel(UNLOCK_3, GPMC_READ_PERMISSION_0);
 407         __raw_writel(UNLOCK_3, GPMC_WRITE_PERMISSION_0);
 408
 409         __raw_writel(UNLOCK_3, OCM_REQ_INFO_PERMISSION_0);
 410         __raw_writel(UNLOCK_3, OCM_READ_PERMISSION_0);
 411         __raw_writel(UNLOCK_3, OCM_WRITE_PERMISSION_0);
 412         __raw_writel(UNLOCK_2, OCM_ADDR_MATCH_2);
 413
 414         /* IVA Changes */
 415         __raw_writel(UNLOCK_3, IVA2_REQ_INFO_PERMISSION_0);
 416         __raw_writel(UNLOCK_3, IVA2_READ_PERMISSION_0);
 417         __raw_writel(UNLOCK_3, IVA2_WRITE_PERMISSION_0);
 418
 419         __raw_writel(UNLOCK_1, SMS_RG_ATT0); /* SDRC region 0 public */
 420 }
 421
 422 /**********************************************************
 423  * Routine: try_unlock_sram()
 424  * Description: If chip is GP type, unlock the SRAM for
 425  *  general use.
 426  ***********************************************************/
 427 void try_unlock_memory(void)
 428 {
 429         int mode;
 430
 431         /* if GP device unlock device SRAM for general use */
 432         /* secure code breaks for Secure/Emulation device - HS/E/T*/
 433         mode = get_device_type();
 434         if (mode == GP_DEVICE) {
 435                 secure_unlock();
 436         }
 437         return;
 438 }
 439
 440 /**********************************************************
 441  * Routine: s_init
 442  * Description: Does early system init of muxing and clocks.
 443  * - Called at time when only stack is available.
 444  **********************************************************/
 445
 446 void s_init(void)
 447 {
 448         watchdog_init();
 449 #ifdef CONFIG_3430_AS_3410
 450         /* setup the scalability control register for
 451          * 3430 to work in 3410 mode
 452          */
 453         __raw_writel(0x5ABF,CONTROL_SCALABLE_OMAP_OCP);
 454 #endif
 455         try_unlock_memory();
 456         set_muxconf_regs();
 457         delay(100);
 458         prcm_init();
 459         per_clocks_enable();
 460         config_3430sdram_ddr();
 461 }
 462
 463 /*******************************************************
 464  * Routine: misc_init_r
 465  * Description: Init ethernet (done here so udelay works)
 466  ********************************************************/
 467 int misc_init_r (void)
 468 {
 469         return(0);
 470 }
 471
 472 /******************************************************
 473  * Routine: wait_for_command_complete
 474  * Description: Wait for posting to finish on watchdog
 475  ******************************************************/
 476 void wait_for_command_complete(unsigned int wd_base)
 477 {
 478         int pending = 1;
 479         do {
 480                 pending = __raw_readl(wd_base + WWPS);
 481         } while (pending);
 482 }
 483
 484 /****************************************
 485  * Routine: watchdog_init
 486  * Description: Shut down watch dogs
 487  *****************************************/
 488 void watchdog_init(void)
 489 {
 490         /* There are 3 watch dogs WD1=Secure, WD2=MPU, WD3=IVA. WD1 is
 491          * either taken care of by ROM (HS/EMU) or not accessible (GP).
 492          * We need to take care of WD2-MPU or take a PRCM reset.  WD3
 493          * should not be running and does not generate a PRCM reset.
 494          */
 495         sr32(CM_FCLKEN_WKUP, 5, 1, 1);
 496         sr32(CM_ICLKEN_WKUP, 5, 1, 1);
 497         wait_on_value(BIT5, 0x20, CM_IDLEST_WKUP, 5); /* some issue here */
 498
 499         __raw_writel(WD_UNLOCK1, WD2_BASE + WSPR);
 500         wait_for_command_complete(WD2_BASE);
 501         __raw_writel(WD_UNLOCK2, WD2_BASE + WSPR);
 502 }
 503
 504 /**********************************************
 505  * Routine: dram_init
 506  * Description: sets uboots idea of sdram size
 507  **********************************************/
 508 int dram_init (void)
 509 {
 510         return 0;
 511 }
 512
 513 /*****************************************************************
 514  * Routine: peripheral_enable
 515  * Description: Enable the clks & power for perifs (GPT2, UART1,...)
 516  ******************************************************************/
 517 void per_clocks_enable(void)
 518 {
 519         /* Enable GP2 timer. */
 520         sr32(CM_CLKSEL_PER, 0, 1, 0x1); /* GPT2 = sys clk */
 521         sr32(CM_ICLKEN_PER, 3, 1, 0x1); /* ICKen GPT2 */
 522         sr32(CM_FCLKEN_PER, 3, 1, 0x1); /* FCKen GPT2 */
 523
 524 #ifdef CFG_NS16550
 525 ////#ifdef CONFIG_SERIAL3
 526         sr32(CM_FCLKEN_PER, 11, 1, 0x1);
 527         sr32(CM_ICLKEN_PER, 11, 1, 0x1);
 528 ////#else
 529         /* Enable UART1 clocks */
 530         sr32(CM_FCLKEN1_CORE, 13, 1, 0x1);
 531         sr32(CM_ICLKEN1_CORE, 13, 1, 0x1);
 532 ////#endif
 533 #endif
 534         delay(1000);
 535 }
 536
 537 /* Set MUX for UART, GPMC, SDRC, GPIO */
 538
 539 #define         MUX_VAL(OFFSET,VALUE)\
 540                 __raw_writew((VALUE), OMAP34XX_CTRL_BASE + (OFFSET));
 541
 542 #define         CP(x)   (CONTROL_PADCONF_##x)
 543 /*
 544  * IEN  - Input Enable
 545  * IDIS - Input Disable
 546  * PTD  - Pull type Down
 547  * PTU  - Pull type Up
 548  * DIS  - Pull type selection is inactive
 549  * EN   - Pull type selection is active
 550  * M0   - Mode 0
 551  * The commented string gives the final mux configuration for that pin
 552  */
 553 #define MUX_DEFAULT()\
 554         /*SDRC*/\
 555         MUX_VAL(CP(SDRC_D0),        (IEN  | PTD | DIS | M0)) /*SDRC_D0*/\
 556         MUX_VAL(CP(SDRC_D1),        (IEN  | PTD | DIS | M0)) /*SDRC_D1*/\
 557         MUX_VAL(CP(SDRC_D2),        (IEN  | PTD | DIS | M0)) /*SDRC_D2*/\
 558         MUX_VAL(CP(SDRC_D3),        (IEN  | PTD | DIS | M0)) /*SDRC_D3*/\
 559         MUX_VAL(CP(SDRC_D4),        (IEN  | PTD | DIS | M0)) /*SDRC_D4*/\
 560         MUX_VAL(CP(SDRC_D5),        (IEN  | PTD | DIS | M0)) /*SDRC_D5*/\
 561         MUX_VAL(CP(SDRC_D6),        (IEN  | PTD | DIS | M0)) /*SDRC_D6*/\
 562         MUX_VAL(CP(SDRC_D7),        (IEN  | PTD | DIS | M0)) /*SDRC_D7*/\
 563         MUX_VAL(CP(SDRC_D8),        (IEN  | PTD | DIS | M0)) /*SDRC_D8*/\
 564         MUX_VAL(CP(SDRC_D9),        (IEN  | PTD | DIS | M0)) /*SDRC_D9*/\
 565         MUX_VAL(CP(SDRC_D10),       (IEN  | PTD | DIS | M0)) /*SDRC_D10*/\
 566         MUX_VAL(CP(SDRC_D11),       (IEN  | PTD | DIS | M0)) /*SDRC_D11*/\
 567         MUX_VAL(CP(SDRC_D12),       (IEN  | PTD | DIS | M0)) /*SDRC_D12*/\
 568         MUX_VAL(CP(SDRC_D13),       (IEN  | PTD | DIS | M0)) /*SDRC_D13*/\
 569         MUX_VAL(CP(SDRC_D14),       (IEN  | PTD | DIS | M0)) /*SDRC_D14*/\
 570         MUX_VAL(CP(SDRC_D15),       (IEN  | PTD | DIS | M0)) /*SDRC_D15*/\
 571         MUX_VAL(CP(SDRC_D16),       (IEN  | PTD | DIS | M0)) /*SDRC_D16*/\
 572         MUX_VAL(CP(SDRC_D17),       (IEN  | PTD | DIS | M0)) /*SDRC_D17*/\
 573         MUX_VAL(CP(SDRC_D18),       (IEN  | PTD | DIS | M0)) /*SDRC_D18*/\
 574         MUX_VAL(CP(SDRC_D19),       (IEN  | PTD | DIS | M0)) /*SDRC_D19*/\
 575         MUX_VAL(CP(SDRC_D20),       (IEN  | PTD | DIS | M0)) /*SDRC_D20*/\
 576         MUX_VAL(CP(SDRC_D21),       (IEN  | PTD | DIS | M0)) /*SDRC_D21*/\
 577         MUX_VAL(CP(SDRC_D22),       (IEN  | PTD | DIS | M0)) /*SDRC_D22*/\
 578         MUX_VAL(CP(SDRC_D23),       (IEN  | PTD | DIS | M0)) /*SDRC_D23*/\
 579         MUX_VAL(CP(SDRC_D24),       (IEN  | PTD | DIS | M0)) /*SDRC_D24*/\
 580         MUX_VAL(CP(SDRC_D25),       (IEN  | PTD | DIS | M0)) /*SDRC_D25*/\
 581         MUX_VAL(CP(SDRC_D26),       (IEN  | PTD | DIS | M0)) /*SDRC_D26*/\
 582         MUX_VAL(CP(SDRC_D27),       (IEN  | PTD | DIS | M0)) /*SDRC_D27*/\
 583         MUX_VAL(CP(SDRC_D28),       (IEN  | PTD | DIS | M0)) /*SDRC_D28*/\
 584         MUX_VAL(CP(SDRC_D29),       (IEN  | PTD | DIS | M0)) /*SDRC_D29*/\
 585         MUX_VAL(CP(SDRC_D30),       (IEN  | PTD | DIS | M0)) /*SDRC_D30*/\
 586         MUX_VAL(CP(SDRC_D31),       (IEN  | PTD | DIS | M0)) /*SDRC_D31*/\
 587         MUX_VAL(CP(SDRC_CLK),       (IEN  | PTD | DIS | M0)) /*SDRC_CLK*/\
 588         MUX_VAL(CP(SDRC_DQS0),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS0*/\
 589         MUX_VAL(CP(SDRC_DQS1),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS1*/\
 590         MUX_VAL(CP(SDRC_DQS2),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS2*/\
 591         MUX_VAL(CP(SDRC_DQS3),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS3*/\
 592         /*GPMC*/\
 593         MUX_VAL(CP(GPMC_A1),        (IDIS | PTD | DIS | M0)) /*GPMC_A1*/\
 594         MUX_VAL(CP(GPMC_A2),        (IDIS | PTD | DIS | M0)) /*GPMC_A2*/\
 595         MUX_VAL(CP(GPMC_A3),        (IDIS | PTD | DIS | M0)) /*GPMC_A3*/\
 596         MUX_VAL(CP(GPMC_A4),        (IDIS | PTD | DIS | M0)) /*GPMC_A4*/\
 597         MUX_VAL(CP(GPMC_A5),        (IDIS | PTD | DIS | M0)) /*GPMC_A5*/\
 598         MUX_VAL(CP(GPMC_A6),        (IDIS | PTD | DIS | M0)) /*GPMC_A6*/\
 599         MUX_VAL(CP(GPMC_A7),        (IDIS | PTD | DIS | M0)) /*GPMC_A7*/\
 600         MUX_VAL(CP(GPMC_A8),        (IDIS | PTD | DIS | M0)) /*GPMC_A8*/\
 601         MUX_VAL(CP(GPMC_A9),        (IDIS | PTD | DIS | M0)) /*GPMC_A9*/\
 602         MUX_VAL(CP(GPMC_A10),       (IDIS | PTD | DIS | M0)) /*GPMC_A10*/\
 603         MUX_VAL(CP(GPMC_D0),        (IEN  | PTD | DIS | M0)) /*GPMC_D0*/\
 604         MUX_VAL(CP(GPMC_D1),        (IEN  | PTD | DIS | M0)) /*GPMC_D1*/\
 605         MUX_VAL(CP(GPMC_D2),        (IEN  | PTD | DIS | M0)) /*GPMC_D2*/\
 606         MUX_VAL(CP(GPMC_D3),        (IEN  | PTD | DIS | M0)) /*GPMC_D3*/\
 607         MUX_VAL(CP(GPMC_D4),        (IEN  | PTD | DIS | M0)) /*GPMC_D4*/\
 608         MUX_VAL(CP(GPMC_D5),        (IEN  | PTD | DIS | M0)) /*GPMC_D5*/\
 609         MUX_VAL(CP(GPMC_D6),        (IEN  | PTD | DIS | M0)) /*GPMC_D6*/\
 610         MUX_VAL(CP(GPMC_D7),        (IEN  | PTD | DIS | M0)) /*GPMC_D7*/\
 611         MUX_VAL(CP(GPMC_D8),        (IEN  | PTD | DIS | M0)) /*GPMC_D8*/\
 612         MUX_VAL(CP(GPMC_D9),        (IEN  | PTD | DIS | M0)) /*GPMC_D9*/\
 613         MUX_VAL(CP(GPMC_D10),       (IEN  | PTD | DIS | M0)) /*GPMC_D10*/\
 614         MUX_VAL(CP(GPMC_D11),       (IEN  | PTD | DIS | M0)) /*GPMC_D11*/\
 615         MUX_VAL(CP(GPMC_D12),       (IEN  | PTD | DIS | M0)) /*GPMC_D12*/\
 616         MUX_VAL(CP(GPMC_D13),       (IEN  | PTD | DIS | M0)) /*GPMC_D13*/\
 617         MUX_VAL(CP(GPMC_D14),       (IEN  | PTD | DIS | M0)) /*GPMC_D14*/\
 618         MUX_VAL(CP(GPMC_D15),       (IEN  | PTD | DIS | M0)) /*GPMC_D15*/\
 619         MUX_VAL(CP(GPMC_nCS0),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS0*/\
 620         MUX_VAL(CP(GPMC_nCS1),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS1*/\
 621         MUX_VAL(CP(GPMC_nCS2),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS2*/\
 622         MUX_VAL(CP(GPMC_nCS3),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS3*/\
 623         MUX_VAL(CP(GPMC_nCS4),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS4 lab*/\
 624         MUX_VAL(CP(GPMC_nCS5),      (IDIS | PTD | DIS | M0)) /*GPMC_nCS5 lab*/\
 625         MUX_VAL(CP(GPMC_nCS6),      (IEN  | PTD | DIS | M1)) /*sys_ndmareq1 lab*/\
 626         MUX_VAL(CP(GPMC_nCS7),      (IEN  | PTU | EN  | M1)) /*GPMC_IO_DIR lab*/\
 627         MUX_VAL(CP(GPMC_CLK),       (IDIS | PTD | DIS | M0)) /*GPMC_CLK*/\
 628         MUX_VAL(CP(GPMC_nADV_ALE),  (IDIS | PTD | DIS | M0)) /*GPMC_nADV_ALE*/\
 629         MUX_VAL(CP(GPMC_nOE),       (IDIS | PTD | DIS | M0)) /*GPMC_nOE*/\
 630         MUX_VAL(CP(GPMC_nWE),       (IDIS | PTD | DIS | M0)) /*GPMC_nWE*/\
 631         MUX_VAL(CP(GPMC_nBE0_CLE),  (IDIS | PTD | DIS | M0)) /*GPMC_nBE0_CLE*/\
 632         MUX_VAL(CP(GPMC_nBE1),      (IEN  | PTD | DIS | M0)) /*GPMC_nBE1 lab*/\
 633         MUX_VAL(CP(GPMC_nWP),       (IEN  | PTD | DIS | M0)) /*GPMC_nWP*/\
 634         MUX_VAL(CP(GPMC_WAIT0),     (IEN  | PTU | EN  | M0)) /*GPMC_WAIT0*/\
 635         MUX_VAL(CP(GPMC_WAIT1),     (IEN  | PTU | EN  | M0)) /*GPMC_WAIT1*/\
 636         MUX_VAL(CP(GPMC_WAIT2),     (IEN  | PTU | EN  | M0)) /*gpmc_nWait lab*/\
 637         MUX_VAL(CP(GPMC_WAIT3),     (IEN  | PTU | EN  | M0)) /*gpmc_nWait lab*/\
 638         MUX_VAL(CP(DSS_DATA18),     (IDIS | PTD | DIS | M0)) /*DSS_DATA18*/\
 639         MUX_VAL(CP(DSS_DATA19),     (IDIS | PTD | DIS | M0)) /*DSS_DATA19*/\
 640         MUX_VAL(CP(DSS_DATA20),     (IDIS | PTD | DIS | M0)) /*DSS_DATA20*/\
 641         MUX_VAL(CP(CAM_XCLKB),      (IDIS | PTD | DIS | M0)) /*CAM_XCLKB*/\
 642         MUX_VAL(CP(CAM_WEN),        (IEN  | PTD | DIS | M4)) /*GPIO_167*/\
 643         MUX_VAL(CP(UART1_TX),       (IDIS | PTD | DIS | M0)) /*UART1_TX*/\
 644         MUX_VAL(CP(UART1_RTS),      (IDIS | PTD | DIS | M0)) /*UART1_RTS*/\
 645         MUX_VAL(CP(UART1_CTS),      (IEN  | PTU | DIS | M0)) /*UART1_CTS*/\
 646         MUX_VAL(CP(UART1_RX),       (IEN  | PTD | DIS | M0)) /*UART1_RX*/\
 647         MUX_VAL(CP(McBSP1_DX),      (IEN  | PTD | DIS | M4)) /*GPIO_158*/\
 648         MUX_VAL(CP(SYS_32K),        (IEN  | PTD | DIS | M0)) /*SYS_32K*/\
 649         MUX_VAL(CP(SYS_BOOT0),      (IEN  | PTD | DIS | M4)) /*GPIO_2 */\
 650         MUX_VAL(CP(SYS_BOOT1),      (IEN  | PTD | DIS | M4)) /*GPIO_3 */\
 651         MUX_VAL(CP(SYS_BOOT2),      (IEN  | PTD | DIS | M4)) /*GPIO_4 */\
 652         MUX_VAL(CP(SYS_BOOT3),      (IEN  | PTD | DIS | M4)) /*GPIO_5 */\
 653         MUX_VAL(CP(SYS_BOOT4),      (IEN  | PTD | DIS | M4)) /*GPIO_6 */\
 654         MUX_VAL(CP(SYS_BOOT5),      (IEN  | PTD | DIS | M4)) /*GPIO_7 */\
 655         MUX_VAL(CP(SYS_BOOT6),      (IEN  | PTD | DIS | M4)) /*GPIO_8 */\
 656         MUX_VAL(CP(SYS_CLKOUT1),    (IDIS | PTD | DIS | M0)) /*sys_clkout2 lab*/\
 657         MUX_VAL(CP(SYS_CLKOUT2),    (IDIS | PTD | DIS | M0)) /*sys_clkout2 lab*/\
 658         MUX_VAL(CP(JTAG_nTRST),     (IEN  | PTD | DIS | M0)) /*JTAG_nTRST*/\
 659         MUX_VAL(CP(JTAG_TCK),       (IEN  | PTD | DIS | M0)) /*JTAG_TCK*/\
 660         MUX_VAL(CP(JTAG_TMS),       (IEN  | PTD | DIS | M0)) /*JTAG_TMS*/\
 661         MUX_VAL(CP(JTAG_TDI),       (IEN  | PTD | DIS | M0)) /*JTAG_TDI*/\
 662         MUX_VAL(CP(JTAG_EMU0),      (IEN  | PTD | DIS | M0)) /*JTAG_EMU0*/\
 663         MUX_VAL(CP(JTAG_EMU1),      (IEN  | PTD | DIS | M0)) /*JTAG_EMU1*/\
 664         MUX_VAL(CP(ETK_CLK),        (IEN  | PTD | DIS | M4)) /*GPIO_12*/\
 665         MUX_VAL(CP(ETK_CTL),        (IEN  | PTD | DIS | M4)) /*GPIO_13*/\
 666         MUX_VAL(CP(ETK_D0 ),        (IEN  | PTD | DIS | M4)) /*GPIO_14*/\
 667         MUX_VAL(CP(ETK_D1 ),        (IEN  | PTD | DIS | M4)) /*GPIO_15*/\
 668         MUX_VAL(CP(ETK_D2 ),        (IEN  | PTD | DIS | M4)) /*GPIO_16*/\
 669         MUX_VAL(CP(ETK_D10),        (IEN  | PTD | DIS | M4)) /*GPIO_24*/\
 670         MUX_VAL(CP(ETK_D11),        (IEN  | PTD | DIS | M4)) /*GPIO_25*/\
 671         MUX_VAL(CP(ETK_D12),        (IEN  | PTD | DIS | M4)) /*GPIO_26*/\
 672         MUX_VAL(CP(ETK_D13),        (IEN  | PTD | DIS | M4)) /*GPIO_27*/\
 673         MUX_VAL(CP(ETK_D14),        (IEN  | PTD | DIS | M4)) /*GPIO_28*/\
 674         MUX_VAL(CP(ETK_D15),        (IEN  | PTD | DIS | M4)) /*GPIO_29*/\
 675         MUX_VAL(CP(UART3_CTS_RCTX), (IEN  | PTD | EN  | M0)) /*UART3_CTS_RCTX */\
 676         MUX_VAL(CP(UART3_RTS_SD),   (IDIS | PTD | DIS | M0)) /*UART3_RTS_SD */\
 677         MUX_VAL(CP(UART3_RX_IRRX ), (IEN  | PTD | DIS | M0)) /*UART3_RX_IRRX*/\
 678         MUX_VAL(CP(UART3_TX_IRTX ), (IDIS | PTD | DIS | M0)) /*UART3_TX_IRTX*/\
 679         MUX_VAL(CP(sdrc_cke0),      (IDIS | PTU | EN  | M0)) /*sdrc_cke0 */\
 680         MUX_VAL(CP(sdrc_cke1),      (IDIS | PTD | DIS | M7)) /*sdrc_cke1 not used*/
 681 /**********************************************************
 682  * Routine: set_muxconf_regs
 683  * Description: Setting up the configuration Mux registers
 684  *              specific to the hardware. Many pins need
 685  *              to be moved from protect to primary mode.
 686  *********************************************************/
 687 void set_muxconf_regs(void)
 688 {
 689         MUX_DEFAULT();
 690 }
 691
 692 /**********************************************************
 693  * Routine: nand+_init
 694  * Description: Set up nand for nand and jffs2 commands
 695  *********************************************************/
 696 int nand_init(void)
 697 {
 698         /* global settings */
 699         __raw_writel(0x10, GPMC_SYSCONFIG);     /* smart idle */
 700         __raw_writel(0x0, GPMC_IRQENABLE);      /* isr's sources masked */
 701         __raw_writel(0, GPMC_TIMEOUT_CONTROL);/* timeout disable */
 702 #ifdef CFG_NAND
 703         __raw_writel(0x001, GPMC_CONFIG);       /* set nWP, disable limited addr */
 704 #endif
 705
 706         /* setup CS0 for Micron NAND, leave other CS's to u-boot */
 707         __raw_writel(0 , GPMC_CONFIG7 + GPMC_CONFIG_CS0);
 708         delay(1000);
 709
 710 #ifdef CFG_NAND
 711         __raw_writel( M_NAND_GPMC_CONFIG1, GPMC_CONFIG1 + GPMC_CONFIG_CS0);
 712         __raw_writel( M_NAND_GPMC_CONFIG2, GPMC_CONFIG2 + GPMC_CONFIG_CS0);
 713         __raw_writel( M_NAND_GPMC_CONFIG3, GPMC_CONFIG3 + GPMC_CONFIG_CS0);
 714         __raw_writel( M_NAND_GPMC_CONFIG4, GPMC_CONFIG4 + GPMC_CONFIG_CS0);
 715         __raw_writel( M_NAND_GPMC_CONFIG5, GPMC_CONFIG5 + GPMC_CONFIG_CS0);
 716         __raw_writel( M_NAND_GPMC_CONFIG6, GPMC_CONFIG6 + GPMC_CONFIG_CS0);
 717
 718 #else /* CFG_ONENAND */
 719         __raw_writel( ONENAND_GPMC_CONFIG1, GPMC_CONFIG1 + GPMC_CONFIG_CS0);
 720         __raw_writel( ONENAND_GPMC_CONFIG2, GPMC_CONFIG2 + GPMC_CONFIG_CS0);
 721         __raw_writel( ONENAND_GPMC_CONFIG3, GPMC_CONFIG3 + GPMC_CONFIG_CS0);
 722         __raw_writel( ONENAND_GPMC_CONFIG4, GPMC_CONFIG4 + GPMC_CONFIG_CS0);
 723         __raw_writel( ONENAND_GPMC_CONFIG5, GPMC_CONFIG5 + GPMC_CONFIG_CS0);
 724         __raw_writel( ONENAND_GPMC_CONFIG6, GPMC_CONFIG6 + GPMC_CONFIG_CS0);
 725 #endif
 726
 727         /* Enable the GPMC Mapping */
 728         __raw_writel(( ((OMAP34XX_GPMC_CS0_SIZE & 0xF)<<8) |
 729                      ((OMAP34XX_GPMC_CS0_MAP>>24) & 0x3F) |
 730                      (1<<6) ),  (GPMC_CONFIG7 + GPMC_CONFIG_CS0));
 731         delay(2000);
 732
 733 #ifdef CFG_NAND
 734         if (nand_chip()){
 735 #ifdef CFG_PRINTF
 736                 printf("Unsupported Chip!\n");
 737 #endif
 738                 return 1;
 739         }
 740 #else
 741         if (onenand_chip()){
 742 #ifdef CFG_PRINTF
 743                 printf("OneNAND Unsupported !\n");
 744 #endif
 745                 return 1;
 746         }
 747 #endif
 748         return 0;
 749 }
 750
 751 /* optionally do something like blinking LED */
 752 void board_hang (void)
 753 { while (0) {};}