board/omap3430labrador/omap3430sdp.c

   1 /*
   2  * (C) Copyright 2006-2008
   3  * Texas Instruments, <www.ti.com>
   4  * Jian Zhang <jzhang@ti.com>
   5  * Richard Woodruff <r-woodruff2@ti.com>
   6  *
   7  * See file CREDITS for list of people who contributed to this
   8  * project.
   9  *
  10  * This program is free software; you can redistribute it and/or
  11  * modify it under the terms of the GNU General Public License as
  12  * published by the Free Software Foundation; either version 2 of
  13  * the License, or (at your option) any later version.
  14  *
  15  * This program is distributed in the hope that it will be useful,
  16  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  17  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  18  * GNU General Public License for more details.
  19  *
  20  * You should have received a copy of the GNU General Public License
  21  * along with this program; if not, write to the Free Software
  22  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  23  * MA 02111-1307 USA
  24  */
  25 #include <common.h>
  26 #include <asm/arch/cpu.h>
  27 #include <asm/arch/bits.h>
  28 #include <asm/arch/mux.h>
  29 #include <asm/arch/sys_proto.h>
  30 #include <asm/arch/sys_info.h>
  31 #include <asm/arch/clocks.h>
  32 #include <asm/arch/mem.h>
  33
  34 /* Used to index into DPLL parameter tables */
  35 struct dpll_param {
  36         unsigned int m;
  37         unsigned int n;
  38         unsigned int fsel;
  39         unsigned int m2;
  40 };
  41
  42 typedef struct dpll_param dpll_param;
  43
  44 #define MAX_SIL_INDEX   3
  45
  46 /* Following functions are exported from lowlevel_init.S */
  47 extern dpll_param * get_mpu_dpll_param(void);
  48 extern dpll_param * get_iva_dpll_param(void);
  49 extern dpll_param * get_core_dpll_param(void);
  50 extern dpll_param * get_per_dpll_param(void);
  51
  52 #define __raw_readl(a)    (*(volatile unsigned int *)(a))
  53 #define __raw_writel(v,a) (*(volatile unsigned int *)(a) = (v))
  54 #define __raw_readw(a)    (*(volatile unsigned short *)(a))
  55 #define __raw_writew(v,a) (*(volatile unsigned short *)(a) = (v))
  56
  57 /*******************************************************
  58  * Routine: delay
  59  * Description: spinning delay to use before udelay works
  60  ******************************************************/
  61 static inline void delay(unsigned long loops)
  62 {
  63         __asm__ volatile ("1:\n" "subs %0, %1, #1\n"
  64                           "bne 1b":"=r" (loops):"0"(loops));
  65 }
  66
  67 /*****************************************
  68  * Routine: board_init
  69  * Description: Early hardware init.
  70  *****************************************/
  71 int board_init (void)
  72 {
  73         return 0;
  74 }
  75
  76 /******************************************
  77  * cpu_is_3410(void) - returns true for 3410
  78  ******************************************/
  79 u32 cpu_is_3410(void)
  80 {
  81         int status;
  82         if(get_cpu_rev() < CPU_3430_ES2) {
  83                 return 0;
  84         } else {
  85                 /* read scalability status and return 1 for 3410*/
  86                 status = __raw_readl(CONTROL_SCALABLE_OMAP_STATUS);
  87                 /* Check whether MPU frequency is set to 266 MHz which
  88                  * is nominal for 3410. If yes return true else false
  89                  */
  90                 if (((status >> 8) & 0x3) == 0x2)
  91                         return 1;
  92                 else
  93                         return 0;
  94         }
  95 }
  96
  97 #ifdef CFG_3430SDRAM_DDR
  98 /*********************************************************************
  99  * config_3430sdram_ddr() - Init DDR on 3430SDP dev board.
 100  *********************************************************************/
 101 void config_3430sdram_ddr(void)
 102 {
 103         /* reset sdrc controller */
 104         __raw_writel(SOFTRESET, SDRC_SYSCONFIG);
 105         wait_on_value(BIT0, BIT0, SDRC_STATUS, 12000000);
 106         __raw_writel(0, SDRC_SYSCONFIG);
 107
 108         /* setup sdrc to ball mux */
 109         __raw_writel(SDP_SDRC_SHARING, SDRC_SHARING);
 110
 111         /* set mdcfg */
 112         __raw_writel(SDP_SDRC_MDCFG_0_DDR, SDRC_MCFG_0);
 113
 114         /* set timing */
 115         __raw_writel(SDP_SDRC_ACTIM_CTRLA_0, SDRC_ACTIM_CTRLA_0);
 116         __raw_writel(SDP_SDRC_ACTIM_CTRLB_0, SDRC_ACTIM_CTRLB_0);
 117         __raw_writel(SDP_SDRC_RFR_CTRL, SDRC_RFR_CTRL);
 118
 119         /* init sequence for mDDR/mSDR using manual commands (DDR is different) */
 120         __raw_writel(CMD_NOP, SDRC_MANUAL_0);
 121         delay(5000);
 122         __raw_writel(CMD_PRECHARGE, SDRC_MANUAL_0);
 123         __raw_writel(CMD_AUTOREFRESH, SDRC_MANUAL_0);
 124         __raw_writel(CMD_AUTOREFRESH, SDRC_MANUAL_0);
 125
 126         /* set mr0 */
 127         __raw_writel(SDP_SDRC_MR_0_DDR, SDRC_MR_0);
 128
 129         /* set up dll */
 130         __raw_writel(SDP_SDRC_DLLAB_CTRL, SDRC_DLLA_CTRL);
 131         delay(0x2000);  /* give time to lock */
 132
 133 }
 134 #endif // CFG_3430SDRAM_DDR
 135
 136 /*************************************************************
 137  * get_sys_clk_speed - determine reference oscillator speed
 138  *  based on known 32kHz clock and gptimer.
 139  *************************************************************/
 140 u32 get_osc_clk_speed(void)
 141 {
 142         u32 start, cstart, cend, cdiff, val;
 143
 144         val = __raw_readl(PRM_CLKSRC_CTRL);
 145         /* If SYS_CLK is being divided by 2, remove for now */
 146         val = (val & (~BIT7)) | BIT6;
 147         __raw_writel(val, PRM_CLKSRC_CTRL);
 148
 149         /* enable timer2 */
 150         val = __raw_readl(CM_CLKSEL_WKUP) | BIT0;
 151         __raw_writel(val, CM_CLKSEL_WKUP);      /* select sys_clk for GPT1 */
 152
 153         /* Enable I and F Clocks for GPT1 */
 154         val = __raw_readl(CM_ICLKEN_WKUP) | BIT0 | BIT2;
 155         __raw_writel(val, CM_ICLKEN_WKUP);
 156         val = __raw_readl(CM_FCLKEN_WKUP) | BIT0;
 157         __raw_writel(val, CM_FCLKEN_WKUP);
 158
 159         __raw_writel(0, OMAP34XX_GPT1 + TLDR);  /* start counting at 0 */
 160         __raw_writel(GPT_EN, OMAP34XX_GPT1 + TCLR);     /* enable clock */
 161         /* enable 32kHz source *//* enabled out of reset */
 162         /* determine sys_clk via gauging */
 163
 164         start = 20 + __raw_readl(S32K_CR);      /* start time in 20 cycles */
 165         while (__raw_readl(S32K_CR) < start);   /* dead loop till start time */
 166         cstart = __raw_readl(OMAP34XX_GPT1 + TCRR);     /* get start sys_clk count */
 167         while (__raw_readl(S32K_CR) < (start + 20));    /* wait for 40 cycles */
 168         cend = __raw_readl(OMAP34XX_GPT1 + TCRR);       /* get end sys_clk count */
 169         cdiff = cend - cstart;                          /* get elapsed ticks */
 170
 171         /* based on number of ticks assign speed */
 172         if (cdiff > 19000)
 173                 return (S38_4M);
 174         else if (cdiff > 15200)
 175                 return (S26M);
 176         else if (cdiff > 13000)
 177                 return (S24M);
 178         else if (cdiff > 9000)
 179                 return (S19_2M);
 180         else if (cdiff > 7600)
 181                 return (S13M);
 182         else
 183                 return (S12M);
 184 }
 185
 186 /******************************************************************************
 187  * prcm_init() - inits clocks for PRCM as defined in clocks.h
 188  *   -- called from SRAM, or Flash (using temp SRAM stack).
 189  *****************************************************************************/
 190 void prcm_init(void)
 191 {
 192         u32 osc_clk=0, sys_clkin_sel;
 193         dpll_param *dpll_param_p;
 194         u32 clk_index, sil_index;
 195
 196         /* Gauge the input clock speed and find out the sys_clkin_sel
 197          * value corresponding to the input clock.
 198          */
 199         osc_clk = get_osc_clk_speed();
 200         get_sys_clkin_sel(osc_clk, &sys_clkin_sel);
 201
 202         sr32(PRM_CLKSEL, 0, 3, sys_clkin_sel); /* set input crystal speed */
 203
 204         /* If the input clock is greater than 19.2M always divide/2 */
 205         if(sys_clkin_sel > 2) {
 206                 sr32(PRM_CLKSRC_CTRL, 6, 2, 2);/* input clock divider */
 207                 clk_index = sys_clkin_sel/2;
 208         } else {
 209                 sr32(PRM_CLKSRC_CTRL, 6, 2, 1);/* input clock divider */
 210                 clk_index = sys_clkin_sel;
 211         }
 212
 213         sr32(PRM_CLKSRC_CTRL, 0, 2, 0);/* Bypass mode: T2 inputs a square clock */
 214
 215         /* The DPLL tables are defined according to sysclk value and
 216          * silicon revision. The clk_index value will be used to get
 217          * the values for that input sysclk from the DPLL param table
 218          * and sil_index will get the values for that SysClk for the
 219          * appropriate silicon rev.
 220          */
 221         if(cpu_is_3410())
 222                 sil_index = 2;
 223         else {
 224                 if(get_cpu_rev() == CPU_3430_ES1)
 225                         sil_index = 0;
 226                 else if(get_cpu_rev() == CPU_3430_ES2)
 227                         sil_index = 1;
 228         }
 229
 230         /* Unlock MPU DPLL (slows things down, and needed later) */
 231         sr32(CM_CLKEN_PLL_MPU, 0, 3, PLL_LOW_POWER_BYPASS);
 232         wait_on_value(BIT0, 0, CM_IDLEST_PLL_MPU, LDELAY);
 233
 234         /* Getting the base address of Core DPLL param table*/
 235         dpll_param_p = (dpll_param *)get_core_dpll_param();
 236         /* Moving it to the right sysclk and ES rev base */
 237         dpll_param_p = dpll_param_p + MAX_SIL_INDEX*clk_index + sil_index;
 238         /* CORE DPLL */
 239         /* sr32(CM_CLKSEL2_EMU) set override to work when asleep */
 240         sr32(CM_CLKEN_PLL, 0, 3, PLL_FAST_RELOCK_BYPASS);
 241         wait_on_value(BIT0, 0, CM_IDLEST_CKGEN, LDELAY);
 242                 /* For 3430 ES1.0 Errata 1.50, default value directly doesnt
 243                    work. write another value and then default value. */
 244         sr32(CM_CLKSEL1_EMU, 16, 5, CORE_M3X2 + 1);     /* m3x2 */
 245         sr32(CM_CLKSEL1_EMU, 16, 5, CORE_M3X2);         /* m3x2 */
 246         sr32(CM_CLKSEL1_PLL, 27, 2, dpll_param_p->m2);  /* Set M2 */
 247         sr32(CM_CLKSEL1_PLL, 16, 11, dpll_param_p->m);  /* Set M */
 248         sr32(CM_CLKSEL1_PLL, 8, 7, dpll_param_p->n);    /* Set N */
 249         sr32(CM_CLKSEL1_PLL, 6, 1, 0);                  /* 96M Src */
 250         sr32(CM_CLKSEL_CORE, 8, 4, CORE_SSI_DIV);       /* ssi */
 251         sr32(CM_CLKSEL_CORE, 4, 2, CORE_FUSB_DIV);      /* fsusb ES1 only */
 252         sr32(CM_CLKSEL_CORE, 2, 2, CORE_L4_DIV);        /* l4 */
 253         sr32(CM_CLKSEL_CORE, 0, 2, CORE_L3_DIV);        /* l3 */
 254         sr32(CM_CLKSEL_GFX, 0, 3, GFX_DIV);             /* gfx */
 255         sr32(CM_CLKSEL_WKUP, 1, 2, WKUP_RSM);           /* reset mgr */
 256         sr32(CM_CLKEN_PLL, 4, 4, dpll_param_p->fsel);   /* FREQSEL */
 257         sr32(CM_CLKEN_PLL, 0, 3, PLL_LOCK);             /* lock mode */
 258         wait_on_value(BIT0, 1, CM_IDLEST_CKGEN, LDELAY);
 259
 260         /* Getting the base address to PER  DPLL param table*/
 261         dpll_param_p = (dpll_param *)get_per_dpll_param();
 262         /* Moving it to the right sysclk base */
 263         dpll_param_p = dpll_param_p + clk_index;
 264         /* PER DPLL */
 265         sr32(CM_CLKEN_PLL, 16, 3, PLL_STOP);
 266         wait_on_value(BIT1, 0, CM_IDLEST_CKGEN, LDELAY);
 267         sr32(CM_CLKSEL1_EMU, 24, 5, PER_M6X2);  /* set M6 */
 268         sr32(CM_CLKSEL_CAM, 0, 5, PER_M5X2);    /* set M5 */
 269         sr32(CM_CLKSEL_DSS, 0, 5, PER_M4X2);    /* set M4 */
 270         sr32(CM_CLKSEL_DSS, 8, 5, PER_M3X2);    /* set M3 */
 271         sr32(CM_CLKSEL3_PLL, 0, 5, dpll_param_p->m2);   /* set M2 */
 272         sr32(CM_CLKSEL2_PLL, 8, 11, dpll_param_p->m);   /* set m */
 273         sr32(CM_CLKSEL2_PLL, 0, 7, dpll_param_p->n);    /* set n */
 274         sr32(CM_CLKEN_PLL, 20, 4, dpll_param_p->fsel);/* FREQSEL */
 275         sr32(CM_CLKEN_PLL, 16, 3, PLL_LOCK);    /* lock mode */
 276         wait_on_value(BIT1, 2, CM_IDLEST_CKGEN, LDELAY);
 277
 278         /* Getting the base address to MPU DPLL param table*/
 279         dpll_param_p = (dpll_param *)get_mpu_dpll_param();
 280         /* Moving it to the right sysclk and ES rev base */
 281         dpll_param_p = dpll_param_p + MAX_SIL_INDEX*clk_index + sil_index;
 282         /* MPU DPLL (unlocked already) */
 283         sr32(CM_CLKSEL2_PLL_MPU, 0, 5, dpll_param_p->m2);       /* Set M2 */
 284         sr32(CM_CLKSEL1_PLL_MPU, 8, 11, dpll_param_p->m);       /* Set M */
 285         sr32(CM_CLKSEL1_PLL_MPU, 0, 7, dpll_param_p->n);        /* Set N */
 286         sr32(CM_CLKEN_PLL_MPU, 4, 4, dpll_param_p->fsel);       /* FREQSEL */
 287         sr32(CM_CLKEN_PLL_MPU, 0, 3, PLL_LOCK); /* lock mode */
 288         wait_on_value(BIT0, 1, CM_IDLEST_PLL_MPU, LDELAY);
 289
 290         /* Getting the base address to IVA DPLL param table*/
 291         dpll_param_p = (dpll_param *)get_iva_dpll_param();
 292         /* Moving it to the right sysclk and ES rev base */
 293         dpll_param_p = dpll_param_p + MAX_SIL_INDEX*clk_index + sil_index;
 294         /* IVA DPLL (set to 12*20=240MHz) */
 295         sr32(CM_CLKEN_PLL_IVA2, 0, 3, PLL_STOP);
 296         wait_on_value(BIT0, 0, CM_IDLEST_PLL_IVA2, LDELAY);
 297         sr32(CM_CLKSEL2_PLL_IVA2, 0, 5, dpll_param_p->m2);      /* set M2 */
 298         sr32(CM_CLKSEL1_PLL_IVA2, 8, 11, dpll_param_p->m);      /* set M */
 299         sr32(CM_CLKSEL1_PLL_IVA2, 0, 7, dpll_param_p->n);       /* set N */
 300         sr32(CM_CLKEN_PLL_IVA2, 4, 4, dpll_param_p->fsel);      /* FREQSEL */
 301         sr32(CM_CLKEN_PLL_IVA2, 0, 3, PLL_LOCK);        /* lock mode */
 302         wait_on_value(BIT0, 1, CM_IDLEST_PLL_IVA2, LDELAY);
 303
 304         /* Set up GPTimers to sys_clk source only */
 305         sr32(CM_CLKSEL_PER, 0, 8, 0xff);
 306         sr32(CM_CLKSEL_WKUP, 0, 1, 1);
 307
 308         delay(5000);
 309 }
 310
 311 /**********************************************************
 312  * Routine: s_init
 313  * Description: Does early system init of muxing and clocks.
 314  * - Called at time when only stack is available.
 315  **********************************************************/
 316
 317 void s_init(void)
 318 {
 319         watchdog_init();
 320 #ifdef CONFIG_3430_AS_3410
 321         /* setup the scalability control register for
 322          * 3430 to work in 3410 mode
 323          */
 324         __raw_writel(0x5ABF,CONTROL_SCALABLE_OMAP_OCP);
 325 #endif
 326         try_unlock_memory();
 327         set_muxconf_regs();
 328         delay(100);
 329         prcm_init();
 330         per_clocks_enable();
 331         config_3430sdram_ddr();
 332 }
 333
 334 /*******************************************************
 335  * Routine: misc_init_r
 336  * Description: Init ethernet (done here so udelay works)
 337  ********************************************************/
 338 int misc_init_r (void)
 339 {
 340         return(0);
 341 }
 342
 343 /******************************************************
 344  * Routine: wait_for_command_complete
 345  * Description: Wait for posting to finish on watchdog
 346  ******************************************************/
 347 void wait_for_command_complete(unsigned int wd_base)
 348 {
 349         int pending = 1;
 350         do {
 351                 pending = __raw_readl(wd_base + WWPS);
 352         } while (pending);
 353 }
 354
 355 /****************************************
 356  * Routine: watchdog_init
 357  * Description: Shut down watch dogs
 358  *****************************************/
 359 void watchdog_init(void)
 360 {
 361         /* There are 3 watch dogs WD1=Secure, WD2=MPU, WD3=IVA. WD1 is
 362          * either taken care of by ROM (HS/EMU) or not accessible (GP).
 363          * We need to take care of WD2-MPU or take a PRCM reset.  WD3
 364          * should not be running and does not generate a PRCM reset.
 365          */
 366         sr32(CM_FCLKEN_WKUP, 5, 1, 1);
 367         sr32(CM_ICLKEN_WKUP, 5, 1, 1);
 368         wait_on_value(BIT5, 0x20, CM_IDLEST_WKUP, 5); /* some issue here */
 369
 370         __raw_writel(WD_UNLOCK1, WD2_BASE + WSPR);
 371         wait_for_command_complete(WD2_BASE);
 372         __raw_writel(WD_UNLOCK2, WD2_BASE + WSPR);
 373 }
 374
 375 /**********************************************
 376  * Routine: dram_init
 377  * Description: sets uboots idea of sdram size
 378  **********************************************/
 379 int dram_init (void)
 380 {
 381         return 0;
 382 }
 383
 384 /*****************************************************************
 385  * Routine: peripheral_enable
 386  * Description: Enable the clks & power for perifs (GPT2, UART1,...)
 387  ******************************************************************/
 388 void per_clocks_enable(void)
 389 {
 390         /* Enable GP2 timer. */
 391         sr32(CM_CLKSEL_PER, 0, 1, 0x1); /* GPT2 = sys clk */
 392         sr32(CM_ICLKEN_PER, 3, 1, 0x1); /* ICKen GPT2 */
 393         sr32(CM_FCLKEN_PER, 3, 1, 0x1); /* FCKen GPT2 */
 394
 395 #ifdef CFG_NS16550
 396 ////#ifdef CONFIG_SERIAL3
 397         sr32(CM_FCLKEN_PER, 11, 1, 0x1);
 398         sr32(CM_ICLKEN_PER, 11, 1, 0x1);
 399 ////#else
 400         /* Enable UART1 clocks */
 401         sr32(CM_FCLKEN1_CORE, 13, 1, 0x1);
 402         sr32(CM_ICLKEN1_CORE, 13, 1, 0x1);
 403 ////#endif
 404 #endif
 405         delay(1000);
 406 }
 407
 408 /* Set MUX for UART, GPMC, SDRC, GPIO */
 409
 410 #define         MUX_VAL(OFFSET,VALUE)\
 411                 __raw_writew((VALUE), OMAP34XX_CTRL_BASE + (OFFSET));
 412
 413 #define         CP(x)   (CONTROL_PADCONF_##x)
 414 /*
 415  * IEN  - Input Enable
 416  * IDIS - Input Disable
 417  * PTD  - Pull type Down
 418  * PTU  - Pull type Up
 419  * DIS  - Pull type selection is inactive
 420  * EN   - Pull type selection is active
 421  * M0   - Mode 0
 422  * The commented string gives the final mux configuration for that pin
 423  */
 424 #define MUX_DEFAULT()\
 425         /*SDRC*/\
 426         MUX_VAL(CP(SDRC_D0),        (IEN  | PTD | DIS | M0)) /*SDRC_D0*/\
 427         MUX_VAL(CP(SDRC_D1),        (IEN  | PTD | DIS | M0)) /*SDRC_D1*/\
 428         MUX_VAL(CP(SDRC_D2),        (IEN  | PTD | DIS | M0)) /*SDRC_D2*/\
 429         MUX_VAL(CP(SDRC_D3),        (IEN  | PTD | DIS | M0)) /*SDRC_D3*/\
 430         MUX_VAL(CP(SDRC_D4),        (IEN  | PTD | DIS | M0)) /*SDRC_D4*/\
 431         MUX_VAL(CP(SDRC_D5),        (IEN  | PTD | DIS | M0)) /*SDRC_D5*/\
 432         MUX_VAL(CP(SDRC_D6),        (IEN  | PTD | DIS | M0)) /*SDRC_D6*/\
 433         MUX_VAL(CP(SDRC_D7),        (IEN  | PTD | DIS | M0)) /*SDRC_D7*/\
 434         MUX_VAL(CP(SDRC_D8),        (IEN  | PTD | DIS | M0)) /*SDRC_D8*/\
 435         MUX_VAL(CP(SDRC_D9),        (IEN  | PTD | DIS | M0)) /*SDRC_D9*/\
 436         MUX_VAL(CP(SDRC_D10),       (IEN  | PTD | DIS | M0)) /*SDRC_D10*/\
 437         MUX_VAL(CP(SDRC_D11),       (IEN  | PTD | DIS | M0)) /*SDRC_D11*/\
 438         MUX_VAL(CP(SDRC_D12),       (IEN  | PTD | DIS | M0)) /*SDRC_D12*/\
 439         MUX_VAL(CP(SDRC_D13),       (IEN  | PTD | DIS | M0)) /*SDRC_D13*/\
 440         MUX_VAL(CP(SDRC_D14),       (IEN  | PTD | DIS | M0)) /*SDRC_D14*/\
 441         MUX_VAL(CP(SDRC_D15),       (IEN  | PTD | DIS | M0)) /*SDRC_D15*/\
 442         MUX_VAL(CP(SDRC_D16),       (IEN  | PTD | DIS | M0)) /*SDRC_D16*/\
 443         MUX_VAL(CP(SDRC_D17),       (IEN  | PTD | DIS | M0)) /*SDRC_D17*/\
 444         MUX_VAL(CP(SDRC_D18),       (IEN  | PTD | DIS | M0)) /*SDRC_D18*/\
 445         MUX_VAL(CP(SDRC_D19),       (IEN  | PTD | DIS | M0)) /*SDRC_D19*/\
 446         MUX_VAL(CP(SDRC_D20),       (IEN  | PTD | DIS | M0)) /*SDRC_D20*/\
 447         MUX_VAL(CP(SDRC_D21),       (IEN  | PTD | DIS | M0)) /*SDRC_D21*/\
 448         MUX_VAL(CP(SDRC_D22),       (IEN  | PTD | DIS | M0)) /*SDRC_D22*/\
 449         MUX_VAL(CP(SDRC_D23),       (IEN  | PTD | DIS | M0)) /*SDRC_D23*/\
 450         MUX_VAL(CP(SDRC_D24),       (IEN  | PTD | DIS | M0)) /*SDRC_D24*/\
 451         MUX_VAL(CP(SDRC_D25),       (IEN  | PTD | DIS | M0)) /*SDRC_D25*/\
 452         MUX_VAL(CP(SDRC_D26),       (IEN  | PTD | DIS | M0)) /*SDRC_D26*/\
 453         MUX_VAL(CP(SDRC_D27),       (IEN  | PTD | DIS | M0)) /*SDRC_D27*/\
 454         MUX_VAL(CP(SDRC_D28),       (IEN  | PTD | DIS | M0)) /*SDRC_D28*/\
 455         MUX_VAL(CP(SDRC_D29),       (IEN  | PTD | DIS | M0)) /*SDRC_D29*/\
 456         MUX_VAL(CP(SDRC_D30),       (IEN  | PTD | DIS | M0)) /*SDRC_D30*/\
 457         MUX_VAL(CP(SDRC_D31),       (IEN  | PTD | DIS | M0)) /*SDRC_D31*/\
 458         MUX_VAL(CP(SDRC_CLK),       (IEN  | PTD | DIS | M0)) /*SDRC_CLK*/\
 459         MUX_VAL(CP(SDRC_DQS0),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS0*/\
 460         MUX_VAL(CP(SDRC_DQS1),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS1*/\
 461         MUX_VAL(CP(SDRC_DQS2),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS2*/\
 462         MUX_VAL(CP(SDRC_DQS3),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS3*/\
 463         /*GPMC*/\
 464         MUX_VAL(CP(GPMC_A1),        (IDIS | PTD | DIS | M0)) /*GPMC_A1*/\
 465         MUX_VAL(CP(GPMC_A2),        (IDIS | PTD | DIS | M0)) /*GPMC_A2*/\
 466         MUX_VAL(CP(GPMC_A3),        (IDIS | PTD | DIS | M0)) /*GPMC_A3*/\
 467         MUX_VAL(CP(GPMC_A4),        (IDIS | PTD | DIS | M0)) /*GPMC_A4*/\
 468         MUX_VAL(CP(GPMC_A5),        (IDIS | PTD | DIS | M0)) /*GPMC_A5*/\
 469         MUX_VAL(CP(GPMC_A6),        (IDIS | PTD | DIS | M0)) /*GPMC_A6*/\
 470         MUX_VAL(CP(GPMC_A7),        (IDIS | PTD | DIS | M0)) /*GPMC_A7*/\
 471         MUX_VAL(CP(GPMC_A8),        (IDIS | PTD | DIS | M0)) /*GPMC_A8*/\
 472         MUX_VAL(CP(GPMC_A9),        (IDIS | PTD | DIS | M0)) /*GPMC_A9*/\
 473         MUX_VAL(CP(GPMC_A10),       (IDIS | PTD | DIS | M0)) /*GPMC_A10*/\
 474         MUX_VAL(CP(GPMC_D0),        (IEN  | PTD | DIS | M0)) /*GPMC_D0*/\
 475         MUX_VAL(CP(GPMC_D1),        (IEN  | PTD | DIS | M0)) /*GPMC_D1*/\
 476         MUX_VAL(CP(GPMC_D2),        (IEN  | PTD | DIS | M0)) /*GPMC_D2*/\
 477         MUX_VAL(CP(GPMC_D3),        (IEN  | PTD | DIS | M0)) /*GPMC_D3*/\
 478         MUX_VAL(CP(GPMC_D4),        (IEN  | PTD | DIS | M0)) /*GPMC_D4*/\
 479         MUX_VAL(CP(GPMC_D5),        (IEN  | PTD | DIS | M0)) /*GPMC_D5*/\
 480         MUX_VAL(CP(GPMC_D6),        (IEN  | PTD | DIS | M0)) /*GPMC_D6*/\
 481         MUX_VAL(CP(GPMC_D7),        (IEN  | PTD | DIS | M0)) /*GPMC_D7*/\
 482         MUX_VAL(CP(GPMC_D8),        (IEN  | PTD | DIS | M0)) /*GPMC_D8*/\
 483         MUX_VAL(CP(GPMC_D9),        (IEN  | PTD | DIS | M0)) /*GPMC_D9*/\
 484         MUX_VAL(CP(GPMC_D10),       (IEN  | PTD | DIS | M0)) /*GPMC_D10*/\
 485         MUX_VAL(CP(GPMC_D11),       (IEN  | PTD | DIS | M0)) /*GPMC_D11*/\
 486         MUX_VAL(CP(GPMC_D12),       (IEN  | PTD | DIS | M0)) /*GPMC_D12*/\
 487         MUX_VAL(CP(GPMC_D13),       (IEN  | PTD | DIS | M0)) /*GPMC_D13*/\
 488         MUX_VAL(CP(GPMC_D14),       (IEN  | PTD | DIS | M0)) /*GPMC_D14*/\
 489         MUX_VAL(CP(GPMC_D15),       (IEN  | PTD | DIS | M0)) /*GPMC_D15*/\
 490         MUX_VAL(CP(GPMC_nCS0),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS0*/\
 491         MUX_VAL(CP(GPMC_nCS1),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS1*/\
 492         MUX_VAL(CP(GPMC_nCS2),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS2*/\
 493         MUX_VAL(CP(GPMC_nCS3),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS3*/\
 494         MUX_VAL(CP(GPMC_nCS4),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS4 lab*/\
 495         MUX_VAL(CP(GPMC_nCS5),      (IDIS | PTD | DIS | M0)) /*GPMC_nCS5 lab*/\
 496         MUX_VAL(CP(GPMC_nCS6),      (IEN  | PTD | DIS | M1)) /*sys_ndmareq1 lab*/\
 497         MUX_VAL(CP(GPMC_nCS7),      (IEN  | PTU | EN  | M1)) /*GPMC_IO_DIR lab*/\
 498         MUX_VAL(CP(GPMC_CLK),       (IDIS | PTD | DIS | M0)) /*GPMC_CLK*/\
 499         MUX_VAL(CP(GPMC_nADV_ALE),  (IDIS | PTD | DIS | M0)) /*GPMC_nADV_ALE*/\
 500         MUX_VAL(CP(GPMC_nOE),       (IDIS | PTD | DIS | M0)) /*GPMC_nOE*/\
 501         MUX_VAL(CP(GPMC_nWE),       (IDIS | PTD | DIS | M0)) /*GPMC_nWE*/\
 502         MUX_VAL(CP(GPMC_nBE0_CLE),  (IDIS | PTD | DIS | M0)) /*GPMC_nBE0_CLE*/\
 503         MUX_VAL(CP(GPMC_nBE1),      (IEN  | PTD | DIS | M0)) /*GPMC_nBE1 lab*/\
 504         MUX_VAL(CP(GPMC_nWP),       (IEN  | PTD | DIS | M0)) /*GPMC_nWP*/\
 505         MUX_VAL(CP(GPMC_WAIT0),     (IEN  | PTU | EN  | M0)) /*GPMC_WAIT0*/\
 506         MUX_VAL(CP(GPMC_WAIT1),     (IEN  | PTU | EN  | M0)) /*GPMC_WAIT1*/\
 507         MUX_VAL(CP(GPMC_WAIT2),     (IEN  | PTU | EN  | M0)) /*gpmc_nWait lab*/\
 508         MUX_VAL(CP(GPMC_WAIT3),     (IEN  | PTU | EN  | M0)) /*gpmc_nWait lab*/\
 509         MUX_VAL(CP(DSS_DATA18),     (IDIS | PTD | DIS | M0)) /*DSS_DATA18*/\
 510         MUX_VAL(CP(DSS_DATA19),     (IDIS | PTD | DIS | M0)) /*DSS_DATA19*/\
 511         MUX_VAL(CP(DSS_DATA20),     (IDIS | PTD | DIS | M0)) /*DSS_DATA20*/\
 512         MUX_VAL(CP(CAM_XCLKB),      (IDIS | PTD | DIS | M0)) /*CAM_XCLKB*/\
 513         MUX_VAL(CP(CAM_WEN),        (IEN  | PTD | DIS | M4)) /*GPIO_167*/\
 514         MUX_VAL(CP(UART1_TX),       (IDIS | PTD | DIS | M0)) /*UART1_TX*/\
 515         MUX_VAL(CP(UART1_RTS),      (IDIS | PTD | DIS | M0)) /*UART1_RTS*/\
 516         MUX_VAL(CP(UART1_CTS),      (IEN  | PTU | DIS | M0)) /*UART1_CTS*/\
 517         MUX_VAL(CP(UART1_RX),       (IEN  | PTD | DIS | M0)) /*UART1_RX*/\
 518         MUX_VAL(CP(McBSP1_DX),      (IEN  | PTD | DIS | M4)) /*GPIO_158*/\
 519         MUX_VAL(CP(SYS_32K),        (IEN  | PTD | DIS | M0)) /*SYS_32K*/\
 520         MUX_VAL(CP(SYS_BOOT0),      (IEN  | PTD | DIS | M4)) /*GPIO_2 */\
 521         MUX_VAL(CP(SYS_BOOT1),      (IEN  | PTD | DIS | M4)) /*GPIO_3 */\
 522         MUX_VAL(CP(SYS_BOOT2),      (IEN  | PTD | DIS | M4)) /*GPIO_4 */\
 523         MUX_VAL(CP(SYS_BOOT3),      (IEN  | PTD | DIS | M4)) /*GPIO_5 */\
 524         MUX_VAL(CP(SYS_BOOT4),      (IEN  | PTD | DIS | M4)) /*GPIO_6 */\
 525         MUX_VAL(CP(SYS_BOOT5),      (IEN  | PTD | DIS | M4)) /*GPIO_7 */\
 526         MUX_VAL(CP(SYS_BOOT6),      (IEN  | PTD | DIS | M4)) /*GPIO_8 */\
 527         MUX_VAL(CP(SYS_CLKOUT1),    (IDIS | PTD | DIS | M0)) /*sys_clkout2 lab*/\
 528         MUX_VAL(CP(SYS_CLKOUT2),    (IDIS | PTD | DIS | M0)) /*sys_clkout2 lab*/\
 529         MUX_VAL(CP(JTAG_nTRST),     (IEN  | PTD | DIS | M0)) /*JTAG_nTRST*/\
 530         MUX_VAL(CP(JTAG_TCK),       (IEN  | PTD | DIS | M0)) /*JTAG_TCK*/\
 531         MUX_VAL(CP(JTAG_TMS),       (IEN  | PTD | DIS | M0)) /*JTAG_TMS*/\
 532         MUX_VAL(CP(JTAG_TDI),       (IEN  | PTD | DIS | M0)) /*JTAG_TDI*/\
 533         MUX_VAL(CP(JTAG_EMU0),      (IEN  | PTD | DIS | M0)) /*JTAG_EMU0*/\
 534         MUX_VAL(CP(JTAG_EMU1),      (IEN  | PTD | DIS | M0)) /*JTAG_EMU1*/\
 535         MUX_VAL(CP(ETK_CLK),        (IEN  | PTD | DIS | M4)) /*GPIO_12*/\
 536         MUX_VAL(CP(ETK_CTL),        (IEN  | PTD | DIS | M4)) /*GPIO_13*/\
 537         MUX_VAL(CP(ETK_D0 ),        (IEN  | PTD | DIS | M4)) /*GPIO_14*/\
 538         MUX_VAL(CP(ETK_D1 ),        (IEN  | PTD | DIS | M4)) /*GPIO_15*/\
 539         MUX_VAL(CP(ETK_D2 ),        (IEN  | PTD | DIS | M4)) /*GPIO_16*/\
 540         MUX_VAL(CP(ETK_D10),        (IEN  | PTD | DIS | M4)) /*GPIO_24*/\
 541         MUX_VAL(CP(ETK_D11),        (IEN  | PTD | DIS | M4)) /*GPIO_25*/\
 542         MUX_VAL(CP(ETK_D12),        (IEN  | PTD | DIS | M4)) /*GPIO_26*/\
 543         MUX_VAL(CP(ETK_D13),        (IEN  | PTD | DIS | M4)) /*GPIO_27*/\
 544         MUX_VAL(CP(ETK_D14),        (IEN  | PTD | DIS | M4)) /*GPIO_28*/\
 545         MUX_VAL(CP(ETK_D15),        (IEN  | PTD | DIS | M4)) /*GPIO_29*/\
 546         MUX_VAL(CP(UART3_CTS_RCTX), (IEN  | PTD | EN  | M0)) /*UART3_CTS_RCTX */\
 547         MUX_VAL(CP(UART3_RTS_SD),   (IDIS | PTD | DIS | M0)) /*UART3_RTS_SD */\
 548         MUX_VAL(CP(UART3_RX_IRRX ), (IEN  | PTD | DIS | M0)) /*UART3_RX_IRRX*/\
 549         MUX_VAL(CP(UART3_TX_IRTX ), (IDIS | PTD | DIS | M0)) /*UART3_TX_IRTX*/\
 550         MUX_VAL(CP(sdrc_cke0),      (IDIS | PTU | EN  | M0)) /*sdrc_cke0 */\
 551         MUX_VAL(CP(sdrc_cke1),      (IDIS | PTD | DIS | M7)) /*sdrc_cke1 not used*/
 552 /**********************************************************
 553  * Routine: set_muxconf_regs
 554  * Description: Setting up the configuration Mux registers
 555  *              specific to the hardware. Many pins need
 556  *              to be moved from protect to primary mode.
 557  *********************************************************/
 558 void set_muxconf_regs(void)
 559 {
 560         MUX_DEFAULT();
 561 }
 562
 563 /**********************************************************
 564  * Routine: nand+_init
 565  * Description: Set up nand for nand and jffs2 commands
 566  *********************************************************/
 567 int nand_init(void)
 568 {
 569         /* global settings */
 570         __raw_writel(0x10, GPMC_SYSCONFIG);     /* smart idle */
 571         __raw_writel(0x0, GPMC_IRQENABLE);      /* isr's sources masked */
 572         __raw_writel(0, GPMC_TIMEOUT_CONTROL);/* timeout disable */
 573 #ifdef CFG_NAND
 574         __raw_writel(0x001, GPMC_CONFIG);       /* set nWP, disable limited addr */
 575 #endif
 576
 577         /* setup CS0 for Micron NAND, leave other CS's to u-boot */
 578         __raw_writel(0 , GPMC_CONFIG7 + GPMC_CONFIG_CS0);
 579         delay(1000);
 580
 581 #ifdef CFG_NAND
 582         __raw_writel( M_NAND_GPMC_CONFIG1, GPMC_CONFIG1 + GPMC_CONFIG_CS0);
 583         __raw_writel( M_NAND_GPMC_CONFIG2, GPMC_CONFIG2 + GPMC_CONFIG_CS0);
 584         __raw_writel( M_NAND_GPMC_CONFIG3, GPMC_CONFIG3 + GPMC_CONFIG_CS0);
 585         __raw_writel( M_NAND_GPMC_CONFIG4, GPMC_CONFIG4 + GPMC_CONFIG_CS0);
 586         __raw_writel( M_NAND_GPMC_CONFIG5, GPMC_CONFIG5 + GPMC_CONFIG_CS0);
 587         __raw_writel( M_NAND_GPMC_CONFIG6, GPMC_CONFIG6 + GPMC_CONFIG_CS0);
 588
 589 #else /* CFG_ONENAND */
 590         __raw_writel( ONENAND_GPMC_CONFIG1, GPMC_CONFIG1 + GPMC_CONFIG_CS0);
 591         __raw_writel( ONENAND_GPMC_CONFIG2, GPMC_CONFIG2 + GPMC_CONFIG_CS0);
 592         __raw_writel( ONENAND_GPMC_CONFIG3, GPMC_CONFIG3 + GPMC_CONFIG_CS0);
 593         __raw_writel( ONENAND_GPMC_CONFIG4, GPMC_CONFIG4 + GPMC_CONFIG_CS0);
 594         __raw_writel( ONENAND_GPMC_CONFIG5, GPMC_CONFIG5 + GPMC_CONFIG_CS0);
 595         __raw_writel( ONENAND_GPMC_CONFIG6, GPMC_CONFIG6 + GPMC_CONFIG_CS0);
 596 #endif
 597
 598         /* Enable the GPMC Mapping */
 599         __raw_writel(( ((OMAP34XX_GPMC_CS0_SIZE & 0xF)<<8) |
 600                      ((OMAP34XX_GPMC_CS0_MAP>>24) & 0x3F) |
 601                      (1<<6) ),  (GPMC_CONFIG7 + GPMC_CONFIG_CS0));
 602         delay(2000);
 603
 604 #ifdef CFG_NAND
 605         if (nand_chip()){
 606 #ifdef CFG_PRINTF
 607                 printf("Unsupported Chip!\n");
 608 #endif
 609                 return 1;
 610         }
 611 #else
 612         if (onenand_chip()){
 613 #ifdef CFG_PRINTF
 614                 printf("OneNAND Unsupported !\n");
 615 #endif
 616                 return 1;
 617         }
 618 #endif
 619         return 0;
 620 }
 621
 622 /* optionally do something like blinking LED */
 623 void board_hang (void)
 624 { while (0) {};}