arch/arm/mm/proc-v7.S

   1 /*
   2  *  linux/arch/arm/mm/proc-v7.S
   3  *
   4  *  Copyright (C) 2001 Deep Blue Solutions Ltd.
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License version 2 as
   8  * published by the Free Software Foundation.
   9  *
  10  *  This is the "shell" of the ARMv7 processor support.
  11  */
  12 #include <linux/init.h>
  13 #include <linux/linkage.h>
  14 #include <asm/assembler.h>
  15 #include <asm/asm-offsets.h>
  16 #include <asm/hwcap.h>
  17 #include <asm/pgtable-hwdef.h>
  18 #include <asm/pgtable.h>
  19
  20 #include "proc-macros.S"
  21
  22 #include "proc-v7-2level.S"
  23
  24 ENTRY(cpu_v7_proc_init)
  25         mov     pc, lr
  26 ENDPROC(cpu_v7_proc_init)
  27
  28 ENTRY(cpu_v7_proc_fin)
  29         mrc     p15, 0, r0, c1, c0, 0           @ ctrl register
  30         bic     r0, r0, #0x1000                 @ ...i............
  31         bic     r0, r0, #0x0006                 @ .............ca.
  32         mcr     p15, 0, r0, c1, c0, 0           @ disable caches
  33         mov     pc, lr
  34 ENDPROC(cpu_v7_proc_fin)
  35
  36 /*
  37  *      cpu_v7_reset(loc)
  38  *
  39  *      Perform a soft reset of the system.  Put the CPU into the
  40  *      same state as it would be if it had been reset, and branch
  41  *      to what would be the reset vector.
  42  *
  43  *      - loc   - location to jump to for soft reset
  44  *
  45  *      This code must be executed using a flat identity mapping with
  46  *      caches disabled.
  47  */
  48         .align  5
  49         .pushsection    .idmap.text, "ax"
  50 ENTRY(cpu_v7_reset)
  51         mrc     p15, 0, r1, c1, c0, 0           @ ctrl register
  52         bic     r1, r1, #0x1                    @ ...............m
  53  THUMB( bic     r1, r1, #1 << 30 )              @ SCTLR.TE (Thumb exceptions)
  54         mcr     p15, 0, r1, c1, c0, 0           @ disable MMU
  55         isb
  56         mov     pc, r0
  57 ENDPROC(cpu_v7_reset)
  58         .popsection
  59
  60 /*
  61  *      cpu_v7_do_idle()
  62  *
  63  *      Idle the processor (eg, wait for interrupt).
  64  *
  65  *      IRQs are already disabled.
  66  */
  67 ENTRY(cpu_v7_do_idle)
  68         dsb                                     @ WFI may enter a low-power mode
  69         wfi
  70         mov     pc, lr
  71 ENDPROC(cpu_v7_do_idle)
  72
  73 ENTRY(cpu_v7_dcache_clean_area)
  74 #ifndef TLB_CAN_READ_FROM_L1_CACHE
  75         dcache_line_size r2, r3
  76 1:      mcr     p15, 0, r0, c7, c10, 1          @ clean D entry
  77         add     r0, r0, r2
  78         subs    r1, r1, r2
  79         bhi     1b
  80         dsb
  81 #endif
  82         mov     pc, lr
  83 ENDPROC(cpu_v7_dcache_clean_area)
  84
  85         string  cpu_v7_name, "ARMv7 Processor"
  86         .align
  87
  88 /* Suspend/resume support: derived from arch/arm/mach-s5pv210/sleep.S */
  89 .globl  cpu_v7_suspend_size
  90 .equ    cpu_v7_suspend_size, 4 * 7
  91 #ifdef CONFIG_ARM_CPU_SUSPEND
  92 ENTRY(cpu_v7_do_suspend)
  93         stmfd   sp!, {r4 - r10, lr}
  94         mrc     p15, 0, r4, c13, c0, 0  @ FCSE/PID
  95         mrc     p15, 0, r5, c13, c0, 3  @ User r/o thread ID
  96         stmia   r0!, {r4 - r5}
  97         mrc     p15, 0, r6, c3, c0, 0   @ Domain ID
  98         mrc     p15, 0, r7, c2, c0, 1   @ TTB 1
  99         mrc     p15, 0, r8, c1, c0, 0   @ Control register
 100         mrc     p15, 0, r9, c1, c0, 1   @ Auxiliary control register
 101         mrc     p15, 0, r10, c1, c0, 2  @ Co-processor access control
 102         stmia   r0, {r6 - r10}
 103         ldmfd   sp!, {r4 - r10, pc}
 104 ENDPROC(cpu_v7_do_suspend)
 105
 106 ENTRY(cpu_v7_do_resume)
 107         mov     ip, #0
 108         mcr     p15, 0, ip, c8, c7, 0   @ invalidate TLBs
 109         mcr     p15, 0, ip, c7, c5, 0   @ invalidate I cache
 110         mcr     p15, 0, ip, c13, c0, 1  @ set reserved context ID
 111         ldmia   r0!, {r4 - r5}
 112         mcr     p15, 0, r4, c13, c0, 0  @ FCSE/PID
 113         mcr     p15, 0, r5, c13, c0, 3  @ User r/o thread ID
 114         ldmia   r0, {r6 - r10}
 115         mcr     p15, 0, r6, c3, c0, 0   @ Domain ID
 116         ALT_SMP(orr     r1, r1, #TTB_FLAGS_SMP)
 117         ALT_UP(orr      r1, r1, #TTB_FLAGS_UP)
 118         mcr     p15, 0, r1, c2, c0, 0   @ TTB 0
 119         mcr     p15, 0, r7, c2, c0, 1   @ TTB 1
 120         mcr     p15, 0, ip, c2, c0, 2   @ TTB control register
 121         mrc     p15, 0, r4, c1, c0, 1   @ Read Auxiliary control register
 122         teq     r4, r9                  @ Is it already set?
 123         mcrne   p15, 0, r9, c1, c0, 1   @ No, so write it
 124         mcr     p15, 0, r10, c1, c0, 2  @ Co-processor access control
 125         ldr     r4, =PRRR               @ PRRR
 126         ldr     r5, =NMRR               @ NMRR
 127         mcr     p15, 0, r4, c10, c2, 0  @ write PRRR
 128         mcr     p15, 0, r5, c10, c2, 1  @ write NMRR
 129         isb
 130         dsb
 131         mov     r0, r8                  @ control register
 132         b       cpu_resume_mmu
 133 ENDPROC(cpu_v7_do_resume)
 134 #endif
 135
 136         __CPUINIT
 137
 138 /*
 139  *      __v7_setup
 140  *
 141  *      Initialise TLB, Caches, and MMU state ready to switch the MMU
 142  *      on.  Return in r0 the new CP15 C1 control register setting.
 143  *
 144  *      This should be able to cover all ARMv7 cores.
 145  *
 146  *      It is assumed that:
 147  *      - cache type register is implemented
 148  */
 149 __v7_ca5mp_setup:
 150 __v7_ca9mp_setup:
 151         mov     r10, #(1 << 0)                  @ TLB ops broadcasting
 152         b       1f
 153 __v7_ca15mp_setup:
 154         mov     r10, #0
 155 1:
 156 #ifdef CONFIG_SMP
 157         ALT_SMP(mrc     p15, 0, r0, c1, c0, 1)
 158         ALT_UP(mov      r0, #(1 << 6))          @ fake it for UP
 159         tst     r0, #(1 << 6)                   @ SMP/nAMP mode enabled?
 160         orreq   r0, r0, #(1 << 6)               @ Enable SMP/nAMP mode
 161         orreq   r0, r0, r10                     @ Enable CPU-specific SMP bits
 162         mcreq   p15, 0, r0, c1, c0, 1
 163 #endif
 164 __v7_setup:
 165         adr     r12, __v7_setup_stack           @ the local stack
 166         stmia   r12, {r0-r5, r7, r9, r11, lr}
 167         bl      v7_flush_dcache_all
 168         ldmia   r12, {r0-r5, r7, r9, r11, lr}
 169
 170         mrc     p15, 0, r0, c0, c0, 0           @ read main ID register
 171         and     r10, r0, #0xff000000            @ ARM?
 172         teq     r10, #0x41000000
 173         bne     3f
 174         and     r5, r0, #0x00f00000             @ variant
 175         and     r6, r0, #0x0000000f             @ revision
 176         orr     r6, r6, r5, lsr #20-4           @ combine variant and revision
 177         ubfx    r0, r0, #4, #12                 @ primary part number
 178
 179         /* Cortex-A8 Errata */
 180         ldr     r10, =0x00000c08                @ Cortex-A8 primary part number
 181         teq     r0, r10
 182         bne     2f
 183 #ifdef CONFIG_ARM_ERRATA_430973
 184         teq     r5, #0x00100000                 @ only present in r1p*
 185         mrceq   p15, 0, r10, c1, c0, 1          @ read aux control register
 186         orreq   r10, r10, #(1 << 6)             @ set IBE to 1
 187         mcreq   p15, 0, r10, c1, c0, 1          @ write aux control register
 188 #endif
 189 #ifdef CONFIG_ARM_ERRATA_458693
 190         teq     r6, #0x20                       @ only present in r2p0
 191         mrceq   p15, 0, r10, c1, c0, 1          @ read aux control register
 192         orreq   r10, r10, #(1 << 5)             @ set L1NEON to 1
 193         orreq   r10, r10, #(1 << 9)             @ set PLDNOP to 1
 194         mcreq   p15, 0, r10, c1, c0, 1          @ write aux control register
 195 #endif
 196 #ifdef CONFIG_ARM_ERRATA_460075
 197         teq     r6, #0x20                       @ only present in r2p0
 198         mrceq   p15, 1, r10, c9, c0, 2          @ read L2 cache aux ctrl register
 199         tsteq   r10, #1 << 22
 200         orreq   r10, r10, #(1 << 22)            @ set the Write Allocate disable bit
 201         mcreq   p15, 1, r10, c9, c0, 2          @ write the L2 cache aux ctrl register
 202 #endif
 203         b       3f
 204
 205         /* Cortex-A9 Errata */
 206 2:      ldr     r10, =0x00000c09                @ Cortex-A9 primary part number
 207         teq     r0, r10
 208         bne     3f
 209 #ifdef CONFIG_ARM_ERRATA_742230
 210         cmp     r6, #0x22                       @ only present up to r2p2
 211         mrcle   p15, 0, r10, c15, c0, 1         @ read diagnostic register
 212         orrle   r10, r10, #1 << 4               @ set bit #4
 213         mcrle   p15, 0, r10, c15, c0, 1         @ write diagnostic register
 214 #endif
 215 #ifdef CONFIG_ARM_ERRATA_742231
 216         teq     r6, #0x20                       @ present in r2p0
 217         teqne   r6, #0x21                       @ present in r2p1
 218         teqne   r6, #0x22                       @ present in r2p2
 219         mrceq   p15, 0, r10, c15, c0, 1         @ read diagnostic register
 220         orreq   r10, r10, #1 << 12              @ set bit #12
 221         orreq   r10, r10, #1 << 22              @ set bit #22
 222         mcreq   p15, 0, r10, c15, c0, 1         @ write diagnostic register
 223 #endif
 224 #ifdef CONFIG_ARM_ERRATA_743622
 225         teq     r5, #0x00200000                 @ only present in r2p*
 226         mrceq   p15, 0, r10, c15, c0, 1         @ read diagnostic register
 227         orreq   r10, r10, #1 << 6               @ set bit #6
 228         mcreq   p15, 0, r10, c15, c0, 1         @ write diagnostic register
 229 #endif
 230 #if defined(CONFIG_ARM_ERRATA_751472) && defined(CONFIG_SMP)
 231         ALT_SMP(cmp r6, #0x30)                  @ present prior to r3p0
 232         ALT_UP_B(1f)
 233         mrclt   p15, 0, r10, c15, c0, 1         @ read diagnostic register
 234         orrlt   r10, r10, #1 << 11              @ set bit #11
 235         mcrlt   p15, 0, r10, c15, c0, 1         @ write diagnostic register
 236 1:
 237 #endif
 238
 239 3:      mov     r10, #0
 240         mcr     p15, 0, r10, c7, c5, 0          @ I+BTB cache invalidate
 241         dsb
 242 #ifdef CONFIG_MMU
 243         mcr     p15, 0, r10, c8, c7, 0          @ invalidate I + D TLBs
 244         v7_ttb_setup r10, r4, r8, r5            @ TTBCR, TTBRx setup
 245         ldr     r5, =PRRR                       @ PRRR
 246         ldr     r6, =NMRR                       @ NMRR
 247         mcr     p15, 0, r5, c10, c2, 0          @ write PRRR
 248         mcr     p15, 0, r6, c10, c2, 1          @ write NMRR
 249 #endif
 250
 251 #ifdef CONFIG_USER_PMON
 252         mov     r0, #1
 253         mcr     p15, 0, r0, c9, c14, 0
 254 #endif
 255
 256 #ifndef CONFIG_ARM_THUMBEE
 257         mrc     p15, 0, r0, c0, c1, 0           @ read ID_PFR0 for ThumbEE
 258         and     r0, r0, #(0xf << 12)            @ ThumbEE enabled field
 259         teq     r0, #(1 << 12)                  @ check if ThumbEE is present
 260         bne     1f
 261         mov     r5, #0
 262         mcr     p14, 6, r5, c1, c0, 0           @ Initialize TEEHBR to 0
 263         mrc     p14, 6, r0, c0, c0, 0           @ load TEECR
 264         orr     r0, r0, #1                      @ set the 1st bit in order to
 265         mcr     p14, 6, r0, c0, c0, 0           @ stop userspace TEEHBR access
 266 1:
 267 #endif
 268         adr     r5, v7_crval
 269         ldmia   r5, {r5, r6}
 270 #ifdef CONFIG_CPU_ENDIAN_BE8
 271         orr     r6, r6, #1 << 25                @ big-endian page tables
 272 #endif
 273 #ifdef CONFIG_SWP_EMULATE
 274         orr     r5, r5, #(1 << 10)              @ set SW bit in "clear"
 275         bic     r6, r6, #(1 << 10)              @ clear it in "mmuset"
 276 #endif
 277         mrc     p15, 0, r0, c1, c0, 0           @ read control register
 278         bic     r0, r0, r5                      @ clear bits them
 279         orr     r0, r0, r6                      @ set them
 280  THUMB( orr     r0, r0, #1 << 30        )       @ Thumb exceptions
 281         mov     pc, lr                          @ return to head.S:__ret
 282 ENDPROC(__v7_setup)
 283
 284         .align  2
 285 __v7_setup_stack:
 286         .space  4 * 11                          @ 11 registers
 287
 288         __INITDATA
 289
 290         @ define struct processor (see <asm/proc-fns.h> and proc-macros.S)
 291         define_processor_functions v7, dabort=v7_early_abort, pabort=v7_pabort, suspend=1
 292
 293         .section ".rodata"
 294
 295         string  cpu_arch_name, "armv7"
 296         string  cpu_elf_name, "v7"
 297         .align
 298
 299         .section ".proc.info.init", #alloc, #execinstr
 300
 301         /*
 302          * Standard v7 proc info content
 303          */
 304 .macro __v7_proc initfunc, mm_mmuflags = 0, io_mmuflags = 0, hwcaps = 0
 305         ALT_SMP(.long   PMD_TYPE_SECT | PMD_SECT_AP_WRITE | PMD_SECT_AP_READ | \
 306                         PMD_FLAGS_SMP | \mm_mmuflags)
 307         ALT_UP(.long    PMD_TYPE_SECT | PMD_SECT_AP_WRITE | PMD_SECT_AP_READ | \
 308                         PMD_FLAGS_UP | \mm_mmuflags)
 309         .long   PMD_TYPE_SECT | PMD_SECT_XN | PMD_SECT_AP_WRITE | \
 310                 PMD_SECT_AP_READ | \io_mmuflags
 311         W(b)    \initfunc
 312         .long   cpu_arch_name
 313         .long   cpu_elf_name
 314         .long   HWCAP_SWP | HWCAP_HALF | HWCAP_THUMB | HWCAP_FAST_MULT | \
 315                 HWCAP_EDSP | HWCAP_TLS | \hwcaps
 316         .long   cpu_v7_name
 317         .long   v7_processor_functions
 318         .long   v7wbi_tlb_fns
 319         .long   v6_user_fns
 320         .long   v7_cache_fns
 321 .endm
 322
 323         /*
 324          * ARM Ltd. Cortex A5 processor.
 325          */
 326         .type   __v7_ca5mp_proc_info, #object
 327 __v7_ca5mp_proc_info:
 328         .long   0x410fc050
 329         .long   0xff0ffff0
 330         __v7_proc __v7_ca5mp_setup
 331         .size   __v7_ca5mp_proc_info, . - __v7_ca5mp_proc_info
 332
 333         /*
 334          * ARM Ltd. Cortex A9 processor.
 335          */
 336         .type   __v7_ca9mp_proc_info, #object
 337 __v7_ca9mp_proc_info:
 338         .long   0x410fc090
 339         .long   0xff0ffff0
 340         __v7_proc __v7_ca9mp_setup
 341         .size   __v7_ca9mp_proc_info, . - __v7_ca9mp_proc_info
 342
 343         /*
 344          * ARM Ltd. Cortex A15 processor.
 345          */
 346         .type   __v7_ca15mp_proc_info, #object
 347 __v7_ca15mp_proc_info:
 348         .long   0x410fc0f0
 349         .long   0xff0ffff0
 350         __v7_proc __v7_ca15mp_setup, hwcaps = HWCAP_IDIV
 351         .size   __v7_ca15mp_proc_info, . - __v7_ca15mp_proc_info
 352
 353         /*
 354          * Match any ARMv7 processor core.
 355          */
 356         .type   __v7_proc_info, #object
 357 __v7_proc_info:
 358         .long   0x000f0000              @ Required ID value
 359         .long   0x000f0000              @ Mask for ID
 360         __v7_proc __v7_setup
 361         .size   __v7_proc_info, . - __v7_proc_info